【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、半導体基板上に形成された配線層を含む多層膜の上にレジストパターンを形成し、このレジストパターンをマスクとして多層膜の一部をエッチングすることによって半導体基板上にゲート電極を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体基板上にゲート電極を形成する工程は、従来、次のような方法により行われていた（例えば、特許文献１および特許文献２参照。）。まず、半導体基板上に形成されたゲート絶縁膜の上に配線層となるポリシリコン膜およびシリコン酸化膜をこの順に形成する。次に、シリコン酸化膜上にレジスト膜を形成し、フォトリソグラフィ法によってパターニングした後、得られたレジストパターンをマスクとしてシリコン酸化膜をパターニングする。続いて、このシリコン酸化膜パターンをマスクとしてポリシリコン膜をエッチングする。以上の工程により、半導体基板上にゲート電極が形成される。尚、シリコン酸化膜とレジスト膜の間に反射防止膜が設けられる場合もある。
【０００３】
近年、半導体装置の集積度の増加に伴い個々の素子の寸法は微小化が進み、各素子を構成する配線やゲート等の幅も微細化されている。
【０００４】
この微細化を支えている上記のフォトリソグラフィ技術には、被加工基板表面にレジストを塗布して感光膜を形成する工程、光を照射して所定のパターンを露光する工程、必要に応じ加熱処理する工程、次いでそれを現像して所望の微細パターンを形成する工程、および、この微細パターンを保護膜として被加工基板に対してエッチングなどの加工を行う工程が含まれる。
【０００５】
パターンの微細化を図る手段の一つとして、レジストのパターン形成の際に使用される露光光の短波長化が進められている。従来、例えば６４Ｍビットまでの集積度のＤＲＡＭの製造には、高圧水銀灯のｉ線（波長：３６５ｎｍ）が光源として使用されてきた。そして、近年、２５６メガビットＤＲＡＭ（加工線幅０．１８μｍ）の量産プロセスには、フッ化クリプトン（ＫｒＦ）エキシマレーザ（波長：２４８ｎｍ）を露光光源として用いた技術が実用化されている。さらに、１ギガビット以上の集積度を持つＤＲＡＭ（加工線幅０．１５μｍ以下）の製造には、より波長の短いフッ化アルゴン（ＡｒＦ）エキシマレーザ（波長：１９３ｎｍ）の実用化が検討されている。
【０００６】
【特許文献１】
特開２００２−９４０５６号公報
【特許文献２】
特開平６−３２６３０３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、フッ化アルゴンエキシマレーザを光源とする露光機を用いて半導体装置を製造する場合、半導体基板上にゲート電極配線を形成する際に、配線パターンのパターニング性が低下するという問題があった。この問題について、以下に詳述する。
【０００８】
ゲート電極形成工程において、フッ化アルゴンエキシマレーザを光源とする露光機に対応するレジスト（以下、ＡｒＦレジストという。）の膜をシリコン酸化膜（または反射防止膜）上に形成する。その後、フォトリソグラフィ技術を用いてこのＡｒＦレジスト膜をパターニングする。形成されたＡｒＦレジストのパターン形状は、パターン底部に行くほど所望の形状からのずれが大きくなり、全体に裾を引いたような形状（以下、裾引き形状という。）になるという問題があった。
【０００９】
このようなレジストパターンをマスクとして、下地の絶縁膜（または反射防止膜および絶縁膜）をドライエッチングした場合、レジストパターン形状を転写してパターンが形成される結果、絶縁膜パターンの側壁に縦筋が入ったような凹凸が生じ、良好なパターンエッジが得られないという問題があった。
【００１０】
また、一般に、ＡｒＦレジストは、短波長の露光光に対する透過性を高めるため樹脂中に芳香環を持たない構造とすることによって、ドライエッチング耐性が低下することが知られている。これにより、上記エッチングの際にＡｒＦレジストもエッチングされて裾引き形状が強調されるようになるために、下地膜のパターニング性が一層劣化するという問題もあった。
【００１１】
さらに、レジストパターン（またはレジストパターンおよび反射防止膜パターン）を除去した後、絶縁膜パターンをマスクとして下地の導電層をエッチングすると、上記の絶縁膜パターン形状を転写してパターンが形成される結果、同様にパターン形状の良好でない配線パターンが形成されるという問題があった。そして、このようにパターンの側壁に凹凸が生じた配線パターンとなることによって、半導体装置の電気特性が低下するという問題があった。
【００１２】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、パターン形状の良好なレジストパターンを形成し、これをマスクとして下地膜のエッチングを行うことによって、パターン形状の良好なゲート電極を形成することのできる半導体装置の製造方法を提供することにある。
【００１３】
また、本発明の目的は、大きなスループットの低下を生じることなしに、パターン形状の良好なゲート電極を形成することのできる半導体装置の製造方法を提供することにある。
【００１４】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【００１５】
【課題を解決するための手段】
本発明は、半導体基板上に形成された配線層を含む多層膜の上にレジストパターンを形成し、このレジストパターンをマスクとして多層膜の一部をエッチングすることによって半導体基板上にゲート電極を形成する半導体装置の製造方法であり、プラズマ化したエッチングガスを用いてバイアス電力を印加しない状態でレジストパターンをエッチングした後に、多層膜の一部をエッチングすることを特徴とする。
【００１６】
また、本発明は、半導体基板上に形成された配線層を含む多層膜の上にレジストパターンを形成し、このレジストパターンをマスクとして多層膜の一部をエッチングすることによって半導体基板上にゲート電極を形成する半導体装置の製造方法であり、プラズマ化したエッチングガスを用いて所定のバイアス電力を印加した状態でレジストパターンの表面をエッチングした後に、バイアス電力の値を大きくして多層膜の一部をエッチングすることを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。尚、本発明において、「多層膜」とは、半導体基板上にゲート電極を形成するのに必要な多層膜をいい、例えば、ゲート絶縁膜、配線層および絶縁膜をこの順に積層させた膜をいう。絶縁膜の上にさらに反射防止膜が形成されていてもよい。また、本発明において、「多層膜の一部をエッチングする」とは、例えば、レジストパターンをマスクとして絶縁膜（または絶縁膜および反射防止膜）をエッチングすることをいう。
【００１８】
実施の形態１
図１〜図４を用いて、本実施の形態による半導体装置の製造方法を説明する。
【００１９】
図１および図２は、本実施の形態にかかる半導体装置の製造方法を示したものである。
【００２０】
まず、図１（ａ）に示すように、半導体基板１上にゲート絶縁膜２を形成する。ここで、半導体基板１には、図示しない素子分離領域が形成されている。半導体基板１としては、例えば、シリコン基板を用いることができる。また、ゲート絶縁膜２としては、例えば、シリコン酸化膜やシリコン窒化膜などを用いることができる。ゲート絶縁膜２は、ＣＶＤ法により形成してもよいし、熱酸化膜形成後にラジカル窒化を行うことにより形成してもよく、形成方法は限定されない。
【００２１】
次に、図１（ｂ）に示すように、ゲート絶縁膜２の上に配線層３を形成する。配線層３を構成するゲート電極材料としては、例えば、ポリシリコンの他、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）およびＴｉ（チタン）などの高融点金属またはＷＳｉ２（タングステンシリサイド）、ＭｏＳｉ２（モリブデンシリサイド）、ＴａＳｉ２（タンタルシリサイド）およびＴｉＳｉ２（チタンシリサイド）などのシリサイドなどを用いることができる。配線層３の形成は、スパッタ法またはＣＶＤ法などによって行うことができる。
【００２２】
次に、配線層３の上に、シリコン酸化膜やシリコン窒化膜などの絶縁膜４を形成した後、反射防止膜５を形成して、図１（ｃ）の構造とする。ここで、絶縁膜４は、後工程で配線層３をエッチングする際のマスクとして利用される。一方、反射防止膜５は、後工程で形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射を無くす役割を果たす。反射防止膜５としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本発明においては、反射防止膜はなくてもよい。
【００２３】
次に、図１（ｄ）に示すように、反射防止膜５の上にレジスト膜６を形成する。本実施の形態において用いられるレジスト膜６としては、例えば、ＡｒＦレジスト膜が好適である。具体的には、例えば、メタクリル酸エステル系共重合樹脂などの分子中に芳香環を持たない樹脂をベース樹脂とするレジスト組成物を用い、スピンコート法などによって塗布する。その後、レジスト組成物中の溶剤を除去するためにプリベーク処理を行ってもよい。
【００２４】
続いて、フォトリソグラフィ法によってレジスト膜６のパターニングを行う。
【００２５】
まず、図１（ｅ）に示すように、所定のマスク７を介してレジスト膜６に露光光を照射する。露光装置としては、例えば、紫外線露光装置、Ｘ線露光装置、電子ビーム露光装置、フッ化クリプトンエキシマ露光装置、フッ化アルゴンエキシマ露光装置、フッ素（Ｆ２）エキシマ露光装置などが挙げられるが、本実施の形態の製造方法では、フッ化アルゴンエキシマレーザを露光光源とする上記フッ化アルゴンエキシマ露光装置が好適である。露光後に、加熱処理（ＰＥＢ処理）を行ってもよい。
【００２６】
次に、適当な現像液を用いてレジスト膜６を現像することによって、図１（ｆ）に示すようなレジストパターン８を形成する。
【００２７】
以上の工程は公知の方法によって行われるものであり、形成されるレジストパターンは従来と同様のものである。
【００２８】
図３は、図１（ａ）〜図１（ｆ）に示す工程によって形成されたレジストパターンの部分外観図である。図に示すように、レジストパターン８の側壁８ａには不規則な縦筋があり、これに沿って側壁全体に大きな凹凸が生じている。また、レジストパターン８は下側に行くほど線幅が広くなるテーパ形状であるが、上記凹凸のために全体に裾を引いた裾引き形状を呈している。
【００２９】
図４は、比較のために示した従来の絶縁膜パターンの部分外観図であり、図３に示すレジストパターンをマスクとして、従来の方法により得られた絶縁膜パターンを示している。尚、図では、レジストパターンを用いて反射防止膜および絶縁膜のエッチングを行った後、レジストパターンおよび反射防止膜パターンを除去した後の様子が示されている。
【００３０】
図４より、絶縁膜パターン１２の側壁１２ａには不規則な縦筋があり、側壁１２ａの全体に大きな凹凸が生じていることがわかる。そして、絶縁膜パターン１２のパターンエッジ部１２ｂは直線性が悪く、全体に均一な線幅を有するパターンとして形成されていない。
【００３１】
本実施の形態においては、レジストパターンをマスクとして下地の反射防止膜および絶縁膜のエッチングを行う前に、バイアスをかけない状態でレジストパターン表面を軽くエッチングすることを特徴とする。すなわち、下地膜のエッチングを行う前に、レジストパターンの平滑化処理を行うことを特徴としている。
【００３２】
まず、フォトリソグラフィ法によりレジストパターンが形成された半導体基板をドライエッチングを行うことのできる装置の中に入れる。使用するエッチング装置としては、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｔｃｈｉｎｇ）装置を用いることができる。この場合、平行平板型、ＥＣＲ型およびマグネトロン型の内のいずれのＲＩＥ装置であってもよい。
【００３３】
半導体基板をＲＩＥ装置内にセットして真空引きした後、装置内にエッチングガスを導入する。ここで、使用可能なエッチングガスとしては、例えば、酸素（Ｏ２）、六フッ化硫黄（ＳＦ６）、アルゴン（Ａｒ）または酸素と一酸化炭素（ＣＯ）の混合ガスなどを挙げることができる。また、これらの内で任意のガスを混合して用いてもよい。
【００３４】
次に、エッチングガスをプラズマ化して、プラズマエッチングガスを発生させる。エッチングガスのプラズマ化は任意の方法を用いて行うことができる。例えば、マイクロ波の照射による方法の他、高周波を用いた誘導結合や容量結合による方法なども挙げることができる。
【００３５】
本実施の形態においては、まず、図２（ａ）に示すように、発生したプラズマエッチングガスを用い、図示しない基板保持部にバイアス電力を印加しない状態でエッチングを行う。バイアス電力をかけないことによって、プラズマエッチングガス中の活性種（ラジカル、イオンなど）のエネルギーが低い状態でエッチングを行うことができる。すなわち、被エッチング物の表面部分のみをエッチングすることができるので、レジストパターン８の表面をエッチングしてその平滑化を図ることが可能となる。このような平滑化処理によって、平滑な側壁を有し、線幅が一様であるレジストパターンを得ることができる。
【００３６】
ここで、エッチング時間が長くなるほどレジストパターンを平滑化することができるが、レジストパターンの線幅は小さくなる。したがって、両者を比較考量して最適なエッチング時間を設定するのが好ましい。
【００３７】
続いて、同一のチャンバ内において、図２（ａ）に示すレジストパターン８をマスクとして下地の反射防止膜５および絶縁膜４について異方性エッチングを行う。これによって、図２（ｂ）に示す反射防止膜パターン９および絶縁膜パターン１０が形成される。エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）および六フッ化二炭素（Ｃ２Ｆ６）などのフッ化炭素系のガスに酸素を混合したガスを用いることができる。酸素の代わりに、一酸化炭素、二酸化炭素（ＣＯ２）、窒素（Ｎ２）またはアルゴンなどを混合して用いてもよい。また、フッ化炭素系ガスとして、水素の入ったＣＨＦｘ系のガスを用いてもよい。
【００３８】
このように、本実施の形態においては、レジストパターンの平滑化処理並びに反射防止膜および絶縁膜のエッチングを同一のチャンバ内で行うので、基板の汚染を防止することができる。
【００３９】
異方性エッチングは、エッチングガスをプラズマ化した後、適当な大きさのバイアス電力を基板保持部に印加することによって行うことができる。この際、半導体基板の垂直方向のエッチング速度が大きくなり、水平方向のエッチング速度が小さくなるように条件を設定する。このようにすることによって、プラズマ中の活性種のエネルギーが高くなり、エッチングが深さ方向に進行する。
【００４０】
本実施の形態によれば、側壁が平滑化されたレジストパターンをマスクとして反射防止膜および絶縁膜をエッチングするので、良好なパターン形状を有する反射防止膜パターンおよび絶縁膜パターンを得ることができる。図５に本実施の形態により得られる絶縁膜パターンの部分外観図を示す。図に示すように、導電層３の上に形成された絶縁膜パターン１０の側壁１０ａは平滑であり、パターンエッジ１０ｂの直線性も良好なものとなる。
【００４１】
次に、図２（ｂ）に示すレジストパターン８および反射防止膜パターン９を除去した後、絶縁膜パターン１０をマスクとして、下地の配線層３について異方性エッチングを行う。これにより、図２（ｃ）に示す配線層パターン１１が得られる。
【００４２】
本実施の形態においては、図４に示す従来の絶縁膜パターンと異なり、良好な形状を有する絶縁膜パターンをマスクとして使用するので、得られる配線層パターンの形状も良好なものとなる。
【００４３】
エッチングガスとしては、配線層３を構成するゲート電極材料に応じて適当なガスを用いることができる。例えば、塩素（Ｃｌ２）、塩化ホウ素（ＢＣｌ）、六フッ化硫黄または臭化水素（ＨＢｒ）などを用いることができる。具体的には、エッチングガスを適当な方法を用いてプラズマ化し、所定の大きさのバイアス電力を印加した状態でエッチングを行う。
【００４４】
最後に、絶縁膜パターンを除去することによって、図２（ｄ）に示す構造のゲート電極の配線パターンを形成することができる。
【００４５】
本実施の形態によれば、レジストパターンについて平滑化処理を行った後に反射防止膜および絶縁膜のエッチングを行うので、パターン形状の良好な反射防止膜パターンおよび絶縁膜パターンを得ることができる。また、この絶縁膜パターンをマスクとして配線層のエッチングを行うので、パターン形状の良好なゲート電極配線パターンを得ることができる。したがって、電気特性の良好な半導体装置を製造することができる。
【００４６】
また、本実施の形態によれば、レジストパターンの平滑化処理並びに反射防止膜および絶縁膜のエッチング処理を同一のチャンバ内において連続した工程として行うので、基板の汚染などを防止することができる。また、従来の半導体製造装置の製造時間と大きく変わらない時間で全体の工程を進めることができる。
【００４７】
実施の形態２．
本実施の形態においては、レジストパターンの平滑化処理を低いバイアス電力を印加した状態で行うことを特徴とする。
【００４８】
本実施の形態におけるレジストパターンは、実施の形態１と同様に、図１（ａ）〜図１（ｆ）に示す方法によって形成される。
【００４９】
まず、図１（ａ）に示すように、半導体基板１上にゲート絶縁膜２を形成する。ここで、半導体基板１には、図示しない素子分離領域が形成されている。半導体基板１としては、例えば、シリコン基板を用いることができる。また、ゲート絶縁膜２としては、例えば、シリコン酸化膜やシリコン窒化膜などを用いることができる。ゲート絶縁膜２は、ＣＶＤ法により形成してもよいし、熱酸化膜形成後にラジカル窒化を行うことにより形成してもよく、形成方法は限定されない。
【００５０】
次に、図１（ｂ）に示すように、ゲート絶縁膜２の上に配線層３を形成する。配線層３を構成するゲート電極材料としては、例えば、ポリシリコンの他、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）およびＴｉ（チタン）などの高融点金属またはＷＳｉ２（タングステンシリサイド）、ＭｏＳｉ２（モリブデンシリサイド）、ＴａＳｉ２（タンタルシリサイド）およびＴｉＳｉ２（チタンシリサイド）などのシリサイドなどを用いることができる。配線層３の形成は、スパッタ法またはＣＶＤ法などによって行うことができる。
【００５１】
次に、配線層３の上に、シリコン酸化膜やシリコン窒化膜などの絶縁膜４を形成した後、反射防止膜５を形成して、図１（ｃ）の構造とする。ここで、絶縁膜４は、後工程で配線層３をエッチングする際のマスクとして利用される。一方、反射防止膜５は、後工程で形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射を無くす役割を果たす。反射防止膜５としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本発明においては、反射防止膜はなくてもよい。
【００５２】
次に、図１（ｄ）に示すように、反射防止膜５の上にレジスト膜６を形成する。本実施の形態において用いられるレジスト膜６としては、例えば、ＡｒＦレジスト膜が好適である。具体的には、例えば、メタクリル酸エステル系共重合樹脂などの分子中に芳香環を持たない樹脂をベース樹脂とするレジスト組成物を用い、スピンコート法などによって塗布する。その後、レジスト組成物中の溶剤を除去するためにプリベーク処理を行ってもよい。
【００５３】
続いて、フォトリソグラフィ法によってレジスト膜６のパターニングを行う。
【００５４】
まず、図１（ｅ）に示すように、所定のマスク７を介してレジスト膜６に露光光を照射する。露光装置としては、例えば、紫外線露光装置、Ｘ線露光装置、電子ビーム露光装置、フッ化クリプトン（ＫｒＦ）エキシマ露光装置、フッ化アルゴン（ＡｒＦ）エキシマ露光装置、フッ素（Ｆ２）エキシマ露光装置などが挙げられるが、本実施の形態の製造方法では、フッ化アルゴンエキシマレーザを露光光源とする上記フッ化アルゴンエキシマ露光装置が好適である。露光後に、加熱処理（ＰＥＢ処理）を行ってもよい。
【００５５】
次に、適当な現像液を用いてレジスト膜６を現像することによって、図１（ｆ）に示すようなレジストパターン８を形成する。
【００５６】
以上の工程によって形成されたレジストパターン８は、実施の形態１で説明したように、図３に示す裾引き形状を呈している。
【００５７】
本実施の形態においては、レジストパターンをマスクとして下地の反射防止膜および絶縁膜のエッチングを行う前に、バイアス電力を低くした状態でレジストパターン表面を軽くエッチングすることを特徴とする。
【００５８】
バイアス電力を印加しない状態でエッチングを行った場合、表面部分のみをエッチングすることが可能であるが、エッチング速度が遅くなるために全体のスループットが低下する。そこで、低いバイアス電力を印加した状態でエッチングを行うことによって、スループットを大きく低下させることなく、レジストパターンの平滑化を行うことが可能となる。
【００５９】
まず、フォトリソグラフィ法によりレジストパターンが形成された半導体基板をドライエッチングを行うことのできる装置の中に入れる。使用するエッチング装置としては、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｔｃｈｉｎｇ）装置を用いることができる。この場合、平行平板型、ＥＣＲ型およびマグネトロン型のいずれのＲＩＥ装置であってもよい。
【００６０】
半導体基板をＲＩＥ装置内にセットして真空引きした後、装置内にエッチングガスを導入する。ここで、使用可能なエッチングガスとしては、例えば、酸素（Ｏ２）、六フッ化硫黄（ＳＦ６）、アルゴン（Ａｒ）または酸素と一酸化炭素（ＣＯ）の混合ガスなどを挙げることができる。また、これらの内で任意のガスを混合して用いてもよい。
【００６１】
次に、エッチングガスをプラズマ化して、プラズマエッチングガスを発生させる。エッチングガスのプラズマ化は任意の方法を用いて行うことができる。例えば、マイクロ波の照射による方法の他、高周波を用いた誘導結合や容量結合による方法なども挙げることができる。
【００６２】
本実施の形態においては、まず、図２（ａ）に示すように、発生したプラズマエッチングガスを用い、低いバイアス電力を基板保持部に印加した状態でエッチングを行う。この際のバイアス電力は、５０Ｗ以下であることが好ましい。このような低いバイアス電力を印加した状態でエッチングを行うことによって、プラズマエッチングガス中の活性種（ラジカル、イオンなど）のエネルギーが比較的低い状態でエッチングを行うことができる。したがって、下地膜のエッチングを殆ど進行させることなしに、レジストパターンの表面部分をエッチングすることができる。尚、具体的なバイアス電力の値は、レジストパターンの凹凸の程度、レジストパターンの線幅および全体のスループットなどを比較考量することによって最適化することが好ましい。
【００６３】
続いて、同一のチャンバ内において、図２（ａ）に示すレジストパターン８をマスクとして、下地の反射防止膜５および絶縁膜４について異方性エッチングを行う。これにより、図２（ｂ）に示すような反射防止膜パターン９および絶縁膜パターン１０が得られる。本実施の形態においては、レジストパターンの平滑化処理並びに反射防止膜および絶縁膜のエッチングを同一のチャンバ内で行うので、基板の汚染を防止することができる。
【００６４】
異方性エッチングに用いるエッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）および六フッ化二炭素（Ｃ２Ｆ６）などのフッ化炭素系のガスに酸素を混合したガスを用いることができる。酸素の代わりに、一酸化炭素、二酸化炭素（ＣＯ２）、窒素（Ｎ２）またはアルゴンなどを混合して用いてもよい。また、フッ化炭素系ガスとして、水素の入ったＣＨＦｘ系のガスを用いてもよい。
【００６５】
異方性エッチングは、エッチングガスをプラズマ化した後、適当なバイアス電力を印加することによって行うことができる。この際のバイアス電力の値は、レジストパターンの平滑化処理の際に印加したバイアス電力の値よりも大きなものとする。また、半導体基板の垂直方向のエッチング速度が大きくなり、水平方向のエッチング速度が小さくなるように条件を設定する。このようにすることによって、プラズマ中の活性種のエネルギーが高くなり、エッチングが深さ方向に進行する。
【００６６】
本実施の形態によれば、側壁が平滑化されたレジストパターンをマスクとして反射防止膜および絶縁膜をエッチングするので、良好なパターン形状を有する反射防止膜パターンおよび絶縁膜パターンを得ることができる。すなわち、本実施の形態により得られる絶縁膜パターンは、実施の形態１で説明した図５と同様の良好なパターニング形状を有する。
【００６７】
次に、図２（ｂ）に示すレジストパターン８および反射防止膜パターン９を除去した後、絶縁膜パターン１０をマスクとして、下地の配線層３について異方性エッチングを行う。これにより、図２（ｃ）に示す配線層パターン１１が得られる。
【００６８】
本実施の形態においては、図４に示す従来の絶縁膜パターンと異なり、良好な形状を有する絶縁膜パターンをマスクとして使用するので、得られる配線層パターンの形状も良好なものとなる。
【００６９】
エッチングガスとしては、配線層３を構成するゲート電極材料に応じて適当なガスを用いることができる。例えば、塩素（Ｃｌ２）、塩化ホウ素（ＢＣｌ）、六フッ化硫黄または臭化水素（ＨＢｒ）などを用いることができる。具体的には、エッチングガスを適当な方法を用いてプラズマ化し、所定の大きさのバイアス電力を印加した状態でエッチングを行う。
【００７０】
最後に、絶縁膜パターンを除去することによって、図２（ｄ）に示す構造のゲート電極の配線パターンを形成することができる。
【００７１】
本実施の形態におけるレジストパターンの平滑化処理は、（１）バイアス電力をかけない状態でエッチングを行う処理と、（２）低いバイアス電力を印加してエッチングを行う処理とを組み合わせて行ってもよい。
【００７２】
（１）バイアス電力をかけない状態で行うエッチングは、レジストパターンの凹凸が比較的小さい場合に適している。また、レジストパターンの線幅マージンが小さく、平滑化処理のためのエッチング量を多くとれない場合にもバイアス電力をかけないでエッチングを行う方が好ましい。バイアスをかけないことにより、表面部分のみをエッチングすることが可能となるので、レジストパターンの線幅が必要以上に狭くなるのを防ぐことができる。
【００７３】
一方、レジストパターンの凹凸が比較的大きい場合やレジストパターンの線幅マージンが大きい場合には、（２）低いバイアス電力を印加した状態でエッチングを行う方が好ましい。バイアスをかけることによってエッチング速度を上げることができるので、スループットの低下を抑制することができる。
【００７４】
したがって、これらのエッチングを組み合わせて行う場合には、レジストパターンの凹凸の程度、線幅およびスループットなどを総合的に考慮して、それぞれのエッチング時間を決定することが好ましい。
【００７５】
本実施の形態によれば、低いバイアス電力を印加した状態でレジストパターンの平滑化処理を行うので、全体のスループットを低下させることなく、良好な形状のレジストパターンを得ることができる。
【００７６】
また、本実施の形態によれば、レジストパターンの平滑化処理並びに反射防止膜および絶縁膜のエッチング処理を同一のチャンバ内において連続した工程として行うので、基板の汚染などを防止することができる。
【００７７】
実施の形態３．
本実施の形態においては、フッ化炭素ガスを含むエッチングガスを用いて、レジストパターンの平滑化処理を行うことを特徴とする。
【００７８】
本実施の形態におけるレジストパターンは、実施の形態１と同様に、図１（ａ）〜図１（ｆ）に示す方法によって形成される。
【００７９】
まず、図１（ａ）に示すように、半導体基板１上にゲート絶縁膜２を形成する。ここで、半導体基板１には、図示しない素子分離領域が形成されている。半導体基板１としては、例えば、シリコン基板を用いることができる。また、ゲート絶縁膜２としては、例えば、シリコン酸化膜やシリコン窒化膜などを用いることができる。ゲート絶縁膜２は、ＣＶＤ法により形成してもよいし、熱酸化膜形成後にラジカル窒化を行うことにより形成してもよく、形成方法は限定されない。
【００８０】
次に、図１（ｂ）に示すように、ゲート絶縁膜２の上に配線層３を形成する。配線層３を構成するゲート電極材料としては、例えば、ポリシリコンの他、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）およびＴｉ（チタン）などの高融点金属またはＷＳｉ２（タングステンシリサイド）、ＭｏＳｉ２（モリブデンシリサイド）、ＴａＳｉ２（タンタルシリサイド）およびＴｉＳｉ２（チタンシリサイド）などのシリサイドなどを用いることができる。配線層３の形成は、スパッタ法またはＣＶＤ法などによって行うことができる。
【００８１】
次に、配線層３の上に、シリコン酸化膜やシリコン窒化膜などの絶縁膜４を形成した後、反射防止膜５を形成して、図１（ｃ）の構造とする。ここで、絶縁膜４は、後工程で配線層３をエッチングする際のマスクとして利用される。一方、反射防止膜５は、後工程で形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射を無くす役割を果たす。反射防止膜５としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本発明においては、反射防止膜はなくてもよい。
【００８２】
次に、図１（ｄ）に示すように、反射防止膜５の上にレジスト膜６を形成する。本実施の形態において用いられるレジスト膜６としては、例えば、ＡｒＦレジスト膜が好適である。具体的には、例えば、メタクリル酸エステル系共重合樹脂などの分子中に芳香環を持たない樹脂をベース樹脂とするレジスト組成物を用い、スピンコート法などによって塗布する。その後、レジスト組成物中の溶剤を除去するためにプリベーク処理を行ってもよい。
【００８３】
続いて、フォトリソグラフィ法によってレジスト膜６のパターニングを行う。
【００８４】
まず、図１（ｅ）に示すように、所定のマスク７を介してレジスト膜６に露光光を照射する。露光装置としては、例えば、紫外線露光装置、Ｘ線露光装置、電子ビーム露光装置、フッ化クリプトン（ＫｒＦ）エキシマ露光装置、フッ化アルゴン（ＡｒＦ）エキシマ露光装置、フッ素（Ｆ２）エキシマ露光装置などが挙げられるが、本実施の形態の製造方法では、フッ化アルゴンエキシマレーザを露光光源とする上記フッ化アルゴンエキシマ露光装置が好適である。露光後に、加熱処理（ＰＥＢ処理）を行ってもよい。
【００８５】
次に、適当な現像液を用いてレジスト膜６を現像することによって、図１（ｆ）に示すようなレジストパターン８を形成する。
【００８６】
以上の工程によって形成されたレジストパターン８は、実施の形態１で説明したように、図３に示す裾引き形状を呈している。
【００８７】
本実施の形態においては、レジストパターンをマスクとして下地の反射防止膜および絶縁膜のエッチングを行う前に、炭化フッ素ガスを含むエッチングガスを用いてレジストパターン表面を軽くエッチングすることを特徴とする（図２（ａ））。
【００８８】
まず、フォトリソグラフィ法によりレジストパターンが形成された半導体基板をドライエッチングを行うことのできる装置の中に入れる。使用するエッチング装置としては、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｔｃｈｉｎｇ）装置を用いることができる。この場合、平行平板型、ＥＣＲ型およびマグネトロン型のいずれのＲＩＥ装置であってもよい。
【００８９】
半導体基板をＲＩＥ装置内にセットして真空引きした後、装置内にエッチングガスを導入する。本実施の形態においては、エッチングガスとして、フッ化炭素ガスに、これより反応性の高いガスを少なくとも１種類混合したものを用いる。
【００９０】
フッ化炭素ガスの例としては、四フッ化メタン（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、八フッ化プロパン（Ｃ３Ｆ８）、パーフルオロシクロブタン（Ｃ４Ｆ８）、三フッ化メタン（ＣＨＦ３）またはジフルオロメタン（ＣＨ２Ｆ２）などのガスを挙げることができる。
【００９１】
また、反応性の高いガスとしては、例えば、酸素（Ｏ２）、一酸化炭素（ＣＯ）、二酸化炭素（ＣＯ２）、窒素（Ｎ２）またはアルゴン（Ａｒ）などのガスを挙げることができる。
【００９２】
フッ化炭素ガスは比較的反応性が低いので、レジストパターンの表面部分のみをエッチングするのに適している。しかし、エッチング速度が遅くなるためにスループットが低下する。一方、酸素、一酸化炭素、二酸化炭素、窒素およびアルゴンなどのガスは、比較的反応性が高いためにエッチング速度を速くすることができる。しかし、エッチング量が大きくなるために、レジストパターンの線幅後退（線幅の狭小化）量の増大を招く。そこで、フッ化炭素ガスと、酸素、一酸化炭素、二酸化炭素、窒素およびアルゴンよりなる群から選ばれる少なくとも１のガスとの混合ガスを用いることによって、パターンの線幅後退量を小さくするとともに、スループットの低下を防ぐことができる。
【００９３】
フッ化炭素ガスに混合する酸素、一酸化炭素、二酸化炭素、窒素またはアルゴンなどのガスの割合は、パターンの線幅後退量とスループットとを比較考量して決定することが好ましい。
【００９４】
次に、エッチングガスをプラズマ化して、プラズマエッチングガスを発生させる。エッチングガスのプラズマ化は任意の方法を用いて行うことができる。例えば、マイクロ波の照射による方法の他、高周波を用いた誘導結合や容量結合による方法なども挙げることができる。
【００９５】
本実施の形態においては、基板保持部に対して、バイアス電力を印加しない状態でエッチングを行ってもよいし、低いバイアス電力を印加した状態でエッチングを行ってもよい。また、これらを組み合わせてエッチングしてもよい。バイアス電力を印加する場合には、５０Ｗ以下であることが好ましい。
【００９６】
エッチングガスの組成およびバイアス電力条件を最適化することによって、スループットを低下させることなく、良好な形状のレジストパターンを得ることが可能となる。
【００９７】
続いて、同一のチャンバ内において、図２（ａ）に示すレジストパターン８をマスクとして下地の反射防止膜５および絶縁膜４について異方性エッチングを行う。これにより、図２（ｂ）に示す反射防止膜パターン９および絶縁膜パターン１０が得られる。エッチングガスとしては、先の平滑化処理で使用したエッチングガスと同じものを用いることができる。すなわち、四フッ化炭素（ＣＦ４）および六フッ化二炭素（Ｃ２Ｆ６）などのフッ化炭素系のガスに酸素を混合したガスを用いることができる。酸素の代わりに、一酸化炭素、二酸化炭素（ＣＯ２）、窒素（Ｎ２）またはアルゴンなどを混合して用いてもよい。また、フッ化炭素系ガスとして、水素の入ったＣＨＦｘ系のガスを用いてもよい。
【００９８】
本実施の形態においては、レジストパターンの平滑化処理並びに反射防止膜および絶縁膜のエッチングを同一のチャンバ内で行うので、基板の汚染を防止することができる。
【００９９】
異方性エッチングは、エッチングガスをプラズマ化した後、適当な大きさのバイアス電力を印加することによって行うことができる。バイアス電力の値は、レジストパターンの平滑化処理の際に印加したバイアス電力の値よりも大きくなるようにする。また、半導体基板の垂直方向のエッチング速度が大きくなり、水平方向のエッチング速度が小さくなるように条件を設定する。このようにすることによって、プラズマ中の活性種のエネルギーが高くなり、エッチングが深さ方向に進行する。
【０１００】
本実施の形態によれば、表面が平滑化されたレジストパターンをマスクとして反射防止膜および絶縁膜をエッチングするので、良好なパターン形状を有する反射防止膜パターンおよび絶縁膜パターンを得ることができる。すなわち、本実施の形態により得られる絶縁膜パターンは、実施の形態１で説明した図５と同様の良好なパターニング形状を有する。
【０１０１】
次に、図２（ｂ）に示すレジストパターン８および反射防止膜パターン９を除去した後、絶縁膜パターン１０をマスクとして、下地の配線層３について異方性エッチングを行う。これにより、図２（ｃ）に示す配線層パターン１１が得られる。
【０１０２】
本実施の形態においては、図４に示す従来の絶縁膜パターンと異なり、良好な形状を有する絶縁膜パターンをマスクとして使用するので、得られる配線層パターンの形状も良好なものとなる。
【０１０３】
エッチングガスとしては、配線層３を構成するゲート電極材料に応じて適当なガスを用いることができる。例えば、塩素（Ｃｌ２）、塩化ホウ素（ＢＣｌ）、六フッ化硫黄または臭化水素（ＨＢｒ）などを用いることができる。具体的には、エッチングガスを適当な方法を用いてプラズマ化し、所定の大きさのバイアス電力を印加した状態でエッチングを行う。
【０１０４】
最後に、絶縁膜パターンを除去することによって、図２（ｄ）に示す構造のゲート電極の配線パターンを形成することができる。
【０１０５】
本実施の形態によれば、炭化フッ素のガスに酸素などの反応性の高いガスを混合してエッチングすることによって、スループットを低下させることなしに良好な形状のレジストパターンを得ることができる。
【０１０６】
また、本実施の形態によれば、レジストパターンの平滑化処理並びに反射防止膜および絶縁膜のエッチング処理を同一のチャンバ内において連続した工程として行うので、基板の汚染などを防止することができる。
【０１０７】
実施の形態１〜３においては、レジストパターンの平滑化処理の際に、エッチングガスの流量などを適宜変更することによって、レジストパターンの線幅を制御することが可能である。したがって、本発明によれば、デバイスルールの微細化に対応する配線幅の微細化を、フォトリソグラフィ技術に依存することなく達成することができる。したがって、フォトリソグラフィ技術における露光およびフォーカスマージンの低下を抑制するとともに、パターンの倒れなどの不良を回避することが可能となる。
【０１０８】
実施の形態１〜３においては、ゲート電極を形成する場合について述べたが、本発明はこれに限られるものではない。レジストマスクを用いて下地膜をエッチングすることにより所望のパターンを形成する目的であれば、他の用途にも本発明を適用することが可能である。
【０１０９】
また、本明細書においては、レジストパターンをマスクとして多層膜の一部をエッチングする場合について示したが、レジストパターンをマスクとしてゲート電極の形成に必要な多層膜全体をエッチングする場合にも本発明を適用することができる。
【０１１０】
【発明の効果】
本発明によれば、レジストパターンについて平滑化処理を行った後に下地膜のエッチングを行うので、パターン形状の良好な下地膜パターンを得ることができる。また、この下地膜パターンをマスクとして配線層のエッチングを行うので、パターン形状の良好なゲート電極を得ることができる。したがって、電気特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【図１】実施の形態１〜３において、半導体装置の製造方法を示す図である。
【図２】実施の形態１〜３において、半導体装置の製造方法を示す図である。
【図３】実施の形態１〜３において、レジストパターンの形状を示す部分外観図である。
【図４】実施の形態１〜３において、本発明を適用しないで形成した絶縁膜パターンの部分外観図である。
【図５】実施の形態１〜３において、本発明を適用して形成された絶縁膜パターンの部分外観図である。
【符号の説明】
１ 半導体基板、 ２ ゲート絶縁膜、 ３ 配線層、 ４ 絶縁膜、 ５ 反射防止膜、 ６ レジスト膜、 ７ マスク、 ８ レジストパターン、 ９ 反射防止膜パターン、 １０，１２ 絶縁膜パターン、 １１ 配線層パターン。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to forming a resist pattern on a multilayer film including a wiring layer formed on a semiconductor substrate, and etching a part of the multilayer film using the resist pattern as a mask. The present invention relates to a method for manufacturing a semiconductor device in which a gate electrode is formed on a semiconductor substrate.
[0002]
[Prior art]
Conventionally, the step of forming a gate electrode on a semiconductor substrate has been performed by the following method (for example, see Patent Documents 1 and 2). First, a polysilicon film serving as a wiring layer and a silicon oxide film are formed in this order on a gate insulating film formed on a semiconductor substrate. Next, after forming a resist film on the silicon oxide film and patterning by a photolithography method, the silicon oxide film is patterned using the obtained resist pattern as a mask. Subsequently, the polysilicon film is etched using the silicon oxide film pattern as a mask. Through the above steps, a gate electrode is formed on the semiconductor substrate. Incidentally, an antireflection film may be provided between the silicon oxide film and the resist film in some cases.
[0003]
In recent years, as the degree of integration of semiconductor devices has increased, the dimensions of individual elements have been miniaturized, and the widths of wirings, gates, and the like constituting each element have also been miniaturized.
[0004]
The photolithography technology that supports this miniaturization includes a process of applying a resist to the surface of a substrate to be processed to form a photosensitive film, a process of irradiating light to expose a predetermined pattern, and a heat treatment if necessary. And a step of developing it to form a desired fine pattern, and a step of performing processing such as etching on the substrate to be processed using the fine pattern as a protective film.
[0005]
As one of means for miniaturizing a pattern, shortening of the wavelength of exposure light used in forming a resist pattern has been promoted. Conventionally, for manufacturing a DRAM having a degree of integration of, for example, 64 Mbits, an i-line (wavelength: 365 nm) of a high-pressure mercury lamp has been used as a light source. In recent years, a technique using a krypton fluoride (KrF) excimer laser (wavelength: 248 nm) as an exposure light source has been put to practical use in a mass production process of a 256 megabit DRAM (working line width 0.18 μm). Further, for the manufacture of a DRAM having a degree of integration of 1 gigabit or more (processing line width of 0.15 μm or less), practical use of an argon fluoride (ArF) excimer laser (wavelength: 193 nm) having a shorter wavelength is being studied. .
[0006]
[Patent Document 1]
JP-A-2002-94056
[Patent Document 2]
JP-A-6-326303
[0007]
[Problems to be solved by the invention]
However, when a semiconductor device is manufactured using an exposing machine using an argon fluoride excimer laser as a light source, there is a problem that the patterning property of a wiring pattern is deteriorated when a gate electrode wiring is formed on a semiconductor substrate. This problem will be described in detail below.
[0008]
In the gate electrode forming step, a resist (hereinafter, referred to as an ArF resist) film corresponding to an exposure machine using an argon fluoride excimer laser as a light source is formed on a silicon oxide film (or an antireflection film). After that, the ArF resist film is patterned by using a photolithography technique. The pattern shape of the formed ArF resist has a problem that the deviation from the desired shape increases toward the bottom of the pattern, and the entire shape becomes a shape with a skirt (hereinafter referred to as a skirt shape). .
[0009]
When the underlying insulating film (or the anti-reflection film and the insulating film) is dry-etched using such a resist pattern as a mask, the pattern is formed by transferring the resist pattern shape. There is a problem that unevenness such as a crack occurs and a good pattern edge cannot be obtained.
[0010]
In general, it is known that dry etching resistance of an ArF resist is reduced by adopting a structure that does not have an aromatic ring in a resin in order to enhance transparency to exposure light of a short wavelength. As a result, the ArF resist is also etched at the time of the above-mentioned etching, so that the footing shape is emphasized, so that there is a problem that the patterning property of the underlying film is further deteriorated.
[0011]
Further, after removing the resist pattern (or the resist pattern and the anti-reflection film pattern), etching the underlying conductive layer using the insulating film pattern as a mask transfers the insulating film pattern shape to form a pattern. Similarly, there is a problem that a wiring pattern having a poor pattern shape is formed. In addition, there is a problem that the electrical characteristics of the semiconductor device are deteriorated due to the wiring pattern having the irregularities on the side walls of the pattern.
[0012]
The present invention has been made in view of such a problem. That is, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a gate electrode having a good pattern shape by forming a resist pattern having a good pattern shape and etching a base film using the resist pattern as a mask. Is to provide.
[0013]
It is another object of the present invention to provide a method of manufacturing a semiconductor device capable of forming a gate electrode having a good pattern shape without causing a large decrease in throughput.
[0014]
Other objects and advantages of the present invention will become apparent from the following description.
[0015]
[Means for Solving the Problems]
The present invention forms a gate electrode on a semiconductor substrate by forming a resist pattern on a multilayer film including a wiring layer formed on a semiconductor substrate, and etching a part of the multilayer film using the resist pattern as a mask. A method of manufacturing a semiconductor device, comprising etching a resist pattern using a plasma-forming etching gas without applying bias power, and then etching a part of the multilayer film.
[0016]
The present invention also provides a method for forming a gate electrode on a semiconductor substrate by forming a resist pattern on a multilayer film including a wiring layer formed on a semiconductor substrate, and etching a part of the multilayer film using the resist pattern as a mask. Is a method of manufacturing a semiconductor device, in which after etching the surface of a resist pattern in a state where a predetermined bias power is applied by using a plasma-forming etching gas, the value of the bias power is increased and a part of the multilayer film is formed. Is characterized by etching.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the present invention, the term “multilayer film” refers to a multilayer film necessary for forming a gate electrode on a semiconductor substrate. For example, a film obtained by laminating a gate insulating film, a wiring layer, and an insulating film in this order is used. Say. An antireflection film may be further formed on the insulating film. In the present invention, “etching a part of the multilayer film” means, for example, etching an insulating film (or an insulating film and an antireflection film) using a resist pattern as a mask.
[0018]
Embodiment 1
The method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
[0019]
1 and 2 show a method for manufacturing a semiconductor device according to the present embodiment.
[0020]
First, as shown in FIG. 1A, a gate insulating film 2 is formed on a semiconductor substrate 1. Here, an element isolation region (not shown) is formed in the semiconductor substrate 1. As the semiconductor substrate 1, for example, a silicon substrate can be used. Further, as the gate insulating film 2, for example, a silicon oxide film, a silicon nitride film, or the like can be used. The gate insulating film 2 may be formed by a CVD method or by performing radical nitridation after forming a thermal oxide film, and the forming method is not limited.
[0021]
Next, a wiring layer 3 is formed on the gate insulating film 2 as shown in FIG. As the gate electrode material constituting the wiring layer 3, for example, in addition to polysilicon, a refractory metal such as W (tungsten), Mo (molybdenum), Ta (tantalum), Ti (titanium), or WSi 2 (Tungsten silicide), MoSi 2 (Molybdenum silicide), TaSi 2 (Tantalum silicide) and TiSi 2 A silicide such as (titanium silicide) can be used. The wiring layer 3 can be formed by a sputtering method, a CVD method, or the like.
[0022]
Next, after an insulating film 4 such as a silicon oxide film or a silicon nitride film is formed on the wiring layer 3, an antireflection film 5 is formed to obtain the structure shown in FIG. Here, the insulating film 4 is used as a mask when the wiring layer 3 is etched in a later step. On the other hand, the anti-reflection film 5 absorbs the exposure light transmitted through the resist film when patterning the resist film formed in a later step, thereby eliminating the reflection of the exposure light at the interface between the resist film and the anti-reflection film. Play a role. As the antireflection film 5, a film containing an organic substance as a main component can be used, and for example, can be formed by a spin coating method or the like. In the present invention, the anti-reflection film may not be provided.
[0023]
Next, as shown in FIG. 1D, a resist film 6 is formed on the antireflection film 5. As the resist film 6 used in the present embodiment, for example, an ArF resist film is suitable. Specifically, for example, a resist composition containing a resin having no aromatic ring in the molecule, such as a methacrylate copolymer resin, as a base resin is applied by spin coating or the like. Thereafter, a pre-bake treatment may be performed to remove the solvent in the resist composition.
[0024]
Subsequently, the resist film 6 is patterned by photolithography.
[0025]
First, as shown in FIG. 1E, the resist film 6 is irradiated with exposure light via a predetermined mask 7. Examples of the exposure apparatus include an ultraviolet exposure apparatus, an X-ray exposure apparatus, an electron beam exposure apparatus, a krypton fluoride excimer exposure apparatus, an argon fluoride excimer exposure apparatus, and a fluorine (F) 2 An excimer exposure apparatus may be used, but in the manufacturing method of the present embodiment, the above-mentioned argon fluoride excimer exposure apparatus using an argon fluoride excimer laser as an exposure light source is preferable. After the exposure, heat treatment (PEB treatment) may be performed.
[0026]
Next, by developing the resist film 6 using an appropriate developing solution, a resist pattern 8 as shown in FIG. 1F is formed.
[0027]
The above steps are performed by a known method, and the formed resist pattern is the same as the conventional one.
[0028]
FIG. 3 is a partial external view of a resist pattern formed by the steps shown in FIGS. 1 (a) to 1 (f). As shown in the figure, there is an irregular vertical streak on the side wall 8a of the resist pattern 8, along which large unevenness occurs on the entire side wall. The resist pattern 8 has a tapered shape in which the line width becomes wider toward the lower side, but has a hem-pulled shape in which the hem is entirely pulled down due to the irregularities.
[0029]
FIG. 4 is a partial external view of a conventional insulating film pattern shown for comparison, and shows an insulating film pattern obtained by a conventional method using the resist pattern shown in FIG. 3 as a mask. The figure shows the state after the etching of the antireflection film and the insulating film using the resist pattern and the removal of the resist pattern and the antireflection film pattern.
[0030]
From FIG. 4, it can be seen that there is an irregular vertical streak on the side wall 12 a of the insulating film pattern 12, and large irregularities occur on the entire side wall 12 a. The pattern edge portion 12b of the insulating film pattern 12 has poor linearity and is not formed as a pattern having a uniform line width as a whole.
[0031]
This embodiment is characterized in that the resist pattern surface is lightly etched without applying a bias before etching the underlying antireflection film and the insulating film using the resist pattern as a mask. That is, the feature is that the resist pattern is smoothed before etching the base film.
[0032]
First, a semiconductor substrate on which a resist pattern has been formed by a photolithography method is placed in an apparatus capable of performing dry etching. As an etching apparatus to be used, for example, an RIE (Reactive Ion Etching) apparatus can be used. In this case, any one of a parallel plate type, an ECR type, and a magnetron type may be used.
[0033]
After the semiconductor substrate is set in the RIE device and evacuated, an etching gas is introduced into the device. Here, as an etching gas that can be used, for example, oxygen (O 2 ), Sulfur hexafluoride (SF 6 ), Argon (Ar) or a mixed gas of oxygen and carbon monoxide (CO). Further, any of these gases may be used as a mixture.
[0034]
Next, the etching gas is turned into plasma to generate a plasma etching gas. The formation of the etching gas into plasma can be performed using any method. For example, in addition to the method using microwave irradiation, a method using inductive coupling or capacitive coupling using a high frequency can be used.
[0035]
In the present embodiment, first, as shown in FIG. 2A, etching is performed using a generated plasma etching gas without applying bias power to a substrate holder (not shown). By not applying bias power, etching can be performed in a state where the energy of active species (radicals, ions, and the like) in the plasma etching gas is low. That is, since only the surface portion of the object to be etched can be etched, the surface of the resist pattern 8 can be etched and smoothed. By such a smoothing process, a resist pattern having a smooth side wall and a uniform line width can be obtained.
[0036]
Here, as the etching time becomes longer, the resist pattern can be smoothed, but the line width of the resist pattern becomes smaller. Therefore, it is preferable to set the optimum etching time by comparing the two.
[0037]
Subsequently, in the same chamber, the underlying antireflection film 5 and the insulating film 4 are anisotropically etched using the resist pattern 8 shown in FIG. 2A as a mask. Thus, the antireflection film pattern 9 and the insulating film pattern 10 shown in FIG. 2B are formed. As an etching gas, for example, carbon tetrafluoride (CF 4 ) And dicarbon hexafluoride (C 2 F 6 ) Can be used. Instead of oxygen, carbon monoxide, carbon dioxide (CO 2 ), Nitrogen (N 2 ) Or argon and the like. As a fluorocarbon-based gas, CHF containing hydrogen is used. x A system gas may be used.
[0038]
As described above, in this embodiment, since the smoothing of the resist pattern and the etching of the antireflection film and the insulating film are performed in the same chamber, contamination of the substrate can be prevented.
[0039]
The anisotropic etching can be performed by turning the etching gas into plasma and then applying an appropriate amount of bias power to the substrate holder. At this time, the conditions are set so that the etching rate in the vertical direction of the semiconductor substrate increases and the etching rate in the horizontal direction decreases. By doing so, the energy of the active species in the plasma increases, and the etching proceeds in the depth direction.
[0040]
According to the present embodiment, since the antireflection film and the insulating film are etched using the resist pattern having the smoothed side walls as a mask, an antireflection film pattern and an insulating film pattern having a good pattern shape can be obtained. FIG. 5 shows a partial external view of the insulating film pattern obtained according to the present embodiment. As shown in the figure, the side wall 10a of the insulating film pattern 10 formed on the conductive layer 3 is smooth, and the linearity of the pattern edge 10b is also good.
[0041]
Next, after removing the resist pattern 8 and the antireflection film pattern 9 shown in FIG. 2B, the underlying wiring layer 3 is anisotropically etched using the insulating film pattern 10 as a mask. Thus, the wiring layer pattern 11 shown in FIG. 2C is obtained.
[0042]
In the present embodiment, unlike the conventional insulating film pattern shown in FIG. 4, an insulating film pattern having a good shape is used as a mask, so that the obtained wiring layer pattern also has a good shape.
[0043]
As the etching gas, an appropriate gas can be used according to the gate electrode material forming the wiring layer 3. For example, chlorine (Cl 2 ), Boron chloride (BCl), sulfur hexafluoride or hydrogen bromide (HBr). Specifically, the etching gas is turned into plasma using an appropriate method, and the etching is performed in a state where a predetermined amount of bias power is applied.
[0044]
Finally, by removing the insulating film pattern, a wiring pattern of the gate electrode having the structure shown in FIG. 2D can be formed.
[0045]
According to the present embodiment, since the antireflection film and the insulating film are etched after the resist pattern is subjected to the smoothing process, an antireflection film pattern and an insulating film pattern having good pattern shapes can be obtained. Further, since the wiring layer is etched using the insulating film pattern as a mask, a gate electrode wiring pattern having a good pattern shape can be obtained. Therefore, a semiconductor device having good electric characteristics can be manufactured.
[0046]
Further, according to the present embodiment, since the smoothing process of the resist pattern and the etching process of the antireflection film and the insulating film are performed as a continuous process in the same chamber, contamination of the substrate can be prevented. Further, the entire process can be advanced in a time that is not much different from the manufacturing time of the conventional semiconductor manufacturing apparatus.
[0047]
Embodiment 2 FIG.
This embodiment is characterized in that the resist pattern is smoothed with a low bias power applied.
[0048]
The resist pattern in the present embodiment is formed by the method shown in FIGS. 1A to 1F as in the first embodiment.
[0049]
First, as shown in FIG. 1A, a gate insulating film 2 is formed on a semiconductor substrate 1. Here, an element isolation region (not shown) is formed in the semiconductor substrate 1. As the semiconductor substrate 1, for example, a silicon substrate can be used. Further, as the gate insulating film 2, for example, a silicon oxide film, a silicon nitride film, or the like can be used. The gate insulating film 2 may be formed by a CVD method or by performing radical nitridation after forming a thermal oxide film, and the forming method is not limited.
[0050]
Next, a wiring layer 3 is formed on the gate insulating film 2 as shown in FIG. As the gate electrode material constituting the wiring layer 3, for example, in addition to polysilicon, a refractory metal such as W (tungsten), Mo (molybdenum), Ta (tantalum), Ti (titanium), or WSi 2 (Tungsten silicide), MoSi 2 (Molybdenum silicide), TaSi 2 (Tantalum silicide) and TiSi 2 A silicide such as (titanium silicide) can be used. The wiring layer 3 can be formed by a sputtering method, a CVD method, or the like.
[0051]
Next, after an insulating film 4 such as a silicon oxide film or a silicon nitride film is formed on the wiring layer 3, an antireflection film 5 is formed to obtain the structure shown in FIG. Here, the insulating film 4 is used as a mask when the wiring layer 3 is etched in a later step. On the other hand, the anti-reflection film 5 absorbs the exposure light transmitted through the resist film when patterning the resist film formed in a later step, thereby eliminating the reflection of the exposure light at the interface between the resist film and the anti-reflection film. Play a role. As the antireflection film 5, a film containing an organic substance as a main component can be used, and for example, can be formed by a spin coating method or the like. In the present invention, the anti-reflection film may not be provided.
[0052]
Next, as shown in FIG. 1D, a resist film 6 is formed on the antireflection film 5. As the resist film 6 used in the present embodiment, for example, an ArF resist film is suitable. Specifically, for example, a resist composition containing a resin having no aromatic ring in the molecule, such as a methacrylate copolymer resin, as a base resin is applied by spin coating or the like. Thereafter, a pre-bake treatment may be performed to remove the solvent in the resist composition.
[0053]
Subsequently, the resist film 6 is patterned by photolithography.
[0054]
First, as shown in FIG. 1E, the resist film 6 is irradiated with exposure light via a predetermined mask 7. Examples of the exposure apparatus include an ultraviolet exposure apparatus, an X-ray exposure apparatus, an electron beam exposure apparatus, a krypton fluoride (KrF) excimer exposure apparatus, an argon fluoride (ArF) excimer exposure apparatus, and a fluorine (F) 2 An excimer exposure apparatus may be used, but in the manufacturing method of the present embodiment, the above-mentioned argon fluoride excimer exposure apparatus using an argon fluoride excimer laser as an exposure light source is preferable. After the exposure, heat treatment (PEB treatment) may be performed.
[0055]
Next, by developing the resist film 6 using an appropriate developing solution, a resist pattern 8 as shown in FIG. 1F is formed.
[0056]
As described in the first embodiment, the resist pattern 8 formed by the above steps has a skirt shape shown in FIG.
[0057]
This embodiment is characterized in that the resist pattern surface is lightly etched with the bias power reduced before etching the underlying anti-reflection film and insulating film using the resist pattern as a mask.
[0058]
When etching is performed in a state where no bias power is applied, only the surface portion can be etched, but the overall throughput is reduced because the etching rate is reduced. Therefore, by performing etching in a state where a low bias power is applied, it is possible to smooth the resist pattern without greatly reducing the throughput.
[0059]
First, a semiconductor substrate on which a resist pattern has been formed by a photolithography method is placed in an apparatus capable of performing dry etching. As an etching apparatus to be used, for example, an RIE (Reactive Ion Etching) apparatus can be used. In this case, any of a parallel plate type, an ECR type, and a magnetron type RIE device may be used.
[0060]
After the semiconductor substrate is set in the RIE device and evacuated, an etching gas is introduced into the device. Here, as an etching gas that can be used, for example, oxygen (O 2 ), Sulfur hexafluoride (SF 6 ), Argon (Ar) or a mixed gas of oxygen and carbon monoxide (CO). Further, any of these gases may be used as a mixture.
[0061]
Next, the etching gas is turned into plasma to generate a plasma etching gas. The formation of the etching gas into plasma can be performed using any method. For example, in addition to the method using microwave irradiation, a method using inductive coupling or capacitive coupling using a high frequency can be used.
[0062]
In this embodiment, first, as shown in FIG. 2A, etching is performed using a generated plasma etching gas while applying a low bias power to the substrate holding unit. The bias power at this time is preferably 50 W or less. By performing etching with such low bias power applied, etching can be performed with the energy of active species (radicals, ions, etc.) in the plasma etching gas being relatively low. Therefore, the surface portion of the resist pattern can be etched with little progress of the etching of the base film. It is preferable that the specific value of the bias power be optimized by comparing and evaluating the degree of the unevenness of the resist pattern, the line width of the resist pattern, the overall throughput, and the like.
[0063]
Subsequently, in the same chamber, using the resist pattern 8 shown in FIG. 2A as a mask, the underlying antireflection film 5 and the insulating film 4 are anisotropically etched. Thus, an antireflection film pattern 9 and an insulating film pattern 10 as shown in FIG. 2B are obtained. In this embodiment mode, since the resist pattern smoothing process and the etching of the antireflection film and the insulating film are performed in the same chamber, contamination of the substrate can be prevented.
[0064]
As an etching gas used for anisotropic etching, for example, carbon tetrafluoride (CF 4 ) And dicarbon hexafluoride (C 2 F 6 ) Can be used. Instead of oxygen, carbon monoxide, carbon dioxide (CO 2 ), Nitrogen (N 2 ) Or argon and the like. As a fluorocarbon-based gas, CHF containing hydrogen is used. x A system gas may be used.
[0065]
The anisotropic etching can be performed by turning the etching gas into plasma and then applying an appropriate bias power. The value of the bias power at this time is larger than the value of the bias power applied during the resist pattern smoothing process. The conditions are set so that the vertical etching rate of the semiconductor substrate increases and the horizontal etching rate decreases. By doing so, the energy of the active species in the plasma increases, and the etching proceeds in the depth direction.
[0066]
According to the present embodiment, since the antireflection film and the insulating film are etched using the resist pattern having the smoothed side walls as a mask, an antireflection film pattern and an insulating film pattern having a good pattern shape can be obtained. That is, the insulating film pattern obtained according to the present embodiment has a favorable patterning shape similar to that of FIG. 5 described in the first embodiment.
[0067]
Next, after removing the resist pattern 8 and the antireflection film pattern 9 shown in FIG. 2B, the underlying wiring layer 3 is anisotropically etched using the insulating film pattern 10 as a mask. Thus, the wiring layer pattern 11 shown in FIG. 2C is obtained.
[0068]
In the present embodiment, unlike the conventional insulating film pattern shown in FIG. 4, an insulating film pattern having a good shape is used as a mask, so that the obtained wiring layer pattern also has a good shape.
[0069]
As the etching gas, an appropriate gas can be used according to the gate electrode material forming the wiring layer 3. For example, chlorine (Cl 2 ), Boron chloride (BCl), sulfur hexafluoride or hydrogen bromide (HBr). Specifically, the etching gas is turned into plasma using an appropriate method, and the etching is performed in a state where a predetermined amount of bias power is applied.
[0070]
Finally, by removing the insulating film pattern, a wiring pattern of the gate electrode having the structure shown in FIG. 2D can be formed.
[0071]
The resist pattern smoothing process in this embodiment may be performed by combining (1) a process of performing etching without applying bias power and (2) a process of performing etching by applying low bias power. Good.
[0072]
(1) Etching performed in a state where no bias power is applied is suitable when the unevenness of the resist pattern is relatively small. Even when the line width margin of the resist pattern is small and the amount of etching for the smoothing process cannot be increased, it is preferable to perform etching without applying bias power. By not applying a bias, only the surface portion can be etched, so that the line width of the resist pattern can be prevented from becoming unnecessarily narrow.
[0073]
On the other hand, when the unevenness of the resist pattern is relatively large or when the line width margin of the resist pattern is large, it is preferable to perform the etching with (2) a low bias power applied. Since the etching rate can be increased by applying a bias, a decrease in throughput can be suppressed.
[0074]
Therefore, in the case where these etchings are performed in combination, it is preferable to determine each etching time in consideration of the degree of unevenness of the resist pattern, the line width, the throughput, and the like.
[0075]
According to the present embodiment, since the resist pattern is smoothed while a low bias power is applied, a resist pattern having a good shape can be obtained without lowering the overall throughput.
[0076]
Further, according to the present embodiment, since the smoothing process of the resist pattern and the etching process of the antireflection film and the insulating film are performed as a continuous process in the same chamber, contamination of the substrate can be prevented.
[0077]
Embodiment 3 FIG.
In this embodiment mode, a resist pattern is smoothed using an etching gas containing a fluorocarbon gas.
[0078]
The resist pattern in the present embodiment is formed by the method shown in FIGS. 1A to 1F as in the first embodiment.
[0079]
First, as shown in FIG. 1A, a gate insulating film 2 is formed on a semiconductor substrate 1. Here, an element isolation region (not shown) is formed in the semiconductor substrate 1. As the semiconductor substrate 1, for example, a silicon substrate can be used. Further, as the gate insulating film 2, for example, a silicon oxide film, a silicon nitride film, or the like can be used. The gate insulating film 2 may be formed by a CVD method or by performing radical nitridation after forming a thermal oxide film, and the forming method is not limited.
[0080]
Next, a wiring layer 3 is formed on the gate insulating film 2 as shown in FIG. As the gate electrode material constituting the wiring layer 3, for example, in addition to polysilicon, a refractory metal such as W (tungsten), Mo (molybdenum), Ta (tantalum), Ti (titanium), or WSi 2 (Tungsten silicide), MoSi 2 (Molybdenum silicide), TaSi 2 (Tantalum silicide) and TiSi 2 A silicide such as (titanium silicide) can be used. The wiring layer 3 can be formed by a sputtering method, a CVD method, or the like.
[0081]
Next, after an insulating film 4 such as a silicon oxide film or a silicon nitride film is formed on the wiring layer 3, an antireflection film 5 is formed to obtain the structure shown in FIG. Here, the insulating film 4 is used as a mask when the wiring layer 3 is etched in a later step. On the other hand, the anti-reflection film 5 absorbs the exposure light transmitted through the resist film when patterning the resist film formed in a later step, thereby eliminating the reflection of the exposure light at the interface between the resist film and the anti-reflection film. Play a role. As the antireflection film 5, a film containing an organic substance as a main component can be used, and for example, can be formed by a spin coating method or the like. In the present invention, the anti-reflection film may not be provided.
[0082]
Next, as shown in FIG. 1D, a resist film 6 is formed on the antireflection film 5. As the resist film 6 used in the present embodiment, for example, an ArF resist film is suitable. Specifically, for example, a resist composition containing a resin having no aromatic ring in the molecule, such as a methacrylate copolymer resin, as a base resin is applied by spin coating or the like. Thereafter, a pre-bake treatment may be performed to remove the solvent in the resist composition.
[0083]
Subsequently, the resist film 6 is patterned by photolithography.
[0084]
First, as shown in FIG. 1E, the resist film 6 is irradiated with exposure light via a predetermined mask 7. Examples of the exposure apparatus include an ultraviolet exposure apparatus, an X-ray exposure apparatus, an electron beam exposure apparatus, a krypton fluoride (KrF) excimer exposure apparatus, an argon fluoride (ArF) excimer exposure apparatus, and a fluorine (F) 2 An excimer exposure apparatus may be used, but in the manufacturing method of the present embodiment, the above-mentioned argon fluoride excimer exposure apparatus using an argon fluoride excimer laser as an exposure light source is preferable. After the exposure, heat treatment (PEB treatment) may be performed.
[0085]
Next, by developing the resist film 6 using an appropriate developing solution, a resist pattern 8 as shown in FIG. 1F is formed.
[0086]
As described in the first embodiment, the resist pattern 8 formed by the above steps has a skirted shape shown in FIG.
[0087]
This embodiment is characterized in that the resist pattern surface is lightly etched using an etching gas containing a fluorocarbon gas before etching the underlying antireflection film and the insulating film using the resist pattern as a mask ( FIG. 2 (a).
[0088]
First, a semiconductor substrate on which a resist pattern has been formed by a photolithography method is placed in an apparatus capable of performing dry etching. As an etching apparatus to be used, for example, an RIE (Reactive Ion Etching) apparatus can be used. In this case, any of a parallel plate type, an ECR type, and a magnetron type RIE device may be used.
[0089]
After the semiconductor substrate is set in the RIE device and evacuated, an etching gas is introduced into the device. In this embodiment mode, as the etching gas, a mixture of a fluorocarbon gas and at least one more reactive gas is used.
[0090]
As an example of the fluorocarbon gas, methane tetrafluoride (CF 4 ), Ethane hexafluoride (C 2 F 6 ), Propane octafluoride (C 3 F 8 ), Perfluorocyclobutane (C 4 F 8 ), Methane trifluoride (CHF 3 ) Or difluoromethane (CH 2 F 2 ) And the like.
[0091]
As a highly reactive gas, for example, oxygen (O 2 ), Carbon monoxide (CO), carbon dioxide (CO 2 ), Nitrogen (N 2 ) Or argon (Ar).
[0092]
Since fluorocarbon gas has relatively low reactivity, it is suitable for etching only the surface portion of the resist pattern. However, the throughput is reduced because the etching rate is reduced. On the other hand, gases such as oxygen, carbon monoxide, carbon dioxide, nitrogen, and argon are relatively reactive and can increase the etching rate. However, since the etching amount is large, the line width of the resist pattern is reduced (the line width is reduced). Therefore, by using a mixed gas of a fluorocarbon gas and at least one gas selected from the group consisting of oxygen, carbon monoxide, carbon dioxide, nitrogen and argon, the amount of line width retreat of the pattern is reduced, A decrease in throughput can be prevented.
[0093]
It is preferable that the ratio of the gas such as oxygen, carbon monoxide, carbon dioxide, nitrogen, or argon to be mixed with the fluorocarbon gas is determined by comparing the amount of pattern line width retreat and throughput.
[0094]
Next, the etching gas is turned into plasma to generate a plasma etching gas. The formation of the etching gas into plasma can be performed using any method. For example, in addition to the method using microwave irradiation, a method using inductive coupling or capacitive coupling using a high frequency can be used.
[0095]
In this embodiment, etching may be performed on the substrate holding unit without applying bias power, or may be performed with low bias power applied. Moreover, you may etch combining these. When the bias power is applied, the power is preferably 50 W or less.
[0096]
By optimizing the composition of the etching gas and the bias power conditions, it is possible to obtain a resist pattern having a good shape without lowering the throughput.
[0097]
Subsequently, in the same chamber, the underlying antireflection film 5 and the insulating film 4 are anisotropically etched using the resist pattern 8 shown in FIG. 2A as a mask. Thereby, the antireflection film pattern 9 and the insulating film pattern 10 shown in FIG. 2B are obtained. As the etching gas, the same gas as the etching gas used in the previous smoothing treatment can be used. That is, carbon tetrafluoride (CF 4 ) And dicarbon hexafluoride (C 2 F 6 ) Can be used. Instead of oxygen, carbon monoxide, carbon dioxide (CO 2 ), Nitrogen (N 2 ) Or argon and the like. As a fluorocarbon-based gas, CHF containing hydrogen is used. x A system gas may be used.
[0098]
In this embodiment mode, since the resist pattern smoothing process and the etching of the antireflection film and the insulating film are performed in the same chamber, contamination of the substrate can be prevented.
[0099]
The anisotropic etching can be performed by turning the etching gas into plasma and then applying an appropriate amount of bias power. The value of the bias power is set to be larger than the value of the bias power applied during the resist pattern smoothing process. The conditions are set so that the vertical etching rate of the semiconductor substrate increases and the horizontal etching rate decreases. By doing so, the energy of the active species in the plasma increases, and the etching proceeds in the depth direction.
[0100]
According to the present embodiment, since the antireflection film and the insulating film are etched using the resist pattern whose surface is smoothed as a mask, an antireflection film pattern and an insulating film pattern having a good pattern shape can be obtained. That is, the insulating film pattern obtained according to the present embodiment has a favorable patterning shape similar to that of FIG. 5 described in the first embodiment.
[0101]
Next, after removing the resist pattern 8 and the antireflection film pattern 9 shown in FIG. 2B, the underlying wiring layer 3 is anisotropically etched using the insulating film pattern 10 as a mask. Thus, the wiring layer pattern 11 shown in FIG. 2C is obtained.
[0102]
In the present embodiment, unlike the conventional insulating film pattern shown in FIG. 4, an insulating film pattern having a good shape is used as a mask, so that the obtained wiring layer pattern also has a good shape.
[0103]
As the etching gas, an appropriate gas can be used according to the gate electrode material forming the wiring layer 3. For example, chlorine (Cl 2 ), Boron chloride (BCl), sulfur hexafluoride or hydrogen bromide (HBr). Specifically, the etching gas is turned into plasma using an appropriate method, and the etching is performed in a state where a predetermined amount of bias power is applied.
[0104]
Finally, by removing the insulating film pattern, a wiring pattern of the gate electrode having the structure shown in FIG. 2D can be formed.
[0105]
According to this embodiment, by mixing a highly reactive gas such as oxygen with a gas of fluorocarbon and performing etching, a resist pattern having a good shape can be obtained without lowering the throughput.
[0106]
Further, according to the present embodiment, since the smoothing process of the resist pattern and the etching process of the antireflection film and the insulating film are performed as a continuous process in the same chamber, contamination of the substrate can be prevented.
[0107]
In the first to third embodiments, it is possible to control the line width of the resist pattern by appropriately changing the flow rate of the etching gas or the like during the resist pattern smoothing process. Therefore, according to the present invention, finer wiring widths corresponding to finer device rules can be achieved without depending on photolithography technology. Therefore, it is possible to suppress a decrease in exposure and focus margin in the photolithography technique and to avoid a defect such as a pattern collapse.
[0108]
In the first to third embodiments, the case where a gate electrode is formed has been described, but the present invention is not limited to this. The present invention can be applied to other uses as long as a desired pattern is formed by etching a base film using a resist mask.
[0109]
In this specification, the case where a part of the multilayer film is etched using the resist pattern as a mask has been described. Can be applied.
[0110]
【The invention's effect】
According to the present invention, since the underlying film is etched after performing the smoothing process on the resist pattern, an underlying film pattern having a good pattern shape can be obtained. Further, since the wiring layer is etched using the base film pattern as a mask, a gate electrode having a good pattern shape can be obtained. Therefore, a semiconductor device having good electric characteristics can be manufactured.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor device in First to Third Embodiments;
FIG. 2 is a diagram showing a method for manufacturing a semiconductor device in the first to third embodiments.
FIG. 3 is a partial external view showing a shape of a resist pattern in the first to third embodiments.
FIG. 4 is a partial external view of an insulating film pattern formed without applying the present invention in the first to third embodiments.
FIG. 5 is a partial external view of an insulating film pattern formed by applying the present invention in the first to third embodiments.
[Explanation of symbols]
Reference Signs List 1 semiconductor substrate, 2 gate insulating film, 3 wiring layer, 4 insulating film, 5 antireflection film, 6 resist film, 7 mask, 8 resist pattern, 9 antireflection film pattern, 10, 12 insulating film pattern, 11 wiring layer pattern .
