JP2007053391A - Method of manufacturing semiconductor integrated circuit device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor integrated circuit device having a fine pattern formation without causing increase in the chip cost or throughput degradation. <P>SOLUTION: A method of manufacturing a semiconductor integrated circuit device comprises a step of patterning a gate (an electrode or wiring). After a hard mask on a gate is patterned with a resist mask, the resist mask is removed. Then, by using the hard mask, a side surface of a gate material is thinned under a dry etching condition leaving no reaction product on the side surface of the gate material, thereby forming an I-type gate. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体集積回路装置の製造方法に係わり、特に、リソグラフィー解
像限界を超えた50nm以下のCMOSのゲート電極加工を高歩留りで量産する半導体集
積回路装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly, to a method for manufacturing a semiconductor integrated circuit device that mass-produces a gate electrode of a CMOS of 50 nm or less exceeding a lithography resolution limit with a high yield.

半導体集積回路装置の中には、DRAM等に代表されるメモリと、マイクロプロセ
ッサ（MPU）に代表されるロジックLSIまたは、システムLSIが存在する。
半導体集積回路装置（LSI）の製造工程の一つであるゲート電極の形成は、ゲー
ト絶縁膜とゲート電極膜を成膜する工程、回路パターンをマスク層に転写するマ
スク形成工程、ゲート電極膜をエッチングにより加工するゲートエッチング工程
、レジストや残留ハロゲンガスを除去するアッシング工程、そしてエッチング異
物や変質物を除去する洗浄工程から成るのが一般的である。そして、ゲート電極
を形成した後、ソース/ドレイン形成形成工程を経て、コンタクト形成工程へと
続く。 Among semiconductor integrated circuit devices, there are a memory represented by DRAM and the like, and a logic LSI or system LSI represented by a microprocessor (MPU).
The formation of a gate electrode, which is one of the manufacturing processes of a semiconductor integrated circuit device (LSI), includes forming a gate insulating film and a gate electrode film, a mask forming process for transferring a circuit pattern to a mask layer, and a gate electrode film In general, the etching process includes a gate etching process for processing by etching, an ashing process for removing resist and residual halogen gas, and a cleaning process for removing etching foreign substances and denatured substances. And after forming a gate electrode, it continues to a contact formation process through a source / drain formation formation process.

半導体集積回路装置（LSI）の低消費電力、高速化の要求により、年々、微細
化が進行している。表1に示すように、ITRS(International Technology Roadmap
for Semiconductor) 2000(SC.2)によると、テクノロジーノード（T.N）は、昨
年度版よりさらに微細化されることが明記されている。すなわち、ＬＳＩの微細
化で要求されている加工技術として、ゲート長（チャネル長方向のゲート寸法）
の細線化が挙げられる。 Miniaturization is progressing year by year due to demands for lower power consumption and higher speed of semiconductor integrated circuit devices (LSIs). As shown in Table 1, ITRS (International Technology Roadmap
for Semiconductor) 2000 (SC.2) states that the technology node (TN) will be further miniaturized than last year's version. In other words, the gate length (gate dimension in the channel length direction) is a processing technique required for LSI miniaturization.
Can be mentioned.

なお、ゲート長の細線化に関わる技術は、例えば、（1）特開平5-136402号公
報、（2）特開平6-209018号公報、（3）2000 DRY PROCESS SYMPOSIUM P121-P12
5 、
(4)第48回応用物理学会関係連合講演会 講演予稿集（２００１.３）30p-YE-10
, P776等に開示されている。
For example, the technology relating to the thinning of the gate length is as follows: (1) Japanese Patent Laid-Open No. 5-136402, (2) Japanese Patent Laid-Open No. 6-0201818, (3) 2000 DRY PROCESS SYMPOSIUM P121-P12
Five ,
(4) Proceedings of the 48th Japan Society of Applied Physics (June 2013) 30p-YE-10
, P776 etc.

特開平5-136402号JP 5-136402 A 特開平6-209018号Japanese Patent Laid-Open No. 6-02018 2000 DRY PROCESS SYMPOSIUM P121-P1252000 DRY PROCESS SYMPOSIUM P121-P125 第48回応用物理学会関係連合講演会 講演予稿集（２００１.３）30p-YE-10,P77648th Japan Society of Applied Physics Related Joint Lectures Proceedings (2001.1.3) 30p-YE-10, P776

本発明を成すにあたり、発明者等によるゲート細線化の検討を、図面を参照し
、以下に述べる。
マスク形成工程においては、0.18mmデザインルールでは KrFレーザ（波長248nm
）と位相シフトマスク等の超解像技術を備えた露光装置を用い、かつレジストの
下層に反射防止膜を備えた多層マスク構造が必須となっている。この反射防止膜
には、有機系反射防止膜(BARC: Bottom Anti-Reflection Coating),無機系反
射防止膜（BARL: Bottom Anti-Reflection layerまたは、SiON：酸窒化シリコ
ン）の2種類が使用される。また、次世代の0.10mm以下対応の露光光源としてArF
エキシマ・レーザ（波長193nm）の使用が検討されている。 In forming the present invention, the study of gate thinning by the inventors will be described below with reference to the drawings.
In the mask formation process, the KrF laser (wavelength 248 nm is
) And an exposure apparatus equipped with a super-resolution technique such as a phase shift mask, and a multilayer mask structure having an antireflection film under the resist is essential. Two types of anti-reflection coatings are used: organic anti-reflection coating (BARC: Bottom Anti-Reflection Coating) and inorganic anti-reflection coating (BARL: Bottom Anti-Reflection layer or SiON: silicon oxynitride). . In addition, ArF is the next generation exposure light source compatible with 0.10mm or less.
The use of an excimer laser (wavelength 193 nm) is being studied.

マスク形成工程、並びにゲートエッチング工程で使用されるドライエッチング
は、真空容器内で反応性ガスをプラズマ化し、イオンアシスト反応を利用する方
法が広く使用されている。プラズマを生成する手段として、真空容器内に導入し
たエッチング用ガスに電磁波を照射し、そのエネルギーによってガスを解離させ
る。この電磁波とプラズマとの相互作用の方式によってプラズマ生成方式が区分
される。代表的なプラズマ源として、容量結合型プラズマ（CCP: Capacitive C
oupled Plasma）、誘導結合型プラズマ(ICP: Inductive Coupled Plasma)、ECR
(Electron Cyclotron Resonance)プラズマが存在する。CCP、ICP、ECRに使用さ
れる電磁波は、13.56MHz,27MHz、ECRの場合は、2.45GHzのμ波や450MHz等のUHF
波が使用される。 As dry etching used in the mask formation process and the gate etching process, a method is widely used in which a reactive gas is turned into plasma in a vacuum vessel and an ion assist reaction is used. As means for generating plasma, an etching gas introduced into a vacuum vessel is irradiated with electromagnetic waves, and the gas is dissociated by the energy. The plasma generation method is classified according to the method of interaction between the electromagnetic wave and the plasma. As a typical plasma source, capacitively coupled plasma (CCP: Capacitive C
oupled Plasma), Inductive Coupled Plasma (ICP), ECR
(Electron Cyclotron Resonance) Plasma exists. The electromagnetic waves used for CCP, ICP, and ECR are 13.56 MHz and 27 MHz. In the case of ECR, UHF such as 2.45 GHz μ wave and 450 MHz
Waves are used.

このようなドライエッチング装置では、プラズマの特性を決定するエッチング
ガス種や処理圧力や電磁波のパワーと化学反応の特性を決定する試料設置温度と
イオンを試料にひきこむRFバイアスパワー等といった装置パラメータを調節する
ことで加工形状を制御している。このとき使用するエッチングガスは、被エッチ
ング膜の種類に応じて、適当なガスを選択することで達成している。例えば、マ
スク形成工程で使用されるBARCエッチングの場合、O₂にCl₂、CF₄やN₂を添加した
り、希釈ガスとしてArを添加したガスを使用する。また、BARLやSiO₂エッチング
は、C₄F₈、C₅F₈等のフルオロカーボンガスにO₂、COにAr希釈をしたガスを使用す
る。ゲート電極エッチングの場合、WやWSi層は、CF₄やSF₆にCl₂、N₂、O₂を添加
したガス、PolySi層には、CF₄、Cl₂、HBr、NF₃にO₂やHeを添加したガスを使用す
る。 In such a dry etching apparatus, the apparatus parameters such as the etching gas type that determines the characteristics of the plasma, the processing pressure, the power of the electromagnetic wave and the sample installation temperature that determines the characteristics of the chemical reaction and the RF bias power that draws ions into the sample are set. The machining shape is controlled by adjusting. The etching gas used at this time is achieved by selecting an appropriate gas according to the type of film to be etched. For example, in the case of BARC etching used in the mask formation process, Cl ₂ , CF _4, or N ₂ is added to O ₂ or Ar is added as a dilution gas. For BARL and SiO ₂ etching, a gas such as C ₄ F ₈ , C ₅ F _8, etc., which is diluted with O ₂ and CO with Ar is used. If the gate electrode etch, W or WSi layer, gas was added Cl _2, N _2, O ₂ in CF ₄ or SF _6, the PolySi layers, O ₂ Ya in CF _4, Cl _2, HBr, NF ₃ Use gas with He added.

ゲートエッチング工程においては、ゲート下部、すなわちゲート長がデバイス
特性を決定する主要因となるため、3s10%以下の高精度な寸法制御性が求められ
てきた。したがって、マスク寸法からの寸法シフト（CDシフト、CD：Critical D
imension）を最低に抑える、すなわち限りなく垂直に加工する必要がある。 In the gate etching process, since the lower part of the gate, that is, the gate length is the main factor that determines the device characteristics, highly accurate dimensional controllability of 3s10% or less has been demanded. Therefore, the dimension shift from the mask dimension (CD shift, CD: Critical D
imension) must be kept to a minimum, that is, it must be machined indefinitely.

また、先の表1に示したように、低消費電力、高速化の要求により、年々、ゲ
ート電極の微細化が進行している。さらに、先進的な半導体メーカにおいては、
本ロードマップの前倒しを進めており、2003年で50nmのゲート長の製品を出荷す
ることを目標としている。
図７、図８は、発明者等の検討に基づき、微細化するゲート長と露光寸法の推移
をそれぞれ示したものである。
図７において、2003年には、露光寸法701が100nmに対して、製品（例えばMPU）
のゲート長702で50nmが必要とされるため、露光寸法701より50nm細線化すること
が求められる。2003年以降における露光寸法701は、ArFレーザ（波長193nm）を
用いた露光技術による寸法である。現在、レジスト材料を含めた露光特性や装置
価格に課題があるため、KrFレーザによる露光寸法180nmからゲート長の細線化を
図る可能性も出てきた。 Further, as shown in Table 1 above, gate electrodes have been miniaturized year by year due to demands for low power consumption and high speed. In advanced semiconductor manufacturers,
The roadmap is being advanced and the goal is to ship products with a gate length of 50 nm in 2003.
FIG. 7 and FIG. 8 show the transition of the gate length to be miniaturized and the exposure dimension based on the study by the inventors.
In FIG. 7, in 2003, for an exposure dimension 701 of 100 nm, a product (for example, MPU)
Since the gate length 702 of 50 nm is required, it is required to make the line thin by 50 nm from the exposure dimension 701. An exposure dimension 701 after 2003 is a dimension based on an exposure technique using an ArF laser (wavelength 193 nm). Currently, there is a problem in exposure characteristics including the resist material and the price of the equipment, so the possibility of reducing the gate length from the exposure dimension of 180 nm by the KrF laser has also emerged.

図８は、図７に示したゲート寸法加工を実現するために必要なレジスト膜厚の
推移を示す。特に、ライン804は露光に必要なレジスト膜厚の推移、ライン805は
BARCエッチング後のレジスト膜厚（残り膜厚）の推移を示したものである。
図７および図８より、例えば、露光寸法100nm（2003年）を解像させるためには
、図８に示すようにレジスト膜厚は300nm以下と薄膜化が必要であることが明ら
かになった。これは、露光後の現像液の表面張力によるレジストパターンの倒れ
を回避する目安として、レジストの膜厚がおおよそ解像寸法の約3倍以下とされ
ている理由による。
一方、ゲート長の微細化が進行しても、反射防止膜（BARC）の膜厚は光源の波長
に対する吸収係数、透過率により一義的に決定されるため、その厚さ方向への変
化はない。同様に、ゲート電極に必要な厚さも、ドーパント打ち込み電圧低減の
限界や、熱拡散によるドーパントのゲート絶縁膜突抜けの問題回避から、薄膜化
は100nmくらいが限界である。 FIG. 8 shows the transition of the resist film thickness necessary for realizing the gate dimension processing shown in FIG. In particular, line 804 is the transition of the resist film thickness required for exposure, and line 805 is
It shows the transition of resist film thickness (residual film thickness) after BARC etching.
7 and 8, for example, in order to resolve the exposure dimension of 100 nm (2003), it has become clear that the resist film thickness needs to be reduced to 300 nm or less as shown in FIG. This is because the resist film thickness is about 3 times or less of the resolution dimension as a guide for avoiding the resist pattern collapse due to the surface tension of the developer after exposure.
On the other hand, even if the gate length is miniaturized, the thickness of the antireflection film (BARC) is uniquely determined by the absorption coefficient and transmittance with respect to the wavelength of the light source, so there is no change in the thickness direction. . Similarly, the thickness required for the gate electrode is limited to about 100 nm in order to reduce the dopant implantation voltage and avoid the problem of dopant penetration through the gate insulating film due to thermal diffusion.

以上のように、微細化が進行するゲート長を加工する場合、図８に示すように
露光に必要なレジスト膜厚804は薄くなるにも関わらず、被エッチング膜（BARC,
BARL,ハードマスク、ゲート電極）の厚さはあまり変化しない。このため、2003
年以降、マスク細線化後のレジスト残膜805が、BARC、BARL、ハードマスク、pol
ySi等のエッチングに必要なマスク膜厚803より小さくなるため、マスクの細線化
のみではゲート電極（ゲート長）の細線化ができないことが明らかになった。 As described above, when processing a gate length that is becoming finer, as shown in FIG. 8, the film thickness to be etched (BARC,
The thickness of BARL, hard mask, gate electrode) does not change much. For this reason, 2003
Since 1981, the resist residual film 805 after mask thinning has been developed as BARC, BARL, hard mask, pol
It became clear that the gate electrode (gate length) cannot be thinned only by thinning the mask because it is smaller than the mask film thickness 803 required for etching such as ySi.

マスク寸法より細いゲート長を形成する場合、プロセス工程の増加によるチッ
プコスト増加、トータルスループット低下が問題となる。
また、例えば上記公知文献（2）（3）（4）に開示されているようなゲート電極
をT型、ノッチ型に加工した場合、ゲート加工後の寸法検査が適用できない。す
なわち、ゲート上部からゲートを観察しても本来のゲート長（ゲート酸化膜に接
するゲート長）を測定することができないため、経時変化によるゲート寸法の変
動に対応できない。ゲート寸法の変動は、デバイスの特性がばらつく原因となる
ため、歩留まりが低下、もしくは、装置清掃によるスループット低下という問題
が生じた。
T型、ノッチ型ゲートで寸法検査を行う場合は、新規な方法（スキャトロメトリ
：scatterometry）や電気的な抵抗測定機等）が考えられる。しかしながら、新
規装置購入にコストが発生することになる。
本発明の目的は、チップコスト増加やスループットの低下を招くことのない微細
なパターン形成を備えた半導体集積回路装置の製造方法を提供することにある。
本発明の他の目的は、歩留まりおよびスループット向上を図った半導体集積回路
装置の製造方法を提供することにある。 When a gate length smaller than the mask dimension is formed, there are problems such as an increase in chip cost and a decrease in total throughput due to an increase in process steps.
Further, for example, when a gate electrode as disclosed in the above-mentioned known documents (2), (3), and (4) is processed into a T type and a notch type, the dimension inspection after the gate processing cannot be applied. That is, even if the gate is observed from the upper part of the gate, the original gate length (the gate length in contact with the gate oxide film) cannot be measured. Variations in gate dimensions cause variations in device characteristics, resulting in problems such as a decrease in yield or a decrease in throughput due to apparatus cleaning.
When dimensional inspection is performed with T-type or notch-type gates, new methods (scatterometry, electrical resistance measuring machine, etc.) can be considered. However, there is a cost for purchasing a new device.
An object of the present invention is to provide a method for manufacturing a semiconductor integrated circuit device having a fine pattern formation without causing an increase in chip cost or a decrease in throughput.
Another object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device that improves yield and throughput.

本発明は、ゲート（電極または配線）をパターンニングするにあたり、レジス
トマスクによりハードマスクをパターニングした後、レジストマスクを除去し、
前記ハードマスクを用いて、ゲート材料側面に反応生成物が残らないドライエッ
チング条件によりゲート材料側面を細線化し、I型ゲートを形成することを特徴
とする半導体集積回路装置の製造方法にある。 In the present invention, in patterning a gate (electrode or wiring), after patterning a hard mask with a resist mask, the resist mask is removed,
In the method of manufacturing a semiconductor integrated circuit device, the I-type gate is formed by thinning the side surface of the gate material under dry etching conditions in which no reaction product remains on the side surface of the gate material using the hard mask.

本発明によれば、露光限界以下の微細なゲート長の加工において、レジスト厚
さが不足するという問題もなく、50nm以下のゲート長を有するI型ゲートを形成
することが出来る。特に、ゲート電極側面全体を細線化したI型ゲートを、下地
抜けなく、かつ0〜150nm程度の任意の細線化量で形成することも可能になった。
このため、ゲート加工寸法の測定がプロセスインラインで可能となり、歩留まり
およびスループット向上を図った半導体集積回路装置の製造方法を提供すること
ができる。すなわち、露光寸法以下の微細なゲート長の加工に必要なゲート細線
化を行う場合、新たなプロセスフローや新たな寸法測定方法を導入することなく
、寸法管理ができる。このため、トータルスループットが低下することなく、高
歩留まりで量産することができる。そして、チップコストの上昇を防止でき、安
価な半導体集積回路装置をユーザに提供することができる。 According to the present invention, an I-type gate having a gate length of 50 nm or less can be formed without a problem of insufficient resist thickness in processing of a fine gate length below the exposure limit. In particular, it has become possible to form an I-type gate in which the entire side surface of the gate electrode has been thinned with an arbitrary thinning amount of about 0 to 150 nm without missing a base.
Therefore, measurement of gate processing dimensions can be performed in a process in-line, and a method for manufacturing a semiconductor integrated circuit device that can improve yield and throughput can be provided. That is, when performing gate thinning necessary for processing a fine gate length smaller than the exposure dimension, dimension management can be performed without introducing a new process flow or a new dimension measuring method. For this reason, mass production can be performed at a high yield without reducing the total throughput. Further, an increase in chip cost can be prevented, and an inexpensive semiconductor integrated circuit device can be provided to the user.

〈実施の形態１〉
図１(a)は本発明によるI型ゲートを形成するプロセスフローの概略図を示す。そ
して、図１(b)はハードマスクを用いたI型ゲート加工時の断面図を示す。図1（b
）において、Si基板（ウエハ）100主面にゲート絶縁膜101が形成されている。ゲ
ート絶縁膜101上には、ハードマスク103を用いて、ゲート電極102がその側壁全
体に亘って細線化されている。この細線化については、後で詳しく説明する。
ところで、Siゲート垂直エッチング技術においては、一般にエッチング時にゲー
トの側壁に側壁保護膜（反応生成物）が形成されてしまう。このために、I型ゲ
ートの細線化を行うことはプロセスを増やさない限り困難とされた。この側壁保
護膜の組成は、SiO_xといったSi酸化物やSiCl_x、SiBr_xといった反応生成物で構成
される。したがって、側壁保護膜を形成しないためには、ゲート加工を行うメイ
ンエッチングステップにおいて、O₂を添加しないか、反応生成物の揮発性を向上
させることで解決することができることになる。 <Embodiment 1>
FIG. 1 (a) shows a schematic diagram of a process flow for forming an I-type gate according to the present invention. FIG. 1B shows a cross-sectional view when processing an I-type gate using a hard mask. Figure 1 (b
), A gate insulating film 101 is formed on the main surface of the Si substrate (wafer) 100. On the gate insulating film 101, the gate electrode 102 is thinned over the entire side wall using a hard mask 103. This thinning will be described in detail later.
By the way, in the Si gate vertical etching technique, a sidewall protective film (reaction product) is generally formed on the sidewall of the gate during etching. For this reason, it has been difficult to thin the I-type gate unless the number of processes is increased. The composition of the sidewall protective film is composed of a Si oxide such as SiO _x and a reaction product such as SiCl _x and SiBr _x . Therefore, in order not to form the sidewall protective film, it can be solved by not adding O ₂ or improving the volatility of the reaction product in the main etching step for performing gate processing.

図９は、SiH_xBr_(4-X)の沸点901、SiSiH_xCl_(4-X) の沸点902 ,SiH_xF_(4-X)の沸
点903がHの価数によってどのように変化するかを示したものである。SiBr、SiCl
、SiFの順で沸点が低下、すなわち、揮発性が増加し、Hの価数が増加するほど揮
発性が増加することがわかる。したがって、揮発性の高いSi反応生成物を形成す
るためには、Fを含むガスを使用するか、Cl、BrにHを適宜添加したガスを使用す
ることで実現することができる。
上記のような側壁保護膜を生成しないプロセスは、下地選択性が低いため、50nm
以上の細線化を行う場合には、上記方法に加えて新たな細線化ステップが必要で
あった。細線化しつつ、下地抜けが起きないためにはゲート絶縁膜とのエッチン
グレートの選択比は200以上必要である。なお、下地膜はゲート絶縁膜としてのS
iO₂膜より成る。
発明者等により新たに下地選択性の高い細線化ステップを発見した。本発明のよ
うにO₂を添加しないで下地選択性を確保する場合、RFバイアス0W(zero Watt)、
すなわち自発エッチング(spontaneous etching)を適用すればよい。
表2は、Cl₂とHClガスにおける自発エッチレート(spontaneous etching rate)を
測定した結果を示している。RFバイアス0Wで、HClを使用することで、SiO₂エッ
チレートは0nm/min だが、PolySiエッチングレートが51.7nm/minとCl₂より5倍も
早いため短時間で細線化することができ、下地選択性に対して有利であることが
分かった。 FIG. 9 shows how the boiling point 901 of SiH _x Br _(4-X) , the boiling point 902 of SiSiH _x Cl _(4-X) , and the boiling point 903 of SiH _x F _(4-X) change depending on the valence of H. It is shown. SiBr, SiCl
It can be seen that the boiling point decreases in the order of SiF, that is, the volatility increases, and the volatility increases as the valence of H increases. Therefore, formation of a highly volatile Si reaction product can be realized by using a gas containing F or by using a gas in which H is appropriately added to Cl and Br.
The process that does not generate the sidewall protective film as described above has a low base selectivity, so 50 nm
When performing the above thinning, a new thinning step is required in addition to the above method. In order to prevent under-extraction while thinning, the etching rate selection ratio with the gate insulating film needs to be 200 or more. The base film is S as the gate insulating film.
Made of iO ₂ film.
The inventors have discovered a thinning step with high background selectivity. When ensuring the substrate selectivity without adding O ₂ as in the present invention, RF bias 0W (zero Watt),
That is, spontaneous etching may be applied.
Table 2 shows the results of measuring the spontaneous etching rate in Cl ₂ and HCl gas. By using HCl with an RF bias of 0 W, the SiO ₂ etch rate is 0 nm / min, but the PolySi etch rate is 51.7 nm / min, which is 5 times faster than Cl _2. It has been found to be advantageous for selectivity.

この結果は、図９に示したようにHを含むとSi反応生成物の揮発性が増加する
ことに起因する。
以上の結果より、細線化ステップとしてHを含むガスで自発エッチ(spontaneous
etching)させることにより、下地抜けがなく、50nm以上の細線化を実現すること
ができることが分かった。
図２を参照し、５０nmまたはそれ以下のゲート長を有するI型ゲートを得る実施
の形態を以下に説明する。ゲート電極形成工程は図１に示した本発明の基本構成
に従がうものである。特に、図２に示す本実施の形態は、有機物を使用しないマ
スク（ハードマスク）を用いてゲート加工を行う方法である。なお、実施に適用
されるウエハは8インチウエハである。
This result is attributed to the increase in volatility of the Si reaction product when H is contained as shown in FIG.
From the above results, spontaneous etching (spontaneous etching with a gas containing H as a thinning step)
It was found that thinning of 50 nm or more can be realized without etching through the substrate.
An embodiment for obtaining an I-type gate having a gate length of 50 nm or less will be described below with reference to FIG. The gate electrode forming step follows the basic configuration of the present invention shown in FIG. In particular, the present embodiment shown in FIG. 2 is a method of performing gate processing using a mask (hard mask) that does not use organic substances. Note that the wafer applied to the implementation is an 8-inch wafer.

まず、図２(a)はレジストマスクを所定の回路パターンにパターンニングした
露光完了直後の半導体集積回路装置の製造過程を示す断面図である。図２(a)に
おいて、Si基板205内に素子分離のための浅溝分離領域（STI:Shallow TrenchIso
lation）206が選択的に形成されている。STI 206で区画されたSi基板205の表面
にはゲート絶縁膜としての厚さ10nm以下のSiO₂膜204が熱酸化により形成されて
いる。SiO₂膜204上にはゲート電極となるPolySi層203がCVD法により形成され、
そのPolySi層203上にハードマスク用の絶縁膜208が形成される。ハードマスクを
使用することでゲート加工時の寸法精度とゲート絶縁膜(熱酸化膜)との選択性を
向上できる。ハードマスク材料としては、無機系絶縁膜である「TEOS」(Tetraet
hyl orthosilicate)、HLD(High Temperature Low Pressure Decomposition)等の
SiO₂膜や、SiN膜が選択される。ここでは、一例としてTEOS 208が形成される。
TEOS 208上に反射防止膜であるBARC 202がスピンコーテイングにより形成され
ている。BARC 202はスピンコーテイングにより形成されるため、その主面は平坦
面を有する。そして、BARC 202主面にはレジストマスク201が通常のホトリゾグ
ラフィ技術を用いてパターニングされる。
続いて、図２(b)に示すように、BARC 202、TEOS 208をエッチングし、レジスト2
01のパターンをTEOS 208に転写させる。
続いて、図２(c)に示すように、レジスト201とBARC 202をアッシングにより除去
する。
このアッシング工程には、ICPやμ波プラズマを利用する方法や、常圧で発生さ
せたO₃を利用する方法が適用される。プラズマを利用する場合、レジスト反応速
度を増加させる目的でO₂にCF₄やCHF₃等のフロロカーボンガスや、H₂/N₂還元性ガ
スを添加する場合もある。
続いて、UHF-ECRプラズマエッチング装置を用いて、パターン転写されたTEOS 20
8a、208bをマスクにて、I型ゲート（電極）形成を以下のステップにより行う。
なお、本実施の形態に用いられるUHF-ECRプラズマエッチング装置の主要構成を
図３に示す。 First, FIG. 2A is a cross-sectional view showing a manufacturing process of a semiconductor integrated circuit device immediately after completion of exposure in which a resist mask is patterned into a predetermined circuit pattern. In FIG. 2A, a shallow trench isolation region (STI: Shallow TrenchIso for element isolation) is formed in the Si substrate 205.
lation) 206 is selectively formed. A SiO ₂ film 204 having a thickness of 10 nm or less as a gate insulating film is formed on the surface of the Si substrate 205 partitioned by the STI 206 by thermal oxidation. A PolySi layer 203 serving as a gate electrode is formed on the SiO ₂ film 204 by a CVD method.
An insulating film 208 for hard mask is formed on the PolySi layer 203. By using a hard mask, the dimensional accuracy at the time of gate processing and the selectivity with respect to the gate insulating film (thermal oxide film) can be improved. As a hard mask material, TEOS (Tetraet) is an inorganic insulating film.
hyl orthosilicate), HLD (High Temperature Low Pressure Decomposition), etc.
A SiO ₂ film or a SiN film is selected. Here, TEOS 208 is formed as an example.
On the TEOS 208, BARC 202, which is an antireflection film, is formed by spin coating. Since the BARC 202 is formed by spin coating, its main surface has a flat surface. A resist mask 201 is patterned on the main surface of the BARC 202 by using a normal photolithography technique.
Subsequently, as shown in FIG. 2B, BARC 202 and TEOS 208 are etched to form resist 2
Transfer 01 pattern to TEOS 208.
Subsequently, as shown in FIG. 2C, the resist 201 and the BARC 202 are removed by ashing.
For this ashing process, a method using ICP or μ-wave plasma or a method using O ₃ generated at normal pressure is applied. When plasma is used, a fluorocarbon gas such as CF ₄ or CHF ₃ or a H ₂ / N ₂ reducing gas may be added to O ₂ for the purpose of increasing the resist reaction rate.
Next, using the UHF-ECR plasma etching system, the pattern transferred TEOS 20
Using the masks 8a and 208b as a mask, I-type gates (electrodes) are formed by the following steps.
The main configuration of the UHF-ECR plasma etching apparatus used in this embodiment is shown in FIG.

まず、ME1(Main Etch 1)ステップを3%SF₆ 添加のCl₂ガスプラズマで、RFバイ
アス(301) 40W、UHFパワー(302) 500Wにて、Poly-Si材料202を垂直エッチングす
る。このとき、O₂添加量は0ccである。すなわち、O₂添加を行わないことにより
エッチングにより形成されたPoly-Si材料202の側壁に側壁保護膜が被着されない
ようにする。側壁保護膜が被着されないため、SF₆のフッ素と側壁のSi材料とが
反応し、サイドエッチングが進行する。また、ウエハにはRFバイアス印加をして
いることによりサイドエッチングされた側壁は垂直性を得ることができる。図２
(d)は、ゲート酸化膜203上にpolySi材料202の残膜量211を30nmとするような時間
でME1ステップから、引き続き行われるME2(Main Etch 2)ステップに切り替えた
直後での断面形状を示している。このようにO₂を添加しないため、従来において
存在していた側壁保護膜が形成されず、両サイドで25nmずつ細線化された側壁21
1が得られる。 First, in the ME1 (Main Etch 1) step, the Poly-Si material 202 is vertically etched with 3% SF ₆ -added Cl ₂ gas plasma at RF bias (301) 40 W and UHF power (302) 500 W. At this time, the amount of O ₂ added is 0 cc. That is, by not adding O ₂ , the side wall protective film is prevented from being deposited on the side wall of the Poly-Si material 202 formed by etching. Since the sidewall protective film is not deposited, the fluorine of SF ₆ reacts with the Si material on the sidewall, and side etching proceeds. In addition, by applying an RF bias to the wafer, the side etched side walls can be vertical. FIG.
(d) shows the cross-sectional shape immediately after switching from the ME1 step to the subsequent ME2 (Main Etch 2) step in a time such that the remaining amount 211 of the polySi material 202 on the gate oxide film 203 is 30 nm. Show. Since O ₂ is not added in this way, the side wall protective film that has existed in the past is not formed, and the side wall 21 is thinned by 25 nm on both sides.
1 is obtained.

次に、ME2(Main Etch 2)ステップには、3% O₂添加ガスを用いた。下地のゲー
ト絶縁膜（熱酸化膜）204近傍でO₂添加した理由はゲート絶縁膜204とPoly-Si材
料203との選択性を確保するためにある。このME2ステップで終点判定を行った直
後での断面形状を図２(e)に示す。添加したO₂によって、SiO_xといった酸化物系
やSiCl_x、SiBr_xといった反応生成物系から成る側壁保護膜211が形成されるため
、細線化が停止している。また、ゲート絶縁膜204との界面付近にはテール212が
、STI(シャロートレンチアイソレーション)206形成工程で発生した段差部にはエ
ッチ残り213が存在する。 Next, 3% O ₂ added gas was used for the ME2 (Main Etch 2) step. The reason for adding O _{2 in the} vicinity of the underlying gate insulating film (thermal oxide film) 204 is to ensure the selectivity between the gate insulating film 204 and the Poly-Si material 203. FIG. 2E shows a cross-sectional shape immediately after the end point is determined in the ME2 step. The added O ₂ forms a sidewall protective film 211 made of an oxide system such as SiO _x or a reaction product system such as SiCl _x or SiBr _x , so that the thinning is stopped. Further, a tail 212 exists in the vicinity of the interface with the gate insulating film 204, and an etching residue 213 exists in a step portion generated in the STI (shallow trench isolation) 206 formation process.

ME2ステップ終了の後、従来のCl₂/O₂、HBr/O₂、あるいはAr、He等の希釈ガス
からなるOE(Over Etch)ステップを行うことで、ゲート絶縁膜204 との界面付近
のテール212 、段差部のエッチ残り213 を除去する。この結果、図２(f)に示す
ような垂直形状を得ることができる。
上記ステップによりゲートエッチングが終了した後、HF溶液でTEOSマスク208a、
208bを除去する。この結果、図２(g)に示すような露光寸法よりも細線化された
寸法214を持つゲート電極が得られる。しかも、ゲート絶縁膜204に接するゲート
電極203a（203b）の底面の寸法とゲート電極203a（203b）の上部の寸法(214)は
、ほぼ等しい。すなわち、I型ゲートが達成される。 After the ME2 step is completed, the tail near the interface with the gate insulating film 204 is performed by performing an OE (Over Etch) step consisting of conventional Cl ₂ / O ₂ , HBr / O ₂ , or a diluent gas such as Ar or He. 212, etching residue 213 of the stepped portion is removed. As a result, a vertical shape as shown in FIG. 2 (f) can be obtained.
After gate etching by the above steps, TEOS mask 208a with HF solution,
Remove 208b. As a result, a gate electrode having a dimension 214 that is thinner than the exposure dimension as shown in FIG. Moreover, the dimension of the bottom surface of the gate electrode 203a (203b) in contact with the gate insulating film 204 and the dimension (214) of the upper portion of the gate electrode 203a (203b) are substantially equal. That is, an I-type gate is achieved.

続いて、エッチング工程での異物や汚染を除去するための洗浄工程では、溶液
を用いたウェット洗浄が行われる。溶液として、NH₄OH/H₂O₂,HCl/H₂O₂水溶液やH
F溶液が用いられる。発生する汚染の種類に応じて混合比、時間、溶液温度等を
調整して使用される。使用されるHF溶液には、SiO系のハードマスクをSiに対し
て選択的に除去することが可能である。
しかる後、図２(g)に示したI型ゲートは、ゲート寸法の検査が行われる。図２(g
)に示した形状は、インラインでのパターン計測に適した、半導体集積回路装置
の製造過程で一般的に用いられている側長SEM(Critical dimension scanning el
ectron microscopy)により検査される。この検査工程では、側長SEMを用いてウ
エハ上部から寸法を計測する。ウエハをそのまま真空内に入れ、電子線でウエハ
主面に対して走査するため、非破壊検査が可能である。また、ウエハ内で測定点
を座標管理することによって、処理前後で同じ位置の寸法を測定することが出来
る。 Subsequently, wet cleaning using a solution is performed in a cleaning process for removing foreign matter and contamination in the etching process. NH ₄ OH / H ₂ O ₂ , HCl / H ₂ O ₂ aqueous solution or H
F solution is used. It is used by adjusting the mixing ratio, time, solution temperature, etc. according to the type of contamination that occurs. In the HF solution used, it is possible to selectively remove the SiO-based hard mask with respect to Si.
Thereafter, the gate size of the I-type gate shown in FIG. 2 (g) is inspected. Figure 2 (g
The shape shown in) is a side dimension SEM (Critical dimension scanning el) generally used in the manufacturing process of semiconductor integrated circuit devices, suitable for in-line pattern measurement.
ectron microscopy). In this inspection process, a dimension is measured from the upper part of the wafer using a side length SEM. Since the wafer is placed in a vacuum as it is and the main surface of the wafer is scanned with an electron beam, nondestructive inspection is possible. Also, by managing the coordinates of the measurement points in the wafer, the dimensions at the same position can be measured before and after processing.

このようにプロセスインラインでのゲート寸法検査が可能になるため、エッチ
ング装置の経時変化に起因したCD変動に対しても、即座に、そのエッチング装置
にフィードバックすることができる。
なお、本実施の形態は、側壁保護を形成しないME1ステップにSF₆を添加したが、
ガス系のベースガスをCl₂、HCl、HBr等とした上で、F系ガス（SF₆、NF₃、CF₄）
の添加量とRFバイアスを適宜選択することで細線化量を制御することもできる。
また、ゲート電極のドープ量によっては、p-polySiのマスク直下のドーパント濃
度が高い部分で細線化が行われにくいが、ME1をさらに細分化し、上記のような
ガス系を適宜選択、ステップ化することによって、p、n-polySiでも形状差なく、
細線化することができる。
I型ゲート形成には、UHF-ECRプラズマエッチング装置を使用したが、本発明は、
ガス種の選択が主となるので、ICPやCCP等の他のプラズマ源をもつエッチング装
置を使用しても基本的には制御方法は同じである。
I型ゲート形成後、ソース/ドレイン形成工程は、概略的には、図５(a)に示すよ
うに、ゲート電極（203）自体をマスクにして所定不純物イオンを打ち込むこと
により低濃度拡散層504を形成する。続いて、図５(b)に示すように、サイドウォ
ールスペーサ507を、成膜およびエッチングにより形成する。そして、矢印で示
したように所定不純物イオンを打ち込こむことにより高濃度拡散層508を形成す
る。
〈実施の形態２〉
前記実施の形態１の変形例を、以下に説明する。
実施の形態１のME1ステップにより、図２(d)に示したゲート断面形状に加工した
のち、ME2ステップでもO₂添加せず、HClガスにて終点をとった。O₂添加していな
ため、図２(e)および図２(f)においては側壁保護膜212が形成されていない状態
となる。この状態の図面は割愛した。
その後、HCl、Rfバイアス 0W(zero Watt)にて自発エッチ(spontaneous etching)
を
50 sec.の間、処理することで、図２(g)に示す細線化されたゲート形状を得るこ
とがで
きた。 As described above, the gate dimension inspection in the process in-line can be performed, so that the CD fluctuation due to the change with time of the etching apparatus can be immediately fed back to the etching apparatus.
In this embodiment, SF ₆ is added to the ME1 step that does not form sidewall protection.
The base gas of the gas system Cl _2, HCl, upon which the HBr and the like, F-based gas _{(SF 6, NF 3, CF} 4)
The amount of thinning can be controlled by appropriately selecting the amount of addition and the RF bias.
Also, depending on the doping amount of the gate electrode, thinning is difficult to be performed at a portion where the dopant concentration is high just under the p-polySi mask, but ME1 is further subdivided, and the above gas system is appropriately selected and stepped. By p, n-polySi, there is no shape difference,
It can be thinned.
UHF-ECR plasma etching equipment was used to form the I-type gate.
Since the selection of the gas type is the main, the control method is basically the same even if an etching apparatus having another plasma source such as ICP or CCP is used.
After the formation of the I-type gate, the source / drain formation step is generally performed by implanting predetermined impurity ions using the gate electrode (203) itself as a mask, as shown in FIG. Form. Subsequently, as shown in FIG. 5B, sidewall spacers 507 are formed by film formation and etching. Then, a high concentration diffusion layer 508 is formed by implanting predetermined impurity ions as indicated by arrows.
<Embodiment 2>
A modification of the first embodiment will be described below.
After processing into the gate cross-sectional shape shown in FIG. 2 (d) by the ME1 step in the first embodiment, O _{2 was} not added in the ME2 step, and the end point was taken with HCl gas. Since O _{2 is not} added, the side wall protective film 212 is not formed in FIGS. 2 (e) and 2 (f). The drawings in this state are omitted.
After that, spontaneous etching (spontaneous etching) with HCl, Rf bias 0W (zero Watt)
The
By processing for 50 sec., It was possible to obtain a thin gate shape as shown in FIG.

本実施の形態によれば、側壁保護膜を形成せずに、HClの自発エッチを用いる
こと
でゲート電極の側壁をさらに細線化できる。
本実施の形態によれば、50 sec.で50nm細線化したが、HClによる細線化量は、時
間に比例することがわかっているので、時間制御により任意の細線化を行うこと
ができる。この細線化ステップで処理したのち、必要に応じて、OE(Over Etchin
g)ステップを挿入することで、図２(e)に示したような段差部のエッチ残り213等
を除去することができる。 According to the present embodiment, the sidewall of the gate electrode can be further thinned by using the HCl spontaneous etching without forming the sidewall protective film.
According to the present embodiment, thinning is performed at 50 nm in 50 sec. However, since it is known that the amount of thinning with HCl is proportional to time, arbitrary thinning can be performed by time control. After processing in this thinning step, if necessary, OE (Over Etchin
g) By inserting the step, it is possible to remove the etching residue 213 and the like of the stepped portion as shown in FIG.

なお、前記ME１ステップに続くME１ステップで、処理圧力0.4Pa、3%O₂添加し
て選択エッチングを進行させた。そして、ME2ステップで終点判定を行った後、
上記HClによる細線化ステップを挿入した実験を試みた。この場合、側壁保護膜
ができ、サイドエッチが停止する現象が確認できた。このことは、O₂分圧が12mP
a（0.4PaＸ3%）以下のプラズマ雰囲気中でのエッチングでないと側壁保護膜が形
成され、細線化を抑制することを示している。終点判定法には、反応生成物やエ
ッチャントがプラズマ中で発光することを利用し、その時間変化をモニタする方
法が適用される。
したがって、側壁保護膜を形成せず、細線化が進行する条件としてO₂分圧を12mP
a以下とする必要があることが分かった。 In the ME1 step subsequent to the ME1 step, selective etching was advanced by adding a processing pressure of 0.4 Pa and 3% O ₂ . And after performing end point determination in ME2 step,
An experiment was attempted in which the thinning step with HCl was inserted. In this case, a side wall protective film was formed, and a phenomenon that side etching stopped was confirmed. This means that the O ₂ partial pressure is 12 mP
A side wall protective film is formed unless etching is performed in a plasma atmosphere of a (0.4 Pa × 3%) or less, indicating that thinning is suppressed. As the end point determination method, a method of monitoring the time change of the reaction product or etchant using light emission in plasma is applied.
Therefore, the O ₂ partial pressure is 12 mP as a condition for thinning without forming a sidewall protective film.
It turned out that it is necessary to make it below a.

また、本実施の形態の変形例として、膜厚干渉計を用いて、図２(d)に示すpol
ySi残膜量210を計測し、そのpolySi残膜量210が50nm~30nmで、ME1ステップから
ゲート電極側面全体を細線化するステップ（RFバイアス：0w）に切り替えた。自
発エッチングのため、イオンアシスト反応が抑制され、ゲート絶縁膜204が1nm程
度まで極薄化した場合でも下地（ゲート絶縁膜）の抜けが生じることなく加工す
ることができた。
本実施の形態においては、細線化ステップにHClを用いたが、Hを含むハロゲンガ
ス（HBr、HI）や、また、He希釈H₂ガス等を添加したCl、HBrガスを用いても、細
線化レートは遅くなるが、細線化効果あることが確認された。
本実施の形態において、I型ゲート形成には、前記実施の形態１と同様、図３に
示すUHF-ECRプラズマエッチング装置が適用されるが、ICPやCCP等の他のプラズ
マ源をもつエッチング装置を使用しても基本的には制御方法は同じである。
また、マスク細線化とゲート細線化とを1処理室内もしくは真空搬送行う方法と
合わせて使用することで、KrF等の露光寸法180nmから50nmゲートへ細線化するこ
とも可能である。 In addition, as a modification of the present embodiment, a pol shown in FIG.
The ySi residual film amount 210 was measured, and the polySi residual film amount 210 was 50 nm to 30 nm, and the ME1 step was switched to the step of thinning the entire side surface of the gate electrode (RF bias: 0 w). Due to the spontaneous etching, the ion assist reaction was suppressed, and even when the gate insulating film 204 was made extremely thin to about 1 nm, the substrate (gate insulating film) could be processed without being removed.
In this embodiment, HCl is used in the thinning step, but even if a halogen gas containing H (HBr, HI) or Cl, HBr gas to which He diluted H ₂ gas or the like is added is used, The thinning rate was slow, but it was confirmed that there was a thinning effect.
In the present embodiment, the UHF-ECR plasma etching apparatus shown in FIG. 3 is applied to form the I-type gate as in the first embodiment, but an etching apparatus having another plasma source such as ICP or CCP. Even if is used, the control method is basically the same.
Further, by using mask thinning and gate thinning together with a process chamber or vacuum transfer method, it is possible to thin the gate from an exposure dimension of 180 nm to 50 nm such as KrF.

上記実施の形態１，２においては、ゲート絶縁膜としてシリコン酸化膜（SiO₂
膜）の場合を示したが、Al₂O₃、Ta₂O₅、酸窒化膜(Oxinitride film)あるいは高
誘電体膜(High-k材料)が採用された場合、上記実施の形態１，２のいずれかの方
法で細線化することが可能である。
〈実施の形態３〉
上記実施の形態１，２と比較してマスク占有率が異なる場合、I型ゲートプロセ
スの制御方法についての実施の形態を以下に説明する。
上記実施の形態１，２はウエハ（８インチウエハ）内でマスク占有率が3%であっ
たが、このマスク占有率が50%へと増加すると、ウエハの中心部でサイドエッチ
が停止する現象が確認された。これは、加工ウエハのマスク占有率が増加し、ハ
ードマスクであるTEOS 208a,208bの反応生成物から供給されるO₂がウエハ中心部
で多いことが原因であると推定される。
したがって、マスクのエッチレートを低減させる、または、滞在時間を小さくす
る、反応物の組成比率を少なくする（すなわち、エッチャントの組成を増加させ
る）必要がある。
マスクのエッチレート低減に効果的な方法は、RFバイアスを40Wから10Wに下げる
ことである。この時の熱酸化膜のエッチングレートは、35nm/minから23nm/minに
低下した。
一方、滞在時間は、t=（処理圧力）×（容積）/（ガス流量）で表されるため滞
在時間を低下させるためには、圧力を低下、容積を低減、ガス流量を多くするこ
とで中心部でのサイドエッチ停止の現象を低減することができる。エッチャント
組成を増加させるためには、SF₆を増加させればよい。なお、容積とはエッチン
グ装置の処理室の容積を言う。
以上の滞在時間を短くする方法とエッチャント比率を増加する方法とRFバイアス
低減と合わせて使用することで、より広いマスク占有率60%以下のウエハに対し
て対応することができる。 In the first and second embodiments, a silicon oxide film (SiO ₂ film) is used as the gate insulating film.
In the case of Al ₂ O ₃ , Ta ₂ O ₅ , an oxynitride film (Oxinitride film) or a high dielectric film (High-k material), the first and second embodiments are described. Thinning can be performed by any one of the methods.
<Embodiment 3>
In the case where the mask occupancy is different from that in the first and second embodiments, an embodiment of a method for controlling the I-type gate process will be described below.
In the first and second embodiments, the mask occupancy is 3% in the wafer (8-inch wafer). When the mask occupancy increases to 50%, the side etch stops at the center of the wafer. Was confirmed. This is presumed to be due to the fact that the mask occupation ratio of the processed wafer is increased, and the O ₂ supplied from the reaction products of the hard masks TEOS 208a and 208b is large in the wafer center.
Therefore, it is necessary to reduce the etch rate of the mask, reduce the residence time, or reduce the composition ratio of the reactant (that is, increase the composition of the etchant).
An effective way to reduce the mask etch rate is to reduce the RF bias from 40W to 10W. At this time, the etching rate of the thermal oxide film decreased from 35 nm / min to 23 nm / min.
On the other hand, the stay time is expressed by t = (processing pressure) x (volume) / (gas flow rate). To reduce the stay time, the pressure is reduced, the volume is reduced, and the gas flow rate is increased. The phenomenon of side etch stop at the center can be reduced. In order to increase the etchant composition, SF ₆ may be increased. The volume refers to the volume of the processing chamber of the etching apparatus.
By using in combination with the method for shortening the stay time, the method for increasing the etchant ratio, and the RF bias reduction, it is possible to cope with a wafer having a wider mask occupation ratio of 60% or less.

具体的には、マスク占有率50%のサンプルにおいては、ウエハ中心部での細線
化停止の現象は、ME1ステップを10%にSF₆添加量を増加、流量を1.5倍、RFバイア
ス10Wと低減することで改善することができた。
また、上記の結果より、熱酸化膜レートを35nm/min以下にすることで、マスク占
有率3%以上の製品ウェハにおいてI型ゲートを形成できることが分かった。
次に、マスク材料が変化した場合においても、同様にマスクエッチレートを考察
することで指針を得ることができる。マスク材料がSiNの場合、細線化された側
壁が面荒れする現象が確認された。マスクからは、反応生成物としてNが発生し
ていることが推測される。そこで、ME2で3%N₂添加を行いNの影響を調べてみると
、側壁の面荒れが大きくなるという現象が確認でされた。したがって、ME1条件
でSiNレートが高い場合も側壁が荒れることが推測される。10%SF₆添加Cl₂ RF10
W条件のSiNエッチレートを測定したところ、51nm/minあった。そこで、エッチン
グレート低下させるため、CF₄/HClガスを使用することで、SiNレートを24nm/min
と低下させた条件を使用すると、側壁面荒れ改善し100nm細線化することができ
た。 Specifically, in the sample with 50% mask occupancy, the phenomenon of thinning stop at the center of the wafer is reduced to ME1 step 10%, SF ₆ addition amount increased, flow rate 1.5 times, RF bias 10W I was able to improve it.
From the above results, it was found that an I-type gate can be formed on a product wafer having a mask occupation ratio of 3% or more by setting the thermal oxide film rate to 35 nm / min or less.
Next, even when the mask material changes, a guideline can be obtained by considering the mask etch rate in the same manner. When the mask material is SiN, the phenomenon that the thinned side wall becomes rough is confirmed. From the mask, it is presumed that N is generated as a reaction product. Therefore, when 3% N _{2 was} added in ME2 and the effect of N was examined, it was confirmed that the surface roughness of the side wall increased. Therefore, it is presumed that the sidewall is rough even when the SiN rate is high under the ME1 condition. 10% SF ₆ added Cl ₂ RF10
The SiN etch rate under the W condition was measured and found to be 51 nm / min. Therefore, to reduce the etching rate, the SiN rate is reduced to 24 nm / min by using CF ₄ / HCl gas.
When the reduced conditions were used, the roughness of the side wall surface was improved and 100 nm thinning could be achieved.

本実施の形態において、I型ゲート形成には、前記実施の形態１と同様、図３
に示すUHF-ECRプラズマエッチング装置が適用されるが、ICPやCCP等の他のプラ
ズマ源をもつエッチング装置を使用しても基本的には制御方法は同じである。た
だし、本プロセスは、チャンバーからの石英材料から放出される酸素が細線化を
停止させるため、電磁波導入窓に電界が集中するICPプラズマを使用する場合は
、窓削れのレート(rate)も30nm/min以下に押さえた条件を選択する必要がある。
上記実施の形態1〜３のそれぞれで使用したウエハは８インチであった。ウエハ
が１2インチの場合、RFバイアスを、2,25倍（単位面積あたりの出力を同じにす
る）することで対応することができる。
〈実施の形態４〉
High-K（絶縁膜）/メタルゲート構造のトランジスタを形成する実施の形態を以
下に説明する。本実施の形態では、ダミーゲートを利用したダマシンゲートに適
用した。
例えば、10¹⁷/cm³程度のP型シリコン基板418に、上記上記実施の形態1〜３いず
れかの方法により、図４(a)に示すI型のダミーゲート電極404を形成する。その
後、図４(a)に示すように、例えば、打ち込みエネルギー40keV、打ち込み量2×1
0¹⁵/cm²のヒ素イオンの打ち込みを、矢印407で示すようにダミーゲート電極404
に対して垂直に行い、高濃度拡散層406を形成する。続いて、例えば、打ち込み
エネルギ-20keV、打ち込み量2×10¹³/cm²のリンをウエハの角度を30°に傾けて
、打ち込んで低濃度拡散層405を形成する。図４(a)では、リンの打ち込み方向を
矢印402で示す。なお、クレーム(claims)中でのゲートはこのダミーゲートを含
むものである。
このように、I型ダミーゲート電極404を形成した後、イオン打ち込みの角度を変
化させることでスペーサ膜を成膜することなく、高濃度拡散層と低濃度拡散層を
連続工程で形成することができる。
その後、NH₄OH/H₂O₂,HCl/H₂O₂水溶液やHF溶液で洗浄し異物、金属汚染を除去す
る。そして、酸化膜から成るストッパ層408、TEOS（ハードマスク）403を除去す
る。
続いて、図４(b)に示すダミーゲートのゲート長809を測長SEMにより寸法検査を
行う。
続いて、基板418主面上に絶縁層410を成膜し、その絶縁層10をCMP処理（Chemica
l Mechanical Polishing）により、ダミーゲートの表面を露出すると図４(c)の
断面形状が得られる。すなわち、ダミーゲート404は絶縁層10によって埋め込ま
れた構造となる。
続いて、ダミーゲート電極404をストッパ層411までエッチバックもしくは、ウェ
ットエッチした後、洗浄によりストッパ層411を除去する。
洗浄工程の後、Ta₂O₅、Al₂O₃やSiNからなるHigh-k材料413を成膜し、W等のメタ
ルゲート電極材料412を成膜する（図４(d)）。その後、メタルゲート電極材料41
2をエッチングすることでT型のメタルゲート417を形成する。
そして、層間絶縁層415を成膜した後、ソース/ドレインにコンタクトプラグ416
を形成し、配線層414をつくることで図４(e)のメタルゲート構造を形成すること
ができる。
本発明を利用することで、露光寸法以下のゲート長が形成でき、かつ、I型ゲー
トを使用することで、高濃度拡散層と低濃度拡散層を同時にイオン打ち込みで形
成することができるため、工程の短縮が可能となる。 In this embodiment, the I-type gate is formed as shown in FIG.
Although the UHF-ECR plasma etching apparatus shown in FIG. 2 is applied, the control method is basically the same even if an etching apparatus having another plasma source such as ICP or CCP is used. However, in this process, oxygen released from the quartz material from the chamber stops thinning, so when using ICP plasma in which the electric field concentrates on the electromagnetic wave introduction window, the window shaving rate is also 30 nm / It is necessary to select a condition that is kept below min.
The wafer used in each of the first to third embodiments was 8 inches. If the wafer is 12 inches, it can be dealt with by increasing the RF bias by 2,25 times (the same output per unit area).
<Embodiment 4>
An embodiment for forming a transistor having a high-K (insulating film) / metal gate structure will be described below. In this embodiment, the present invention is applied to a damascene gate using a dummy gate.
For example, the I-type dummy gate electrode 404 shown in FIG. 4A is formed on the P-type silicon substrate 418 of about 10 ¹⁷ / cm ³ by the method according to any of the first to third embodiments. Thereafter, as shown in FIG. 4A, for example, the implantation energy is 40 keV and the implantation amount is 2 × 1.
As shown by the arrow 407, the dummy gate electrode 404 is implanted with arsenic ions of 0 ¹⁵ / cm ^2.
The high-concentration diffusion layer 406 is formed perpendicularly to the substrate. Subsequently, for example, phosphorus having an implantation energy of −20 keV and an implantation amount of 2 × 10 ¹³ / cm ² is implanted at an angle of 30 ° to form the low-concentration diffusion layer 405. In FIG. 4A, the direction of phosphorus implantation is indicated by an arrow 402. Note that the gate in the claims includes this dummy gate.
In this way, after forming the I-type dummy gate electrode 404, the high concentration diffusion layer and the low concentration diffusion layer can be formed in a continuous process without changing the ion implantation angle and without forming the spacer film. it can.
After that, it is washed with NH ₄ OH / H ₂ O ₂ , HCl / H ₂ O ₂ aqueous solution or HF solution to remove foreign matter and metal contamination. Then, the stopper layer 408 made of an oxide film and the TEOS (hard mask) 403 are removed.
Subsequently, the gate length 809 of the dummy gate shown in FIG.
Subsequently, an insulating layer 410 is formed on the main surface of the substrate 418, and the insulating layer 10 is subjected to CMP treatment (Chemica
l When the surface of the dummy gate is exposed by mechanical polishing, the cross-sectional shape of FIG. 4C is obtained. That is, the dummy gate 404 has a structure embedded with the insulating layer 10.
Subsequently, after the dummy gate electrode 404 is etched back or wet etched up to the stopper layer 411, the stopper layer 411 is removed by cleaning.
After the cleaning process, a high-k material 413 made of Ta ₂ O ₅ , Al ₂ O ₃ or SiN is formed, and a metal gate electrode material 412 such as W is formed (FIG. 4D). Then, metal gate electrode material 41
Etching 2 forms a T-shaped metal gate 417.
Then, after forming the interlayer insulating layer 415, contact plugs 416 are connected to the source / drain.
By forming the wiring layer 414, the metal gate structure shown in FIG. 4E can be formed.
By utilizing the present invention, a gate length less than the exposure dimension can be formed, and by using an I-type gate, a high concentration diffusion layer and a low concentration diffusion layer can be simultaneously formed by ion implantation. The process can be shortened.

本実施の形態において、I型ゲート形成には、前記実施の形態１と同様、図３
に示すUHF-ECRプラズマエッチング装置が適用されるが、ICPやCCP等の他のプラ
ズマ源を持つエッチング装置を使用しても基本的には制御方法は同じである。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明
したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能である。以下、その具体例を列挙する。
（１） 前記実施の形態１では、ハードマスクを用いたゲート電極の細線化を説
明した。
しかし、図６に示したようなレジスト601、BARL 607のマスク構造から成るウエ
ハ（サンプル）が準備され、TEOSマスクと同様な方法で、I型ゲートを形成する
ことができる。この場合、図２(c)に示したTEOSマスク208a,208bがBARLマスクに
置き換わることになる。そして、BARLマスクがパターンニングされた後は、前記
実施の形態１で説明した図２(d)に示すステップへ進む。なお、図５に示したよ
うに、BARL 207はCVD法により形成された無機系の反射防止膜であり、その表面
はSTI 206の段差がそのまま現れる。 In this embodiment, the I-type gate is formed as shown in FIG.
Although the UHF-ECR plasma etching apparatus shown in FIG. 2 is applied, the control method is basically the same even when an etching apparatus having another plasma source such as ICP or CCP is used.
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. is there. Specific examples are listed below.
(1) In the first embodiment, the thinning of the gate electrode using the hard mask has been described.
However, a wafer (sample) having a mask structure of resists 601 and BARL 607 as shown in FIG. 6 is prepared, and an I-type gate can be formed by the same method as the TEOS mask. In this case, the TEOS masks 208a and 208b shown in FIG. 2C are replaced with BARL masks. After the BARL mask is patterned, the process proceeds to the step shown in FIG. 2 (d) described in the first embodiment. As shown in FIG. 5, BARL 207 is an inorganic antireflection film formed by the CVD method, and the step of STI 206 appears on its surface as it is.

(a)は本発明の実施の形態１に係わるプロセスフローを示す概略図である。そして、(b)は本発明の実施の形態１に係わるI型ゲート加工時の断面図である。(a) is the schematic which shows the process flow concerning Embodiment 1 of this invention. And (b) is sectional drawing at the time of I-type gate processing concerning Embodiment 1 of this invention. 本発明の実施の形態１に係わる半導体集積回路装置の製造過程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device concerning Embodiment 1 of this invention. 本発明の実施の形態１に係わる半導体集積回路装置を製造するために用いられるUHF-ECRプラズマエッチング装置の主要構成図である。It is a principal block diagram of the UHF-ECR plasma etching apparatus used in order to manufacture the semiconductor integrated circuit device concerning Embodiment 1 of this invention. 本発明の実施の形態４に係わる半導体集積回路装置の製造過程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device concerning Embodiment 4 of this invention. 図２に続く、半導体集積回路装置の製造過程を示す断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor integrated circuit device, following FIG. 2; 本発明の他の適用例である半導体集積回路装置の製造過程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor integrated circuit device which is the other application example of this invention. 微細化するゲート長と露光寸法の推移を示すグラフである。It is a graph which shows transition of the gate length and exposure dimension which are refined | miniaturized. ゲート寸法加工を実現するために必要なレジスト膜厚の推移を示すグラフである。It is a graph which shows transition of the resist film thickness required in order to implement | achieve gate dimension processing. Hの価数に対する各ハロゲンにおけるSi反応生成物の沸点の変化を示すグラフである。3 is a graph showing changes in boiling point of Si reaction products in each halogen with respect to the valence of H.

符号の説明Explanation of symbols

201…レジスト、202…BARC、203…Poly-Si材料、203a,203b…ゲート電極、204…
ゲート絶縁膜、205…Si基板、206…STI、207…BARL、208…TEOS、208a,208b…TE
OSマスク、 211…側壁保護膜、213…素子分離工程で発生する段差。

201 ... resist, 202 ... BARC, 203 ... Poly-Si material, 203a, 203b ... gate electrode, 204 ...
Gate insulating film, 205 ... Si substrate, 206 ... STI, 207 ... BARL, 208 ... TEOS, 208a, 208b ... TE
OS mask, 211... Side wall protective film, 213.

Claims (7)

ゲート絶縁膜上にゲート材料を成膜し、
当該ゲート材料上にマスク層を形成し、
当該マスク層上に反射防止層を形成し、
当該反射防止層上にレジストパターンを形成し、
当該レジストパターンを前記マスク層に転写したのち前記レジストパターンと反射防止層を除去し、
前記パターンが転写されたマスク層をマスクとして前記ゲート材料をＲＦバイアスが印加されたプラズマでエッチングすることによりＩ型形状のゲート電極を形成し、
当該Ｉ型ゲート電極の側面全体を自発エッチング条件で細線化し、
前記マスク層を除去することを特徴とする半導体装置の製造方法。 A gate material is formed on the gate insulating film,
Forming a mask layer on the gate material;
Forming an antireflection layer on the mask layer;
Forming a resist pattern on the antireflection layer,
After transferring the resist pattern to the mask layer, the resist pattern and the antireflection layer are removed,
Using the mask layer to which the pattern is transferred as a mask, the gate material is etched with plasma to which an RF bias is applied to form an I-shaped gate electrode,
The entire side surface of the I-type gate electrode is thinned under spontaneous etching conditions,
A method of manufacturing a semiconductor device, wherein the mask layer is removed. ゲート絶縁膜上にゲート材料を成膜する工程と、該ゲート材料上にマスク層を形成する工程と、回路パターンを該マスク層に転写する工程と、前記パターンが転写されたマスク層をマスクとして前記ゲート材料膜をエッチングすることによりＩ型形状のゲート電極を形成するゲート電極形成工程と、前記マスク層を除去する工程と、前記ゲート電極幅の寸法検査工程とを含む半導体装置の製造方法であって、
前記ゲート電極形成工程が、
ＲＦバイアスの印加されたプラズマを用いて前記ゲート材料を垂直方向にエッチングすることによりゲート電極層を形成する第１のエッチング工程と、
自発エッチングにより、当該ゲート電極層の側壁を細線化する第２のエッチング工程とを含むことを特徴とする半導体装置の製造方法。 A step of forming a gate material on the gate insulating film, a step of forming a mask layer on the gate material, a step of transferring a circuit pattern to the mask layer, and using the mask layer to which the pattern is transferred as a mask A method of manufacturing a semiconductor device, comprising: a gate electrode forming step of forming an I-shaped gate electrode by etching the gate material film; a step of removing the mask layer; and a dimension inspection step of the gate electrode width. There,
The gate electrode forming step includes
A first etching step of forming a gate electrode layer by etching the gate material in a vertical direction using an RF biased plasma;
And a second etching step of thinning the side wall of the gate electrode layer by spontaneous etching. 請求項１または２に記載の半導体装置の製造方法において、
前記細線化または第２のエッチングをHClを含むガスで行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
A method of manufacturing a semiconductor device, wherein the thinning or the second etching is performed with a gas containing HCl. 請求項１または２に記載の半導体装置の製造方法において、
前記Ｉ型形状のゲート電極の形成および第１のエッチングを、ベースガスにＦ系ガスが添加されたガスで行うことを特著とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
A method of manufacturing a semiconductor device, wherein the formation of the I-shaped gate electrode and the first etching are performed with a gas in which an F-based gas is added to a base gas. 請求項４に記載の半導体装置の製造方法において、前記Ｆ系ガスが、SF₆、NF₃、CF₄のいずれかであることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 4, wherein the F-based gas, a method of manufacturing a semiconductor device which is characterized in that either of _{SF 6, NF 3, CF 4} . 請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート材料は、Poly-Siであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 5,
The method for manufacturing a semiconductor device, wherein the gate material is Poly-Si. 請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記マスクが、SiO₂膜あるいはSiN膜により形成されたことを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to any one of claims 1 to 5,
A method of manufacturing a semiconductor device, wherein the mask is formed of a SiO ₂ film or a SiN film.

Images