JP2004165757A

JP2004165757A - Clock dividing circuit

Info

Publication number: JP2004165757A
Application number: JP2002326345A
Authority: JP
Inventors: Ikuya Honda; 本田　　育哉
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2002-11-11
Filing date: 2002-11-11
Publication date: 2004-06-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a device capable of suppressing a clock frequency to low because a circuit operates at the frequency of an input clock, and reducing the power consumption of the circuit and heat generation associated therewith. <P>SOLUTION: The circuit for generating a dividing clock is provided with a counter operating at an input clock, a selector for selecting a load signal of the counter, a holding circuit for holding an output bit of the counter at a clock having a phase reverse to the input clock, and a logic gate for generating a dividing clock from the output bit of the counter and an output signal of the holding circuit. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、クロックで動作する回路におけるクロック分周回路に関する。
【０００２】
【従来の技術】
従来のクロック分周回路を図３に示す。一般にクロックの分周信号を生成する場合、元クロックの周波数の１／（２のｎ乗）であれば保持回路の繰り返し使用により容易に生成できるがそれ以外の分周が必要な場合は何らかの論理ゲートでの工夫が必要となる。図３は、分周比として１／３および２／５を選択する回路の例である。図３において３０２はバイナリアップカウンタ、３０３はセレクタ、３０４は保持回路、３０５はカウント５値判定論理、３０６はカウント４値判定論理である。また、この回路の動作波形を図４に示す。３０２バイナリアップカウンタは３０８入力クロックの立ち上がりエッジ毎にカウント値を＋１する。３０７分周比選択信号が“０”であれば、このカウント値が“５”のときに３０９カウンタロード信号が発生し、次の３０８入力クロックの立ち上がりエッジで３０２バイナリアップカウンタの値は０になる。また、３０９カウンタロード信号の反転論理前の信号は３０４保持回路で３０８入力クロックの立ち上がりエッジ毎に保持されており、その出力である３１０分周クロックは、３０２バイナリアップカウンタに０がロードされるのと同じタイミングで３０８入力クロックの１波長分のＨｉｇｈパルスとなる。従って、３１０分周クロックのＨｉｇｈパルスの発生する周期は３０２バイナリアップカウンタの値として０〜５を繰り返す間隔となるため、元の３０８入力クロックからは１／６に分周されたクロックとなる。３０７分周比選択信号が“１”の場合は、同様に３０２バイナリアップカウンタの値として０〜４を繰り返す間隔で３１０分周クロックが発生するため、１／５に分周されたことになる。ここで、３０９カウンタロード信号をそのまま分周クロックとして使用しない理由は、３０２バイナリアップカウンタの出力の複数ビットを論理ゲートした信号は、ビット変化点でいわゆるグリッジと言われる小幅パルスが発生するので、それをクロック信号として使用ことが不適切であるためである。分周比１／６および１／５の３１０分周クロックは、３０８入力クロックの半分の周波数のクロックからは１／３および２／５の分周比となる。すなわち、図３の回路では分周比として１／３および２／５を得たい場合、３０８入力クロックは元クロックの２倍の周波数とする必要がある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１１−００４１６０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら上記クロック分周回路では、回路全体が元のクロックの２倍の周波数の入力クロックの周波数で動作する。このためクロック周波数が高く、回路の消費電力が大きい。また、それに伴う発熱も大きいという問題があった。
そこで、本発明はこのような問題点に鑑みてなされたものであり、回路が入力クロックの周波数で動作するためクロック周波数を低く抑えられ、回路の消費電力を低減でき、それに伴う発熱も抑制できる装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決する為に、本発明では、分周クロックを生成する回路として、入力クロックで動作するカウンタと、そのカウンタのロード信号を選択するセレクタと、そのカウンタの出力ビットを入力クロックの逆相のクロックで保持する保持回路と、そのカウンタの出力ビットと該保持回路の出力信号から分周クロックを生成する論理ゲートを具備したものである。
【０００６】
【発明の実施の形態】
以下、本発明の具体的実施例を図に基づいて説明する。
（第１実施例）
図１は本発明の実施例である。図１において１０１は本発明のクロック分周回路、１０２はバイナリアップカウンタ、１０３はセレクタ、１０４は保持回路、１０５は論理ゲートである。また、この回路の動作波形を図２に示す。
１０２バイナリアップカウンタは１０７入力クロックの立ち上がりエッジ毎にカウント値を＋１する。１０６分周比選択信号が“０”であれば、カウンタ出力ビットＱ１が“１”のときに１０８カウンタロード信号が発生し、次の１０７入力クロックの立ち上がりエッジで１０２バイナリアップカウンタの値は０になる。また、カウンタ出力ビットＱ０は１０４保持回路で１０７入力クロックの降下エッジ毎に保持されており、その出力はカウンタ出力ビットＱ１の論理反転信号と１０５論理ゲートで論理積されて１０９分周クロックとなる。従って、１０９分周クロックのＨｉｇｈパルスは３０２バイナリアップカウンタ値“１”の後半で発生し、その発生周期は１０２バイナリアップカウンタ値０〜２を繰り返す間隔となるため、１０７入力クロックからは１／３に分周されたクロックとなる。１０６分周比選択信号が“１”の場合は、１０２バイナリアップカウンタは０〜４のカウントを繰り返す動作をする。このとき１０９分周クロックのＨｉｇｈパルスは、３０２バイナリアップカウンタ値“１”の後半および“４”の前半で発生する。その発生周期は１０２バイナリアップカウンタ値０〜４を繰り返す半分の間隔となるため、１０７入力クロックからは２／５に分周されたクロックとなる。
【０００７】
【発明の効果】
以上述べたように、本発明によれば、回路が入力クロックの周波数で動作するためクロック周波数を低く抑えられ、回路の消費電力を低減できる。また、それに伴う発熱も抑制できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例を示すクロック分周回路
【図２】本発明のクロック分周回路の動作を示す波形図
【図３】従来のクロック分周回路
【図４】従来のクロック分周回路の動作を示す波形図
【符号の説明】
１０１クロック分周回路（本発明）
１０２バイナリアップカウンタ
１０３セレクタ
１０４保持回路
１０５論理ゲート
１０６分周比選択信号
１０７入力クロック
１０８カウンタロード信号
１０９分周クロック
３０１クロック分周回路（従来例）
３０２バイナリアップカウンタ
３０３セレクタ
３０４保持回路
３０５カウント５判定論理
３０６カウント４判定論理
３０７分周比選択信号
３０８入力クロック
３０９カウンタロード信号
３１０分周クロック[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock dividing circuit in a circuit operated by a clock.
[0002]
[Prior art]
FIG. 3 shows a conventional clock frequency dividing circuit. In general, when generating a frequency-divided signal of a clock, if the frequency is 1 / (2 n) of the frequency of the original clock, the frequency can be easily generated by repeated use of the holding circuit. A device at the gate is required. FIG. 3 is an example of a circuit that selects 1/3 and 2/5 as the frequency division ratio. In FIG. 3, reference numeral 302 denotes a binary up counter, 303 denotes a selector, 304 denotes a holding circuit, 305 denotes a count five-value determination logic, and 306 denotes a count four-value determination logic. FIG. 4 shows operation waveforms of this circuit. The 302 binary up counter increments the count value by +1 at every rising edge of the 308 input clock. If the 307 division ratio selection signal is "0", a 309 counter load signal is generated when the count value is "5", and the value of the 302 binary up counter becomes 0 at the next rising edge of the 308 input clock. Become. The signal before the inverted logic of the 309 counter load signal is held by the 304 holding circuit at every rising edge of the 308 input clock, and the output of the 310 divided clock is loaded with 0 into the 302 binary up counter. At the same timing as above, a High pulse corresponding to one wavelength of the 308 input clock is obtained. Therefore, since the period of generation of the High pulse of the 310 frequency-divided clock is an interval in which 0 to 5 are repeated as the value of the 302 binary up counter, the clock is frequency-divided by 1/6 from the original 308 input clock. When the 307 division ratio selection signal is “1”, similarly, a 310-divided clock is generated at intervals of repeating 0 to 4 as the value of the 302 binary up counter, so that the frequency is divided by １／. . Here, the reason that the 309 counter load signal is not used as it is as the frequency-divided clock is that a signal obtained by logically gating a plurality of bits of the output of the 302 binary up counter generates a small pulse called a glitch at a bit change point. This is because it is inappropriate to use it as a clock signal. The 310 frequency-divided clocks having the frequency division ratios of 1/6 and 1/5 have frequency division ratios of 1/3 and 2/5 from a clock having half the frequency of the 308 input clock. That is, in the circuit of FIG. 3, when it is desired to obtain 1/3 and 2/5 as the frequency division ratio, the input clock 308 needs to be twice the frequency of the original clock (for example, see Patent Document 1).
[0003]
[Patent Document 1] Japanese Patent Application Laid-Open No. 11-004160
[Problems to be solved by the invention]
However, in the above clock divider circuit, the entire circuit operates at the frequency of the input clock which is twice the frequency of the original clock. Therefore, the clock frequency is high, and the power consumption of the circuit is large. In addition, there is a problem that the heat generated thereby is large.
Therefore, the present invention has been made in view of such a problem, and since the circuit operates at the frequency of the input clock, the clock frequency can be suppressed low, the power consumption of the circuit can be reduced, and the accompanying heat generation can be suppressed. It is intended to provide a device.
[0005]
[Means for Solving the Problems]
In order to solve the above problems, according to the present invention, as a circuit that generates a divided clock, a counter that operates on an input clock, a selector that selects a load signal of the counter, and an output bit of the counter are inverted from the input clock. It has a holding circuit for holding a phase clock and a logic gate for generating a frequency-divided clock from an output bit of the counter and an output signal of the holding circuit.
[0006]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 shows an embodiment of the present invention. In FIG. 1, 101 is a clock frequency dividing circuit of the present invention, 102 is a binary up counter, 103 is a selector, 104 is a holding circuit, and 105 is a logic gate. FIG. 2 shows operation waveforms of this circuit.
The 102 binary up counter increases the count value by +1 at every rising edge of the 107 input clock. If the 106 division ratio selection signal is "0", the 108 counter load signal is generated when the counter output bit Q1 is "1", and the value of the 102 binary up counter becomes 0 at the next rising edge of the 107 input clock. become. The counter output bit Q0 is held by the 104 holding circuit at each falling edge of the 107 input clock, and its output is ANDed with the logic inverted signal of the counter output bit Q1 by the 105 logic gate to be a 109-divided clock. . Accordingly, the High pulse of the 109-divided clock is generated in the latter half of the 302 binary up-counter value "1", and its generation cycle is an interval at which the 102 binary up-counter values 0 to 2 are repeated. The clock is divided by three. When the 106 division ratio selection signal is “1”, the 102 binary up counter operates to repeat the count of 0 to 4. At this time, the High pulse of the 109-divided clock is generated in the latter half of the 302 binary up-counter value “1” and the former half of “4”. Since the generation cycle is a half interval in which the 102 binary up counter values 0 to 4 are repeated, the clock is divided into 2/5 from the 107 input clock.
[0007]
【The invention's effect】
As described above, according to the present invention, since the circuit operates at the frequency of the input clock, the clock frequency can be kept low, and the power consumption of the circuit can be reduced. In addition, there is an effect that the heat generation associated therewith can be suppressed.
[Brief description of the drawings]
FIG. 1 is a clock divider circuit showing an embodiment of the present invention. FIG. 2 is a waveform diagram showing the operation of the clock divider circuit of the present invention. FIG. 3 is a conventional clock divider circuit. Waveform diagram showing operation of peripheral circuit [Explanation of symbols]
101 Clock frequency dividing circuit (the present invention)
102 Binary up counter 103 Selector 104 Holding circuit 105 Logic gate 106 Division ratio selection signal 107 Input clock 108 Counter load signal 109 Divided clock 301 Clock divider (conventional example)
302 Binary up counter 303 Selector 304 Holding circuit 305 Count 5 decision logic 306 Count 4 decision logic 307 Division ratio selection signal 308 Input clock 309 Counter load signal 310 Divided clock

Claims

デジタル回路で使用する分周クロックを生成する回路において、
入力クロックで動作するカウンタと、
該カウンタのロード信号を選択するセレクタと、
該カウンタの出力ビットを該入力クロックの逆相のクロックで保持する保持回路と、
該カウンタの出力ビットと該保持回路の出力信号から分周クロックを生成する論理ゲートを具備したことを特徴とするクロック分周回路。In a circuit that generates a divided clock used in a digital circuit,
A counter that operates on an input clock,
A selector for selecting a load signal of the counter;
A holding circuit for holding an output bit of the counter with a clock having a phase opposite to that of the input clock;
A clock dividing circuit comprising a logic gate for generating a divided clock from an output bit of the counter and an output signal of the holding circuit.