JP2004153003A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】マスクＲＯＭのＴＡＴ短縮化を図ると共に、高速化と高集積化を図る。
【解決手段】３層メタルプロセスが適用されるマスクＲＯＭにおいて、メモリトランジスタＭＴ１をビット線ＢＬに接続するか否かを第３絶縁層２５に設けられる第３コンタクトホールＴＣの有無に基づいて切り換え、プログラミングを行うものであり、特に、各絶縁層１８，２２，２５に設けられるコンタクトホールＦＣ２，ＳＣ，ＴＣ及び、これらのコンタクトホールにそれぞれ埋め込まれるＷプラグ２０，２３，２６が上下方向に整列されて積み上げられた構造、すなわちスタックト・コンタクト構造（Ｓｔａｃｋｅｄ Ｃｏｎｔａｃｔ Ｓｔｒｕｃｔｕｒｅ）を有するものである。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に多層メタルプロセスが適用された不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、マスクの切り換えによりプログラムの書き込みを行うマスクＲＯＭが知られている。マスクＲＯＭの方式には、（１）メモリトランジスタをビット線に接続するか否かを拡散層の有無で切り換える拡散層マスク切り換え方式、（２）メモリトランジスタの導通状態をそのチャネル領域にイオン注入がされているか否かにより切り換えるイオン注入マスク切り換え方式、（３）コンタクトの有無によりメモリトランジスタをビット線に接続するか否かを切り換えるコンタクトマスク切り換え方式がある。
【０００３】
一般にマスクＲＯＭはユーザーからの受注があったときにプログラム書き込み工程を行うため、このプログラム書き込み工程はマスクＲＯＭの製造工程の最終工程に近い程、ＴＡＴを短縮することができる。すなわち、受注から納品までの期間を短縮することができる。
【０００４】
上記マスクＲＯＭの方式の中、（１）の拡散マスク切り換え方式は、拡散工程がマスクＲＯＭの製造工程の初期に行われるため、ＴＡＴ短縮のためには不利である。
【０００５】
また、（２）のイオン注入マスク切り換え方式では、プログラム書き込み用のイオン注入工程をＲＯＭの製造工程の後期に行うことができ、ＴＡＴの短縮を図ることができる。しかし、多層メタルプロセスが適用されるマスクＲＯＭに対してこの方式を採用する場合には、メモリトランジスタのチャネル領域にイオンを打ち込むために、多層に積層された絶縁層を貫通させるような高加速エネルギーでイオン注入を行うか、もしくは比較的低加速エネルギーでイオン注入できるように、絶縁層をある程度エッチングした後に、イオン注入しなければならず、工程が複雑になってしまう。
【０００６】
（３）のコンタクトマスク切り換えに関連して、以下の特許文献１に、コンタクトの有無に基づいて、プログラムを行う不揮発性半導体記憶装置が記載されている。
【０００７】
【特許文献１】
特開２００２−２３０９８７号公報
【０００８】
【発明が解決しようとする課題】
そこで、本発明は多層メタルプロセスが適用されるマスクＲＯＭのＴＡＴ短縮化を図るものである。また、そのようなマスクＲＯＭの高速化と高集積化を図るものである。
【０００９】
【課題を解決するための手段】
本発明は、多層メタルプロセスが適用されるマスクＲＯＭにおいて、メモリトランジスタをビット線に接続するか否かを各絶縁層に設けられるコンタクトホールの有無に基づいて切り換え、プログラミングを行うものであり、特に、各絶縁層に設けられるコンタクトホール及びこのコンタクトホールに埋め込まれる金属プラグが上下方向に整列されて積み上げられた構造、すなわちスタックト・コンタクト構造（Ｓｔａｃｋｅｄ Ｃｏｎｔａｃｔ Ｓｔｒｕｃｔｕｒｅ）を有するものである。
【００１０】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照しながら詳細に説明する。図１はマスクＲＯＭの回路図、図２は図１に示したマスクＲＯＭのメモリアレイのレイアウト図、図３は図２のＸ−Ｘ線に沿った断面図、図４は図２のＹ−Ｙ線に沿った断面図である。
【００１１】
図１に示すように、このマスクＲＯＭは、メモリセルアレイ１００、行アドレスデコーダ１０１、列アドレスデコーダ１０２、出力バッファ１０３を有している。また、このマスクＲＯＭは単体でも良いし、マイクロコンピュータやロジック等のＬＳＩにプログラムメモリとして内蔵されても良い。メモリアレイ１００には、多数のメモリトランジスタが行列に配置されている。
【００１２】
図１及び図２には、メモリアレイ１００の４つのメモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のみが示されている。メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４はいずれもＮチャネル型ＭＯＳトランジスタである。なお、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４はＰチャネル型であっても良い。
【００１３】
複数のワード線ＷＬが行方向に配置されている。これらのワード線ＷＬは行アドレスデコーダ１０１に接続されている。この行アドレスデコーダ１０１は行アドレスデータに応じて、複数のワード線ＷＬの中、１本のワード線ＷＬを選択する。これらのワード線ＷＬはポリシリコン層やポリサイド層から成る。
【００１４】
また、複数のビット線ＢＬが列方向に配置されている。これらのビット線ＢＬは列アドレスデコーダ１０２に接続されている。この列アドレスデコーダ１０２は列アドレスデータに応じて、複数のビット線ＢＬの中、１本のビット線ＢＬを選択する。これらのビット線ＢＬは第３層目の金属層から成り、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４上を覆うように配置されている。
【００１５】
メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４は、それぞれビット線ＢＬとワード線ＷＬが交差する領域に配置されている。各メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のゲートは対応するワード線ＷＬで構成されている。各メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のソース領域は、それぞれ第１コンタクトホールＦＣ１を介して、電源電圧Ｖｄｄ（接地電位Ｖｓｓでもよい）を供給する電源ラインＶＬに共通に接続されている。
【００１６】
そして、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のドレイン領域を対応するビット線ＢＬに接続するか否かが、第３コンタクトホールＴＣの有無に基づいて切り換えられる。例えば、メモリトランジスタＭＴ１については、第３コンタクトホールＴＣが有るので、後述する第３コンタクトホールＴＣに埋め込まれたＷプラグ２６を介して対応するビット線ＢＬに接続され、メモリトランジスタＭＴ２については、第３コンタクトホールＴＣが無いので、対応するビット線ＢＬに接続されない。
【００１７】
同様にして、メモリトランジスタＭ３についても、第３コンタクトホールＴＣが無いので、対応するビット線ＢＬに接続されず、メモリトランジスタＭＴ４については、第３コンタクトホールＴＣが有るので、第３コンタクトＴホールＴＣに埋め込まれたＷプラグ２６を介して対応するビット線ＢＬに接続される。
【００１８】
次に、上記のメモリトランジスタＭＴ１について、図３の断面図を参照して更に詳しく説明する。Ｓｉ基板のような半導体基板１０上にトランジスタ分離用のフィールド酸化膜１１，１２が形成されている。そして、フィールド酸化膜１１，１２の間の半導体基板１０にゲート絶縁膜１３が形成されている。
【００１９】
このゲート絶縁膜１３上に、ゲートとしてのワード線ＷＬが形成されている。そして、このワード線ＷＬの一方の側に隣接した半導体基板１０の表面に、Ｎ＋型層１４及びＮ−型層１５から成るソース領域が形成されている。また、ワード線ＷＬの反対側に隣接した半導体基板１０の表面に、Ｎ＋型層１６及びＮ−型層１７から成るドレイン領域が形成されている。すなわち、メモリトランジスタＭＴ１はＬＤＤ構造を有している。他のメモリトランジスタについても同じである。
【００２０】
そして、このメモリトランジスタＭＴ１上には、層間絶縁層として第１絶縁層１８が形成されている。この第１絶縁層１８には２つの第１コンタクトホールＦＣ１，ＦＣ２が形成されている。第１コンタクトホールＦＣ１は、ソース領域を露出するように開口され、Ｗプラグ１９が埋め込まれている。ここで、Ｗプラグとは、コンタクトホールに埋め込まれたタングステン（Ｗ）のことである。第２のコンタクトホールＦＣ２にはＷプラグ２０が埋め込まれている。
【００２１】
そして、Ｗプラグ１９上には、電源ラインＶＬが形成されており、この電源ラインＶＬはＷプラグ１９を通してメモリトランジスタＭＴ１のソース領域と電気的に接続されている。また、Ｗプラグ２０上には第１金属層２１が形成されており、この第１金属層２１は、Ｗプラグ２０を通して、メモリトランジスタＭＴ１のドレイン領域と電気的に接続されている。第１金属層２１は第１コンタクトホールＦＣ２の周囲に所定のエクステンションを持っている。
【００２２】
そして、電源ラインＶＬ、第１金属層２１上には層間絶縁膜として第２絶縁層２２が形成されている。第２絶縁層２２には第２コンタクトホールＳＣが形成されている。この第２コンタクトホールＳＣは、第１金属層２１の表面を露出するように開口され、Ｗプラグ２３が埋め込まれている。
【００２３】
更に、Ｗプラグ２３上には第２金属層２４が形成されており、この第２金属層２４は、Ｗプラグ２３を通して、下層の第１金属層２１と電気的に接続されている。この第２金属層２４は第２のコンタクトホールＳＣの周囲に所定のエクステンションを持っている。また、第２金属層２４上には層間絶縁膜として第３絶縁層２５が形成されている。
【００２４】
そして、第３の絶縁層２５には第３コンタクトホールＴＣが形成され得るが、この第３コンタクトホールＴＣの有無に基づいて、メモリトランジスタＭＴ１が３層目の金属層のビット線ＢＬに接続されるか否かが切り換えられる。このメモリトランジスタＭＴ１については、第３コンタクトホールＴＣが形成されている。つまり、この第３コンタクトホールＴＣは、第２金属層２４の表面を露出するように開口され、Ｗプラグ２６が埋め込まれている。Ｗプラグ２６上にはビット線ＢＬが形成されている。したがって、メモリトランジスタＭＴ１のドレイン領域は、Ｗプラグ２０、Ｗプラグ２３及びＷプラグ２６を通してビット線ＢＬに電気的に接続されている。
【００２５】
上記構成において、第１コンタクトホールＦＣ２、第２コンタクトホールＳＣ、第３コンタクトホールＴＣ、及び各コンタクトホールに埋め込まれたＷプラグ１８，２３，２６は上下方向に揃って整列されている。このようにコンタクトが積み上げられた構造をスタックト・コンタクト構造と呼ぶことにする。このスタックト・コンタクト構造によれば、多層メタル構造において、コンタクト領域のパターン面積を最小とすることができる。
【００２６】
また、このスタックト・コンタクト構造において、第２コンタクトホールＳＣ、第３コンタクトホールＴＣのサイズを第１コンタクトホールＦＣ２のサイズより大きくすることが好ましい。これにより、多層メタル構造のコンタクト抵抗を極力小さくすることができ、マスクＲＯＭの高速化を図ることができる。
【００２７】
また、第１コンタクトホールＦＣ２については小さいサイズとすることで、メモリトランジスタＭＴ１を微細化できる。ここで、コンタクトホールのサイズとは開口の大きさで定義される。一般に、コンタクトホールはドライエッチングで形成されるため、そのボトム部とトップ部とを比較するとトップ部のサイズの方が大きいが、ここでのサイズの大小は、ボトム部またはトップ部のいずれかで比較される。例えば、第１コンタクトホールＦＣ２のトップ部のコンタクトサイズをｄ１、第２コンタクトホールＳＣのコンタクトサイズをｄ２すればｄ２＞ｄ１である。
【００２８】
次に、上記のメモリトランジスタＭＴ２について、図４の断面図を参照して更に詳しく説明する。このメモリトランジスタＭＴ２については、図３の第３コンタクトホールＴＣに相当する第３コンタクトホールＴＣが形成されていない。このため、メモリトランジスタＭＴ２は対応するビット線ＢＬに接続されていない。他の構造については図３のメモリトランジスタＭＴ１と同じである。
【００２９】
なお、第３コンタクトホールＴＣが形成されていないメモリトランジスタＭＴ３は、メモリトランジスタＭＴ２と同様構造を有しており、第３コンタクトホールＴＣが形成されているメモリトランジスタＭＴ４はメモリトランジスタＭＴ１と同様の構造を有している。もちろん、あるメモリトランジスタについて第３コンタクトホールＴＣを形成するかどうかは任意であり、マスクＲＯＭに書き込むべきプログラムに応じて選択されるものである。
【００３０】
次に、上述したマスクＲＯＭの動作について説明する。例えば、行アドレスデコーダ１０１及び列アドレスデコーダ１０２によってメモリトランジスタＭＴ１が選択されるとする。この場合、メモリトランジスタＭＴ１に接続されたワード線ＷＬがハイレベルとなると共に、メモリトランジスタＭＴ１に接続されたビット線ＢＬが選択される。なお、ビット線ＢＬはメモリトランジスタＭＴ１が選択される前に所定のプリチャージ電位にプリチャージされているものとする。
【００３１】
すると、メモリトランジスタＭＴ１はオン状態となる。メモリトランジスタＭＴ１のドレイン領域は第３コンタクトホールＴＣを介してビット線ＢＬに接続されているので、電源ラインＶＬの電源電位ＶｄｄがメモリトランジスタＭＴ１を通してビット線ＢＬに出力される。このため、ビット線ＢＬの電位はプリチャージ電位からＶｄｄに変化する。このとき、メモリトランジスタＭＴ１の記憶状態を「１」と定義する。そして、このプログラムデータ「１」はビット線ＢＬから出力バッファ１０３を通してマスクＲＯＭの外部に出力される。
【００３２】
一方、行アドレスデコーダ１０１及び列アドレスデコーダ１０２によってメモリトランジスタＭＴ２が選択されるとする。この場合、メモリトランジスタＭＴ２に接続されたワード線ＷＬがハイレベルとなると共に、メモリトランジスタＭＴ２に接続されたビット線ＢＬが選択される。ところが、メモリトランジスタＭＴ２には、第３コンタクトホールＴＣが形成されていないため、ビット線ＢＬに接続されない。したがって、ビット線ＢＬの電位はプリチャージ電位のままである。このときのメモリトランジスタＭＴ２の記憶状態を「０」と定義する。そして、このプログラムデータ「０」はビット線ＢＬから出力バッファ１０３を通してマスクＲＯＭの外部に出力される。
【００３３】
こうして、各メモリトランジスタに第３コンタクトホールＴＣを形成するか否かに基づいて、「１」、「０」のいずれかのプログラムデータをマスクＲＯＭの各アドレスに書き込み、そのデータを読み出すことが可能となる。
【００３４】
上記の実施形態においては、各メモリトランジスタに対応して、第３コンタクトホールＴＣを形成するか否かに基づいて、プログラムデータを書き込み及び読み出し可能としている。これにより、マスクＲＯＭのＴＡＴ短縮化を図るものである。
すなわち、ユーザーからマスクＲＯＭを受注してから納品するまでの期間を極力短縮することができる。
【００３５】
本発明はこれには限定されず、第３のコンタクトホールＴＣの代わりに、これよりも下層のコンタクトホールをプログラム書き込みに用いても良い。例えば、各メモリトランジスタに対応して、第２コンタクトホールＳＣを形成するか否かに基づいて、プログラムデータを書き込み及び読み出し可能としてもよい。図５には、そのような第２コンタクトホール切り換え方式において、第２コンタクトホールＳＣを形成しない場合の断面図を示した。この断面図は、図３の断面図に対応するものである。この場合には、第３コンタクトホールＴＣを用いた場合に比べてＴＡＴは長くなってしまう。これは第２コンタクトホールＳＣの形成工程が第３コンタクトホールＴＣの形成工程よりも前に行われるからである。
【００３６】
しかしながら、この第２コンタクトホール切り換え方式には、プログラムデータが光学的に読み取れないというセキュリティ上の利点がある。すなわち、この方式では、各メモリトランジスタについて必ず第３コンタクトホールＴＣが形成され、第３コンタクトホールＴＣはＷプラグによって埋め込まれているので、このＷプラグが遮光マスクとなり、その下層の第２コンタクトホールＳＣが形成されているかどうかを光学的に検出できないのである（図５参照）。これは、スタックト・コンタクト構造を有していることが前提である。
【００３７】
次に、スタックト・コンタクト構造の形成方法について図６を参照して説明する。ここでは、図１の第２コンタクトホールＳＣ、Ｗプラグ２３の形成を例として説明する。
【００３８】
図６（Ａ）に示すように、第１金属層２１上に第２絶縁層２２を形成する。第２絶縁層２２は、平坦性やクラック防止のために、一般に複数の絶縁層を積層して成るもので、例えばＣＶＤ法によりＴＥＯＳ膜、ＳＯＧ膜、ＴＥＯＳ膜を積層して形成する。第２絶縁層２２は、平坦化のために、いわゆる化学的機械研磨法（ＣＭＰ法）を利用してもよい。ここで、第２絶縁層２２の膜厚は例えば８００ｎｍ程度である。
【００３９】
次に図６（Ｂ）に示すように、ドライエッチング法により、第２絶縁層２２に第２コンタクトホールＳＣを形成し、第１金属層２１の表面を露出する。そして、図６（Ｃ）に示すように、全面にタングステンＷをＣＶＤ法により堆積する。このとき、第２コンタクトホールＳＣはタングステンＷによって埋め込まれる。
【００４０】
次に図６（Ｄ）に示すように、タングステンＷをエッチバックして、第２コンタクトホールＳＣ内にのみ、タングステンＷを残存させ、Ｗプラグ２３を形成する。このときのエッチングガスは例えばＳＦ_６＋Ａｒである。その後、図６（Ｅ）に示すように、Ｗプラグ２３上に第２金属層２４を形成する。なお、第３の絶縁層２３、第３コンタクトホールＴＣ、Ｗプラグ２６についても全く同様に形成することができる。
【００４１】
上記の形成方法は全面に堆積させたタングステンＷをエッチバックすることでＷプラグ２３を形成しているが、これに限らず、いわゆる選択ＣＶＤ法により、第２コンタクトホールＳＣによって露出された第１金属層２１の表面にタングステンＷを選択成長させることによってＷプラグ２３を形成しても良い。
【００４２】
なお、上述した実施形態においては、３層メタルプロセスが適用されたマスクＲＯＭについて説明したが、本発明はこれに限らず、２層メタルプロセスや、４層以上の多層メタルプロセスが適用されたマスクＲＯＭについても適用することができるものである。
【００４３】
【発明の効果】
本発明は、多層メタルプロセスが適用されるマスクＲＯＭにおいて、メモリトランジスタをビット線に接続するか否かを各絶縁層に設けられるコンタクトホールの有無に基づいて切り換え、プログラミングを行うものであり、特に、各絶縁層に設けられるコンタクトホール及びこのコンタクトホールに埋め込まれる金属プラグが上下方向に整列されて積み上げられた構造、すなわちスタックト・コンタクト構造（Ｓｔａｃｋｅｄ Ｃｏｎｔａｃｔ Ｓｔｒｕｃｔｕｒｅ）を有するものである。これにより、マスクＲＯＭのＴＡＴ短縮化を図ると共に、高速化と高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る図１はマスクＲＯＭの回路図である。
【図２】図１に示したマスクＲＯＭのメモリアレイのレイアウト図である。
【図３】図２のＸ−Ｘ線に沿った断面図である。
【図４】図２のＹ−Ｙ線に沿った断面図である。
【図５】図２のＸ−Ｘ線に沿った他の断面図である。
【図６】スタックト・コンタクト構造の形成方法を説明する断面図である。

Claims (6)

1. メモリトランジスタと、
   該メモリトランジスタ上に交互に積層された絶縁膜及び金属層と、
   前記絶縁層のそれぞれに設けられたコンタクトホールと、
   該コンタクトホールに埋め込まれ、上下方向に隣接する金属層を電気的に接続するための金属プラグと、
   最上層の金属層から成るビット線と、を有し、
   前記絶縁層にそれぞれ設けられたコンタクトホールは上下方向に整列して形成され、かつ前記各絶縁層の中、いずれかの絶縁層に設けられるコンタクトホール及び金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられることを特徴とする不揮発性半導体記憶装置。
2. 前記最上層の絶縁層に設けられるコンタクトホール及び金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記最上層の絶縁層に設けられるコンタクトホールのサイズが、
   下層の前記絶縁層に設けられるコンタクトホールのサイズより大きいことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
4. メモリトランジスタと、
   該メモリトランジスタ上に形成された第１絶縁層と、
   該第１の絶縁層に設けられた第１コンタクトホールと、
   該第１コンタクトホールに埋め込まれた第１金属プラグと、
   該第１金属プラグ上に形成された第１金属層と、
   該第１金属層上に形成された第２絶縁層と、
   該第２の絶縁層に設けられた第２コンタクトホールと、
   該第２コンタクトホールに埋め込まれた第２金属プラグと、
   該第２金属プラグ上に形成された第２金属層と、
   該第２金属層上に形成された第３絶縁層と、
   該第３絶縁層上に形成された第３金属層から成るビット線と、を有し、
   前記第３絶縁層に形成される第３コンタクトホール及び該第３コンタクトホールに埋め込まれる第３金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられ、かつ前記第１、第２及び第３コンタクトホールは上下方向に整列されることを特徴とする不揮発性半導体記憶装置。
5. メモリトランジスタと、
   該メモリトランジスタ上に形成された第１絶縁層と、
   該第１の絶縁層に設けられた第１コンタクトホールと、
   該第１コンタクトホールに埋め込まれた第１金属プラグと、
   該第１金属プラグ上に形成された第１金属層と、
   該第１金属層上に形成された第２絶縁層と、
   該第２絶縁層上に形成された第２金属層と、
   該第２金属層上に形成された第３絶縁層と、
   該第３絶縁層に設けられた第３コンタクトホールと、
   該第３コンタクトホールに埋め込まれた第３金属プラグと、
   該第３金属プラグ上に形成された第３金属層から成るビット線と、を有し、
   前記第２絶縁層に形成される第２コンタクトホール及び該第２コンタクトホールに埋め込まれる第２金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられ、かつ前記第１、第２及び第３コンタクトホールは上下方向に整列されることを特徴とする不揮発性半導体記憶装置。
6. 前記第２及び第３コンタクトホールのサイズが、第１コンタクトホールのサイズより大きいことを特徴とする請求項４又は請求項５記載の不揮発性半導体記憶装置。

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