JP2004133352A - Display driving circuit, electro-optic device, electronic equipment and display driving method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display driving circuit, in which double size or more size display is conducted with a simpler constitution while maintaining a low electric power consumption and to provide an electro-optic device, electronic equipment and a display driving method. <P>SOLUTION: The circuit consists of a memory which stores display data into a storage region to be specified by row addresses and column addresses corresponding to the pixels of the display area of a display section, a data writing circuit which simultaneously selects at least one of the adjacent addresses from among the row addresses and the column addresses and writes display data equivalent to one dot into a storage region equivalent to a plurality of dots of the specified memory and an electrode driving circuit which drives the electrodes of the display section based on the display data read out from the memory. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は表示駆動回路、電気光学装置、電子機器及び表示駆動方法に関する。
【０００２】
【従来の技術】
近年、通信網を介して受信されるコンテンツを表示可能に構成された携帯電話機（広義には携帯機器、又は電子機器）が急速に普及している。これに伴い、携帯電話機で受信できるコンテンツの種類も増加し、更に携帯電話機の普及を促している。その一方で、携帯電話機の開発が進み、その機能はより多機能化している。例えば、使い易さを向上させて、より多くの情報をより鮮明に表示するために表示ドット数が多い次世代型の携帯電話機が開発されている。従って、表示画面のサイズの拡大が制約される携帯電話機において、液晶画面に代表される表示画面のドットがより細かくなっている。そのため、従来型の携帯電話機の表示画面に合わせて作成されたコンテンツを次世代型の携帯電話機に表示させた場合、非常に小さく表示されてしまう。
【０００３】
そこで、コンテンツの情報を拡大表示するため、表示画面（表示部）において、いわゆる倍角表示を行うことが行われる。倍角表示の機能は、例えば表示部を駆動する表示駆動回路において実現される。
【０００４】
表示駆動回路は、表示画面の表示領域に対応した表示メモリを内蔵することで、低消費電力化を図ることができる。この表示メモリを内蔵した表示駆動回路において例えば４倍角表示を行う第１の手法として、コンテンツの表示情報を縦２倍及び横２倍にした表示データを表示メモリに書き込むことが考えられる。また、表示メモリを内蔵した表示駆動回路において例えば４倍角表示を行う第２の手法として、コンテンツの表示情報の１ドット分のデータを縦方向及び横方向に２回ずつ表示メモリに書き込むことが考えられる。
【０００５】
【特許文献１】
特開２００１−２２２２４９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、第１の手法では、本来の表示データ量の４倍のデータを表示メモリに書き込むため、データ量が多くなってしまう。そのため、表示メモリに書き込むためのクロックが多く必要となり、クロックの周波数を大きくし、低消費電力化を阻害するという問題がある。
【０００７】
また第２の手法では、少ないデータ量で横方向の倍角表示が可能となるが、データのセットアップ時間に余裕がなくなり、表示ドット数の増加に伴い高速化が困難になるという問題がある。また縦方向の倍角表示を行うためには、更に付加回路が必要となってしまう。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、より簡素な構成で、低消費電力化を維持して倍角表示を行うことができる表示駆動回路、電気光学装置、電子機器及び表示駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために本発明は、表示データに基づいて表示部を駆動する表示駆動回路であって、前記表示部の表示エリアの各画素に対応して、ロウアドレス及びカラムアドレスにより特定される記憶領域に表示データを記憶するメモリと、前記ロウアドレス及び前記カラムアドレスのうち少なくとも一方の隣り合うアドレスを同時選択して特定された前記メモリの複数ドット分の記憶領域に、１ドット分の表示データを書き込むデータ書込回路と、前記メモリから読み出された表示データに基づいて前記表示部の電極を駆動する電極駆動回路とを含む表示駆動回路に関係する。
【００１０】
ここで、データ書込回路により、同時選択された複数ドット分の記憶領域に１ドット分の表示データが書き込まれるとは、当該複数ドット分の記憶領域に同じ表示データが書き込まれることを意味する。また１ドットとは、複数の画素（例えばＲ、Ｇ、Ｂの各画素）をひとまとまりにしたものと言うことができる。
【００１１】
本発明においては、メモリに記憶された表示データに基づいて表示部を駆動する表示駆動回路では、表示エリアの各画素に対応したメモリの記憶領域に表示データが記憶される。そしてメモリの記憶領域が、ロウアドレス及びカラムアドレスにより特定される。メモリに表示データを書き込む際に、ロウアドレス及びカラムアドレスのうち少なくとも一方の隣り合うアドレスを同時選択し、複数ドット分の記憶領域に、１ドット分の表示データ（同じ表示データ）を書き込む。こうすることで、これまでの表示駆動方法を変更することなく、ｎ倍角表示を実現することができる。しかも、メモリに書き込まれるデータ量を増加させないので、メモリへの書き込みに必要なクロックを増やすことなく低消費電力化を維持することができる。
【００１２】
また本発明に係る表示駆動回路では、前記データ書込回路は、入力カラムアドレスデータに基づいて前記メモリのカラム位置を特定するカラムアドレスデコーダを含み、前記カラムアドレスデコーダは、第１の倍角表示制御信号に基づく第１の表示制御モードでは、前記入力カラムアドレスデータの最下位ビットの正転レベル及び反転レベルを含むカラムアドレスに基づいて前記メモリのカラム位置を特定し、前記第１の倍角表示制御信号に基づく第２の表示制御モードでは、前記入力カラムアドレスデータの最下位ビットを除くカラムアドレスに基づいて前記メモリのカラム位置を特定することができる。
【００１３】
本発明においては、カラムアドレスデコーダにおいて、第１の表示制御モードでは、入力カラムアドレスデータの最下位ビットを含むカラムアドレスに基づいて表示データが書き込まれるメモリのカラム位置が特定される。またカラムアドレスデコーダにおいて、第２の表示制御モードでは、入力カラムアドレスデータの最下位ビットを除くカラムアドレスに基づいて表示データが書き込まれるメモリのカラム位置が特定される。したがって、カラムアドレスデコーダの最下位ビットの切り替え制御のみで複数ドット分のメモリの記憶領域を特定することができるので、最低限の設計変更コストでカラム方向の倍角表示を実現することができる。
【００１４】
また本発明に係る表示駆動回路では、前記データ書込回路は、入力ロウアドレスデータに基づいて前記メモリのロウ位置を特定するロウアドレスデコーダを含み、前記ロウアドレスデコーダは、第２の倍角表示制御信号に基づく第１の表示制御モードでは、前記入力ロウアドレスデータの最下位ビットの正転レベル及び反転レベルを含むロウアドレスに基づいて前記メモリのロウ位置を特定し、前記第２の倍角表示制御信号に基づく第２の表示制御モードでは、前記入力ロウアドレスデータの最下位ビットを除くロウアドレスに基づいて前記メモリのロウ位置を特定することができる。
【００１５】
本発明においては、ロウアドレスデコーダにおいて、第１の表示制御モードでは、入力ロウアドレスデータの最下位ビットを含むロウアドレスに基づいて表示データが書き込まれるメモリのロウ位置が特定される。またロウアドレスデコーダにおいて、第２の表示制御モードでは、入力ロウアドレスデータの最下位ビットを除くロウアドレスに基づいて表示データが書き込まれるメモリのロウ位置が特定される。したがって、ロウアドレスデコーダの最下位ビットの切り替え制御のみで複数ドット分のメモリの記憶領域を特定することができるので、最低限の設計変更コストでロウ方向の倍角表示を実現することができる。
【００１６】
また本発明に係る表示駆動回路では、第１又は第２の表示制御モードに設定するためのモード設定レジスタを含み、前記モード設定レジスタの設定内容に応じて、（Ｋロウ×Ｌカラム）（Ｋ、Ｌは正の整数）分の表示データをｎ（ｎは２以上の整数）倍角して、（Ｍロウ×Ｎカラム）（Ｋ×Ｌ＜Ｍ×Ｎ、かつＫはＭ以上の整数、ＬはＮ以上の整数）分の表示エリアを有する表示部を駆動することができる。
【００１７】
本発明によれば、表示エリアのドット数が少ないコンテンツの表示データを用いて、表示エリアのドット数が多い表示部に表示させた場合、コンテンツのサイズを大きくすることができるので、各種サイズのコンテンツが混在した場合であっても、最適なサイズでコンテンツを閲覧することができる。
【００１８】
また本発明に係る表示駆動回路では、第１又は第２の表示制御モードに設定するためのモード設定レジスタを含み、前記第１の表示制御モードで前記表示エリアの背景以外の部分の表示データが前記メモリに書き込まれ、前記第２の表示制御モードで前記表示部の表示エリアの背景部分の表示データが前記メモリに書き込まれてもよい。
【００１９】
本発明によれば、背景部分のデータ量を大幅に削減することができるので、低消費電力化を図ることができる。
【００２０】
また本発明は、表示データに基づいて表示部を駆動する表示駆動回路であって、モードを切り替えるためのモード設定レジスタを含み、前記モード設定レジスタの設定内容に応じて、（Ｋロウ×Ｌカラム）（Ｋ、Ｌは正の整数）分の表示データをｎ倍角して、（Ｍロウ×Ｎカラム）（Ｋ×Ｌ＜Ｍ×Ｎ、かつＫはＭ以上の整数、ＬはＮ以上の整数）分の表示エリアを有する表示部を駆動すること表示駆動回路に関係する。
【００２１】
また本発明は、表示データに基づいて表示部を駆動する表示駆動回路であって、モードを切り替えるためのモード設定レジスタを含み、前記モード設定レジスタの設定内容に応じて、少なくとも前記表示部の表示エリアの背景部分を、ｎ（ｎは２以上の整数）倍角された表示データに基づき駆動する表示駆動回路に関係する。
【００２２】
また本発明は、互いに交差する第１の電極及び第２の電極により特定される画素と、前記第２の電極を駆動する走査電極駆動回路と、前記第１の電極を駆動する上記いずれか記載の表示駆動回路とを含む電気光学装置に関係する。
【００２３】
また本発明は、互いに交差する第１及び第２の電極により特定される画素を含む表示パネルと、前記第２の電極を駆動する走査電極駆動回路と、前記第１の電極を駆動する上記いずれか記載の表示駆動回路とを含む電気光学装置に関係する。
【００２４】
本発明によれば、低コストで、低消費電力化を維持して、倍角表示を行うことができる電気光学装置を提供することができる。
【００２５】
また本発明は、上記記載の電気光学装置と、前記電気光学装置に供給される表示データを生成する表示データ生成回路とを含む電子機器に関係する。
【００２６】
本発明によれば、低コストで、低消費電力化を維持して、倍角表示を行うことができる電子機器を提供することができる。
【００２７】
また本発明は、表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、前記表示部を駆動する表示駆動方法であって、前記メモリの記憶領域を複数ドット分同時選択し、同時選択された複数ドット分の記憶領域に１ドット分の表示データを書き込み、少なくとも同時選択された複数ドット分の記憶領域に記憶された表示データに基づいて前記表示部を駆動する表示駆動方法に関係する。
【００２８】
また本発明は、表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、前記表示部を駆動する表示駆動方法であって、第１の表示制御モードに設定されている状態では、１ドット分の表示データを記憶する前記メモリの記憶領域に１ドット分の表示データを書き込むと共に、第２の表示制御モードに設定されている状態では、同時選択された複数ドット分の記憶領域に１ドット分の表示データを書き込み、前記第１又は第２の表示制御モードで前記メモリに書き込まれた（Ｋロウ×Ｌカラム）（Ｋ、Ｌは正の整数）分の表示データをｎ倍角した表示データに基づいて、（Ｍロウ×Ｎカラム）（Ｋ×Ｌ＜Ｍ×Ｎ、かつＫはＭ以上の整数、ＬはＮ以上の整数）分の表示エリアを有する表示部を駆動する表示駆動方法に関係する。
【００２９】
また本発明は、表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、表示部を駆動する表示駆動方法であって、１ドット分の表示データを記憶する前記メモリの記憶領域に、前記表示部の表示エリアの背景以外の部分の１ドット分の表示データを書き込むと共に、前記メモリの記憶領域を複数ドット分同時選択して前記表示部の表示エリアの背景部分の１ドット分の表示データを書き込み、前記メモリに記憶された表示データに基づいて表示部を駆動する表示駆動方法に関係する。
【００３０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３１】
（表示駆動回路の構成）
図１に、本実施形態における表示駆動回路の構成の概要を示す。本実施形態における表示駆動回路（ドライバ）１０は、表示データＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（広義には、表示メモリ。更に広義にはメモリ）２０を内蔵する。表示データＲＡＭ２０の各記憶領域は、駆動対象となる表示部の表示エリアの各画素に対応付けられている。より具体的には、表示データＲＡＭ２０は互いに交差するロウ（ｒｏｗ）アドレス線及びカラム（ｃｏｌｕｍｎ）アドレス線により特定される記憶領域（メモリセル）を有し、隣接する第１及び第２の画素同士は隣接する第１及び第２のロウアドレス線又は隣接する第１及び第２のカラムアドレス線に接続されている。
【００３２】
また表示駆動回路１０は、表示データＲＡＭ２０に記憶された表示データに基づいて、表示部の電極（信号電極、セグメント電極）を駆動する電極駆動回路３０を含む。更に表示駆動回路１０は、表示データＲＡＭ２０への表示データの書き込みを制御するデータ書込回路４０を含む。より具体的には、データ書込回路４０は、ロウアドレスデコーダ４２と、カラムアドレスデコーダ４４とを含む。ロウアドレスデコーダ４２は、入力ロウアドレスデータに基づいて表示データＲＡＭ２０のロウアドレス線の選択制御を行う。カラムアドレスデコーダ４４は、入力カラムアドレスデータに基づいて表示データＲＡＭ２０のカラムアドレス線の選択制御を行う。
【００３３】
表示駆動回路１０は、所与の倍角表示制御信号により、第１又は第２の表示制御モードに切り替え可能に構成されている。第１の表示制御モードでは、表示駆動回路１０は、通常表示用（１倍角表示用）の表示データに基づいて表示部を駆動する。従って、第１の表示制御モードでは通常表示が行われる。第２の表示制御モードでは、表示駆動回路１０は、通常表示用の表示データをｎ（ｎは２以上の整数）倍角したｎ倍角表示用の表示データに基づいて表示部を駆動する。従って、第２の表示制御モードではｎ倍角表示が行われる。そのため表示駆動回路１０では、所与の倍角表示制御信号に応じてデータ書込回路４０の機能が切り替えられる。
【００３４】
データ書込回路４０は、第１の表示制御モードでは、ロウアドレスデコーダ４２及びカラムアドレスデコーダ４４において、入力ロウアドレスデータ及び入力カラムアドレスデータに基づいて選択した表示データＲＡＭ２０の１ドット分の記憶領域を選択し、１ドット分の表示データ（同じ表示データ）を書き込む。ここで、１ドット分の表示データとは、複数の画素（例えばＲ、Ｇ、Ｂの画素）を１つにまとめたものということができる。一方、第２の表示制御モードでは、データ書込回路４０は、ロウアドレスデコーダ４２及びカラムアドレスデコーダ４４のうち少なくとも一方において、隣り合うアドレス（アドレス線）を同時選択して表示データＲＡＭ２０の複数ドット分の記憶領域を選択し、選択した複数ドット分の記憶領域に１ドット分の表示データを書き込む。
【００３５】
なお倍角表示制御信号は、ロウアドレスデコーダ４２及びカラムアドレスデコーダ４４に対して、それぞれ別個に入力されることが望ましい。こうすることで、横ｎ倍角表示、縦ｎ倍角表示、縦ｍ倍横ｎ倍角（＝ｍ×ｎ倍角）表示を実現することができる。
【００３６】
図２（Ａ）〜（Ｄ）に、データ書込回路４０による表示データＲＡＭ２０への書き込み動作例を模式的に示す。ここでは、ｎ、ｍが２の場合を示す。図２（Ａ）は、通常表示（１倍角表示）において、連続するカラムアドレスに順次第１〜第４の表示データが書き込まれる場合を示している。この場合、ロウアドレスデコーダ４２及びカラムアドレスデコーダ４４は、ロウアドレス用及びカラムアドレス用倍角表示制御信号（第１及び第２の倍角表示制御信号）により、それぞれ第１の表示制御モードに設定される。従って、ロウアドレスデコーダ４２は、１つのロウアドレス線を順次選択していく。またカラムアドレスデコーダ４４も、１つのカラムアドレス線を順次選択していく。
【００３７】
図２（Ｂ）は、横２倍角表示動作の場合を示している。この場合、ロウアドレスデコーダ４２は、ロウアドレス用倍角表示制御信号（第２の倍角表示制御信号）により第１の表示制御モードに設定され、カラムアドレスデコーダ４４は、カラムアドレス用倍角表示制御信号（第１の倍角表示制御信号）により第２の表示制御モードに設定される。従って、ロウアドレスデコーダ４２は、１つのロウアドレス線を順次選択していく。またカラムアドレスデコーダ４４は、隣接する２つのカラムアドレス線を順次選択していく。これにより、隣接する２つのカラムアドレスの記憶領域ごとに、１ドット分の表示データが順次書き込まれていく。こうすることで、横２倍角された１フレーム分の表示データが生成される。
【００３８】
図２（Ｃ）は、縦２倍角表示動作の場合を示している。この場合、ロウアドレスデコーダ４２は、ロウアドレス用倍角表示制御信号（第２の倍角表示制御信号）により第２の表示制御モードに設定され、カラムアドレスデコーダ４４は、カラムアドレス用倍角表示制御信号（第２の倍角表示制御信号）により第１の表示制御モードに設定される。従って、カラムアドレスデコーダ４４は、１つのカラムアドレス線を順次選択していく。一方、ロウアドレスデコーダ４２は、隣接する２つのロウアドレス線を順次選択していく。これにより、隣接する２つのロウアドレスの記憶領域ごとに、１ドット分の表示データが順次書き込まれていく。こうすることで、縦２倍角された１フレーム分の表示データが生成される。
【００３９】
図２（Ｄ）は、縦横２倍角（４倍角）表示動作の場合を示している。この場合、ロウアドレスデコーダ４２は、ロウアドレス用倍角表示制御信号（第２の倍角表示制御信号）により第２の表示制御モードに設定され、カラムアドレスデコーダ４４は、カラムアドレス用倍角表示制御信号（第１の倍角表示制御信号）により第２の表示制御モードに設定される。従って、ロウアドレスデコーダ４２は、隣接する２つのロウアドレス線を順次選択していく。またカラムアドレスデコーダ４４も、隣接する２つのカラムアドレス線を順次選択していく。これにより、隣接する２つのロウアドレス及び隣接する２つのカラムアドレスの記憶領域ごとに、１ドット分の表示データが順次書き込まれていく。こうすることで、縦及び横に２倍角された１フレーム分の表示データが生成される。
【００４０】
このようなデータ書込回路４０の機能を切り替える倍角表示制御信号は、例えば外部から入力されたコマンドのデコード結果に基づいて生成される。すなわち、表示駆動回路１０に設けられたモード設定レジスタに設定されたコマンドに基づいて生成される。また、モード設定レジスタを含まず、表示データ自身のデコード結果に基づいて倍角表示制御信号を生成するようにしてもよい。
【００４１】
以上のように、表示データＲＡＭ２０に書き込まれた表示データを用いて、電極駆動回路３０により表示部を駆動することにより、ｎ倍角表示を行うことができる。この際、表示駆動回路１０では、通常表示用表示データを用いて表示データＲＡＭ２０に書き込みを行うため、表示データのデータ量を増加させることがない。更に、表示データの書き込みクロック等の周波数を大きくする必要がなく低消費電力化を維持することができる。また、ロウアドレスデコーダ４２又はカラムアドレスデコーダ４４の回路を一部変更するのみで、表示部の電極の駆動方法を新たに変更する必要がなく、最低限の設計変更コストで倍角表示を実現することができるようになる。
【００４２】
（電子機器の説明）
図３に、本実施形態における表示駆動回路が適用される電子機器の概略ブロック図である。この電子機器は、ＭＰＵ（マイクロプロセッサユニット）５０と、表示ユニット（広義には電気光学装置、表示部）６０とを含む。表示ユニット６０は、電気光学素子を有するマトリクスパネルである表示パネル（例えばカラー液晶パネル。広義には、表示部）６２と、この表示パネル６２を駆動するＲＡＭ内蔵のＸドライバＩＣ６４と、走査用のＹドライバＩＣ６６とを有する。ＸドライバＩＣ６４として、本実施形態における表示駆動回路が適用され、ＸドライバＩＣ６４が内蔵する表示データＲＡＭ６５は、図１及び図２に示した表示データＲＡＭ２０と同様の表示データが記憶される。
【００４３】
表示パネル６２は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。表示パネル６２としては、例えば単純マトリクスパネルで構成でき、この場合、複数のセグメント電極（第１の電極）が形成された第１基板と、コモン電極（第２の電極）が形成された第２基板との間に、液晶が封入される。表示パネル６２は薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード（ＴＦＤ）等の三端子素子、二端子素子を用いたアクティブマトリクスパネルであっても良い。これらのアクティブマトリクスパネルも、ＲＡＭ内蔵ＸドライバＩＣ６４により駆動される信号電極（第１の電極）と、ＹドライバＩＣ（広義には走査電極駆動回路）６６により走査駆動される走査電極（第２の電極）を有する。
【００４４】
また表示パネル６２には、画素が形成されるガラス基板上に、ＸドライバＩＣ６４及びＹドライバＩＣ６６の少なくとも一方を形成するようにしてもよい。例えば、表示パネル（広義には電気光学装置）６２は、第１及び第２の電極により特定される画素と、第１の電極を駆動するＸドライバＩＣと、第２の電極を駆動するＹドライバＩＣとを含んで構成される。この場合、実装面積を大幅に削減して、電子機器の小型・軽量化に貢献することができる。
【００４５】
ＭＰＵ５０から表示ユニット６０には、図３に示すように、表示コマンドと、表示データとが供給される。すなわち、ＭＰＵ５０は表示データ生成回路としての機能をも有する。表示コマンドとして代表的なものに、コマンド／データの区別を示す信号Ａ０、反転リセット信号ＸＲＥＳ、反転チップセレクト信号ＸＣＳ、反転リード信号ＸＲＤ及び反転ライト信号ＸＷＲ等がある。データＤ０〜Ｄ７は８ビットのコマンドデータ又は表示データであり、コマンド／データ識別信号Ａ０の論理レベルによって区別されている。
【００４６】
図４に、図３に示すＭＰＵ５０及び表示ユニット６０を携帯電話機に搭載した例を示している。図４に示すＭＰＵ５０は、携帯電話機７０の制御を司るＣＰＵ５２を有し、このＣＰＵ５２にはワークメモリ５４が接続されている。携帯電話機７０には、アンテナ７２を介して受信された信号を復調し、或いはアンテナ７２を介して送信される信号を変調する変復調回路７４が設けられている。携帯電話機７０でのデータ送受信などに必要な操作情報は、操作入力部７６を介して入力される。
【００４７】
アンテナ７２から入力される信号は、変復調回路７４を介して復調されてＣＰＵ５２において信号処理される。ＣＰＵ５２は、操作入力部７６からの情報等に基づき、必要によりワークメモリ５４を用いて、表示パネル６２の表示を行うための各種表示コマンド、或いは表示データを表示ユニット６０に出力する。表示コマンドとしては、表示パネル６２の表示エリア上にウィンドウ表示を行う領域を例えばスタートアドレスＳＡ及びエンドアドレスＥＡにより特定される矩形領域として設定するコマンドや、上述の倍角表示を行うためのコマンドなどがある。
【００４８】
図５（Ａ）、（Ｂ）に、ＸドライバＩＣ６４により倍角表示を行った場合の効果を説明するための図を示す。図５（Ａ）は、従来型の携帯電話機の表示画面の表示エリアに合わせて作成されたコンテンツを、表示ドット数を多くした次世代型の携帯電話機の表示画面の表示エリアに表示させた場合を示している。従来型の携帯電話機が普及した場合、その携帯電話機の表示画面の表示エリアに合わせて作成されたコンテンツも多くなる。その結果、各種世代の携帯電話機の表示画面に対応して、種々のサイズのコンテンツが混在した状態となる。縦方向のドット数Ｈ、横方向のドット数Ｗの表示エリアに合わせて作成されたコンテンツを、縦方向のドット数２Ｈ、横方向のドット数２Ｗの表示エリアを有する次世代型の携帯電話機に表示させた場合、図５（Ａ）に示すようになる。すなわち、表示画面のサイズ拡大が制約されている一方で、表示ドットがより多くなるため、各ドットが高精細となる。そのため、従来型の携帯電話機に合わせて作成されたコンテンツを次世代型の携帯電話機の表示画面に表示させると、コンテンツ自体が小さく表示されてしまう。
【００４９】
そこで本実施形態によれば、例えば図５（Ａ）のような表示画面を見たユーザが操作入力部７６を介して４倍角表示を行うように指示すると、モードを切り替えて倍角表示を行って例えば図５（Ｂ）に示すように４倍角表示される。すなわち、ＸドライバＩＣ６４は、モード設定レジスタを含み、該モード設定レジスタの設定内容に応じて、（Ｋロウ×Ｌカラム）（Ｋ、Ｌは正の整数）分の表示データをｎ倍角して、（Ｍロウ×Ｎカラム）（Ｋ×Ｌ＜Ｍ×Ｎ、かつＫはＭ以上の整数、ＬはＮ以上の整数）分の表示エリアを有する表示部を駆動することができる。この際、上述したように表示データＲＡＭ６５に、隣り合うロウアドレス及び隣り合うカラムアドレスのうち少なくとも一方を同時選択した複数ドット分の記憶領域に１ドット分の表示データを書き込んでｎ倍角を行う。従って、表示パネルのセグメント電極（第１の電極）及びコモン電極（第２の電極）の駆動方法を一切変更することなく、表示データＲＡＭ６５への書き込みを制御するだけで、低消費電力を維持しつつ、非常に簡素な構成で倍角表示を行うことができる。
【００５０】
（ＸドライバＩＣの説明）
次に、ＲＡＭ内蔵のＸドライバＩＣ６４の構成について具体的に説明する。
【００５１】
図６に、ＸドライバＩＣ６４のブロック図を示す。ＸドライバＩＣ６４の入出力回路として、ＭＰＵインターフェース１００と入出力バッファ１０２とが設けられている。ＭＰＵインターフェース１００には、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、反転リセット信号ＸＲＥＳなどが入力される。入出力バッファ１０２には、例えば８ビットのコマンドまたは表示データＤ０〜Ｄ７が入力される。ＸドライバＩＣ６４には、ＭＰＵインターフェース１００及び入出力バッファ１０２に接続されたバスライン１１０が設けられている。
【００５２】
バスライン１１０にはバスホールダ１１２とコマンドデコーダ１１４とが接続されている。なお、入出力バッファ１０２にはステータス設定回路１１６が接続され、ＸドライバＩＣ６４の動作状態がＭＰＵ５０に出力されるようになっている。バスライン１１０は、表示データＲＡＭ１６０のＩ／Ｏバッファ１６２に接続され、表示データＲＡＭ１６０に対して読み出し、書き込みされる表示データが伝送される。
【００５３】
ＸドライバＩＣ６４には、上述した表示データＲＡＭ１６０、Ｉ／Ｏバッファ１６２の他に、ＭＰＵ系制御回路１３０、カラムアドレスデコーダ１４４、ロウアドレスデコーダ１５２、ドライバ系制御回路１７０、ＰＷＭデコード回路１８０及び液晶駆動回路１９０などが設けられている。
【００５４】
ＭＰＵ系制御回路１３０は、コマンドデコーダ１１４を介して入力されるＭＰＵ５０の表示コマンドに基づいて、表示データＲＡＭ１６０に対する読み出し、書き込み動作を制御する。このＭＰＵ系制御回路１３０により制御されるカラムアドレスデコーダ１４４及びロウアドレスデコーダ１５２が設けられている。本実施形態では、カラムアドレスデコーダ１４４は、入力カラムアドレスに基づいて、表示データの書き込み用カラムアドレスと表示データの読み出し用カラムアドレスを指定する。ロウアドレスデコーダ１５２は、入力ロウアドレスに基づいて、表示データの書き込み用ロウアドレスと表示データの読み出し用ロウアドレスを指定する。
【００５５】
またＸドライバＩＣ６４は、ドライバ系制御回路１７０により制御されて１ライン毎に表示アドレスを指定する表示アドレス制御回路１５６を含んでいる。
【００５６】
ドライバ系制御回路１７０は、Ｘドライバ系制御回路１７２及びＹドライバ系制御回路１７４を含む。このドライバ系制御回路１７０は、発振回路１７６からの発振出力に基づいて階調制御パルスＧＣＰ、極性反転信号ＦＲ、ラッチパルスＬＰなどを発生し、ＭＰＵ系制御回路１３０とは独立して、表示アドレス制御回路１５６、ＰＷＭデコード回路１８０、電源制御回路１７８及びＹドライバＩＣ６６を制御する。
【００５７】
ＰＷＭデコード回路１８０は、表示アドレス制御回路１５６により指定された表示アドレスに基づいて表示データＲＡＭ１６０より１ライン毎に読み出されるデータをラッチして、極性反転周期に従って階調値に応じたパルス幅の信号を出力する。液晶駆動回路１９０は、ＰＷＭデコード回路１８０からの信号を、ＬＣＤ表示系の電圧に応じた電圧にシフトさせ、図３に示す表示パネル６２のセグメント電極ＳＥＧに供給する。
【００５８】
ここで、図６における表示データＲＡＭ１６０が、図１における表示データＲＡＭ２０に相当する。また図６における液晶駆動回路１９０が、図１における電極駆動回路３０に相当する。また図６におけるＭＰＵ系制御回路１３０及びロウアドレスデコーダ１５２が、図１におけるデータ書込回路４０とロウアドレスデコーダ４２とに相当する。更に図６におけるＭＰＵ系制御回路１３０及びカラムアドレスデコーダ１４４が、図１におけるデータ書込回路４０とカラムアドレスデコーダ４４とに相当する。更にまた、モード設定レジスタは、コマンドデコーダ１１４においてデコードされ、その内容が例えばＭＰＵ系制御回路１３０に保持される。
【００５９】
図７に、表示データＲＡＭ１６０及びその周辺回路の概略回路図を示す。図７において、第１及び第２行目のメモリセルＣ１０、Ｃ１１、・・・、Ｃ２０、Ｃ２１、・・・が示されている。ここでは説明を簡略化するため、各メモリセルが、表示パネルの各画素に対応しているものとする。
【００６０】
この場合、メモリセルＣ１０、Ｃ１１は、隣り合うカラムアドレスにより指定される。同様にメモリセルＣ２０、Ｃ２１は、隣り合うカラムアドレスにより指定される。またメモリセルＣ１０、Ｃ２０は、隣り合うロウアドレスにより指定される。同様にメモリセルＣ１１、Ｃ２１は、隣り合うロウアドレスにより指定される。このような各メモリセルには、第１及び第２のワード線Ｗ１、Ｗ２と、ビット線対Ｂ１、／Ｂ１とが接続されている。
【００６１】
カラムアドレスデコーダ１４４は、ビット線対Ｂ１、／Ｂ１に接続されたカラムスイッチＳＷ１をオン、オフさせる信号を出力する。ロウアドレスデコーダ１５２は、第１のワード線Ｗ１をアクティブにする信号を出力する。表示アドレス制御回路１５６は、第２のワード線Ｗ２をアクティブにする信号を出力する。
【００６２】
カラムアドレスデコーダ１４４及びロウアドレスデコーダ１５２は、表示データを書き込むときと、表示データを読み出すときに、カラムアドレス及びロウアドレスを指定する。このアドレス指定によりバスライン１１０、カラムスイッチＳＷ１を介して、表示データＲＡＭ１６０に対して表示データの読み出し又は書き込みが行われる。
【００６３】
表示アドレス制御回路１５６は、第２のワード線Ｗ２を順次１本ずつアクティブにすることで、１ライン上の全メモリセルのデータを表示データ出力線ＯＵＴに読み出すものである。この読み出しデータが図６に示すＰＷＭデコード回路１８０に供給されて液晶駆動に供される。
【００６４】
図８に、メモリセルＣ１０の回路図を示す。メモリセルＣ１０は、他のメモリセルと同一の構成を有する。このメモリセルＣ１０は、２つのＣＭＯＳインバータ２０１、２０２にて構成されるメモリ素子２００を有する。２つのＣＭＯＳインバータ２０１、２０２は、その入出力同士を互いに接続する第１及び第２の配線２０４、２０６を有する。第１の配線２０４とビット線Ｂ１との間には第１のＮ型ＭＯＳトランジスタ２１０が接続される。第１のＮ型ＭＯＳトランジスタ２１０のゲートは第１のワード線Ｗ１に接続されている。同様に、第２の配線２０６とビット線／Ｂ１との間には第２のＮ型ＭＯＳトランジスタ２１２が接続される。第２のＮ型ＭＯＳトランジスタ２１２のゲートは第１のワード線Ｗ１に接続されている。
【００６５】
このようなメモリセルにおいて、ロウアドレスデコーダ１５２からのアクティブ信号により第１のワード線Ｗ１が「Ｈ」（第１のワード線Ｗ１の電圧に対応する論理レベルが「Ｈ」）になると、第１及び第２のＮ型トランジスタ２１０、２１２がオンになる。これにより、メモリセルＣ１０は一対のビット線Ｂ１、／Ｂ１と接続される。このとき、カラムアドレスデコーダ１４４からのアクティブ信号によりカラムスイッチＳＷ１がオンしていると、メモリセルＣ１０に対するデータの読み出し、又は書き込みが可能となる。
【００６６】
また、電源供給線ＶＤＤと表示データ出力線ＯＵＴとの間には第１及び第２のＰ型ＭＯＳトランジスタ２２０、２２２が接続されている。第１のＰ型ＭＯＳトランジスタ２２０のゲートは第２の配線２０６に接続される。第２のＰ型ＭＯＳトランジスタ２２２のゲートは第２のワード線Ｗ２に接続されている。
【００６７】
メモリセルＣ１０のデータを表示データ出力線ＯＵＴに読み出す前に、この表示データ出力線ＯＵＴは「Ｌ」（表示データ出力線ＯＵＴの電圧に対応する論理レベルが「Ｌ」）にプリチャージされている。このプリチャージ動作後に第２のワード線Ｗ２を「Ｌ」として第２のＰ型ＭＯＳトランジスタ２２２をオンさせた状態で、表示データ出力線ＯＵＴのデータがＰＷＭデコード回路１８０にてラッチされる。このとき、第２の配線２０６の論理レベルが「Ｈ」（第１の配線２０４の論理レベルが「Ｌ」）であれば表示データ出力線ＯＵＴは「Ｌ」のままである。一方、第２の配線２０６の論理レベルが「Ｌ」（第１の配線２０４の論理レベルが「Ｈ」）であれば表示データ出力線ＯＵＴは「Ｈ」となる。このようにして、表示データＲＡＭ１６０からの表示データの読み出しを１ライン単位で一斉に行うことができる。
【００６８】
（カラムアドレスデコーダ及びロウアドレスデコーダ）
次にこのような構成のメモリセルに接続されるビット線対Ｂ１、／Ｂ１を指定して横方向の倍角表示を実現するカラムアドレスデコーダ１４４について説明する。なお、ロウアドレスデコーダ１５２についても同様の構成とすることで、第１のワード線Ｗ１を指定して縦方向の倍角表示を実現することができる。そのため、ロウアドレスデコーダ１５２についての説明を省略する。
【００６９】
図９に、カラムアドレスデコーダ１４４の構成の概要を示す。ここで、カラムアドレスデコーダ１４４は、入力カラムアドレスデータＣＡ０〜ＣＡ９により、カラムアドレス（カラム位置、カラム番号）を指定するものとして説明する。すなわち、カラムアドレスデコーダ１４４により、１０ビットの入力カラムアドレスデータＣＡ０〜ＣＡ９により特定されたカラム位置に対応したビット線対Ｂ１、／Ｂ１が選択される。
【００７０】
カラムアドレスデコーダ１４４は、最下位ビット生成回路２４０と、デコード回路２４２とを含む。最下位ビット生成回路２４０には、入力カラムアドレスデータの最下位ビットＣＡ０が入力される。そして最下位ビット生成回路２４０は、倍角表示制御信号ＳＥＬに基づいて、反転最下位ビット信号ＸＡ０及び正転最下位ビット信号ＴＡ０を生成する。
【００７１】
より具体的には、最下位ビット生成回路２４０は、倍角表示制御信号ＳＥＬにより第１の表示制御モードに設定されたときは、入力カラムアドレスデータの最下位ビットＣＡ０の反転信号を反転最下位ビット信号ＸＡ０、最下位ビットＣＡ０の正転信号を正転最下位ビット信号ＴＡ０としてそれぞれ出力する。これにより、入力カラムアドレスデータの最下位ビットＣＡ０を含む入力カラムアドレスデータＣＡ１〜ＣＡ９入力カラムアドレスデータに基づいて、カラム位置が１つのみ選択される。１ビットの表示データは、選択された１つのカラム位置のメモリセルに書き込まれることになる。一方、最下位ビット生成回路２４０は、倍角表示制御信号ＳＥＬにより第２の表示制御モードに設定されたときは、入力カラムアドレスデータの最下位ビットＣＡ０に関わらず、反転最下位ビット信号ＸＡ０及び正転最下位ビット信号ＴＡ０を所与の論理レベル「Ｈ」又は「Ｌ」に固定して出力する。この場合、実際には入力カラムアドレスデータの最下位ビットＣＡ０を除く入力カラムアドレスデータＣＡ１〜ＣＡ９によりデコードされることになるため、入力カラムアドレスデータに対し、カラム位置が２つ選択される。１ビットの表示データは選択された２つのカラム位置のメモリセルに書き込まれることになる。
【００７２】
反転最下位ビット信号ＸＡ０、正転最下位ビット信号ＴＡ０、入力カラムアドレスデータＣＡ１〜ＣＡ９は、デコード回路２４２に入力される。デコード回路２４２は、これら１１ビットのカラムアドレス信号に基づいて、１又は複数のカラム位置を指定する。
【００７３】
倍角表示制御信号ＳＥＬは、モード設定レジスタ２５０から出力される。モード設定レジスタ２５０は、例えばカラムアドレスデコーダ１４４の外部に設けられる。モード設定レジスタ２５０には、例えばＭＰＵ５０からのモード設定コマンド（広義には表示コマンド）が設定される。モード設定レジスタ２５０に設定されたコマンドの内容がデコードされ、倍角表示制御信号ＳＥＬとして出力される。モード設定コマンドは、通常表示や２倍角表示等を指示するものである。
【００７４】
なお図９において、モード設定レジスタ２５０は、カラムアドレスデコーダ１４４及びロウアドレスデコーダ１５２それぞれに対して設けられている。しかし、モード設定レジスタ２５０をカラムアドレスデコーダ１４４及びロウアドレスデコーダ１５２に対し共通に設けてもよい。この場合、モード設定レジスタ２５０からカラムアドレスデコーダ１４４及びロウアドレスデコーダ１５２に対して、カラムアドレス用及びロウアドレス用（第１及び第２の）倍角表示制御信号が出力される。
【００７５】
図１０に、図９に示す最下位ビット生成回路２４０の構成例を示す。最下位ビット生成回路２４０は、倍角表示制御信号ＳＥＬにより切り替え制御が行われるセレクタ回路として、非常に簡素な論理回路で実現することができる。
【００７６】
図１１に、図１０に示す最下位ビット生成回路２４０の真理値表を示す。倍角表示制御信号ＳＥＬの論理レベルが「Ｈ」のとき、通常表示モード（第１の表示制御モード）として、正転最下位ビット信号ＴＡ０及び反転最下位ビット信号ＸＡ０は、入力カラムアドレスデータの最下位ビットＣＡ０の論理レベルをそのまま出力する。一方、倍角表示制御信号ＳＥＬの論理レベルが「Ｌ」のとき、倍角表示モード（第２の表示制御モード）として、正転最下位ビット信号ＴＡ０及び反転最下位ビット信号ＸＡ０は、入力カラムアドレスデータの最下位ビットＣＡ０の論理レベルに関わらず、所与の論理レベルを固定的に出力する。図１０に示す最下位ビット生成回路２４０では、第２の表示制御モードにおいて、正転最下位ビット信号ＴＡ０は論理レベル「Ｈ」、反転最下位ビット信号ＸＡ０は論理レベル「Ｈ」が、それぞれ固定的に出力される。
【００７７】
図１２に、デコード回路２４２の構成の一例を示す。図１２においてデコード回路２４２は、ＲＯＭデコーダにより実現される。すなわち、デコード回路２４２は、図１０に示す１１ビットのカラムアドレス信号線のいずれかがゲートに接続されるＮ型ＭＯＳトランジスタを含む。Ｎ型ＭＯＳトランジスタのソース及びドレインは、プリチャージ線に挿入される。プリチャージ線の一端は、プリチャージ回路２６０において所与のプリチャージ信号により規定されるタイミングで、論理レベル「Ｈ」にプリチャージされる。そして、各プリチャージ回路の出力が、各カラム位置に対応付けられる。例えば、図１２において、正転最下位ビット信号ＴＡ０の論理レベルが「Ｈ」のとき、カラム位置（カラムアドレス、カラム番号）００１、０１１、１０１の各プリチャージ線に接続されるＮ型ＭＯＳトランジスタがオンとなる。反転最下位ビット信号ＸＡ０に接続されるＮ型ＭＯＳトランジスタはオフとなる。カラムアドレス信号ＣＡ１〜ＣＡ９の論理レベルによって、直列接続されたＮ型ＭＯＳトランジスタが全てオンとなったラインだけが、接地レベルに導通する。その結果、各プリチャージ回路２６０の出力は１本だけが論理レベル「Ｈ」となり、カラム位置が選択されることになる。
【００７８】
図１３に、図９に示すカラムアドレスデコーダ１４４の真理値表を示す。これまで説明した構成のカラムアドレスデコーダ１４４に対し、入力カラムアドレスデータＣＡ０〜ＣＡ９を入力した場合に、倍角表示制御信号ＳＥＬの論理レベルに応じて選択されるカラム位置（カラムアドレス）を示している。すなわち、倍角表示制御信号ＳＥＬにより通常表示モード（第１の表示制御モード）が選択されているときには、１つの入力カラムアドレスデータに対して、対応するカラムアドレスが選択される。また、倍角表示制御信号ＳＥＬにより倍角表示モード（第２の表示制御モード）が選択されているときには、１つの入力カラムアドレスデータに対して、隣り合うカラムアドレスが同時に選択される。すなわち、倍角表示モードでは、入力カラムアドレスデータの最下位ビットＣＡ０を除く入力カラムアドレスデータＣＡ１〜ＣＡ９を用いてデコードされる。そして、同時選択された隣り合うカラムアドレスにより特定される表示データＲＡＭのメモリセルに、１ドット分の表示データが書き込まれる。
【００７９】
なおデコード回路２４２をＲＯＭデコーダで実現したが、これに限定されるものではない。例えば、以下の論理回路により実現することも可能である。
【００８０】
図１４に、デコード回路２４２とほぼ同等の機能を有するデコード回路の構成例を示す。図１４におけるデコード回路２８０では、入力カラムアドレスデータＣＡ０〜ＣＡ９に基づき、カラム位置を指定するためのカラム選択信号ＸＣＳＬ［０：３］を出力すると共に、各カラムに表示データを書き込むための書き込み信号ＸＷＥ［０：１］を出力する。カラム選択信号ＸＣＳＬ［０］の論理レベルが「Ｌ」のとき、カラム位置（カラムアドレス）「０」が選択されることを示す。同様に、カラム選択信号ＸＣＳＬ［ｉ］（１≦ｉ≦３、ｉは整数）の論理レベルが「Ｌ」のとき、カラム位置（カラムアドレス）「ｉ」が選択されることを示す。書き込み信号ＸＷＥ［０］は、カラム位置「０」、「１」共用の書き込みパルスである。書き込み信号ＸＷＥ［１］は、カラム位置「２」、「３」共用の書き込みパルスである。また図１４において、入力カラムアドレスデータＣＡ１の反転信号をＸＡ１、正転信号をＴＡ１としている。
【００８１】
図１５（Ａ）、（Ｂ）に、通常表示モード及び倍角表示モードにおけるデコード回路２８０のタイミングチャートの一例を示す。通常表示モードでは、図１５（Ａ）に示すように、反転最下位ビット信号ＸＡ０及び正転最下位ビット信号ＴＡ０は、互いに論理が反転して入力される。その結果、期間Ｔ０においてカラムアドレス「０」、期間Ｔ１においてカラムアドレス「１」、期間Ｔ２においてカラムアドレス「２」、期間Ｔ３においてカラムアドレス「３」が選択される。従って、期間Ｔ０において書き込み信号ＸＷＥ［０］がアクティブになるタイミングで、カラムアドレス「０」に対して１ドット分の表示データが書き込まれる。また、期間Ｔ１において書き込み信号ＸＷＥ［０］がアクティブになるタイミングで、カラムアドレス「１」に対して１ドット分の表示データが書き込まれる。期間Ｔ２において書き込み信号ＸＷＥ［１］がアクティブになるタイミングで、カラムアドレス「２」に対して１ドット分の表示データが書き込まれる。また、期間Ｔ３において書き込み信号ＸＷＥ［１］がアクティブになるタイミングで、カラムアドレス「３」に対して１ドット分の表示データが書き込まれる。
【００８２】
一方、倍角表示モードでは、図１５（Ｂ）に示すように、反転最下位ビット信号ＸＡ０及び正転最下位ビット信号ＴＡ０は、論理レベル「Ｌ」に固定されて入力される。その結果、期間Ｔ１０においてカラムアドレス「０」、「１」、期間Ｔ１１においてカラムアドレス「２」、「３」がそれぞれ同時に選択される。従って、期間Ｔ１０において書き込み信号ＸＷＥ［０］がアクティブになるタイミングで、カラムアドレス「０」、「１」に対して１ドット分の表示データが書き込まれる。また、期間Ｔ１１において書き込み信号ＸＷＥ［１］がアクティブになるタイミングで、カラムアドレス「２」、「３」に対して１ドット分の表示データが書き込まれる。
【００８３】
なお、ここではカラムアドレスについて説明したが、ロウアドレスについても「カラム」を「ロウ」に置き換えて同様に構成することができる。
【００８４】
以上説明したような構成において、モード設定レジスタの内容を倍角表示モードに切り替えたときに、カラムアドレス及びロウアドレスのうち少なくとも一方の隣り合うアドレスを同時選択して図２（Ｂ）〜（Ｄ）に示したように１ドット分の表示データの書き込みを行う。これにより、表示データＲＡＭに書き込まれた表示データをこれまでの表示パネルの駆動方法により駆動することで倍角表示を行うことができる。
【００８５】
ところで、上述のようにモード設定レジスタにより、通常表示モードと倍角表示モードとを切り替え可能に構成することで、表示エリア内でウィンドウ表示を行う場合に、これまでに比べて表示データ量を少なくすることができる。
【００８６】
図１６（Ａ）、（Ｂ）に、ウィンドウ表示を行う場合の表示データの書き込み例の説明図を示す。図１６（Ａ）に示すように、表示パネルの表示エリア３００内で、ウィンドウ表示エリア３１０が設定される場合を考える。ウィンドウ表示エリア３１０は、例えばスタートアドレスＳＡ及びエンドアドレスＥＡにより特定される矩形の表示エリアとして設定される。この場合、ＭＰＵ５０は、スタートアドレスＳＡ及びエンドアドレスＥＡに対応する表示データＲＡＭ１６０の記憶領域に、ウィンドウ表示エリアの表示データを書き込めばよい。表示エリア３００のうちウィンドウ表示エリア３１０を除くエリアは背景表示エリア３２０とされる。これまで、背景表示エリア３２０の表示データについて、１ドットずつ背景色に対応して、ＭＰＵにより表示データＲＡＭに書き込まれていた。すなわち、ウィンドウ表示エリア３１０及び背景表示エリア３２０の表示データが１ドットずつＭＰＵにより表示データＲＡＭに書き込まれていた。
【００８７】
しかしながら本実施形態によれば、図１６（Ｂ）に示すように、ウィンドウ表示エリア３１０に対応する表示データＲＡＭ１６０の記憶領域には通常表示モードで１ドットずつ書き込み、背景表示エリア３２０に対応する表示データＲＡＭ１６０の記憶領域には倍角表示モードで背景色に対応した表示データを表示データＲＡＭ１６０に書き込むことができる。これにより、ＭＰＵ５０から表示データＲＡＭ１６０を内蔵するＸドライバＩＣ６４に対して転送されるデータ量を大幅に削減することができる。例えば、４倍角表示モードで背景色に対応した表示データを書き込む場合、転送されるデータ量を４分の１近くに抑えることができ、低消費電力化を図ることができる。
【００８８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８９】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】本実施形態における表示駆動回路の構成の概要を示すブロック図。
【図２】図２（Ａ）〜（Ｄ）は表示データＲＡＭへの書込動作の模式図。
【図３】本実施形態の表示駆動回路が適用される電子機器のブロック図。
【図４】ＭＰＵ及び表示ユニットを携帯電話機に搭載した例を示す図。
【図５】図５（Ａ）、（Ｂ）は本実施形態により倍角表示の効果の説明図。
【図６】ＸドライバＩＣのブロック図。
【図７】表示データＲＡＭ及びその周辺回路の概略回路図。
【図８】メモリセルの回路図。
【図９】カラムアドレスデコーダの構成の概要を示すブロック図。
【図１０】最下位ビット生成回路の構成例を示す回路図。
【図１１】図１０に示す最下位ビット生成回路の真理値表を示す図。
【図１２】デコード回路の構成の一例を示す回路図。
【図１３】カラムアドレスデコーダの真理値表を示す図。
【図１４】デコード回路と同等の機能を有する他のデコード回路の回路図。
【図１５】図１５（Ａ）、（Ｂ）はデコード回路のタイミング図。
【図１６】図１６（Ａ）、（Ｂ）はウィンドウ表示の表示データの書き込み例の説明図。
【符号の説明】
１０　表示駆動回路（ドライバ）、２０　表示データＲＡＭ（メモリ）、３０　電極駆動回路、４０　データ書込回路、４２　ロウアドレスデコーダ、
４４　カラムアドレスデコーダ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display driving circuit, an electro-optical device, an electronic device, and a display driving method.
[0002]
[Prior art]
2. Description of the Related Art In recent years, mobile phones (mobile devices or electronic devices in a broad sense) configured to display content received via a communication network have rapidly spread. Along with this, the types of contents that can be received by mobile phones have increased, and the spread of mobile phones has been further promoted. On the other hand, mobile phones have been developed, and their functions have become more versatile. For example, next-generation mobile phones with a large number of display dots have been developed to improve ease of use and to display more information more clearly. Therefore, in a mobile phone in which the enlargement of the size of the display screen is restricted, the dots of the display screen represented by the liquid crystal screen are finer. Therefore, when a content created according to the display screen of a conventional mobile phone is displayed on a next-generation mobile phone, the content is displayed very small.
[0003]
Therefore, in order to magnify and display the content information, a so-called double-size display is performed on a display screen (display unit). The function of double-size display is realized in, for example, a display drive circuit that drives a display unit.
[0004]
The display drive circuit can achieve low power consumption by incorporating a display memory corresponding to a display area of a display screen. As a first method of performing, for example, quadruple-size display in a display drive circuit incorporating the display memory, it is conceivable to write display data in which display information of content is doubled vertically and doubled horizontally, into the display memory. Further, as a second method for performing, for example, quadruple-size display in a display drive circuit having a built-in display memory, it is conceivable to write data for one dot of display information of content to the display memory twice in the vertical and horizontal directions. Can be
[0005]
[Patent Document 1]
JP 2001-222249 A
[0006]
[Problems to be solved by the invention]
However, in the first method, data that is four times the original display data amount is written to the display memory, and thus the data amount increases. For this reason, many clocks are required for writing to the display memory, and there is a problem that the frequency of the clock is increased and the reduction in power consumption is hindered.
[0007]
In the second method, double-width display in the horizontal direction can be performed with a small amount of data. However, there is a problem in that there is no margin in data setup time, and it becomes difficult to increase the speed as the number of display dots increases. Further, in order to perform double-width display in the vertical direction, an additional circuit is required.
[0008]
The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a display drive capable of performing double-width display with a simpler configuration while maintaining low power consumption. A circuit, an electro-optical device, an electronic device, and a display driving method are provided.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is a display driving circuit that drives a display unit based on display data, and is specified by a row address and a column address corresponding to each pixel in a display area of the display unit. A memory for storing display data in a storage area, and a storage area for a plurality of dots in the memory specified by simultaneously selecting at least one adjacent address of the row address and the column address. The present invention relates to a display driving circuit including a data writing circuit for writing display data, and an electrode driving circuit for driving electrodes of the display unit based on the display data read from the memory.
[0010]
Here, that the display data for one dot is written to the storage area for a plurality of dots selected at the same time by the data writing circuit means that the same display data is written to the storage area for the plurality of dots. . One dot can be said to be a group of a plurality of pixels (for example, each pixel of R, G, B).
[0011]
According to the present invention, in a display driving circuit that drives a display unit based on display data stored in a memory, display data is stored in a storage area of a memory corresponding to each pixel in a display area. Then, the storage area of the memory is specified by the row address and the column address. When writing the display data to the memory, at least one adjacent address of the row address and the column address is simultaneously selected, and the display data for one dot (the same display data) is written to the storage area for a plurality of dots. By doing so, it is possible to realize n-fold display without changing the conventional display driving method. Moreover, since the amount of data written to the memory is not increased, low power consumption can be maintained without increasing the number of clocks required for writing to the memory.
[0012]
Further, in the display driving circuit according to the present invention, the data writing circuit includes a column address decoder for specifying a column position of the memory based on input column address data, and the column address decoder includes a first double-width display control. In a first display control mode based on a signal, a column position of the memory is specified based on a column address including a non-inversion level and an inversion level of a least significant bit of the input column address data, and the first double-width display control is performed. In the second display control mode based on a signal, a column position of the memory can be specified based on a column address excluding a least significant bit of the input column address data.
[0013]
According to the present invention, in the column address decoder, in the first display control mode, the column position of the memory where the display data is written is specified based on the column address including the least significant bit of the input column address data. In the column address decoder, in the second display control mode, the column position of the memory where the display data is written is specified based on the column address excluding the least significant bit of the input column address data. Therefore, the storage area of the memory for a plurality of dots can be specified only by the switching control of the least significant bit of the column address decoder, so that double-width display in the column direction can be realized with a minimum design change cost.
[0014]
Further, in the display driving circuit according to the present invention, the data writing circuit includes a row address decoder for specifying a row position of the memory based on input row address data, and the row address decoder includes a second double-width display control. In a first display control mode based on a signal, a row position of the memory is specified based on a row address including a non-inversion level and an inversion level of a least significant bit of the input row address data, and the second double-size display control is performed. In the second display control mode based on a signal, a row position of the memory can be specified based on a row address excluding a least significant bit of the input row address data.
[0015]
In the present invention, in the row address decoder, in the first display control mode, the row position of the memory to which the display data is written is specified based on the row address including the least significant bit of the input row address data. In the row address decoder, in the second display control mode, the row position of the memory to which the display data is written is specified based on the row address excluding the least significant bit of the input row address data. Therefore, since the storage area of the memory for a plurality of dots can be specified only by the switching control of the least significant bit of the row address decoder, double-width display in the row direction can be realized at a minimum design change cost.
[0016]
The display drive circuit according to the present invention includes a mode setting register for setting the first or second display control mode, and (K rows × L columns) (K rows) according to the setting contents of the mode setting register. , L is a positive integer) multiplied by n (n is an integer of 2 or more) and multiplied by (M rows × N columns) (K × L <M × N, and K is an integer of M or more; L Is an integer greater than or equal to N).
[0017]
According to the present invention, when display data of a content having a small number of dots in the display area is displayed on a display unit having a large number of dots in the display area, the size of the content can be increased. Even when the contents are mixed, the contents can be browsed at the optimum size.
[0018]
Further, the display drive circuit according to the present invention includes a mode setting register for setting the display mode to the first or second display control mode, and in the first display control mode, display data of a portion other than the background of the display area is displayed. The data may be written to the memory, and display data of a background portion of a display area of the display unit may be written to the memory in the second display control mode.
[0019]
According to the present invention, the amount of data in the background portion can be significantly reduced, so that low power consumption can be achieved.
[0020]
The present invention also relates to a display driving circuit for driving a display unit based on display data, including a mode setting register for switching a mode, wherein (K rows × L columns) ) (K and L are positive integers) by multiplying the display data by n times (M rows × N columns) (K × L <M × N, K is an integer of M or more, L is an integer of N or more) Driving a display unit having a display area of minutes) relates to a display driving circuit.
[0021]
Further, the present invention is a display drive circuit for driving a display unit based on display data, including a mode setting register for switching a mode, wherein at least a display of the display unit is displayed according to the setting contents of the mode setting register. It relates to a display drive circuit that drives a background portion of an area based on display data multiplied by n (n is an integer of 2 or more).
[0022]
Further, according to the present invention, a pixel specified by a first electrode and a second electrode that intersect each other, a scan electrode drive circuit that drives the second electrode, and any one of the above that drives the first electrode And a display drive circuit.
[0023]
Further, according to the present invention, there is provided a display panel including a pixel specified by first and second electrodes intersecting with each other, a scan electrode driving circuit for driving the second electrode, and a display panel for driving the first electrode. The present invention relates to an electro-optical device including the display drive circuit described above.
[0024]
According to the present invention, it is possible to provide an electro-optical device capable of performing double-angle display at low cost while maintaining low power consumption.
[0025]
Further, the present invention relates to an electronic apparatus including the above-described electro-optical device and a display data generation circuit that generates display data supplied to the electro-optical device.
[0026]
According to the present invention, it is possible to provide an electronic device capable of performing double-width display at low cost while maintaining low power consumption.
[0027]
Also, the present invention is a display driving method for driving the display unit based on display data stored in a memory having a storage area associated with each pixel of a display area of the display unit, The area is simultaneously selected for a plurality of dots, the display data for one dot is written in the storage area for the plurality of dots selected at the same time, and at least based on the display data stored in the storage area for the plurality of dots simultaneously selected. It relates to a display driving method for driving the display unit.
[0028]
Further, the present invention is a display driving method for driving the display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of the display unit, the first display method comprising: In the state set in the control mode, the display data for one dot is written in the storage area of the memory for storing the display data for one dot, and in the state set in the second display control mode, Display data for one dot is written to the selected storage area for a plurality of dots, and (K rows × L columns) written to the memory in the first or second display control mode (K and L are positive Display of (M rows × N columns) (K × L <M × N, where K is an integer greater than or equal to M, and L is an integer greater than or equal to N) based on the display data obtained by multiplying the display data by n times the integer. Driving display with area Related to the display drive how to.
[0029]
Further, the present invention is a display driving method for driving a display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of the display unit. In the storage area of the memory for storing data, display data for one dot of a portion other than the background of the display area of the display unit is written, and the storage area of the memory is simultaneously selected for a plurality of dots to store the data in the display unit. The present invention relates to a display driving method of writing display data for one dot of a background portion of a display area and driving a display unit based on the display data stored in the memory.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the invention described in the claims. In addition, all of the configurations described below are not necessarily essential components of the invention.
[0031]
(Configuration of display drive circuit)
FIG. 1 shows an outline of a configuration of a display drive circuit according to the present embodiment. The display drive circuit (driver) 10 in the present embodiment incorporates a display data RAM (Random Access Memory) (display memory in a broad sense; memory in a broader sense) 20. Each storage area of the display data RAM 20 is associated with each pixel of the display area of the display unit to be driven. More specifically, the display data RAM 20 has a storage area (memory cell) specified by a row address line and a column address line that intersect each other, and the first and second pixels adjacent to each other. Are connected to adjacent first and second row address lines or adjacent first and second column address lines.
[0032]
Further, the display drive circuit 10 includes an electrode drive circuit 30 that drives electrodes (signal electrodes and segment electrodes) of the display unit based on the display data stored in the display data RAM 20. Further, the display drive circuit 10 includes a data writing circuit 40 that controls writing of display data to the display data RAM 20. More specifically, data writing circuit 40 includes a row address decoder 42 and a column address decoder 44. The row address decoder 42 controls selection of a row address line of the display data RAM 20 based on input row address data. The column address decoder 44 controls selection of a column address line of the display data RAM 20 based on input column address data.
[0033]
The display drive circuit 10 is configured to be switchable to the first or second display control mode by a given double-size display control signal. In the first display control mode, the display drive circuit 10 drives the display unit based on display data for normal display (for single-size display). Therefore, normal display is performed in the first display control mode. In the second display control mode, the display drive circuit 10 drives the display unit based on display data for n-fold display in which display data for normal display is multiplied by n (n is an integer of 2 or more). Therefore, in the second display control mode, the display is performed at an n-fold size. Therefore, in the display drive circuit 10, the function of the data writing circuit 40 is switched according to a given double-size display control signal.
[0034]
In the first display control mode, in the first display control mode, the data writing circuit 40 stores one dot of the storage area of the display data RAM 20 selected by the row address decoder 42 and the column address decoder 44 based on the input row address data and the input column address data. And writes the display data for one dot (the same display data). Here, the display data for one dot can be said to be a combination of a plurality of pixels (for example, R, G, and B pixels). On the other hand, in the second display control mode, the data writing circuit 40 simultaneously selects adjacent addresses (address lines) in at least one of the row address decoder 42 and the column address decoder 44, and selects a plurality of dots in the display data RAM 20. Then, the display data for one dot is written in the selected storage area for a plurality of dots.
[0035]
It is preferable that the double-size display control signal is separately input to the row address decoder 42 and the column address decoder 44, respectively. By doing so, it is possible to realize n-times horizontal display, n-times vertical display, and m-times n-times vertical display (= m × n-times double display).
[0036]
2A to 2D schematically show an example of a write operation to the display data RAM 20 by the data write circuit 40. Here, the case where n and m are 2 is shown. FIG. 2A shows a case where the first to fourth display data are sequentially written at successive column addresses in the normal display (single-size display). In this case, the row address decoder 42 and the column address decoder 44 are respectively set to the first display control mode by the row address and column address double-size display control signals (first and second double-size display control signals). . Therefore, the row address decoder 42 sequentially selects one row address line. The column address decoder 44 also sequentially selects one column address line.
[0037]
FIG. 2B shows a case of a double-width display operation. In this case, the row address decoder 42 is set to the first display control mode by the row address double-size display control signal (second double-size display control signal), and the column address decoder 44 is set to the column address double-size display control signal ( The second display control mode is set by the first double-size display control signal). Therefore, the row address decoder 42 sequentially selects one row address line. The column address decoder 44 sequentially selects two adjacent column address lines. As a result, display data for one dot is sequentially written in each storage area of two adjacent column addresses. By doing so, display data for one frame that has been doubled in width is generated.
[0038]
FIG. 2C shows the case of the double-size vertical display operation. In this case, the row address decoder 42 is set to the second display control mode by the row address double-size display control signal (second double-size display control signal), and the column address decoder 44 is set to the column address double-size display control signal ( The first display control mode is set by the second double-size display control signal). Therefore, the column address decoder 44 sequentially selects one column address line. On the other hand, the row address decoder 42 sequentially selects two adjacent row address lines. As a result, display data for one dot is sequentially written in each storage area of two adjacent row addresses. By doing so, display data for one frame which is doubled vertically is generated.
[0039]
FIG. 2D shows a case of a double-width (quadruple-size) display operation in the vertical and horizontal directions. In this case, the row address decoder 42 is set to the second display control mode by the row address double-size display control signal (second double-size display control signal), and the column address decoder 44 is set to the column address double-size display control signal ( The second display control mode is set by the first double-size display control signal). Therefore, the row address decoder 42 sequentially selects two adjacent row address lines. The column address decoder 44 also sequentially selects two adjacent column address lines. As a result, display data for one dot is sequentially written in each storage area of two adjacent row addresses and two adjacent column addresses. By doing so, display data for one frame that is doubled vertically and horizontally is generated.
[0040]
Such a double-size display control signal for switching the function of the data writing circuit 40 is generated based on, for example, a decoding result of a command input from the outside. That is, it is generated based on a command set in a mode setting register provided in the display drive circuit 10. Further, the double-size display control signal may be generated based on the decoding result of the display data itself without including the mode setting register.
[0041]
As described above, the display unit is driven by the electrode drive circuit 30 using the display data written in the display data RAM 20, so that n-fold display can be performed. At this time, the display drive circuit 10 writes the display data to the display data RAM 20 using the display data for normal display, so that the data amount of the display data does not increase. Further, it is not necessary to increase the frequency of the display data write clock or the like, and low power consumption can be maintained. Also, by only partially changing the circuit of the row address decoder 42 or the column address decoder 44, it is not necessary to newly change the driving method of the electrodes of the display unit, and it is possible to realize double-width display at a minimum design change cost. Will be able to
[0042]
(Description of electronic equipment)
FIG. 3 is a schematic block diagram of an electronic device to which the display drive circuit according to the present embodiment is applied. The electronic device includes an MPU (microprocessor unit) 50 and a display unit (electro-optical device, display unit in a broad sense) 60. The display unit 60 includes a display panel (for example, a color liquid crystal panel; a display section in a broad sense) 62 which is a matrix panel having an electro-optical element, an X driver IC 64 with a built-in RAM for driving the display panel 62, and a scanning panel. And a Y driver IC 66. The display drive circuit in the present embodiment is applied as the X driver IC 64, and the display data RAM 65 incorporated in the X driver IC 64 stores the same display data as the display data RAM 20 shown in FIGS.
[0043]
The display panel 62 only needs to use a liquid crystal or other electro-optical element whose optical characteristics change by applying a voltage. The display panel 62 can be composed of, for example, a simple matrix panel. In this case, a first substrate on which a plurality of segment electrodes (first electrodes) are formed and a second substrate on which a common electrode (second electrode) is formed Liquid crystal is sealed between the substrate and the substrate. The display panel 62 may be an active matrix panel using a three-terminal element such as a thin film transistor (TFT) or a thin-film diode (TFD) or a two-terminal element. These active matrix panels also have signal electrodes (first electrodes) driven by an X driver IC 64 with built-in RAM and scanning electrodes (second electrodes) driven by a Y driver IC (scan electrode driving circuit in a broad sense) 66. Electrodes).
[0044]
In the display panel 62, at least one of the X driver IC 64 and the Y driver IC 66 may be formed on a glass substrate on which pixels are formed. For example, the display panel (electro-optical device in a broad sense) 62 includes a pixel specified by the first and second electrodes, an X driver IC for driving the first electrode, and a Y driver for driving the second electrode. And an IC. In this case, the mounting area can be significantly reduced, which can contribute to the reduction in size and weight of the electronic device.
[0045]
As shown in FIG. 3, a display command and display data are supplied from the MPU 50 to the display unit 60. That is, the MPU 50 also has a function as a display data generation circuit. Representative display commands include a signal A0 indicating command / data distinction, an inverted reset signal XRES, an inverted chip select signal XCS, an inverted read signal XRD, an inverted write signal XWR, and the like. The data D0 to D7 are 8-bit command data or display data, and are distinguished by the logic level of the command / data identification signal A0.
[0046]
FIG. 4 shows an example in which the MPU 50 and the display unit 60 shown in FIG. 3 are mounted on a mobile phone. The MPU 50 shown in FIG. 4 has a CPU 52 that controls a mobile phone 70, and a work memory 54 is connected to the CPU 52. The cellular phone 70 is provided with a modulation / demodulation circuit 74 that demodulates a signal received via the antenna 72 or modulates a signal transmitted via the antenna 72. Operation information necessary for data transmission / reception with the mobile phone 70 is input via the operation input unit 76.
[0047]
A signal input from the antenna 72 is demodulated through a modulation / demodulation circuit 74 and is subjected to signal processing in the CPU 52. The CPU 52 outputs various display commands or display data for displaying the display panel 62 to the display unit 60 using the work memory 54 as necessary, based on information from the operation input unit 76 and the like. Examples of the display command include a command for setting an area for window display on the display area of the display panel 62 as a rectangular area specified by, for example, the start address SA and the end address EA, and a command for performing the above-described double-size display. is there.
[0048]
FIGS. 5A and 5B are diagrams for explaining the effect when double-size display is performed by the X driver IC 64. FIG. FIG. 5A shows a case where content created according to the display area of the display screen of a conventional mobile phone is displayed in the display area of the display screen of a next-generation mobile phone having a larger number of display dots. Is shown. When a conventional mobile phone becomes widespread, the content created according to the display area of the display screen of the mobile phone increases. As a result, contents of various sizes are mixed in accordance with the display screens of mobile phones of various generations. The content created according to the display area of the number of dots H in the vertical direction and the number of dots W in the horizontal direction is converted to a next-generation mobile phone having a display area of 2H in the vertical direction and 2W in the horizontal direction. When displayed, the result is as shown in FIG. That is, while the enlargement of the size of the display screen is restricted, the number of display dots increases, so that each dot has high definition. Therefore, when content created for a conventional mobile phone is displayed on a display screen of a next-generation mobile phone, the content itself is displayed small.
[0049]
Therefore, according to the present embodiment, for example, when the user who has viewed the display screen as shown in FIG. 5A instructs to perform quadruple-size display via the operation input unit 76, the mode is switched to perform double-size display. For example, as shown in FIG. That is, the X driver IC 64 includes a mode setting register, and multiplies (K rows × L columns) (K and L are positive integers) display data by n times according to the setting contents of the mode setting register. It is possible to drive a display portion having a display area of (M rows × N columns) (K × L <M × N, where K is an integer of M or more and L is an integer of N or more). At this time, as described above, the display data for one dot is written into the storage area for a plurality of dots in which at least one of the adjacent row address and the adjacent column address is simultaneously selected in the display data RAM 65 to perform the n-fold magnification. Therefore, low power consumption is maintained only by controlling writing to the display data RAM 65 without changing the driving method of the segment electrodes (first electrodes) and the common electrodes (second electrodes) of the display panel at all. In addition, double-width display can be performed with a very simple configuration.
[0050]
(Description of X driver IC)
Next, the configuration of the X driver IC 64 with a built-in RAM will be specifically described.
[0051]
FIG. 6 shows a block diagram of the X driver IC 64. As an input / output circuit of the X driver IC 64, an MPU interface 100 and an input / output buffer 102 are provided. The MPU interface 100 receives an inverted chip select signal XCS, a command / data identification signal A0, an inverted read signal XRD, an inverted write signal XWR, an inverted reset signal XRES, and the like. For example, an 8-bit command or display data D0 to D7 is input to the input / output buffer 102. The X driver IC 64 is provided with a bus line 110 connected to the MPU interface 100 and the input / output buffer 102.
[0052]
A bus holder 112 and a command decoder 114 are connected to the bus line 110. Note that a status setting circuit 116 is connected to the input / output buffer 102 so that the operating state of the X driver IC 64 is output to the MPU 50. The bus line 110 is connected to the I / O buffer 162 of the display data RAM 160, and the display data to be read and written to the display data RAM 160 is transmitted.
[0053]
The X driver IC 64 includes, in addition to the display data RAM 160 and the I / O buffer 162, the MPU control circuit 130, the column address decoder 144, the row address decoder 152, the driver control circuit 170, the PWM decode circuit 180, and the liquid crystal drive. A circuit 190 and the like are provided.
[0054]
The MPU control circuit 130 controls read and write operations to the display data RAM 160 based on the display command of the MPU 50 input via the command decoder 114. A column address decoder 144 and a row address decoder 152 controlled by the MPU control circuit 130 are provided. In the present embodiment, the column address decoder 144 specifies a column address for writing display data and a column address for reading display data based on the input column address. The row address decoder 152 specifies a write row address for display data and a read row address for display data based on the input row address.
[0055]
The X driver IC 64 includes a display address control circuit 156 controlled by the driver control circuit 170 to specify a display address for each line.
[0056]
The driver control circuit 170 includes an X driver control circuit 172 and a Y driver control circuit 174. The driver control circuit 170 generates a gradation control pulse GCP, a polarity inversion signal FR, a latch pulse LP, and the like based on the oscillation output from the oscillation circuit 176, and independently of the MPU control circuit 130, a display address. It controls the control circuit 156, the PWM decode circuit 180, the power supply control circuit 178, and the Y driver IC 66.
[0057]
The PWM decode circuit 180 latches data read out from the display data RAM 160 line by line based on the display address specified by the display address control circuit 156, and outputs a signal having a pulse width corresponding to a gradation value according to a polarity inversion cycle. Is output. The liquid crystal drive circuit 190 shifts the signal from the PWM decode circuit 180 to a voltage corresponding to the voltage of the LCD display system, and supplies the voltage to the segment electrode SEG of the display panel 62 shown in FIG.
[0058]
Here, the display data RAM 160 in FIG. 6 corresponds to the display data RAM 20 in FIG. 1. The liquid crystal driving circuit 190 in FIG. 6 corresponds to the electrode driving circuit 30 in FIG. 1. The MPU control circuit 130 and the row address decoder 152 in FIG. 6 correspond to the data writing circuit 40 and the row address decoder 42 in FIG. Further, the MPU control circuit 130 and the column address decoder 144 in FIG. 6 correspond to the data writing circuit 40 and the column address decoder 44 in FIG. Furthermore, the mode setting register is decoded by the command decoder 114, and the contents thereof are held in, for example, the MPU control circuit 130.
[0059]
FIG. 7 is a schematic circuit diagram of the display data RAM 160 and its peripheral circuits. 7, the memory cells C10, C11,..., C20, C21,. Here, to simplify the description, it is assumed that each memory cell corresponds to each pixel of the display panel.
[0060]
In this case, the memory cells C10 and C11 are specified by adjacent column addresses. Similarly, the memory cells C20 and C21 are specified by adjacent column addresses. The memory cells C10 and C20 are designated by adjacent row addresses. Similarly, the memory cells C11 and C21 are specified by adjacent row addresses. Each of such memory cells is connected to first and second word lines W1, W2 and a pair of bit lines B1, / B1.
[0061]
The column address decoder 144 outputs a signal for turning on and off the column switch SW1 connected to the bit line pair B1, / B1. Row address decoder 152 outputs a signal for activating first word line W1. The display address control circuit 156 outputs a signal for activating the second word line W2.
[0062]
The column address decoder 144 and the row address decoder 152 specify a column address and a row address when writing display data and when reading display data. By this address designation, display data is read or written to the display data RAM 160 via the bus line 110 and the column switch SW1.
[0063]
The display address control circuit 156 reads out the data of all the memory cells on one line to the display data output line OUT by sequentially activating the second word lines W2 one by one. The read data is supplied to the PWM decode circuit 180 shown in FIG. 6 and is used for driving the liquid crystal.
[0064]
FIG. 8 shows a circuit diagram of the memory cell C10. The memory cell C10 has the same configuration as other memory cells. This memory cell C10 has a memory element 200 composed of two CMOS inverters 201 and 202. The two CMOS inverters 201 and 202 have first and second wirings 204 and 206 connecting their inputs and outputs to each other. A first N-type MOS transistor 210 is connected between the first wiring 204 and the bit line B1. The gate of the first N-type MOS transistor 210 is connected to the first word line W1. Similarly, a second N-type MOS transistor 212 is connected between the second wiring 206 and the bit line / B1. The gate of the second N-type MOS transistor 212 is connected to the first word line W1.
[0065]
In such a memory cell, when the first word line W1 becomes “H” (the logic level corresponding to the voltage of the first word line W1 becomes “H”) by the active signal from the row address decoder 152, the first And the second N-type transistors 210 and 212 are turned on. Thereby, the memory cell C10 is connected to the pair of bit lines B1, / B1. At this time, if the column switch SW1 is turned on by the active signal from the column address decoder 144, data can be read or written to the memory cell C10.
[0066]
Further, first and second P-type MOS transistors 220 and 222 are connected between the power supply line VDD and the display data output line OUT. The gate of the first P-type MOS transistor 220 is connected to the second wiring 206. The gate of the second P-type MOS transistor 222 is connected to the second word line W2.
[0067]
Before reading the data of the memory cell C10 to the display data output line OUT, the display data output line OUT is precharged to “L” (the logic level corresponding to the voltage of the display data output line OUT is “L”). . After the precharge operation, the data on the display data output line OUT is latched by the PWM decode circuit 180 in a state where the second word line W2 is set to “L” and the second P-type MOS transistor 222 is turned on. At this time, if the logical level of the second wiring 206 is “H” (the logical level of the first wiring 204 is “L”), the display data output line OUT remains “L”. On the other hand, if the logical level of the second wiring 206 is “L” (the logical level of the first wiring 204 is “H”), the display data output line OUT becomes “H”. In this way, the display data can be read out simultaneously from the display data RAM 160 in units of one line.
[0068]
(Column address decoder and row address decoder)
Next, a description will be given of a column address decoder 144 that realizes double-width display in the horizontal direction by designating the bit line pair B1 and / B1 connected to the memory cell having such a configuration. Note that the row address decoder 152 has the same configuration, so that the double word display in the vertical direction can be realized by designating the first word line W1. Therefore, description of the row address decoder 152 is omitted.
[0069]
FIG. 9 shows an outline of the configuration of the column address decoder 144. Here, the description will be given on the assumption that the column address decoder 144 specifies a column address (column position, column number) by the input column address data CA0 to CA9. That is, the bit line pair B1, / B1 corresponding to the column position specified by the 10-bit input column address data CA0 to CA9 is selected by the column address decoder 144.
[0070]
The column address decoder 144 includes a least significant bit generation circuit 240 and a decoding circuit 242. The least significant bit generation circuit 240 receives the least significant bit CA0 of the input column address data. Then, the least significant bit generation circuit 240 generates an inverted least significant bit signal XA0 and a non-inverted least significant bit signal TA0 based on the double-size display control signal SEL.
[0071]
More specifically, when the least significant bit generation circuit 240 is set to the first display control mode by the double-size display control signal SEL, the least significant bit generation circuit 240 converts the inverted signal of the least significant bit CA0 of the input column address data into the least significant bit. The signal XA0 and the non-inverted signal of the least significant bit CA0 are output as the non-inverted least significant bit signal TA0, respectively. Thereby, based on the input column address data CA1 to CA9 including the least significant bit CA0 of the input column address data, only one column position is selected. One-bit display data is written to the memory cell at the selected one column position. On the other hand, when the least significant bit generation circuit 240 is set to the second display control mode by the double-size display control signal SEL, regardless of the least significant bit CA0 of the input column address data, the inverted least significant bit signal XA0 and the positive least significant bit signal XA0 are output. Inverted least significant bit signal TA0 is fixed and output at a given logic level "H" or "L". In this case, the input column address data is actually decoded by the input column address data CA1 to CA9 excluding the least significant bit CA0, so that two column positions are selected for the input column address data. One-bit display data is written to the memory cells at the two selected column positions.
[0072]
The inverted least significant bit signal XA0, the non-inverted least significant bit signal TA0, and the input column address data CA1 to CA9 are input to the decode circuit 242. The decode circuit 242 specifies one or a plurality of column positions based on the 11-bit column address signal.
[0073]
The double-size display control signal SEL is output from the mode setting register 250. The mode setting register 250 is provided outside the column address decoder 144, for example. In the mode setting register 250, for example, a mode setting command (display command in a broad sense) from the MPU 50 is set. The content of the command set in the mode setting register 250 is decoded and output as the double-size display control signal SEL. The mode setting command instructs normal display, double-size display, and the like.
[0074]
In FIG. 9, the mode setting register 250 is provided for each of the column address decoder 144 and the row address decoder 152. However, the mode setting register 250 may be provided commonly to the column address decoder 144 and the row address decoder 152. In this case, the mode setting register 250 outputs a column address and a row address (first and second) double-size display control signals to the column address decoder 144 and the row address decoder 152.
[0075]
FIG. 10 shows a configuration example of the least significant bit generation circuit 240 shown in FIG. The least significant bit generation circuit 240 can be realized by a very simple logic circuit as a selector circuit whose switching is controlled by the double-size display control signal SEL.
[0076]
FIG. 11 shows a truth table of the least significant bit generation circuit 240 shown in FIG. When the logical level of the double-size display control signal SEL is “H”, the normal least significant bit signal TA0 and the inverted least significant bit signal XA0 are used as the normal display mode (first display control mode). The logic level of the lower bit CA0 is output as it is. On the other hand, when the logic level of the double-size display control signal SEL is “L”, the normal least significant bit signal TA0 and the inverted least significant bit signal XA0 are used as the double-size display mode (second display control mode). A fixed logic level is output regardless of the logic level of the least significant bit CA0. In the least significant bit generation circuit 240 shown in FIG. 10, in the second display control mode, the non-inversion least significant bit signal TA0 has a fixed logic level “H”, and the inverted least significant bit signal XA0 has a fixed logic level “H”. Is output.
[0077]
FIG. 12 illustrates an example of a configuration of the decode circuit 242. In FIG. 12, the decoding circuit 242 is realized by a ROM decoder. That is, decode circuit 242 includes an N-type MOS transistor in which one of the 11-bit column address signal lines shown in FIG. 10 is connected to the gate. The source and drain of the N-type MOS transistor are inserted into a precharge line. One end of the precharge line is precharged to a logic level “H” in the precharge circuit 260 at a timing specified by a given precharge signal. Then, the output of each precharge circuit is associated with each column position. For example, in FIG. 12, when the logical level of the non-inverting least significant bit signal TA0 is “H”, the N-type MOS transistor connected to each precharge line of the column position (column address, column number) 001, 011, 101 Turns on. The N-type MOS transistor connected to the inverted least significant bit signal XA0 is turned off. According to the logic levels of the column address signals CA1 to CA9, only the lines in which all the N-type MOS transistors connected in series are turned on conduct to the ground level. As a result, only one output of each precharge circuit 260 becomes the logic level "H", and the column position is selected.
[0078]
FIG. 13 shows a truth table of the column address decoder 144 shown in FIG. When input column address data CA0 to CA9 are input to the column address decoder 144 having the configuration described so far, the column position (column address) selected according to the logical level of the double-size display control signal SEL is shown. . That is, when the normal display mode (first display control mode) is selected by the double-size display control signal SEL, a corresponding column address is selected for one input column address data. When the double-size display mode (second display control mode) is selected by the double-size display control signal SEL, adjacent column addresses are simultaneously selected for one input column address data. That is, in the double-size display mode, decoding is performed using the input column address data CA1 to CA9 excluding the least significant bit CA0 of the input column address data. Then, display data for one dot is written to the memory cell of the display data RAM specified by the simultaneously selected adjacent column address.
[0079]
Although the decoding circuit 242 is realized by a ROM decoder, the present invention is not limited to this. For example, it can be realized by the following logic circuit.
[0080]
FIG. 14 illustrates a configuration example of a decoding circuit having a function substantially equivalent to that of the decoding circuit 242. The decode circuit 280 in FIG. 14 outputs a column selection signal XCSL [0: 3] for designating a column position based on the input column address data CA0 to CA9, and a write signal for writing display data to each column. XWE [0: 1] is output. When the logic level of the column selection signal XCSL [0] is “L”, it indicates that the column position (column address) “0” is selected. Similarly, when the logic level of the column selection signal XCSL [i] (1 ≦ i ≦ 3, i is an integer) is “L”, it indicates that the column position (column address) “i” is selected. The write signal XWE [0] is a write pulse shared by the column positions “0” and “1”. The write signal XWE [1] is a write pulse shared by the column positions “2” and “3”. In FIG. 14, the inverted signal of the input column address data CA1 is XA1, and the non-inverted signal is TA1.
[0081]
FIGS. 15A and 15B show an example of a timing chart of the decoding circuit 280 in the normal display mode and the double-width display mode. In the normal display mode, as shown in FIG. 15A, the inverted least significant bit signal XA0 and the non-inverted least significant bit signal TA0 are input with their logic inverted. As a result, the column address “0” is selected in the period T0, the column address “1” in the period T1, the column address “2” in the period T2, and the column address “3” in the period T3. Therefore, at the timing when the write signal XWE [0] becomes active in the period T0, display data for one dot is written to the column address “0”. At the timing when the write signal XWE [0] becomes active in the period T1, display data for one dot is written to the column address “1”. At the timing when the write signal XWE [1] becomes active in the period T2, display data for one dot is written to the column address “2”. Further, at the timing when the write signal XWE [1] becomes active in the period T3, display data for one dot is written to the column address “3”.
[0082]
On the other hand, in the double-width display mode, as shown in FIG. 15B, the inverted least significant bit signal XA0 and the non-inverted least significant bit signal TA0 are fixed to the logic level “L” and input. As a result, the column addresses "0" and "1" are simultaneously selected in the period T10, and the column addresses "2" and "3" are simultaneously selected in the period T11. Therefore, at the timing when the write signal XWE [0] becomes active in the period T10, display data for one dot is written to the column addresses “0” and “1”. Further, at the timing when the write signal XWE [1] becomes active in the period T11, display data for one dot is written to the column addresses “2” and “3”.
[0083]
Although the column address has been described here, the row address can be similarly configured by replacing “column” with “row”.
[0084]
In the configuration described above, when the content of the mode setting register is switched to the double-size display mode, at least one adjacent address of the column address and the row address is selected at the same time, and FIG. As shown in (1), one dot of display data is written. Thereby, double-width display can be performed by driving the display data written in the display data RAM by the conventional display panel driving method.
[0085]
By the way, by configuring the mode setting register so as to be switchable between the normal display mode and the double-width display mode as described above, the amount of display data can be reduced as compared with the past when window display is performed in the display area. be able to.
[0086]
FIGS. 16A and 16B are explanatory diagrams of an example of writing display data when window display is performed. Consider a case where a window display area 310 is set in a display area 300 of a display panel as shown in FIG. The window display area 310 is set as, for example, a rectangular display area specified by a start address SA and an end address EA. In this case, the MPU 50 may write the display data of the window display area into the storage area of the display data RAM 160 corresponding to the start address SA and the end address EA. An area of the display area 300 other than the window display area 310 is a background display area 320. Heretofore, the display data of the background display area 320 has been written to the display data RAM by the MPU in correspondence with the background color one dot at a time. That is, the display data of the window display area 310 and the background display area 320 has been written to the display data RAM by the MPU one dot at a time.
[0087]
However, according to the present embodiment, as shown in FIG. 16B, in the storage area of the display data RAM 160 corresponding to the window display area 310, writing is performed dot by dot in the normal display mode, and the display corresponding to the background display area 320 is performed. In the storage area of the data RAM 160, display data corresponding to the background color can be written to the display data RAM 160 in the double-size display mode. Thus, the amount of data transferred from the MPU 50 to the X driver IC 64 including the display data RAM 160 can be significantly reduced. For example, when writing display data corresponding to a background color in the quadruple-size display mode, the amount of transferred data can be suppressed to nearly one quarter, and power consumption can be reduced.
[0088]
Note that the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the present invention.
[0089]
Further, in the invention according to the dependent claims of the present invention, a configuration in which some of the constituent elements of the dependent claims are omitted may be adopted. In addition, a main part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an outline of a configuration of a display driving circuit according to an embodiment.
FIGS. 2A to 2D are schematic diagrams of a write operation to a display data RAM.
FIG. 3 is a block diagram of an electronic device to which the display drive circuit of the embodiment is applied.
FIG. 4 is a diagram showing an example in which an MPU and a display unit are mounted on a mobile phone.
FIGS. 5A and 5B are explanatory diagrams of the effect of double-size display according to the present embodiment.
FIG. 6 is a block diagram of an X driver IC.
FIG. 7 is a schematic circuit diagram of a display data RAM and its peripheral circuits.
FIG. 8 is a circuit diagram of a memory cell.
FIG. 9 is a block diagram showing an outline of a configuration of a column address decoder.
FIG. 10 is a circuit diagram showing a configuration example of a least significant bit generation circuit.
FIG. 11 is a diagram showing a truth table of the least significant bit generation circuit shown in FIG. 10;
FIG. 12 is a circuit diagram illustrating an example of a configuration of a decoding circuit.
FIG. 13 is a diagram showing a truth table of the column address decoder.
FIG. 14 is a circuit diagram of another decoding circuit having a function equivalent to that of the decoding circuit.
FIGS. 15A and 15B are timing diagrams of a decoding circuit.
FIGS. 16A and 16B are explanatory diagrams of an example of writing display data of a window display.
[Explanation of symbols]
10 display drive circuit (driver), 20 display data RAM (memory), 30 electrode drive circuit, 40 data write circuit, 42 row address decoder,
44 column address decoder

Claims (13)

表示データに基づいて表示部を駆動する表示駆動回路であって、
前記表示部の表示エリアの各画素に対応して、ロウアドレス及びカラムアドレスにより特定される記憶領域に表示データを記憶するメモリと、
前記ロウアドレス及び前記カラムアドレスのうち少なくとも一方の隣り合うアドレスを同時選択して特定された前記メモリの複数ドット分の記憶領域に、１ドット分の表示データを書き込むデータ書込回路と、
前記メモリから読み出された表示データに基づいて前記表示部の電極を駆動する電極駆動回路と、
を含むことを特徴とする表示駆動回路。A display drive circuit that drives a display unit based on display data,
A memory for storing display data in a storage area specified by a row address and a column address, corresponding to each pixel of a display area of the display unit;
A data writing circuit for writing display data for one dot in a storage area for a plurality of dots in the memory specified by simultaneously selecting at least one adjacent address among the row address and the column address;
An electrode drive circuit that drives an electrode of the display unit based on display data read from the memory;
A display driving circuit comprising: 請求項１において、
前記データ書込回路は、
入力カラムアドレスデータに基づいて前記メモリのカラム位置を特定するカラムアドレスデコーダを含み、
前記カラムアドレスデコーダは、
第１の倍角表示制御信号に基づく第１の表示制御モードでは、前記入力カラムアドレスデータの最下位ビットの正転レベル及び反転レベルを含むカラムアドレスに基づいて前記メモリのカラム位置を特定し、
前記第１の倍角表示制御信号に基づく第２の表示制御モードでは、前記入力カラムアドレスデータの最下位ビットを除くカラムアドレスに基づいて前記メモリのカラム位置を特定することを特徴とする表示駆動回路。In claim 1,
The data writing circuit includes:
A column address decoder for specifying a column position of the memory based on input column address data,
The column address decoder,
In a first display control mode based on a first double-size display control signal, a column position of the memory is specified based on a column address including a non-inversion level and an inversion level of a least significant bit of the input column address data;
In a second display control mode based on the first double-size display control signal, a column drive position of the memory is specified based on a column address excluding a least significant bit of the input column address data. . 請求項１又は２において、
前記データ書込回路は、
入力ロウアドレスデータに基づいて前記メモリのロウ位置を特定するロウアドレスデコーダを含み、
前記ロウアドレスデコーダは、
第２の倍角表示制御信号に基づく第１の表示制御モードでは、前記入力ロウアドレスデータの最下位ビットの正転レベル及び反転レベルを含むロウアドレスに基づいて前記メモリのロウ位置を特定し、
前記第２の倍角表示制御信号に基づく第２の表示制御モードでは、前記入力ロウアドレスデータの最下位ビットを除くロウアドレスに基づいて前記メモリのロウ位置を特定することを特徴とする表示駆動回路。In claim 1 or 2,
The data writing circuit includes:
A row address decoder for specifying a row position of the memory based on input row address data;
The row address decoder comprises:
In a first display control mode based on a second double-size display control signal, a row position of the memory is specified based on a row address including a non-inversion level and an inversion level of the least significant bit of the input row address data;
In a second display control mode based on the second double-size display control signal, a row driving circuit of the memory is specified based on a row address excluding a least significant bit of the input row address data. . 請求項１乃至３のいずれかにおいて、
第１又は第２の表示制御モードに設定するためのモード設定レジスタを含み、
前記モード設定レジスタの設定内容に応じて、（Ｋロウ×Ｌカラム）（Ｋ、Ｌは正の整数）分の表示データをｎ（ｎは２以上の整数）倍角して、（Ｍロウ×Ｎカラム）（Ｋ×Ｌ＜Ｍ×Ｎ、かつＫはＭ以上の整数、ＬはＮ以上の整数）分の表示エリアを有する表示部を駆動することを特徴とする表示駆動回路。In any one of claims 1 to 3,
A mode setting register for setting to the first or second display control mode,
In accordance with the setting contents of the mode setting register, display data for (K rows × L columns) (K and L are positive integers) is multiplied by n (n is an integer of 2 or more) to obtain (M rows × N A display driving circuit for driving a display portion having a display area of (column) (K × L <M × N, and K is an integer of M or more and L is an integer of N or more). 請求項１乃至３のいずれかにおいて、
第１又は第２の表示制御モードに設定するためのモード設定レジスタを含み、
前記第１の表示制御モードで前記表示エリアの背景以外の部分の表示データが前記メモリに書き込まれ、前記第２の表示制御モードで前記表示部の表示エリアの背景部分の表示データが前記メモリに書き込まれることを特徴とする表示駆動回路。In any one of claims 1 to 3,
A mode setting register for setting to the first or second display control mode,
In the first display control mode, display data of a portion other than the background of the display area is written to the memory, and in the second display control mode, display data of a background portion of the display area of the display unit is stored in the memory. A display driver circuit to which data is written. 表示データに基づいて表示部を駆動する表示駆動回路であって、
モードを切り替えるためのモード設定レジスタを含み、
前記モード設定レジスタの設定内容に応じて、（Ｋロウ×Ｌカラム）（Ｋ、Ｌは正の整数）分の表示データをｎ倍角して、（Ｍロウ×Ｎカラム）（Ｋ×Ｌ＜Ｍ×Ｎ、かつＫはＭ以上の整数、ＬはＮ以上の整数）分の表示エリアを有する表示部を駆動することを特徴とする表示駆動回路。A display drive circuit that drives a display unit based on display data,
Includes a mode setting register for switching modes,
In accordance with the setting contents of the mode setting register, display data for (K rows × L columns) (K and L are positive integers) is multiplied by n times, and (M rows × N columns) (K × L <M XN and K is an integer greater than or equal to M and L is an integer greater than or equal to N). 表示データに基づいて表示部を駆動する表示駆動回路であって、
モードを切り替えるためのモード設定レジスタを含み、
前記モード設定レジスタの設定内容に応じて、少なくとも前記表示部の表示エリアの背景部分を、ｎ（ｎは２以上の整数）倍角された表示データに基づき駆動することを特徴とする表示駆動回路。A display drive circuit that drives a display unit based on display data,
Includes a mode setting register for switching modes,
A display driving circuit, wherein at least a background portion of a display area of the display unit is driven based on display data multiplied by n (n is an integer of 2 or more) in accordance with setting contents of the mode setting register. 互いに交差する第１の電極及び第２の電極により特定される画素と、
前記第２の電極を駆動する走査電極駆動回路と、
前記第１の電極を駆動する請求項１乃至７いずれか記載の表示駆動回路と、
を含むことを特徴とする電気光学装置。A pixel specified by a first electrode and a second electrode that intersect each other;
A scan electrode drive circuit for driving the second electrode;
The display drive circuit according to claim 1, wherein the display drive circuit drives the first electrode;
An electro-optical device comprising: 互いに交差する第１及び第２の電極により特定される画素を含む表示パネルと、
前記第２の電極を駆動する走査電極駆動回路と、
前記第１の電極を駆動する請求項１乃至７いずれか記載の表示駆動回路と、
を含むことを特徴とする電気光学装置。A display panel including pixels identified by first and second electrodes that intersect each other;
A scan electrode drive circuit for driving the second electrode;
The display drive circuit according to claim 1, wherein the display drive circuit drives the first electrode;
An electro-optical device comprising: 請求項８又は９記載の電気光学装置と、
前記電気光学装置に供給される表示データを生成する表示データ生成回路と、
を含むことを特徴とする電子機器。An electro-optical device according to claim 8 or 9,
A display data generation circuit that generates display data supplied to the electro-optical device;
An electronic device comprising: 表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、前記表示部を駆動する表示駆動方法であって、
前記メモリの記憶領域を複数ドット分同時選択し、
同時選択された複数ドット分の記憶領域に１ドット分の表示データを書き込み、
少なくとも同時選択された複数ドット分の記憶領域に記憶された表示データに基づいて前記表示部を駆動することを特徴とする表示駆動方法。A display driving method for driving the display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of the display unit,
Simultaneously select the storage area of the memory for a plurality of dots,
The display data for one dot is written into the storage area for a plurality of dots selected at the same time,
A display driving method, wherein the display unit is driven based on display data stored in a storage area of at least a plurality of dots selected at the same time. 表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、前記表示部を駆動する表示駆動方法であって、
第１の表示制御モードに設定されている状態では、１ドット分の表示データを記憶する前記メモリの記憶領域に１ドット分の表示データを書き込むと共に、第２の表示制御モードに設定されている状態では、同時選択された複数ドット分の記憶領域に１ドット分の表示データを書き込み、
前記第１又は第２の表示制御モードで前記メモリに書き込まれた（Ｋロウ×Ｌカラム）（Ｋ、Ｌは正の整数）分の表示データをｎ倍角した表示データに基づいて、（Ｍロウ×Ｎカラム）（Ｋ×Ｌ＜Ｍ×Ｎ、かつＫはＭ以上の整数、ＬはＮ以上の整数）分の表示エリアを有する表示部を駆動することを特徴とする表示駆動方法。A display driving method for driving the display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of the display unit,
In the state where the display mode is set to the first display control mode, the display data for one dot is written in the storage area of the memory for storing the display data for one dot, and the second display control mode is set. In the state, display data for one dot is written in the storage area for a plurality of dots selected at the same time,
Based on the display data obtained by multiplying the display data of (K rows × L columns) (K and L are positive integers) into the memory in the first or second display control mode by n times, (M rows A display driving method comprising: driving a display section having a display area for (× N columns) (K × L <M × N, and K is an integer of M or more and L is an integer of N or more). 表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、表示部を駆動する表示駆動方法であって、
１ドット分の表示データを記憶する前記メモリの記憶領域に、前記表示部の表示エリアの背景以外の部分の１ドット分の表示データを書き込むと共に、前記メモリの記憶領域を複数ドット分同時選択して前記表示部の表示エリアの背景部分の１ドット分の表示データを書き込み、
前記メモリに記憶された表示データに基づいて表示部を駆動することを特徴とする表示駆動方法。A display driving method for driving a display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of a display area,
In the storage area of the memory for storing the display data of one dot, the display data of one dot of the portion other than the background of the display area of the display section is written, and the storage area of the memory is simultaneously selected for a plurality of dots. Writing display data for one dot in the background portion of the display area of the display unit,
A display driving method, comprising driving a display unit based on display data stored in the memory.

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