JP2004133352A - Display driving circuit, electro-optic device, electronic equipment and display driving method - Google Patents
Display driving circuit, electro-optic device, electronic equipment and display driving method Download PDFInfo
- Publication number
- JP2004133352A JP2004133352A JP2002300264A JP2002300264A JP2004133352A JP 2004133352 A JP2004133352 A JP 2004133352A JP 2002300264 A JP2002300264 A JP 2002300264A JP 2002300264 A JP2002300264 A JP 2002300264A JP 2004133352 A JP2004133352 A JP 2004133352A
- Authority
- JP
- Japan
- Prior art keywords
- display
- data
- memory
- display data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明は表示駆動回路、電気光学装置、電子機器及び表示駆動方法に関する。
【0002】
【従来の技術】
近年、通信網を介して受信されるコンテンツを表示可能に構成された携帯電話機(広義には携帯機器、又は電子機器)が急速に普及している。これに伴い、携帯電話機で受信できるコンテンツの種類も増加し、更に携帯電話機の普及を促している。その一方で、携帯電話機の開発が進み、その機能はより多機能化している。例えば、使い易さを向上させて、より多くの情報をより鮮明に表示するために表示ドット数が多い次世代型の携帯電話機が開発されている。従って、表示画面のサイズの拡大が制約される携帯電話機において、液晶画面に代表される表示画面のドットがより細かくなっている。そのため、従来型の携帯電話機の表示画面に合わせて作成されたコンテンツを次世代型の携帯電話機に表示させた場合、非常に小さく表示されてしまう。
【0003】
そこで、コンテンツの情報を拡大表示するため、表示画面(表示部)において、いわゆる倍角表示を行うことが行われる。倍角表示の機能は、例えば表示部を駆動する表示駆動回路において実現される。
【0004】
表示駆動回路は、表示画面の表示領域に対応した表示メモリを内蔵することで、低消費電力化を図ることができる。この表示メモリを内蔵した表示駆動回路において例えば4倍角表示を行う第1の手法として、コンテンツの表示情報を縦2倍及び横2倍にした表示データを表示メモリに書き込むことが考えられる。また、表示メモリを内蔵した表示駆動回路において例えば4倍角表示を行う第2の手法として、コンテンツの表示情報の1ドット分のデータを縦方向及び横方向に2回ずつ表示メモリに書き込むことが考えられる。
【0005】
【特許文献1】
特開2001−222249号公報
【0006】
【発明が解決しようとする課題】
しかしながら、第1の手法では、本来の表示データ量の4倍のデータを表示メモリに書き込むため、データ量が多くなってしまう。そのため、表示メモリに書き込むためのクロックが多く必要となり、クロックの周波数を大きくし、低消費電力化を阻害するという問題がある。
【0007】
また第2の手法では、少ないデータ量で横方向の倍角表示が可能となるが、データのセットアップ時間に余裕がなくなり、表示ドット数の増加に伴い高速化が困難になるという問題がある。また縦方向の倍角表示を行うためには、更に付加回路が必要となってしまう。
【0008】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、より簡素な構成で、低消費電力化を維持して倍角表示を行うことができる表示駆動回路、電気光学装置、電子機器及び表示駆動方法を提供することにある。
【0009】
【課題を解決するための手段】
上記課題を解決するために本発明は、表示データに基づいて表示部を駆動する表示駆動回路であって、前記表示部の表示エリアの各画素に対応して、ロウアドレス及びカラムアドレスにより特定される記憶領域に表示データを記憶するメモリと、前記ロウアドレス及び前記カラムアドレスのうち少なくとも一方の隣り合うアドレスを同時選択して特定された前記メモリの複数ドット分の記憶領域に、1ドット分の表示データを書き込むデータ書込回路と、前記メモリから読み出された表示データに基づいて前記表示部の電極を駆動する電極駆動回路とを含む表示駆動回路に関係する。
【0010】
ここで、データ書込回路により、同時選択された複数ドット分の記憶領域に1ドット分の表示データが書き込まれるとは、当該複数ドット分の記憶領域に同じ表示データが書き込まれることを意味する。また1ドットとは、複数の画素(例えばR、G、Bの各画素)をひとまとまりにしたものと言うことができる。
【0011】
本発明においては、メモリに記憶された表示データに基づいて表示部を駆動する表示駆動回路では、表示エリアの各画素に対応したメモリの記憶領域に表示データが記憶される。そしてメモリの記憶領域が、ロウアドレス及びカラムアドレスにより特定される。メモリに表示データを書き込む際に、ロウアドレス及びカラムアドレスのうち少なくとも一方の隣り合うアドレスを同時選択し、複数ドット分の記憶領域に、1ドット分の表示データ(同じ表示データ)を書き込む。こうすることで、これまでの表示駆動方法を変更することなく、n倍角表示を実現することができる。しかも、メモリに書き込まれるデータ量を増加させないので、メモリへの書き込みに必要なクロックを増やすことなく低消費電力化を維持することができる。
【0012】
また本発明に係る表示駆動回路では、前記データ書込回路は、入力カラムアドレスデータに基づいて前記メモリのカラム位置を特定するカラムアドレスデコーダを含み、前記カラムアドレスデコーダは、第1の倍角表示制御信号に基づく第1の表示制御モードでは、前記入力カラムアドレスデータの最下位ビットの正転レベル及び反転レベルを含むカラムアドレスに基づいて前記メモリのカラム位置を特定し、前記第1の倍角表示制御信号に基づく第2の表示制御モードでは、前記入力カラムアドレスデータの最下位ビットを除くカラムアドレスに基づいて前記メモリのカラム位置を特定することができる。
【0013】
本発明においては、カラムアドレスデコーダにおいて、第1の表示制御モードでは、入力カラムアドレスデータの最下位ビットを含むカラムアドレスに基づいて表示データが書き込まれるメモリのカラム位置が特定される。またカラムアドレスデコーダにおいて、第2の表示制御モードでは、入力カラムアドレスデータの最下位ビットを除くカラムアドレスに基づいて表示データが書き込まれるメモリのカラム位置が特定される。したがって、カラムアドレスデコーダの最下位ビットの切り替え制御のみで複数ドット分のメモリの記憶領域を特定することができるので、最低限の設計変更コストでカラム方向の倍角表示を実現することができる。
【0014】
また本発明に係る表示駆動回路では、前記データ書込回路は、入力ロウアドレスデータに基づいて前記メモリのロウ位置を特定するロウアドレスデコーダを含み、前記ロウアドレスデコーダは、第2の倍角表示制御信号に基づく第1の表示制御モードでは、前記入力ロウアドレスデータの最下位ビットの正転レベル及び反転レベルを含むロウアドレスに基づいて前記メモリのロウ位置を特定し、前記第2の倍角表示制御信号に基づく第2の表示制御モードでは、前記入力ロウアドレスデータの最下位ビットを除くロウアドレスに基づいて前記メモリのロウ位置を特定することができる。
【0015】
本発明においては、ロウアドレスデコーダにおいて、第1の表示制御モードでは、入力ロウアドレスデータの最下位ビットを含むロウアドレスに基づいて表示データが書き込まれるメモリのロウ位置が特定される。またロウアドレスデコーダにおいて、第2の表示制御モードでは、入力ロウアドレスデータの最下位ビットを除くロウアドレスに基づいて表示データが書き込まれるメモリのロウ位置が特定される。したがって、ロウアドレスデコーダの最下位ビットの切り替え制御のみで複数ドット分のメモリの記憶領域を特定することができるので、最低限の設計変更コストでロウ方向の倍角表示を実現することができる。
【0016】
また本発明に係る表示駆動回路では、第1又は第2の表示制御モードに設定するためのモード設定レジスタを含み、前記モード設定レジスタの設定内容に応じて、(Kロウ×Lカラム)(K、Lは正の整数)分の表示データをn(nは2以上の整数)倍角して、(Mロウ×Nカラム)(K×L<M×N、かつKはM以上の整数、LはN以上の整数)分の表示エリアを有する表示部を駆動することができる。
【0017】
本発明によれば、表示エリアのドット数が少ないコンテンツの表示データを用いて、表示エリアのドット数が多い表示部に表示させた場合、コンテンツのサイズを大きくすることができるので、各種サイズのコンテンツが混在した場合であっても、最適なサイズでコンテンツを閲覧することができる。
【0018】
また本発明に係る表示駆動回路では、第1又は第2の表示制御モードに設定するためのモード設定レジスタを含み、前記第1の表示制御モードで前記表示エリアの背景以外の部分の表示データが前記メモリに書き込まれ、前記第2の表示制御モードで前記表示部の表示エリアの背景部分の表示データが前記メモリに書き込まれてもよい。
【0019】
本発明によれば、背景部分のデータ量を大幅に削減することができるので、低消費電力化を図ることができる。
【0020】
また本発明は、表示データに基づいて表示部を駆動する表示駆動回路であって、モードを切り替えるためのモード設定レジスタを含み、前記モード設定レジスタの設定内容に応じて、(Kロウ×Lカラム)(K、Lは正の整数)分の表示データをn倍角して、(Mロウ×Nカラム)(K×L<M×N、かつKはM以上の整数、LはN以上の整数)分の表示エリアを有する表示部を駆動すること表示駆動回路に関係する。
【0021】
また本発明は、表示データに基づいて表示部を駆動する表示駆動回路であって、モードを切り替えるためのモード設定レジスタを含み、前記モード設定レジスタの設定内容に応じて、少なくとも前記表示部の表示エリアの背景部分を、n(nは2以上の整数)倍角された表示データに基づき駆動する表示駆動回路に関係する。
【0022】
また本発明は、互いに交差する第1の電極及び第2の電極により特定される画素と、前記第2の電極を駆動する走査電極駆動回路と、前記第1の電極を駆動する上記いずれか記載の表示駆動回路とを含む電気光学装置に関係する。
【0023】
また本発明は、互いに交差する第1及び第2の電極により特定される画素を含む表示パネルと、前記第2の電極を駆動する走査電極駆動回路と、前記第1の電極を駆動する上記いずれか記載の表示駆動回路とを含む電気光学装置に関係する。
【0024】
本発明によれば、低コストで、低消費電力化を維持して、倍角表示を行うことができる電気光学装置を提供することができる。
【0025】
また本発明は、上記記載の電気光学装置と、前記電気光学装置に供給される表示データを生成する表示データ生成回路とを含む電子機器に関係する。
【0026】
本発明によれば、低コストで、低消費電力化を維持して、倍角表示を行うことができる電子機器を提供することができる。
【0027】
また本発明は、表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、前記表示部を駆動する表示駆動方法であって、前記メモリの記憶領域を複数ドット分同時選択し、同時選択された複数ドット分の記憶領域に1ドット分の表示データを書き込み、少なくとも同時選択された複数ドット分の記憶領域に記憶された表示データに基づいて前記表示部を駆動する表示駆動方法に関係する。
【0028】
また本発明は、表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、前記表示部を駆動する表示駆動方法であって、第1の表示制御モードに設定されている状態では、1ドット分の表示データを記憶する前記メモリの記憶領域に1ドット分の表示データを書き込むと共に、第2の表示制御モードに設定されている状態では、同時選択された複数ドット分の記憶領域に1ドット分の表示データを書き込み、前記第1又は第2の表示制御モードで前記メモリに書き込まれた(Kロウ×Lカラム)(K、Lは正の整数)分の表示データをn倍角した表示データに基づいて、(Mロウ×Nカラム)(K×L<M×N、かつKはM以上の整数、LはN以上の整数)分の表示エリアを有する表示部を駆動する表示駆動方法に関係する。
【0029】
また本発明は、表示部の表示エリアの各画素に対応付けられた記憶領域を有するメモリに記憶された表示データに基づいて、表示部を駆動する表示駆動方法であって、1ドット分の表示データを記憶する前記メモリの記憶領域に、前記表示部の表示エリアの背景以外の部分の1ドット分の表示データを書き込むと共に、前記メモリの記憶領域を複数ドット分同時選択して前記表示部の表示エリアの背景部分の1ドット分の表示データを書き込み、前記メモリに記憶された表示データに基づいて表示部を駆動する表示駆動方法に関係する。
【0030】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0031】
(表示駆動回路の構成)
図1に、本実施形態における表示駆動回路の構成の概要を示す。本実施形態における表示駆動回路(ドライバ)10は、表示データRAM(Random Access Memory)(広義には、表示メモリ。更に広義にはメモリ)20を内蔵する。表示データRAM20の各記憶領域は、駆動対象となる表示部の表示エリアの各画素に対応付けられている。より具体的には、表示データRAM20は互いに交差するロウ(row)アドレス線及びカラム(column)アドレス線により特定される記憶領域(メモリセル)を有し、隣接する第1及び第2の画素同士は隣接する第1及び第2のロウアドレス線又は隣接する第1及び第2のカラムアドレス線に接続されている。
【0032】
また表示駆動回路10は、表示データRAM20に記憶された表示データに基づいて、表示部の電極(信号電極、セグメント電極)を駆動する電極駆動回路30を含む。更に表示駆動回路10は、表示データRAM20への表示データの書き込みを制御するデータ書込回路40を含む。より具体的には、データ書込回路40は、ロウアドレスデコーダ42と、カラムアドレスデコーダ44とを含む。ロウアドレスデコーダ42は、入力ロウアドレスデータに基づいて表示データRAM20のロウアドレス線の選択制御を行う。カラムアドレスデコーダ44は、入力カラムアドレスデータに基づいて表示データRAM20のカラムアドレス線の選択制御を行う。
【0033】
表示駆動回路10は、所与の倍角表示制御信号により、第1又は第2の表示制御モードに切り替え可能に構成されている。第1の表示制御モードでは、表示駆動回路10は、通常表示用(1倍角表示用)の表示データに基づいて表示部を駆動する。従って、第1の表示制御モードでは通常表示が行われる。第2の表示制御モードでは、表示駆動回路10は、通常表示用の表示データをn(nは2以上の整数)倍角したn倍角表示用の表示データに基づいて表示部を駆動する。従って、第2の表示制御モードではn倍角表示が行われる。そのため表示駆動回路10では、所与の倍角表示制御信号に応じてデータ書込回路40の機能が切り替えられる。
【0034】
データ書込回路40は、第1の表示制御モードでは、ロウアドレスデコーダ42及びカラムアドレスデコーダ44において、入力ロウアドレスデータ及び入力カラムアドレスデータに基づいて選択した表示データRAM20の1ドット分の記憶領域を選択し、1ドット分の表示データ(同じ表示データ)を書き込む。ここで、1ドット分の表示データとは、複数の画素(例えばR、G、Bの画素)を1つにまとめたものということができる。一方、第2の表示制御モードでは、データ書込回路40は、ロウアドレスデコーダ42及びカラムアドレスデコーダ44のうち少なくとも一方において、隣り合うアドレス(アドレス線)を同時選択して表示データRAM20の複数ドット分の記憶領域を選択し、選択した複数ドット分の記憶領域に1ドット分の表示データを書き込む。
【0035】
なお倍角表示制御信号は、ロウアドレスデコーダ42及びカラムアドレスデコーダ44に対して、それぞれ別個に入力されることが望ましい。こうすることで、横n倍角表示、縦n倍角表示、縦m倍横n倍角(=m×n倍角)表示を実現することができる。
【0036】
図2(A)〜(D)に、データ書込回路40による表示データRAM20への書き込み動作例を模式的に示す。ここでは、n、mが2の場合を示す。図2(A)は、通常表示(1倍角表示)において、連続するカラムアドレスに順次第1〜第4の表示データが書き込まれる場合を示している。この場合、ロウアドレスデコーダ42及びカラムアドレスデコーダ44は、ロウアドレス用及びカラムアドレス用倍角表示制御信号(第1及び第2の倍角表示制御信号)により、それぞれ第1の表示制御モードに設定される。従って、ロウアドレスデコーダ42は、1つのロウアドレス線を順次選択していく。またカラムアドレスデコーダ44も、1つのカラムアドレス線を順次選択していく。
【0037】
図2(B)は、横2倍角表示動作の場合を示している。この場合、ロウアドレスデコーダ42は、ロウアドレス用倍角表示制御信号(第2の倍角表示制御信号)により第1の表示制御モードに設定され、カラムアドレスデコーダ44は、カラムアドレス用倍角表示制御信号(第1の倍角表示制御信号)により第2の表示制御モードに設定される。従って、ロウアドレスデコーダ42は、1つのロウアドレス線を順次選択していく。またカラムアドレスデコーダ44は、隣接する2つのカラムアドレス線を順次選択していく。これにより、隣接する2つのカラムアドレスの記憶領域ごとに、1ドット分の表示データが順次書き込まれていく。こうすることで、横2倍角された1フレーム分の表示データが生成される。
【0038】
図2(C)は、縦2倍角表示動作の場合を示している。この場合、ロウアドレスデコーダ42は、ロウアドレス用倍角表示制御信号(第2の倍角表示制御信号)により第2の表示制御モードに設定され、カラムアドレスデコーダ44は、カラムアドレス用倍角表示制御信号(第2の倍角表示制御信号)により第1の表示制御モードに設定される。従って、カラムアドレスデコーダ44は、1つのカラムアドレス線を順次選択していく。一方、ロウアドレスデコーダ42は、隣接する2つのロウアドレス線を順次選択していく。これにより、隣接する2つのロウアドレスの記憶領域ごとに、1ドット分の表示データが順次書き込まれていく。こうすることで、縦2倍角された1フレーム分の表示データが生成される。
【0039】
図2(D)は、縦横2倍角(4倍角)表示動作の場合を示している。この場合、ロウアドレスデコーダ42は、ロウアドレス用倍角表示制御信号(第2の倍角表示制御信号)により第2の表示制御モードに設定され、カラムアドレスデコーダ44は、カラムアドレス用倍角表示制御信号(第1の倍角表示制御信号)により第2の表示制御モードに設定される。従って、ロウアドレスデコーダ42は、隣接する2つのロウアドレス線を順次選択していく。またカラムアドレスデコーダ44も、隣接する2つのカラムアドレス線を順次選択していく。これにより、隣接する2つのロウアドレス及び隣接する2つのカラムアドレスの記憶領域ごとに、1ドット分の表示データが順次書き込まれていく。こうすることで、縦及び横に2倍角された1フレーム分の表示データが生成される。
【0040】
このようなデータ書込回路40の機能を切り替える倍角表示制御信号は、例えば外部から入力されたコマンドのデコード結果に基づいて生成される。すなわち、表示駆動回路10に設けられたモード設定レジスタに設定されたコマンドに基づいて生成される。また、モード設定レジスタを含まず、表示データ自身のデコード結果に基づいて倍角表示制御信号を生成するようにしてもよい。
【0041】
以上のように、表示データRAM20に書き込まれた表示データを用いて、電極駆動回路30により表示部を駆動することにより、n倍角表示を行うことができる。この際、表示駆動回路10では、通常表示用表示データを用いて表示データRAM20に書き込みを行うため、表示データのデータ量を増加させることがない。更に、表示データの書き込みクロック等の周波数を大きくする必要がなく低消費電力化を維持することができる。また、ロウアドレスデコーダ42又はカラムアドレスデコーダ44の回路を一部変更するのみで、表示部の電極の駆動方法を新たに変更する必要がなく、最低限の設計変更コストで倍角表示を実現することができるようになる。
【0042】
(電子機器の説明)
図3に、本実施形態における表示駆動回路が適用される電子機器の概略ブロック図である。この電子機器は、MPU(マイクロプロセッサユニット)50と、表示ユニット(広義には電気光学装置、表示部)60とを含む。表示ユニット60は、電気光学素子を有するマトリクスパネルである表示パネル(例えばカラー液晶パネル。広義には、表示部)62と、この表示パネル62を駆動するRAM内蔵のXドライバIC64と、走査用のYドライバIC66とを有する。XドライバIC64として、本実施形態における表示駆動回路が適用され、XドライバIC64が内蔵する表示データRAM65は、図1及び図2に示した表示データRAM20と同様の表示データが記憶される。
【0043】
表示パネル62は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。表示パネル62としては、例えば単純マトリクスパネルで構成でき、この場合、複数のセグメント電極(第1の電極)が形成された第1基板と、コモン電極(第2の電極)が形成された第2基板との間に、液晶が封入される。表示パネル62は薄膜トランジスタ(TFT)、薄膜ダイオード(TFD)等の三端子素子、二端子素子を用いたアクティブマトリクスパネルであっても良い。これらのアクティブマトリクスパネルも、RAM内蔵XドライバIC64により駆動される信号電極(第1の電極)と、YドライバIC(広義には走査電極駆動回路)66により走査駆動される走査電極(第2の電極)を有する。
【0044】
また表示パネル62には、画素が形成されるガラス基板上に、XドライバIC64及びYドライバIC66の少なくとも一方を形成するようにしてもよい。例えば、表示パネル(広義には電気光学装置)62は、第1及び第2の電極により特定される画素と、第1の電極を駆動するXドライバICと、第2の電極を駆動するYドライバICとを含んで構成される。この場合、実装面積を大幅に削減して、電子機器の小型・軽量化に貢献することができる。
【0045】
MPU50から表示ユニット60には、図3に示すように、表示コマンドと、表示データとが供給される。すなわち、MPU50は表示データ生成回路としての機能をも有する。表示コマンドとして代表的なものに、コマンド/データの区別を示す信号A0、反転リセット信号XRES、反転チップセレクト信号XCS、反転リード信号XRD及び反転ライト信号XWR等がある。データD0〜D7は8ビットのコマンドデータ又は表示データであり、コマンド/データ識別信号A0の論理レベルによって区別されている。
【0046】
図4に、図3に示すMPU50及び表示ユニット60を携帯電話機に搭載した例を示している。図4に示すMPU50は、携帯電話機70の制御を司るCPU52を有し、このCPU52にはワークメモリ54が接続されている。携帯電話機70には、アンテナ72を介して受信された信号を復調し、或いはアンテナ72を介して送信される信号を変調する変復調回路74が設けられている。携帯電話機70でのデータ送受信などに必要な操作情報は、操作入力部76を介して入力される。
【0047】
アンテナ72から入力される信号は、変復調回路74を介して復調されてCPU52において信号処理される。CPU52は、操作入力部76からの情報等に基づき、必要によりワークメモリ54を用いて、表示パネル62の表示を行うための各種表示コマンド、或いは表示データを表示ユニット60に出力する。表示コマンドとしては、表示パネル62の表示エリア上にウィンドウ表示を行う領域を例えばスタートアドレスSA及びエンドアドレスEAにより特定される矩形領域として設定するコマンドや、上述の倍角表示を行うためのコマンドなどがある。
【0048】
図5(A)、(B)に、XドライバIC64により倍角表示を行った場合の効果を説明するための図を示す。図5(A)は、従来型の携帯電話機の表示画面の表示エリアに合わせて作成されたコンテンツを、表示ドット数を多くした次世代型の携帯電話機の表示画面の表示エリアに表示させた場合を示している。従来型の携帯電話機が普及した場合、その携帯電話機の表示画面の表示エリアに合わせて作成されたコンテンツも多くなる。その結果、各種世代の携帯電話機の表示画面に対応して、種々のサイズのコンテンツが混在した状態となる。縦方向のドット数H、横方向のドット数Wの表示エリアに合わせて作成されたコンテンツを、縦方向のドット数2H、横方向のドット数2Wの表示エリアを有する次世代型の携帯電話機に表示させた場合、図5(A)に示すようになる。すなわち、表示画面のサイズ拡大が制約されている一方で、表示ドットがより多くなるため、各ドットが高精細となる。そのため、従来型の携帯電話機に合わせて作成されたコンテンツを次世代型の携帯電話機の表示画面に表示させると、コンテンツ自体が小さく表示されてしまう。
【0049】
そこで本実施形態によれば、例えば図5(A)のような表示画面を見たユーザが操作入力部76を介して4倍角表示を行うように指示すると、モードを切り替えて倍角表示を行って例えば図5(B)に示すように4倍角表示される。すなわち、XドライバIC64は、モード設定レジスタを含み、該モード設定レジスタの設定内容に応じて、(Kロウ×Lカラム)(K、Lは正の整数)分の表示データをn倍角して、(Mロウ×Nカラム)(K×L<M×N、かつKはM以上の整数、LはN以上の整数)分の表示エリアを有する表示部を駆動することができる。この際、上述したように表示データRAM65に、隣り合うロウアドレス及び隣り合うカラムアドレスのうち少なくとも一方を同時選択した複数ドット分の記憶領域に1ドット分の表示データを書き込んでn倍角を行う。従って、表示パネルのセグメント電極(第1の電極)及びコモン電極(第2の電極)の駆動方法を一切変更することなく、表示データRAM65への書き込みを制御するだけで、低消費電力を維持しつつ、非常に簡素な構成で倍角表示を行うことができる。
【0050】
(XドライバICの説明)
次に、RAM内蔵のXドライバIC64の構成について具体的に説明する。
【0051】
図6に、XドライバIC64のブロック図を示す。XドライバIC64の入出力回路として、MPUインターフェース100と入出力バッファ102とが設けられている。MPUインターフェース100には、反転チップセレクト信号XCS、コマンド/データの識別信号A0、反転リード信号XRD、反転ライト信号XWR、反転リセット信号XRESなどが入力される。入出力バッファ102には、例えば8ビットのコマンドまたは表示データD0〜D7が入力される。XドライバIC64には、MPUインターフェース100及び入出力バッファ102に接続されたバスライン110が設けられている。
【0052】
バスライン110にはバスホールダ112とコマンドデコーダ114とが接続されている。なお、入出力バッファ102にはステータス設定回路116が接続され、XドライバIC64の動作状態がMPU50に出力されるようになっている。バスライン110は、表示データRAM160のI/Oバッファ162に接続され、表示データRAM160に対して読み出し、書き込みされる表示データが伝送される。
【0053】
XドライバIC64には、上述した表示データRAM160、I/Oバッファ162の他に、MPU系制御回路130、カラムアドレスデコーダ144、ロウアドレスデコーダ152、ドライバ系制御回路170、PWMデコード回路180及び液晶駆動回路190などが設けられている。
【0054】
MPU系制御回路130は、コマンドデコーダ114を介して入力されるMPU50の表示コマンドに基づいて、表示データRAM160に対する読み出し、書き込み動作を制御する。このMPU系制御回路130により制御されるカラムアドレスデコーダ144及びロウアドレスデコーダ152が設けられている。本実施形態では、カラムアドレスデコーダ144は、入力カラムアドレスに基づいて、表示データの書き込み用カラムアドレスと表示データの読み出し用カラムアドレスを指定する。ロウアドレスデコーダ152は、入力ロウアドレスに基づいて、表示データの書き込み用ロウアドレスと表示データの読み出し用ロウアドレスを指定する。
【0055】
またXドライバIC64は、ドライバ系制御回路170により制御されて1ライン毎に表示アドレスを指定する表示アドレス制御回路156を含んでいる。
【0056】
ドライバ系制御回路170は、Xドライバ系制御回路172及びYドライバ系制御回路174を含む。このドライバ系制御回路170は、発振回路176からの発振出力に基づいて階調制御パルスGCP、極性反転信号FR、ラッチパルスLPなどを発生し、MPU系制御回路130とは独立して、表示アドレス制御回路156、PWMデコード回路180、電源制御回路178及びYドライバIC66を制御する。
【0057】
PWMデコード回路180は、表示アドレス制御回路156により指定された表示アドレスに基づいて表示データRAM160より1ライン毎に読み出されるデータをラッチして、極性反転周期に従って階調値に応じたパルス幅の信号を出力する。液晶駆動回路190は、PWMデコード回路180からの信号を、LCD表示系の電圧に応じた電圧にシフトさせ、図3に示す表示パネル62のセグメント電極SEGに供給する。
【0058】
ここで、図6における表示データRAM160が、図1における表示データRAM20に相当する。また図6における液晶駆動回路190が、図1における電極駆動回路30に相当する。また図6におけるMPU系制御回路130及びロウアドレスデコーダ152が、図1におけるデータ書込回路40とロウアドレスデコーダ42とに相当する。更に図6におけるMPU系制御回路130及びカラムアドレスデコーダ144が、図1におけるデータ書込回路40とカラムアドレスデコーダ44とに相当する。更にまた、モード設定レジスタは、コマンドデコーダ114においてデコードされ、その内容が例えばMPU系制御回路130に保持される。
【0059】
図7に、表示データRAM160及びその周辺回路の概略回路図を示す。図7において、第1及び第2行目のメモリセルC10、C11、・・・、C20、C21、・・・が示されている。ここでは説明を簡略化するため、各メモリセルが、表示パネルの各画素に対応しているものとする。
【0060】
この場合、メモリセルC10、C11は、隣り合うカラムアドレスにより指定される。同様にメモリセルC20、C21は、隣り合うカラムアドレスにより指定される。またメモリセルC10、C20は、隣り合うロウアドレスにより指定される。同様にメモリセルC11、C21は、隣り合うロウアドレスにより指定される。このような各メモリセルには、第1及び第2のワード線W1、W2と、ビット線対B1、/B1とが接続されている。
【0061】
カラムアドレスデコーダ144は、ビット線対B1、/B1に接続されたカラムスイッチSW1をオン、オフさせる信号を出力する。ロウアドレスデコーダ152は、第1のワード線W1をアクティブにする信号を出力する。表示アドレス制御回路156は、第2のワード線W2をアクティブにする信号を出力する。
【0062】
カラムアドレスデコーダ144及びロウアドレスデコーダ152は、表示データを書き込むときと、表示データを読み出すときに、カラムアドレス及びロウアドレスを指定する。このアドレス指定によりバスライン110、カラムスイッチSW1を介して、表示データRAM160に対して表示データの読み出し又は書き込みが行われる。
【0063】
表示アドレス制御回路156は、第2のワード線W2を順次1本ずつアクティブにすることで、1ライン上の全メモリセルのデータを表示データ出力線OUTに読み出すものである。この読み出しデータが図6に示すPWMデコード回路180に供給されて液晶駆動に供される。
【0064】
図8に、メモリセルC10の回路図を示す。メモリセルC10は、他のメモリセルと同一の構成を有する。このメモリセルC10は、2つのCMOSインバータ201、202にて構成されるメモリ素子200を有する。2つのCMOSインバータ201、202は、その入出力同士を互いに接続する第1及び第2の配線204、206を有する。第1の配線204とビット線B1との間には第1のN型MOSトランジスタ210が接続される。第1のN型MOSトランジスタ210のゲートは第1のワード線W1に接続されている。同様に、第2の配線206とビット線/B1との間には第2のN型MOSトランジスタ212が接続される。第2のN型MOSトランジスタ212のゲートは第1のワード線W1に接続されている。
【0065】
このようなメモリセルにおいて、ロウアドレスデコーダ152からのアクティブ信号により第1のワード線W1が「H」(第1のワード線W1の電圧に対応する論理レベルが「H」)になると、第1及び第2のN型トランジスタ210、212がオンになる。これにより、メモリセルC10は一対のビット線B1、/B1と接続される。このとき、カラムアドレスデコーダ144からのアクティブ信号によりカラムスイッチSW1がオンしていると、メモリセルC10に対するデータの読み出し、又は書き込みが可能となる。
【0066】
また、電源供給線VDDと表示データ出力線OUTとの間には第1及び第2のP型MOSトランジスタ220、222が接続されている。第1のP型MOSトランジスタ220のゲートは第2の配線206に接続される。第2のP型MOSトランジスタ222のゲートは第2のワード線W2に接続されている。
【0067】
メモリセルC10のデータを表示データ出力線OUTに読み出す前に、この表示データ出力線OUTは「L」(表示データ出力線OUTの電圧に対応する論理レベルが「L」)にプリチャージされている。このプリチャージ動作後に第2のワード線W2を「L」として第2のP型MOSトランジスタ222をオンさせた状態で、表示データ出力線OUTのデータがPWMデコード回路180にてラッチされる。このとき、第2の配線206の論理レベルが「H」(第1の配線204の論理レベルが「L」)であれば表示データ出力線OUTは「L」のままである。一方、第2の配線206の論理レベルが「L」(第1の配線204の論理レベルが「H」)であれば表示データ出力線OUTは「H」となる。このようにして、表示データRAM160からの表示データの読み出しを1ライン単位で一斉に行うことができる。
【0068】
(カラムアドレスデコーダ及びロウアドレスデコーダ)
次にこのような構成のメモリセルに接続されるビット線対B1、/B1を指定して横方向の倍角表示を実現するカラムアドレスデコーダ144について説明する。なお、ロウアドレスデコーダ152についても同様の構成とすることで、第1のワード線W1を指定して縦方向の倍角表示を実現することができる。そのため、ロウアドレスデコーダ152についての説明を省略する。
【0069】
図9に、カラムアドレスデコーダ144の構成の概要を示す。ここで、カラムアドレスデコーダ144は、入力カラムアドレスデータCA0〜CA9により、カラムアドレス(カラム位置、カラム番号)を指定するものとして説明する。すなわち、カラムアドレスデコーダ144により、10ビットの入力カラムアドレスデータCA0〜CA9により特定されたカラム位置に対応したビット線対B1、/B1が選択される。
【0070】
カラムアドレスデコーダ144は、最下位ビット生成回路240と、デコード回路242とを含む。最下位ビット生成回路240には、入力カラムアドレスデータの最下位ビットCA0が入力される。そして最下位ビット生成回路240は、倍角表示制御信号SELに基づいて、反転最下位ビット信号XA0及び正転最下位ビット信号TA0を生成する。
【0071】
より具体的には、最下位ビット生成回路240は、倍角表示制御信号SELにより第1の表示制御モードに設定されたときは、入力カラムアドレスデータの最下位ビットCA0の反転信号を反転最下位ビット信号XA0、最下位ビットCA0の正転信号を正転最下位ビット信号TA0としてそれぞれ出力する。これにより、入力カラムアドレスデータの最下位ビットCA0を含む入力カラムアドレスデータCA1〜CA9入力カラムアドレスデータに基づいて、カラム位置が1つのみ選択される。1ビットの表示データは、選択された1つのカラム位置のメモリセルに書き込まれることになる。一方、最下位ビット生成回路240は、倍角表示制御信号SELにより第2の表示制御モードに設定されたときは、入力カラムアドレスデータの最下位ビットCA0に関わらず、反転最下位ビット信号XA0及び正転最下位ビット信号TA0を所与の論理レベル「H」又は「L」に固定して出力する。この場合、実際には入力カラムアドレスデータの最下位ビットCA0を除く入力カラムアドレスデータCA1〜CA9によりデコードされることになるため、入力カラムアドレスデータに対し、カラム位置が2つ選択される。1ビットの表示データは選択された2つのカラム位置のメモリセルに書き込まれることになる。
【0072】
反転最下位ビット信号XA0、正転最下位ビット信号TA0、入力カラムアドレスデータCA1〜CA9は、デコード回路242に入力される。デコード回路242は、これら11ビットのカラムアドレス信号に基づいて、1又は複数のカラム位置を指定する。
【0073】
倍角表示制御信号SELは、モード設定レジスタ250から出力される。モード設定レジスタ250は、例えばカラムアドレスデコーダ144の外部に設けられる。モード設定レジスタ250には、例えばMPU50からのモード設定コマンド(広義には表示コマンド)が設定される。モード設定レジスタ250に設定されたコマンドの内容がデコードされ、倍角表示制御信号SELとして出力される。モード設定コマンドは、通常表示や2倍角表示等を指示するものである。
【0074】
なお図9において、モード設定レジスタ250は、カラムアドレスデコーダ144及びロウアドレスデコーダ152それぞれに対して設けられている。しかし、モード設定レジスタ250をカラムアドレスデコーダ144及びロウアドレスデコーダ152に対し共通に設けてもよい。この場合、モード設定レジスタ250からカラムアドレスデコーダ144及びロウアドレスデコーダ152に対して、カラムアドレス用及びロウアドレス用(第1及び第2の)倍角表示制御信号が出力される。
【0075】
図10に、図9に示す最下位ビット生成回路240の構成例を示す。最下位ビット生成回路240は、倍角表示制御信号SELにより切り替え制御が行われるセレクタ回路として、非常に簡素な論理回路で実現することができる。
【0076】
図11に、図10に示す最下位ビット生成回路240の真理値表を示す。倍角表示制御信号SELの論理レベルが「H」のとき、通常表示モード(第1の表示制御モード)として、正転最下位ビット信号TA0及び反転最下位ビット信号XA0は、入力カラムアドレスデータの最下位ビットCA0の論理レベルをそのまま出力する。一方、倍角表示制御信号SELの論理レベルが「L」のとき、倍角表示モード(第2の表示制御モード)として、正転最下位ビット信号TA0及び反転最下位ビット信号XA0は、入力カラムアドレスデータの最下位ビットCA0の論理レベルに関わらず、所与の論理レベルを固定的に出力する。図10に示す最下位ビット生成回路240では、第2の表示制御モードにおいて、正転最下位ビット信号TA0は論理レベル「H」、反転最下位ビット信号XA0は論理レベル「H」が、それぞれ固定的に出力される。
【0077】
図12に、デコード回路242の構成の一例を示す。図12においてデコード回路242は、ROMデコーダにより実現される。すなわち、デコード回路242は、図10に示す11ビットのカラムアドレス信号線のいずれかがゲートに接続されるN型MOSトランジスタを含む。N型MOSトランジスタのソース及びドレインは、プリチャージ線に挿入される。プリチャージ線の一端は、プリチャージ回路260において所与のプリチャージ信号により規定されるタイミングで、論理レベル「H」にプリチャージされる。そして、各プリチャージ回路の出力が、各カラム位置に対応付けられる。例えば、図12において、正転最下位ビット信号TA0の論理レベルが「H」のとき、カラム位置(カラムアドレス、カラム番号)001、011、101の各プリチャージ線に接続されるN型MOSトランジスタがオンとなる。反転最下位ビット信号XA0に接続されるN型MOSトランジスタはオフとなる。カラムアドレス信号CA1〜CA9の論理レベルによって、直列接続されたN型MOSトランジスタが全てオンとなったラインだけが、接地レベルに導通する。その結果、各プリチャージ回路260の出力は1本だけが論理レベル「H」となり、カラム位置が選択されることになる。
【0078】
図13に、図9に示すカラムアドレスデコーダ144の真理値表を示す。これまで説明した構成のカラムアドレスデコーダ144に対し、入力カラムアドレスデータCA0〜CA9を入力した場合に、倍角表示制御信号SELの論理レベルに応じて選択されるカラム位置(カラムアドレス)を示している。すなわち、倍角表示制御信号SELにより通常表示モード(第1の表示制御モード)が選択されているときには、1つの入力カラムアドレスデータに対して、対応するカラムアドレスが選択される。また、倍角表示制御信号SELにより倍角表示モード(第2の表示制御モード)が選択されているときには、1つの入力カラムアドレスデータに対して、隣り合うカラムアドレスが同時に選択される。すなわち、倍角表示モードでは、入力カラムアドレスデータの最下位ビットCA0を除く入力カラムアドレスデータCA1〜CA9を用いてデコードされる。そして、同時選択された隣り合うカラムアドレスにより特定される表示データRAMのメモリセルに、1ドット分の表示データが書き込まれる。
【0079】
なおデコード回路242をROMデコーダで実現したが、これに限定されるものではない。例えば、以下の論理回路により実現することも可能である。
【0080】
図14に、デコード回路242とほぼ同等の機能を有するデコード回路の構成例を示す。図14におけるデコード回路280では、入力カラムアドレスデータCA0〜CA9に基づき、カラム位置を指定するためのカラム選択信号XCSL[0:3]を出力すると共に、各カラムに表示データを書き込むための書き込み信号XWE[0:1]を出力する。カラム選択信号XCSL[0]の論理レベルが「L」のとき、カラム位置(カラムアドレス)「0」が選択されることを示す。同様に、カラム選択信号XCSL[i](1≦i≦3、iは整数)の論理レベルが「L」のとき、カラム位置(カラムアドレス)「i」が選択されることを示す。書き込み信号XWE[0]は、カラム位置「0」、「1」共用の書き込みパルスである。書き込み信号XWE[1]は、カラム位置「2」、「3」共用の書き込みパルスである。また図14において、入力カラムアドレスデータCA1の反転信号をXA1、正転信号をTA1としている。
【0081】
図15(A)、(B)に、通常表示モード及び倍角表示モードにおけるデコード回路280のタイミングチャートの一例を示す。通常表示モードでは、図15(A)に示すように、反転最下位ビット信号XA0及び正転最下位ビット信号TA0は、互いに論理が反転して入力される。その結果、期間T0においてカラムアドレス「0」、期間T1においてカラムアドレス「1」、期間T2においてカラムアドレス「2」、期間T3においてカラムアドレス「3」が選択される。従って、期間T0において書き込み信号XWE[0]がアクティブになるタイミングで、カラムアドレス「0」に対して1ドット分の表示データが書き込まれる。また、期間T1において書き込み信号XWE[0]がアクティブになるタイミングで、カラムアドレス「1」に対して1ドット分の表示データが書き込まれる。期間T2において書き込み信号XWE[1]がアクティブになるタイミングで、カラムアドレス「2」に対して1ドット分の表示データが書き込まれる。また、期間T3において書き込み信号XWE[1]がアクティブになるタイミングで、カラムアドレス「3」に対して1ドット分の表示データが書き込まれる。
【0082】
一方、倍角表示モードでは、図15(B)に示すように、反転最下位ビット信号XA0及び正転最下位ビット信号TA0は、論理レベル「L」に固定されて入力される。その結果、期間T10においてカラムアドレス「0」、「1」、期間T11においてカラムアドレス「2」、「3」がそれぞれ同時に選択される。従って、期間T10において書き込み信号XWE[0]がアクティブになるタイミングで、カラムアドレス「0」、「1」に対して1ドット分の表示データが書き込まれる。また、期間T11において書き込み信号XWE[1]がアクティブになるタイミングで、カラムアドレス「2」、「3」に対して1ドット分の表示データが書き込まれる。
【0083】
なお、ここではカラムアドレスについて説明したが、ロウアドレスについても「カラム」を「ロウ」に置き換えて同様に構成することができる。
【0084】
以上説明したような構成において、モード設定レジスタの内容を倍角表示モードに切り替えたときに、カラムアドレス及びロウアドレスのうち少なくとも一方の隣り合うアドレスを同時選択して図2(B)〜(D)に示したように1ドット分の表示データの書き込みを行う。これにより、表示データRAMに書き込まれた表示データをこれまでの表示パネルの駆動方法により駆動することで倍角表示を行うことができる。
【0085】
ところで、上述のようにモード設定レジスタにより、通常表示モードと倍角表示モードとを切り替え可能に構成することで、表示エリア内でウィンドウ表示を行う場合に、これまでに比べて表示データ量を少なくすることができる。
【0086】
図16(A)、(B)に、ウィンドウ表示を行う場合の表示データの書き込み例の説明図を示す。図16(A)に示すように、表示パネルの表示エリア300内で、ウィンドウ表示エリア310が設定される場合を考える。ウィンドウ表示エリア310は、例えばスタートアドレスSA及びエンドアドレスEAにより特定される矩形の表示エリアとして設定される。この場合、MPU50は、スタートアドレスSA及びエンドアドレスEAに対応する表示データRAM160の記憶領域に、ウィンドウ表示エリアの表示データを書き込めばよい。表示エリア300のうちウィンドウ表示エリア310を除くエリアは背景表示エリア320とされる。これまで、背景表示エリア320の表示データについて、1ドットずつ背景色に対応して、MPUにより表示データRAMに書き込まれていた。すなわち、ウィンドウ表示エリア310及び背景表示エリア320の表示データが1ドットずつMPUにより表示データRAMに書き込まれていた。
【0087】
しかしながら本実施形態によれば、図16(B)に示すように、ウィンドウ表示エリア310に対応する表示データRAM160の記憶領域には通常表示モードで1ドットずつ書き込み、背景表示エリア320に対応する表示データRAM160の記憶領域には倍角表示モードで背景色に対応した表示データを表示データRAM160に書き込むことができる。これにより、MPU50から表示データRAM160を内蔵するXドライバIC64に対して転送されるデータ量を大幅に削減することができる。例えば、4倍角表示モードで背景色に対応した表示データを書き込む場合、転送されるデータ量を4分の1近くに抑えることができ、低消費電力化を図ることができる。
【0088】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0089】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図1】本実施形態における表示駆動回路の構成の概要を示すブロック図。
【図2】図2(A)〜(D)は表示データRAMへの書込動作の模式図。
【図3】本実施形態の表示駆動回路が適用される電子機器のブロック図。
【図4】MPU及び表示ユニットを携帯電話機に搭載した例を示す図。
【図5】図5(A)、(B)は本実施形態により倍角表示の効果の説明図。
【図6】XドライバICのブロック図。
【図7】表示データRAM及びその周辺回路の概略回路図。
【図8】メモリセルの回路図。
【図9】カラムアドレスデコーダの構成の概要を示すブロック図。
【図10】最下位ビット生成回路の構成例を示す回路図。
【図11】図10に示す最下位ビット生成回路の真理値表を示す図。
【図12】デコード回路の構成の一例を示す回路図。
【図13】カラムアドレスデコーダの真理値表を示す図。
【図14】デコード回路と同等の機能を有する他のデコード回路の回路図。
【図15】図15(A)、(B)はデコード回路のタイミング図。
【図16】図16(A)、(B)はウィンドウ表示の表示データの書き込み例の説明図。
【符号の説明】
10 表示駆動回路(ドライバ)、20 表示データRAM(メモリ)、30 電極駆動回路、40 データ書込回路、42 ロウアドレスデコーダ、
44 カラムアドレスデコーダ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display driving circuit, an electro-optical device, an electronic device, and a display driving method.
[0002]
[Prior art]
2. Description of the Related Art In recent years, mobile phones (mobile devices or electronic devices in a broad sense) configured to display content received via a communication network have rapidly spread. Along with this, the types of contents that can be received by mobile phones have increased, and the spread of mobile phones has been further promoted. On the other hand, mobile phones have been developed, and their functions have become more versatile. For example, next-generation mobile phones with a large number of display dots have been developed to improve ease of use and to display more information more clearly. Therefore, in a mobile phone in which the enlargement of the size of the display screen is restricted, the dots of the display screen represented by the liquid crystal screen are finer. Therefore, when a content created according to the display screen of a conventional mobile phone is displayed on a next-generation mobile phone, the content is displayed very small.
[0003]
Therefore, in order to magnify and display the content information, a so-called double-size display is performed on a display screen (display unit). The function of double-size display is realized in, for example, a display drive circuit that drives a display unit.
[0004]
The display drive circuit can achieve low power consumption by incorporating a display memory corresponding to a display area of a display screen. As a first method of performing, for example, quadruple-size display in a display drive circuit incorporating the display memory, it is conceivable to write display data in which display information of content is doubled vertically and doubled horizontally, into the display memory. Further, as a second method for performing, for example, quadruple-size display in a display drive circuit having a built-in display memory, it is conceivable to write data for one dot of display information of content to the display memory twice in the vertical and horizontal directions. Can be
[0005]
[Patent Document 1]
JP 2001-222249 A
[0006]
[Problems to be solved by the invention]
However, in the first method, data that is four times the original display data amount is written to the display memory, and thus the data amount increases. For this reason, many clocks are required for writing to the display memory, and there is a problem that the frequency of the clock is increased and the reduction in power consumption is hindered.
[0007]
In the second method, double-width display in the horizontal direction can be performed with a small amount of data. However, there is a problem in that there is no margin in data setup time, and it becomes difficult to increase the speed as the number of display dots increases. Further, in order to perform double-width display in the vertical direction, an additional circuit is required.
[0008]
The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a display drive capable of performing double-width display with a simpler configuration while maintaining low power consumption. A circuit, an electro-optical device, an electronic device, and a display driving method are provided.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is a display driving circuit that drives a display unit based on display data, and is specified by a row address and a column address corresponding to each pixel in a display area of the display unit. A memory for storing display data in a storage area, and a storage area for a plurality of dots in the memory specified by simultaneously selecting at least one adjacent address of the row address and the column address. The present invention relates to a display driving circuit including a data writing circuit for writing display data, and an electrode driving circuit for driving electrodes of the display unit based on the display data read from the memory.
[0010]
Here, that the display data for one dot is written to the storage area for a plurality of dots selected at the same time by the data writing circuit means that the same display data is written to the storage area for the plurality of dots. . One dot can be said to be a group of a plurality of pixels (for example, each pixel of R, G, B).
[0011]
According to the present invention, in a display driving circuit that drives a display unit based on display data stored in a memory, display data is stored in a storage area of a memory corresponding to each pixel in a display area. Then, the storage area of the memory is specified by the row address and the column address. When writing the display data to the memory, at least one adjacent address of the row address and the column address is simultaneously selected, and the display data for one dot (the same display data) is written to the storage area for a plurality of dots. By doing so, it is possible to realize n-fold display without changing the conventional display driving method. Moreover, since the amount of data written to the memory is not increased, low power consumption can be maintained without increasing the number of clocks required for writing to the memory.
[0012]
Further, in the display driving circuit according to the present invention, the data writing circuit includes a column address decoder for specifying a column position of the memory based on input column address data, and the column address decoder includes a first double-width display control. In a first display control mode based on a signal, a column position of the memory is specified based on a column address including a non-inversion level and an inversion level of a least significant bit of the input column address data, and the first double-width display control is performed. In the second display control mode based on a signal, a column position of the memory can be specified based on a column address excluding a least significant bit of the input column address data.
[0013]
According to the present invention, in the column address decoder, in the first display control mode, the column position of the memory where the display data is written is specified based on the column address including the least significant bit of the input column address data. In the column address decoder, in the second display control mode, the column position of the memory where the display data is written is specified based on the column address excluding the least significant bit of the input column address data. Therefore, the storage area of the memory for a plurality of dots can be specified only by the switching control of the least significant bit of the column address decoder, so that double-width display in the column direction can be realized with a minimum design change cost.
[0014]
Further, in the display driving circuit according to the present invention, the data writing circuit includes a row address decoder for specifying a row position of the memory based on input row address data, and the row address decoder includes a second double-width display control. In a first display control mode based on a signal, a row position of the memory is specified based on a row address including a non-inversion level and an inversion level of a least significant bit of the input row address data, and the second double-size display control is performed. In the second display control mode based on a signal, a row position of the memory can be specified based on a row address excluding a least significant bit of the input row address data.
[0015]
In the present invention, in the row address decoder, in the first display control mode, the row position of the memory to which the display data is written is specified based on the row address including the least significant bit of the input row address data. In the row address decoder, in the second display control mode, the row position of the memory to which the display data is written is specified based on the row address excluding the least significant bit of the input row address data. Therefore, since the storage area of the memory for a plurality of dots can be specified only by the switching control of the least significant bit of the row address decoder, double-width display in the row direction can be realized at a minimum design change cost.
[0016]
The display drive circuit according to the present invention includes a mode setting register for setting the first or second display control mode, and (K rows × L columns) (K rows) according to the setting contents of the mode setting register. , L is a positive integer) multiplied by n (n is an integer of 2 or more) and multiplied by (M rows × N columns) (K × L <M × N, and K is an integer of M or more; L Is an integer greater than or equal to N).
[0017]
According to the present invention, when display data of a content having a small number of dots in the display area is displayed on a display unit having a large number of dots in the display area, the size of the content can be increased. Even when the contents are mixed, the contents can be browsed at the optimum size.
[0018]
Further, the display drive circuit according to the present invention includes a mode setting register for setting the display mode to the first or second display control mode, and in the first display control mode, display data of a portion other than the background of the display area is displayed. The data may be written to the memory, and display data of a background portion of a display area of the display unit may be written to the memory in the second display control mode.
[0019]
According to the present invention, the amount of data in the background portion can be significantly reduced, so that low power consumption can be achieved.
[0020]
The present invention also relates to a display driving circuit for driving a display unit based on display data, including a mode setting register for switching a mode, wherein (K rows × L columns) ) (K and L are positive integers) by multiplying the display data by n times (M rows × N columns) (K × L <M × N, K is an integer of M or more, L is an integer of N or more) Driving a display unit having a display area of minutes) relates to a display driving circuit.
[0021]
Further, the present invention is a display drive circuit for driving a display unit based on display data, including a mode setting register for switching a mode, wherein at least a display of the display unit is displayed according to the setting contents of the mode setting register. It relates to a display drive circuit that drives a background portion of an area based on display data multiplied by n (n is an integer of 2 or more).
[0022]
Further, according to the present invention, a pixel specified by a first electrode and a second electrode that intersect each other, a scan electrode drive circuit that drives the second electrode, and any one of the above that drives the first electrode And a display drive circuit.
[0023]
Further, according to the present invention, there is provided a display panel including a pixel specified by first and second electrodes intersecting with each other, a scan electrode driving circuit for driving the second electrode, and a display panel for driving the first electrode. The present invention relates to an electro-optical device including the display drive circuit described above.
[0024]
According to the present invention, it is possible to provide an electro-optical device capable of performing double-angle display at low cost while maintaining low power consumption.
[0025]
Further, the present invention relates to an electronic apparatus including the above-described electro-optical device and a display data generation circuit that generates display data supplied to the electro-optical device.
[0026]
According to the present invention, it is possible to provide an electronic device capable of performing double-width display at low cost while maintaining low power consumption.
[0027]
Also, the present invention is a display driving method for driving the display unit based on display data stored in a memory having a storage area associated with each pixel of a display area of the display unit, The area is simultaneously selected for a plurality of dots, the display data for one dot is written in the storage area for the plurality of dots selected at the same time, and at least based on the display data stored in the storage area for the plurality of dots simultaneously selected. It relates to a display driving method for driving the display unit.
[0028]
Further, the present invention is a display driving method for driving the display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of the display unit, the first display method comprising: In the state set in the control mode, the display data for one dot is written in the storage area of the memory for storing the display data for one dot, and in the state set in the second display control mode, Display data for one dot is written to the selected storage area for a plurality of dots, and (K rows × L columns) written to the memory in the first or second display control mode (K and L are positive Display of (M rows × N columns) (K × L <M × N, where K is an integer greater than or equal to M, and L is an integer greater than or equal to N) based on the display data obtained by multiplying the display data by n times the integer. Driving display with area Related to the display drive how to.
[0029]
Further, the present invention is a display driving method for driving a display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of the display unit. In the storage area of the memory for storing data, display data for one dot of a portion other than the background of the display area of the display unit is written, and the storage area of the memory is simultaneously selected for a plurality of dots to store the data in the display unit. The present invention relates to a display driving method of writing display data for one dot of a background portion of a display area and driving a display unit based on the display data stored in the memory.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the invention described in the claims. In addition, all of the configurations described below are not necessarily essential components of the invention.
[0031]
(Configuration of display drive circuit)
FIG. 1 shows an outline of a configuration of a display drive circuit according to the present embodiment. The display drive circuit (driver) 10 in the present embodiment incorporates a display data RAM (Random Access Memory) (display memory in a broad sense; memory in a broader sense) 20. Each storage area of the
[0032]
Further, the
[0033]
The
[0034]
In the first display control mode, in the first display control mode, the
[0035]
It is preferable that the double-size display control signal is separately input to the
[0036]
2A to 2D schematically show an example of a write operation to the
[0037]
FIG. 2B shows a case of a double-width display operation. In this case, the
[0038]
FIG. 2C shows the case of the double-size vertical display operation. In this case, the
[0039]
FIG. 2D shows a case of a double-width (quadruple-size) display operation in the vertical and horizontal directions. In this case, the
[0040]
Such a double-size display control signal for switching the function of the
[0041]
As described above, the display unit is driven by the
[0042]
(Description of electronic equipment)
FIG. 3 is a schematic block diagram of an electronic device to which the display drive circuit according to the present embodiment is applied. The electronic device includes an MPU (microprocessor unit) 50 and a display unit (electro-optical device, display unit in a broad sense) 60. The
[0043]
The
[0044]
In the
[0045]
As shown in FIG. 3, a display command and display data are supplied from the
[0046]
FIG. 4 shows an example in which the
[0047]
A signal input from the
[0048]
FIGS. 5A and 5B are diagrams for explaining the effect when double-size display is performed by the
[0049]
Therefore, according to the present embodiment, for example, when the user who has viewed the display screen as shown in FIG. 5A instructs to perform quadruple-size display via the
[0050]
(Description of X driver IC)
Next, the configuration of the
[0051]
FIG. 6 shows a block diagram of the
[0052]
A
[0053]
The
[0054]
The
[0055]
The
[0056]
The
[0057]
The
[0058]
Here, the
[0059]
FIG. 7 is a schematic circuit diagram of the
[0060]
In this case, the memory cells C10 and C11 are specified by adjacent column addresses. Similarly, the memory cells C20 and C21 are specified by adjacent column addresses. The memory cells C10 and C20 are designated by adjacent row addresses. Similarly, the memory cells C11 and C21 are specified by adjacent row addresses. Each of such memory cells is connected to first and second word lines W1, W2 and a pair of bit lines B1, / B1.
[0061]
The
[0062]
The
[0063]
The display
[0064]
FIG. 8 shows a circuit diagram of the memory cell C10. The memory cell C10 has the same configuration as other memory cells. This memory cell C10 has a
[0065]
In such a memory cell, when the first word line W1 becomes “H” (the logic level corresponding to the voltage of the first word line W1 becomes “H”) by the active signal from the
[0066]
Further, first and second P-
[0067]
Before reading the data of the memory cell C10 to the display data output line OUT, the display data output line OUT is precharged to “L” (the logic level corresponding to the voltage of the display data output line OUT is “L”). . After the precharge operation, the data on the display data output line OUT is latched by the
[0068]
(Column address decoder and row address decoder)
Next, a description will be given of a
[0069]
FIG. 9 shows an outline of the configuration of the
[0070]
The
[0071]
More specifically, when the least significant
[0072]
The inverted least significant bit signal XA0, the non-inverted least significant bit signal TA0, and the input column address data CA1 to CA9 are input to the
[0073]
The double-size display control signal SEL is output from the
[0074]
In FIG. 9, the
[0075]
FIG. 10 shows a configuration example of the least significant
[0076]
FIG. 11 shows a truth table of the least significant
[0077]
FIG. 12 illustrates an example of a configuration of the
[0078]
FIG. 13 shows a truth table of the
[0079]
Although the
[0080]
FIG. 14 illustrates a configuration example of a decoding circuit having a function substantially equivalent to that of the
[0081]
FIGS. 15A and 15B show an example of a timing chart of the
[0082]
On the other hand, in the double-width display mode, as shown in FIG. 15B, the inverted least significant bit signal XA0 and the non-inverted least significant bit signal TA0 are fixed to the logic level “L” and input. As a result, the column addresses "0" and "1" are simultaneously selected in the period T10, and the column addresses "2" and "3" are simultaneously selected in the period T11. Therefore, at the timing when the write signal XWE [0] becomes active in the period T10, display data for one dot is written to the column addresses “0” and “1”. Further, at the timing when the write signal XWE [1] becomes active in the period T11, display data for one dot is written to the column addresses “2” and “3”.
[0083]
Although the column address has been described here, the row address can be similarly configured by replacing “column” with “row”.
[0084]
In the configuration described above, when the content of the mode setting register is switched to the double-size display mode, at least one adjacent address of the column address and the row address is selected at the same time, and FIG. As shown in (1), one dot of display data is written. Thereby, double-width display can be performed by driving the display data written in the display data RAM by the conventional display panel driving method.
[0085]
By the way, by configuring the mode setting register so as to be switchable between the normal display mode and the double-width display mode as described above, the amount of display data can be reduced as compared with the past when window display is performed in the display area. be able to.
[0086]
FIGS. 16A and 16B are explanatory diagrams of an example of writing display data when window display is performed. Consider a case where a
[0087]
However, according to the present embodiment, as shown in FIG. 16B, in the storage area of the
[0088]
Note that the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the present invention.
[0089]
Further, in the invention according to the dependent claims of the present invention, a configuration in which some of the constituent elements of the dependent claims are omitted may be adopted. In addition, a main part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an outline of a configuration of a display driving circuit according to an embodiment.
FIGS. 2A to 2D are schematic diagrams of a write operation to a display data RAM.
FIG. 3 is a block diagram of an electronic device to which the display drive circuit of the embodiment is applied.
FIG. 4 is a diagram showing an example in which an MPU and a display unit are mounted on a mobile phone.
FIGS. 5A and 5B are explanatory diagrams of the effect of double-size display according to the present embodiment.
FIG. 6 is a block diagram of an X driver IC.
FIG. 7 is a schematic circuit diagram of a display data RAM and its peripheral circuits.
FIG. 8 is a circuit diagram of a memory cell.
FIG. 9 is a block diagram showing an outline of a configuration of a column address decoder.
FIG. 10 is a circuit diagram showing a configuration example of a least significant bit generation circuit.
FIG. 11 is a diagram showing a truth table of the least significant bit generation circuit shown in FIG. 10;
FIG. 12 is a circuit diagram illustrating an example of a configuration of a decoding circuit.
FIG. 13 is a diagram showing a truth table of the column address decoder.
FIG. 14 is a circuit diagram of another decoding circuit having a function equivalent to that of the decoding circuit.
FIGS. 15A and 15B are timing diagrams of a decoding circuit.
FIGS. 16A and 16B are explanatory diagrams of an example of writing display data of a window display.
[Explanation of symbols]
10 display drive circuit (driver), 20 display data RAM (memory), 30 electrode drive circuit, 40 data write circuit, 42 row address decoder,
44 column address decoder
Claims (13)
前記表示部の表示エリアの各画素に対応して、ロウアドレス及びカラムアドレスにより特定される記憶領域に表示データを記憶するメモリと、
前記ロウアドレス及び前記カラムアドレスのうち少なくとも一方の隣り合うアドレスを同時選択して特定された前記メモリの複数ドット分の記憶領域に、1ドット分の表示データを書き込むデータ書込回路と、
前記メモリから読み出された表示データに基づいて前記表示部の電極を駆動する電極駆動回路と、
を含むことを特徴とする表示駆動回路。A display drive circuit that drives a display unit based on display data,
A memory for storing display data in a storage area specified by a row address and a column address, corresponding to each pixel of a display area of the display unit;
A data writing circuit for writing display data for one dot in a storage area for a plurality of dots in the memory specified by simultaneously selecting at least one adjacent address among the row address and the column address;
An electrode drive circuit that drives an electrode of the display unit based on display data read from the memory;
A display driving circuit comprising:
前記データ書込回路は、
入力カラムアドレスデータに基づいて前記メモリのカラム位置を特定するカラムアドレスデコーダを含み、
前記カラムアドレスデコーダは、
第1の倍角表示制御信号に基づく第1の表示制御モードでは、前記入力カラムアドレスデータの最下位ビットの正転レベル及び反転レベルを含むカラムアドレスに基づいて前記メモリのカラム位置を特定し、
前記第1の倍角表示制御信号に基づく第2の表示制御モードでは、前記入力カラムアドレスデータの最下位ビットを除くカラムアドレスに基づいて前記メモリのカラム位置を特定することを特徴とする表示駆動回路。In claim 1,
The data writing circuit includes:
A column address decoder for specifying a column position of the memory based on input column address data,
The column address decoder,
In a first display control mode based on a first double-size display control signal, a column position of the memory is specified based on a column address including a non-inversion level and an inversion level of a least significant bit of the input column address data;
In a second display control mode based on the first double-size display control signal, a column drive position of the memory is specified based on a column address excluding a least significant bit of the input column address data. .
前記データ書込回路は、
入力ロウアドレスデータに基づいて前記メモリのロウ位置を特定するロウアドレスデコーダを含み、
前記ロウアドレスデコーダは、
第2の倍角表示制御信号に基づく第1の表示制御モードでは、前記入力ロウアドレスデータの最下位ビットの正転レベル及び反転レベルを含むロウアドレスに基づいて前記メモリのロウ位置を特定し、
前記第2の倍角表示制御信号に基づく第2の表示制御モードでは、前記入力ロウアドレスデータの最下位ビットを除くロウアドレスに基づいて前記メモリのロウ位置を特定することを特徴とする表示駆動回路。In claim 1 or 2,
The data writing circuit includes:
A row address decoder for specifying a row position of the memory based on input row address data;
The row address decoder comprises:
In a first display control mode based on a second double-size display control signal, a row position of the memory is specified based on a row address including a non-inversion level and an inversion level of the least significant bit of the input row address data;
In a second display control mode based on the second double-size display control signal, a row driving circuit of the memory is specified based on a row address excluding a least significant bit of the input row address data. .
第1又は第2の表示制御モードに設定するためのモード設定レジスタを含み、
前記モード設定レジスタの設定内容に応じて、(Kロウ×Lカラム)(K、Lは正の整数)分の表示データをn(nは2以上の整数)倍角して、(Mロウ×Nカラム)(K×L<M×N、かつKはM以上の整数、LはN以上の整数)分の表示エリアを有する表示部を駆動することを特徴とする表示駆動回路。In any one of claims 1 to 3,
A mode setting register for setting to the first or second display control mode,
In accordance with the setting contents of the mode setting register, display data for (K rows × L columns) (K and L are positive integers) is multiplied by n (n is an integer of 2 or more) to obtain (M rows × N A display driving circuit for driving a display portion having a display area of (column) (K × L <M × N, and K is an integer of M or more and L is an integer of N or more).
第1又は第2の表示制御モードに設定するためのモード設定レジスタを含み、
前記第1の表示制御モードで前記表示エリアの背景以外の部分の表示データが前記メモリに書き込まれ、前記第2の表示制御モードで前記表示部の表示エリアの背景部分の表示データが前記メモリに書き込まれることを特徴とする表示駆動回路。In any one of claims 1 to 3,
A mode setting register for setting to the first or second display control mode,
In the first display control mode, display data of a portion other than the background of the display area is written to the memory, and in the second display control mode, display data of a background portion of the display area of the display unit is stored in the memory. A display driver circuit to which data is written.
モードを切り替えるためのモード設定レジスタを含み、
前記モード設定レジスタの設定内容に応じて、(Kロウ×Lカラム)(K、Lは正の整数)分の表示データをn倍角して、(Mロウ×Nカラム)(K×L<M×N、かつKはM以上の整数、LはN以上の整数)分の表示エリアを有する表示部を駆動することを特徴とする表示駆動回路。A display drive circuit that drives a display unit based on display data,
Includes a mode setting register for switching modes,
In accordance with the setting contents of the mode setting register, display data for (K rows × L columns) (K and L are positive integers) is multiplied by n times, and (M rows × N columns) (K × L <M XN and K is an integer greater than or equal to M and L is an integer greater than or equal to N).
モードを切り替えるためのモード設定レジスタを含み、
前記モード設定レジスタの設定内容に応じて、少なくとも前記表示部の表示エリアの背景部分を、n(nは2以上の整数)倍角された表示データに基づき駆動することを特徴とする表示駆動回路。A display drive circuit that drives a display unit based on display data,
Includes a mode setting register for switching modes,
A display driving circuit, wherein at least a background portion of a display area of the display unit is driven based on display data multiplied by n (n is an integer of 2 or more) in accordance with setting contents of the mode setting register.
前記第2の電極を駆動する走査電極駆動回路と、
前記第1の電極を駆動する請求項1乃至7いずれか記載の表示駆動回路と、
を含むことを特徴とする電気光学装置。A pixel specified by a first electrode and a second electrode that intersect each other;
A scan electrode drive circuit for driving the second electrode;
The display drive circuit according to claim 1, wherein the display drive circuit drives the first electrode;
An electro-optical device comprising:
前記第2の電極を駆動する走査電極駆動回路と、
前記第1の電極を駆動する請求項1乃至7いずれか記載の表示駆動回路と、
を含むことを特徴とする電気光学装置。A display panel including pixels identified by first and second electrodes that intersect each other;
A scan electrode drive circuit for driving the second electrode;
The display drive circuit according to claim 1, wherein the display drive circuit drives the first electrode;
An electro-optical device comprising:
前記電気光学装置に供給される表示データを生成する表示データ生成回路と、
を含むことを特徴とする電子機器。An electro-optical device according to claim 8 or 9,
A display data generation circuit that generates display data supplied to the electro-optical device;
An electronic device comprising:
前記メモリの記憶領域を複数ドット分同時選択し、
同時選択された複数ドット分の記憶領域に1ドット分の表示データを書き込み、
少なくとも同時選択された複数ドット分の記憶領域に記憶された表示データに基づいて前記表示部を駆動することを特徴とする表示駆動方法。A display driving method for driving the display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of the display unit,
Simultaneously select the storage area of the memory for a plurality of dots,
The display data for one dot is written into the storage area for a plurality of dots selected at the same time,
A display driving method, wherein the display unit is driven based on display data stored in a storage area of at least a plurality of dots selected at the same time.
第1の表示制御モードに設定されている状態では、1ドット分の表示データを記憶する前記メモリの記憶領域に1ドット分の表示データを書き込むと共に、第2の表示制御モードに設定されている状態では、同時選択された複数ドット分の記憶領域に1ドット分の表示データを書き込み、
前記第1又は第2の表示制御モードで前記メモリに書き込まれた(Kロウ×Lカラム)(K、Lは正の整数)分の表示データをn倍角した表示データに基づいて、(Mロウ×Nカラム)(K×L<M×N、かつKはM以上の整数、LはN以上の整数)分の表示エリアを有する表示部を駆動することを特徴とする表示駆動方法。A display driving method for driving the display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of the display unit,
In the state where the display mode is set to the first display control mode, the display data for one dot is written in the storage area of the memory for storing the display data for one dot, and the second display control mode is set. In the state, display data for one dot is written in the storage area for a plurality of dots selected at the same time,
Based on the display data obtained by multiplying the display data of (K rows × L columns) (K and L are positive integers) into the memory in the first or second display control mode by n times, (M rows A display driving method comprising: driving a display section having a display area for (× N columns) (K × L <M × N, and K is an integer of M or more and L is an integer of N or more).
1ドット分の表示データを記憶する前記メモリの記憶領域に、前記表示部の表示エリアの背景以外の部分の1ドット分の表示データを書き込むと共に、前記メモリの記憶領域を複数ドット分同時選択して前記表示部の表示エリアの背景部分の1ドット分の表示データを書き込み、
前記メモリに記憶された表示データに基づいて表示部を駆動することを特徴とする表示駆動方法。A display driving method for driving a display unit based on display data stored in a memory having a storage area associated with each pixel in a display area of a display area,
In the storage area of the memory for storing the display data of one dot, the display data of one dot of the portion other than the background of the display area of the display section is written, and the storage area of the memory is simultaneously selected for a plurality of dots. Writing display data for one dot in the background portion of the display area of the display unit,
A display driving method, comprising driving a display unit based on display data stored in the memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002300264A JP2004133352A (en) | 2002-10-15 | 2002-10-15 | Display driving circuit, electro-optic device, electronic equipment and display driving method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002300264A JP2004133352A (en) | 2002-10-15 | 2002-10-15 | Display driving circuit, electro-optic device, electronic equipment and display driving method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004133352A true JP2004133352A (en) | 2004-04-30 |
Family
ID=32289155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002300264A Withdrawn JP2004133352A (en) | 2002-10-15 | 2002-10-15 | Display driving circuit, electro-optic device, electronic equipment and display driving method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004133352A (en) |
-
2002
- 2002-10-15 JP JP2002300264A patent/JP2004133352A/en not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6620188B2 (en) | Display device | |
JP3659139B2 (en) | RAM built-in driver and display unit and electronic device using the same | |
US20040239606A1 (en) | Display driver, electro optic device, electronic apparatus, and display driving method | |
JP3578141B2 (en) | Display driver, display unit and electronic device | |
JP5177957B2 (en) | Display device and electronic apparatus using the same | |
JP4058888B2 (en) | RAM built-in driver and display unit and electronic device using the same | |
KR100462133B1 (en) | Display apparatus | |
JP4285386B2 (en) | Source driver, electro-optical device and electronic apparatus | |
JP2010128014A (en) | Liquid crystal display device | |
JP4158658B2 (en) | Display driver and electro-optical device | |
US6943782B2 (en) | Display control method, display controller, display unit and electronic device | |
JP2012088737A (en) | Display device | |
US9542721B2 (en) | Display control device and data processing system | |
JP3836721B2 (en) | Display device, information processing device, display method, program, and recording medium | |
US20070080915A1 (en) | Display driver, electro-optical device, electronic instrument, and drive method | |
JP3632589B2 (en) | Display drive device, electro-optical device and electronic apparatus using the same | |
JP2004133352A (en) | Display driving circuit, electro-optic device, electronic equipment and display driving method | |
JP3988708B2 (en) | Display driver, electro-optical device, and driving method | |
JP3800188B2 (en) | Display driver, electro-optical device, and electronic apparatus | |
KR100469193B1 (en) | Display device | |
JP3409927B2 (en) | LCD driver gradation control method | |
JP3944748B2 (en) | RAM built-in driver and display unit and electronic device using the same | |
JP2004347963A (en) | Liquid crystal display driving circuit, liquid crystal display device and electronic device using the same | |
JP2010066589A (en) | Display driver and electro-optical device | |
JP2009080494A (en) | Mobile information terminal |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050516 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081007 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081205 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20081205 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100409 |