JP2004133061A - 表示パネルの駆動方法 - Google Patents
表示パネルの駆動方法 Download PDFInfo
- Publication number
- JP2004133061A JP2004133061A JP2002295328A JP2002295328A JP2004133061A JP 2004133061 A JP2004133061 A JP 2004133061A JP 2002295328 A JP2002295328 A JP 2002295328A JP 2002295328 A JP2002295328 A JP 2002295328A JP 2004133061 A JP2004133061 A JP 2004133061A
- Authority
- JP
- Japan
- Prior art keywords
- discharge
- cell
- discharge cell
- display panel
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
- G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
- G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
- Gas-Filled Discharge Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
【目的】高品質な低輝度画像の表示が可能な表示パネルの駆動方法を提供することを目的とする。
【解決手段】第1放電セルと光吸収層を備えた第2放電セルとからなる単位発光領域がマトリクス状に配列された表示パネルを階調駆動するにあたり、入力映像信号に応じて選択的に第2放電セルに対してアドレス放電を生起せしめ、このアドレス放電に伴う第2放電セルから第1放電セルへの漏れ光によって低輝度階調の表示を行う。これにより、低輝度を表現する階調間の輝度差が小となり、高品質な低輝度画像表示が為されるようになる。
【選択図】 図10
【解決手段】第1放電セルと光吸収層を備えた第2放電セルとからなる単位発光領域がマトリクス状に配列された表示パネルを階調駆動するにあたり、入力映像信号に応じて選択的に第2放電セルに対してアドレス放電を生起せしめ、このアドレス放電に伴う第2放電セルから第1放電セルへの漏れ光によって低輝度階調の表示を行う。これにより、低輝度を表現する階調間の輝度差が小となり、高品質な低輝度画像表示が為されるようになる。
【選択図】 図10
Description
【0001】
【発明が属する技術分野】
本発明は、マトリクス表示方式の表示パネルの駆動方法に関する。
【0002】
【従来の技術】
最近、2次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル(以下、PDPという)が注目されている。PDPは、ディジタル映像信号によって直接駆動され、その表現し得る輝度の階調数は、当該ディジタル映像信号に基づく各画素毎の画素データのビット数によって決まる。
【0003】
かかるPDPの階調表示方法としては、1フィールドの表示期間を複数のサブフィールドに分割して各セルを駆動するサブフィールド法が知られている。サブフィールド法においては、1フィールドの表示期間を複数のサブフィールドに分割する。各サブフィールドは、画素データに応じて各画素を点灯モード、又は消灯モードに設定して行くアドレス期間と、上記点灯モードにある画素のみをそのサブフィールドの重み付けに対応した期間だけ実際に点灯(発光)させる発光維持期間を含んでいる。すなわち、サブフィールド毎に、そのサブフィールド内において放電セルを発光させるか否かの設定が為され(アドレス期間)、点灯モードに設定された放電セルだけをそのサブフィールドに割り当てられている期間(発光維持期間)だけ発光させるのである。従って、1フィールド内では、発光状態となるサブフィールドと、消灯(非発光)状態となるサブフィールドが混在する場合が生じ、各サブフィールドで実施された発光期間の総和に応じた中間輝度が視覚されるのである。
【0004】
図1は、PDPの発光駆動フォーマットの一例を模式的に示している(例えば、特許文献1参照)。
すなわち、映像信号における1フィールドは、12個のサブフィールドSF1〜SF12に分割され、各サブフィールド毎にPDPに対する駆動が実施される。この際、各サブフィールドは、入力映像信号に基づいてPDPの各放電セルを”点灯放電セル状態”(すなわち、動作可能モード)及び”消灯放電セル状態”(すなわち、不動作モード)のいずれか一方に設定するアドレス行程Wcと、”点灯放電セル状態”にある放電セルのみを各サブフィールドの重み付けに対応した期間(回数)だけ発光させるサスティン行程Icとからなる。ただし、先頭のサブフィールドSF1においてのみで、PDPの全放電セルを”点灯放電セル状態”に初期化せしめる一斉リセット行程Rcを実行し、最後尾のサブフィールドSF12のみで消去行程Eを実行する。
【0005】
図2は、画素データに後述する変換処理を施すことによって得られる画素駆動データGD、これに対応する階調及び放電セルの発光駆動パターンを示している(例えば、特許文献1参照)。
映像信号をサンプリングすることによって、例えば8ビットの画素データが得られる。得られた画素データは、多階調化処理がなされ、現階調数を維持しつつもそのビット数を4ビットに削減した多階調化処理画素データPDSが生成される。多階調化処理画素データPDSは、図2に示されるが如き変換テーブルに従って第1〜第12ビットからなる画素駆動データGDに変換される。これら第1〜第12ビットの各々は、上記したサブフィールドSF1〜SF12の各々に対応するものである。
【0006】
図3は、図2に示される発光駆動フォーマットに従って、PDPの行電極及び列電極に印加される各種駆動パルスの印加タイミングを示す図である(例えば、特許文献1参照)。尚、図3においては、選択消去法(1リセット1選択消去アドレス法)によって駆動がなされる場合を示している。
先ず、サブフィールドSF1の一斉リセット行程Rcでは、負極性のリセットパルスRPxが行電極X1〜Xnに印加される。かかるリセットパルスRPxの印加と同時に、正極性のリセットパルスRPYが行電極Y1〜Y2に印加される。これらリセットパルスRPx及びRPYの印加に応じて、PDPの全放電セルがリセット放電し、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは”点灯放電セル状態”に初期化される。
【0007】
次に、各サブフィールドのアドレス行程Wcでは、画素駆動データビットDB1〜DB12の論理レベルに対応した電圧を有する画素データパルスDPを発生する。なお、画素駆動データビットDB1〜DB12は、画素駆動データGDの第1〜12ビット目に対応する。例えば、サブフィールドSF1のアドレス行程Wcでは、先ず、画素駆動データビットDB1を、その論理レベルに対応した電圧を有する画素データパルスに変換する。そして、第1行目に対応したm個の画素データパルスを画素データパルス群DP11、第2行目に対応したm個の画素データパルスを画素データパルス群DP12、第n行目に対応したm個の画素データパルスを画素データパルス群DP1nとして、画素データパルス群DP11〜DP1nの各々を順次、列電極D1〜Dmに印加して行く。
【0008】
更に、アドレス行程Wcでは、上述した如き画素データパルス群DPの各印加タイミングと同一タイミングにて、負極性の走査パルスSPを行電極Y1〜Ynへ順次印加する。この際、走査パルスSPが印加された行電極と、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。
【0009】
かかる選択消去放電により、一斉リセット行程Rcにおいて”点灯放電セル状態”に初期化された放電セルは、”消灯放電セル状態”に移行する。一方、上記選択消去放電の生起されなかった放電セルは、上記一斉リセット行程Rcにて初期化された状態、つまり”点灯放電セル状態”を維持する。
次に、各サブフィールドのサスティン行程Icにおいては、図3に示すように、行電極X1〜Xn及びY1〜Ynに対して正極性の維持パルスIPX及びIPYが交互に印加される。ここで、サスティン行程Icにおいて、維持パルスIPは、各サブフィールドSF1〜SF12毎の維持パルスIPの回数が所定の比率となるように印加される。例えば、図1に示す如く、各サブフィールド毎の維持パルスIPの回数比は、SF1:SF2:SF3:SF4:SF5:SF6:SF7:SF8:SF9:SF10:SF11:SF12=1:2:4:7:11:14:20:25:33:40:48:50となる。
【0010】
この際、壁電荷が残留したままとなっている放電セル、すなわち上記アドレス行程Wcにおいて”点灯放電セル状態”に設定された放電セルのみが、上記維持パルスIPX及びIPYが印加される度に維持放電する。よって、”点灯放電セル状態”に設定された放電セルは、上述した如くサブフィールド毎に割り当てられた放電回数分だけ、その維持放電に伴う発光状態を維持する。
【0011】
そして、最後尾のサブフィールドSF12のみで消去行程Eが実行される。かかる消去行程Eでは、正極性の消去パルスAPを発生してこれを列電極D1〜Dmに印加する。更に、かかる消去パルスAPの印加タイミングと同時に負極性の消去パルスEPを発生してこれを行電極Y1〜Yn各々に印加する。これら消去パルスAP及びEPの同時印加により、PDPにおける全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。かかる消去放電により、PDPにおける全ての放電セルが”消灯放電セル状態”になるのである。
【0012】
以上述べた駆動法では、いずれか1のサブフィールドにおいてのみ、直前のサブフィールドで発光状態にある放電セルのみを選択消去アドレス行程において選択的に消去放電せしめている。これにより、先頭のサブフィールドから順に点灯させ、N個(例えば、12個)のサブフィールドでN+1階調表示(例えば、13階調表示)を行い、各サブフィールドにおける維持放電の総数によって入力映像信号によって表される輝度に応じた階調表示を実現するようにしている。
【0013】
一方、人間の視覚特性は対数特性である為、例えば暗い場面を表す画像に対する階調変化に敏感である。ところが、上述した如きPDPの駆動では、最低輝度0を表現する第1階調と、それよりも1段階だけ高輝度を表現する第2階調との輝度差は上記維持放電に伴う発光の輝度が最小単位となる。この際、放電に伴う発光輝度を適宜、任意のレベルに低下させるのは困難である。よって、比較的低輝度な画像を表示する際には、入力映像信号に対応した適正な中間輝度を得ることができないという問題があった。
【0014】
【特許文献1】
特開2001−154630号公報(図6〜図8)
【0015】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、高品質な低輝度画像の表示が可能な表示パネルの駆動方法を提供することを目的とするものである。
【0016】
【課題を解決するための手段】
請求項1記載による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、前記行電極対を為す行電極の各々が前記放電空間内において第1放電間隙を介して対向して配置されている部分を含む第1放電セルと、光吸収層が前面基板側に設けられておりかつ前記第1放電セルに属する前記行電極対におけるいずれか一方の行電極と前記行電極対に隣接する行電極対におけるいずれか一方の行電極とが前記放電空間内において第2放電間隙を介して対向して配置されている部分を含む第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、前記サブフィールドの各々は、前記行電極対におけるいずれか一方の前記行電極に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程を含み、前記アドレス放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行う。
【0017】
又、請求項18記載による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第1放電セルと、光吸収層が前面基板側に設けられた第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、前記サブフィールドの各々は、前記行電極対の一方に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程を含み、前記アドレス放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行う。
【0018】
又、請求項19記載による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第1放電セルと、光吸収層が前面基板側に設けられた第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、前記サブフィールドの各々は、前記行電極対の一方に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程と、前記行電極対を為す行電極各々にプライミングパルスを印加することにより前記点灯セル状態に設定されている前記第2放電セルのみにプライミング放電を生起せしめるプライミング行程と、を含み、前記アドレス放電及び前記プライミング放電の内の少なくとも一方の放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行う。
【0019】
【発明の実施の形態】
図4は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図4に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのPDP50、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53、偶数Y電極ドライバ54、アドレスドライバ55、及び駆動制御回路56から構成される。
【0020】
PDP50には、表示画面における垂直方向に夫々伸張している帯状の列電極D1〜Dmが形成されている。更に、PDP50には、表示画面における水平方向に夫々伸張している帯状の行電極X2〜Xn及び行電極Y1〜Ynが、図4に示す如く交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対(X2、Y2)〜行電極対(Xn、Yn)各々がPDP50における第1表示ライン〜第(n−1)表示ラインを担う。各表示ラインと列電極D1〜Dm各々との各交叉部(図4中の一点鎖線にて囲まれた領域)に、画素を担う画素セルPCが形成されている。すなわち、PDP50には、第1表示ラインに属する画素セルPC1、1〜PC1、m、第2表示ラインに属する画素セルPC2、1〜PC2、m、・・・・、第(n−1)表示ラインに属する画素セルPCn−1、1〜PCn−1、mがマトリクス状に配列されているのである。
【0021】
図5〜図8は、PDP50の内部構造の一部を抜粋して示す図である。
尚、図5は、表示面側から眺めたPDP50の平面図である。又、図6は、図5に示されるV1−V1線から眺めたPDP50の断面図である。又、図7は、図5に示されるV2−V2線から眺めたPDP50の断面図である。又、図8は、図5に示されるW1−W1線から眺めたPDP50の断面図である。
【0022】
図5に示すように、行電極Yは、表示画面の水平方向に伸長する帯状のバス電極Yb(行電極Yの本体部)と、バス電極Ybに接続された複数の透明電極Yaとから構成される。バス電極Ybは例えば黒色の金属膜からなる。透明電極YaはITO等の透明導電膜からなり、バス電極Yb上における各列電極Dに対応した位置に夫々配置されている。透明電極Yaは、バス電極Ybとは直交する方向に伸張しており、その一端及び他端が夫々図5に示す如く幅広な形状になっている。すなわち、透明電極Yaは、行電極Yの本体部から突起した突起電極と捉えることができる。又、行電極Xは、表示画面の水平方向に伸長する帯状のバス電極Xb(行電極Xの本体部)と、バス電極Xbに接続された複数の透明電極Xaとから構成される。バス電極Xbは例えば黒色の金属膜からなる。透明電極XaはITO等の透明導電膜からなり、バス電極Xb上における各列電極Dに対応した位置に夫々配置されている。透明電極Xaは、バス電極Xbとは直交する方向に伸張しており、その一端及び他端が夫々図5に示す如く幅広な形状になっている。すなわち、透明電極Xaは、行電極Xの本体部から突起した突起電極と捉えることができる。上記透明電極Xa及びYa各々の幅広部が、図5に示す如く互いに所定幅の放電ギャップgを介して対向して配置されている。つまり、対を為す行電極X及びY各々の本体部から突起した突起電極としての透明電極Xa及びYaが互いに放電ギャップgを介して対向して配置されているのである。
【0023】
上記透明電極Ya及びバス電極Ybからなる行電極Yと、透明電極Xa及びバス電極Xbからなる行電極Xは、図6に示す如く、PDP50の表示面を担う前面ガラス基板10の裏面に形成されている。更に、これら行電極X及びYを被覆すべく、前面ガラス基板10の裏面には誘電体層11が形成されている。誘電体層11の表面における制御放電セルC2(後述する)各々に対応した位置には、誘電体層11から背面側に向かって突出した嵩上げ誘電体層12が形成されている。嵩上げ誘電体層12は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図5に示す如く表示面の水平方向に伸張して形成されている。嵩上げ誘電体層12の表面及び嵩上げ誘電体層12が形成されていない誘電体層11の表面は、MgOからなる図示しない保護層によって被覆されている。前面ガラス基板10に対して平行配置された背面基板13上には、夫々バス電極Xb及びYbと直交する方向(垂直方向)に伸張している複数の列電極Dが互いに所定の間隙を開けて平行に配列されている。背面基板13には、列電極Dを被覆する白色の列電極保護層(誘電体層)14が形成されている。列電極保護層14上には、第1横壁15A、第2横壁15B及び縦壁15Cからなる隔壁15が形成されている。第1横壁15Aは、バス電極Ybと対向した列電極保護層14上の位置において表示面の水平方向に伸張して形成されている。第2横壁15Bは、バス電極Xbと対向した列電極保護層14上の位置において表示面の水平方向に伸張して形成されている。縦壁15Cは、バス電極Xb(Yb)上において等間隙に配置された透明電極Xa(Ya)各々の間の位置において夫々、バス電極Xb(Yb)とは直交する方向に伸張して形成されている。又、図6に示すように、列電極保護層14上における嵩上げ誘電体層12に対向した領域(縦壁15C、第1横壁15A及び第2横壁15B各々の側面を含む)には2次電子放出材料層30が形成されている。2次電子放出材料層30は、仕事関数が低い(例えば4.2eV以下)、いわゆる2次電子放出係数の高い高γ材料からなる層である。2次電子放出材料層30として用いる材料としては、例えばMgO、CaO、SrO、BaO等のアルカリ土類金属酸化物、Cs2O等のアルカリ金属酸化物、CaF2、MgF2等のフッ化物、TiO2、Y2O、あるいは、結晶欠陥や不純物ドープにより2次電子放出係数を高めた材料等がある。一方、列電極保護層14上における嵩上げ誘電体層12に対向した領域以外の領域(縦壁15C、第1横壁15A及び第2横壁15B各々の側面を含む)には、図6に示す如く蛍光体層16が形成されている。蛍光体層16としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の3系統があり、各画素セルPC毎にその割り当てが決まっている。上記2次電子放出材料層30及び蛍光体層16と、誘電体層11との間には放電ガスが封入された放電空間が存在する。第1横壁15A、第2横壁15B及び縦壁15C各々の高さは図6及び図8に示す如く嵩上げ誘電体層12又は誘電体層11の表面に到達するほど高くはない。従って、図6に示すように第2横壁15Bと嵩上げ誘電体層12との間には、放電ガスの流通が可能な隙間rが存在する。ところが、第1横壁15A及び嵩上げ誘電体層12間には、放電ガスの流通を防ぐべくこの第1横壁15Aに沿った方向に伸張した誘電体層17が形成されている。又、縦壁15C及び嵩上げ誘電体層12間には、図7に示すように縦壁15Cに沿った方向に断続的に誘電体層18が形成されている。
【0024】
ここで、第1横壁15A及び縦壁15Cによって囲まれた領域(図5中の一点鎖線にて囲まれた領域)が画素を担う画素セルPCとなる。又、図5及び図6に示すように、画素セルPCは第2横壁15Bによって表示放電セルC1及び制御放電セルC2に区分けされる。表示放電セルC1は、図5及び図6に示されるように、各表示ラインに対応した一対の行電極X及びY各々の透明電極Xa及びYaと、蛍光体層16とを含む。一方、制御放電セルC2は、嵩上げ誘電体層12、2次電子放出材料層30、表示ラインに対応した行電極対の内の行電極Xの透明電極Xa、並びに表示面の上方に隣接する表示ラインに対応した行電極対の内の行電極Yの透明電極Yaを含む。尚、図5に示す如く、透明電極Xaの幅広部と透明電極Xbの幅広部との間に設けられた放電ギャップgは、表示放電セルC1内ではバス電極Xb及びバス電極Ybの中間位置に存在するが、制御放電セルC2内ではバス電極Xb側、つまり上記中間位置よりも表示放電セルC1に近い位置に存在する。
【0025】
又、図6に示す如く、表示面の上下方向(図6では左右方向)において互いに隣接する画素セルPC各々の放電空間は、第1横壁15A及び誘電体層17によって遮断されている。ところが、同一の画素セルPCに属する表示放電セルC1及び制御放電セルC2各々の放電空間は、図6に示す如き隙間rにて連通している。更に、表示面の左右方向において互いに隣接する制御放電セルC2各々の放電空間は、図7に示す如き嵩上げ誘電体層12及び誘電体層18によって遮断されているが、表示面の左右方向において互いに隣接する表示放電セルC1各々の放電空間は互いに連通している。
【0026】
このように、PDP50に形成されている画素セルPC1、1〜PCn−1、mの各々は、互いにその放電空間が連通している表示放電セルC1及び制御放電セルC2から構成されている。
奇数X電極ドライバ51は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の行電極Xの内の奇数番号(図4に示す)が付されている行電極X3、X5、・・・・、Xn−2、及びXn各々に、各種駆動パルス(後述する)を印加する。偶数X電極ドライバ52は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の行電極Xの内の偶数番号(図4に示す)が付されている行電極X2、X4、・・・・、Xn−3、及びXn−1各々に各種駆動パルス(後述する)を印加する。奇数Y電極ドライバ53は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の行電極Yの内の奇数番号(図4に示す)が付されている行電極Y1、Y3、Y5、・・・・、Yn−2、及びYn各々に各種駆動パルス(後述する)を印加する。偶数Y電極ドライバ54は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の行電極Yの内の偶数番号(図4に示す)が付されている行電極Y2、Y4、・・・・、Yn−3、及びYn−1各々に各種駆動パルス(後述する)を印加する。アドレスドライバ55は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の列電極D1〜Dmに画素データパルス(後述する)を印加する。
【0027】
駆動制御回路56は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば8ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位6ビット分を表示データ、残りの下位2ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位2ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に8ビットよりも少ない6ビット分の表示データにて、上記8ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた6ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を1画素単位とし、この1画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記1画素単位で眺めた場合には、上記ディザ加算画素データの上位4ビット分だけでも8ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路56は、当該ディザ加算画素データの上位4ビット分を多階調化画素データPDSとし、これを図9に示す如きデータ変換テーブルに従って第1〜第15ビットからなる15ビットの画素駆動データGDに変換する。尚、図9に示す変換テーブルに記載されている「*」マークは、論理レベル1又は0のどちらでも良いことを表す。従って、8ビットで256階調を表現し得る画素データは、図9に示されるが如き全部で16パターンからなる15ビットの画素駆動データGDに変換される。次に、駆動制御回路56は、1画面分の画素駆動データGD1、1〜GD(n−1)、m毎に、これら画素駆動データGD1、1〜GD(n−1)、m各々を同一ビット桁同士にて分離することにより、
DB1:画素駆動データGD1、1〜GD(n−1)、m各々の第1ビット目
DB2:画素駆動データGD1、1〜GD(n−1)、m各々の第2ビット目
DB3:画素駆動データGD1、1〜GD(n−1)、m各々の第3ビット目
DB4:画素駆動データGD1、1〜GD(n−1)、m各々の第4ビット目
DB5:画素駆動データGD1、1〜GD(n−1)、m各々の第5ビット目
DB6:画素駆動データGD1、1〜GD(n−1)、m各々の第6ビット目
DB7:画素駆動データGD1、1〜GD(n−1)、m各々の第7ビット目
DB8:画素駆動データGD1、1〜GD(n−1)、m各々の第8ビット目
DB9:画素駆動データGD1、1〜GD(n−1)、m各々の第9ビット目
DB10:画素駆動データGD1、1〜GD(n−1)、m各々の第10ビット目
DB11:画素駆動データGD1、1〜GD(n−1)、m各々の第11ビット目
DB12:画素駆動データGD1、1〜GD(n−1)、m各々の第12ビット目
DB13:画素駆動データGD1、1〜GD(n−1)、m各々の第13ビット目
DB14:画素駆動データGD1、1〜GD(n−1)、m各々の第14ビット目
DB15:画素駆動データGD1、1〜GD(n−1)、m各々の第15ビット目
の如き画素駆動データビット群DB1〜DB15を得る。
【0028】
尚、画素駆動データビット群DB1〜DB15各々は、後述するサブフィールドSF1〜SF15各々に対応したものである。駆動制御回路56は、サブフィールドSF1〜SF15毎に、そのサブフィールドに対応した画素駆動データビット群DBを1表示ライン分(m個)ずつアドレスドライバ55に供給する。
更に、駆動制御回路56は、図10に示す如き発光駆動シーケンスに従ってPDP50を駆動制御すべき各種タイミング信号を発生して、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53及び偶数Y電極ドライバ54に供給する。
【0029】
図10に示す発光駆動シーケンスでは、映像信号における各フィールドを15個のサブフィールドSF1〜SF15に分割し、各サブフィールド毎に以下に示す如き各駆動行程を実行する。
先頭のサブフィールドSF1では、奇数行リセット行程ROD、奇数行アドレス行程WOOD、偶数行リセット行程REV、偶数行アドレス行程WOEV、プライミング行程Pを順次実行する。又、サブフィールドSF2〜SF15各々では、奇数行アドレス行程WIOD、偶数行アドレス行程WIEV、選択消去補助行程CA、プライミング拡張行程PI、サスティン行程I、及び電荷移動行程MRを順次実行する。そして、最後尾のサブフィールドSF15のみで、電荷移動行程MRの後に消去行程Eを実行する。
【0030】
図11は先頭のサブフィールドSF1、図12はSF2、図13はSF3〜SF15各々において、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53、偶数Y電極ドライバ54及びアドレスドライバ55がPDP50に印加する各種駆動パルスとその印加タイミングを夫々示す図である。
先ず、サブフィールドSF1の奇数行リセット行程RODでは、奇数Y電極ドライバ53が、サスティンパルス(後述する)に比して立ち下がり変化及び立ち上がり変化の緩やかな負極性の第1リセットパルスRPY1を発生してPDP50の奇数の行電極Y1、Y3、Y5、・・・・、Ynの各々に同時に印加する。この間、アドレスドライバ55は、正極性のリセットパルスRPDを発生して列電極D1〜Dnの各々に同時に印加する。これら第1リセットパルスRPY1及びリセットパルスRPDの印加に応じて、奇数表示ラインに属する画素セルPC1、1〜PC1、m、PC3、1〜PC3、m、・・・・、PCn−2、1〜PCn−2、m各々の制御放電セルC2内において第1リセット放電(書込放電)が生起される。つまり、図5及び図6に示す如き制御放電セルC2内の行電極Y及び列電極D間において第1リセット放電が生起され、この第1リセット放電により、上述した如き奇数表示ラインに属する画素セルPC各々の制御放電セルC2内に壁電荷が形成される。又、奇数行リセット行程RODでは、上記第1リセットパルスRPY1の印加後、引き続き奇数Y電極ドライバ53は、図11に示す如き正極性の第2リセットパルスRPY2を奇数の行電極Y1、Y3、・・・・、Ynの各々に同時に印加する。上記第2リセットパルスRPY2の印加に応じて、奇数表示ラインに属する画素セルPC各々の制御放電セルC2内において第2リセット放電(消去放電)が生起される。つまり、図5及び図6に示す如き制御放電セルC2内の行電極Y及び列電極D間において第2リセット放電が生起され、この第2リセット放電により、奇数表示ラインに属する画素セルPC各々の制御放電セルC2内に形成されていた壁電荷が消滅する。この際、制御放電セルC2内の行電極X及び列電極D間に誤って放電が生起されないように、上記第2リセットパルスRPY2と同一の印加タイミングにて、偶数X電極ドライバ52は、図11に示す如き正極性の誤放電防止パルスGPXを偶数の行電極X2、X4、X6、・・・・、Xn−1各々に印加する。
【0031】
上記した如く、奇数行リセット行程RODでは、PDP50の奇数表示ラインに属する画素セルPC1、1〜PC1、m、PC3、1〜PC3、m、・・・・、PCn−2、1〜PCn−2、m各々の制御放電セルC2内から一斉に壁電荷を消滅させ、これら奇数表示ラインに属する画素セルPCを全て消灯セル状態に初期化する。
次に、サブフィールドSF1の奇数行アドレス行程WOODでは、奇数Y電極ドライバ53が、負極性の走査パルスSPをPDP50の奇数の行電極Y1、Y3、Y5、・・・・、Yn−2各々に順次印加する。この間、アドレスドライバ55は、このサブフィールドSF1に対応した画素駆動データビット群DB1の内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、論理レベル1の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル0の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、アドレスドライバ55は、奇数表示ラインに対応した画素駆動データビットDB11、1〜DB11、m、DB13、1〜DB13、m、・・・・、DB1n−2、1〜DB1n−2、mを画素データパルスDP1、1〜DP1、m、DP3、1〜DP3、m、・・・・、DPn−2、1〜DPn−2、mに変換し、これらを1表示ライン分ずつ列電極D1〜Dmに印加する。
この際、走査パルスSP及び高電圧の画素データパルスDPが印加された画素セルPCの制御放電セルC2内の列電極D及びバス電極Yb間において書込アドレス放電が生起され、この制御放電セルC2内に壁電荷が形成される。一方、走査パルスSPが印加されたものの高電圧の画素データパルスDPが印加されなかった画素セルPCの制御放電セルC2内では上記の如き書込アドレス放電は生起されないので、この制御放電セルC2内には壁電荷は形成されない。尚、この間、偶数番号の付された行電極X2、X4、X6、・・・・、Xn−1各々のバス電極Xb及び列電極D間において誤って放電が生起されないように、偶数X電極ドライバ52は、上記画素データパルスDPと同極性の電位をこれら偶数の行電極Xの各々に印加する。
【0032】
上記した如く、奇数行アドレス行程WOODでは、画素駆動データビット群DB1(図9に示す画素駆動データGDの第1ビット)に応じて選択的に、PDP50の奇数表示ラインに属する画素セルPC各々の制御放電セルC2内に書込アドレス放電を生起させて壁電荷を形成する。これにより、奇数表示ラインに属する画素セルPC各々を、仮点灯セル状態(制御放電セルC2内に壁電荷有り)、又は消灯セル状態(制御放電セルC2内に壁電荷無し)の一方に設定する。
【0033】
次に、サブフィールドSF1の偶数行リセット行程REVでは、偶数Y電極ドライバ54が、サスティンパルス(後述する)に比して立ち下がり変化及び立ち上がり変化の緩やかな負極性の第1リセットパルスRPY1を発生してPDP50の偶数の行電極Y2、Y4、・・・・、Yn−1の各々に同時に印加する。この間、アドレスドライバ55は、正極性のリセットパルスRPDを発生して列電極D1〜Dnの各々に同時に印加する。これら第1リセットパルスRPY1及びリセットパルスRPDの印加に応じて、偶数表示ラインに属する画素セルPC2、1〜PC2、m、PC4、1〜PC4、m、・・・・、PCn−1、1〜PCn−1、m各々の制御放電セルC2内において第1リセット放電(書込放電)が生起される。つまり、図5及び図6に示す如き制御放電セルC2内の行電極Y及び列電極D間において第1リセット放電が生起され、この第1リセット放電により、上述した如き偶数表示ラインに属する画素セルPC各々の制御放電セルC2内に壁電荷が形成される。又、偶数行リセット行程REVでは、上記第1リセットパルスRPY1の印加後、引き続き偶数Y電極ドライバ54は、図11に示す如き正極性の第2リセットパルスRPY2を偶数の行電極Y2、Y4、・・・・、Yn−1の各々に同時に印加する。上記第2リセットパルスRPY2の印加に応じて、偶数表示ラインに属する画素セルPC各々の制御放電セルC2内において第2リセット放電(消去放電)が生起される。つまり、図5及び図6に示す如き制御放電セルC2内の行電極Y及び列電極D間において第2リセット放電が生起され、この第2リセット放電により、偶数表示ラインに属する画素セルPC各々の制御放電セルC2内に形成されていた壁電荷が消滅する。この際、制御放電セルC2内の行電極X及び列電極D間に誤って放電が生起されないように、上記第2リセットパルスRPY2と同一の印加タイミングにて、奇数X電極ドライバ51は、図11に示す如き正極性の誤放電防止パルスGPXを奇数の行電極X3、X5、・・・・、Xn各々に印加する。
【0034】
上記した如く、偶数行リセット行程REVでは、PDP50の偶数表示ラインに属する画素セルPC2、1〜PC2、m、PC4、1〜PC4、m、・・・・、PCn−1、1〜PCn−1、m各々の制御放電セルC2内から一斉に壁電荷を消滅させ、これら偶数表示ラインに属する画素セルPCを全て消灯セル状態に初期化する。
次に、サブフィールドSF1の偶数行アドレス行程WOEVでは、偶数Y電極ドライバ54が、負極性の走査パルスSPを偶数の行電極Y2、Y4、・・・・、Yn−1各々に順次印加する。この間、アドレスドライバ55は、このサブフィールドSF1に対応した画素駆動データビット群DB1の内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、論理レベル1の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル0の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、アドレスドライバ55は、偶数表示ラインに対応した画素駆動データビットDB12、1〜DB12、m、DB14、1〜DB14、m、・・・・、DB1n−1、1〜DB1n−1、mを画素データパルスDP2、1〜DP2、m、DP4、1〜DP4、m、・・・・、DPn−1、1〜DPn−1、mに変換し、これらを1表示ライン分ずつ列電極D1〜Dmに印加する。この際、走査パルスSP及び高電圧の画素データパルスDPが印加された画素セルPCの制御放電セルC2内の列電極D及びバス電極Yb間において書込アドレス放電が生起され、この制御放電セルC2内に壁電荷が形成される。一方、走査パルスSPが印加されたものの高電圧の画素データパルスDPが印加されなかった画素セルPCの制御放電セルC2内では上記の如き書込アドレス放電は生起されないので、この制御放電セルC2には壁電荷は形成されない。尚、この間、奇数番号の付された行電極X3、X5、・・・・、Xn各々のバス電極Xb及び列電極D間において誤って放電が生起されないように、奇数X電極ドライバ51は、上記画素データパルスDPと同極性の電位をこれら奇数の行電極Xの各々に印加する。
【0035】
上記した如く、偶数行アドレス行程WOEVでは、画素駆動データビット群DB1(図9に示す画素駆動データGDの第1ビット)に応じて選択的に、PDP50の偶数表示ラインに属する画素セルPC各々の制御放電セルC2内に壁電荷を形成させる。これにより、偶数表示ラインに属する画素セルPC各々を、仮点灯セル状態(制御放電セルC2内に壁電荷有り)、又は消灯セル状態(制御放電セルC2内に壁電荷無し)の一方に設定する。
【0036】
次に、サブフィールドSF1のプライミング行程Pでは、奇数Y電極ドライバ53が図11に示す如き正極性のプライミングパルスPPYOを断続的に所定回数だけ繰り返し、奇数の行電極Y1、Y3、・・・・、Yn各々に印加する。又、プライミング行程Pでは、奇数X電極ドライバ51が、図11に示す如き正極性のプライミングパルスPPXOを断続的に所定回数だけ繰り返し、奇数の行電極X3、X5、・・・・、Xn各々に印加する。尚、図11に示すように、上記プライミングパルスPPYO及びPPXOの印加タイミングは互いに同一である。又、プライミング行程Pでは、偶数X電極ドライバ52が、図11に示す如き正極性のプライミングパルスPPXEを断続的に繰り返し偶数の行電極X2、X4、・・・・、Xn−1各々に印加する。更に、プライミング行程Pでは、偶数Y電極ドライバ54が、正電圧のプライミングパルスPPYEを断続的に繰り返し偶数の行電極Y2、Y4、・・・・、Yn−2及びYn各々に印加する。尚、偶数の行電極X及びYに印加するプライミングパルスPPXE及びPPYEと、奇数の行電極X及びYに印加するプライミングパルスPPXO及びPPYOとは、図11に示す如く、その印加タイミングが互いにずれている。上記プライミングパルスPPXO、PPXE、PPYO、又はPPYEが印加される度に、上述した如き仮点灯セル状態に設定されている画素セルPCの制御放電セルC2内においてプライミング放電が生起され、壁電荷が蓄積される。
【0037】
上記した如く、プライミング行程Pでは、上記奇数行アドレス行程WOOD又は偶数行アドレス行程WOEVにて仮点灯セル状態に設定された画素セルPCの制御放電セルC2内においてプライミング放電を生起させる。これにより、比較的低い電圧の印加によっても放電を生起させるに十分な量の壁電荷を制御放電セルC2内に蓄積する。
【0038】
次に、サブフィールドSF2以降の各サブフィールドSF(j)[jは2〜15の自然数]の奇数行アドレス行程WIODでは、奇数Y電極ドライバ53が、負極性の走査パルスSPをPDP50の奇数の行電極Y1、Y3、Y5、・・・・、Yn各々に順次印加する。この間、アドレスドライバ55は、サブフィールド(j)に対応した画素駆動データビット群DB(j)の内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、論理レベル1の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル0の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、アドレスドライバ55は、奇数表示ラインに対応した画素駆動データビットDB(j)1、1〜DB(j)1、m、DB(j)3、1〜DB(j)3、m、・・・・、DB(j)n−2、1〜DB(j)n−2、mを画素データパルスDP1、1〜DP1、m、DP3、1〜DP3、m、・・・・、DPn−2、1〜DPn−2、mに変換し、これらを1表示ライン分ずつ列電極D1〜Dmに印加する。この際、走査パルスSP及び高電圧の画素データパルスDPが印加された画素セルPCの制御放電セルC2内の列電極D及びバス電極Yb間において消去アドレス放電が生起され、この制御放電セルC2内に形成されていた壁電荷が消滅する。一方、走査パルスSPが印加されたものの高電圧の画素データパルスDPが印加されなかった画素セルPCの制御放電セルC2内では上記の如き消去アドレス放電は生起されないので、この制御放電セルC2内の壁電荷の形成状態(壁電荷有り、又は無し)は直前の状態を維持する。尚、この間、偶数番号の付された行電極X2、X4、X6、・・・・、Xn−1各々のバス電極Xb及び列電極D間において誤って放電が生起されないように、偶数X電極ドライバ52は、上記画素データパルスDPと同極性の電位をこれら偶数の行電極Xの各々に印加する。
【0039】
上記した如く、奇数行アドレス行程WIODでは、画素駆動データビット群DB(j)[画素駆動データGDにおけるサブフィールドSF(j)に対応したビット桁]に応じて選択的に、PDP50の奇数表示ラインに属する画素セルPC各々の制御放電セルC2内に消去アドレス放電を生起させて壁電荷を消去する。これにより、奇数表示ラインに属する画素セルPC各々を、仮点灯セル状態(制御放電セルC2内に壁電荷有り)、又は消灯セル状態(制御放電セルC2内に壁電荷無し)の一方に設定する。
【0040】
次に、サブフィールドSF2以降の各サブフィールドSF(j)[jは2〜15の自然数]の偶数行アドレス行程WIEVでは、偶数Y電極ドライバ54が、負極性の走査パルスSPを偶数の行電極Y2、Y4、・・・・、Yn−1各々に順次印加する。この間、アドレスドライバ55は、サブフィールドSF(j)に対応した画素駆動データビット群DB(j)の内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、論理レベル1の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル0の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、アドレスドライバ55は、偶数表示ラインに対応した画素駆動データビットDB(j)2、1〜DB(j)2、m、DB(j)4、1〜DB(j)4、m、・・・・、DB(j)n−1、1〜DB(j)n−1、mを画素データパルスDP2、1〜DP2、m、DP4、1〜DP4、m、・・・・、DPn−1、1〜DPn−1、mに変換し、これらを1表示ライン分ずつ列電極D1〜Dmに印加する。この際、走査パルスSP及び高電圧の画素データパルスDPが印加された画素セルPCの制御放電セルC2内の列電極D及びバス電極Yb間において消去アドレス放電が生起され、この制御放電セルC2内に形成されていた壁電荷が消滅する。一方、走査パルスSPが印加されたものの高電圧の画素データパルスDPが印加されなかった画素セルPCの制御放電セルC2内では上記の如き消去アドレス放電は生起されないので、この制御放電セルC2内の壁電荷の形成状態(壁電荷有り、又は無し)は直前の状態を維持する。尚、この間、奇数番号の付された行電極X3、X5、・・・・、Xn各々のバス電極Xb及び列電極D間において誤って放電が生起されないように、奇数X電極ドライバ51は、上記画素データパルスDPと同極性の電位をこれら奇数の行電極Xの各々に印加する。
【0041】
上記した如く、偶数行アドレス行程WIEVでは、画素駆動データビット群DB(j)[画素駆動データGDにおけるサブフィールドSF(j)に対応したビット桁]に応じて選択的に、PDP50の偶数表示ラインに属する画素セルPC各々の制御放電セルC2内に消去アドレス放電を生起させて壁電荷を消去する。これにより、偶数表示ラインに属する画素セルPC各々を、仮点灯セル状態(制御放電セルC2内に壁電荷有り)、又は消灯セル状態(制御放電セルC2内に壁電荷無し)の一方に設定する。
【0042】
次に、サブフィールドSF2〜SF15各々の選択消去補助行程CAでは、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53、及び偶数Y電極ドライバ54が、図12又は図13に示す如き正極性のキャンセルパルスCPを行電極X2〜Xn及びY1〜Yn各々に一斉に印加する。かかるキャンセルパルスCPの印加により、上記奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて正しく消去アドレス放電を生起させることが出来なかった制御放電セルC2のみで消去放電を生起させ、壁電荷を確実に消去する。つまり、奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて消去アドレス放電が正しく生起された場合には、制御放電セルC2内には図14(a)に示すように、行電極X及びY各々の近傍に負極性の電荷が形成される。この際、例え、行電極X又はYの一方に正極性の電圧が印加されても放電は生起されないので、このセルは消灯セル状態となるのである。ところが、上記奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて正しく消去アドレス放電が生起されないと、図14(b)に示す如く、行電極X及びY各々の近傍に正極性の電荷が形成されてしまう場合が生じる。この際、行電極X又はYの一方に正極性の電圧が印加されるとこのセルは放電してしまう。つまり、奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて消灯セル状態に設定したつもりが、誤って仮点灯セル状態に設定されてしまうのである。そこで、選択消去補助行程CAにおいて行電極X及びYの双方に正極性のキャンセルパルスCPを印加することにより、図14(b)に示す如き誤った電荷形成状態にある制御放電セルC2のみに消去放電を生起させて、図14(a)に示す如き正しい電荷形成状態に推移させるのである。
【0043】
上記した如く、選択消去補助行程CAでは、上記奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて正しく消灯セル状態に設定出来なかった
制御放電セルC2に対して強制的に消去放電を生起させて、この制御放電セルC2を消灯セル状態に推移させる。
次に、サブフィールドSF2〜SF15各々のプライミング拡張行程PIでは、偶数X電極ドライバ52が、図12又は図13に示す如き正極性のプライミングパルスPPXEを断続的に繰り返し偶数の行電極X2、X4、・・・・、Xn−1各々に印加する。更に、上記プライミングパルスPPXEと同一タイミングにて、偶数Y電極ドライバ54が正極性のプライミングパルスPPYEを断続的に繰り返し偶数の行電極Y2、Y4、・・・・、Yn−2及びYn各々に印加する。又、プライミング拡張行程PIでは、奇数Y電極ドライバ53が正極性のプライミングパルスPPYOを断続的に繰り返し、奇数の行電極Y1、Y3、・・・・、Yn各々に印加する。更に、上記プライミングパルスPPYOと同一タイミングにて、奇数X電極ドライバ51が正極性のプライミングパルスPPXOを断続的に繰り返し、奇数の行電極X3、X5、・・・・、Xn各々に印加する。尚、図12又は図13に示すように、奇数の行電極X及びYに印加されるプライミングパルスPPXO及びPPYOの印加タイミングと、偶数の行電極X及びYに印加されるプライミングパルスPPXE及びPPYEの印加タイミングとは互いにずれている。ここで、上記プライミングパルスPPXO、PPXE、PPYO、又はPPYEが印加される度に、上述した如き仮点灯セル状態に設定されている画素セルPCの制御放電セルC2内における行電極X及びY間においてプライミング放電が生起される。この際、プライミング放電が生起される度に、図6に示す如き隙間rを介して表示放電セルC1側に放電が拡張し、表示放電セルC1内に壁電荷が形成される。
【0044】
上記した如く、プライミング拡張行程PIでは、上記奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて仮点灯セル状態に設定された制御放電セルC2に対して繰り返しプライミング放電を生起させることにより、表示放電セルC1側に徐々に放電を拡張する。かかる放電の拡張により表示放電セルC1内に壁電荷が形成され、この表示放電セルC1が属する画素セルPCは点灯セル状態に設定される。一方、このプライミング放電が生起されなかった制御放電セルC2に連通している表示放電セルC1内には壁電荷の形成が為されないので、この画素セルPCは消灯セル状態を維持する。
【0045】
次に、サブフィールドSF2〜SF15各々のサスティン行程Iでは、奇数Y電極ドライバ53が図12又は図13に示す如き正極性のサスティンパルスIPYOを、このサスティン行程Iの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Y1、Y3、Y5、・・・・、Yn各々に印加する。かかるサスティンパルスIPYO各々と同一タイミングにて、偶数X電極ドライバ52は、正極性のサスティンパルスIPXEをこのサスティン行程Iの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極X2、X4、・・・・、Xn−1各々に印加する。又、サスティン行程Iでは、奇数X電極ドライバ51が図12又は図13に示す如き正極性のサスティンパルスIPXOをこのサスティン行程Iの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極X1、X3、X5、・・・・、Xn各々に印加する。更に、かかるサスティン行程Iでは、偶数Y電極ドライバ54が、正極性のサスティンパルスIPYEをこのサスティン行程Iの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Y2、Y4、・・・・、Yn−1各々に印加する。尚、図12又は図13に示すように、上記サスティンパルスIPXE及びIPYOと、上記サスティンパルスIPXO及びIPYEとは、その印加タイミングが互いにずれている。上記サスティンパルスIPXO、IPXE、IPYO又はIPYEが印加される度に、点灯セル状態に設定された画素セルPCの表示放電セルC1内の透明電極Xa及びYa間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、図6に示す如く表示放電セルC1に形成されている蛍光体層16(赤色蛍光層、緑色蛍光層、青色蛍光層)が励起し、その蛍光色に対応した光が前面ガラス基板10を介して放射される。つまり、このサスティン行程Iの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【0046】
上記した如く、サスティン行程Iでは、点灯セル状態に設定された画素セルPCのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、サブフィールドSF2〜SF15各々の電荷移動行程MRでは、偶数X電極ドライバ52が、図12又は図13に示す如き正極性の電荷移動パルスMPXEを偶数の行電極X2、X4、・・・・、Xn−1各々に印加する。更に、上記電荷移動パルスMPXEと同一タイミングにて、偶数Y電極ドライバ54が正極性の電荷移動パルスMPYEを偶数の行電極Y2、Y4、・・・・、Yn−1各々に印加する。これら電荷移動パルスMPXE及びMPYEの印加に応じて、直前のサスティン行程Iにおいてサスティン放電の生起された画素セルPCの制御放電セルC2内において放電が生起される。又、電荷移動行程MRでは、上記電荷移動パルスMPXE及びMPXEが印加された直後、奇数Y電極ドライバ53が正極性の電荷移動パルスMPYOを奇数の行電極Y1、Y3、・・・・、Yn各々に印加する。更に、上記電荷移動パルスMPYOと同一タイミングにて、奇数X電極ドライバ51が正極性の電荷移動パルスMPXOを奇数の行電極X3、X5、・・・・、Xn各々に印加する。これら電荷移動パルスMPXO及びMPYOの印加に応じて、直前のサスティン行程Iにおいてサスティン放電の生起された画素セルPCの制御放電セルC2内において再び放電が生起される。これにより、この制御放電セルC2つ対を為す表示放電セルC1に形成されていた壁電荷が図6に示す如き隙間rを介して制御放電セルC2に移動する。
【0047】
上記した如く、電荷移動行程MRでは、直前のサスティン行程Iにおいてサスティン放電の生起された画素セルPCの制御放電セルC2内において放電を生起させることにより、この画素セルPCの表示放電セルC1内に形成されていた壁電荷を制御放電セルC2に移動させる。
そして、最後尾のサブフィールドSF15の消去行程Eでは、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53、偶数Y電極ドライバ54及びアドレスドライバ55が正極性の消去パルスを全ての行電極X及びYに印加する(図示せず)。消去パルスの印加に応じて、壁電荷の残留している全ての制御放電セルC2内で消去放電が生起され、この壁電荷が消去される。
【0048】
このように、消去行程Eでは、壁電荷の残留している制御放電セルC2のみで消去放電を生起させることにより、全ての制御放電セルC2内の電荷形成状態を均一な状態に初期化する。
ここで、図9〜図13に示す駆動によれば、サブフィールドSF1〜SF15の内で、画素セルPCを消灯セル状態から点灯セル状態に推移させることが可能な機会は、サブフィールドSF1の奇数行アドレス行程WOOD及び偶数行アドレス行程WOEVだけである。つまり、サブフィールドSF1〜SF15の内の1のサブフィールドで消去アドレス放電が生起されて一旦、画素セルPCが消灯セル状態に設定されると、それ以降のサブフィールドにおいてこの画素セルPCが点灯セル状態に復帰することはない。従って、図9に示す如き16通りの画素駆動データGDによる階調駆動によれば、最低輝度0を表す第1階調駆動を除き、先頭のサブフィールドSF1の奇数行アドレス行程WOOD又は偶数行アドレス行程WOEVにおいて必ず書込アドレス放電(二重丸にて示す)が生起されて画素セルPCは点灯セル状態に設定される。そして、表現すべき輝度に対応した分だけ連続したサブフィールドで点灯セル状態を維持させ、消去アドレス放電(黒丸にて示す)が生起されるまでの間、各サブフィールドのサスティン行程Iにおいて連続してサスティン放電発光(白丸に示す)が為されるのである。
【0049】
上述した如き駆動により、1フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図9に示す如き第1〜第16階調駆動による16種類の発光パターンによれば、二重丸及び白丸にて示されるサブフィールドにおいて生起された放電の合計回数に応じた16階調分の中間輝度が表現されるのである。
【0050】
この際、サブフィールドSF1〜SF15各々には、そのサブフィールドの重み付けに対応した輝度が割り当てられている。例えば、サブフィールドSF1には最も低輝度を表す駆動が割り当てられており、サブフィールドSF15には最も高輝度を表す駆動が割り当てられている。つまり、サブフィールドSF2〜SF15各々のサスティン行程Iによるサスティン放電発光の回数が、表現すべき輝度を決定しているのである。ところが、先頭のサブフィールドSF1には上記サスティン行程Iは存在しない。つまり、このサブフィールドSF1では、奇数行アドレス行程WOOD、偶数行アドレス行程WOEV及びプライミング行程Pによって生起される各種放電による制御放電セルC2から表示放電セルC1への漏れ光によって、最も低い輝度を表すようにしているのである。例えば、図9において、最低輝度を表す第1階調よりも1段階だけ高い輝度を表す第2階調駆動では、サブフィールドSF2〜SF15のいずれのサスティン行程Iでもサスティン放電発光は為されない。つまり、サブフィールドSF1の奇数行アドレス行程WOOD又は偶数行アドレス行程WOEVでのアドレス放電、及びプライミング行程Pでのプライミング放電の内の少なくとも一方の放電による、制御放電セルC2から表示放電セルC1への漏れ光のみによって第2階調の輝度を表現しているのである。
【0051】
この際、制御放電セルC2から表示放電セルC1への漏れ光はサスティン放電に伴う発光よりも低輝度である。従って、上記の如き第2階調によれば、最低輝度(黒表示)を表す第1階調と、これよりも2段階だけ明るい輝度を表す第3階調との階調間の輝度差を小にすることが可能となる。
よって、低輝度な表示に対する階調表現が滑らかになり、高品質な低輝度表示が為されるようになる。
【0052】
又、上述した如き駆動によれば、最低輝度0を表す第1階調駆動を実施する場合には、図9に示すようにサブフィールSF1〜SF15に亘り、書込アドレス放電及び消去アドレス放電のいずれもが生起されない。よって、上記第1階調駆動によって最低輝度0を表す画像を表示する際には、書込アドレス放電及び消去アドレス放電に伴う発光が生じないので、暗コントラストが向上する。
【0053】
又、図4に示すプラズマディスプレイ装置においては、各画素を担う画素セルPCを図5及び図6に示す如く表示放電セルC1及び制御放電セルC2にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示放電セルC1にて生起させる一方、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電は、制御放電セルC2にて生起させるようにしている。この際、制御放電セルC2には、この制御放電セルC2内で生起された上記各種放電に伴う光が前面ガラス基板10を通過して外部に漏れるのを防ぐべく、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層12が形成されている。
【0054】
よって、リセット放電、プライミング放電及びアドレス放電に伴う放電光は嵩上げ誘電体層12によって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。
又、制御放電セルC2内には、その背面基板13側に図6に示す如く2次電子放出材料層30を設けている。2次電子放出材料層30によれば、制御放電セルC2内の列電極D及び行電極Y間における放電開始電圧及び放電維持電圧は、表示放電セルC1内の列電極D及び行電極Y間での放電開始電圧及び放電維持電圧よりも低くなる。つまり、表示放電セルC1は、制御放電セルC2に比して放電開始電圧及び放電維持電圧が高くなるのである。よって、制御放電セルC2内において繰り返しプライミング放電を生起させることにより表示放電セルC1側に放電を拡張するプライミング拡張行程PIを実行しても、表示放電セルC1内で生起される放電は微弱なものとなるので、暗コントラストの低下が抑制される。この際、かかるプライミング放電は、制御放電セルC2内の透明電極Xa及びYa間の放電ギャップgにおいて生起されるが、制御放電セルC2内ではこの放電ギャップgがバス電極XbとYbとの中間位置よりも表示放電セルC1に近い位置に存在する為、表示放電セルC1側への放電の拡張が確実に為される。
【0055】
又、図11〜図13に示す駆動では、各制御放電セルC2内において、行電極Xに比して表示放電セルC1までの距離が遠い位置に存在する行電極Yと、列電極Dとの間でリセット放電及びアドレス放電を生起させるようにしている。これにより、リセット放電、及びアドレス放電に伴う紫外線が表示放電セルC1側に漏れ込む量を抑制して、暗コントラストの低下を防止しているのである。
【0056】
又、上述の実施形態では、PDP内において、行電極X及びYが、Y、X、Y、Xなる配置にて配列されている。この際、各制御放電セルC2(第2放電セル)内に形成されている行電極X及びYの内で走査パルスが印加される方の行電極Yは、行電極Xよりも、対となる表示放電セルC1(第1放電セル)から離間した位置に配置されている。すなわち、上記実施例に示されているPDPにおいては、単位発光領域を構成する第1及び第2放電セルの配置関係が、列方向において第2放電セル−第1放電セル、第2放電セル−第1放電セルとなるセル構造を有するのである。
【0057】
しかしながら、本発明は、かかるセル構造のPDPに限らず、例えば制御放電セルC2(第2放電セル)内において走査パルスが印加される方の行電極Yが、対となる表示放電セルC1(第1放電セル)に近接する位置に配置されるようなセル構造を有するPDPに対しても適用可能である。すなわち、行電極X及びYの配列が、X、Y、X、Yなる配置をとり、対となる第1及び第2放電セルの配置関係が、列方向において第1放電セル−第2放電セル、第1放電セル−第2放電セルという配置関係となるセル構造のPDPにも同様に適用できるのである。この場合、第1放電セル内では、対となる行電極Xと行電極Yとが第1の放電間隙を介して対向配置され、第2放電セル内では、行電極Yとこれに隣接する行電極対の行電極Xとが第2の放電間隙を介して対向配置される。
【0058】
又、第2放電セル内の行電極Y及び列電極間、又は行電極Yとこれに隣接する行電極対の行電極Xとの間でリセット放電を生じさせるようにしても良く、アドレス放電後のプライミング放電を省略しても良い。
更に、行電極X及びYを、X、Y、Y、Xなる配置とすることにより、列方向に隣接する単位発光領域各々の第2放電セル同士が隣接したセル構造を有するPDPにも適用できる。すなわち、本発明は、対となる第1及び第2放電セルの配置関係が、列方向において第1放電セル−第2放電セル、第2放電セル−第1放電セル、第1放電セル−第2放電セル、第2放電セル−第1放電セルの如き配置関係となるセル構造を有するPDPに対しても同様に適用できるのである。この場合、リセット放電及びアドレス放電は、第2放電セル内の行電極Yと列電極間で生じさせ、プライミング放電は省略する。なお、列方向及び行方向に隣接する単位発光領域各々の第2放電セル内の放電空間は、縦壁及び横壁によって閉じられている。
【図面の簡単な説明】
【図1】サブフィールド法に基づくPDPの発光駆動フォーマットの一例を示す図である。
【図2】従来の画素データの変換テーブルによって得られる画素駆動データGDと、画素駆動データGDに基づく発光駆動パターンを示す図である。
【図3】図1に示される発光駆動フォーマットに従って、PDPの行電極及び列電極に印加される各種駆動パルスの印加タイミングを示す図である。
【図4】プラズマディスプレイ装置の概略構成を示す図である。
【図5】PDP50の構造の一部を表示面側から眺めた平面図である。
【図6】図5に示されるV1−V1線上でのPDP50の断面を示す図である。
【図7】図5に示されるV2−V2線上でのPDP50の断面を示す図である。
【図8】図5に示されるW1−W1線上でのPDP50の断面を示す図である。
【図9】図4に示されるプラズマディスプレイ装置における画素データ変換テーブルによって得られる画素駆動データGDと、画素駆動データGDに基づく発光駆動パターンを示す図である。
【図10】図4に示されるプラズマディスプレイ装置における発光駆動フォーマットの一例を示す図である。
【図11】先頭のサブフィールドSF1においてPDP50に印加される各種駆動パルスとその印加タイミングを示す図である。
【図12】サブフィールドSF2においてPDP50に印加される各種駆動パルスとその印加タイミングを示す図である。
【図13】サブフィールドSF3〜SF15各々においてPDP50に印加される各種駆動パルスとその印加タイミングを示す図である。
【図14】消去アドレス放電が正しく生起された場合、正しく生起されなかった場合各々での電荷形成状態を模式的に表す図である。
【符号の説明】
50 PDP
51 奇数X電極ドライバ
52 偶数X電極ドライバ
53 奇数Y電極ドライバ
54 偶数Y電極ドライバ
55 アドレスドライバ
56 駆動制御回路
C1 表示放電セル
C2 制御放電セル
PC 画素セル
【発明が属する技術分野】
本発明は、マトリクス表示方式の表示パネルの駆動方法に関する。
【0002】
【従来の技術】
最近、2次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル(以下、PDPという)が注目されている。PDPは、ディジタル映像信号によって直接駆動され、その表現し得る輝度の階調数は、当該ディジタル映像信号に基づく各画素毎の画素データのビット数によって決まる。
【0003】
かかるPDPの階調表示方法としては、1フィールドの表示期間を複数のサブフィールドに分割して各セルを駆動するサブフィールド法が知られている。サブフィールド法においては、1フィールドの表示期間を複数のサブフィールドに分割する。各サブフィールドは、画素データに応じて各画素を点灯モード、又は消灯モードに設定して行くアドレス期間と、上記点灯モードにある画素のみをそのサブフィールドの重み付けに対応した期間だけ実際に点灯(発光)させる発光維持期間を含んでいる。すなわち、サブフィールド毎に、そのサブフィールド内において放電セルを発光させるか否かの設定が為され(アドレス期間)、点灯モードに設定された放電セルだけをそのサブフィールドに割り当てられている期間(発光維持期間)だけ発光させるのである。従って、1フィールド内では、発光状態となるサブフィールドと、消灯(非発光)状態となるサブフィールドが混在する場合が生じ、各サブフィールドで実施された発光期間の総和に応じた中間輝度が視覚されるのである。
【0004】
図1は、PDPの発光駆動フォーマットの一例を模式的に示している(例えば、特許文献1参照)。
すなわち、映像信号における1フィールドは、12個のサブフィールドSF1〜SF12に分割され、各サブフィールド毎にPDPに対する駆動が実施される。この際、各サブフィールドは、入力映像信号に基づいてPDPの各放電セルを”点灯放電セル状態”(すなわち、動作可能モード)及び”消灯放電セル状態”(すなわち、不動作モード)のいずれか一方に設定するアドレス行程Wcと、”点灯放電セル状態”にある放電セルのみを各サブフィールドの重み付けに対応した期間(回数)だけ発光させるサスティン行程Icとからなる。ただし、先頭のサブフィールドSF1においてのみで、PDPの全放電セルを”点灯放電セル状態”に初期化せしめる一斉リセット行程Rcを実行し、最後尾のサブフィールドSF12のみで消去行程Eを実行する。
【0005】
図2は、画素データに後述する変換処理を施すことによって得られる画素駆動データGD、これに対応する階調及び放電セルの発光駆動パターンを示している(例えば、特許文献1参照)。
映像信号をサンプリングすることによって、例えば8ビットの画素データが得られる。得られた画素データは、多階調化処理がなされ、現階調数を維持しつつもそのビット数を4ビットに削減した多階調化処理画素データPDSが生成される。多階調化処理画素データPDSは、図2に示されるが如き変換テーブルに従って第1〜第12ビットからなる画素駆動データGDに変換される。これら第1〜第12ビットの各々は、上記したサブフィールドSF1〜SF12の各々に対応するものである。
【0006】
図3は、図2に示される発光駆動フォーマットに従って、PDPの行電極及び列電極に印加される各種駆動パルスの印加タイミングを示す図である(例えば、特許文献1参照)。尚、図3においては、選択消去法(1リセット1選択消去アドレス法)によって駆動がなされる場合を示している。
先ず、サブフィールドSF1の一斉リセット行程Rcでは、負極性のリセットパルスRPxが行電極X1〜Xnに印加される。かかるリセットパルスRPxの印加と同時に、正極性のリセットパルスRPYが行電極Y1〜Y2に印加される。これらリセットパルスRPx及びRPYの印加に応じて、PDPの全放電セルがリセット放電し、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは”点灯放電セル状態”に初期化される。
【0007】
次に、各サブフィールドのアドレス行程Wcでは、画素駆動データビットDB1〜DB12の論理レベルに対応した電圧を有する画素データパルスDPを発生する。なお、画素駆動データビットDB1〜DB12は、画素駆動データGDの第1〜12ビット目に対応する。例えば、サブフィールドSF1のアドレス行程Wcでは、先ず、画素駆動データビットDB1を、その論理レベルに対応した電圧を有する画素データパルスに変換する。そして、第1行目に対応したm個の画素データパルスを画素データパルス群DP11、第2行目に対応したm個の画素データパルスを画素データパルス群DP12、第n行目に対応したm個の画素データパルスを画素データパルス群DP1nとして、画素データパルス群DP11〜DP1nの各々を順次、列電極D1〜Dmに印加して行く。
【0008】
更に、アドレス行程Wcでは、上述した如き画素データパルス群DPの各印加タイミングと同一タイミングにて、負極性の走査パルスSPを行電極Y1〜Ynへ順次印加する。この際、走査パルスSPが印加された行電極と、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。
【0009】
かかる選択消去放電により、一斉リセット行程Rcにおいて”点灯放電セル状態”に初期化された放電セルは、”消灯放電セル状態”に移行する。一方、上記選択消去放電の生起されなかった放電セルは、上記一斉リセット行程Rcにて初期化された状態、つまり”点灯放電セル状態”を維持する。
次に、各サブフィールドのサスティン行程Icにおいては、図3に示すように、行電極X1〜Xn及びY1〜Ynに対して正極性の維持パルスIPX及びIPYが交互に印加される。ここで、サスティン行程Icにおいて、維持パルスIPは、各サブフィールドSF1〜SF12毎の維持パルスIPの回数が所定の比率となるように印加される。例えば、図1に示す如く、各サブフィールド毎の維持パルスIPの回数比は、SF1:SF2:SF3:SF4:SF5:SF6:SF7:SF8:SF9:SF10:SF11:SF12=1:2:4:7:11:14:20:25:33:40:48:50となる。
【0010】
この際、壁電荷が残留したままとなっている放電セル、すなわち上記アドレス行程Wcにおいて”点灯放電セル状態”に設定された放電セルのみが、上記維持パルスIPX及びIPYが印加される度に維持放電する。よって、”点灯放電セル状態”に設定された放電セルは、上述した如くサブフィールド毎に割り当てられた放電回数分だけ、その維持放電に伴う発光状態を維持する。
【0011】
そして、最後尾のサブフィールドSF12のみで消去行程Eが実行される。かかる消去行程Eでは、正極性の消去パルスAPを発生してこれを列電極D1〜Dmに印加する。更に、かかる消去パルスAPの印加タイミングと同時に負極性の消去パルスEPを発生してこれを行電極Y1〜Yn各々に印加する。これら消去パルスAP及びEPの同時印加により、PDPにおける全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。かかる消去放電により、PDPにおける全ての放電セルが”消灯放電セル状態”になるのである。
【0012】
以上述べた駆動法では、いずれか1のサブフィールドにおいてのみ、直前のサブフィールドで発光状態にある放電セルのみを選択消去アドレス行程において選択的に消去放電せしめている。これにより、先頭のサブフィールドから順に点灯させ、N個(例えば、12個)のサブフィールドでN+1階調表示(例えば、13階調表示)を行い、各サブフィールドにおける維持放電の総数によって入力映像信号によって表される輝度に応じた階調表示を実現するようにしている。
【0013】
一方、人間の視覚特性は対数特性である為、例えば暗い場面を表す画像に対する階調変化に敏感である。ところが、上述した如きPDPの駆動では、最低輝度0を表現する第1階調と、それよりも1段階だけ高輝度を表現する第2階調との輝度差は上記維持放電に伴う発光の輝度が最小単位となる。この際、放電に伴う発光輝度を適宜、任意のレベルに低下させるのは困難である。よって、比較的低輝度な画像を表示する際には、入力映像信号に対応した適正な中間輝度を得ることができないという問題があった。
【0014】
【特許文献1】
特開2001−154630号公報(図6〜図8)
【0015】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、高品質な低輝度画像の表示が可能な表示パネルの駆動方法を提供することを目的とするものである。
【0016】
【課題を解決するための手段】
請求項1記載による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、前記行電極対を為す行電極の各々が前記放電空間内において第1放電間隙を介して対向して配置されている部分を含む第1放電セルと、光吸収層が前面基板側に設けられておりかつ前記第1放電セルに属する前記行電極対におけるいずれか一方の行電極と前記行電極対に隣接する行電極対におけるいずれか一方の行電極とが前記放電空間内において第2放電間隙を介して対向して配置されている部分を含む第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、前記サブフィールドの各々は、前記行電極対におけるいずれか一方の前記行電極に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程を含み、前記アドレス放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行う。
【0017】
又、請求項18記載による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第1放電セルと、光吸収層が前面基板側に設けられた第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、前記サブフィールドの各々は、前記行電極対の一方に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程を含み、前記アドレス放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行う。
【0018】
又、請求項19記載による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第1放電セルと、光吸収層が前面基板側に設けられた第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、前記サブフィールドの各々は、前記行電極対の一方に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程と、前記行電極対を為す行電極各々にプライミングパルスを印加することにより前記点灯セル状態に設定されている前記第2放電セルのみにプライミング放電を生起せしめるプライミング行程と、を含み、前記アドレス放電及び前記プライミング放電の内の少なくとも一方の放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行う。
【0019】
【発明の実施の形態】
図4は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図4に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのPDP50、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53、偶数Y電極ドライバ54、アドレスドライバ55、及び駆動制御回路56から構成される。
【0020】
PDP50には、表示画面における垂直方向に夫々伸張している帯状の列電極D1〜Dmが形成されている。更に、PDP50には、表示画面における水平方向に夫々伸張している帯状の行電極X2〜Xn及び行電極Y1〜Ynが、図4に示す如く交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対(X2、Y2)〜行電極対(Xn、Yn)各々がPDP50における第1表示ライン〜第(n−1)表示ラインを担う。各表示ラインと列電極D1〜Dm各々との各交叉部(図4中の一点鎖線にて囲まれた領域)に、画素を担う画素セルPCが形成されている。すなわち、PDP50には、第1表示ラインに属する画素セルPC1、1〜PC1、m、第2表示ラインに属する画素セルPC2、1〜PC2、m、・・・・、第(n−1)表示ラインに属する画素セルPCn−1、1〜PCn−1、mがマトリクス状に配列されているのである。
【0021】
図5〜図8は、PDP50の内部構造の一部を抜粋して示す図である。
尚、図5は、表示面側から眺めたPDP50の平面図である。又、図6は、図5に示されるV1−V1線から眺めたPDP50の断面図である。又、図7は、図5に示されるV2−V2線から眺めたPDP50の断面図である。又、図8は、図5に示されるW1−W1線から眺めたPDP50の断面図である。
【0022】
図5に示すように、行電極Yは、表示画面の水平方向に伸長する帯状のバス電極Yb(行電極Yの本体部)と、バス電極Ybに接続された複数の透明電極Yaとから構成される。バス電極Ybは例えば黒色の金属膜からなる。透明電極YaはITO等の透明導電膜からなり、バス電極Yb上における各列電極Dに対応した位置に夫々配置されている。透明電極Yaは、バス電極Ybとは直交する方向に伸張しており、その一端及び他端が夫々図5に示す如く幅広な形状になっている。すなわち、透明電極Yaは、行電極Yの本体部から突起した突起電極と捉えることができる。又、行電極Xは、表示画面の水平方向に伸長する帯状のバス電極Xb(行電極Xの本体部)と、バス電極Xbに接続された複数の透明電極Xaとから構成される。バス電極Xbは例えば黒色の金属膜からなる。透明電極XaはITO等の透明導電膜からなり、バス電極Xb上における各列電極Dに対応した位置に夫々配置されている。透明電極Xaは、バス電極Xbとは直交する方向に伸張しており、その一端及び他端が夫々図5に示す如く幅広な形状になっている。すなわち、透明電極Xaは、行電極Xの本体部から突起した突起電極と捉えることができる。上記透明電極Xa及びYa各々の幅広部が、図5に示す如く互いに所定幅の放電ギャップgを介して対向して配置されている。つまり、対を為す行電極X及びY各々の本体部から突起した突起電極としての透明電極Xa及びYaが互いに放電ギャップgを介して対向して配置されているのである。
【0023】
上記透明電極Ya及びバス電極Ybからなる行電極Yと、透明電極Xa及びバス電極Xbからなる行電極Xは、図6に示す如く、PDP50の表示面を担う前面ガラス基板10の裏面に形成されている。更に、これら行電極X及びYを被覆すべく、前面ガラス基板10の裏面には誘電体層11が形成されている。誘電体層11の表面における制御放電セルC2(後述する)各々に対応した位置には、誘電体層11から背面側に向かって突出した嵩上げ誘電体層12が形成されている。嵩上げ誘電体層12は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図5に示す如く表示面の水平方向に伸張して形成されている。嵩上げ誘電体層12の表面及び嵩上げ誘電体層12が形成されていない誘電体層11の表面は、MgOからなる図示しない保護層によって被覆されている。前面ガラス基板10に対して平行配置された背面基板13上には、夫々バス電極Xb及びYbと直交する方向(垂直方向)に伸張している複数の列電極Dが互いに所定の間隙を開けて平行に配列されている。背面基板13には、列電極Dを被覆する白色の列電極保護層(誘電体層)14が形成されている。列電極保護層14上には、第1横壁15A、第2横壁15B及び縦壁15Cからなる隔壁15が形成されている。第1横壁15Aは、バス電極Ybと対向した列電極保護層14上の位置において表示面の水平方向に伸張して形成されている。第2横壁15Bは、バス電極Xbと対向した列電極保護層14上の位置において表示面の水平方向に伸張して形成されている。縦壁15Cは、バス電極Xb(Yb)上において等間隙に配置された透明電極Xa(Ya)各々の間の位置において夫々、バス電極Xb(Yb)とは直交する方向に伸張して形成されている。又、図6に示すように、列電極保護層14上における嵩上げ誘電体層12に対向した領域(縦壁15C、第1横壁15A及び第2横壁15B各々の側面を含む)には2次電子放出材料層30が形成されている。2次電子放出材料層30は、仕事関数が低い(例えば4.2eV以下)、いわゆる2次電子放出係数の高い高γ材料からなる層である。2次電子放出材料層30として用いる材料としては、例えばMgO、CaO、SrO、BaO等のアルカリ土類金属酸化物、Cs2O等のアルカリ金属酸化物、CaF2、MgF2等のフッ化物、TiO2、Y2O、あるいは、結晶欠陥や不純物ドープにより2次電子放出係数を高めた材料等がある。一方、列電極保護層14上における嵩上げ誘電体層12に対向した領域以外の領域(縦壁15C、第1横壁15A及び第2横壁15B各々の側面を含む)には、図6に示す如く蛍光体層16が形成されている。蛍光体層16としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の3系統があり、各画素セルPC毎にその割り当てが決まっている。上記2次電子放出材料層30及び蛍光体層16と、誘電体層11との間には放電ガスが封入された放電空間が存在する。第1横壁15A、第2横壁15B及び縦壁15C各々の高さは図6及び図8に示す如く嵩上げ誘電体層12又は誘電体層11の表面に到達するほど高くはない。従って、図6に示すように第2横壁15Bと嵩上げ誘電体層12との間には、放電ガスの流通が可能な隙間rが存在する。ところが、第1横壁15A及び嵩上げ誘電体層12間には、放電ガスの流通を防ぐべくこの第1横壁15Aに沿った方向に伸張した誘電体層17が形成されている。又、縦壁15C及び嵩上げ誘電体層12間には、図7に示すように縦壁15Cに沿った方向に断続的に誘電体層18が形成されている。
【0024】
ここで、第1横壁15A及び縦壁15Cによって囲まれた領域(図5中の一点鎖線にて囲まれた領域)が画素を担う画素セルPCとなる。又、図5及び図6に示すように、画素セルPCは第2横壁15Bによって表示放電セルC1及び制御放電セルC2に区分けされる。表示放電セルC1は、図5及び図6に示されるように、各表示ラインに対応した一対の行電極X及びY各々の透明電極Xa及びYaと、蛍光体層16とを含む。一方、制御放電セルC2は、嵩上げ誘電体層12、2次電子放出材料層30、表示ラインに対応した行電極対の内の行電極Xの透明電極Xa、並びに表示面の上方に隣接する表示ラインに対応した行電極対の内の行電極Yの透明電極Yaを含む。尚、図5に示す如く、透明電極Xaの幅広部と透明電極Xbの幅広部との間に設けられた放電ギャップgは、表示放電セルC1内ではバス電極Xb及びバス電極Ybの中間位置に存在するが、制御放電セルC2内ではバス電極Xb側、つまり上記中間位置よりも表示放電セルC1に近い位置に存在する。
【0025】
又、図6に示す如く、表示面の上下方向(図6では左右方向)において互いに隣接する画素セルPC各々の放電空間は、第1横壁15A及び誘電体層17によって遮断されている。ところが、同一の画素セルPCに属する表示放電セルC1及び制御放電セルC2各々の放電空間は、図6に示す如き隙間rにて連通している。更に、表示面の左右方向において互いに隣接する制御放電セルC2各々の放電空間は、図7に示す如き嵩上げ誘電体層12及び誘電体層18によって遮断されているが、表示面の左右方向において互いに隣接する表示放電セルC1各々の放電空間は互いに連通している。
【0026】
このように、PDP50に形成されている画素セルPC1、1〜PCn−1、mの各々は、互いにその放電空間が連通している表示放電セルC1及び制御放電セルC2から構成されている。
奇数X電極ドライバ51は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の行電極Xの内の奇数番号(図4に示す)が付されている行電極X3、X5、・・・・、Xn−2、及びXn各々に、各種駆動パルス(後述する)を印加する。偶数X電極ドライバ52は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の行電極Xの内の偶数番号(図4に示す)が付されている行電極X2、X4、・・・・、Xn−3、及びXn−1各々に各種駆動パルス(後述する)を印加する。奇数Y電極ドライバ53は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の行電極Yの内の奇数番号(図4に示す)が付されている行電極Y1、Y3、Y5、・・・・、Yn−2、及びYn各々に各種駆動パルス(後述する)を印加する。偶数Y電極ドライバ54は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の行電極Yの内の偶数番号(図4に示す)が付されている行電極Y2、Y4、・・・・、Yn−3、及びYn−1各々に各種駆動パルス(後述する)を印加する。アドレスドライバ55は、駆動制御回路56から供給されたタイミング信号に応じて、PDP50の列電極D1〜Dmに画素データパルス(後述する)を印加する。
【0027】
駆動制御回路56は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば8ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位6ビット分を表示データ、残りの下位2ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位2ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に8ビットよりも少ない6ビット分の表示データにて、上記8ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた6ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を1画素単位とし、この1画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記1画素単位で眺めた場合には、上記ディザ加算画素データの上位4ビット分だけでも8ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路56は、当該ディザ加算画素データの上位4ビット分を多階調化画素データPDSとし、これを図9に示す如きデータ変換テーブルに従って第1〜第15ビットからなる15ビットの画素駆動データGDに変換する。尚、図9に示す変換テーブルに記載されている「*」マークは、論理レベル1又は0のどちらでも良いことを表す。従って、8ビットで256階調を表現し得る画素データは、図9に示されるが如き全部で16パターンからなる15ビットの画素駆動データGDに変換される。次に、駆動制御回路56は、1画面分の画素駆動データGD1、1〜GD(n−1)、m毎に、これら画素駆動データGD1、1〜GD(n−1)、m各々を同一ビット桁同士にて分離することにより、
DB1:画素駆動データGD1、1〜GD(n−1)、m各々の第1ビット目
DB2:画素駆動データGD1、1〜GD(n−1)、m各々の第2ビット目
DB3:画素駆動データGD1、1〜GD(n−1)、m各々の第3ビット目
DB4:画素駆動データGD1、1〜GD(n−1)、m各々の第4ビット目
DB5:画素駆動データGD1、1〜GD(n−1)、m各々の第5ビット目
DB6:画素駆動データGD1、1〜GD(n−1)、m各々の第6ビット目
DB7:画素駆動データGD1、1〜GD(n−1)、m各々の第7ビット目
DB8:画素駆動データGD1、1〜GD(n−1)、m各々の第8ビット目
DB9:画素駆動データGD1、1〜GD(n−1)、m各々の第9ビット目
DB10:画素駆動データGD1、1〜GD(n−1)、m各々の第10ビット目
DB11:画素駆動データGD1、1〜GD(n−1)、m各々の第11ビット目
DB12:画素駆動データGD1、1〜GD(n−1)、m各々の第12ビット目
DB13:画素駆動データGD1、1〜GD(n−1)、m各々の第13ビット目
DB14:画素駆動データGD1、1〜GD(n−1)、m各々の第14ビット目
DB15:画素駆動データGD1、1〜GD(n−1)、m各々の第15ビット目
の如き画素駆動データビット群DB1〜DB15を得る。
【0028】
尚、画素駆動データビット群DB1〜DB15各々は、後述するサブフィールドSF1〜SF15各々に対応したものである。駆動制御回路56は、サブフィールドSF1〜SF15毎に、そのサブフィールドに対応した画素駆動データビット群DBを1表示ライン分(m個)ずつアドレスドライバ55に供給する。
更に、駆動制御回路56は、図10に示す如き発光駆動シーケンスに従ってPDP50を駆動制御すべき各種タイミング信号を発生して、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53及び偶数Y電極ドライバ54に供給する。
【0029】
図10に示す発光駆動シーケンスでは、映像信号における各フィールドを15個のサブフィールドSF1〜SF15に分割し、各サブフィールド毎に以下に示す如き各駆動行程を実行する。
先頭のサブフィールドSF1では、奇数行リセット行程ROD、奇数行アドレス行程WOOD、偶数行リセット行程REV、偶数行アドレス行程WOEV、プライミング行程Pを順次実行する。又、サブフィールドSF2〜SF15各々では、奇数行アドレス行程WIOD、偶数行アドレス行程WIEV、選択消去補助行程CA、プライミング拡張行程PI、サスティン行程I、及び電荷移動行程MRを順次実行する。そして、最後尾のサブフィールドSF15のみで、電荷移動行程MRの後に消去行程Eを実行する。
【0030】
図11は先頭のサブフィールドSF1、図12はSF2、図13はSF3〜SF15各々において、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53、偶数Y電極ドライバ54及びアドレスドライバ55がPDP50に印加する各種駆動パルスとその印加タイミングを夫々示す図である。
先ず、サブフィールドSF1の奇数行リセット行程RODでは、奇数Y電極ドライバ53が、サスティンパルス(後述する)に比して立ち下がり変化及び立ち上がり変化の緩やかな負極性の第1リセットパルスRPY1を発生してPDP50の奇数の行電極Y1、Y3、Y5、・・・・、Ynの各々に同時に印加する。この間、アドレスドライバ55は、正極性のリセットパルスRPDを発生して列電極D1〜Dnの各々に同時に印加する。これら第1リセットパルスRPY1及びリセットパルスRPDの印加に応じて、奇数表示ラインに属する画素セルPC1、1〜PC1、m、PC3、1〜PC3、m、・・・・、PCn−2、1〜PCn−2、m各々の制御放電セルC2内において第1リセット放電(書込放電)が生起される。つまり、図5及び図6に示す如き制御放電セルC2内の行電極Y及び列電極D間において第1リセット放電が生起され、この第1リセット放電により、上述した如き奇数表示ラインに属する画素セルPC各々の制御放電セルC2内に壁電荷が形成される。又、奇数行リセット行程RODでは、上記第1リセットパルスRPY1の印加後、引き続き奇数Y電極ドライバ53は、図11に示す如き正極性の第2リセットパルスRPY2を奇数の行電極Y1、Y3、・・・・、Ynの各々に同時に印加する。上記第2リセットパルスRPY2の印加に応じて、奇数表示ラインに属する画素セルPC各々の制御放電セルC2内において第2リセット放電(消去放電)が生起される。つまり、図5及び図6に示す如き制御放電セルC2内の行電極Y及び列電極D間において第2リセット放電が生起され、この第2リセット放電により、奇数表示ラインに属する画素セルPC各々の制御放電セルC2内に形成されていた壁電荷が消滅する。この際、制御放電セルC2内の行電極X及び列電極D間に誤って放電が生起されないように、上記第2リセットパルスRPY2と同一の印加タイミングにて、偶数X電極ドライバ52は、図11に示す如き正極性の誤放電防止パルスGPXを偶数の行電極X2、X4、X6、・・・・、Xn−1各々に印加する。
【0031】
上記した如く、奇数行リセット行程RODでは、PDP50の奇数表示ラインに属する画素セルPC1、1〜PC1、m、PC3、1〜PC3、m、・・・・、PCn−2、1〜PCn−2、m各々の制御放電セルC2内から一斉に壁電荷を消滅させ、これら奇数表示ラインに属する画素セルPCを全て消灯セル状態に初期化する。
次に、サブフィールドSF1の奇数行アドレス行程WOODでは、奇数Y電極ドライバ53が、負極性の走査パルスSPをPDP50の奇数の行電極Y1、Y3、Y5、・・・・、Yn−2各々に順次印加する。この間、アドレスドライバ55は、このサブフィールドSF1に対応した画素駆動データビット群DB1の内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、論理レベル1の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル0の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、アドレスドライバ55は、奇数表示ラインに対応した画素駆動データビットDB11、1〜DB11、m、DB13、1〜DB13、m、・・・・、DB1n−2、1〜DB1n−2、mを画素データパルスDP1、1〜DP1、m、DP3、1〜DP3、m、・・・・、DPn−2、1〜DPn−2、mに変換し、これらを1表示ライン分ずつ列電極D1〜Dmに印加する。
この際、走査パルスSP及び高電圧の画素データパルスDPが印加された画素セルPCの制御放電セルC2内の列電極D及びバス電極Yb間において書込アドレス放電が生起され、この制御放電セルC2内に壁電荷が形成される。一方、走査パルスSPが印加されたものの高電圧の画素データパルスDPが印加されなかった画素セルPCの制御放電セルC2内では上記の如き書込アドレス放電は生起されないので、この制御放電セルC2内には壁電荷は形成されない。尚、この間、偶数番号の付された行電極X2、X4、X6、・・・・、Xn−1各々のバス電極Xb及び列電極D間において誤って放電が生起されないように、偶数X電極ドライバ52は、上記画素データパルスDPと同極性の電位をこれら偶数の行電極Xの各々に印加する。
【0032】
上記した如く、奇数行アドレス行程WOODでは、画素駆動データビット群DB1(図9に示す画素駆動データGDの第1ビット)に応じて選択的に、PDP50の奇数表示ラインに属する画素セルPC各々の制御放電セルC2内に書込アドレス放電を生起させて壁電荷を形成する。これにより、奇数表示ラインに属する画素セルPC各々を、仮点灯セル状態(制御放電セルC2内に壁電荷有り)、又は消灯セル状態(制御放電セルC2内に壁電荷無し)の一方に設定する。
【0033】
次に、サブフィールドSF1の偶数行リセット行程REVでは、偶数Y電極ドライバ54が、サスティンパルス(後述する)に比して立ち下がり変化及び立ち上がり変化の緩やかな負極性の第1リセットパルスRPY1を発生してPDP50の偶数の行電極Y2、Y4、・・・・、Yn−1の各々に同時に印加する。この間、アドレスドライバ55は、正極性のリセットパルスRPDを発生して列電極D1〜Dnの各々に同時に印加する。これら第1リセットパルスRPY1及びリセットパルスRPDの印加に応じて、偶数表示ラインに属する画素セルPC2、1〜PC2、m、PC4、1〜PC4、m、・・・・、PCn−1、1〜PCn−1、m各々の制御放電セルC2内において第1リセット放電(書込放電)が生起される。つまり、図5及び図6に示す如き制御放電セルC2内の行電極Y及び列電極D間において第1リセット放電が生起され、この第1リセット放電により、上述した如き偶数表示ラインに属する画素セルPC各々の制御放電セルC2内に壁電荷が形成される。又、偶数行リセット行程REVでは、上記第1リセットパルスRPY1の印加後、引き続き偶数Y電極ドライバ54は、図11に示す如き正極性の第2リセットパルスRPY2を偶数の行電極Y2、Y4、・・・・、Yn−1の各々に同時に印加する。上記第2リセットパルスRPY2の印加に応じて、偶数表示ラインに属する画素セルPC各々の制御放電セルC2内において第2リセット放電(消去放電)が生起される。つまり、図5及び図6に示す如き制御放電セルC2内の行電極Y及び列電極D間において第2リセット放電が生起され、この第2リセット放電により、偶数表示ラインに属する画素セルPC各々の制御放電セルC2内に形成されていた壁電荷が消滅する。この際、制御放電セルC2内の行電極X及び列電極D間に誤って放電が生起されないように、上記第2リセットパルスRPY2と同一の印加タイミングにて、奇数X電極ドライバ51は、図11に示す如き正極性の誤放電防止パルスGPXを奇数の行電極X3、X5、・・・・、Xn各々に印加する。
【0034】
上記した如く、偶数行リセット行程REVでは、PDP50の偶数表示ラインに属する画素セルPC2、1〜PC2、m、PC4、1〜PC4、m、・・・・、PCn−1、1〜PCn−1、m各々の制御放電セルC2内から一斉に壁電荷を消滅させ、これら偶数表示ラインに属する画素セルPCを全て消灯セル状態に初期化する。
次に、サブフィールドSF1の偶数行アドレス行程WOEVでは、偶数Y電極ドライバ54が、負極性の走査パルスSPを偶数の行電極Y2、Y4、・・・・、Yn−1各々に順次印加する。この間、アドレスドライバ55は、このサブフィールドSF1に対応した画素駆動データビット群DB1の内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、論理レベル1の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル0の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、アドレスドライバ55は、偶数表示ラインに対応した画素駆動データビットDB12、1〜DB12、m、DB14、1〜DB14、m、・・・・、DB1n−1、1〜DB1n−1、mを画素データパルスDP2、1〜DP2、m、DP4、1〜DP4、m、・・・・、DPn−1、1〜DPn−1、mに変換し、これらを1表示ライン分ずつ列電極D1〜Dmに印加する。この際、走査パルスSP及び高電圧の画素データパルスDPが印加された画素セルPCの制御放電セルC2内の列電極D及びバス電極Yb間において書込アドレス放電が生起され、この制御放電セルC2内に壁電荷が形成される。一方、走査パルスSPが印加されたものの高電圧の画素データパルスDPが印加されなかった画素セルPCの制御放電セルC2内では上記の如き書込アドレス放電は生起されないので、この制御放電セルC2には壁電荷は形成されない。尚、この間、奇数番号の付された行電極X3、X5、・・・・、Xn各々のバス電極Xb及び列電極D間において誤って放電が生起されないように、奇数X電極ドライバ51は、上記画素データパルスDPと同極性の電位をこれら奇数の行電極Xの各々に印加する。
【0035】
上記した如く、偶数行アドレス行程WOEVでは、画素駆動データビット群DB1(図9に示す画素駆動データGDの第1ビット)に応じて選択的に、PDP50の偶数表示ラインに属する画素セルPC各々の制御放電セルC2内に壁電荷を形成させる。これにより、偶数表示ラインに属する画素セルPC各々を、仮点灯セル状態(制御放電セルC2内に壁電荷有り)、又は消灯セル状態(制御放電セルC2内に壁電荷無し)の一方に設定する。
【0036】
次に、サブフィールドSF1のプライミング行程Pでは、奇数Y電極ドライバ53が図11に示す如き正極性のプライミングパルスPPYOを断続的に所定回数だけ繰り返し、奇数の行電極Y1、Y3、・・・・、Yn各々に印加する。又、プライミング行程Pでは、奇数X電極ドライバ51が、図11に示す如き正極性のプライミングパルスPPXOを断続的に所定回数だけ繰り返し、奇数の行電極X3、X5、・・・・、Xn各々に印加する。尚、図11に示すように、上記プライミングパルスPPYO及びPPXOの印加タイミングは互いに同一である。又、プライミング行程Pでは、偶数X電極ドライバ52が、図11に示す如き正極性のプライミングパルスPPXEを断続的に繰り返し偶数の行電極X2、X4、・・・・、Xn−1各々に印加する。更に、プライミング行程Pでは、偶数Y電極ドライバ54が、正電圧のプライミングパルスPPYEを断続的に繰り返し偶数の行電極Y2、Y4、・・・・、Yn−2及びYn各々に印加する。尚、偶数の行電極X及びYに印加するプライミングパルスPPXE及びPPYEと、奇数の行電極X及びYに印加するプライミングパルスPPXO及びPPYOとは、図11に示す如く、その印加タイミングが互いにずれている。上記プライミングパルスPPXO、PPXE、PPYO、又はPPYEが印加される度に、上述した如き仮点灯セル状態に設定されている画素セルPCの制御放電セルC2内においてプライミング放電が生起され、壁電荷が蓄積される。
【0037】
上記した如く、プライミング行程Pでは、上記奇数行アドレス行程WOOD又は偶数行アドレス行程WOEVにて仮点灯セル状態に設定された画素セルPCの制御放電セルC2内においてプライミング放電を生起させる。これにより、比較的低い電圧の印加によっても放電を生起させるに十分な量の壁電荷を制御放電セルC2内に蓄積する。
【0038】
次に、サブフィールドSF2以降の各サブフィールドSF(j)[jは2〜15の自然数]の奇数行アドレス行程WIODでは、奇数Y電極ドライバ53が、負極性の走査パルスSPをPDP50の奇数の行電極Y1、Y3、Y5、・・・・、Yn各々に順次印加する。この間、アドレスドライバ55は、サブフィールド(j)に対応した画素駆動データビット群DB(j)の内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、論理レベル1の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル0の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、アドレスドライバ55は、奇数表示ラインに対応した画素駆動データビットDB(j)1、1〜DB(j)1、m、DB(j)3、1〜DB(j)3、m、・・・・、DB(j)n−2、1〜DB(j)n−2、mを画素データパルスDP1、1〜DP1、m、DP3、1〜DP3、m、・・・・、DPn−2、1〜DPn−2、mに変換し、これらを1表示ライン分ずつ列電極D1〜Dmに印加する。この際、走査パルスSP及び高電圧の画素データパルスDPが印加された画素セルPCの制御放電セルC2内の列電極D及びバス電極Yb間において消去アドレス放電が生起され、この制御放電セルC2内に形成されていた壁電荷が消滅する。一方、走査パルスSPが印加されたものの高電圧の画素データパルスDPが印加されなかった画素セルPCの制御放電セルC2内では上記の如き消去アドレス放電は生起されないので、この制御放電セルC2内の壁電荷の形成状態(壁電荷有り、又は無し)は直前の状態を維持する。尚、この間、偶数番号の付された行電極X2、X4、X6、・・・・、Xn−1各々のバス電極Xb及び列電極D間において誤って放電が生起されないように、偶数X電極ドライバ52は、上記画素データパルスDPと同極性の電位をこれら偶数の行電極Xの各々に印加する。
【0039】
上記した如く、奇数行アドレス行程WIODでは、画素駆動データビット群DB(j)[画素駆動データGDにおけるサブフィールドSF(j)に対応したビット桁]に応じて選択的に、PDP50の奇数表示ラインに属する画素セルPC各々の制御放電セルC2内に消去アドレス放電を生起させて壁電荷を消去する。これにより、奇数表示ラインに属する画素セルPC各々を、仮点灯セル状態(制御放電セルC2内に壁電荷有り)、又は消灯セル状態(制御放電セルC2内に壁電荷無し)の一方に設定する。
【0040】
次に、サブフィールドSF2以降の各サブフィールドSF(j)[jは2〜15の自然数]の偶数行アドレス行程WIEVでは、偶数Y電極ドライバ54が、負極性の走査パルスSPを偶数の行電極Y2、Y4、・・・・、Yn−1各々に順次印加する。この間、アドレスドライバ55は、サブフィールドSF(j)に対応した画素駆動データビット群DB(j)の内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、論理レベル1の画素駆動データビットを正極性の高電圧の画素データパルスDPに変換する一方、論理レベル0の画素駆動データビットを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。つまり、アドレスドライバ55は、偶数表示ラインに対応した画素駆動データビットDB(j)2、1〜DB(j)2、m、DB(j)4、1〜DB(j)4、m、・・・・、DB(j)n−1、1〜DB(j)n−1、mを画素データパルスDP2、1〜DP2、m、DP4、1〜DP4、m、・・・・、DPn−1、1〜DPn−1、mに変換し、これらを1表示ライン分ずつ列電極D1〜Dmに印加する。この際、走査パルスSP及び高電圧の画素データパルスDPが印加された画素セルPCの制御放電セルC2内の列電極D及びバス電極Yb間において消去アドレス放電が生起され、この制御放電セルC2内に形成されていた壁電荷が消滅する。一方、走査パルスSPが印加されたものの高電圧の画素データパルスDPが印加されなかった画素セルPCの制御放電セルC2内では上記の如き消去アドレス放電は生起されないので、この制御放電セルC2内の壁電荷の形成状態(壁電荷有り、又は無し)は直前の状態を維持する。尚、この間、奇数番号の付された行電極X3、X5、・・・・、Xn各々のバス電極Xb及び列電極D間において誤って放電が生起されないように、奇数X電極ドライバ51は、上記画素データパルスDPと同極性の電位をこれら奇数の行電極Xの各々に印加する。
【0041】
上記した如く、偶数行アドレス行程WIEVでは、画素駆動データビット群DB(j)[画素駆動データGDにおけるサブフィールドSF(j)に対応したビット桁]に応じて選択的に、PDP50の偶数表示ラインに属する画素セルPC各々の制御放電セルC2内に消去アドレス放電を生起させて壁電荷を消去する。これにより、偶数表示ラインに属する画素セルPC各々を、仮点灯セル状態(制御放電セルC2内に壁電荷有り)、又は消灯セル状態(制御放電セルC2内に壁電荷無し)の一方に設定する。
【0042】
次に、サブフィールドSF2〜SF15各々の選択消去補助行程CAでは、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53、及び偶数Y電極ドライバ54が、図12又は図13に示す如き正極性のキャンセルパルスCPを行電極X2〜Xn及びY1〜Yn各々に一斉に印加する。かかるキャンセルパルスCPの印加により、上記奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて正しく消去アドレス放電を生起させることが出来なかった制御放電セルC2のみで消去放電を生起させ、壁電荷を確実に消去する。つまり、奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて消去アドレス放電が正しく生起された場合には、制御放電セルC2内には図14(a)に示すように、行電極X及びY各々の近傍に負極性の電荷が形成される。この際、例え、行電極X又はYの一方に正極性の電圧が印加されても放電は生起されないので、このセルは消灯セル状態となるのである。ところが、上記奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて正しく消去アドレス放電が生起されないと、図14(b)に示す如く、行電極X及びY各々の近傍に正極性の電荷が形成されてしまう場合が生じる。この際、行電極X又はYの一方に正極性の電圧が印加されるとこのセルは放電してしまう。つまり、奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて消灯セル状態に設定したつもりが、誤って仮点灯セル状態に設定されてしまうのである。そこで、選択消去補助行程CAにおいて行電極X及びYの双方に正極性のキャンセルパルスCPを印加することにより、図14(b)に示す如き誤った電荷形成状態にある制御放電セルC2のみに消去放電を生起させて、図14(a)に示す如き正しい電荷形成状態に推移させるのである。
【0043】
上記した如く、選択消去補助行程CAでは、上記奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて正しく消灯セル状態に設定出来なかった
制御放電セルC2に対して強制的に消去放電を生起させて、この制御放電セルC2を消灯セル状態に推移させる。
次に、サブフィールドSF2〜SF15各々のプライミング拡張行程PIでは、偶数X電極ドライバ52が、図12又は図13に示す如き正極性のプライミングパルスPPXEを断続的に繰り返し偶数の行電極X2、X4、・・・・、Xn−1各々に印加する。更に、上記プライミングパルスPPXEと同一タイミングにて、偶数Y電極ドライバ54が正極性のプライミングパルスPPYEを断続的に繰り返し偶数の行電極Y2、Y4、・・・・、Yn−2及びYn各々に印加する。又、プライミング拡張行程PIでは、奇数Y電極ドライバ53が正極性のプライミングパルスPPYOを断続的に繰り返し、奇数の行電極Y1、Y3、・・・・、Yn各々に印加する。更に、上記プライミングパルスPPYOと同一タイミングにて、奇数X電極ドライバ51が正極性のプライミングパルスPPXOを断続的に繰り返し、奇数の行電極X3、X5、・・・・、Xn各々に印加する。尚、図12又は図13に示すように、奇数の行電極X及びYに印加されるプライミングパルスPPXO及びPPYOの印加タイミングと、偶数の行電極X及びYに印加されるプライミングパルスPPXE及びPPYEの印加タイミングとは互いにずれている。ここで、上記プライミングパルスPPXO、PPXE、PPYO、又はPPYEが印加される度に、上述した如き仮点灯セル状態に設定されている画素セルPCの制御放電セルC2内における行電極X及びY間においてプライミング放電が生起される。この際、プライミング放電が生起される度に、図6に示す如き隙間rを介して表示放電セルC1側に放電が拡張し、表示放電セルC1内に壁電荷が形成される。
【0044】
上記した如く、プライミング拡張行程PIでは、上記奇数行アドレス行程WIOD又は偶数行アドレス行程WIEVにおいて仮点灯セル状態に設定された制御放電セルC2に対して繰り返しプライミング放電を生起させることにより、表示放電セルC1側に徐々に放電を拡張する。かかる放電の拡張により表示放電セルC1内に壁電荷が形成され、この表示放電セルC1が属する画素セルPCは点灯セル状態に設定される。一方、このプライミング放電が生起されなかった制御放電セルC2に連通している表示放電セルC1内には壁電荷の形成が為されないので、この画素セルPCは消灯セル状態を維持する。
【0045】
次に、サブフィールドSF2〜SF15各々のサスティン行程Iでは、奇数Y電極ドライバ53が図12又は図13に示す如き正極性のサスティンパルスIPYOを、このサスティン行程Iの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Y1、Y3、Y5、・・・・、Yn各々に印加する。かかるサスティンパルスIPYO各々と同一タイミングにて、偶数X電極ドライバ52は、正極性のサスティンパルスIPXEをこのサスティン行程Iの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極X2、X4、・・・・、Xn−1各々に印加する。又、サスティン行程Iでは、奇数X電極ドライバ51が図12又は図13に示す如き正極性のサスティンパルスIPXOをこのサスティン行程Iの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極X1、X3、X5、・・・・、Xn各々に印加する。更に、かかるサスティン行程Iでは、偶数Y電極ドライバ54が、正極性のサスティンパルスIPYEをこのサスティン行程Iの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Y2、Y4、・・・・、Yn−1各々に印加する。尚、図12又は図13に示すように、上記サスティンパルスIPXE及びIPYOと、上記サスティンパルスIPXO及びIPYEとは、その印加タイミングが互いにずれている。上記サスティンパルスIPXO、IPXE、IPYO又はIPYEが印加される度に、点灯セル状態に設定された画素セルPCの表示放電セルC1内の透明電極Xa及びYa間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、図6に示す如く表示放電セルC1に形成されている蛍光体層16(赤色蛍光層、緑色蛍光層、青色蛍光層)が励起し、その蛍光色に対応した光が前面ガラス基板10を介して放射される。つまり、このサスティン行程Iの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【0046】
上記した如く、サスティン行程Iでは、点灯セル状態に設定された画素セルPCのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、サブフィールドSF2〜SF15各々の電荷移動行程MRでは、偶数X電極ドライバ52が、図12又は図13に示す如き正極性の電荷移動パルスMPXEを偶数の行電極X2、X4、・・・・、Xn−1各々に印加する。更に、上記電荷移動パルスMPXEと同一タイミングにて、偶数Y電極ドライバ54が正極性の電荷移動パルスMPYEを偶数の行電極Y2、Y4、・・・・、Yn−1各々に印加する。これら電荷移動パルスMPXE及びMPYEの印加に応じて、直前のサスティン行程Iにおいてサスティン放電の生起された画素セルPCの制御放電セルC2内において放電が生起される。又、電荷移動行程MRでは、上記電荷移動パルスMPXE及びMPXEが印加された直後、奇数Y電極ドライバ53が正極性の電荷移動パルスMPYOを奇数の行電極Y1、Y3、・・・・、Yn各々に印加する。更に、上記電荷移動パルスMPYOと同一タイミングにて、奇数X電極ドライバ51が正極性の電荷移動パルスMPXOを奇数の行電極X3、X5、・・・・、Xn各々に印加する。これら電荷移動パルスMPXO及びMPYOの印加に応じて、直前のサスティン行程Iにおいてサスティン放電の生起された画素セルPCの制御放電セルC2内において再び放電が生起される。これにより、この制御放電セルC2つ対を為す表示放電セルC1に形成されていた壁電荷が図6に示す如き隙間rを介して制御放電セルC2に移動する。
【0047】
上記した如く、電荷移動行程MRでは、直前のサスティン行程Iにおいてサスティン放電の生起された画素セルPCの制御放電セルC2内において放電を生起させることにより、この画素セルPCの表示放電セルC1内に形成されていた壁電荷を制御放電セルC2に移動させる。
そして、最後尾のサブフィールドSF15の消去行程Eでは、奇数X電極ドライバ51、偶数X電極ドライバ52、奇数Y電極ドライバ53、偶数Y電極ドライバ54及びアドレスドライバ55が正極性の消去パルスを全ての行電極X及びYに印加する(図示せず)。消去パルスの印加に応じて、壁電荷の残留している全ての制御放電セルC2内で消去放電が生起され、この壁電荷が消去される。
【0048】
このように、消去行程Eでは、壁電荷の残留している制御放電セルC2のみで消去放電を生起させることにより、全ての制御放電セルC2内の電荷形成状態を均一な状態に初期化する。
ここで、図9〜図13に示す駆動によれば、サブフィールドSF1〜SF15の内で、画素セルPCを消灯セル状態から点灯セル状態に推移させることが可能な機会は、サブフィールドSF1の奇数行アドレス行程WOOD及び偶数行アドレス行程WOEVだけである。つまり、サブフィールドSF1〜SF15の内の1のサブフィールドで消去アドレス放電が生起されて一旦、画素セルPCが消灯セル状態に設定されると、それ以降のサブフィールドにおいてこの画素セルPCが点灯セル状態に復帰することはない。従って、図9に示す如き16通りの画素駆動データGDによる階調駆動によれば、最低輝度0を表す第1階調駆動を除き、先頭のサブフィールドSF1の奇数行アドレス行程WOOD又は偶数行アドレス行程WOEVにおいて必ず書込アドレス放電(二重丸にて示す)が生起されて画素セルPCは点灯セル状態に設定される。そして、表現すべき輝度に対応した分だけ連続したサブフィールドで点灯セル状態を維持させ、消去アドレス放電(黒丸にて示す)が生起されるまでの間、各サブフィールドのサスティン行程Iにおいて連続してサスティン放電発光(白丸に示す)が為されるのである。
【0049】
上述した如き駆動により、1フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図9に示す如き第1〜第16階調駆動による16種類の発光パターンによれば、二重丸及び白丸にて示されるサブフィールドにおいて生起された放電の合計回数に応じた16階調分の中間輝度が表現されるのである。
【0050】
この際、サブフィールドSF1〜SF15各々には、そのサブフィールドの重み付けに対応した輝度が割り当てられている。例えば、サブフィールドSF1には最も低輝度を表す駆動が割り当てられており、サブフィールドSF15には最も高輝度を表す駆動が割り当てられている。つまり、サブフィールドSF2〜SF15各々のサスティン行程Iによるサスティン放電発光の回数が、表現すべき輝度を決定しているのである。ところが、先頭のサブフィールドSF1には上記サスティン行程Iは存在しない。つまり、このサブフィールドSF1では、奇数行アドレス行程WOOD、偶数行アドレス行程WOEV及びプライミング行程Pによって生起される各種放電による制御放電セルC2から表示放電セルC1への漏れ光によって、最も低い輝度を表すようにしているのである。例えば、図9において、最低輝度を表す第1階調よりも1段階だけ高い輝度を表す第2階調駆動では、サブフィールドSF2〜SF15のいずれのサスティン行程Iでもサスティン放電発光は為されない。つまり、サブフィールドSF1の奇数行アドレス行程WOOD又は偶数行アドレス行程WOEVでのアドレス放電、及びプライミング行程Pでのプライミング放電の内の少なくとも一方の放電による、制御放電セルC2から表示放電セルC1への漏れ光のみによって第2階調の輝度を表現しているのである。
【0051】
この際、制御放電セルC2から表示放電セルC1への漏れ光はサスティン放電に伴う発光よりも低輝度である。従って、上記の如き第2階調によれば、最低輝度(黒表示)を表す第1階調と、これよりも2段階だけ明るい輝度を表す第3階調との階調間の輝度差を小にすることが可能となる。
よって、低輝度な表示に対する階調表現が滑らかになり、高品質な低輝度表示が為されるようになる。
【0052】
又、上述した如き駆動によれば、最低輝度0を表す第1階調駆動を実施する場合には、図9に示すようにサブフィールSF1〜SF15に亘り、書込アドレス放電及び消去アドレス放電のいずれもが生起されない。よって、上記第1階調駆動によって最低輝度0を表す画像を表示する際には、書込アドレス放電及び消去アドレス放電に伴う発光が生じないので、暗コントラストが向上する。
【0053】
又、図4に示すプラズマディスプレイ装置においては、各画素を担う画素セルPCを図5及び図6に示す如く表示放電セルC1及び制御放電セルC2にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示放電セルC1にて生起させる一方、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電は、制御放電セルC2にて生起させるようにしている。この際、制御放電セルC2には、この制御放電セルC2内で生起された上記各種放電に伴う光が前面ガラス基板10を通過して外部に漏れるのを防ぐべく、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層12が形成されている。
【0054】
よって、リセット放電、プライミング放電及びアドレス放電に伴う放電光は嵩上げ誘電体層12によって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。
又、制御放電セルC2内には、その背面基板13側に図6に示す如く2次電子放出材料層30を設けている。2次電子放出材料層30によれば、制御放電セルC2内の列電極D及び行電極Y間における放電開始電圧及び放電維持電圧は、表示放電セルC1内の列電極D及び行電極Y間での放電開始電圧及び放電維持電圧よりも低くなる。つまり、表示放電セルC1は、制御放電セルC2に比して放電開始電圧及び放電維持電圧が高くなるのである。よって、制御放電セルC2内において繰り返しプライミング放電を生起させることにより表示放電セルC1側に放電を拡張するプライミング拡張行程PIを実行しても、表示放電セルC1内で生起される放電は微弱なものとなるので、暗コントラストの低下が抑制される。この際、かかるプライミング放電は、制御放電セルC2内の透明電極Xa及びYa間の放電ギャップgにおいて生起されるが、制御放電セルC2内ではこの放電ギャップgがバス電極XbとYbとの中間位置よりも表示放電セルC1に近い位置に存在する為、表示放電セルC1側への放電の拡張が確実に為される。
【0055】
又、図11〜図13に示す駆動では、各制御放電セルC2内において、行電極Xに比して表示放電セルC1までの距離が遠い位置に存在する行電極Yと、列電極Dとの間でリセット放電及びアドレス放電を生起させるようにしている。これにより、リセット放電、及びアドレス放電に伴う紫外線が表示放電セルC1側に漏れ込む量を抑制して、暗コントラストの低下を防止しているのである。
【0056】
又、上述の実施形態では、PDP内において、行電極X及びYが、Y、X、Y、Xなる配置にて配列されている。この際、各制御放電セルC2(第2放電セル)内に形成されている行電極X及びYの内で走査パルスが印加される方の行電極Yは、行電極Xよりも、対となる表示放電セルC1(第1放電セル)から離間した位置に配置されている。すなわち、上記実施例に示されているPDPにおいては、単位発光領域を構成する第1及び第2放電セルの配置関係が、列方向において第2放電セル−第1放電セル、第2放電セル−第1放電セルとなるセル構造を有するのである。
【0057】
しかしながら、本発明は、かかるセル構造のPDPに限らず、例えば制御放電セルC2(第2放電セル)内において走査パルスが印加される方の行電極Yが、対となる表示放電セルC1(第1放電セル)に近接する位置に配置されるようなセル構造を有するPDPに対しても適用可能である。すなわち、行電極X及びYの配列が、X、Y、X、Yなる配置をとり、対となる第1及び第2放電セルの配置関係が、列方向において第1放電セル−第2放電セル、第1放電セル−第2放電セルという配置関係となるセル構造のPDPにも同様に適用できるのである。この場合、第1放電セル内では、対となる行電極Xと行電極Yとが第1の放電間隙を介して対向配置され、第2放電セル内では、行電極Yとこれに隣接する行電極対の行電極Xとが第2の放電間隙を介して対向配置される。
【0058】
又、第2放電セル内の行電極Y及び列電極間、又は行電極Yとこれに隣接する行電極対の行電極Xとの間でリセット放電を生じさせるようにしても良く、アドレス放電後のプライミング放電を省略しても良い。
更に、行電極X及びYを、X、Y、Y、Xなる配置とすることにより、列方向に隣接する単位発光領域各々の第2放電セル同士が隣接したセル構造を有するPDPにも適用できる。すなわち、本発明は、対となる第1及び第2放電セルの配置関係が、列方向において第1放電セル−第2放電セル、第2放電セル−第1放電セル、第1放電セル−第2放電セル、第2放電セル−第1放電セルの如き配置関係となるセル構造を有するPDPに対しても同様に適用できるのである。この場合、リセット放電及びアドレス放電は、第2放電セル内の行電極Yと列電極間で生じさせ、プライミング放電は省略する。なお、列方向及び行方向に隣接する単位発光領域各々の第2放電セル内の放電空間は、縦壁及び横壁によって閉じられている。
【図面の簡単な説明】
【図1】サブフィールド法に基づくPDPの発光駆動フォーマットの一例を示す図である。
【図2】従来の画素データの変換テーブルによって得られる画素駆動データGDと、画素駆動データGDに基づく発光駆動パターンを示す図である。
【図3】図1に示される発光駆動フォーマットに従って、PDPの行電極及び列電極に印加される各種駆動パルスの印加タイミングを示す図である。
【図4】プラズマディスプレイ装置の概略構成を示す図である。
【図5】PDP50の構造の一部を表示面側から眺めた平面図である。
【図6】図5に示されるV1−V1線上でのPDP50の断面を示す図である。
【図7】図5に示されるV2−V2線上でのPDP50の断面を示す図である。
【図8】図5に示されるW1−W1線上でのPDP50の断面を示す図である。
【図9】図4に示されるプラズマディスプレイ装置における画素データ変換テーブルによって得られる画素駆動データGDと、画素駆動データGDに基づく発光駆動パターンを示す図である。
【図10】図4に示されるプラズマディスプレイ装置における発光駆動フォーマットの一例を示す図である。
【図11】先頭のサブフィールドSF1においてPDP50に印加される各種駆動パルスとその印加タイミングを示す図である。
【図12】サブフィールドSF2においてPDP50に印加される各種駆動パルスとその印加タイミングを示す図である。
【図13】サブフィールドSF3〜SF15各々においてPDP50に印加される各種駆動パルスとその印加タイミングを示す図である。
【図14】消去アドレス放電が正しく生起された場合、正しく生起されなかった場合各々での電荷形成状態を模式的に表す図である。
【符号の説明】
50 PDP
51 奇数X電極ドライバ
52 偶数X電極ドライバ
53 奇数Y電極ドライバ
54 偶数Y電極ドライバ
55 アドレスドライバ
56 駆動制御回路
C1 表示放電セル
C2 制御放電セル
PC 画素セル
Claims (19)
- 放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、前記行電極対を為す行電極の各々が前記放電空間内において第1放電間隙を介して対向して配置されている部分を含む第1放電セルと、光吸収層が前面基板側に設けられておりかつ前記第1放電セルに属する前記行電極対におけるいずれか一方の行電極と前記行電極対に隣接する行電極対におけるいずれか一方の行電極とが前記放電空間内において第2放電間隙を介して対向して配置されている部分を含む第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、
前記サブフィールドの各々は、
前記行電極対におけるいずれか一方の前記行電極に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程を含み、
前記アドレス放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行うことを特徴とする表示パネルの駆動方法。 - 前記点灯セル状態に設定されている前記第2放電セルのみにプライミング放電を生起せしめて前記第2放電セル内に形成されていた前記壁電荷を前記第1放電セル内に移動させることにより前記第1放電セルを点灯セル状態に設定するプライミング行程を更に含むことを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記サブフィールド各々の内、重み付けの小なるサブフィールドのみで、前記漏れ光による前記低輝度階調の表示を行うべき低輝度階調駆動を実行することを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記低輝度階調駆動を実行するサブフィールドを除く他のサブフィールドは、前記行電極対の各々にサスティンパルスを印加することにより前記点灯セル状態に設定されている前記第1放電セルのみを前記サブフィールドの重み付けに対応した回数だけ繰り返しサスティン放電せしめるサスティン行程を更に含むことを特徴とする請求項1、2及び3記載の表示パネルの駆動方法。
- 前記サブフィールド各々の内、前記低輝度階調駆動を実行するサブフィールドの前記アドレス行程は、前記入力映像信号に応じて選択的に前記第2放電セルを書込放電せしめてこの第2放電セルを前記点灯セル状態に設定する書込アドレス行程を含み、前記低輝度階調駆動を実行するサブフィールドに後続する前記サブフィールド各々の前記アドレス行程は前記入力映像信号に応じて選択的に前記第2放電セルを消去放電せしめてこの第2放電セルを前記消灯セル状態に設定する消去アドレス行程を含むことを特徴とする請求項1及び3記載の表示パネルの駆動方法。
- 前記第2放電セルにおける前記第2放電間隙は、前記第2放電セルに含まれる前記行電極各々の中間位置よりも前記第2放電セルと対を為す前記第1放電セル側に偏倚して形成されていることを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記行電極対を為す前記行電極の各々は、前記表示パネルの水平方向に伸張する本体部と、前記単位発光領域毎に前記本体部から前記水平方向とは交叉する方向に夫々突出する突起部とを備え、
前記第1放電セルは、前記行電極対を為す前記行電極各々の前記突起部が前記放電空間内において互いに前記第1間隙を介して対向する部分を含み、
前記第2放電セルは、前記第1放電セルに属する前記行電極対におけるいずれか一方の行電極の前記突起部と前記行電極対に隣接する行電極対におけるいずれか一方の行電極の前記突起部とが前記放電空間内において互いに前記第2間隙を介して対向する部分を含むことを特徴とする請求項1記載の表示パネルの駆動方法。 - 前記表示パネルの水平方向において互いに隣接する前記第2放電セル各々の前記放電空間は閉じられていると共に、前記表示パネルの水平方向において互いに隣接する前記第1放電セル各々の前記放電空間は連通していることを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記単位発光領域内における前記第1放電セル及び前記第2放電セル間は前記背面基板の内面上に形成されている隔壁によって仕切られており、前記隔壁と前記前面基板との隙間によって前記第1放電セル及び前記第2放電セル各々の前記放電空間が連通していることを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記第1放電セル内にのみに放電によって発光する蛍光体層が形成されていることを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記第2放電セル内の前記背面基板側に2次電子放出材料層が形成されていることを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記アドレス行程による前記アドレス放電に先立って、前記行電極対における一方の前記行電極及び前記列電極間に前記列電極側が低電位となるようにリセットパルスを印加することにより全ての前記単位発光領域の前記第2放電セル内においてリセット放電を生起せしめるリセット行程を更に含むことを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記リセット行程は、奇数表示ラインに属する前記第2放電セル各々内において前記リセット放電を生起せしめる奇数リセット行程と、偶数表示ラインに属する前記第2放電セル各々内において前記リセット放電を生起せしめる偶数リセット行程とを時間的に分離して実行することを特徴とする請求項12記載の表示パネルの駆動方法。
- 前記アドレス行程は、奇数表示ラインに属する前記第2放電セル各々内において前記アドレス放電を生起せしめる奇数アドレス行程と、偶数表示ラインに属する前記第2放電セル各々内において前記アドレス放電を生起せしめる偶数アドレス行程とを時間的に分離して実行することを特徴とする請求項1記載の表示パネルの駆動方法。
- 前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間及び立ち下がり区間でのレベル推移が緩やかな波形を有することを特徴とする請求項12記載の表示パネルの駆動方法。
- 前記サスティン行程による前記サスティン放電終了後、前記行電極対各々に消去パルスを印加することにより前記第1放電セル内において消去放電を生起せしめる消去行程を更に含むことを特徴とする請求項1及び4記載の表示パネルの駆動方法。
- 前記サスティン行程による前記サスティン放電終了後、前記第2放電セルに属する前記行電極及びこの行電極に隣接する行電極対における一方の行電極間に電荷移動パルスを印加して前記サスティン放電の生起された前記第1放電セルとは対になる前記第2放電セルのみを放電せしめることにより、前記第1放電セル内から前記第2放電セル内に壁電荷を移動させる電荷移動行程を更に含むことを特徴とする請求項1及び4記載の表示パネルの駆動方法。
- 放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第1放電セルと、光吸収層が前面基板側に設けられた第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、
前記サブフィールドの各々は、
前記行電極対の一方に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程を含み、
前記アドレス放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行うことを特徴とする表示パネルの駆動方法。 - 放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第1放電セルと、光吸収層が前面基板側に設けられた第2放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行う表示パネルの駆動方法であって、
前記サブフィールドの各々は、
前記行電極対の一方に走査パルスを順次印加しつつ前記走査パルス各々と同一タイミングにて前記入力映像信号に基づく画素データパルスを前記列電極各々に印加することにより前記第2放電セル内において選択的にアドレス放電を生起せしめて前記第2放電セルを壁電荷の存在する点灯セル状態及び壁電荷の存在しない消灯セル状態のいずれか一方に設定するアドレス行程と、
前記行電極対を為す行電極各々にプライミングパルスを印加することにより前記点灯セル状態に設定されている前記第2放電セルのみにプライミング放電を生起せしめるプライミング行程と、を含み、
前記アドレス放電及び前記プライミング放電の内の少なくとも一方の放電に伴う前記第2放電セルから前記第1放電セルへの漏れ光によって低輝度階調の表示を行うことを特徴とする表示パネルの駆動方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002295328A JP2004133061A (ja) | 2002-10-08 | 2002-10-08 | 表示パネルの駆動方法 |
US10/678,276 US7136034B2 (en) | 2002-10-08 | 2003-10-06 | Method of driving a display panel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002295328A JP2004133061A (ja) | 2002-10-08 | 2002-10-08 | 表示パネルの駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004133061A true JP2004133061A (ja) | 2004-04-30 |
Family
ID=32040760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002295328A Withdrawn JP2004133061A (ja) | 2002-10-08 | 2002-10-08 | 表示パネルの駆動方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7136034B2 (ja) |
JP (1) | JP2004133061A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006195051A (ja) * | 2005-01-12 | 2006-07-27 | Pioneer Electronic Corp | プラズマディスプレイ装置 |
JP2006267526A (ja) * | 2005-03-24 | 2006-10-05 | Pioneer Electronic Corp | プラズマディスプレイパネルの駆動方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005300695A (ja) * | 2004-04-07 | 2005-10-27 | Pioneer Electronic Corp | プラズマ表示装置及び該プラズマ表示装置に用いられる駆動方法 |
JP4636857B2 (ja) * | 2004-05-06 | 2011-02-23 | パナソニック株式会社 | プラズマディスプレイ装置 |
JP2006154830A (ja) * | 2004-12-01 | 2006-06-15 | Lg Electronics Inc | プラズマディスプレイパネルの駆動方法及び駆動装置 |
KR102576283B1 (ko) * | 2016-12-27 | 2023-09-08 | 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | 표시 장치 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3739163B2 (ja) * | 1997-03-31 | 2006-01-25 | 三菱電機株式会社 | プラズマディスプレイパネル |
JP3961171B2 (ja) | 1999-11-24 | 2007-08-22 | パイオニア株式会社 | ディスプレイ装置の多階調処理回路 |
KR20010049128A (ko) * | 1999-11-30 | 2001-06-15 | 김영남 | 플라즈마 디스플레이 패널의 격벽구조 |
KR100421667B1 (ko) * | 2001-03-07 | 2004-03-10 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동방법 및 장치 |
TW589602B (en) * | 2001-09-14 | 2004-06-01 | Pioneer Corp | Display device and method of driving display panel |
JP2003203571A (ja) * | 2002-01-08 | 2003-07-18 | Pioneer Electronic Corp | プラズマディスプレイパネル |
-
2002
- 2002-10-08 JP JP2002295328A patent/JP2004133061A/ja not_active Withdrawn
-
2003
- 2003-10-06 US US10/678,276 patent/US7136034B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006195051A (ja) * | 2005-01-12 | 2006-07-27 | Pioneer Electronic Corp | プラズマディスプレイ装置 |
JP2006267526A (ja) * | 2005-03-24 | 2006-10-05 | Pioneer Electronic Corp | プラズマディスプレイパネルの駆動方法 |
JP4689314B2 (ja) * | 2005-03-24 | 2011-05-25 | パナソニック株式会社 | プラズマディスプレイパネルの駆動方法 |
Also Published As
Publication number | Publication date |
---|---|
US7136034B2 (en) | 2006-11-14 |
US20040066394A1 (en) | 2004-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4146126B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
JP2004047333A (ja) | 表示装置及び表示パネルの駆動方法 | |
KR100529203B1 (ko) | 표시 장치 및 표시 패널 구동 방법 | |
KR100661146B1 (ko) | 복수의 방전 셀을 단위 발광 영역에 갖는 표시 장치 | |
JP2006220902A (ja) | 表示パネルの駆動方法 | |
KR20060048795A (ko) | 디스플레이 장치 | |
JP2004133061A (ja) | 表示パネルの駆動方法 | |
KR100703104B1 (ko) | 표시 장치 | |
JP2004127825A (ja) | 表示装置及び表示パネルの駆動方法 | |
KR100643747B1 (ko) | 표시장치 및 표시패널의 구동방법 | |
JPH0997570A (ja) | プラズマディスプレイパネル及びその駆動方法並びにプラズマディスプレイ装置 | |
KR100643748B1 (ko) | 표시패널유닛을 구동하기 위한 방법 및 장치 | |
JP2005121905A (ja) | 表示装置 | |
JPWO2004077485A1 (ja) | プラズマディスプレイパネル及び表示装置 | |
JP2006171400A (ja) | 表示装置 | |
JP2007316297A (ja) | 表示装置及び表示パネルの駆動方法 | |
JP2008003470A (ja) | 表示パネルの駆動方法 | |
JP2008003213A (ja) | 表示パネルの駆動方法 | |
JP2008015237A (ja) | 表示装置 | |
JP2008026360A (ja) | 表示パネルの駆動方法 | |
EP1968036A2 (en) | Method of driving plasma display panel | |
JP2006162844A (ja) | 表示装置 | |
JP2007316296A (ja) | 表示装置及び表示パネルの駆動方法 | |
JP2007334117A (ja) | 表示装置 | |
JP2008003471A (ja) | 表示パネルの駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050928 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070803 |