JP2004128116A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】工数の負担を軽減し簡便で安定した容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上にシリサイド層１２が設けられている。シリサイド層１２の周囲には素子分離領域１３が配されている。シリサイド層１２上において第１層１４１、第２層１４２に分割形成された層間絶縁膜１４が設けられている。層間絶縁膜１４上には金属配線１７（１７１，１７２）が形成されている。金属配線１７のうち金属配線１７１は、層間絶縁膜１４上の選択的な開孔部１５に関係し、シリサイド層１２と接続される領域を有する。金属配線１７うち金属配線１７２は、層間絶縁膜１４の第２層１４２に対する選択的な開孔部１６に関係し層間絶縁膜１４の第１層１４１を介してシリサイド層１２と対向する領域を有する。
【選択図】 図１
【解決手段】シリコン基板１１上にシリサイド層１２が設けられている。シリサイド層１２の周囲には素子分離領域１３が配されている。シリサイド層１２上において第１層１４１、第２層１４２に分割形成された層間絶縁膜１４が設けられている。層間絶縁膜１４上には金属配線１７（１７１，１７２）が形成されている。金属配線１７のうち金属配線１７１は、層間絶縁膜１４上の選択的な開孔部１５に関係し、シリサイド層１２と接続される領域を有する。金属配線１７うち金属配線１７２は、層間絶縁膜１４の第２層１４２に対する選択的な開孔部１６に関係し層間絶縁膜１４の第１層１４１を介してシリサイド層１２と対向する領域を有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路を構成する多層配線内において、特に容量素子が組み込まれる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
０．１８μｍ世代のロジック製品では、容量部を構成する際、ポリシリコンを容量電極として利用し、間に数十ｎｍの容量絶縁膜を配するようにしていた。一例を説明すると次のようである。
シリコン基板に形成された素子分離絶縁膜上に、第１のポリシリコン層のパターンが形成される。このポリシリコン層上に酸化膜または窒化膜の容量絶縁膜が形成され、その上に第２のポリシリコン層が形成される。このような構成では、容量素子を実現するためにポリシリコン層を２層にする必要がある。これらはＭＯＳ型トランジスタ等の形成工程とは別途で先に作成する。あるいは、第１のポリシリコン層についてはＭＯＳ型トランジスタ等のゲート電極のパターンと同一工程で形成する。
【０００３】
【発明が解決しようとする課題】
上記従来の容量素子ではポリシリコン２層構造を伴うので、トランジスタのウェル形成、ゲート絶縁膜形成前後に、リソグラフィー技術やアニール等の熱処理技術など工数が増大する、複雑であるという製造上の不利点がある。また、ポリシリコン層は不純物を高濃度でドープしているにもかかわらず、印加される電圧により空乏化を起こしてしまうことが知られている。これにより、安定した容量部が形成し難い。
【０００４】
本発明は、上記のような事情を考慮してなされたものであり、工数の負担を軽減し簡便で安定した容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００５】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
シリコン基板上に設けられたシリサイド層と、
前記シリサイド層上において第１層、第２層に分割形成された層間絶縁膜と、
前記層間絶縁膜の選択的な開孔に関係し前記シリサイド層と接続される領域を有する第１の金属配線と、
前記層間絶縁膜の第２層に対する選択的な開孔に関係し前記層間絶縁膜の第１層を介して前記シリサイド層と対向する領域を有する第２の金属配線と、
を具備したことを特徴とする。
【０００６】
上記本発明に係る半導体装置によれば、層間絶縁膜の第１層がキャパシタ絶縁膜となる。このキャパシタ絶縁膜としての層間絶縁膜の第１層を挟んでシリサイド層と第２の金属配線を対向させ、それぞれのキャパシタ電極とする。これにより、安定した容量素子を実現する。
【０００７】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属し、
前記シリサイド層下の前記シリコン基板は不純物が導入されている領域であることを特徴とする。キャパシタ電極の低抵抗化に寄与する。
【０００８】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］または［請求項２］に従属し、
前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配される配線部材と、前記層間絶縁膜上で引き回される配線部材とは同じ物質で構成されることを特徴とする。
【０００９】
また、本発明の［請求項４］に係る半導体装置は、［請求項１］または［請求項２］に従属し、
前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配される配線部材と、前記層間絶縁膜上で引き回される配線部材とは別の物質で構成されることを特徴とする。
【００１０】
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項４］いずれか一つに従属し、
前記シリコン基板は絶縁体上に設けられていることを特徴とする。シリコン基板がＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である場合、シリサイド層を有するキャパシタ電極は低抵抗化し易い。
【００１１】
本発明の［請求項６］に係る半導体装置の製造方法は、
シリコン基板上にシリサイド層を形成する工程と、
前記シリサイド層上において第１層、第２層に分割して層間絶縁膜を形成する工程と、
前記層間絶縁膜において前記シリサイド層が露出する選択的な第１開孔部を形成する工程と、
前記層間絶縁膜において前記層間絶縁膜の第１層が露出する選択的な第２開孔部を形成する工程と、
前記第１開孔部を介して前記シリサイド層と接続される領域を有する第１の金属配線を形成する工程と、
前記第２開孔部を介して前記シリサイド層と対向する領域を有する第２の金属配線を形成する工程と、
を具備したことを特徴とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、層間絶縁膜の第１層をキャパシタ絶縁膜として利用し、これを挟んでシリサイド層と第２の金属配線を対向させ、それぞれのキャパシタ電極とする。シリサイド層は他の素子形成工程におけるサリサイドプロセスと同じ工程で形成可能である。第２の金属配線は集積回路に関係する回路配線の一部と同じ工程で形成可能である。これにより、工程が簡便で安定した容量素子が実現される。
【００１３】
本発明の［請求項７］に係る半導体装置の製造方法は、［請求項６］に従属し、
前記シリサイド層の形成以前において前記シリサイド層の形成予定となる前記シリコン基板に不純物を導入する工程を具備したことを特徴とする。これにより、キャパシタ電極の低抵抗化に寄与する。
【００１４】
本発明の［請求項８］に係る半導体装置の製造方法は、［請求項６］または［請求項７］に従属し、
前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配する配線部材と、前記層間絶縁膜上で引き回されるためのそれぞれの配線部材とを同じ工程で形成することを特徴とする。このような配線形成工程は、集積回路全体の配線形成の工程に合わせることもできる。
【００１５】
本発明の［請求項９］に係る半導体装置の製造方法は、［請求項６］または［請求項７］に従属し、
前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配する配線部材と、前記層間絶縁膜上で引き回されるための配線部材とを別工程で形成することを特徴とする。このような配線形成工程は、集積回路全体の配線形成の工程に合わせることもできる。
【００１６】
本発明の［請求項９］に係る半導体装置の製造方法は、［請求項６］〜［請求項９］いずれか一つに従属し、
前記層間絶縁膜の第１層に関し所定領域のみに配するようなパターニング工程を具備したことを特徴とする。層間絶縁膜の第１層は少なくともキャパシタ絶縁膜として用いられる。それ以外の領域では除去される方がよい場合、このようなパターニングする工程が付加される。
【００１７】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部の構成を示す断面図である。図は、集積回路が構成される一部の素子領域としてのシリコン基板上において、容量素子が設けられる構成について示している。
【００１８】
シリコン基板１１上にシリサイド層１２が設けられている。シリサイド層１２の周囲には素子分離領域１３が配されている。素子分離領域１３はここではトレンチ素子分離構造であるがこれに限らない。シリサイド層１２上において層間絶縁膜１４が形成されている。この層間絶縁膜１４は、第１層１４１、第２層１４２に分割形成されている。ここでは、第１層１４１は薄いシリコン窒化膜、第２層１４２はシリコン酸化膜で第１層１４１より厚く形成されている。
【００１９】
上記層間絶縁膜１４上には金属配線１７（１７１，１７２）が形成されている。金属配線１７（１７１，１７２）は、例えばチタン／窒化チタン等のバリアメタル積層にアルミニウム合金、あるいは開孔部へのタングステンの充填を含んだ構成等、様々考えられる。金属配線１７のうち金属配線１７１は、層間絶縁膜１４上の選択的な開孔部１５に関係し、シリサイド層１２と接続される領域を有する。金属配線１７うち金属配線１７２は、層間絶縁膜１４の第２層１４２に対する選択的な開孔部１６に関係し層間絶縁膜１４の第１層１４１を介してシリサイド層１２と対向する領域を有する。
【００２０】
上記第１実施形態の構成によれば、層間絶縁膜１４の第１層１４１がキャパシタ絶縁膜となる。このキャパシタ絶縁膜としての層間絶縁膜の第１層１４１を挟んでシリサイド層１２と金属配線１７２を対向させ、それぞれのキャパシタ電極とする。各キャパシタ電極の引き出し電極は、シリサイド層１２と接続される下部電極の方が金属配線１７１、上部電極の方が金属配線１７２となっている。これにより、安定した容量素子Ｃ１を構成している。
【００２１】
シリサイド１２層下のシリコン基板１１は、予め不純物がイオン注入されているなどして低抵抗化が図られればなおよい。これにより、キャパシタの下部電極はより低抵抗化される。また、各キャパシタ電極の引き出し電極は、第１、第２開孔部１５，１６それぞれに配される配線部材と、層間絶縁膜１４上で引き回される配線部材とは同じ物質で構成される形態や別の物質で構成される形態が考えられる。前者は例えばアルミニウム合金のパターニング形成であり、後者は例えばタングステン充填後のアルミニウム合金のパターニング形成である。いずれの形態にしても、この集積回路の形成工程に合わせた形態とした方がよい。
【００２２】
図２は、本発明の第２実施形態に係る半導体装置の要部の構成を示す断面図である。図は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に集積回路が構成される一部の素子領域としてのシリコン基板上において、容量素子が設けられる構成について示している。
【００２３】
ＳＯＩ基板におけるシリコン基板２１上にシリサイド層２２が設けられている。シリサイド層２２下のシリコン基板２１は予め不純物がイオン注入されるなどして低抵抗化されている。シリサイド層２２の周囲には素子分離領域２３が配されている。シリサイド層２２上において層間絶縁膜２４が形成されている。この層間絶縁膜２４は、第１層２４１、第２層２４２に分割形成されている。ここでは、第１層２４１は薄いシリコン窒化膜、第２層２４２はシリコン酸化膜で第１層２４１より厚く形成されている。
【００２４】
上記層間絶縁膜２４上には金属配線２７（２７１ａ，２７１ｂ，２７２ａ，２７２ｂ）が形成されている。金属配線２７１ａ、２７２ａは、例えばチタン／窒化チタン等のバリアメタル積層にタングステン充填、金属配線２７１ｂ、２７２ｂは、バリアメタル積層にアルミニウム合金のパターニング形成としている。金属配線２７のうち金属配線１７１ａ，ｂは、層間絶縁膜２４上の選択的な開孔部２５に関係し、シリサイド層２２と接続される領域を有する。金属配線２７うち金属配線２７２は、層間絶縁膜２４の第２層２４２に対する選択的な開孔部２６に関係し層間絶縁膜２４の第１層２４１を介してシリサイド層２２と対向する領域を有する。
【００２５】
上記第２実施形態の構成によれば、層間絶縁膜２４の第１層２４１がキャパシタ絶縁膜となる。このキャパシタ絶縁膜としての層間絶縁膜の第１層２４１を挟んでシリサイド層２２と金属配線２７２を対向させ、それぞれのキャパシタ電極とする。各キャパシタ電極の引き出し電極は、シリサイド層２２と接続される下部電極の方が金属配線２７１ａ，ｂ、上部電極の方が金属配線２７２ａ，ｂとなっている。これにより、安定した容量素子Ｃ２を構成している。
【００２６】
図３（ａ）〜（ｅ）は、本発明の第３実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図であり、前記図２の容量素子の構成を実現する一例方法を説明する。前記図２と同様の箇所には同一の符号を付して説明する。
【００２７】
図３（ａ）に示すように、ＳＯＩ基板における素子分離領域２３に囲まれたシリコン基板２１に対し、低抵抗化のための不純物イオン注入を施す。このイオン注入によってシリコン基板２１のシート抵抗は、およそ２〜２０Ω／□程度にされる。また、このイオン注入はウェル形成工程時と共に行ってもよい。このようなシリコン基板２１上にシリサイド層２２を形成する。このシリサイド層２２は厚さ１０ｎｍ程度とし、図示しないＭＯＳ素子等におけるサリサイドプロセス（自己整合的シリサイド工程）と同時に形成することが望ましい。
【００２８】
次に、図３（ｂ）に示すように、シリサイド層２２上においてシリコン窒化膜の第１層２４１、シリコン酸化膜の第２層２４２をそれぞれＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法等によって積層し、層間絶縁膜２４を形成する。層間絶縁膜２４はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）技術を利用して平坦化される。第１層２４１は５０〜６０ｎｍ、第２層２４２は実質的な層間絶縁膜としての厚さを有するようにする。なお、シリコン窒化膜の第１層２４１も図示しない他の素子領域上へも積層されることになる。この第１層２４１は、少なくともキャパシタ絶縁膜として用いられる。それ以外の領域では除去される方がよい場合、選択的にパターニングする工程が付加されてもよい。
【００２９】
次に、図３（ｃ）に示すように、層間絶縁膜２４において、フォトリソグラフィ工程その他を経てマスクパターン３１を形成し、異方性エッチング工程により選択的にシリサイド層２２が露出する第１開孔部２５を形成する。エッチングに用いられるガスは例えばＣＨＦ３やＣＦ４系であり、シリコン酸化膜及びシリコン窒化膜を連続的にエッチングする。
【００３０】
次に、図３（ｄ）に示すように、層間絶縁膜２４において、フォトリソグラフィ工程その他を経てマスクパターン３２を形成し、異方性エッチング工程により選択的に層間絶縁膜の第１層２４１が露出する第２開孔部２６を形成する。第１層２４１のシリコン窒化膜を残留させるエッチングでは、Ｃ２Ｆ６やＣ５Ｆ８系のフッ素量の多いエッチングガスを利用する。
【００３１】
次に、図３（ｅ）に示すように、スパッタ法により例えばチタン／窒化チタン等のバリアメタル積層、さらにタングステンの充填がなされる。その後、ＣＭＰ技術を利用して平坦化され層間絶縁膜２４のレベルまでエッチバックされる。これにより、金属配線２７１ａ，２７２ａが形成される。その後は、再度スパッタ法によりバリアメタル積層を経てアルミニウム合金をパターニング形成する。これにより、前記図２のような構成が得られる。
【００３２】
上記第３実施形態の構成によれば、層間絶縁膜２４の第１層２４１をキャパシタ絶縁膜として利用し、これを挟んでシリサイド層２２と金属配線２７２ａを対向させ、それぞれのキャパシタ電極とする。シリサイド層２２は他の素子形成工程におけるサリサイドプロセスと同じ工程で形成可能である。金属配線２７２ａは集積回路に関係する回路配線の一部と同じ工程で形成可能である。これにより、工程が短縮でき、簡便で安定した容量素子が実現される。
【００３３】
図４は、本発明の第４実施形態に係る半導体装置及びその製造方法の要部を示す断面図であり、前記図３（ｅ）に対応している。この図を用いての容量素子の構成を実現する応用例を説明する。前記図２と同様の箇所には同一の符号を付して説明する。
【００３４】
この第４実施形態では、層間絶縁膜２４の形成時、第１層２４１のパターニング形成を経ている。すなわち、第１層２４１の存在が不都合な領域、悪影響を及ぼす領域に関しては除去させるような形態とした。シリサイド層２２を露出させる第１開孔部２５上も予め除去した構成を得ることもできる。よって、第１開孔部２５、第２開孔部２６を形成する際のエッチングガスを同一にすることができる。場合によっては同一工程で第１開孔部２５、第２開孔部２６を形成することも考えられる。その他の形態及び形成方法は前記第３実施形態と同様であるため説明は省略する。
【００３５】
上記各実施形態及び方法によれば、より簡便にかつ工程数を増やすことなく、安定した容量部を形成することができる。特にＳＯＩ基板ではシリコン基板下も絶縁体で囲まれている構造のため、低抵抗化し易い利点がある。なお、キャパシタ絶縁膜は、各実施形態で示したシリコン窒化膜の他にも形成可能な物質は考えられる。層間絶縁膜として、また、エッチングの選択性次第で、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、別段限定されるものではない。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、層間絶縁膜の第１層がキャパシタ絶縁膜となる。このキャパシタ絶縁膜としての層間絶縁膜の第１層を挟んでシリサイド層と通常の金属配線を対向させ、それぞれのキャパシタ電極とする。シリサイド層は他の素子形成工程におけるサリサイドプロセスと同じ工程で形成可能であり、通常の金属配線をキャパシタ電極として構成できる。この結果、工数の負担を軽減し簡便で安定した容量素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部の構成を示す断面図である。
【図２】本発明の第２実施形態に係る半導体装置の要部の構成を示す断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第３実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図であり、前記図２の容量素子の構成を実現する一例方法を説明する。
【図４】本発明の第４実施形態に係る半導体装置及びその製造方法の要部を示す断面図であり、前記図３（ｅ）に対応している。
【符号の説明】
１１，２１…シリコン基板、１２，２２…シリサイド層、１３，２３…素子分離領域、１４，２４…層間絶縁膜、１５，１６，２５，２６…開孔部、１７，２７…金属配線、３１，３２…マスクパターン、Ｃ１，Ｃ２…容量素子。
【発明の属する技術分野】
本発明は、集積回路を構成する多層配線内において、特に容量素子が組み込まれる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
０．１８μｍ世代のロジック製品では、容量部を構成する際、ポリシリコンを容量電極として利用し、間に数十ｎｍの容量絶縁膜を配するようにしていた。一例を説明すると次のようである。
シリコン基板に形成された素子分離絶縁膜上に、第１のポリシリコン層のパターンが形成される。このポリシリコン層上に酸化膜または窒化膜の容量絶縁膜が形成され、その上に第２のポリシリコン層が形成される。このような構成では、容量素子を実現するためにポリシリコン層を２層にする必要がある。これらはＭＯＳ型トランジスタ等の形成工程とは別途で先に作成する。あるいは、第１のポリシリコン層についてはＭＯＳ型トランジスタ等のゲート電極のパターンと同一工程で形成する。
【０００３】
【発明が解決しようとする課題】
上記従来の容量素子ではポリシリコン２層構造を伴うので、トランジスタのウェル形成、ゲート絶縁膜形成前後に、リソグラフィー技術やアニール等の熱処理技術など工数が増大する、複雑であるという製造上の不利点がある。また、ポリシリコン層は不純物を高濃度でドープしているにもかかわらず、印加される電圧により空乏化を起こしてしまうことが知られている。これにより、安定した容量部が形成し難い。
【０００４】
本発明は、上記のような事情を考慮してなされたものであり、工数の負担を軽減し簡便で安定した容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００５】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
シリコン基板上に設けられたシリサイド層と、
前記シリサイド層上において第１層、第２層に分割形成された層間絶縁膜と、
前記層間絶縁膜の選択的な開孔に関係し前記シリサイド層と接続される領域を有する第１の金属配線と、
前記層間絶縁膜の第２層に対する選択的な開孔に関係し前記層間絶縁膜の第１層を介して前記シリサイド層と対向する領域を有する第２の金属配線と、
を具備したことを特徴とする。
【０００６】
上記本発明に係る半導体装置によれば、層間絶縁膜の第１層がキャパシタ絶縁膜となる。このキャパシタ絶縁膜としての層間絶縁膜の第１層を挟んでシリサイド層と第２の金属配線を対向させ、それぞれのキャパシタ電極とする。これにより、安定した容量素子を実現する。
【０００７】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属し、
前記シリサイド層下の前記シリコン基板は不純物が導入されている領域であることを特徴とする。キャパシタ電極の低抵抗化に寄与する。
【０００８】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］または［請求項２］に従属し、
前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配される配線部材と、前記層間絶縁膜上で引き回される配線部材とは同じ物質で構成されることを特徴とする。
【０００９】
また、本発明の［請求項４］に係る半導体装置は、［請求項１］または［請求項２］に従属し、
前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配される配線部材と、前記層間絶縁膜上で引き回される配線部材とは別の物質で構成されることを特徴とする。
【００１０】
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項４］いずれか一つに従属し、
前記シリコン基板は絶縁体上に設けられていることを特徴とする。シリコン基板がＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である場合、シリサイド層を有するキャパシタ電極は低抵抗化し易い。
【００１１】
本発明の［請求項６］に係る半導体装置の製造方法は、
シリコン基板上にシリサイド層を形成する工程と、
前記シリサイド層上において第１層、第２層に分割して層間絶縁膜を形成する工程と、
前記層間絶縁膜において前記シリサイド層が露出する選択的な第１開孔部を形成する工程と、
前記層間絶縁膜において前記層間絶縁膜の第１層が露出する選択的な第２開孔部を形成する工程と、
前記第１開孔部を介して前記シリサイド層と接続される領域を有する第１の金属配線を形成する工程と、
前記第２開孔部を介して前記シリサイド層と対向する領域を有する第２の金属配線を形成する工程と、
を具備したことを特徴とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、層間絶縁膜の第１層をキャパシタ絶縁膜として利用し、これを挟んでシリサイド層と第２の金属配線を対向させ、それぞれのキャパシタ電極とする。シリサイド層は他の素子形成工程におけるサリサイドプロセスと同じ工程で形成可能である。第２の金属配線は集積回路に関係する回路配線の一部と同じ工程で形成可能である。これにより、工程が簡便で安定した容量素子が実現される。
【００１３】
本発明の［請求項７］に係る半導体装置の製造方法は、［請求項６］に従属し、
前記シリサイド層の形成以前において前記シリサイド層の形成予定となる前記シリコン基板に不純物を導入する工程を具備したことを特徴とする。これにより、キャパシタ電極の低抵抗化に寄与する。
【００１４】
本発明の［請求項８］に係る半導体装置の製造方法は、［請求項６］または［請求項７］に従属し、
前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配する配線部材と、前記層間絶縁膜上で引き回されるためのそれぞれの配線部材とを同じ工程で形成することを特徴とする。このような配線形成工程は、集積回路全体の配線形成の工程に合わせることもできる。
【００１５】
本発明の［請求項９］に係る半導体装置の製造方法は、［請求項６］または［請求項７］に従属し、
前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配する配線部材と、前記層間絶縁膜上で引き回されるための配線部材とを別工程で形成することを特徴とする。このような配線形成工程は、集積回路全体の配線形成の工程に合わせることもできる。
【００１６】
本発明の［請求項９］に係る半導体装置の製造方法は、［請求項６］〜［請求項９］いずれか一つに従属し、
前記層間絶縁膜の第１層に関し所定領域のみに配するようなパターニング工程を具備したことを特徴とする。層間絶縁膜の第１層は少なくともキャパシタ絶縁膜として用いられる。それ以外の領域では除去される方がよい場合、このようなパターニングする工程が付加される。
【００１７】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部の構成を示す断面図である。図は、集積回路が構成される一部の素子領域としてのシリコン基板上において、容量素子が設けられる構成について示している。
【００１８】
シリコン基板１１上にシリサイド層１２が設けられている。シリサイド層１２の周囲には素子分離領域１３が配されている。素子分離領域１３はここではトレンチ素子分離構造であるがこれに限らない。シリサイド層１２上において層間絶縁膜１４が形成されている。この層間絶縁膜１４は、第１層１４１、第２層１４２に分割形成されている。ここでは、第１層１４１は薄いシリコン窒化膜、第２層１４２はシリコン酸化膜で第１層１４１より厚く形成されている。
【００１９】
上記層間絶縁膜１４上には金属配線１７（１７１，１７２）が形成されている。金属配線１７（１７１，１７２）は、例えばチタン／窒化チタン等のバリアメタル積層にアルミニウム合金、あるいは開孔部へのタングステンの充填を含んだ構成等、様々考えられる。金属配線１７のうち金属配線１７１は、層間絶縁膜１４上の選択的な開孔部１５に関係し、シリサイド層１２と接続される領域を有する。金属配線１７うち金属配線１７２は、層間絶縁膜１４の第２層１４２に対する選択的な開孔部１６に関係し層間絶縁膜１４の第１層１４１を介してシリサイド層１２と対向する領域を有する。
【００２０】
上記第１実施形態の構成によれば、層間絶縁膜１４の第１層１４１がキャパシタ絶縁膜となる。このキャパシタ絶縁膜としての層間絶縁膜の第１層１４１を挟んでシリサイド層１２と金属配線１７２を対向させ、それぞれのキャパシタ電極とする。各キャパシタ電極の引き出し電極は、シリサイド層１２と接続される下部電極の方が金属配線１７１、上部電極の方が金属配線１７２となっている。これにより、安定した容量素子Ｃ１を構成している。
【００２１】
シリサイド１２層下のシリコン基板１１は、予め不純物がイオン注入されているなどして低抵抗化が図られればなおよい。これにより、キャパシタの下部電極はより低抵抗化される。また、各キャパシタ電極の引き出し電極は、第１、第２開孔部１５，１６それぞれに配される配線部材と、層間絶縁膜１４上で引き回される配線部材とは同じ物質で構成される形態や別の物質で構成される形態が考えられる。前者は例えばアルミニウム合金のパターニング形成であり、後者は例えばタングステン充填後のアルミニウム合金のパターニング形成である。いずれの形態にしても、この集積回路の形成工程に合わせた形態とした方がよい。
【００２２】
図２は、本発明の第２実施形態に係る半導体装置の要部の構成を示す断面図である。図は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に集積回路が構成される一部の素子領域としてのシリコン基板上において、容量素子が設けられる構成について示している。
【００２３】
ＳＯＩ基板におけるシリコン基板２１上にシリサイド層２２が設けられている。シリサイド層２２下のシリコン基板２１は予め不純物がイオン注入されるなどして低抵抗化されている。シリサイド層２２の周囲には素子分離領域２３が配されている。シリサイド層２２上において層間絶縁膜２４が形成されている。この層間絶縁膜２４は、第１層２４１、第２層２４２に分割形成されている。ここでは、第１層２４１は薄いシリコン窒化膜、第２層２４２はシリコン酸化膜で第１層２４１より厚く形成されている。
【００２４】
上記層間絶縁膜２４上には金属配線２７（２７１ａ，２７１ｂ，２７２ａ，２７２ｂ）が形成されている。金属配線２７１ａ、２７２ａは、例えばチタン／窒化チタン等のバリアメタル積層にタングステン充填、金属配線２７１ｂ、２７２ｂは、バリアメタル積層にアルミニウム合金のパターニング形成としている。金属配線２７のうち金属配線１７１ａ，ｂは、層間絶縁膜２４上の選択的な開孔部２５に関係し、シリサイド層２２と接続される領域を有する。金属配線２７うち金属配線２７２は、層間絶縁膜２４の第２層２４２に対する選択的な開孔部２６に関係し層間絶縁膜２４の第１層２４１を介してシリサイド層２２と対向する領域を有する。
【００２５】
上記第２実施形態の構成によれば、層間絶縁膜２４の第１層２４１がキャパシタ絶縁膜となる。このキャパシタ絶縁膜としての層間絶縁膜の第１層２４１を挟んでシリサイド層２２と金属配線２７２を対向させ、それぞれのキャパシタ電極とする。各キャパシタ電極の引き出し電極は、シリサイド層２２と接続される下部電極の方が金属配線２７１ａ，ｂ、上部電極の方が金属配線２７２ａ，ｂとなっている。これにより、安定した容量素子Ｃ２を構成している。
【００２６】
図３（ａ）〜（ｅ）は、本発明の第３実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図であり、前記図２の容量素子の構成を実現する一例方法を説明する。前記図２と同様の箇所には同一の符号を付して説明する。
【００２７】
図３（ａ）に示すように、ＳＯＩ基板における素子分離領域２３に囲まれたシリコン基板２１に対し、低抵抗化のための不純物イオン注入を施す。このイオン注入によってシリコン基板２１のシート抵抗は、およそ２〜２０Ω／□程度にされる。また、このイオン注入はウェル形成工程時と共に行ってもよい。このようなシリコン基板２１上にシリサイド層２２を形成する。このシリサイド層２２は厚さ１０ｎｍ程度とし、図示しないＭＯＳ素子等におけるサリサイドプロセス（自己整合的シリサイド工程）と同時に形成することが望ましい。
【００２８】
次に、図３（ｂ）に示すように、シリサイド層２２上においてシリコン窒化膜の第１層２４１、シリコン酸化膜の第２層２４２をそれぞれＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法等によって積層し、層間絶縁膜２４を形成する。層間絶縁膜２４はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）技術を利用して平坦化される。第１層２４１は５０〜６０ｎｍ、第２層２４２は実質的な層間絶縁膜としての厚さを有するようにする。なお、シリコン窒化膜の第１層２４１も図示しない他の素子領域上へも積層されることになる。この第１層２４１は、少なくともキャパシタ絶縁膜として用いられる。それ以外の領域では除去される方がよい場合、選択的にパターニングする工程が付加されてもよい。
【００２９】
次に、図３（ｃ）に示すように、層間絶縁膜２４において、フォトリソグラフィ工程その他を経てマスクパターン３１を形成し、異方性エッチング工程により選択的にシリサイド層２２が露出する第１開孔部２５を形成する。エッチングに用いられるガスは例えばＣＨＦ３やＣＦ４系であり、シリコン酸化膜及びシリコン窒化膜を連続的にエッチングする。
【００３０】
次に、図３（ｄ）に示すように、層間絶縁膜２４において、フォトリソグラフィ工程その他を経てマスクパターン３２を形成し、異方性エッチング工程により選択的に層間絶縁膜の第１層２４１が露出する第２開孔部２６を形成する。第１層２４１のシリコン窒化膜を残留させるエッチングでは、Ｃ２Ｆ６やＣ５Ｆ８系のフッ素量の多いエッチングガスを利用する。
【００３１】
次に、図３（ｅ）に示すように、スパッタ法により例えばチタン／窒化チタン等のバリアメタル積層、さらにタングステンの充填がなされる。その後、ＣＭＰ技術を利用して平坦化され層間絶縁膜２４のレベルまでエッチバックされる。これにより、金属配線２７１ａ，２７２ａが形成される。その後は、再度スパッタ法によりバリアメタル積層を経てアルミニウム合金をパターニング形成する。これにより、前記図２のような構成が得られる。
【００３２】
上記第３実施形態の構成によれば、層間絶縁膜２４の第１層２４１をキャパシタ絶縁膜として利用し、これを挟んでシリサイド層２２と金属配線２７２ａを対向させ、それぞれのキャパシタ電極とする。シリサイド層２２は他の素子形成工程におけるサリサイドプロセスと同じ工程で形成可能である。金属配線２７２ａは集積回路に関係する回路配線の一部と同じ工程で形成可能である。これにより、工程が短縮でき、簡便で安定した容量素子が実現される。
【００３３】
図４は、本発明の第４実施形態に係る半導体装置及びその製造方法の要部を示す断面図であり、前記図３（ｅ）に対応している。この図を用いての容量素子の構成を実現する応用例を説明する。前記図２と同様の箇所には同一の符号を付して説明する。
【００３４】
この第４実施形態では、層間絶縁膜２４の形成時、第１層２４１のパターニング形成を経ている。すなわち、第１層２４１の存在が不都合な領域、悪影響を及ぼす領域に関しては除去させるような形態とした。シリサイド層２２を露出させる第１開孔部２５上も予め除去した構成を得ることもできる。よって、第１開孔部２５、第２開孔部２６を形成する際のエッチングガスを同一にすることができる。場合によっては同一工程で第１開孔部２５、第２開孔部２６を形成することも考えられる。その他の形態及び形成方法は前記第３実施形態と同様であるため説明は省略する。
【００３５】
上記各実施形態及び方法によれば、より簡便にかつ工程数を増やすことなく、安定した容量部を形成することができる。特にＳＯＩ基板ではシリコン基板下も絶縁体で囲まれている構造のため、低抵抗化し易い利点がある。なお、キャパシタ絶縁膜は、各実施形態で示したシリコン窒化膜の他にも形成可能な物質は考えられる。層間絶縁膜として、また、エッチングの選択性次第で、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、別段限定されるものではない。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、層間絶縁膜の第１層がキャパシタ絶縁膜となる。このキャパシタ絶縁膜としての層間絶縁膜の第１層を挟んでシリサイド層と通常の金属配線を対向させ、それぞれのキャパシタ電極とする。シリサイド層は他の素子形成工程におけるサリサイドプロセスと同じ工程で形成可能であり、通常の金属配線をキャパシタ電極として構成できる。この結果、工数の負担を軽減し簡便で安定した容量素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部の構成を示す断面図である。
【図２】本発明の第２実施形態に係る半導体装置の要部の構成を示す断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第３実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図であり、前記図２の容量素子の構成を実現する一例方法を説明する。
【図４】本発明の第４実施形態に係る半導体装置及びその製造方法の要部を示す断面図であり、前記図３（ｅ）に対応している。
【符号の説明】
１１，２１…シリコン基板、１２，２２…シリサイド層、１３，２３…素子分離領域、１４，２４…層間絶縁膜、１５，１６，２５，２６…開孔部、１７，２７…金属配線、３１，３２…マスクパターン、Ｃ１，Ｃ２…容量素子。
Claims (10)
- シリコン基板上に設けられたシリサイド層と、
前記シリサイド層上において第１層、第２層に分割形成された層間絶縁膜と、
前記層間絶縁膜の選択的な開孔に関係し前記シリサイド層と接続される領域を有する第１の金属配線と、
前記層間絶縁膜の第２層に対する選択的な開孔に関係し前記層間絶縁膜の第１層を介して前記シリサイド層と対向する領域を有する第２の金属配線と、
を具備したことを特徴とする半導体装置。 - 前記シリサイド層下の前記シリコン基板は不純物が導入されている領域であることを特徴とする請求項１記載の半導体装置。
- 前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配される配線部材と、前記層間絶縁膜上で引き回される配線部材とは同じ物質で構成されることを特徴とする請求項１または２記載の半導体装置。
- 前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配される配線部材と、前記層間絶縁膜上で引き回される配線部材とは別の物質で構成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記シリコン基板は絶縁体上に設けられていることを特徴とする請求項１〜４いずれか一つに記載の半導体装置。
- シリコン基板上にシリサイド層を形成する工程と、
前記シリサイド層上において第１層、第２層に分割して層間絶縁膜を形成する工程と、
前記層間絶縁膜において前記シリサイド層が露出する選択的な第１開孔部を形成する工程と、
前記層間絶縁膜において前記層間絶縁膜の第１層が露出する選択的な第２開孔部を形成する工程と、
前記第１開孔部を介して前記シリサイド層と接続される領域を有する第１の金属配線を形成する工程と、
前記第２開孔部を介して前記シリサイド層と対向する領域を有する第２の金属配線を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 前記シリサイド層の形成以前において前記シリサイド層の形成予定となる前記シリコン基板に不純物を導入する工程を具備したことを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配する配線部材と、前記層間絶縁膜上で引き回されるためのそれぞれの配線部材とを同じ工程で形成することを特徴とする請求項６または７記載の半導体装置の製造方法。
- 前記第１の金属配線及び第２の金属配線に関し、前記第１、第２開孔部それぞれに配する配線部材と、前記層間絶縁膜上で引き回されるための配線部材とを別工程で形成することを特徴とする請求項６または７記載の半導体装置の製造方法。
- 前記層間絶縁膜の第１層に関し所定領域のみに配するようなパターニング工程を具備したことを特徴とする請求項６〜９いずれか一つに記載の半導体装置の製造方法。
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|---|---|---|---|---|
| WO2022141586A1 (zh) * | 2020-12-31 | 2022-07-07 | 华为技术有限公司 | 信号转接结构及硬件在环仿真测试*** |
-
2002
- 2002-10-01 JP JP2002288470A patent/JP2004128116A/ja not_active Withdrawn
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