JP2002184951A - 容量素子を有する半導体装置およびその製造方法 - Google Patents

容量素子を有する半導体装置およびその製造方法

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JP2002184951A JP2000382038A JP2000382038A JP2002184951A JP 2002184951 A JP2002184951 A JP 2002184951A JP 2000382038 A JP2000382038 A JP 2000382038A JP 2000382038 A JP2000382038 A JP 2000382038A JP 2002184951 A JP2002184951 A JP 2002184951A
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hole
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capacitive element
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Yoshifumi Takada
佳史 高田
Junko Izumitani
淳子 泉谷
Shigeki Sunada
繁樹 砂田
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Mitsubishi Electric Corp
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Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 下層電極９Ａの金属原子の拡散を防止できる
とともに大きな容量の容量素子を有する半導体装置およ
びその製造方法を提供する。 【解決手段】 下層電極９Ａ上に容量素子用誘電体層１
０が形成されている。この下層電極９Ａと容量素子用誘
電体層１０上に層間絶縁層１１が形成されており、この
層間絶縁層１１には容量素子用誘電体層１０に達するプ
ラグホール１１ａが形成されている。このプラグホール
１１ａ内を充填し、かつ容量素子用誘電体層１０を挟ん
で下層電極９Ａと対向するように上層電極１２Ａ、１３
Ａが形成されている。容量素子用誘電体層１０は、プラ
グホール１１ａの真下領域およびプラグホール１１ａの
周壁よりも外周の領域において下層電極９Ａの上面と接
している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、容量素子を有する
半導体装置およびその製造方法に関し、特に、半導体基
板上に複数の金属配線層を有する半導体装置であって、
上下の金属配線層間の絶縁層の開口内部に容量素子を形
成した半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】図１６は従来の容量素子を有する半導体
装置の構成を概略的に示す断面図である。容量素子Ｃ
は、下層電極１０９と、容量素子用誘電体層１１０と、
上層電極１１２とを有している。下層電極１０９は、半
導体基板１０１のトレンチ分離１０２によって分離され
た表面上に形成されており、トランジスタＴのゲート電
極１０５の同時に形成される。この下層電極１０９は、
不純物が導入された多結晶シリコン１０９ａと、Ｗ（タ
ングステン）、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎ
ｉ（ニッケル）、Ｍｏ（モリブデン）などの高融点金属
膜もしくはこれらの珪化物１０９ｂとの積層構造を有し
ている。上層電極１１２は、この下層電極１０９と容量
素子用誘電体層１１０を介して対向するように形成され
ている。この上層電極１１２は、Ｐ（リン）やＡｓ（砒
素）などの不純物がドープされた多結晶シリコンやアモ
ルファスシリコン、あるいはＴｉＮ（窒化チタン）など
の高融点金属膜化合物などよりなっている。容量素子用
誘電体層１１０は、ＣＶＤ（Chemical Vapor Depositio
n）法により形成されたシリコン酸化膜、シリコン窒化
膜や、タンタル酸化膜などの高誘電体膜が用いられてい
る。
【０００３】上記の容量素子Ｃを覆うように層間絶縁層
１０７が形成されており、下層電極１０９および上層電
極１１２の各々は、コンタクトホール１０７ａ内を埋め
込む金属プラグ１０８を介して金属配線１１３に電気的
に接続されている。この金属配線１１３により下層電極
１０９および上層電極１１２の各々に電位が与えられ、
電極間に電荷が蓄積される。
【０００４】なお、トランジスタＴは、１対のソース／
ドレイン領域１０３と、ゲート絶縁層１０４と、ゲート
電極層１０５とを有している。１対のソース／ドレイン
領域１０３は、半導体基板１０１の表面に互いに距離を
隔てて形成されている。ゲート電極層１０５は、この１
対のソース／ドレイン領域１０３に挟まれる領域上にゲ
ート絶縁層１０４を介して形成されている。このゲート
電極層１０５上には、絶縁層１０６が形成されている。
１対のソース／ドレイン領域１０３の各々は、コンタク
トホール１０７ａを埋め込む金属プラグ１０８を介して
金属配線１１３に電気的に接続されている。
【０００５】従来の容量素子を有する半導体装置では、
容量素子ＣおよびトランジスタＴを覆う層間絶縁層１０
７の表面にＣＭＰ（Chemical Mechanical Polishing）
法による平坦化処理が施される。これは、層間絶縁層１
０７上面における表面段差を低減することで、その上層
における写真製版によるパターン形成を容易にするとと
もに寸法精度を向上させるためである。
【０００６】ところが、ＣＭＰ法による平坦化を行なっ
た場合、層間絶縁層１０７の上面はほぼ完全に平坦化さ
れるため、ソース／ドレイン領域１０３上の膜厚ｈ３に
対してゲート電極１０５上の膜厚ｈ１は、ゲート電極１
０５の膜厚分だけ薄くなる。同様に、ゲート電極１０５
上の膜厚ｈ１に対して上層電極１１２上の膜厚ｈ２は、
容量素子用誘電体層１１０および上層電極１１２の膜厚
分だけ薄くなる。
【０００７】通常、ＣＭＰ法による平坦化時に除去され
る膜厚にはばらつきがあるため、この平坦化時に上層電
極１１２が層間絶縁層１０７から露出しないように、膜
厚ｈ２を厚く設定する必要がある。しかし、膜厚ｈ２を
厚くすると、必然的にソース／ドレイン領域１０３上の
膜厚ｈ３も厚くなる。この膜厚ｈ３が厚くなると、ソー
ス／ドレイン領域１０３に達するコンタクトホール１０
７ａのアスペクト比（コンタクトホール１０７ａの径に
対するコンタクトホール１０７ａの深さの比）が大きく
なり、コンタクトホール１０７ａをドライエッチングに
より開口する際に寸法精度よく安定して開口することが
難しくなる。場合によっては、途中でエッチングの進行
がストップしてしまい、コンタクトホール１０７ａの開
口不良に至るという問題点がある。
【０００８】上記問題点を解決可能な技術が、特開平１
１−２７４４２８号公報に開示されている。図１７は、
特開平１１−２７４４２８号公報に開示された容量素子
を有する半導体装置の構成を示す概略断面図である。図
１７を参照して、容量素子Ｃは、下層電極２０９と容量
素子用誘電体層２１０と、上層電極２１２Ａとを有して
いる。下層電極２０９は、シリコン基板２０１上のシリ
コン酸化膜２０７上に形成されており、多結晶シリコン
膜２０９ａとチタンシリサイド膜２０９ｂとを有してい
る。上層電極２１２Ａは、層間絶縁層２１１に設けられ
た穴２１１ａ内を充填するように形成されている。この
上層電極２１２Ａは、層間絶縁層２１１上に延在するア
ルミニウム配線２１３Ａと電気的に接続されている。
【０００９】次にこの容量素子を有する半導体装置の製
造方法について説明する。図１８〜図２３は、図１７に
示す容量素子を有する半導体装置の製造方法を工程順に
示す概略断面図である。図１８を参照して、シリコン基
板２０１上にシリコン酸化膜２０７が形成された後、多
結晶シリコン膜２０９ａとチタンシリサイド膜２０９ｂ
とからなる下層電極２０９が形成される。
【００１０】図１９を参照して、下層電極２０９を覆う
ように層間絶縁層２１１が形成される。この層間絶縁層
２１１には、下層電極２０９ａに達する開口２１１ａが
形成される。この開口２１１ａの内面を覆うように表面
全面に容量素子用誘電体層となるシリコン窒化膜２１０
が形成される。
【００１１】図２０を参照して、層間絶縁層２１１およ
びシリコン窒化膜２１０に、下層電極２０９に達するコ
ンタクトホール２１１ｂが形成される。
【００１２】図２１を参照して穴２１１ａおよびコンタ
クトホール２１１ｂを埋込むように表面全面に、タング
ステン膜２１２が形成される。この後、このタングステ
ン膜２１２が、ＣＭＰ法により研磨される。
【００１３】図２２を参照して、このＣＭＰ法による研
磨によって、シリコン窒化膜２１０の上面が露出し、タ
ングステンよりなる上層電極２１２Ａとプラグ導電層２
１２Ｂとが形成される。
【００１４】図２３を参照して、表面に露出したシリコ
ン窒化膜２１０の不要な部分がドライエッチングにより
除去される。
【００１５】この後、アルミニウム配線層が形成される
ことにより、図１７に示す容量素子Ｃを有する半導体装
置が完成する。
【００１６】この図１７に示された構造では、容量素子
Ｃの上層電極２１２Ａが、穴２１１Ａを埋込むプラグ層
として形成されている。このため、上層電極２１２Ａは
層間絶縁層２１１の上面にて直接アルミニウム配線層２
１３Ｂと電気的に接続することができる。よって、上層
電極２１２Ａとアルミニウム配線２１３Ｂとを接続する
ためのコンタクトホールを設ける必要はなく、層間絶縁
層２１１の厚みを薄くすることが可能となる。よって、
図１６の構成で問題となっていたソース／ドレイン領域
１０３上の膜厚ｈ３が厚くなることによる問題は緩和さ
れる。
【００１７】
【発明が解決しようとする課題】しかしながら、図１７
に示す構成においては、下部電極からの金属原子の拡散
を考慮した場合に製造工程が煩雑になるという問題や、
容量素子の容量が不十分であるという問題があった。以
下、そのことについて詳細に説明する。
【００１８】（１） 製造工程が多くなることについて たとえば図１７に示す構成において、下層電極２０９の
材質として銅（Ｃｕ）が選ばれた場合、この銅原子は、
シリコン酸化膜などの絶縁層中に容易に拡散し、トラン
ジスタのしきい値電圧などを変化させる要因となる。こ
のため、下層電極２０９から銅原子が拡散するのを防止
するため、下層電極２０９をバリア層で覆う手法が取ら
れる。
【００１９】しかし図１７の構成においてバリア層を形
成しようとする場合、バリア層を別途に設ける必要があ
り、その製造工程が追加で必要になるため製造工程が煩
雑となる。
【００２０】また、容量素子用誘電体層２１０の材質を
選択することにより、銅の拡散防止としての機能を持た
せることも可能である。しかし、図１７の構成において
は、容量素子用誘電体層２１０は穴２１１ａの中にのみ
しか形成されていないため、下部電極２０９からの銅原
子の拡散を十分に防止することはできない。
【００２１】（２） 容量素子Ｃの容量について 図１７に示す構成においては、下層電極２０９と上層電
極２１２Ａとは、平面領域でしか対向しておらず、ゆえ
に容量素子としての十分な容量が確保できない場合もあ
る。
【００２２】それゆえ、本発明の一の目的は、下層電極
からの金属原子の拡散を防止できるとともに製造工程を
簡略化できる容量素子を有する半導体装置およびその製
造方法を提供することである。
【００２３】また本発明の他の目的は、コンタクトホー
ルの開口不良を防止できるとともに、容量の増大が可能
な容量素子を有する半導体装置およびその製造方法を提
供することである。
【００２４】
【課題を解決するための手段】本発明の一の局面に従う
容量素子を有する半導体装置は、下部電極層と、容量素
子用誘電体層と、絶縁層と、上部電極層とを備えてい
る。容量素子用誘電体層は、下部電極層上に形成されて
いる。絶縁層は、下部電極層および容量素子用誘電体層
の上に形成され、かつ容量素子用誘電体層に達する穴を
有している。上部電極層は、穴内を充填し、かつ容量素
子用誘電体層を挟んで下部電極層と対向している。容量
素子用誘電体層は、穴の真下領域および穴の周壁よりも
外周の領域において下層電極層の上面と接している。
【００２５】本発明の一の局面に従う容量素子を有する
半導体装置によれば、穴の真下領域だけなく、その外周
領域においても容量素子用誘電体層が下部電極層に接し
ているため、従来の構成（図１７）よりも、下部電極層
からの金属原子の拡散の防止効果を高めることができ
る。
【００２６】また、容量素子用誘電体層が拡散バリア層
を兼用しているため、別途に拡散バリア層を形成する必
要はない。よって、拡散バリア層を別途形成する工程は
不要であり、簡略な製造工程で拡散防止効果の高い拡散
バリア層を形成することができる。
【００２７】また、上部電極層が絶縁層に設けられた穴
内を充填するプラグ層として形成されている。このた
め、上部電極層は絶縁層の上面にて直接、配線となる部
分に電気的に接続することができる。よって、上部電極
層と配線部分とを接続するためのコンタクトホールを設
ける必要はなく、絶縁層の厚みを薄くすることが可能と
なる。したがって、従来例で問題となっていたソース／
ドレイン領域上の絶縁層の膜厚が厚くなることによる問
題は緩和される。
【００２８】上記一の局面に従う容量素子を有する半導
体装置において好ましくは、容量素子用誘電体層は下部
電極層の側面に接している。
【００２９】これにより、下部電極層の金属原子が側面
から拡散することも防止できる。上記一の局面に従う容
量素子を有する半導体装置において好ましくは、容量素
子用誘電体層は下部電極層の側壁と実質的に連続した表
面をなす側壁を有している。
【００３０】これにより、下部電極層と容量素子用誘電
体層とを同一のマスクを用いてパターニングすることが
可能となる。よって、容量素子用誘電体層と下部電極層
とを別々のマスクを用いてパターニングする場合よりも
マスクを省略することが可能となる。
【００３１】本発明の他の局面に従う容量素子を有する
半導体装置は、第１の下部電極部と、絶縁層と、第２の
下部電極部と、容量素子用誘電体層と、上部電極層とを
備えている。絶縁層は、第１の下部電極部上に形成さ
れ、かつ第１の下部電極部に達する穴を有している。第
２の下部電極部は、穴の周面に沿って形成された筒形状
部分を有し、かつ第１の下部電極部に電気的に接続され
ている。容量素子用誘電体層は、第２の下部電極部上に
形成されている。上部電極層は、穴内を充填し、かつ容
量素子用誘電体層を挟んで第２の下部電極部と対向して
いる。
【００３２】本発明の他の局面に従う容量素子を有する
半導体装置によれば、第２の下部電極部は穴の周面に沿
って形成されているため、筒形状部を有する。これによ
り、下部電極部と上部電極部との対向領域を増やすこと
ができるため、容量素子の容量を増大させることができ
る。
【００３３】また、上部電極層が絶縁層に設けられた穴
内を充填するプラグ層として形成されている。このた
め、上部電極層は絶縁層の上面にて直接、配線となる部
分に電気的に接続することができる。よって、上部電極
層と配線部分とを接続するためのコンタクトホールを設
ける必要はなく、絶縁層の厚みを薄くすることが可能と
なる。したがって、従来例で問題となっていたソース／
ドレイン領域上の絶縁層の膜厚が厚くなることによる問
題は緩和される。
【００３４】上記他の局面に従う容量素子を有する半導
体装置において好ましくは、第２の下部電極部は、絶縁
層の上面上に位置していない。
【００３５】これにより、第２の下部電極部を容量素子
用誘電体層などと別個にパターニングすることが可能と
なる。
【００３６】上記他の局面に従う容量素子を有する半導
体装置において好ましくは、第２の下部電極部は、絶縁
層の上面上に延びる部分を有している。
【００３７】これにより、第２の下部電極部と容量素子
用誘電体層などとを同一のマスクを用いてパターニング
することが可能となる。
【００３８】上記他の局面に従う容量素子を有する半導
体装置において好ましくは、穴は、第１の下部電極部の
上面より広い開口径を有するように形成されている。
【００３９】このように上部電極層を充填する穴の開口
径を大きくしたため、容量素子の容量を増大させること
ができる。
【００４０】上記他の局面に従う容量素子を有する半導
体装置において好ましくは、穴が複数個形成されてお
り、複数の穴の各々は単一の第１の下部電極部に達して
おり、第２の下部電極部は複数の穴の各周面に沿う部分
を有し、かつ上部電極層は複数の穴の各々を充填するよ
うに形成されている。
【００４１】このように複数の穴により凹凸を付けるこ
とによって容量素子の容量を増大させることができる。
【００４２】本発明の一の局面に従う容量素子を有する
半導体装置の製造方法は、下部電極層上に容量素子用誘
電体層を形成する工程と、下部電極層および容量素子用
誘電体層の上を覆うように絶縁層を形成する工程と、容
量素子用誘電体層に達する穴を絶縁層に形成する工程
と、穴内を充填するように上部電極層を形成する工程と
を備えている。
【００４３】本発明の一の局面に従う容量素子を有する
半導体装置の製造方法によれば、下部電極層を容量素子
用誘電体層で覆った後に穴が形成される。このため、穴
の真下領域だけでなく、その外周領域においても容量素
子用誘電体層が下部電極に接する構成とすることができ
る。これにより、従来の構成（図１７）よりも、下部電
極からの金属原子の拡散防止効果を高めることができ
る。
【００４４】また、容量素子用誘電体層が拡散バリア層
を兼用しているため、拡散バリア層を別途形成する必要
はない。よって、拡散バリア層を別途形成する工程は不
要であり、簡略な製造工程で拡散防止効果の高い拡散バ
リア層を形成することができる。
【００４５】また、上部電極層が絶縁層に設けられた穴
内を充填するプラグ層として形成されている。このた
め、上部電極層は絶縁層の上面にて直接、配線となる部
分に電気的に接続することができる。よって、上部電極
層と配線部分とを接続するためのコンタクトホールを設
ける必要はなく、絶縁層の厚みを薄くすることが可能と
なる。したがって、従来例で問題となっていたソース／
ドレイン領域上の絶縁層の膜厚が厚くなることによる問
題は緩和される。
【００４６】上記一の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、下部電極層上に
容量素子用誘電体層を形成する工程は、下部電極層をパ
ターニングした後に下部電極層の上面および側面を覆う
ように容量素子用誘電体層を形成する工程を有する。
【００４７】これにより、下部電極層の側面からの金属
原子の拡散も防止することができる。
【００４８】上記一の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、下部電極層上に
容量素子用誘電体層を形成する工程は、下部電極層とな
る導電層上に容量素子用誘電体層を形成した後に、導電
層と容量素子用誘電体層とをパターニングする工程を有
する。
【００４９】これにより、下部電極層と容量素子用誘電
体層とを同一のマスクを用いてパターニングすることが
可能となる。よって容量素子用誘電体層と下部電極層と
を別々のマスクを用いてパターニングする場合よりもマ
スクを省略することが可能となる。
【００５０】本発明の他の局面に従う容量素子を有する
半導体装置の製造方法は、第１の下部電極部を形成する
工程と、第１の下部電極部上に絶縁層を形成する工程
と、第１の下部電極部に達する穴を絶縁層に形成する工
程と、穴の周面に沿う部分を有しかつ第１の下部電極部
に電気的に接続された第２の下部電極部を形成する工程
と、第２の下部電極部上に容量素子用誘電体層を形成す
る工程と、穴内を充填しかつ容量素子用誘電体層を挟ん
で第２の下部電極部と対向するように上部電極層を形成
する工程とを備えている。
【００５１】本発明の他の局面に従う容量素子を有する
半導体装置の製造方法によれば、第２の下部電極部は穴
の周面に沿って形成されるため、筒形状部を有する。こ
れにより、下部電極と上部電極との対向領域を増やすこ
とができるため容量素子の容量を増大させることができ
る。
【００５２】また、上部電極層が絶縁層に設けられた穴
内を充填するプラグ層として形成されている。このた
め、上部電極層は絶縁層の上面にて直接、配線となる部
分に電気的に接続することができる。よって、上部電極
層と配線部分とを接続するためのコンタクトホールを設
ける必要はなく、絶縁層の厚みを薄くすることが可能と
なる。したがって、従来例で問題となっていたソース／
ドレイン領域上の絶縁層の膜厚が厚くなることによる問
題は緩和される。
【００５３】上記他の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、第２の下部電極
部を形成する工程は、第２の下部電極部となる導電層を
穴の内面上および絶縁層の上面上を覆うように形成した
後にパターニングして穴内にのみ残す工程を有する。
【００５４】これにより、第２の下部電極部を容量素子
用誘電体層などと別個にパターニングすることができ
る。
【００５５】上記他の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、第２の下部電極
部を形成する工程は、第２の下部電極部となる導電層を
穴の内面上および絶縁層の上面上を覆うように形成した
後に、第２の下部電極部となる導電層上に形成された容
量素子用誘電体層とともにパターニングして穴内および
絶縁層の上面の一部に残す工程を有する。
【００５６】これにより、第２の下部電極部と容量素子
用誘電体層などとを同一のマスクを用いてパターニング
することが可能となる。
【００５７】上記他の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、穴は、第１の下
部電極部の上面より広い開口径を有するように形成され
る。
【００５８】このように上部電極層を充填する穴の開口
径を大きくしたため、容量素子の容量を増大させること
ができる。
【００５９】上記他の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、穴は複数個形成
され、複数の穴の各々は単一の第１の下部電極部に達す
るように形成され、第２の下部電極部は複数の穴の各周
面に沿う部分を有し、かつ上部電極層は複数の穴の各々
を充填するように形成される。
【００６０】このように複数の穴により凹凸を付けるこ
とにより容量素子の容量を増大させることができる。
【００６１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００６２】（実施の形態１）図１は、本発明の実施の
形態１における容量素子を有する半導体装置の構成を概
略的に示す断面図である。図１を参照して、たとえばシ
リコンよりなる半導体基板１の表面は、トレンチ分離を
なす素子分離用酸化膜２によって電気的に分離されてい
る。この電気的に分離された表面に、たとえばＭＩＳ
（Metal Insulator Semiconductor）トランジスタＴが
形成されている。
【００６３】ＭＩＳトランジスタＴは、１対のソース／
ドレイン領域３と、ゲート絶縁層４と、ゲート電極層５
とを有している。１対のソース／ドレイン領域３は、互
いに距離を隔てて形成されている。ゲート電極層５は、
１対のソース／ドレイン領域３に挟まれる領域上にゲー
ト絶縁層４を介して形成されている。ゲート絶縁層４に
は、たとえばシリコン窒化膜、シリコン酸化膜や、タン
タル酸化膜などの高誘電体層が用いられる。ゲート電極
層５は、たとえばリンや砒素などの不純物がドープされ
た多結晶シリコンやアモルファスシリコン５ａと、窒化
チタンなどの高融点金属膜化合物５ｂとの積層構造より
なっている。このゲート電極層５上には絶縁層６が形成
されている。
【００６４】ＭＩＳトランジスタＴを覆うように表面全
面に層間絶縁層７が形成されている。この層間絶縁層７
は、たとえばシリコン酸化膜よりなり、かつ表面段差が
大きい場合にはＣＭＰ法による平坦化処理を施されてい
る。層間絶縁層７の表面段差が大きいと写真製版時にデ
フォーカス（焦点ずれ）が生じ、それによりレジストパ
ターンの崩れや寸法ばらつきが生じるが、平坦化処理に
よりそれらの不都合が防止されている。
【００６５】層間絶縁層７にはソース／ドレイン領域３
に達するコンタクトホール７ａが形成されている。コン
タクトホール７ａ内には、金属プラグ８が充填されてい
る。金属プラグ８は、層間絶縁層７との密着性確保とＭ
ＩＳトランジスタＴのソース／ドレイン領域３やゲート
電極層５との電気的接続抵抗値の安定化のための第１層
８ａと、金属プラグ８の主材である第２層８ｂとから形
成されている。第１層８ａは、たとえばＴｉ、Ｔａ、
Ｗ、Ｍｏ、Ｈｆなどの高融点金属、あるいはこれらの窒
化物、珪化物、もしくはそれらを積層した構造を有して
いる。また第２層８ｂは、たとえばＷ、Ｔｉ、ＴｉＮ、
Ｃｕ、Ａｌ、ＡｌＳｉ、ＡｌＣｕなどの材質よりなって
いる。
【００６６】層間絶縁層７上には容量素子Ｃと第１の金
属配線層９Ｂとが形成されている。この容量素子Ｃは、
下層電極９Ａと、容量素子用誘電体層１０と、上層電極
１２Ａ、１３Ａとを有している。
【００６７】下層電極９Ａは、金属プラグ８を介して１
対のソース／ドレイン領域３の一方と電気的に接続され
ている。この下層電極９Ａは、たとえばＡｌ、ＡｌＳ
ｉ、ＡｌＳｉＣｕ、ＡｌＣｕなどのＡｌ系合金やＷ、Ｃ
ｕ、ＴｉＮなどの金属層９ｂの上下を、たとえばＴｉ
Ｎ、ＴａＮ、ＷＮ、ＷＳｉ、ＭｏＳｉなどよりなる金属
層９ａ、９ｃで挟み込んだ構成を有している。この金属
層９ａ、９ｂは、写真製版時の表面反射率を低減してレ
ジストパターンの形成を容易にするとともに金属配線の
信頼性を改善する目的で形成される。また第１の金属配
線層９Ｂは、下層電極９Ａと同じ積層構造９ａ、９ｂ、
９ｃを有し、かつ金属プラグ８を介して１対のソース／
ドレイン領域３の他方と電気的に接続されている。
【００６８】容量素子用誘電体層１０は、下層電極９Ａ
の上面のみならず側面にも接するように形成されてい
る。この容量素子用誘電体層１０には、たとえばシリコ
ン酸化膜やシリコン窒化膜、または酸化タンタル、酸化
アルミニウムなどの金属酸化膜や金属窒化膜などが用い
られる。
【００６９】この下層電極９Ａ、金属配線９Ｂなどを覆
うように層間絶縁層１１が形成されている。この層間絶
縁層１１は、たとえばシリコン酸化膜、フッ素（Ｆ）を
含有するシリコン酸化膜、あるいはシリコンカーバイド
（ＳｉＣ）、誘電率が２〜４程度の炭素（Ｃ）を含有す
る有機系材料、もしくはこれらの積層構造よりなってい
る。この層間絶縁層１１の上面はＣＭＰ法などにより平
坦化処理されている。この層間絶縁層１１には、容量素
子用誘電体層１０の上面に達するプラグホール１１ａと
第１の金属配線層９Ｂに達するスルーホール１１ｂとが
形成されている。
【００７０】上層電極１２Ａ、１３Ａは、プラグホール
１１ａ内を充填する金属プラグ部１２Ａと、その金属プ
ラグ部１２Ａの上面に接する上層部１３Ａとを有してい
る。金属プラグ部１２Ａはプラグホール１１ａ内を充填
することにより容量素子用誘電体層１０を介して下層電
極９Ａと対向している。この金属プラグ部１２Ａは、金
属プラグ８と同様、第１層１２ａと第２層１２ｂとを有
している。この第１層１２ａは、たとえばＴｉ、Ｔａ、
Ｗ、Ｍｏ、Ｈｆなどの高融点金属、あるいはこれらの窒
化物、珪化物、もしくはそれらを積層した構造を有して
いる。また第２層１２ｂは、たとえばＷ、Ｔｉ、Ｔｉ
Ｎ、Ｃｕ、Ａｌ、ＡｌＳｉ、ＡｌＣｕなどよりなってい
る。
【００７１】上層部１３Ａは、下層電極９Ａと同様、た
とえばＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕなどの
Ａｌ系合金やＷ、Ｃｕ、ＴｉＮなどからなる金属層１３
ｂの上下を、たとえばＴｉＮ、ＴａＮ、ＷＮ、ＷＳｉ、
ＭｏＳｉなどよりなる金属層１３ａ、１３ｃで挟み込ん
だ構成を有している。
【００７２】またスルーホール１１ｂ内には金属プラグ
１２Ｂが充填されている。この金属プラグ１２Ｂは、金
属プラグ部１２Ａと同様の材質よりなる第１層１２ａお
よび第２層１２ｂから形成されている。この金属プラグ
１２Ｂの上面と接するように層間絶縁層１１上には第２
の金属配線層１３Ｂが形成されている。この第２の金属
配線層１３Ｂは、上層部１３Ａと同様の材質よりなる金
属層１３ａ、１３ｂ、１３ｃから形成されている。
【００７３】次に、本実施の形態の製造方法について説
明する。図２〜図５は、本発明の実施の形態１における
容量素子を有する半導体装置の製造方法を工程順に示す
概略断面図である。図２を参照して、たとえばシリコン
よりなる半導体基板１の表面に素子分離用酸化膜２が形
成された後、ゲート絶縁層４、ゲート電極層５、絶縁層
６がパターニングされて形成される。この後、たとえば
イオン注入などが施されて１対のソース／ドレイン領域
３が形成される。これにより、ＭＩＳトランジスタＴが
形成される。
【００７４】このＭＩＳトランジスタＴを覆うように表
面全面に層間絶縁層７が形成される。この層間絶縁層７
の表面段差が大きい場合には、写真製版時にデフォーカ
ス（焦点ずれ）が生じ、レジストパターンの崩れや寸法
のばらつきなどの原因となるため、ＣＭＰ法により平坦
化処理が施される。この層間絶縁層７に、通常の写真製
版技術およびエッチング技術により、コンタクトホール
７ａが形成される。
【００７５】図３を参照して、コンタクトホール７ａを
充填するように表面全面に第１層８ａおよび第２層８ｂ
が順に形成された後、エッチバックあるいはＣＭＰ法に
より除去される。これによって、第１および第２層８
ａ、８ｂがコンタクトホール７ａ内にのみ残存され金属
プラグ８が形成される。この後、金属層９ａ、９ｂ、９
ｃが順に成膜され、通常の写真製版技術およびエッチン
グ技術によりパターニングされる。これにより、金属層
９ａ、９ｂ、９ｃの積層構造よりなる下層電極９Ａと第
１の金属配線層９Ｂとが同時に形成される。
【００７６】金属層９ｂは、たとえばＡｌ、ＡｌＳｉ、
ＡｌＳｉＣｕ、ＡｌＣｕなどのＡｌ系合金やＷ、Ｃｕ、
ＴｉＮなどの材質より形成され、金属層９ａ、９ｃは、
たとえばＴｉＮ、ＴａＮ、ＷＮ、ＷＳｉ、ＭｏＳｉなど
の材質より形成される。
【００７７】図４を参照して、下層電極９Ａおよび第１
の金属配線層９Ｂを覆うように表面全面に、容量素子用
誘電体層１０がＣＶＤ法により形成される。この容量素
子用誘電体層１０には、シリコン酸化膜、シリコン窒化
膜、または酸化タンタル、酸化アルミニウムなどの金属
酸化膜や金属窒化膜などが用いられる。容量素子用誘電
体層１０上を覆うように、層間絶縁層１１が形成され
る。この層間絶縁層１１はシリコン酸化膜、フッ素を含
有するシリコン酸化膜、あるいはシリコンカーバイド、
誘電率が２〜４程度の炭素を含有する有機系材料、もし
くはこれらの積層構造よりなる。
【００７８】この層間絶縁層１１にＣＭＰ法などにより
平坦化処理が施された後、通常の写真製版技術およびエ
ッチング技術により容量素子用誘電体層１０の表面に達
するプラグホール１１ａとスルーホール１１ｂとが形成
される。このエッチングに際しては、容量素子用誘電体
層１０はエッチングストッパとして機能する。
【００７９】図５を参照して、フォトレジスト２１が表
面全面に塗布された後、通常の写真製版技術により、ス
ルーホール１１ｂの真上に開口を有するようにパターニ
ングされる。このレジストパターン２１をマスクとして
エッチングを施すことにより、スルーホール１１ｂ底部
の容量素子用誘電体層１０が除去されて、第１金属配線
層９Ｂの上面が露出する。この後、レジストパターン２
１が、たとえばアッシングなどにより除去される。
【００８０】この後、図１に示すようにプラグホール１
１ａおよびスルーホール１１ｂを充填するように金属プ
ラグ１２Ａ、１２Ｂが形成された後、その金属プラグ１
２Ａおよび１２Ｂの各々に接するように上層部１３Ａと
第２の金属配線層１３Ｂとが形成される。これにより、
本実施の形態の容量素子を有する半導体装置が製造され
る。
【００８１】本実施の形態においては、下層電極９Ａの
上面のみならず側面をも容量素子用誘電体層１０が覆っ
ている。このため、仮に下層電極９Ａが銅などの比較的
シリコン酸化膜中を拡散しやすい金属元素を含んでいる
場合でも、その金属元素が層間絶縁層１１中へ拡散する
ことを防止することができる。これにより、層間絶縁層
１１中に拡散した金属元素によってＭＩＳトランジスタ
Ｔのしきい値電圧等が変動することを防止することがで
きる。
【００８２】また、容量素子用誘電体層１０が拡散バリ
ア層を兼用しているため、拡散バリア層を別途に形成す
る必要はない。よって、拡散バリア層を別途形成する工
程は不要となり、簡略な製造工程で高い拡散防止効果を
得ることができる。
【００８３】また、上層電極１２Ａ、１３Ａの一部１２
Ａがプラグホール１１ａ内を充填するプラグ層として形
成されている。これにより、金属プラグ部１２Ａは上層
部１３Ａとは直接接することになるため、両者を接続す
るためのコンタクトホールは不要となる。よって、その
コンタクトホールを設ける場合よりも、層間絶縁層１１
の膜厚を薄くすることができ、スルーホール１１ｂの開
口不良などの問題は生じない。
【００８４】また、プラグホール１１ａの深さはスルー
ホール１１ｂの深さと比較して容量素子用誘電体層１０
の厚み分程度しか変わらない。このため、プラグホール
１１ａの形成と同時にスルーホール１１ｂを形成したと
しても、そのスルーホール１１ｂの開口不良が生じるこ
とが防止され得る。
【００８５】以上より、下層電極９Ａの金属原子の拡散
を防止でき、スルーホールの開口不良を防止できるとと
もに、容量素子を形成する電極を金属層とすることがで
きるため、電気的特性の安定した容量素子を形成するこ
とが可能となる。
【００８６】（実施の形態２）図６は、本発明の実施の
形態２における容量素子を有する半導体装置の構成を概
略的に示す断面図である。図６を参照して、本実施の形
態の構成は、実施の形態１の構成と比較して、容量素子
用誘電体層１０の構成が異なる。容量素子用誘電体層１
０は、下層電極９Ａの上面上および第１の金属配線層９
Ｂの上面上に形成されているだけであり、下層電極９Ａ
および第１の金属配線層９Ｂの各側面を覆っていない。
下層電極９Ａ上の容量素子用誘電体層１０の側面は下層
電極９Ａの側面と連続した表面を構成し、また第１の金
属配線層９Ｂ上の容量素子用誘電体層１０の側面は第１
の金属配線層９Ｂの側面と連続した表面を構成する。
【００８７】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、同一の部
材については同一の符号を付し、その説明を省略する。
【００８８】次に本実施の形態の製造方法について説明
する。図７は、本発明の実施の形態２における容量素子
を有する半導体装置の製造方法を示す概略断面図であ
る。本実施の形態の製造方法は、まず図２に示す実施の
形態１と同様の工程を経る。この後、図７を参照して、
コンタクトホール７ａを充填するように金属プラグ８が
実施の形態１と同様の方法により形成される。金属層９
ａ、９ｂ、９ｃが層間絶縁層７の表面全面に形成され
る。この金属層９ａ、９ｂ、９ｃの表面全面に容量素子
用誘電体層１０が形成される。この容量素子用誘電体層
１０上に、通常の写真製版技術により、レジストパター
ン２３が形成される。
【００８９】このレジストパターン２３をマスクとして
容量素子用誘電体層１０および金属膜９ａ、９ｂ、９ｃ
の各々にエッチングが施されてパターニングされる。こ
れにより、下層電極９ａと、第１の金属配線層９ｂとが
形成される。また容量素子用誘電体層１０は、下層電極
９Ａおよび第１金属配線層９Ｂの上面に位置し、かつ下
層電極９Ａ上の容量素子用誘電体層１０の側面が下層電
極９Ａの側面と連続した表面を構成し、また第１の金属
配線層９Ｂの容量素子用誘電体層１０の側面が第１の金
属配線層９Ｂの側面と連続した表面を構成する。容量素
子用誘電体層１０は、レジストパターン２３と同様、金
属層９ａ、９ｂ、９ｃのエッチングに際してはエッチン
グマスクとして作用する。この後、たとえばアッシング
などによりレジストパターン２３が除去される。
【００９０】この後、実施の形態１と同様の後工程を経
ることにより、図６に示す本実施の形態の容量素子を有
する半導体装置が製造される。
【００９１】本実施の形態では、図６に示すように容量
素子用誘電体層１０はプラグホール１１ａの真下だけで
なくその外周領域においても下層電極９Ａと接してい
る。このため、図１７に示す従来の構成よりも下層電極
９Ａからの金属原子の拡散を防止する効果を大きくする
ことができる。
【００９２】また、金属配線幅の縮小に伴って、写真製
版処理による微細なレジストパターンを形成することが
難しくなっている。寸法制御性よくレジストパターンを
形成するために、フォトレジストの膜厚を薄膜化するこ
とは有効であるが、ドライエッチング時にフォトレジス
トが削られるため、必要以上にフォトレジストの膜厚を
薄くすると金属配線がエッチングの際に断線することが
ある。
【００９３】本実施の形態では、容量素子用誘電体層１
０を金属配線形成時のエッチングマスク材として用いる
ため、寸法精度よく金属配線の形成が可能である。
【００９４】また、層間絶縁層１１のプラグホール１１
ａに充填された金属プラグ部１２Ａを容量素子Ｃの電極
として用いるため、実施の形態１と同様、従来の半導体
装置のようなコンタクトホールの開口不良などの問題は
生じない。
【００９５】以上より、電気的特性の安定した容量素子
を形成することが可能となる。 （実施の形態３）図８は、本発明の実施の形態３におけ
る容量素子を有する半導体装置の構成を概略的に示す断
面図である。図８を参照して、本実施の形態の構成は、
実施の形態１の構成と比較して、容量素子Ｃおよびスル
ーホール１１ｂ内の構成が異なる。容量素子Ｃの下層電
極は、第１の下層電極部９Ａと第２の下層電極部３１と
を有している。第１の下層電極部９Ａは、実施の形態１
の下層電極９Ａと同様の構成を有している。第２の下層
電極部３１は、プラグホール１１ａの周面に沿う筒形状
部を有し、かつ第１の下層電極部９Ａの上面と接してい
る。この第２の下部電極層３１はプラグホール１１ａ内
にのみ形成されており、層間絶縁層１１の上面上には位
置していない。
【００９６】この第２の下部電極層３１の材質には、た
とえばＴｉ、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＷＳｉ、Ｔｉ
Ｓｉ、ＴｉＳｉＮなどの高融点金属もしくはその化合物
や、Ａｌ、ＡｌＣｕなどのＡｌ系合金、あるいはＣｕ、
Ａｌ、Ａｇが用いられる。
【００９７】この第２の下層電極部３１と容量素子用誘
電体層１０を挟んで対向するように、かつプラグホール
１１ａを充填するように上層電極の金属プラグ部１２Ａ
が形成されている。この金属プラグ部１２Ａは、第１層
１２ａと第２層１２ｂとを有している。第１層１２ａに
は、たとえばＴｉ、Ｔａ、Ｗ、Ｍｏ、Ｈｆなどの高融点
金属、あるいはこれらの窒化物、珪化物、もしくはそれ
らを積層した構造を有している。第２層１２ｂには、た
とえばＷ、Ｔｉ、ＴｉＮ、Ｃｕ、Ａｌ、ＡｌＳｉ、Ａｌ
Ｃｕなどが用いられる。
【００９８】上層部１３Ａは、金属プラグ部１２Ａに接
する金属層１３ｂと、その金属層１３ｂ上に形成された
金属層１３ｃとを有している。金属層１３ｂには、たと
えばＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕなどのＡ
ｌ系合金やＷ、Ｃｕ、ＴｉＮなどが用いられる。金属層
１３ｃには、写真製版時の表面反射率を低減しレジスト
パターン形成を容易にするとともに金属配線の信頼性を
改善する目的で、たとえばＴｉＮ、ＴａＮ、ＷＮ、ＷＳ
ｉ、ＭｏＳｉなどが用いられる。
【００９９】スルーホール１１ｂ内には、金属層３１と
金属プラグ１２Ｂとにより充填されている。金属層３１
は、第２の下層電極部３１と同一の材質よりなってい
る。また金属プラグ１２Ｂを構成する金属層１２ａおよ
びおよび１２ｂの各々は、金属プラグ部１２Ａを構成す
る金属層１２ａおよび１２ｂの各々と同一の材質よりな
っている。
【０１００】金属プラグ１２Ｂと接するように第２の金
属配線１３Ｂが形成されている。第２の金属配線１３Ｂ
を構成する金属層１３ｂおよび１３ｃの各々は、上層部
１３Ａを構成する金属層１３ｂおよび１３ｃの各々と同
一の材質よりなっている。
【０１０１】なお、これ以外の構成については、上述し
た実施の形態１の構成とほぼ同じであるため、同一の部
材については同一の符号を付しその説明を省略する。
【０１０２】次に本実施の形態の製造方法について説明
する。図９および図１０は、本発明の実施の形態３にお
ける容量素子を有する半導体装置の製造方法を工程順に
示す概略断面図である。本実施の形態の製造方法は、ま
ず図２および図３に示す実施の形態１と同様の工程を経
る。この後、図９を参照して、第１の下層電極９Ａと第
１金属配線９Ｂとを覆うように層間絶縁層１１が形成さ
れる。この層間絶縁層１１に通常の写真製版技術および
エッチング技術によりプラグホール１１ａおよびスルー
ホール１１ｂが形成される。プラグホール１１ａおよび
スルーホール１１ｂの各内面に沿うように表面全面に金
属層３１が形成される。この後、層間絶縁層１１上面に
位置する金属層３１をＣＭＰ法により除去するか、ある
いはプラグホール１１ａおよびスルーホール１１ｂ内に
選択的にレジストを形成した後に金属層３１をエッチバ
ックすることにより、プラグホール１１ａおよびスルー
ホール１１ｂ内部にのみ選択的に金属層３１が残存され
る。
【０１０３】図１０を参照して、表面全面を覆うように
容量素子用誘電体層１０が形成される。この容量素子用
誘電体層１０上に、レジストパターン２５が形成され、
このレジストパターン２５をマスクとして容量素子用誘
電体層１０にエッチングが施される。これにより、プラ
グホール１１ａの内面およびその周囲に容量素子用誘電
体層１０が残存される。レジストパターン２５が、たと
えばアッシングなどにより除去される。
【０１０４】この後、図８に示すようにプラグホール１
１ａおよびスルーホール１１ｂ内を埋込むように第１層
１２ａおよび第２層１２ｂよりなる金属プラグ１２Ａお
よび１２Ｂが形成される。さらにこの後、金属プラグ１
２Ａおよび１２Ｂの各々に電気的に接続するように上層
部１３Ａおよび第２金属配線層１３Ｂが形成される。
【０１０５】これにより、実施の形態３における容量素
子を有する半導体装置が製造される。
【０１０６】本実施の形態においては、下層電極が第２
の下層電極部３１のように筒状部分を有しているため、
実施の形態１および２に示した半導体装置に比べて同一
のフロアサイズで、より大きな容量を有する容量素子を
形成することが可能である。
【０１０７】また、上層電極がプラグホール１１ａを充
填するように形成されているため、実施の形態１および
２と同様、スルーホール１１ｂの開口不良の発生を防止
することができる。
【０１０８】（実施の形態４）図１１は、本発明の実施
の形態４における容量素子を有する半導体装置の構成を
概略的に示す断面図である。図１１を参照して、本実施
の形態の構成は、実施の形態３の構成と比較して、第２
の下層電極部３１およびスルーホール１１ｂ内の構成が
異なる。第２の下層電極部３１は、プラグホール１１ａ
内だけでなく、層間絶縁層１１の上面の一部上にも延在
するように形成されている。また第２の下層電極部３１
の側面は、容量素子用誘電体層１０および第１層１２ａ
の側面と連続した表面を構成している。
【０１０９】スルーホール１１ｂ内には、金属層３１お
よび第２層１２ｂが充填されており、第１層１２ａは形
成されていない。
【０１１０】なお、これ以外の構成については、上述し
た実施の形態３の構成とほぼ同じであるため、同一の部
材については同一の符号を付しその説明を省略する。
【０１１１】次に本実施の形態の製造方法について説明
する。図１２および図１３は、本発明の実施の形態４に
おける容量素子を有する半導体装置の製造方法を工程順
に示す概略断面図である。本実施の形態の製造方法は、
まず図２および図３に示す実施の形態１と同様の工程を
経る。その後、図１３を参照して、第１の下層電極部９
Ａおよび第１の金属配線層９Ｂを覆うように層間絶縁層
１１が形成される。この層間絶縁層１１には、通常の写
真製版技術およびエッチング技術により、第１の下層電
極部９Ａに達するプラグホール１１ａと、第１の金属配
線層９Ｂに達するスルーホール１１ｂとが形成される。
このプラグホール１１ａおよびスルーホール１１ｂの内
壁面を覆うように表面全面に金属層３１が形成される。
この金属層３１の表面全面に容量素子用誘電体層１０お
よび金属層１２ａが積層して形成される。
【０１１２】この金属層１２ａ上にレジストパターン２
６が形成される。このレジストパターン２６をマスクと
して金属層１２ａおよび容量素子用誘電体層１０をエッ
チングすることにより、金属層１２ａおよび容量素子用
誘電体層１０はプラグホール１１ａ内およびその周辺に
のみ残存される。この後、たとえばアッシングなどによ
りレジストパターン２６が除去される。
【０１１３】図１３を参照して、プラグホール１１ａお
よびスルーホール１１ｂ内を充填するように表面全面に
金属層１２ｂが形成された後、表面全面にエッチバック
が施される。これにより、プラグホール１１ａ内および
スルーホール１１ｂ内にのみ金属層１２ｂが残存され
る。
【０１１４】この後、図１１に示すように、金属層１３
ｂ、１３ｃが形成され、通常の写真製版技術およびエッ
チング技術によりパターンにされることにより本実施の
形態の容量素子を有する半導体装置が製造される。
【０１１５】本実施の形態によれば、第２の下層電極部
３１はプラグホール１１ａの内周面に沿う筒形状部を有
するため、実施の形態１および２に示した半導体装置に
比べて同一のフロアサイズでより大きな容量を有する容
量素子を形成することが可能である。
【０１１６】また下層電極はプラグホール１１ａ内を埋
込む金属プラグ部１２Ａを有しているため、実施の形態
１〜３と同様、スルーホール１１ｂの開口不良などの問
題は生じない。
【０１１７】以上より、電気的特性の安定した容量素子
を形成することが可能となる。 （実施の形態５）図１４は、本発明の実施の形態５にお
ける容量素子を有する半導体装置の構成を概略的に示す
断面図である。図１４を参照して、本実施の形態の構成
は、実施の形態４の構成と比較してプラグホール１１ａ
の形状が異なる。プラグホール１１ａは、第１の下層電
極部９Ａ上面の面積よりも大きい開口径を有している。
このため、第２の下層電極部３１は第１の下層電極部９
Ａの側壁にも接している。
【０１１８】なお、これ以外の構成については、上述し
た実施の形態４の構成とほぼ同じであるため、同一の部
材については同一の符号を付しその説明を省略する。
【０１１９】また本実施の形態の製造方法においては、
プラグホール１１ａを第１の下層電極部９Ａの上面の面
積よりも広い開口径となるように形成する点以外は実施
の形態４の製造方法とほぼ同じであるため、その説明を
省略する。
【０１２０】本実施の形態においては、第１の下層電極
部９Ａの上面の面積よりも大きい開口径を有するように
形成しているため、実施の形態４に示した半導体装置に
比べて同一のフロアサイズでより大きな容量を有する容
量素子を形成することが可能となる。
【０１２１】（実施の形態６）図１５は、本発明の実施
の形態６における容量素子を有する半導体装置の構成を
概略的に示す断面図である。図１５を参照して、本実施
の形態の構成は、実施の形態４の構成と比較して、単一
の第１の下層電極部９Ａに達するプラグホール１１ａが
複数個形成されている点において異なる。複数のプラグ
ホール１１ａの各々の内面に沿うように第２の下層電極
部３１が形成されている。各プラグホール１１ａ内に
は、第２の下層電極部３１と容量素子用誘電体層１０を
介して対向し、かつプラグホール１１ａ内を埋込むよう
に金属プラグ部１２Ａが形成されている。
【０１２２】この金属プラグ部１２Ａは、複数のプラグ
ホール１１ａ内に位置する第１層１２ａと、各プラグホ
ール１１ａごとに分離して充填する第２層１２ｂとを有
している。
【０１２３】なお、これ以外の構成については、上述し
た実施の形態４の構成とほぼ同じであるため、同一部材
には同一の符号を付しその説明を省略する。
【０１２４】また本実施の形態の製造方法においては、
プラグホール１１ａを複数個形成する点以外は実施の形
態４の製造方法と同じであるため、その説明を省略す
る。
【０１２５】本実施の形態においては、複数個のプラグ
ホール１１ａを設けたことにより、層間絶縁層１１の表
面に凹凸を設けたため、実施の形態４に示した半導体装
置に比べて、同一のフロアサイズでより大きな容量を有
する容量素子を形成することが可能となる。
【０１２６】なお、上記実施の形態１〜６においては、
第１の金属配線層および第２の金属配線層との間の層間
絶縁層にプラグホール（開口部）を形成し、そのプラグ
ホールに容量素子の上部電極をプラグ層として形成する
場合について説明した。しかし、２層以上の金属配線層
を有する半導体装置であれば、上記第１および第２の金
属配線層以外の金属配線層間の層間絶縁層に上記と同様
の構成を有する容量素子を形成することにより、上記と
同様の効果を得ることができる。
【０１２７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２８】
【発明の効果】本発明の一の局面に従う容量素子を有す
る半導体装置によれば、穴の真下領域だけなく、その外
周領域においても容量素子用誘電体層が下部電極層に接
しているため、従来の構成（図１７）よりも、下部電極
層からの金属原子の拡散の防止効果を高めることができ
る。
【０１２９】また、容量素子用誘電体層が拡散バリア層
を兼用しているため、別途に拡散バリア層を形成する必
要はない。よって、拡散バリア層を別途形成する工程は
不要であり、簡略な製造工程で拡散防止効果の高い拡散
バリア層を形成することができる。
【０１３０】また、上部電極層が絶縁層に設けられた穴
内を充填するプラグ層として形成されている。このた
め、上部電極層は絶縁層の上面にて直接、配線となる部
分に電気的に接続することができる。よって、上部電極
層と配線部分とを接続するためのコンタクトホールを設
ける必要はなく、絶縁層の厚みを薄くすることが可能と
なる。したがって、従来例で問題となっていたソース／
ドレイン領域上の絶縁層の膜厚が厚くなることによる問
題は緩和される。
【０１３１】上記一の局面に従う容量素子を有する半導
体装置において好ましくは、容量素子用誘電体層は下部
電極層の側面に接している。これにより、下部電極層の
金属原子が側面から拡散することも防止できる。
【０１３２】上記一の局面に従う容量素子を有する半導
体装置において好ましくは、容量素子用誘電体層は下部
電極層の側壁と実質的に連続した表面をなす側壁を有し
ている。これにより、下部電極層と容量素子用誘電体層
とを同一のマスクを用いてパターニングすることが可能
となる。よって、容量素子用誘電体層と下部電極層とを
別々のマスクを用いてパターニングする場合よりもマス
クを省略することが可能となる。
【０１３３】本発明の他の局面に従う容量素子を有する
半導体装置によれば、第２の下部電極部は穴の周面に沿
って形成されているため、筒形状部を有する。これによ
り、下部電極部と上部電極部との対向領域を増やすこと
ができるため、容量素子の容量を増大させることができ
る。
【０１３４】また、上部電極層が絶縁層に設けられた穴
内を充填するプラグ層として形成されている。このた
め、上部電極層は絶縁層の上面にて直接、配線となる部
分に電気的に接続することができる。よって、上部電極
層と配線部分とを接続するためのコンタクトホールを設
ける必要はなく、絶縁層の厚みを薄くすることが可能と
なる。したがって、従来例で問題となっていたソース／
ドレイン領域上の絶縁層の膜厚が厚くなることによる問
題は緩和される。
【０１３５】上記他の局面に従う容量素子を有する半導
体装置において好ましくは、第２の下部電極部は、絶縁
層の上面上に位置していない。これにより、第２の下部
電極部を容量素子用誘電体層などと別個にパターニング
することが可能となる。
【０１３６】上記他の局面に従う容量素子を有する半導
体装置において好ましくは、第２の下部電極部は、絶縁
層の上面上に延びる部分を有している。これにより、第
２の下部電極部と容量素子用誘電体層などとを同一のマ
スクを用いてパターニングすることが可能となる。
【０１３７】上記他の局面に従う容量素子を有する半導
体装置において好ましくは、穴は、第１の下部電極部の
上面より広い開口径を有するように形成されている。こ
のように上部電極層を充填する穴の開口径を大きくした
ため、容量素子の容量を増大させることができる。
【０１３８】上記他の局面に従う容量素子を有する半導
体装置において好ましくは、穴が複数個形成されてお
り、複数の穴の各々は単一の第１の下部電極部に達して
おり、第２の下部電極部は複数の穴の各周面に沿う部分
を有し、かつ上部電極層は複数の穴の各々を充填するよ
うに形成されている。このように複数の穴により凹凸を
付けることによって容量素子の容量を増大させることが
できる。
【０１３９】本発明の一の局面に従う容量素子を有する
半導体装置の製造方法によれば、下部電極層を容量素子
用誘電体層で覆った後に穴が形成される。このため、穴
の真下領域だけでなく、その外周領域においても容量素
子用誘電体層が下部電極に接する構成とすることができ
る。これにより、従来の構成（図１７）よりも、下部電
極からの金属原子の拡散防止効果を高めることができ
る。
【０１４０】また、容量素子用誘電体層が拡散バリア層
を兼用しているため、拡散バリア層を別途形成する必要
はない。よって、拡散バリア層を別途形成する工程は不
要であり、簡略な製造工程で拡散防止効果の高い拡散バ
リア層を形成することができる。
【０１４１】また、上部電極層が絶縁層に設けられた穴
内を充填するプラグ層として形成されている。このた
め、上部電極層は絶縁層の上面にて直接、配線となる部
分に電気的に接続することができる。よって、上部電極
層と配線部分とを接続するためのコンタクトホールを設
ける必要はなく、絶縁層の厚みを薄くすることが可能と
なる。したがって、従来例で問題となっていたソース／
ドレイン領域上の絶縁層の膜厚が厚くなることによる問
題は緩和される。
【０１４２】上記一の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、下部電極層上に
容量素子用誘電体層を形成する工程は、下部電極層をパ
ターニングした後に下部電極層の上面および側面を覆う
ように容量素子用誘電体層を形成する工程を有する。こ
れにより、下部電極層の側面からの金属原子の拡散も防
止することができる。
【０１４３】上記一の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、下部電極層上に
容量素子用誘電体層を形成する工程は、下部電極層とな
る導電層上に容量素子用誘電体層を形成した後に、導電
層と容量素子用誘電体層とをパターニングする工程を有
する。これにより、下部電極層と容量素子用誘電体層と
を同一のマスクを用いてパターニングすることが可能と
なる。よって容量素子用誘電体層と下部電極層とを別々
のマスクを用いてパターニングする場合よりもマスクを
省略することが可能となる。
【０１４４】本発明の他の局面に従う容量素子を有する
半導体装置の製造方法によれば、第２の下部電極部は穴
の周面に沿って形成されるため、筒形状部を有する。こ
れにより、下部電極と上部電極との対向領域を増やすこ
とができるため容量素子の容量を増大させることができ
る。
【０１４５】また、上部電極層が絶縁層に設けられた穴
内を充填するプラグ層として形成されている。このた
め、上部電極層は絶縁層の上面にて直接、配線となる部
分に電気的に接続することができる。よって、上部電極
層と配線部分とを接続するためのコンタクトホールを設
ける必要はなく、絶縁層の厚みを薄くすることが可能と
なる。したがって、従来例で問題となっていたソース／
ドレイン領域上の絶縁層の膜厚が厚くなることによる問
題は緩和される。
【０１４６】上記他の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、第２の下部電極
部を形成する工程は、第２の下部電極部となる導電層を
穴の内面上および絶縁層の上面上を覆うように形成した
後にパターニングして穴内にのみ残す工程を有する。こ
れにより、第２の下部電極部を容量素子用誘電体層など
と別個にパターニングすることができる。
【０１４７】上記他の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、第２の下部電極
部を形成する工程は、第２の下部電極部となる導電層を
穴の内面上および絶縁層の上面上を覆うように形成した
後に、第２の下部電極部となる導電層上に形成された容
量素子用誘電体層とともにパターニングして穴内および
絶縁層の上面の一部に残す工程を有する。これにより、
第２の下部電極部と容量素子用誘電体層などとを同一の
マスクを用いてパターニングすることが可能となる。
【０１４８】上記他の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、穴は、第１の下
部電極部の上面より広い開口径を有するように形成され
る。このように上部電極層を充填する穴の開口径を大き
くしたため、容量素子の容量を増大させることができ
る。
【０１４９】上記他の局面に従う容量素子を有する半導
体装置の製造方法において好ましくは、穴は複数個形成
され、複数の穴の各々は単一の第１の下部電極部に達す
るように形成され、第２の下部電極部は複数の穴の各周
面に沿う部分を有し、かつ上部電極層は複数の穴の各々
を充填するように形成される。このように複数の穴によ
り凹凸を付けることにより容量素子の容量を増大させる
ことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における容量素子を有
する半導体装置の構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における容量素子を有
する半導体装置の製造方法の第１工程を示す概略断面図
である。
【図３】 本発明の実施の形態１における容量素子を有
する半導体装置の製造方法の第２工程を示す概略断面図
である。
【図４】 本発明の実施の形態１における容量素子を有
する半導体装置の製造方法の第３工程を示す概略断面図
である。
【図５】 本発明の実施の形態１における容量素子を有
する半導体装置の製造方法の第４工程を示す概略断面図
である。
【図６】 本発明の実施の形態２における容量素子を有
する半導体装置の構成を概略的に示す断面図である。
【図７】 本発明の実施の形態２における容量素子を有
する半導体装置の製造方法を示す概略断面図である。
【図８】 本発明の実施の形態３における容量素子を有
する半導体装置の構成を概略的に示す断面図である。
【図９】 本発明の実施の形態３における容量素子を有
する半導体装置の製造方法の第１工程を示す概略断面図
である。
【図１０】 本発明の実施の形態３における容量素子を
有する半導体装置の製造方法の第２工程を示す概略断面
図である。
【図１１】 本発明の実施の形態４における容量素子を
有する半導体装置の構成を概略的に示す断面図である。
【図１２】 本発明の実施の形態４における容量素子を
有する半導体装置の製造方法の第１工程を示す概略断面
図である。
【図１３】 本発明の実施の形態４における容量素子を
有する半導体装置の製造方法の第２工程を示す概略断面
図である。
【図１４】 本発明の実施の形態５における容量素子を
有する半導体装置の構成を概略的に示す断面図である。
【図１５】 本発明の実施の形態６における容量素子を
有する半導体装置の構成を概略的に示す断面図である。
【図１６】 従来の容量素子を有する半導体装置の構成
を概略的に示す断面図である。
【図１７】 特開平１１−２７４４２８号公報に開示さ
れた容量素子を有する半導体装置の構成を概略的に示す
断面図である。
【図１８】 図１７の半導体装置の製造方法の第１工程
を示す概略断面図である。
【図１９】 図１７の半導体装置の製造方法の第２工程
を示す概略断面図である。
【図２０】 図１７の半導体装置の製造方法の第３工程
を示す概略断面図である。
【図２１】 図１７の半導体装置の製造方法の第４工程
を示す概略断面図である。
【図２２】 図１７の半導体装置の製造方法の第５工程
を示す概略断面図である。
【図２３】 図１７の半導体装置の製造方法の第６工程
を示す概略断面図である。
【符号の説明】
９Ａ 下層電極（第１の下層電極部）、１０ 容量素子
用誘電体層、１１ 層間絶縁層、１１ａ プラグホー
ル、１２Ａ 金属プラグ部、１３Ａ 上層部、３１ 第
２の下層電極部、Ｃ 容量素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 泉谷 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 砂田 繁樹 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 5F033 HH08 HH09 HH11 HH19 HH28 HH29 HH32 HH33 HH34 JJ08 JJ09 JJ11 JJ17 JJ18 JJ19 JJ20 JJ21 JJ26 JJ27 JJ28 JJ29 JJ30 JJ32 JJ33 JJ34 KK01 MM08 MM13 NN06 NN07 QQ03 QQ09 QQ31 QQ37 QQ48 RR01 RR03 RR04 RR06 RR11 RR21 VV10 XX00 XX28 XX33 5F038 AC02 AC05 AC14 CA05 CA16 EZ14 EZ15 EZ20

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 下部電極層と、 前記下部電極層上に形成された容量素子用誘電体層と、 前記下部電極層および前記容量素子用誘電体層の上に形
    成され、かつ前記容量素子用誘電体層に達する穴を有す
    る絶縁層と、 前記穴内を充填し、かつ前記容量素子用誘電体層を挟ん
    で前記下部電極層と対向する上部電極層とを備え、 前記容量素子用誘電体層は、前記穴の真下領域および前
    記穴の周壁よりも外周の領域において前記下部電極層の
    上面と接している、容量素子を有する半導体装置。
  2. 【請求項２】 前記容量素子用誘電体層は前記下部電極
    層の側面に接している、請求項１に記載の容量素子を有
    する半導体装置。
  3. 【請求項３】 前記容量素子用誘電体層は前記下部電極
    層の側壁と実質的に連続した表面をなす側壁を有してい
    る、請求項１に記載の容量素子を有する半導体装置。
  4. 【請求項４】 第１の下部電極部と、 前記第１の下部電極部上に形成され、かつ前記第１の下
    部電極部に達する穴を有する絶縁層と、 前記穴の周面に沿って形成された筒形状部分を有し、か
    つ前記第１の下部電極部に電気的に接続された第２の下
    部電極部と、 前記第２の下部電極部上に形成された容量素子用誘電体
    層と、 前記穴内を充填し、かつ前記容量素子用誘電体層を挟ん
    で前記第２の下部電極部と対向する上部電極層とを備え
    た、容量素子を有する半導体装置。
  5. 【請求項５】 前記第２の下部電極部は、前記絶縁層の
    上面上に位置していない、請求項４に記載の容量素子を
    有する半導体装置。
  6. 【請求項６】 前記第２の下部電極部は、前記絶縁層の
    上面上に延びる部分を有している、請求項４に記載の容
    量素子を有する半導体装置。
  7. 【請求項７】 前記穴は、前記第１の下部電極部の上面
    より広い開口径を有するように形成されている、請求項
    ４または６に記載の容量素子を有する半導体装置。
  8. 【請求項８】 前記穴が複数個形成されており、複数の
    前記穴の各々は単一の前記第１の下部電極部に達してお
    り、前記第２の下部電極部は複数の前記穴の各周面に沿
    う部分を有し、かつ前記上部電極層は複数の前記穴の各
    々を充填するように形成されている、請求項４または６
    に記載の容量素子を有する半導体装置。
  9. 【請求項９】 下部電極層上に容量素子用誘電体層を形
    成する工程と、 前記下部電極層および前記容量素子用誘電体層の上を覆
    うように絶縁層を形成する工程と、 前記容量素子用誘電体層に達する穴を前記絶縁層に形成
    する工程と、 前記穴内を充填するように上部電極層を形成する工程と
    を備えた、容量素子を有する半導体装置の製造方法。
  10. 【請求項１０】 前記下部電極層上に容量素子用誘電体
    層を形成する工程は、前記下部電極層をパターニングし
    た後に前記下部電極層の上面および側面を覆うように前
    記容量素子用誘電体層を形成する工程を有する、請求項
    ９に記載の容量素子を有する半導体装置の製造方法。
  11. 【請求項１１】 前記下部電極層上に容量素子用誘電体
    層を形成する工程は、前記下部電極層となる導電層上に
    前記容量素子用誘電体層を形成した後に、前記導電層と
    前記容量素子用誘電体層とをパターニングする工程を有
    する、請求項９に記載の容量素子を有する半導体装置の
    製造方法。
  12. 【請求項１２】 第１の下部電極部を形成する工程と、 前記第１の下部電極部上に絶縁層を形成する工程と、 前記第１の下部電極部に達する穴を前記絶縁層に形成す
    る工程と、 前記穴の周面に沿う部分を有し、かつ前記第１の下部電
    極部に電気的に接続された第２の下部電極部を形成する
    工程と、 前記第２の下部電極部上に容量素子用誘電体層を形成す
    る工程と、 前記穴内を充填し、かつ前記容量素子用誘電体層を挟ん
    で前記第２の下部電極部と対向するように上部電極層を
    形成する工程とを備えた、容量素子を有する半導体装置
    の製造方法。
  13. 【請求項１３】 第２の下部電極部を形成する工程は、
    前記第２の下部電極部となる導電層を前記穴の内面上お
    よび前記絶縁層の上面上を覆うように形成した後にパタ
    ーニングして前記穴内にのみ残す工程を有する、請求項
    １２に記載の容量素子を有する半導体装置の製造方法。
  14. 【請求項１４】 第２の下部電極部を形成する工程は、
    前記第２の下部電極部となる導電層を前記穴の内面上お
    よび前記絶縁層の上面上を覆うように形成した後に、前
    記第２の下部電極部となる導電層上に形成された前記容
    量素子用誘電体層とともにパターニングして前記穴内お
    よび前記絶縁層の上面の一部に残す工程を有する、請求
    項１２に記載の容量素子を有する半導体装置の製造方
    法。
  15. 【請求項１５】 前記穴は、前記第１の下部電極部の上
    面より広い開口径を有するように形成される、請求項１
    ２または１４に記載の容量素子を有する半導体装置の製
    造方法。
  16. 【請求項１６】 前記穴は複数個形成され、複数の前記
    穴の各々は単一の前記第１の下部電極部に達するように
    形成され、前記第２の下部電極部は複数の前記穴の各周
    面に沿う部分を有し、かつ前記上部電極層は複数の前記
    穴の各々を充填するように形成される、請求項１２また
    は１４に記載の容量素子を有する半導体装置の製造方
    法。
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