JP2004128094A - Manufacturing method of semiconductor device and semiconductor manufacturing system - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体製造システムに関し、特に処理条件が異なる複数の除去処理を有する半導体装置の製造方法及びこの半導体装置の製造方法に好適な半導体製造システムに関する。
【0002】
【従来の技術】
MOSFETを備えた半導体装置の製造方法において、ゲート電極のドライエッチングプロセスを図10及び図11に示す。
【0003】
まず最初に、シリコン単結晶基板100の表面上の全域に、シリコン酸化膜(SiO2)からなるゲート絶縁膜101を形成する。引き続き、ゲート絶縁膜101の表面上の全域に、シリコン多結晶膜からなるゲート電極層102を形成する。図10に示すように、ゲート電極層102上に、ゲート電極以外の領域が開口されたエッチングマスク103を形成する。エッチングマスク103には、フォトリソグラフィ技術により形成されたフォトレジスト膜が使用されている。
【0004】
次に、反応性イオンエッチング(RIE)装置にシリコン単結晶基板100を搬送し、ゲート電極層102に第1回目のドライエッチング工程を行う。ドライエッチングにおいては、例えば臭化水素(HBr)、塩素(Cl2)等のハロゲン系のエッチングガスが使用される。エッチングマスク103の開口部分において、ゲート電極層102のエッチングが開始されると、ゲート電極層102の表面からその膜厚方向に向かって薄膜除去(エッチング)が行われる。そして、図11に示すように、下地のゲート絶縁膜101の表面が露出される。
【0005】
この時、理想的にはゲート絶縁膜101の表面の全域においてエッチングを停止しなくてはならない。しかしながら、ゲート絶縁膜101の膜厚は非常に薄く、かつハロゲン系のエッチングガスはゲート絶縁膜101に対するエッチング選択比を充分に確保できないので、ゲート絶縁膜101をオーバーエッチングし、ゲート絶縁膜101を突き破る恐れがある。
【0006】
そこで、一般的には、ゲート電極層102のエッチングを開始し、ゲート絶縁膜101の表面の一部が露出した段階において、エッチングガスを切り替え、第2回目のドライエッチング工程を行い、ゲート電極層102の残査を除去する方法が採用されている。ここでは、ゲート絶縁膜101に対して充分なエッチング選択比を有する、例えばHBrガスに酸素(O2)を添加したエッチングガスが使用されている。
【0007】
第2回目のドライエッチング工程の開始点、すなわち第1回目のドライエッチング工程の終点は、ゲート電極層102のシリコン(Si)系反応生成物の発光強度をモニタし、発光強度が減少した時点において決定されている。
【0008】
第2回目のドライエッチング工程が終了すると、ゲート電極層102からMOSFETのゲート電極102Gが形成され、同時に各ゲート電極102G間のSi残査がなくなり電気的な短絡を防止することができる。
【0009】
第2回目のドライエッチング工程においては、エッチング量をその場においてモニタする手法はなく、一般的には既知のエッチングレートと経験的に求めたシリコン残査量とに基づいた、一義的な一定時間のドライエッチング加工である。
【0010】
ところで、このようなドライエッチングプロセスにおいて、ドライエッチングプロセスが何枚ものシリコン単結晶基板(シリコンウェハ)100にわたり継続して実施されると、反応性イオンエッチング装置の処理室(チャンバ)内壁の状態に変化が生じる。つまり、処理室内壁においては稼働初期と比較して反応生成物の堆積又は減少が進み、ドライエッチングに対して除々に処理室内部のエッチングガス雰囲気が変化してしまうので、エッチングレートの変動が誘発される。
【0011】
なお、半導体の製造工程ラインにおいて、所定の製造工程での処理室の経時変化をモニタして、処理室の状態の変化に起因する不良の発生を予測する技術が、例えば特許文献1に開示されている。
【0012】
【特許文献1】
特開2000−269108号公報
【0013】
【発明が解決しようとする課題】
前述のドライエッチングプロセスにおいては、以下の点について配慮がなされていなかった。
【0014】
すなわち、第1回目のドライエッチング工程の場合は、ドライエッチング量をモニタし、エッチング終点を検出することにより、処理室内部のエッチングガス雰囲気の変化に伴うエッチングレートの変動を補正可能である。従って、エッチングレートの変動を防止することができる安定なドライエッチングプロセスが実現できる。
【0015】
しかしながら、第2回目のドライエッチング工程の場合は、第1回目のドライエッチング工程のようにエッチング終点の検出は難しく、一定時間のドライエッチング加工であるため、処理室内部のエッチングガス雰囲気の変化に伴うエッチングレートの変動に影響され、ドライエッチング加工毎にエッチング量に変化を生じる。すなわち、エッチング量が多い場合にはゲート絶縁膜101の突き抜けが生じ、エッチング量が少ない場合には、ゲート絶縁膜101上にSi残査が存在し、MOSFETの電気的特性劣化や電気的特性のばらつきが生じる。
【0016】
本発明は上記課題を解決するためになされたものであり、ドライエッチングプロセス等の除去プロセスにおいて除去量のばらつきを減少することができる半導体装置の製造方法を提供することを目的としている。
【0017】
さらに、本発明の目的は、上記半導体装置の製造方法を実現可能な半導体製造システムを提供することである。
【0018】
【課題を解決するための手段】
上記課題を解決するために、本発明の第1の特徴は、基板上の薄膜に対し第1の除去処理を開始し、この第1の除去処理の終点を検出する工程と、第1の除去処理の開始から終点までに要した時間に基づき、第1の除去処理とは処理条件が異なる次段の第2の除去処理の時間を決定する工程とを備えた半導体装置の製造方法としたことである。
【0019】
本発明の第2の特徴は、少なくとも基板上の薄膜の第1の除去処理を行う処理室と、薄膜の膜厚を測定する膜厚測定ユニットと、薄膜の第1の除去処理の終点を検出する終点検出ユニットと、処理条件が異なる次段の第2の除去処理の、薄膜の膜厚及び第1の除去処理の時間に対応した時間情報を格納するデータベースと、膜厚測定ユニットにより測定された薄膜の膜厚と、終点検出ユニットにより検出された第1の除去処理の終点に要した時間とに基づき、データベースに格納された時間情報を参照して第2の除去処理の時間を算出し決定する中央演算処理ユニットとを備えた半導体製造システムとしたことである。
【0020】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態に係る半導体装置の製造方法及び半導体製造システムを説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【0021】
(第1の実施の形態)
本発明の第1の実施の形態は、半導体装置の製造方法として、絶縁ゲート型電界効果トランジスタ(IGFET)のゲート電極のドライエッチングプロセスへの適用例を説明するものである。なお、ここでIGFETとは、金属−絶縁体−半導体型電界効果トランジスタ(MISFET)、金属−酸化膜−半導体型電界効果トランジスタ(MOSFET)を少なくとも含む意味において使用されている。
【0022】
[半導体製造システムの構成]
図2に示すように、本発明の第1の実施の形態に係る半導体製造システム30は、少なくとも基板上の薄膜の第1の除去処理を行う処理室(チャンバ)31と、薄膜の膜厚を測定する膜厚測定ユニット32と、薄膜の第1の除去処理の終点を検出する終点検出ユニット33と、処理条件が異なる次段の第2の除去処理の、薄膜の膜厚及び第1の除去処理の時間に対応した時間情報を格納するデータベース34と、膜厚測定ユニット32により測定された薄膜の膜厚と終点検出ユニット33により検出された第1の除去処理の終点に要した時間とに基づき、データベース34に格納された時間情報を参照して第2の除去処理の時間を算出し決定する中央演算処理ユニット(CPU)35とを備えている。
【0023】
本発明の第1の実施の形態において、半導体製造システム30は反応性イオンエッチングシステム(ドライエッチングシステム)である。必ずしもここで説明する材料に限定されるものではないが、基板にはシリコン単結晶基板からなる半導体基板(図1(A)〜図1(B)中、符号2を参照。)を実用的に使用することができる。また、薄膜にはシリコン多結晶膜からなるゲート電極層(図1(A)中、符号4Aを参照。)を実用的に使用することができる。
【0024】
処理室31内部においては、反応性イオンエッチングによるゲート電極層4Aのパターニングが実施される。
【0025】
膜厚測定ユニット32はゲート電極層4Aの膜厚を測定し、この測定された膜厚情報は中央演算処理ユニット35に出力される。
【0026】
終点検出ユニット33は、第1の除去処理(第1回目のドライエッチング工程)においてゲート電極層4Aをエッチングし、ゲート絶縁膜3の表面の一部が露出する、ゲート電極層4Aのエッチング終点を検出する。エッチング終点は、図3に示すように、ドライエッチング工程中のゲート電極層4A(シリコン多結晶膜)の発光強度をモニタリングし、ゲート電極層4Aの下地(ゲート絶縁膜3)が露出した時点における発光強度の変化Aに相当する。つまり、この発光強度の変化を検出することにより、エッチング終点を検出することができる。終点検出ユニット33は、第1の除去処理の開始からエッチング終点までに要した終点時間を計測し、この終点時間を中央演算処理ユニット35に出力する。
【0027】
データベース34には、以下のように求められた第2の除去処理の時間情報が格納されている。図4において、横軸は基板処理枚数(ウェハ処理枚数)、縦軸左側は第1の除去処理におけるエッチング終点時間(秒)、縦軸右側は第2の除去処理におけるシリコン酸化膜(SiO2)のエッチングレート(nm/分)である。ここで、第1の除去処理の開始前には、HBrとCl2とO2との混合ガスを使用したシーズニングが行われ、処理室31内壁には堆積物を付着させている。また、第2の除去処理に使用されるエッチングガスは、第1の除去処理に使用されるエッチングガスに比べて、シリコン酸化膜に対して高いエッチング選択比を有する。なお、エッチングレートの測定にはエッチングレート測定用のシリコン酸化膜を堆積させた別サンプルが使用されている。
【0028】
図4に示すように、第1の除去処理において、エッチング終点時間は基板処理枚数の増加に伴い増加する傾向にある。第2の除去処理において、シリコン酸化膜のエッチングレートは、エッチング終点時間の増加と同様に、基板処理枚数の増加に伴い増加する傾向にある。結果として、第1の除去処理のエッチング終点時間の変化と、第2の除去処理のシリコン酸化膜のエッチングレートの変化との間に相関関係を見出すことができる。エッチング終点時間の変動及びエッチングレートの変動は、基板処理枚数の増加に伴う、処理室31内部の雰囲気の変化に起因するものであると推察することができる。一般的には、第2回目のドライエッチング工程は、基板処理枚数が増加しても一定時間のエッチング処理しか実施していなかったので、基板毎にシリコン酸化膜のエッチング量は異なり、シリコン酸化膜の残膜値にばらつきが生じていた。
【0029】
上記のように、第1の除去処理のエッチング終点時間の変化と第2の除去処理のシリコン酸化膜のエッチングレートの変化との間に相関関係が存在することから、エッチング終点時間の変化量に応じて、第2の除去処理のエッチング時間を、略一定のエッチング量になるように補正することができる。
【0030】
図5において、横軸は基板処理枚数(ウェハ処理枚数)、縦軸左側は第2の除去処理におけるエッチング補正時間(秒)、縦軸右側は第2の除去処理におけるシリコン酸化膜のエッチング量(nm)である。
【0031】
前述の図4に示すように、処理枚数1枚目の基板において、第1の除去処理のエッチング終点時間は19秒であり、この時の第2の除去処理におけるシリコン酸化膜は1分間に0.607nmエッチングされる。例えば、この処理枚数1枚目の基板のエッチング状態を基準とする。図4に示すように、処理枚数10枚目の基板においては、エッチング終点時間が23.5秒に増加し、エッチングレートが0.8nm/分に増加する。従って、処理枚数1枚目の基板のエッチング量と同等にするには、図5に示すように、第2の除去処理のエッチング時間を60秒から46秒に補正する。また、処理枚数20枚目の基板においては、エッチング終点時間が24秒に増加し、エッチングレートが0.82nm/分に増加する。従って、処理枚数1枚目の基板のエッチング量と同等にするには、図5に示すように、第2の除去処理のエッチング時間を44秒に補正する。
【0032】
このように、処理枚数毎に第1の除去処理のエッチング終点時間を検出し、このエッチング終点時間に応じて第2の除去処理のエッチング時間を補正することにより、第2の除去処理においてばらつきのない略一定のエッチング量を得ることができる。そして、データベース34においては、エッチング終点時間の情報と、このエッチング終点時間に応じたエッチング補正時間の情報とが少なくとも格納されている。
【0033】
中央演算処理ユニット35は、膜厚測定ユニット32から出力された膜厚情報と、終点検出ユニット33から出力された終点時間情報とに基づき、データベース34に格納されているエッチング終点時間の情報にアクセスし、このエッチング終点時間の情報に対応するエッチング補正時間の情報を取り出す。さらに、中央演算処理ユニット35は、この取り出されたエッチング補正時間の情報に基づき、処理室31内部における基板の第2の除去処理のエッチング時間を制御するようになっている。
【0034】
半導体製造システム30には、さらに第1の除去処理及び第2の除去処理を行うガスを処理室31に供給するガス供給源40と、このガス供給源40から処理室31内部に供給されるガスの供給を制御するガス制御ユニット41とを備えている。ガス制御ユニット41においては、中央演算処理ユニット35からの制御命令により、ガスの供給、停止及び流量調節が行える。なお、ガス供給源40及びガス制御ユニット41は、半導体製造システム30の外部ユニットとして構築してもよい。
【0035】
[半導体装置の製造方法]
次に、図1(A)乃至図1(C)を用いて、IGFETを備えた半導体装置の製造方法、さらに詳細にはゲート電極のドライエッチングプロセスを含むIGFETの製造方法を説明する。
【0036】
(1)まず最初に、シリコン単結晶基板からなる半導体基板2を準備する(図1(A)参照。)。ここで、半導体基板2はダイシング工程前の半導体ウェハの状態にある。
【0037】
(2)半導体基板2の表面上の全域にゲート絶縁膜3を形成する。ゲート絶縁膜3には、例えば熱酸化法により成膜したシリコン酸化膜を実用的に使用することができる(図1(A)参照。)。また、ゲート絶縁膜3には、シリコン窒化膜(Si3N4)、オキシナイトライド膜等の単層膜、又はシリコン酸化膜、シリコン窒化膜、オキシナイトライド膜の少なくともいずれかを組み合わせた複合膜を使用することができる。
【0038】
(3)ゲート絶縁膜3の表面上の全域にゲート電極層4Aを成膜する(図1(A)参照。)。ゲート電極層4Aには、例えば化学的気相反応(CVD)法により成膜したシリコン多結晶膜を実用的に使用することができる。ゲート電極層4Aの膜厚は、膜厚測定ユニット32に膜厚情報として格納される。また、ゲート電極層4Aには、高融点金属膜、高融点金属シリサイド膜等の単層膜、又はシリコン多結晶膜上に高融点金属膜若しくは高融点金属シリサイド膜を積層した複合膜を使用することができる。
【0039】
(4)図1(A)に示すように、ゲート電極層4Aの表面上に、ゲート電極形成領域以外の領域に開口を有するエッチングマスク5を形成する。エッチングマスク5には、フォトリソグラフィ技術により形成したフォトレジスト膜を実用的に使用することができる。
【0040】
(5)図2に示す半導体製造システム30の反応室31内部に半導体基板2を搬送する。この反応室31内部において第1の除去処理、すなわちゲート電極層(シリコン多結晶膜)4Aの第1回目のドライエッチングを行う。第1の除去処理は、エッチングマスク5を使用し、HBrガスとCl2ガスとの混合ガスによる反応性イオンエッチングにより、ゲート電極層4Aの表面からその膜厚方向に向かってエッチングを行う(図1(B)参照。)。ここで、混合ガスはガス供給源40からガス制御ユニット41を通して処理室31内部に供給される。また、図3に示すように、ゲート電極層4Aの発光強度はリアルタイムでモニタリングされ、このモニタリングされた情報は終点検出ユニット33に連続的に出力されている。
【0041】
(6)ゲート電極層4Aのエッチングが進行し、下地のゲート絶縁膜3の表面の一部が露出した段階において、図3に示すようにゲート電極層4Aの発光強度が変化する。この発光強度の変化は終点検出ユニット33においてエッチング終点として検出される。
【0042】
終点検出ユニット33は、エッチング終点が検出されると、中央演算処理ユニット35を通してガス制御ユニット41を制御し、混合ガスのCl2の供給を停止し、第1の除去処理を終了させる。
【0043】
さらに、終点検出ユニット33は、第1の除去処理のエッチング終点時間を計測し、このエッチング終点時間の情報を中央演算処理ユニット35に出力する。中央演算処理ユニット35においては、エッチング終点時間の情報と膜厚測定ユニット32に予め格納された膜厚情報とに基づきデータベース34にアクセスし、エッチング終点時間に応じた、第2の除去処理のエッチング補正時間を算出する。
【0044】
(7)上記第1の除去処理の終了直後に、中央演算処理ユニット35からの命令により、ガス制御ユニット41はO2ガス及びN2ガスの供給を行い、HBrガスとO2ガスとN2ガスとの混合ガスを使用した第2の除去処理すなわち第2回目のドライエッチングが開始される。この第2の除去処理により、ゲート絶縁膜3に対して高いエッチング選択比を確保した状態において、ゲート電極層4Aの残査を取り除くことができる。
【0045】
(8)前述の算出されたエッチング補正時間に基づき、中央演算処理ユニット35はガス制御ユニット41を制御し、すべてのガス供給を停止し、第2の除去処理を終了させる。この第2の除去処理の終了に伴い、ゲート電極層4Aの残査はすべて取り除かれ、図1(B)に示すようにゲート電極4を形成することができる。さらに、エッチング補正時間に基づきゲート電極層4Aの残査を取り除くようにしているので、ゲート絶縁膜3を必要以上にエッチングすることなく、ゲート絶縁膜3の膜厚を基板処理枚数に関係なく略均一にすることができる。
【0046】
(9)エッチングマスク5を除去し、半導体製造システム30を使用したゲート電極4のドライエッチングプロセスが終了した後、図1(C)に示すようにソース領域及びドレイン領域として使用される一対の半導体領域6を形成する。この半導体領域6の形成により、IGFETを完成させることができる。そして、図示しないが、この後、電極、配線、保護膜等を形成することにより、本発明の第1の実施の形態に係る半導体装置1が完成する。
【0047】
このような本発明の第1の実施の形態に係る半導体装置1の製造方法においては、第1の除去処理のエッチング終点を検出し、このエッチング終点時間に基づき第2の除去処理のエッチング時間を算出し決定している。この結果、第2の除去処理において、基板処理枚数の増加に伴う、ゲート絶縁膜3のエッチングレートの変動に影響されることなく、ゲート絶縁膜3の膜厚のばらつきを防止することができる。さらに、ゲート絶縁膜3の膜厚のばらつきを防止することができる結果、安定な電気的特性を有するIGFETを製作することができ、半導体装置1の製造上の歩留まりを向上することができる。
【0048】
そして、本発明の第1の実施の形態に係る半導体製造システム30においては、上記半導体装置1の製造方法を実現することができる。
【0049】
(第2の実施の形態)
本発明の第2の実施の形態は、半導体装置の製造方法として、微細な素子分離構造を構築するシャロートレンチアイソレーション(STI)のドライエッチングプロセスへの適用例を説明するものである。なお、ドライエッチングプロセスにおいては、前述の図2に示す本発明の第1の実施の形態に係る半導体製造システム30が使用される。
【0050】
(1)まず最初に、シリコン単結晶基板からなる半導体基板12を準備する(図6参照。)。
【0051】
(2)引き続き、半導体基板12の表面上の全域にシリコン酸化膜からなるゲート絶縁膜13、シリコン非晶質(アモルファスシリコン)膜からなるゲート電極層14Aのそれぞれを順次成膜する。ここで、半導体製造システム30の膜厚測定ユニット32には、予めゲート電極層14Aの膜厚情報が格納される。
【0052】
(3)図6に示すように、ゲート電極層14Aの表面上に、素子分離領域が開口されたエッチングマスク15を形成する。エッチングマスク15には、例えばフォトリソグラフィ技術及び反応性イオンエッチングを利用して開口パターンを形成したシリコン酸化膜を実用的に使用することができる。
【0053】
(4)図2に示す半導体製造システム30の処理室31内部に半導体基板12を搬送する。この反応室31内部において第1の除去処理、すなわちゲート電極層14Aの第1回目のドライエッチングを行う。図7に示すように、第1の除去処理は、エッチングマスク15を使用し、HBr系ガスによる反応性イオンエッチングにより、ゲート電極層14Aの表面からその膜厚方向に向かってエッチングを行う。ここで、HBr系ガスは半導体製造システム30のガス供給源40からガス制御ユニット41を通して処理室31内部に供給される。また、ゲート電極層14Aの発光強度はリアルタイムでモニタリングされ、このモニタリングされた情報は終点検出ユニット33に連続的に出力されている。
【0054】
(5)ゲート電極層14Aのエッチングが進行し、下地のゲート絶縁膜13の表面の一部が露出した段階において、前述の図3に示すようにゲート電極層14Aの発光強度が変化する。この発光強度の変化は終点検出ユニット33においてエッチング終点として検出される。
【0055】
終点検出ユニット33は、エッチング終点が検出されると、中央演算処理ユニット35を通してガス制御ユニット41を制御し、HBr系ガスの供給を停止し、第1の除去処理を終了させる。
【0056】
さらに、終点検出ユニット33は、第1の除去処理のエッチング終点時間を計測し、このエッチング終点時間の情報を中央演算処理ユニット35に出力する。中央演算処理ユニット35においては、エッチング終点時間の情報と膜厚測定ユニット32に予め格納された膜厚情報とに基づきデータベース34にアクセスし、エッチング終点時間に応じた、第2の除去処理のエッチング補正時間を算出する。
【0057】
(6)上記第1の除去処理の終了直後に、中央演算処理ユニット35からの命令により、ガス制御ユニット41は処理室31にCF4ガスの供給を行う。このCF4ガスの供給により、図8に示すように、ゲート電極層14Aをエッチングマスクとして下地のゲート絶縁膜13がドライエッチングにより除去される。ゲート絶縁膜13は、ゲート電極層14Aに比べて薄い膜厚を有し、かつIGFET等の素子特性に及ぼす影響が小さいので、一定の時間により取り除くことができる。
【0058】
(7)ゲート絶縁膜13を除去した後、中央演算処理ユニット35からの命令により、ガス制御ユニット41はHBrガス、O2ガス及びN2ガスの供給を行い、この混合ガスを使用した第2の除去処理すなわち第2回目のドライエッチングが開始される。この第2の除去処理により、エッチングマスク15、ゲート電極層14A、ゲート絶縁膜13をエッチングマスクとして使用し、図9に示すように、半導体基板12の表面からその深さ方向に伸びるトレンチ16を形成することができる。
【0059】
前述の算出されたエッチング補正時間に基づき、中央演算処理ユニット35はガス制御ユニット41を制御し、すべてのガス供給を停止し、第2の除去処理を終了させる。この第2の除去処理の終了に伴い、トレンチ16を完成させることができる。トレンチ16は、ゲート電極層14Aのエッチング終点時間に対応したエッチング補正時間により形成されているので、基板処理枚数に関係なくエッチング量が略一定で、略均一な深さで形成される。
【0060】
(8)エッチングマスク15を除去し、半導体製造システム30を使用したシャロートレンチアイソレーションのドライエッチングプロセスが終了した後、図示しないが、トレンチ16内部に絶縁体を埋設することによりシャロートレンチアイソレーションを完成させることができる。そして、図示しないが、この後、IGFET等の素子、電極、配線、保護膜等を形成することにより、本発明の第2の実施の形態に係る半導体装置が完成する。
【0061】
このような本発明の第2の実施の形態に係る半導体装置の製造方法においては、第1の除去処理のエッチング終点を検出し、このエッチング終点時間に基づき第2の除去処理のエッチング時間を算出し決定している。この結果、第2の除去処理において、基板処理枚数の増加に伴う、半導体基板12のエッチングレートの変動に影響されることなく、トレンチ16の深さのばらつきを防止することができる。さらに、トレンチ16の深さのばらつきを防止することができる結果、安定な電気的特性を有するシャロートレンチアイソレーションを製作することができ、半導体装置の製造上の歩留まりを向上することができる。
【0062】
そして、半導体製造システム30においては、上記半導体装置の製造方法を実現することができる。
【0063】
(その他の実施の形態)
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0064】
例えば、前述の第1及び第2の実施の形態において、第1及び第2の除去処理はいずれもドライエッチングプロセスであるが、第1、第2の除去処理の少なくともいずれか一方をケミカルメカニカルポリッシング(CMP)プロセスにすることができる。具体的には、被研磨膜が溝内に埋め込まれた埋込構造を形成する際に、第1の除去処理により、溝外に堆積された被研磨膜が概ね除去されて下地が露出するジャストポリッシュとなるまで研磨を行い、この時の終点を検出して終点時間を計測する。次いで、この終点時間に応じて第2の除去処理としての被研磨膜のオーバーポリッシュの時間を決定し、第1の除去処理の場合とは組成の異なる研磨液或いは洗浄液等を使用し、被研磨面を処理することで溝外の下地上における被研磨膜の残査を完全に取り除き、溝内のみに被研磨膜が選択的に残置された埋込構造を得ることができる。すなわち、この場合も、被研磨膜がジャストポリッシュとなるまでの時間に基づき、被研磨膜のオーバーポリッシュの時間を算出し決定しているので、基板処理枚数の増加に伴う、研磨パッドの表面状態の変化等に起因した研磨レートの補正が可能となる。
【0065】
さらに、例えばCu等の配線材料を絶縁膜に形成した孔と配線溝に埋め込むデュアルダマシンプロセスのドライエッチングプロセスへの適用も可能である。具体的には、絶縁膜に対するヴィアプラグ用の孔の形成を第1の除去処理により行い、この時のエッチング終点を検出し、この終点時間に応じて第2の除去処理のエッチング時間を算出し決定する。なお、第1の除去処理の後、基板は、一旦、処理室から搬出され、第1の除去処理で使用されたエッチングマスクに代えて第2の除去処理のためのエッチングマスクを形成した上で、再度、処理室内部に搬入されてもよい。第2の除去処理においては、第1の除去処理の時とはエッチングガス組成を代えてヴィアプラグ用の孔が形成された絶縁膜の表面から膜厚方向の一部をエッチングにより除去し、配線を絶縁膜内に埋設するための配線溝をヴィアプラグ用の孔と接続するように形成する。このようにして形成された配線溝は基板処理枚数に関係なく略一定の深さを備え、結果的に配線の膜厚ばらつきを防止することができる。
【0066】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【0067】
【発明の効果】
本発明によれば、ドライエッチングプロセス等の除去プロセスにおいて除去量のばらつきを減少することができる半導体装置の製造方法を提供することができる。
【0068】
さらに、本発明によれば、上記半導体装置の製造方法を実現可能な半導体製造システムを提供することができる。
【図面の簡単な説明】
【図1】(A)乃至(C)は本発明の第1の実施の形態に係る半導体装置の工程断面図である。
【図2】本発明の第1の実施の形態に係る半導体製造システムの構成図である。
【図3】本発明の第1の実施の形態に係るエッチング時間と発光強度との関係を示す図である。
【図4】本発明の第1の実施の形態に係る基板処理枚数と終点時間とエッチングレートとの関係を示す図である。
【図5】本発明の第1の実施の形態に係る基板処理枚数と補正時間とエッチング量との関係を示す図である。
【図6】本発明の第2の実施の形態に係る半導体装置の工程断面図である。
【図7】図6に続く、半導体装置の工程断面図である。
【図8】図7に続く、半導体装置の工程断面図である。
【図9】図8に続く、半導体装置の工程断面図である。
【図10】本発明の先行技術に係る半導体装置の第1の工程断面図である。
【図11】図10に続く、第2の工程断面図である。
【符号の説明】
1 半導体装置
2,12 半導体基板
3,13 ゲート絶縁膜
4 ゲート電極
4A,14A ゲート電極層
5,15 エッチングマスク
6 半導体領域
16 トレンチ
30 半導体製造システム
31 処理室
32 膜厚測定ユニット
33 終点検出ユニット
34 データベース
35 中央演算処理ユニット(CPU)[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device and a semiconductor manufacturing system, and more particularly to a method of manufacturing a semiconductor device having a plurality of removal processes having different processing conditions and a semiconductor manufacturing system suitable for the method of manufacturing a semiconductor device.
[0002]
[Prior art]
FIGS. 10 and 11 show a dry etching process of a gate electrode in a method of manufacturing a semiconductor device having a MOSFET.
[0003]
First, a silicon oxide film (SiO 2) is formed on the entire surface of the silicon single crystal substrate 100. 2 ) Is formed. Subsequently, a
[0004]
Next, the silicon
[0005]
At this time, ideally, etching must be stopped over the entire surface of the
[0006]
Therefore, generally, the etching of the
[0007]
The start point of the second dry etching step, that is, the end point of the first dry etching step, is determined by monitoring the light emission intensity of a silicon (Si) -based reaction product of the
[0008]
When the second dry etching step is completed, a gate electrode 102G of the MOSFET is formed from the
[0009]
In the second dry etching step, there is no method of monitoring the etching amount on the spot, and generally, a specific fixed time based on a known etching rate and an empirically obtained silicon residue amount. Dry etching process.
[0010]
By the way, in such a dry etching process, when the dry etching process is continuously performed over several silicon single crystal substrates (silicon wafers) 100, the state of the inner wall of the processing chamber (chamber) of the reactive ion etching apparatus is changed. Changes occur. That is, the deposition or reduction of the reaction product proceeds on the inner wall of the processing chamber as compared with the initial stage of operation, and the etching gas atmosphere inside the processing chamber gradually changes with respect to the dry etching, so that the etching rate fluctuates. Is done.
[0011]
In a semiconductor manufacturing process line, for example, Patent Literature 1 discloses a technology for monitoring a temporal change of a processing chamber in a predetermined manufacturing process and predicting the occurrence of a defect due to a change in the state of the processing chamber. ing.
[0012]
[Patent Document 1]
JP-A-2000-269108
[0013]
[Problems to be solved by the invention]
In the aforementioned dry etching process, the following points have not been considered.
[0014]
That is, in the case of the first dry etching step, by monitoring the dry etching amount and detecting the etching end point, it is possible to correct the change in the etching rate due to the change in the etching gas atmosphere inside the processing chamber. Therefore, a stable dry etching process capable of preventing a change in the etching rate can be realized.
[0015]
However, in the case of the second dry etching step, it is difficult to detect the etching end point as in the first dry etching step, and the dry etching is performed for a certain period of time. The change in the etching rate causes a change in the amount of etching for each dry etching process. That is, when the etching amount is large, the gate
[0016]
The present invention has been made to solve the above problems, and has as its object to provide a method of manufacturing a semiconductor device capable of reducing variation in the removal amount in a removal process such as a dry etching process.
[0017]
Still another object of the present invention is to provide a semiconductor manufacturing system capable of realizing the above-described method for manufacturing a semiconductor device.
[0018]
[Means for Solving the Problems]
In order to solve the above-described problem, a first feature of the present invention is to start a first removal process on a thin film on a substrate, and to detect an end point of the first removal process; A step of determining a time of a second removal process of a next stage having different processing conditions from the first removal process based on a time required from a start to an end point of the process. It is.
[0019]
A second feature of the present invention is a processing chamber for performing at least a first removal process of a thin film on a substrate, a film thickness measuring unit for measuring a film thickness of the thin film, and detecting an end point of the first removal process of the thin film. An end point detection unit, a database storing time information corresponding to the film thickness of the thin film and the time of the first removal processing in the second removal processing of the next stage having different processing conditions, and a film thickness measurement unit. Based on the thickness of the thin film thus obtained and the time required for the end point of the first removal processing detected by the end point detection unit, the time of the second removal processing is calculated with reference to the time information stored in the database. The semiconductor manufacturing system is provided with a central processing unit for determining.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, a method for manufacturing a semiconductor device and a semiconductor manufacturing system according to an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.
[0021]
(First Embodiment)
The first embodiment of the present invention describes an example of application to a dry etching process of a gate electrode of an insulated gate field effect transistor (IGFET) as a method of manufacturing a semiconductor device. Here, the IGFET is used in a sense including at least a metal-insulator-semiconductor field effect transistor (MISFET) and a metal-oxide-semiconductor field effect transistor (MOSFET).
[0022]
[Configuration of semiconductor manufacturing system]
As shown in FIG. 2, a semiconductor manufacturing system 30 according to the first embodiment of the present invention includes a processing chamber (chamber) 31 for performing at least a first removal process of a thin film on a substrate and a thin film thickness of the thin film. A film
[0023]
In the first embodiment of the present invention, the semiconductor manufacturing system 30 is a reactive ion etching system (dry etching system). Although not necessarily limited to the materials described here, a semiconductor substrate made of a silicon single crystal substrate (see
[0024]
Inside the
[0025]
The film
[0026]
The end point detection unit 33 etches the gate electrode layer 4A in the first removal processing (first dry etching step) and determines the etching end point of the gate electrode layer 4A where a part of the surface of the
[0027]
The
[0028]
As shown in FIG. 4, in the first removal processing, the etching end point time tends to increase as the number of processed substrates increases. In the second removal process, the etching rate of the silicon oxide film tends to increase as the number of substrates processed increases, as does the etching end point time. As a result, a correlation can be found between the change in the etching end point time of the first removal process and the change in the etching rate of the silicon oxide film in the second removal process. It can be inferred that the change in the etching end point time and the change in the etching rate are caused by a change in the atmosphere inside the
[0029]
As described above, since there is a correlation between the change in the etching end point time of the first removal processing and the change in the etching rate of the silicon oxide film in the second removal processing, the amount of change in the etching end point time varies. Accordingly, the etching time of the second removal processing can be corrected so that the etching amount becomes substantially constant.
[0030]
In FIG. 5, the horizontal axis represents the number of processed substrates (the number of processed wafers), the left vertical axis represents the etching correction time (second) in the second removal processing, and the right vertical axis represents the etching amount of the silicon oxide film in the second removal processing ( nm).
[0031]
As shown in FIG. 4 described above, in the first substrate, the etching end point time of the first removal processing is 19 seconds, and the silicon oxide film in the second removal processing at this time is 0% per minute. .607 nm. For example, the etching state of the first substrate to be processed is set as a reference. As shown in FIG. 4, for the tenth substrate, the etching end point time is increased to 23.5 seconds, and the etching rate is increased to 0.8 nm / min. Therefore, in order to make the etching amount equal to the etching amount of the first substrate to be processed, the etching time of the second removal processing is corrected from 60 seconds to 46 seconds as shown in FIG. On the twentieth substrate, the etching end point time is increased to 24 seconds, and the etching rate is increased to 0.82 nm / min. Therefore, in order to make the etching amount equal to the etching amount of the first substrate to be processed, as shown in FIG. 5, the etching time of the second removal processing is corrected to 44 seconds.
[0032]
As described above, the etching end point time of the first removal processing is detected for each of the number of processed sheets, and the etching time of the second removal processing is corrected according to the etching end point time. An almost constant etching amount can be obtained. In the
[0033]
The central processing unit 35 accesses the information on the etching end point time stored in the
[0034]
The semiconductor manufacturing system 30 further includes a
[0035]
[Semiconductor device manufacturing method]
Next, a method for manufacturing a semiconductor device including an IGFET, and more specifically, a method for manufacturing an IGFET including a gate electrode dry etching process will be described with reference to FIGS.
[0036]
(1) First, a
[0037]
(2) The
[0038]
(3) A gate electrode layer 4A is formed on the entire surface of the gate insulating film 3 (see FIG. 1A). As the gate electrode layer 4A, for example, a silicon polycrystalline film formed by a chemical vapor reaction (CVD) method can be practically used. The film thickness of the gate electrode layer 4A is stored in the film
[0039]
(4) As shown in FIG. 1A, an
[0040]
(5) The
[0041]
(6) At the stage where the etching of the gate electrode layer 4A progresses and a part of the surface of the underlying
[0042]
When the etching end point is detected, the end point detection unit 33 controls the gas control unit 41 through the central processing unit 35, and controls the gas mixture Cl. 2 Is stopped, and the first removal processing is terminated.
[0043]
Further, the end point detection unit 33 measures the etching end point time of the first removal processing, and outputs information on the etching end point time to the central processing unit 35. The central processing unit 35 accesses the
[0044]
(7) Immediately after the end of the first removal processing, the gas control unit 41 is controlled by the command from the central processing unit 35 to 2 Gas and N 2 Gas supply, HBr gas and O 2 Gas and N 2 A second removal process using a mixed gas with a gas, that is, a second dry etching is started. By the second removing process, the residue of the gate electrode layer 4A can be removed while a high etching selectivity with respect to the
[0045]
(8) On the basis of the calculated etching correction time, the central processing unit 35 controls the gas control unit 41 to stop the supply of all gases and terminate the second removal processing. With the end of the second removal process, all residue on the gate electrode layer 4A is removed, and the
[0046]
(9) After removing the
[0047]
In the method of manufacturing the semiconductor device 1 according to the first embodiment of the present invention, the etching end point of the first removal processing is detected, and the etching time of the second removal processing is determined based on the etching end point time. Calculated and determined. As a result, in the second removal process, it is possible to prevent a variation in the thickness of the
[0048]
Then, in the semiconductor manufacturing system 30 according to the first embodiment of the present invention, the method of manufacturing the semiconductor device 1 can be realized.
[0049]
(Second embodiment)
The second embodiment of the present invention describes an example of applying a shallow trench isolation (STI) for forming a fine element isolation structure to a dry etching process as a method of manufacturing a semiconductor device. In the dry etching process, the above-described semiconductor manufacturing system 30 according to the first embodiment of the present invention shown in FIG. 2 is used.
[0050]
(1) First, a
[0051]
(2) Subsequently, a
[0052]
(3) As shown in FIG. 6, an
[0053]
(4) The
[0054]
(5) At the stage where the etching of the
[0055]
When the end point of the etching is detected, the end point detection unit 33 controls the gas control unit 41 through the central processing unit 35 to stop the supply of the HBr-based gas and terminate the first removal processing.
[0056]
Further, the end point detection unit 33 measures the etching end point time of the first removal processing, and outputs information on the etching end point time to the central processing unit 35. The central processing unit 35 accesses the
[0057]
(6) Immediately after the end of the first removal processing, the gas control unit 41 stores the CF in the
[0058]
(7) After removing the
[0059]
On the basis of the calculated etching correction time, the central processing unit 35 controls the gas control unit 41 to stop all gas supply and terminate the second removal processing. With the end of the second removal processing, the
[0060]
(8) After the
[0061]
In the method of manufacturing a semiconductor device according to the second embodiment of the present invention, the etching end point of the first removal processing is detected, and the etching time of the second removal processing is calculated based on the etching end point time. Have decided. As a result, in the second removal process, the variation in the depth of the
[0062]
In the semiconductor manufacturing system 30, the above-described method for manufacturing a semiconductor device can be realized.
[0063]
(Other embodiments)
Although the present invention has been described with reference to the above embodiments, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.
[0064]
For example, in the first and second embodiments described above, the first and second removal processes are both dry etching processes, but at least one of the first and second removal processes is performed by chemical mechanical polishing. (CMP) process. More specifically, when forming a buried structure in which the film to be polished is embedded in the groove, the first removal process removes substantially the film to be polished deposited outside the groove and exposes the underlayer. Polishing is performed until polishing is completed, and the end point at this time is detected, and the end point time is measured. Next, the over-polishing time of the film to be polished as the second removal processing is determined in accordance with the end point time, and a polishing liquid or a cleaning liquid having a different composition from that of the first removal processing is used to perform polishing. By treating the surface, residue of the film to be polished on the lower ground outside the groove is completely removed, and an embedded structure in which the film to be polished is selectively left only in the groove can be obtained. That is, also in this case, the over-polishing time of the film to be polished is calculated and determined based on the time until the film to be polished is just polished. It is possible to correct the polishing rate due to a change in the polishing rate.
[0065]
Further, the present invention can be applied to a dry etching process of a dual damascene process in which a wiring material such as Cu is embedded in holes and wiring grooves formed in an insulating film. Specifically, the formation of the via plug hole in the insulating film is performed by the first removal processing, the etching end point at this time is detected, and the etching time of the second removal processing is calculated according to the end point time. decide. After the first removal processing, the substrate is once carried out of the processing chamber and an etching mask for the second removal processing is formed instead of the etching mask used in the first removal processing. May be carried into the processing chamber again. In the second removing process, the etching gas composition is changed from that in the first removing process, and a portion in the thickness direction is removed by etching from the surface of the insulating film in which the via plug holes are formed. Is formed so as to connect a wiring groove for embedding in the insulating film with a hole for a via plug. The wiring groove thus formed has a substantially constant depth irrespective of the number of processed substrates, and as a result, a variation in the film thickness of the wiring can be prevented.
[0066]
As described above, the present invention naturally includes various embodiments and the like not described herein. Therefore, the technical scope of the present invention is determined only by the invention specifying matters according to the claims that are appropriate from the above description.
[0067]
【The invention's effect】
According to the present invention, it is possible to provide a method of manufacturing a semiconductor device capable of reducing variation in the removal amount in a removal process such as a dry etching process.
[0068]
Further, according to the present invention, it is possible to provide a semiconductor manufacturing system capable of realizing the above-described semiconductor device manufacturing method.
[Brief description of the drawings]
FIGS. 1A to 1C are process cross-sectional views of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a semiconductor manufacturing system according to a first embodiment of the present invention.
FIG. 3 is a diagram illustrating a relationship between an etching time and a light emission intensity according to the first embodiment of the present invention.
FIG. 4 is a diagram illustrating a relationship between the number of processed substrates, an end point time, and an etching rate according to the first embodiment of the present invention.
FIG. 5 is a diagram illustrating a relationship between the number of processed substrates, a correction time, and an etching amount according to the first embodiment of the present invention.
FIG. 6 is a process sectional view of the semiconductor device according to the second embodiment of the present invention;
FIG. 7 is a process sectional view of the semiconductor device, following FIG. 6;
FIG. 8 is a process sectional view of the semiconductor device, following FIG. 7;
FIG. 9 is a process sectional view of the semiconductor device, following FIG. 8;
FIG. 10 is a first process sectional view of the semiconductor device according to the prior art of the present invention;
FIG. 11 is a second process sectional view following FIG. 10;
[Explanation of symbols]
1 Semiconductor device
2,12 semiconductor substrate
3,13 Gate insulating film
4 Gate electrode
4A, 14A Gate electrode layer
5,15 etching mask
6. Semiconductor area
16 trench
30 Semiconductor manufacturing system
31 Processing room
32 Film thickness measurement unit
33 End point detection unit
34 Database
35 Central Processing Unit (CPU)
Claims (6)
前記第1の除去処理の開始から終点までに要した時間に基づき、第1の除去処理とは処理条件が異なる次段の第2の除去処理の時間を決定する工程と
を備えたことを特徴とする半導体装置の製造方法。Starting a first removal process on the thin film on the substrate and detecting an end point of the first removal process;
Determining a time of a second removal process of a next stage having a different processing condition from the first removal process based on a time required from a start to an end point of the first removal process. Manufacturing method of a semiconductor device.
前記第1の除去処理の開始から終点までに要した時間に基づき、第1の除去処理とは処理条件が異なる次段の第2の除去処理の時間を決定する工程と、
第2の基板上の第2の薄膜に対し第3の除去処理を開始し、この第3の除去処理の終点を検出する工程と、
前記第3の除去処理の開始から終点までに要した時間に基づき、第3の除去処理とは処理条件が異なる次段の第4の除去処理の時間を決定する工程と、を備え、
前記第2の除去処理の時間と第4の除去処理の時間とが異なることを特徴とする半導体装置の製造方法。Starting a first removal process on the first thin film on the first substrate and detecting an end point of the first removal process;
A step of determining a time of a second removal processing of a next stage having a processing condition different from that of the first removal processing based on a time required from a start to an end point of the first removal processing;
Starting a third removal process on the second thin film on the second substrate and detecting an end point of the third removal process;
Determining the time of the fourth removal processing of the next stage having different processing conditions from the third removal processing based on the time required from the start to the end point of the third removal processing,
A method of manufacturing a semiconductor device, wherein the time of the second removal processing is different from the time of the fourth removal processing.
前記薄膜の膜厚を測定する膜厚測定ユニットと、
前記薄膜の第1の除去処理の終点を検出する終点検出ユニットと、
処理条件が異なる次段の第2の除去処理の、前記薄膜の膜厚及び前記第1の除去処理の時間に対応した時間情報を格納するデータベースと、
前記膜厚測定ユニットにより測定された前記薄膜の膜厚と、前記終点検出ユニットにより検出された第1の除去処理の終点に要した時間とに基づき、前記データベースに格納された時間情報を参照して第2の除去処理の時間を算出し決定する中央演算処理ユニットと
を備えたことを特徴とする半導体製造システム。A processing chamber for performing at least a first removal treatment of the thin film on the substrate;
A film thickness measurement unit for measuring the film thickness of the thin film,
An end point detection unit that detects an end point of the first removal processing of the thin film;
A database that stores time information corresponding to the thickness of the thin film and the time of the first removal processing in the second removal processing at the next stage having different processing conditions;
Based on the thickness of the thin film measured by the film thickness measurement unit and the time required for the end point of the first removal process detected by the end point detection unit, refer to time information stored in the database. A central processing unit for calculating and determining the time of the second removal process.
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