JP2004118047A - Image processing apparatus - Google Patents
Image processing apparatus Download PDFInfo
- Publication number
- JP2004118047A JP2004118047A JP2002283685A JP2002283685A JP2004118047A JP 2004118047 A JP2004118047 A JP 2004118047A JP 2002283685 A JP2002283685 A JP 2002283685A JP 2002283685 A JP2002283685 A JP 2002283685A JP 2004118047 A JP2004118047 A JP 2004118047A
- Authority
- JP
- Japan
- Prior art keywords
- image
- image signal
- signal
- input
- coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Picture Signal Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
この発明は、画像処理装置に関し、特に、動画表示時のフリッカー現象の低減を図る画像処理装置に関する。
【0002】
【従来の技術】
液晶表示装置(以下、LCDとよぶ)において、表示するデータの種類、LCDのレスポンス、アプリケーションソフトの輝度情報や描画速度など、種々の原因により、動画表示をする際にフリッカーが発生する。
フリッカーの発生を低減する一つの方法としては、一画面を表示するデータのフレーム間の輝度差を小さくすることがあげられるが、この方法では本来表現されるべき色空間情報を忠実に再現できなくなることになる。
【0003】
また、LCDに入力される画像信号の周波数が、LCDの表示周波数と異なる場合には、不規則な周期で映像の時間的順序の逆転がおこることになるので、動画表示において滑らかさを欠くことがあった。
【0004】
従来の画像処理装置において、この動画表示の不自然さをなくすことを目的とする装置が提案されている(たとえば、特許文献1参照)。
図10に、滑らかな動画を得るために提案されたこの特許文献の周波数変換装置の構成図を示す。図10において、201は画像信号の入力端子、202、206はフレームバッファ(画像メモリ)、203、205はそれぞれ係数(1−α)、αとの乗算器(0≦α<1)、204は加算器である。
【0005】
ある時刻tに、入力端子201に入力された画像信号u(t)は、フレームバッファ202に蓄積され、その後順次読み出されて乗算器203において係数(1−α)が乗算される。この乗算された画像信号(1−α)u(t)は、加算器204に入力される。
【0006】
一方、フレームバッファ206には、1フレーム前に相当する時刻t−1の入力画像信号が蓄積されている。加算器204において、この乗算された画像信号(1−α)u(t)と、フレームバッファ206から読み出された1フレーム前の時刻t−1の画像信号F(t−1)に乗算器205で係数αを乗算した信号(αF(t−1))とが加算される。この加算された信号は、フレームバッファ206に蓄積される。
ここで、乗算器205で係数αを乗算した信号は、残像成分であり、加算器204でこの残像成分を加算することにより、視覚的により滑らかな動画像を実現している。
【0007】
また、動画像の動き量を検出するために動きレベル判定回路が用いられるが、入力画像信号にスパイク状のノイズ成分がある場合、静止した画像であるにもかかわらず、動画と判定してしまい誤動作することがあった。このようなスパイク状のノイズが混入した孤立点の画素を検出して動きレベル判定処理の誤動作を防止する技術が提案されている(例えば、特許文献2参照)。
【0008】
【特許文献1】
特開平9−101765号公報
【特許文献2】
特開平1−290389号公報
【0009】
【発明が解決しようとする課題】
しかし、前記した特許文献1に記載のものでは、フレームバッファに格納された画像信号をそのまま出力画像信号として利用しているので、少なくとも1フレーム分の完全な画像信号を記憶しておく画像メモリを設ける必要があり、コストアップとなっていた。
【0010】
さらに、特許文献2に記載のものでは、動画像表示のスパイクノイズが発生した孤立点を除去するのには有効な技術であるが、フレーム間の画像信号によって生じるフリッカー現象を低減させることはできない。
【0011】
そこで、この発明は、以上のような事情を考慮してなされたものであり、入力画像信号の周波数と画像表示装置の表示周波数とが異なる場合でも、静止画表示の色再現性を損なうことなく、動画像表示の際のフリッカー現像を低減させることのできる画像処理装置を提供することを目的とする。
また、この発明は、1フレーム分の画像信号をすべて記憶しなくても、1フレーム前の画像の残像効果が得られる画像処理装置を提供することを目的とする。
さらに、変化した画素の周辺画素の画像信号を考慮して画像信号を補正することにより、動画像についてより滑らかな残像効果を得ることのできる画像処理装置を提供することを目的とする。
【0012】
【課題を解決するための手段】
この発明は、所定の時刻t1に入力された入力画像信号aを格納する画像記憶部と、前記所定の時刻t1の1フレーム後に入力される入力画像信号bを所定の係数α倍(0≦α<1)する第1乗算器と、前記格納された入力画像信号aを係数(1−α)倍する第2乗算器と、α倍された信号bと(1−α)倍された信号aとを加算する第1加算器とを備え、第1加算器で加算された画像信号を出力することを特徴とする画像処理装置を提供するものである。
これによれば、時間的に隣接する2つのフレームの入力画像信号をそれぞれ所定係数倍した後に加算しているので、静止画を表示するときの色再現性を損なうことなく、動画像表示時のフリッカーを低減させることができる。
【0013】
また、前記画像記憶部に格納される入力画像信号は、1フレームを構成する各画素の所定数の上位ビットとしてもよい。これによれば、画像信号を記憶する画像記憶部の記憶容量を節約することができる。
たとえば、後述する実施例2の図6のようにすれば、8ビットから構成される入力画像信号のうち2ビットだけを記憶すればよいので、記憶容量を1/4程度に節約することができる。
【0014】
また、この発明は、前記入力画像信号bと、画像記憶部に格納された入力画像信号aとを比較して、変化のあった画素を検出し、変化状態に対応した係数βを算出する画像比較部と、画像比較部で検出された前記変化画素のそれぞれについて、変化画素とその所定の周辺画素の平均値を算出するフィルタ処理部と、フィルタ処理部で算出された平均値に、係数(1−β)倍する第3乗算器と、前記第1加算器から出力される画像信号cを係数β倍する第4乗算器と、(1−β)倍された平均値と、β倍された画像信号cとを加算する第2加算器とをさらに備え、第2加算器で加算された後の画素信号dを出力することを特徴とする画像処理装置を提供するものである。
これによれば、より滑らかな残像効果を得ることができるので、動画表示のフリッカーをより低減できる。
ここで、前記変化画素の周辺画素は、変化画素を中心として隣接する8つの画素を用いてもよい。
また、前記変化のあった画素についての係数βは0<β<1とし、変化のない画素についての係数βはβ=1とするようにしてもよい。
【0015】
以下の実施例においては、画像記憶部を画像メモリと呼ぶ。画像記憶部としては、たとえばRAM、フィールドメモリ、FIFOなどの書き換え可能な記憶素子が用いられる。また、各構成要素は、高い処理速度を得るために、バッファ、カウンタ、フリップフロップなどの論理演算素子からなるハードウェアロジックで構成されることが好ましい。この発明において画像信号とは、表示装置の各画素ごとに与えられる輝度レベルを表わす輝度信号のことをいう。
【0016】
【発明の実施の形態】
以下、図面に示す実施の形態に基づいてこの発明を詳述する。なお、これによってこの発明が限定されるものではない。
<実施例1>
図1に、この発明の実施例1の画像処理装置の全体構成図を示す。
図1において、画像処理装置106は、画像入力部102、画像処理部103、および画像補正部104とから構成される。
画像出力装置101は、表示する画像を生成する装置であり、たとえばパソコン等を利用することができる。
画像表示装置105は、液晶表示装置(LCD)やCRTなどの表示装置を意味し、画像処理装置106で表示用に変換された画像信号を受けて表示するものである。
【0017】
この発明では、動画像のフリッカーを低減するための補正処理等を行う画像処理装置106の構成、特に画像補正部104の構成に特徴を有する。
画像処理装置106の画像入力部102は、画像出力装置101から与えられる画像信号を受けて次段の画像処理部103で処理できる信号に変換する部分であり、たとえば、入力されたアナログの画像信号やDVIのような差動のデジタル信号をデジタル信号に変換する処理を行なう部分である。
画像処理部103は、画像入力部102で変換された後の画像信号を、画像処理装置105における表示の基本的タイミングを示す表示周波数と同一の周波数を持つ信号に変換する部分である。ここの画像処理部103おける周波数変換が、入力周波数と出力周波数が異なるときに、動画表示時に滑らかさを欠く原因となる不規則な周期での映像の時間的順序の逆転をおこすことになる。
画像補正部104は、次に詳述するが、画像処理部103で周波数が変換された画像信号に対し、残像効果を発生させて動画のフリッカー現象を低減するための補正を行なう部分である。
【0018】
図2に、この発明の画像処理装置106の画像補正部104の一実施例の構成図を示す。
図2に示すように画像補正部104は、画像メモリ112、乗算器113、114および加算器115とから構成される。
ここで、画像メモリ112が画像記憶部に相当し、乗算器113が第1乗算器、乗算器114が第2乗算器、加算器115が第1加算器にそれぞれ相当する。
【0019】
乗算器113は、入力画像信号111に、係数αを乗算するものであり、乗算器114は、画像メモリ112からの読み出した信号に、係数(1−α)を乗算するものである。ここで係数αは、0≦α<1とする。
画像処理部103で画像表示装置105の表示周波数と同一の周波数に変換された入力画像信号111は、画像補正部104の画像メモリ112と、乗算器113に入力される。画像メモリ112には、ある時刻tの画像信号u(t)として蓄積される。
【0020】
一方、乗算器113に入力された画像信号111は、係数αを乗算され、加算器115に与えられる。すなわち、信号αu(t)が与えられる。
また、画像メモリ112からは、1フレーム前(時刻t−1)に入力され蓄積されていた入力画像信号111(u(t−1))が読み出され、乗算器114に与えられ、係数(1−α)が乗算される。すなわち、(1−α)u(t−1)が、乗算器114から出力され加算器115に与えられる。加算器115では、乗算器113からの信号αu(t)と、乗算器114からの信号(1−α)u(t−1)とが同じタイミングで入力され、加算される。
【0021】
したがって、出力画像信号116として、αu(t)+(1−α)u(t−1)が加算器115から出力される。
ここで、出力される画像信号116には、1フレーム前の入力信号成分が含まれるので、残存効果を得ることができ、動画像表示のときのフリッカーを低減できる。
【0022】
図3に、図2の画像補正部104の各構成要素で行われる画像信号の補正処理の説明図を示す。
ここでは、5×5の画素から構成される画像信号を補正する場合を考える。図3において、白ぬきの画素は輝度レベルがゼロの画素であり、黒でぬりつぶした画素が輝度レベルがゼロでないある正の値を持った画素とする。たとえば、図3では、ある時刻tにおける入力画像信号111(u(t))は、左下方の10個の画素がある輝度レベルの値を持っていることを示している。
【0023】
画像メモリ112から出力される画像信号117(u(t−1))は、1フレーム前の画素の輝度レベルを示したものであり、上と右に位置する画素以外の16個の画素部分が、ある輝度レベルを持った画素であったことを示している。
係数αは、0≦α<1であるので、乗算器113を通った後の画像信号118(αu(t))は、図のように、各画素の輝度レベルがα倍されたものとなる。
同様に乗算器114を通った後の画像信号119((1−α)u(t−1))は、各画素の輝度レベルが(1−α)倍されたものとなる。
【0024】
加算器115では、この2種類の画像信号118、119が、各画素ごとに加算されて、図のような出力画像信号116となる。
出力画像信号116において、時刻tと時刻t−1のときに輝度レベルの変化のなかった画素では、係数がかけられる前と同じ画像信号が得られるが、輝度レベルの変化があった部分、すなわち時刻tで輝度レベルがゼロに変化した部分の6つの画素は、係数(1−α)がかけられた画像信号として出力される。このことから時間によって変化がない静止画においては、時間が経っても輝度レベルに変化がないので係数がかけられる前と同じ画像信号が得られ、色再現性を損なうことなく表示できることが分かる。
【0025】
このような補正を行わない場合は、時刻t−1の画像信号117から、次の時刻tでは、いきなり入力画像信号111に変化した表示となり、この変化が動画像のフリッカーとして表われていたが、この発明の上記のような補正をすることにより、時刻t−1の画像信号117から、次の時刻tでは中間輝度レベルの画素を含む出力画像信号116に変化した表示となるので、比較的滑らかで、フリッカーの少ない表示をすることができることがわかる。
【0026】
<実施例2>
図4に、この発明の実施例2の画像補正部104の構成図を示す。
ここでは、実施例1の補正処理に加えて、フィルタ処理を行うことにより、より滑らかな動画像表示を行う。
図4において、実施例2の画像補正部104は、ラインメモリ406、407、3×3フィルタ処理部408、画像比較部409、乗算器410、411、および加算器412をさらに備える。
【0027】
乗算器410は、係数βをかけるものであり、乗算器411は係数(1−β)をかけるものである。ここで係数βは、0<β≦1である。
また、乗算器410が前記した第4乗算器、乗算器411が第3乗算器、加算器412が第2加算器に相当する。
さらに、図4では、3×3フィルタ処理部408と2つのラインメモリ406、407とで、フィルタ処理部を構成する。
【0028】
3×3フィルタを構成するためには2本のラインメモリが必要であり、ラインメモリ1(406)は、入力画像信号111の1ライン分を格納するもの、ラインメモリ2(407)は、さらにラインメモリ1(406)から読み出したデータを格納するものである。
3×3フィルタ処理部408は、入力画像信号111とその周辺の8つの画素の画像信号を取り込み、これら9つの画素の画像信号の平均値Uav(t)を算出し、出力するものである。図5に、実施例2の3×3フィルタ処理部408の概略説明図を示す。
【0029】
3×3フィルタ処理部408には、3つの画像信号が入力される。たとえば、入力画像信号111として、中央の注目する画素(m行、n列)Am,nのある時刻tの画像信号が入力されたとすると、ラインメモリ1(406)からの入力画像信号501として、入力画像信号111の1ライン前のデータが入力され、ラインメモリ2(407)からの入力画像信号502として、入力画像信号111の2ライン前のデータが入力される。
結局3×3フィルタ処理部408には、画素Am,nの画像信号と、画素Am,nの8つの周辺画素(Am−1,n−1からAm+1,n+1まで)の画像信号とが入力される。そして、合計9つの画像信号の平均値が計算され、出力される。
【0030】
画像比較部409は、係数βを決定する部分であり、決定された係数は乗算器410、411に与えられる。係数βは、入力画像信号111(u(t))と、画像メモリ112から読み出された1フレーム前の画像信号u(t−1)とを比較し、比較の結果が同一であるか否かを判別することにより決定される。
たとえば、信号u(t)と信号u(t−1)とが同じ場合はβ=1とし、異なる場合は、0から1までの範囲内でβを決定する。
【0031】
次に、実施例2の補正処理について説明する。
実施例1と同様に、画像入力部102と画像処理部103により表示可能な信号に変換された画像信号が、入力画像信号111として、図4の画像補正部104に入力される。
入力画像信号111(u(t))は、実施例1と同様に、係数乗算(113,114)と加算(115)とが行われ、出力画像信号116が乗算器410に与えられる。乗算器410では、出力信号116に係数βを乗算し、加算器412へ出力する。
【0032】
また、入力画像信号111(u(t))と、画像メモリ112から読み出された1フレーム前(時刻t−1)の画像信号421(u(t−1))とが画像比較部409に入力され比較される。
この比較後、前記したような処理により係数βが決定され、乗算器410、411に与えられる。
一方、3×3フィルタ処理408により算出された平均値信号Uav(t)は乗算器411に与えられ、係数(1−β)が乗算される。
さらに、加算器412において、β倍された出力画像信号116と、(1−β)倍された平均値信号Uav(t)とが加算され、出力画像信号422として画像表示装置105に出力される。
この実施例2では、実施例1の補正後の出力画像信号116をさらに所定の係数(β)倍することにより、より滑らかな残像効果を得て、動画像表示のフリッカーを低減させることができる。
【0033】
ここで、画像比較部409に入力される2つの画像信号(111と421)が同じである場合は、β=1となり、実施例1と同じ画像信号116が出力される。
2つの画像信号(111と421)が異なる場合は、βは0<β<1の値となるので、β倍された画像信号116に乗算器411からの信号(1−β)Uav(t)が加算されたものが出力画像信号422となる。
【0034】
図7に、実施例2の画像補正部104の各構成要素で行われる画像信号の補正処理の説明図を示す。
ここでも、5×5の画素の画像信号状態を例として示す。図7において、符号111、117、118、119、116で示す画素状態については、図3に示したものと同じである。図7において、3×3フィルタ処理部408では、各画素について前記したような9つの画素の画素信号の平均値を算出する処理が行われる。
【0035】
図7のフィルタ処理部408では、代表的な6つの画素のみについて平均値を算出したものを示している。たとえば、(3行、C列)の画素を中心とする9つの画素の平均をとる場合、3つの黒でぬりつぶした画素と、6つの白画素との平均値Uav(t)が算出され、この平均値Uav(t)が(3行、C列)の画素の画像信号値となる。
このように、各画素について算出された平均値Uav(t)が加算器411に入力され、係数(1−β)倍される。
【0036】
ここで係数βは、図4に示した画像比較部409で決定されるが、変化のあった画素では0<β<1の値を持つが、変化の無かった画素ではβ=1となる。
すなわち、変化の無かった画素では、乗算器411での係数1−βはゼロとなるので、乗算器411からの出力もゼロとなる。したがって、乗算器411からゼロでない画素信号が出力されるのは、変化のあった画素のみとなる。
これは、変化のあった画素のみ、周囲の画素の画素信号を考慮してより残像効果を強調しようとするものである。
【0037】
一方、実施例1と同様にして得られた画像信号116は、乗算器410に与えられ、係数β倍される。
ここで前記したように変化のなかった画素ではβ=1なので、画像信号116がそのまま出力されることになる。
また、変化のあった画素では、0<β<1なので、係数β倍された画像信号が乗算器410から出力される。
【0038】
これは、変化のあった画素について、さらに係数β倍することによりより残像効果を得ようとするものである。そして、2つの乗算器410と411の画像信号が、画素ごとに加算器412で単純加算され、図7に示すような出力画像信号422となる。
実施例1で得られた出力画像信号116と、実施例2で得られた出力画像信号422とを比較すると、出力画像信号422の方が、輝度変化の大きい境界部分の画素について画像信号の変化が滑らかとなるので、残像効果がより強調されると言える。すなわち、動画表示のフリッカー現象がより低減できる。
【0039】
なお、図4に示した画像メモリ112には、1フレーム分のすべての画素についての画像信号が蓄積されるが、画像比較部409で動きを検出するだけならば、入力画像信号111のいくつかの上位ビット(たとえば図6のDt7とDt6の2ビット)を比較するだけでよい。
この場合には、画像メモリ112に各画像信号の上位ビット(Dt7、Dt6)のみを蓄えればよいので、画像メモリ112の記憶容量を節約することができる。
【0040】
図6に、実施例2において、入力画像信号111の上位2ビット(Dt7、Dt6)を画像メモリ112に格納し、上位2ビットのみを画像比較部409に与える構成を示す。
ここで、画像比較部409には、時刻tのビットDt7、Dt6と、画像メモリ112から読み出された1フレーム前の時刻t−1のビットDt7(t−1)、Dt6(t−1)とが入力される。
<実施例3>
【0041】
図8に、この発明の実施例3の画像補正部104の構成図を示す。
ここで、画像補正部104を構成する基本要素は、実施例2と同様であるが、3×3フィルタ処理部408と、2つのラインメモリ406、407に入力される画像信号が、画像メモリ112から読み出された1フレーム前の信号である421(u(t−1))である点が実施例2と異なる。実施例3でも、0≦α<1,0<β≦1である。
【0042】
図8では、1フレーム前の画像信号421(u(t−1))が、3×3フィルタ処理部408と、2つのラインメモリ406、407に入力され、3×3フィルタ処理部408で前記したような9つの画素の平均値423(Uav(t−1))が算出される。
この平均値423(Uav(t−1))は乗算器411に与えられ、係数1−β倍されて、加算器412に与えられる。
したがって、平均値が求められる画像信号がある時刻tのものか、1フレーム前の時刻t−1のものであるかが異なるだけであるが、実施例2と同様に残像効果を得ることができるので、動画表示のときのフリッカーを低減できる。
【0043】
<実施例4>
図9に、この発明の実施例4の画像補正部104の構成図を示す。
ここで、2つのラインメモリ406、407、3×3フィルタ処理部408、画像比較部409、乗算器410、411、および加算器412の構成および処理内容は、実施例2と同じである。
ただし、画像メモリ112とその周辺回路の802、803、805の構成が実施例1および2と異なる。
【0044】
すなわち、入力画像信号111は、まず乗算器802に入力され、係数(1−α)倍されて、加算器803に入力される。
画像メモリ112には、1フレーム前の画像信号(u(t−1))が蓄積されているが、画像メモリ112から読み出された1フレーム前の画像信号(u(t−1))は、乗算器805に入力され、係数α倍されて、加算器803にフィードバックされる。
【0045】
そして、加算器803では、乗算器802の出力信号(1−α)u(t)と、乗算器805の出力信号αu(t−1)とが加算され、この加算信号が画像メモリ112に格納される。
ここで、実施例4でも、0≦α<1、0<β≦1である。
この実施例4では、特に1フレーム前の画像信号をフィードバックした画像信号と現入力画像信号とそれぞれ係数を乗算し加算しているので、より時間応答性を持たせることできるということが言える。したがって、より残像の効果が付加できるという効果が得られる。
【0046】
【発明の効果】
この発明によれば、入力画像信号とその入力画像信号の1フレーム前の画像信号とをそれぞれ係数倍したものを加算するような補正をしているので、静止画を表示するときの色再現性を損なうことなく、動画表示時のフリッカーを低減させることができる。
また、時間的に隣接するフレーム間の変化画素について、その周辺画素の画像信号も含めた平均値を求め、変化画素の画像信号の補正をしているので、滑らかな残像効果が得られ、動画表示時のフリッカーをより低減させることができる。
【図面の簡単な説明】
【図1】この発明の実施例1の画像処理装置の全体構成図である。
【図2】この発明の実施例1における画像処理装置の画像補正部の構成図である。
【図3】この発明の実施例1において、画素状態の変換の説明図である。
【図4】この発明の実施例2における画像処理装置の画像補正部の構成図である。
【図5】この発明の実施例2の3×3フィルタ処理部の説明図である。
【図6】この発明の実施例2の画像メモリ、および画像比較部に与えられる信号の説明図である。
【図7】この発明の実施例2において、画素状態の変換の説明図である。
【図8】この発明の実施例3における画像処理装置の画像補正部の構成図である。
【図9】この発明の実施例4における画像処理装置の画像補正部の構成図である。
【図10】従来の画像処理装置における、周波数変換装置の構成図である。
【符号の説明】
101 画像出力装置
102 画像入力部
103 画像処理部
104 画像補正部
105 画像表示装置
106 画像処理装置
111 入力画像信号
112 画像メモリ
113 乗算器
114 乗算器
115 加算器
116 出力画像信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an image processing apparatus, and more particularly, to an image processing apparatus for reducing a flicker phenomenon when displaying a moving image.
[0002]
[Prior art]
2. Description of the Related Art In a liquid crystal display device (hereinafter, referred to as an LCD), flicker occurs when a moving image is displayed due to various causes such as a type of data to be displayed, a response of the LCD, luminance information of application software, and a drawing speed.
One method of reducing the occurrence of flicker is to reduce the luminance difference between frames of data that display one screen. However, this method cannot faithfully reproduce color space information that should be originally expressed. Will be.
[0003]
Further, when the frequency of the image signal input to the LCD is different from the display frequency of the LCD, the temporal order of the video is reversed at an irregular cycle, so that a lack of smoothness in moving image display is required. was there.
[0004]
In a conventional image processing apparatus, an apparatus for eliminating the unnaturalness of the moving image display has been proposed (for example, refer to Patent Document 1).
FIG. 10 shows a configuration diagram of a frequency conversion device of this patent document proposed to obtain a smooth moving image. In FIG. 10,
[0005]
At a certain time t, the image signal u (t) input to the
[0006]
On the other hand, the input image signal at time t−1 corresponding to one frame before is stored in the
Here, the signal multiplied by the coefficient α by the
[0007]
Further, a motion level determination circuit is used to detect the amount of motion of a moving image. However, if a spike noise component is present in the input image signal, it is determined that the image is a moving image despite being a still image. There was a malfunction. There has been proposed a technique for detecting a pixel at an isolated point into which such spike-like noise is mixed to prevent a malfunction in the motion level determination processing (for example, see Patent Document 2).
[0008]
[Patent Document 1]
JP-A-9-101765 [Patent Document 2]
JP-A-1-290389
[Problems to be solved by the invention]
However, since the image signal stored in the frame buffer is used as an output image signal as it is in the above-described
[0010]
Further, the technique described in
[0011]
Therefore, the present invention has been made in view of the above circumstances, and even when the frequency of the input image signal is different from the display frequency of the image display device, without impairing the color reproducibility of the still image display. It is another object of the present invention to provide an image processing apparatus capable of reducing flicker development in displaying a moving image.
Another object of the present invention is to provide an image processing apparatus which can obtain an afterimage effect of an image of one frame before without storing all image signals of one frame.
It is still another object of the present invention to provide an image processing apparatus capable of obtaining a smoother afterimage effect on a moving image by correcting an image signal in consideration of an image signal of a peripheral pixel of a changed pixel.
[0012]
[Means for Solving the Problems]
The present invention relates to an image storage unit and the input image signal b a predetermined coefficient α multiplied inputted after one frame of the predetermined time t 1 (0 for storing the input image signal a is input at a predetermined time t 1 ≤α <1), a second multiplier for multiplying the stored input image signal a by a factor (1−α), and a signal b multiplied by α and (1−α) multiplied. A first adder for adding the signal a and outputting an image signal added by the first adder.
According to this, since the input image signals of two temporally adjacent frames are added after being multiplied by a predetermined coefficient, the color reproducibility at the time of displaying a still image is not impaired. Flicker can be reduced.
[0013]
The input image signal stored in the image storage unit may be a predetermined number of upper bits of each pixel constituting one frame. According to this, the storage capacity of the image storage unit that stores the image signal can be saved.
For example, in the case of FIG. 6 of a second embodiment described later, only 2 bits of an input image signal composed of 8 bits need be stored, so that the storage capacity can be reduced to about 1/4. .
[0014]
Further, the present invention compares the input image signal b with an input image signal a stored in an image storage unit, detects a changed pixel, and calculates a coefficient β corresponding to a changed state. A comparison unit, a filter processing unit that calculates an average value of the changed pixel and a predetermined peripheral pixel of each of the changed pixels detected by the image comparison unit, and a coefficient ( A third multiplier for multiplying the image signal c output from the first adder by a factor β, an average value multiplied by (1-β), and A second adder for adding the image signal c to the image signal c, and outputting the pixel signal d added by the second adder.
According to this, since a smoother afterimage effect can be obtained, flicker of moving image display can be further reduced.
Here, eight pixels adjacent to the changed pixel may be used as the peripheral pixels of the changed pixel.
Further, the coefficient β for the changed pixel may be set to 0 <β <1, and the coefficient β for the unchanged pixel may be set to β = 1.
[0015]
In the following embodiments, the image storage unit is called an image memory. As the image storage unit, a rewritable storage element such as a RAM, a field memory, and a FIFO is used. Further, in order to obtain a high processing speed, each component is preferably configured by hardware logic including a logical operation element such as a buffer, a counter, and a flip-flop. In the present invention, the image signal refers to a luminance signal representing a luminance level given to each pixel of the display device.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail based on an embodiment shown in the drawings. Note that the present invention is not limited by this.
<Example 1>
FIG. 1 is an overall configuration diagram of an image processing apparatus according to a first embodiment of the present invention.
In FIG. 1, an image processing device 106 includes an
The
The
[0017]
The present invention has a feature in the configuration of the image processing apparatus 106 that performs a correction process or the like for reducing flicker of a moving image, and particularly in the configuration of the
An
The
As will be described in detail below, the
[0018]
FIG. 2 is a configuration diagram of an embodiment of the
As shown in FIG. 2, the
Here, the
[0019]
The
The
[0020]
On the other hand, the
Further, the input image signal 111 (u (t-1)) input and stored one frame before (time t-1) is read out from the
[0021]
Therefore, αu (t) + (1−α) u (t−1) is output from the
Here, the
[0022]
FIG. 3 is an explanatory diagram of an image signal correction process performed by each component of the
Here, a case is considered where an image signal composed of 5 × 5 pixels is corrected. In FIG. 3, white pixels are pixels having a luminance level of zero, and black pixels are pixels having a certain positive value whose luminance level is not zero. For example, in FIG. 3, the input image signal 111 (u (t)) at a certain time t indicates that the lower left ten pixels have a certain luminance level value.
[0023]
The image signal 117 (u (t−1)) output from the
Since the coefficient α is 0 ≦ α <1, the image signal 118 (αu (t)) after passing through the
Similarly, the image signal 119 ((1−α) u (t−1)) after passing through the
[0024]
In the
In the
[0025]
When such correction is not performed, the display changes from the
[0026]
<Example 2>
FIG. 4 is a configuration diagram of the
Here, a smoother moving image display is performed by performing a filter process in addition to the correction process of the first embodiment.
4, the
[0027]
The
The
Further, in FIG. 4, the filter processing unit is constituted by the 3 × 3
[0028]
To configure a 3 × 3 filter, two line memories are required. The line memory 1 (406) stores one line of the
The 3 × 3
[0029]
Three image signals are input to the 3 × 3
The end 3 × 3
[0030]
The
For example, if the signal u (t) and the signal u (t-1) are the same, β = 1, and if different, β is determined in the range from 0 to 1.
[0031]
Next, a correction process according to the second embodiment will be described.
As in the first embodiment, the image signal converted into a signal that can be displayed by the
The input image signal 111 (u (t)) is subjected to coefficient multiplication (113, 114) and addition (115) as in the first embodiment, and the
[0032]
Further, the input image signal 111 (u (t)) and the image signal 421 (u (t−1)) one frame before (time t−1) read from the
After this comparison, the coefficient β is determined by the above-described processing, and is provided to the
On the other hand, the average value signal Uav (t) calculated by the 3 × 3
Further, in the
In the second embodiment, by further multiplying the corrected
[0033]
Here, when the two image signals (111 and 421) input to the
If the two image signals (111 and 421) are different, β becomes a value of 0 <β <1, so that the β-multiplied
[0034]
FIG. 7 is a diagram illustrating an image signal correction process performed by each component of the
Here, an image signal state of 5 × 5 pixels is shown as an example. In FIG. 7, the pixel states denoted by
[0035]
The
As described above, the average value Uav (t) calculated for each pixel is input to the
[0036]
Here, the coefficient β is determined by the
That is, since the coefficient 1-β in the
This is intended to emphasize the afterimage effect only in a pixel that has changed in consideration of pixel signals of surrounding pixels.
[0037]
On the other hand, the
Here, as described above, since β = 1 in a pixel that has not changed, the
In addition, since 0 <β <1, the image signal multiplied by the coefficient β is output from the
[0038]
This is to obtain an afterimage effect by further multiplying the changed pixel by the coefficient β. Then, the image signals of the two
Comparing the
[0039]
Although image signals for all pixels for one frame are stored in the
In this case, since only the upper bits (Dt7, Dt6) of each image signal need be stored in the
[0040]
FIG. 6 shows a configuration in which the upper two bits (Dt7, Dt6) of the
Here, the
<Example 3>
[0041]
FIG. 8 is a configuration diagram of the
Here, the basic elements constituting the
[0042]
In FIG. 8, the image signal 421 (u (t-1)) one frame before is input to the 3 × 3
This average value 423 (Uav (t−1)) is provided to the
Therefore, the only difference is whether the image signal for which the average value is to be obtained is at time t or at time t−1 one frame before, but an afterimage effect can be obtained as in the second embodiment. Therefore, flicker at the time of displaying a moving image can be reduced.
[0043]
<Example 4>
FIG. 9 is a configuration diagram of the
Here, the configurations and processing contents of the two
However, the configurations of the
[0044]
That is, the
The image signal (u (t-1)) of the previous frame is stored in the
[0045]
Then, the
Here, also in the fourth embodiment, 0 ≦ α <1 and 0 <β ≦ 1.
In the fourth embodiment, in particular, since the image signal obtained by feeding back the image signal one frame before and the current input image signal are multiplied by the respective coefficients and added, it can be said that time response can be further provided. Therefore, the effect that the afterimage effect can be added can be obtained.
[0046]
【The invention's effect】
According to the present invention, since the correction is performed such that the input image signal and the image signal one frame before the input image signal are each multiplied by a coefficient, the color reproducibility at the time of displaying a still image is corrected. Can be reduced without impairing the image quality.
In addition, since the average value including the image signals of the peripheral pixels is obtained for the changed pixel between temporally adjacent frames and the image signal of the changed pixel is corrected, a smooth afterimage effect is obtained, Flicker at the time of display can be further reduced.
[Brief description of the drawings]
FIG. 1 is an overall configuration diagram of an image processing apparatus according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of an image correction unit of the image processing apparatus according to the first embodiment of the present invention.
FIG. 3 is an explanatory diagram of pixel state conversion in
FIG. 4 is a configuration diagram of an image correction unit of an image processing apparatus according to a second embodiment of the present invention.
FIG. 5 is an explanatory diagram of a 3 × 3 filter processing unit according to a second embodiment of the present invention.
FIG. 6 is an explanatory diagram of signals provided to an image memory and an image comparison unit according to the second embodiment of the present invention.
FIG. 7 is an explanatory diagram of pixel state conversion in
FIG. 8 is a configuration diagram of an image correction unit of an image processing device according to a third embodiment of the present invention.
FIG. 9 is a configuration diagram of an image correction unit of an image processing apparatus according to a fourth embodiment of the present invention.
FIG. 10 is a configuration diagram of a frequency conversion device in a conventional image processing device.
[Explanation of symbols]
101
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002283685A JP4316217B2 (en) | 2002-09-27 | 2002-09-27 | Image processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002283685A JP4316217B2 (en) | 2002-09-27 | 2002-09-27 | Image processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004118047A true JP2004118047A (en) | 2004-04-15 |
JP4316217B2 JP4316217B2 (en) | 2009-08-19 |
Family
ID=32277481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002283685A Expired - Fee Related JP4316217B2 (en) | 2002-09-27 | 2002-09-27 | Image processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4316217B2 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007025684A (en) * | 2005-07-14 | 2007-02-01 | Samsung Electronics Co Ltd | Display device and method for correcting video signal |
JP2007041539A (en) * | 2005-06-28 | 2007-02-15 | Victor Co Of Japan Ltd | Liquid crystal display method |
JP2008216362A (en) * | 2007-02-28 | 2008-09-18 | Optrex Corp | Driving device for display apparatus |
WO2010143330A1 (en) * | 2009-06-10 | 2010-12-16 | シャープ株式会社 | Driving device, driving method, image display device, television receiver, display monitor device, program and record medium |
WO2016093117A1 (en) * | 2014-12-08 | 2016-06-16 | 株式会社ジャパンディスプレイ | Display system and display device |
-
2002
- 2002-09-27 JP JP2002283685A patent/JP4316217B2/en not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007041539A (en) * | 2005-06-28 | 2007-02-15 | Victor Co Of Japan Ltd | Liquid crystal display method |
JP2007025684A (en) * | 2005-07-14 | 2007-02-01 | Samsung Electronics Co Ltd | Display device and method for correcting video signal |
JP2008216362A (en) * | 2007-02-28 | 2008-09-18 | Optrex Corp | Driving device for display apparatus |
WO2010143330A1 (en) * | 2009-06-10 | 2010-12-16 | シャープ株式会社 | Driving device, driving method, image display device, television receiver, display monitor device, program and record medium |
US8730277B2 (en) | 2009-06-10 | 2014-05-20 | Sharp Kabushiki Kaisha | Driving device, driving method, image display device, television receiver, display monitor device, program and record medium |
WO2016093117A1 (en) * | 2014-12-08 | 2016-06-16 | 株式会社ジャパンディスプレイ | Display system and display device |
US10051245B2 (en) | 2014-12-08 | 2018-08-14 | Japan Display Inc. | Display system and display apparatus |
US10313636B2 (en) | 2014-12-08 | 2019-06-04 | Japan Display Inc. | Display system and display apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP4316217B2 (en) | 2009-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2114067B1 (en) | Image processing apparatus and image processing method, and program | |
US20090040246A1 (en) | Image processing device, display device, image processing method, and program | |
KR20010020520A (en) | System and method for conversion of progressive scanned images to television input formats | |
JP2007142500A (en) | Display device, signal processing circuit, program, and display method | |
US8279346B2 (en) | Frame rate converting apparatus and method thereof | |
JP2007181189A (en) | Image processing device, display device, image processing method, and program | |
JP3322613B2 (en) | Video signal converter | |
JP2006003893A (en) | Reduction of blurs in lcd by controlling frame rate | |
US6008790A (en) | Image processing apparatus | |
JP5490236B2 (en) | Image processing apparatus and method, image display apparatus and method | |
US8519928B2 (en) | Method and system for frame insertion in a digital display system | |
JPH1115429A (en) | Motion vector time base processing system | |
Someya et al. | The suppression of noise on a dithering image in LCD overdrive | |
JP4316217B2 (en) | Image processing device | |
JP2001331154A (en) | Liquid crystal display device and liquid crystal display method | |
JP2008028507A (en) | Image correction circuit, image correction method and image display | |
JP4306274B2 (en) | Liquid crystal display | |
JP4770290B2 (en) | Liquid crystal display | |
JP2002142132A (en) | Apparatus and method for correcting image data | |
JP4674437B2 (en) | Image processing apparatus and method, program, and recording medium | |
JP4910254B2 (en) | Image processing apparatus and method | |
JPH11203467A (en) | Display and its method | |
JP3331626B2 (en) | Cyclic noise reduction device | |
KR100463552B1 (en) | Cubic convolution interpolation apparatus and method | |
JP2000069432A (en) | Scanning line converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090519 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090520 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4316217 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130529 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140529 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |