JP2004104141A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】高耐圧回路部のウェル3,4の形成及びチャネルイオン注入を行う。積層ゲート型不揮発性メモリセルアレイのトンネル酸化膜6、浮遊ゲートとなるポリシリコン膜7及びONO膜8を形成した後、トンネル酸化膜6、ポリシリコン膜7及びONO膜8をメモリセルアレイ領域に選択的に残す一方、高耐圧回路部及び低耐圧回路部でシリコン基板1の表面を露出させ、第1のゲート酸化膜9を形成する。低耐圧回路部について第1のゲート酸化膜を犠牲酸化膜として高加速イオン注入によりウェル10,11の形成とチャネル制御を同時に行う。その後低耐圧回路部の第1のゲート酸化膜を除去して、低耐圧回路部に第2のゲート酸化膜12を形成する。
【選択図】図9
Description
Claims (6)
- 第1のMISトランジスタ回路と、この第1のMISトランジスタ回路よりゲート絶縁膜厚が薄い第2のMISトランジスタ回路とを集積形成する半導体装置の製造方法において、
半導体基板に犠牲絶縁膜を形成し、第1のMISトランジスタ回路の形成領域に選択的に不純物イオン注入を行う第1のイオン注入工程と、
前記犠牲絶縁膜を除去した後、前記半導体基板に第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜を通して前記半導体基板の第2のMISトランジスタ回路の形成領域に選択的に不純物イオン注入を行う第2のイオン注入工程と、
前記第1のゲート絶縁膜のうち第2のMISトランジスタ回路の形成領域にある部分を選択的に除去した後、前記半導体基板の第2のMISトランジスタ回路の形成領域に第1のゲート絶縁膜より薄い第2のゲート絶縁膜を形成する工程と、
第1及び第2のMISトランジスタ回路の形成領域にそれぞれゲート電極を形成し、ソース及びドレイン拡散層を形成する工程と、
を備え、
前記第1、第2のイオン注入工程は、それぞれ第1、第2のMISトランジスタ回路のウェル形成及びチャネル制御のための不純物をイオン注入するものである、
ことを特徴とする半導体装置の製造方法。 - 浮遊ゲートを持つ不揮発性半導体メモリセルを配列したメモリセルアレイと、第1のMISトランジスタ回路、及びこの第1のMISトランジスタ回路よりゲート絶縁膜厚が薄い第2のMISトランジスタ回路とを集積形成する半導体装置の製造方法において、
半導体基板の第1のMISトランジスタ回路の形成領域に選択的に不純物イオン注入を行う第1のイオン注入工程と、
前記第1のイオン注入工程の後、前記半導体基板のメモリセルアレイの領域に浮遊ゲートとなる導電層及び絶縁膜を積層形成するゲート部形成工程と、
前記ゲート部形成工程の後、前記半導体基板の第2のMISトランジスタ回路の形成領域に選択的に不純物イオン注入を行う第2のイオン注入工程と、
前記メモリセルアレイ、第1のMISトランジスタ回路及び第2のMISトランジスタ回路の形成領域にそれぞれゲート電極、ソース及びドレイン拡散層を形成する工程と、
を備え、
前記第1、第2のイオン注入工程は、それぞれ第1、第2のMISトランジスタ回路のウェル形成及びチャネル制御のための不純物をイオン注入するものである、
ことを特徴とする半導体装置の製造方法。 - 前記第2のイオン注入工程は、高加速イオン注入装置を用いて加速電圧を順次変化させることにより、熱拡散を行うことなくウェル形成とチャネル制御のための不純物イオン注入を一連の工程として行うものであることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第2のイオン注入工程は、第2のMISトランジスタ回路の形成領域の中のNMOSトランジスタ領域とPMOSトランジスタ領域に対して順次レジストパターンを形成して、ウェル形成及びチャネル制御のための不純物をイオン注入する工程を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第2のイオン注入工程の後、結晶欠陥による注入不純物の異常拡散を抑制するために、900〜1050℃の温度で10〜30秒のランプアニール処理を行うことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第2のイオン注入工程の後、その後に形成されるゲート酸化膜の膜質改善のために、700〜800℃の温度で30〜60分の炉アニール処理を行うことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
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