JP2004103202A - Thin-film magnetic material memory device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film magnetic material memory device in which the leak currents produced in non-selected MTJ (Magnetic Tunnel Junction) memory cells are suppressed and which has a high data readout margin. <P>SOLUTION: The MTJ memory cell MC has access transistors ATR which is turned on in response to the activation of corresponding word lines and tunnel magneto-resistive elements TMR whose electric resistance values are varied according to stored data. The sources of the access transistors ATR are connected to source lines SL1 to Sln for for supplying a ground voltage GND. The respective access transistors ATR comprise MOS transistors having the threshold voltage greater than that of other MOS transistors TL formed on the same chip in order to suppress the off leak currents in the non-selected access transistors. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
近年、低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体に対してランダムアクセスが可能な記憶装置である。
【０００３】
図１２は、磁気トンネル接合を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）のデータ記憶原理を説明する概念図である。
【０００４】
図１２を参照して、ＭＴＪメモリセルは、磁性体の磁化方向によって物質の電気抵抗が変化するＭＲ（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）効果を有するトンネル磁気抵抗素子ＴＭＲを含む。トンネル磁気抵抗素子ＴＭＲは、常温でも顕著なＭＲ効果が得られ、高いＭＲ比（磁化方向に応じた電気抵抗比）を有することが特徴である。
【０００５】
トンネル磁気抵抗素子ＴＭＲは、強磁性体膜２０１，２０２と、絶縁膜（トンネル膜）２０３とを含む。トンネル磁気抵抗素子ＴＭＲでは、強磁性体膜２０１，２０２に挟まれた絶縁膜２０３を流れるトンネル電流の大きさが、強磁性体膜２０１，２０２の磁化方向によって定められた電子のスピンの向きにより変化する。強磁性体膜２０１，２０２内のスピン電子が取り得る状態数は、磁化方向によって異なるため、強磁性体膜２０１および２０２の磁化方向が同じである場合にはトンネル電流は大きくなり、両者の磁化方向が逆方向である場合にはトンネル電流が小さくなる。
【０００６】
この現象を利用して、強磁性体膜２０１の磁化方向を固定する一方で、強磁性体膜２０２の磁化方向を記憶データに応じて変化させることにより、トンネル膜２０３を流れるトンネル電流の大きさ、すなわちトンネル磁気抵抗素子ＴＭＲの電気抵抗を検出することによって、当該トンネル磁気抵抗素子ＴＭＲを、１ビットのデータ記憶を実行するメモリセルとして用いることができる。強磁性体膜２０１の磁化方向は、反強磁性体などによって固定されており、一般的に「スピンバルブ」とも呼ばれる。
【０００７】
なお、以下においては、固定された磁化方向を有する強磁性体膜２０１を、固定磁化膜２０１とも称し、記憶データに応じた磁化方向を有する強磁性体膜２０２を自由磁化膜２０２とも称することとする。
【０００８】
高密度のメモリデバイスを実現するためには、このようなトンネル磁気抵抗素子ＴＭＲで形成されたＭＴＪメモリセルを２次元アレイ状に配置することが望ましい。一般的に強磁性体には、結晶構造や形状などによって磁化しやすい（磁化に必要なエネルギが低い状態）方向が存在し、この方向を一般に磁化容易軸（Ｅａｓｙ　Ａｘｉｓ）と呼ぶ。自由磁化膜２０２における記憶データに応じた磁化方向は、この磁化容易軸に沿った方向に設定される。これに対し、強磁性体を磁化しにくい（磁化に必要なエネルギが高い状態）方向は、磁化困難軸（Ｈａｒｄ　Ａｘｉｓ）と呼ばれる。
【０００９】
図１３は、データ書込動作時にＭＴＪメモリセルへ印加されるデータ書込磁界を説明する概念図である。
【００１０】
図１３を参照して、横軸は磁化容易軸方向に沿ったデータ書込磁界Ｈ（ＥＡ）を示し、縦軸は磁化困難軸方向に沿ったデータ書込磁界Ｈ（ＨＡ）を示している。データ書込磁界Ｈ（ＥＡ）とＨ（ＨＡ）とのベクトル和が、アステロイド曲線２０５を超える領域に達すると、トンネル磁気抵抗素子ＴＭＲの磁化方向（自由磁化膜２０２の磁化方向）は、磁化容易軸に沿った方向に書換えられる。
【００１１】
反対に、アステロイド曲線２０５の内側領域のデータ書込磁界が印加された状態では、トンネル磁気抵抗素子ＴＭＲの磁化方向が更新されず、その記憶内容は不揮発的に保持される。
【００１２】
図１３に示されるように、データ書込磁界Ｈ（ＨＡ）を同時に印加することによって、データ書換に必要なデータ書込磁界Ｈ（ＥＡ）が低減される。すなわち、データ書込時の動作点２０６および２０７は、書込データのレベルによらず一定方向のデータ書込磁界Ｈ（ＨＡ）と、書込データに応じた方向のデータ書込磁界Ｈ（ＥＡ）とのベクトル和によって示される。さらに、動作点２０６，２０７におけるデータ書込磁界Ｈ（ＨＡ）およびＨ（ＥＡ）のそれぞれは、単独ではアステロイド曲線２０５を超える領域には達することがないように設計される。
【００１３】
図１４は、ＭＴＪメモリセルで構成されたメモリセルアレイにおけるデータ書込配線の配置を示す概念図である。
【００１４】
図１４を参照して、それぞれがＭＴＪメモリセルを構成するトンネル磁気抵抗素子ＴＭＲが行列状に配置されたメモリセルアレイにおいては、データ書込配線２１０および２１５が格子状に配置される。データ書込配線２１０および２１５の一方ずつは、データ書込磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の一方ずつをそれぞれ発生するためのデータ書込電流の供給を受ける。
【００１５】
たとえば、データ書込配線２１０によってデータ書込磁界Ｈ（ＨＡ）が発生され、データ書込配線２１５によってデータ書込磁界Ｈ（ＥＡ）が発生されるとすると、データ書込配線２１０には、一定方向のデータ書込電流が選択的に流され、データ書込配線２１５には、書込データに応じた方向のデータ書込電流が選択的に流される。データ書込対象に指定されたＭＴＪメモリセルについては、対応するデータ書込配線２１０および２１５の両方にデータ書込電流が流される。
【００１６】
この結果、データ書込配線２１０および２１５へのデータ書込電流の供給をアドレス選択に応じて制御することにより、２次元配置された複数のトンネル磁気抵抗素子ＴＭＲに対して、選択的にデータ書込を実行することができる。
【００１７】
図１５は、ＭＴＪメモリセルからのデータ読出構成を説明する概念図である。
このような構成は、たとえば、非特許文献１〜３に開示されている。
【００１８】
図１５を参照して、既に説明したように、ＭＴＪメモリセル、すなわちトンネル磁気抵抗素子ＴＭＲに対するデータ書込は、ディジット線ＤＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって生じる磁界によって実行される。たとえば、ディジット線ＤＬは図１４に示したデータ書込配線２１０に相当し、ビット線ＢＬは、データ書込配線２１５にそれぞれ相当する。
【００１９】
トンネル磁気抵抗素子ＴＭＲに対する読出を実行するためのアクセス素子として、ワード線ＷＬの電圧に応じてオンまたはオフするアクセストランジスタＡＴＲが設けられる。アクセストランジスタＡＴＲとしては、代表的にＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが適用される。アクセストランジスタＡＴＲのソース／ドレイン領域の一方は、トンネル磁気抵抗素子ＴＭＲと電気的に結合され、ソース／ドレイン領域の他方は、接地電圧等の固定電圧と結合される。
【００２０】
データ読出時には、ビット線ＢＬを当該固定電圧とは異なる電圧に設定した上で、ワード線ＷＬの活性化によってアクセストランジスタＡＴＲをターンオンさせる。これにより、アクセストランジスタＡＴＲを介して、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路に、トンネル磁気抵抗素子ＴＭＲの磁化方向、すなわち記憶データに応じた電流を流すことができる。
【００２１】
したがって、このときのビット線電流を基準電流と比較することによって、トンネル磁気抵抗素子ＴＭＲの磁化方向、すなわちＭＴＪメモリセルの記憶データを判定することができる。データ読出時におけるビット線電流は、データ書込電流に比べればかなり小さいため、データ読出時に流れる電流によってトンネル磁気抵抗素子ＴＭＲの磁化方向が変化することはない。すなわち、非破壊的なデータ読出が可能である。
【００２２】
ＭＲＡＭデバイスにおいては、このようなＭＴＪメモリセルを行列状に集積配置してメモリアレイが設けられる。データ読出動作は、当該メモリアレイの中からデータ読出の対象となる「選択メモリセル」を指定し、当該選択メモリセルを対象として実行される。
【００２３】
図１６は、ＭＴＪメモリセルによって構成されたメモリアレイからのデータ読出構成を示す回路図である。
【００２４】
図１６を参照して、メモリアレイは、ｎ行×ｍ列（ｎ，ｍ：自然数）に行列状に配置された複数のＭＴＪメモリセルＭＣと、複数のリファレンスセルＲＭＣとから構成されている。複数のリファレンスセルＲＭＣは、リファレンスセル列１１を構成するように、列方向に沿って配置される。既に説明したように、各ＭＴＪメモリセルＭＣは、記憶データに応じて、２種類の電気抵抗のいずれかを有する。以下においては、このような２種類の電気抵抗をＲｍａｘおよびＲｍｉｎと表記することとする（Ｒｍａｘ＞Ｒｍｉｎ）。各リファレンスセルＲＭＣは、電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベルを有するように設計される。
【００２５】
ワード線ＷＬ１〜ＷＬｎは、データ読出時にＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）を選択するために設けられ、ディジット線ＤＬ１〜ＤＬｎは、データ書込時にメモリセル行を選択するために設けられる。各ワード線および各ディジット線は、同一のメモリセル行に属するＭＴＪメモリセルＭＣおよびリファレンスセルＲＭＣによって共有される。
【００２６】
一方、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）にそれぞれ対応してビット線ＢＬ１〜ＢＬｍが設けられ、リファレンスセル列１１に対応してリファレンスビット線ＢＬｒが配置される。メモリセル列およびリファレンスセル列の選択は、列選択信号ＣＳ１〜ＣＳｍ，ＣＳｒによって実行される。
【００２７】
ＭＴＪメモリセルＭＣの各々は、ビット線ＢＬ１〜ＢＬｍのうちの対応する１本と接地電圧ＧＮＤとの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。アクセストランジスタＡＴＲのゲートは、ワード線ＷＬ１〜ＷＬｎのうちの対応する１本と接続される。
【００２８】
各リファレンスセルＲＭＣは、リファレンスビット線ＢＬｒと接地電圧ＧＮＤとの間に直列に接続される、基準抵抗素子ＴＭＲｒおよびアクセストランジスタＡＴＲｒを有する。アクセストランジスタＡＴＲ，ＡＴＲｒとしては、半導体基板上に形成された電界効果型トランジスタであるＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、特にＮチャネル型ＭＯＳトランジスタが代表的に適用される。
【００２９】
ビット線ＢＬ１〜ＢＬｍとデータ線ＤＳＬとの間には、列選択ゲートＣＳＧ１〜ＣＳＧｍが設けられ、リファレンスデータ線ＤＳＬｒとリファレンスビット線ＢＬｒの間には列選択ゲートＣＳＧｒが接続される。列選択ゲートＣＳＧ１〜ＣＳＧｍは、列選択信号ＣＳ１〜ＣＳｍに応答してオン・オフし、列選択ゲートＣＳＧｒは、列選択信号ＣＳｒに応答してオン・オフする。
【００３０】
データ読出時には、選択行のワード線がハイレベル（以下、「Ｈレベル」と表記する）に活性化され、それ以外の非選択行で、ワード線がローレベル（以下、「Ｈレベル」と表記する）に活性化される。さらに、選択列の列選択信号がＨレベルへ活性化され、列選択信号ＣＳｒがアドレス選択結果にかかわらずＨレベルへ活性化される。
【００３１】
これに応答して、選択行に属するアクセストランジスタＡＴＲおよびＡＴＲｒがオンし、選択メモリセルを介して接地電圧ＧＮＤへプルダウンされた選択列のビット線（以下、「選択ビット線」と称する）は、データ線ＤＳＬを介して、データ読出用のセンスアンプ５０と接続される。同様に、選択メモリセルと同一のメモリセル行に属するリファレンスセルを介して接地電圧ＧＮＤへプルダウンされたリファレンスビット線ＢＬｒは、リファレンスデータ線ＤＳＬｒを介して、データ読出用のセンスアンプ５０と接続される。
【００３２】
この状態で、データ線ＤＳＬおよびリファレンスデータ線ＤＳＬｒの各々を共通の電圧でプルアップする。この結果、選択メモリセル、選択ビット線およびデータ線ＤＳＬを含む電流経路に、選択メモリセルの電気抵抗（すなわち、記憶データ）に応じたメモリセル電流Ｉｃｅｌｌが生じる。メモリセル電流Ｉｃｅｌｌは、選択メモリセルの記憶データに応じて、２種類のレベルのいずれかを有する。一方、リファレンスセル、リファレンスデータ線ＤＳＬｒおよびリファレンスビット線ＢＬｒを含む電流経路には、メモリセル電流の２種類のレベルの中間に相当する基準電流Ｉｒｅｆが流れる。
【００３３】
したがって、センスアンプ５０によって、メモリセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの電流差を検知・増幅することによって、選択メモリセルの記憶データを反映した読出データＲＤＴを生成することができる。
【００３４】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ　Ｓｃｈｅｕｅｒｌｅｉｎ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２），ｐ．１２８−１２９。
【００３５】
【非特許文献２】
ダーラム（Ｍ．Ｄｕｒｌａｍ）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３），ｐ．１３０−１３１。
【００３６】
【非特許文献３】
ナジ（Ｐｅｔｅｒ　Ｋ．　Ｎａｊｉ）他４名、“２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ）”（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（２００１　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６），ｐ．１２２−１２３。
【００３７】
【発明が解決しようとする課題】
以上説明したように、ＭＲＡＭデバイスでのデータ読出には、選択ビット線およびリファレンスビット線の通過電流である、メモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆに、選択メモリセルおよびリファレンスセルの電気抵抗を正確に反映することが必要である。
【００３８】
メモリセル電流Ｉｃｅｌｌが通過する選択列のビット線には、選択メモリセルのみならず、同一のメモリセル行に属する複数の非選択メモリセルが接続されている。これらの非選択メモリセルにおいては、アクセストランジスタＡＴＲは対応するワード線の非活性化に応答してターンオフされている。
【００３９】
しかしながら、これらのターンオフされるべきアクセストランジスタにおいても、サブスレッショルド電流や拡散領域からの拡散リーク電流によって、オフリーク電流が生じてしまう。このオフリーク電流も選択ビット線の通過電流となるので、オフリーク電流が大きくなると、メモリセル電流Ｉｃｅｌｌが選択メモリセルの電気抵抗を必ずしも反映しなくなってしまい、データ読出マージンが低下する危険性がある。同様の問題は、リファレンスセル中のアクセストランジスタＡＴＲｒにも当てはまる。
【００４０】
特に、システムＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）を形成するために、ＭＲＡＭデバイスと、ロジック部とを同一チップに混載した構成において、当該ロジック部には、高速動作のために比較的しきい値電圧の小さいＭＯＳトランジスタが用いられる。このようなＭＯＳトランジスタでは、ターンオン時の動作電流が大きいため高速動作が期待できる反面、ターンオフ時のオフリーク電流も大きくなってしまう。
【００４１】
したがって、ロジック部と共通のＭＯＳトランジスタをＭＴＪメモリセルのアクセストランジスタとして用いた場合には、オフリーク電流の影響によってＭＲＡＭデバイスでのデータ読出マージンが低下し、回路動作の安定化を損なう危険性があった。
【００４２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、非選択のＭＴＪメモリセルに生じるリーク電流を抑制して、データ読出マージンの高い薄膜磁性体記憶装置を提供することである。
【００４３】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、行および列に沿って行列状に配置された複数のメモリセルと、行にそれぞれ対応して設けられ、データ読出対象に選択されたメモリセルを含む行において選択的に活性化される複数のワード線と、列にそれぞれ対応して配置される複数のビット線と、複数のビット線のうちの、選択されたメモリセルに対応する１本の通過電流に基づいて読出データを生成するデータ読出回路とを備える。複数のメモリセルの各々は、複数のビット線の対応する１本と固定電圧の間に直列に接続された、記憶データに応じて電気抵抗が変化する磁気記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、アクセス素子は、対応するワード線と結合されたゲートを有する第１の電界効果型トランジスタを有する。第１の電界効果型トランジスタは、同一チップ上に配置された他の電界効果トランジスタよりもしきい値電圧が大きい。
【００４４】
好ましくは、薄膜磁性体記憶装置は、データ読出回路によって生成された読出データを薄膜磁性体記憶装置の外部に出力するためのインターフェイス回路をさらに備え、第１の電界効果型トランジスタのしきい値電圧の絶対値は、インターフェイス回路を構成する電界効果型トランジスタのしきい値電圧と同等に設計される。
【００４５】
また好ましくは、第１の電界効果型トランジスタは、Ｎチャネル型であり、各ワード線は、活性化時に第１の電界効果型トランジスタのしきい値電圧よりも大きい正電圧に設定され、非活性化時に接地電圧に設定される。
【００４６】
好ましくは、薄膜磁性体記憶装置は、行にそれぞれ対応して設けられ、データ書込対象に選択されたメモリセルを含む行において選択的に活性化される複数のディジット線と、複数のディジット線にそれぞれ対応して設けられる複数のディジット線駆動回路とをさらに備え、各ディジット線駆動回路は、対応するディジット線が活性化された場合に、データ書込磁界を生じさせるデータ書込電流を供給するための第２の電界効果型トランジスタを有し、第１の電界効果型トランジスタは、第２の電界効果型トランジスタよりもしきい値電圧の絶対値が大きい。
【００４７】
あるいは好ましくは、薄膜磁性体記憶装置は、列にそれぞれ対応して設けられる複数のビット線ドライバをさらに備え、各ビット線ドライバは、データ書込対象に選択されたメモリセルを含む列において、対応するビット線に対して、データ書込磁界を生じさせるデータ書込電流を供給するための第２の電界効果型トランジスタを含み、第１の電界効果型トランジスタは、第２の電界効果型トランジスタよりもしきい値電圧が大きい。
【００４８】
また好ましくは、データ読出回路は、第１の電界効果型トランジスタよりもしきい値電圧の絶対値が小さい電界効果型トランジスタを含む。
【００４９】
この発明の他の構成に従う薄膜磁性体記憶装置は、行および列に沿って行列状に配置された複数のメモリセルと、行にそれぞれ対応して設けられ、データ読出対象に選択されたメモリセルを含む行において選択的に活性化される複数のワード線と、複数のワード線にそれぞれ対応して設けられ、データ読出期間において、選択行のワード線および非選択行のワード線を第１および第２の電圧にそれぞれ設定するための複数のワード線電圧制御回路と、列にそれぞれ対応して配置される複数のビット線と、複数のビット線のうちの、選択されたメモリセルに対応する１本の通過電流に基づいて読出データを生成するデータ読出回路とを備える。複数のメモリセルの各々は、複数のビット線の対応する１本と固定電圧の間に直列に接続された、記憶データに応じて電気抵抗が変化する磁気記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、アクセス素子は、対応するワード線と結合されたゲートを有する電界効果型トランジスタを有する。第１および第２の電圧は、固定電圧を基準として互いに極性が異なる。
【００５０】
好ましくは、電界効果型トランジスタは、Ｎチャネル型であり、固定電圧は接地電圧に相当し、第１の電圧は、電界効果型トランジスタのしきい値電圧より大きい正電圧であり、第２の電圧は負電圧である。
【００５１】
あるいは好ましくは、複数のワード線電圧制御回路の各々は、データ読出期間以外において、対応するワード線を固定電圧に設定する。
【００５２】
さらに好ましくは、複数のワード線電圧制御回路の各々は、第１の電圧および対応するワード線の間に接続された第１のスイッチと、第２の電圧および対応するワード線の間に接続された第２のスイッチと、固定電圧および対応するワード線の間に接続されて、データ読出期間以外にオンする第３のスイッチとを含み、第１および第２のスイッチは、データ読出期間に、対応する行が選択されたメモリセルを含むか否かに応じて、相補的にオン・オフする。
【００５３】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行および列に沿って行列状に配置された複数のメモリセルと、行にそれぞれ対応して設けられ、データ読出対象に選択されたメモリセルを含む行において選択的に活性化される複数のワード線と、行にそれぞれ対応して設けられた複数のソース線と、列にそれぞれ対応して配置される複数のビット線と、複数のビット線のうちの、選択されたメモリセルに対応する１本の通過電流に基づいて読出データを生成するデータ読出回路とを備える。複数のメモリセルの各々は、複数のビット線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する磁気記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、アクセス素子は、対応するワード線と結合されたゲートを有する電界効果型トランジスタを有する。薄膜磁性体記憶装置は、複数のソース線にそれぞれ対応して設けられる複数のソース線電圧制御回路をさらに備え、複数のソース線電圧制御回路は、データ読出期間において、対応するワード線が非活性化されたソース線の電圧を、電界効果型トランジスタを逆バイアス可能なレベルへ切換える。
【００５４】
好ましくは、電界効果型トランジスタはＮチャネル型であり、複数のソース線電圧制御回路の各々は、データ読出期間に対応するワード線が非活性化されたときに対応するソース線を正電圧に設定し、それ以外には、対応するソース線を接地電圧に設定する。
【００５５】
さらに好ましくは、複数のソース線電圧制御回路の各々は、正電圧および対応するソース線の間に接続された第１のスイッチと、接地電圧および対応するソース線の間に接続され、第１のスイッチと相補的にオンする第２のスイッチとを含み、記第２のスイッチは、データ読出期間であり、かつ、対応する行が選択されたメモリセルを含むときにオンする。
【００５６】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当する部分を示すものとする。
【００５７】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の構成を示すブロック図である。
【００５８】
図１を参照して、ＭＲＡＭデバイス１は、メモリアレイ１０と、行選択回路２０と、列選択回路３０と、周辺回路４０と、コントロール回路６０とを有する。
【００５９】
メモリアレイ１０は、図１６に示したのと同様の構成を有し、ｎ行×ｍ列に配置されたＭＴＪメモリセル（以下、単に「メモリセル」とも称する）と、リファレンスセル列１１を構成するように配置された複数のリファレンスセルＲＭＣとを含む。
【００６０】
すでに説明したように、ワード線ＷＬ１〜ＷＬｎおよびディジット線ＤＬ１〜ＤＬｎは、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）にそれぞれ対応して配置される。ビット線ＢＬ１〜ＢＬｍは、メモリセル列にそれぞれ対応してが設けられ、リファレンスビット線ＢＬｒは、リファレンスセル列に対応して配置される。複数のリファレンスセルＲＭＣは、複数のＭＴＪメモリセルＭＣとの間でメモリセル行を共有している。列選択ゲートＣＳＧ１〜ＣＳＧｍ，ＣＳＧｒ、列選択信号ＣＳ１〜ＣＳｍ，ＣＳｒ、データ線ＤＳＬおよびリファレンスデータ線ＤＳＬｒについても、図１６と同様に配置されるので、詳細な説明は繰り返さない。
【００６１】
さらに、メモリセル行にそれぞれ対応して、ソース線ＳＬ１〜ＳＬｎが配置される。ソース線ＳＬ１〜ＳＬｎの各々は、接地電圧ＧＮＤを供給するために設けられる。ＭＴＪメモリセルＭＣの各々は、ビット線ＢＬ１〜ＢＬｍのうちの対応する１本と、ソース線ＳＬ１〜ＳＬｎの対応する１本との間に直列に接続されるトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲのゲートは、ワード線ＷＬ１〜ＷＬｎのうちの対応する１本と接続される。
【００６２】
各リファレンスセルＲＭＣは、リファレンスビット線ＢＬｒとソース線ＳＬ１〜ＳＬｎの対応する１本との間に接続される。すでに説明したように、アクセストランジスタＡＴＲ，ＡＴＲｒとしては、Ｎチャネル型ＭＯＳトランジスタが代表的に適用される。なお、以下においては、Ｎチャネル型ＭＯＳトランジスタがアクセストランジスタに適用される場合の構成について説明するが、以下で述べるソース電圧およびゲート電圧の極性を適宜反転させることによって、Ｐチャネル型ＭＯＳトランジスタがアクセストランジスタに適用される場合にも、本願発明を適用することが可能である。
【００６３】
リファレンスセルＲＭＣの電気抵抗は、各メモリセルＭＣの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベル、好ましくは（Ｒｍａｘ＋Ｒｍｉｎ）／２に設計される。たとえば、基準抵抗素子ＴＭＲｒをメモリセルＭＣ内のトンネル磁気抵抗素子ＴＭＲと同様の設計とし、かつ電気抵抗Ｒｍｉｎに対応する記憶データを予め書込んだ上で、アクセストランジスタＡＴＲｒのトランジスタサイズをアクセストランジスタＡＴＲと異ならせたり、あるいは、アクセストランジスタＡＴＲｒとアクセストランジスタＡＴＲｒとを同様に設計した上で、基準抵抗素子ＴＭＲｒの電気抵抗を（Ｒｍａｘ＋Ｒｍｉｎ）／２とすることで、このような特性のリファレンスセルが実現される。
【００６４】
行選択回路２０は、ロウアドレスＲＡに応じて、データ読出時には、選択行のワード線を活性化し、非選択行のワード線を非活性化する。ディジット線ＤＬ１〜ＤＬｎの各々は、データ読出時には非活性化される。これに対して、データ書込時には、行選択回路２０は、ロウアドレスＲＡに応じて、選択行のディジット線を活性化し非選択行のディジット線を非活性化する。ワード線ＷＬ１〜ＷＬｎの各々は、データ書込時には非活性化される。
【００６５】
次に行選択回路２０の構成を説明する。
図２は、行選択回路２０のワード線制御に対応する部分の構成を示す回路図である。
【００６６】
図２を参照して、行選択回路２０は、行デコーダ２１と、ワード線ＷＬごとに配置されたワード線電圧制御回路２５Ｒとを有する。図２においては、第ｉ行（ｉ：１〜ｎの自然数）のワード線ＷＬｉに対応する回路構成が主に示される。
【００６７】
行デコーダ２１は、ロウアドレスＲＡに応じて、行択信号ＲＳＬを選択的に活性化する。たとえば、第ｉ行が選択される場合には、行選択信号ＲＳＬ（ｉ）がＨレベルに設定され、他の行選択信号はＬレベルに設定される。
【００６８】
ワード線電圧制御回路２５Ｒは、正電圧Ｖ１とワード線ＷＬｉとの間に接続されるトランジスタスイッチ２６と、接地電圧ＧＮＤとワード線ＷＬｉとの間に接続されるトランジスタスイッチ２７と、トランジスタスイッチ２６および２７のゲート電圧を制御するための論理ゲート２８とを含む。トランジスタスイッチ２６は、Ｐチャネル型ＭＯＳトランジスタで形成され、トランジスタスイッチ２７は、Ｎチャネル型ＭＯＳトランジスタで形成される。
【００６９】
論理ゲート２８は、制御信号ＲＤと、対応する行選択信号ＲＳＬ（ｉ）とのＮＡＮＤ論理演算結果をトランジスタスイッチ２６および２７の各ゲートへ出力する。制御信号ＲＤは、データ読出時において、選択メモリセルへ電流を通過させるデータ読出期間（以下、「リードセンス動作期間」とも称する）に対応してＨレベルに設定される。トランジスタスイッチ２６および２７は、論理ゲート２８の出力に応答して相補的にオンまたはオフする。
【００７０】
このような構成とすることにより、ワード線ＷＬｉは、第ｉ行が選択されたデータ読出時において正電圧Ｖ１と結合され、それ以外には接地電圧ＧＮＤと結合される。すなわち、正電圧Ｖ１は、活性化時におけるワード線電圧に対応し、接地電圧ＧＮＤは、非活性化時におけるワード線電圧に対応する。詳細は図示しないが、同様の構成が各ワード線に対応して配置される。
【００７１】
図３は、行選択回路２０のディジット線制御に対応する部分の構成を示す回路図である。
【００７２】
図３を参照して、行選択回路２０は、行デコーダ２１と、ディジット線ＤＬごとに配置されたディジット線駆動回路２５Ｗとを有する。図３においても、第ｉ行（ｉ：１〜ｎの自然数）のワード線ＷＬｉに対応する回路構成が主に示される。なお、行デコーダ２１は、ワード線電圧制御回路２５Ｒおよびディジット線駆動回路２５Ｗの間で共有可能である。
【００７３】
ディジット線駆動回路２５Ｗは、正電圧Ｖ１とディジット線ＤＬｉの一端との間に接続されるトランジスタスイッチ２６♯と、接地電圧ＧＮＤとディジット線ＤＬｉとの間に接続されるトランジスタスイッチ２７♯と、トランジスタスイッチ２６♯および２７♯のゲート電圧を制御するための論理ゲート２８♯とを含む。トランジスタスイッチ２６♯は、Ｐチャネル型ＭＯＳトランジスタで形成され、トランジスタスイッチ２７♯は、Ｎチャネル型ＭＯＳトランジスタで形成される。
【００７４】
論理ゲート２８♯は、制御信号ＷＴと、対応する行選択信号ＲＳＬ（ｉ）とのＮＡＮＤ論理演算結果をトランジスタスイッチ２６♯および２７♯の各ゲートへ出力する。制御信号ＷＴは、データ書込時において、データ書込電流の供給期間に対応してＨレベルに設定される。トランジスタスイッチ２６♯および２７♯は、論理ゲート２８♯の出力に応答して相補的にオンまたはオフする。
【００７５】
各ディジット線ＤＬの他端側は接地電圧ＧＮＤと接続されているので、ディジット線ＤＬｉは、第ｉ行が選択されたデータ書込時において正電圧Ｖ１と結合され、それ以外には接地電圧ＧＮＤと結合される。この結果、選択行のディジット線ＤＬにトランジスタスイッチ２６♯の電流駆動能力に応じたデータ書込電流が供給される。ディジット線ＤＬに流されるデータ書込電流の方向は、書込データのレベルによらず一定である。すなわち、このデータ書込電流によって生じる磁界は、選択メモリセルにおいて磁化困難軸方向に作用する。詳細は図示しないが、同様の構成が各ディジット線に対応して配置される。
【００７６】
再び図１を参照して、列選択回路３０は、データ読出時およびデータ書込時の各々において、コラムアドレスＣＡに応じて、列選択信号ＣＳ１〜ＣＳｍの選択列に対応する１つをＨレベルへ活性化するとともに、非選択列の列選択信号をＬレベルへ非活性化する。これに応答して、選択列の列選択ゲートがオンして、選択ビット線とデータ線ＤＳＬとが接続される。列選択回路３０は、データ読出時に、列選択信号ＣＳｒをコラムアドレスＣＡにかかわらずＨレベルへ活性化する。一方、列選択信号ＣＳｒは、データ書込時には、コラムアドレスＣＡにかかわらず非活性化（Ｌレベル）される。
【００７７】
また、ビット線ＢＬ１〜ＢＬｍの各々の両端には、選択列のビット線にデータ書込電流を流すためのビット線ドライバが配置される。
【００７８】
図４は、ビット線ドライバの構成を示す回路図である。図４を参照して、各ビット線の一端および他端にそれぞれ対応して、ビット線ドライバ３１ａおよび３１ｂがそれぞれ配置される。図４においては、第ｊ行（ｉ：１〜ｍの自然数）のビット線ＢＬｊに対応するビット線ドライバの構成が示される。
【００７９】
ビット線ドライバ３１ａは、論理ゲート３２と、ＣＭＯＳインバータを構成するトランジスタ３３および３４とを有する。論理ゲート３２は、ビット線ＢＬｊに対応する列選択信号ＣＳｊおよび書込データＤＩＮのＮＡＮＤ論理演算結果を出力する。トランジスタ３３は、Ｐチャネル型ＭＯＳトランジスタで構成され、ビット線ＢＬｊの一端と正電圧Ｖ１との間に設けられる。トランジスタ３４は、ＮチャネルＭＯＳトランジスタで構成され、ビット線ＢＬｊの一端と接地電圧ＧＮＤとの間に設けられる。トランジスタ３３および３４の各々のゲート電圧は、論理ゲート３２の出力によって制御される。
【００８０】
ビット線ドライバ３１ｂは、論理ゲート３５と、ＣＭＯＳインバータを構成するトランジスタ３６および３７とを有する。論理ゲート３５は、列選択信号ＣＳｊおよび反転された書込データ／ＤＩＮのＮＡＮＤ論理演算結果を出力する。トランジスタ３６は、Ｐチャネル型ＭＯＳトランジスタで構成され、ビット線ＢＬｊの他端と正電圧Ｖ１との間に設けられる。トランジスタ３７は、Ｎチャネル型ＭＯＳトランジスタで構成され、ビット線ＢＬｊの他端と接地電圧ＧＮＤとの間に設けられる。トランジスタ３６および３７の各々のゲート電圧は、論理ゲート３５の出力によって制御される。
【００８１】
ビット線ＢＬｊの非選択時には、論理ゲート３２および３５の出力はＨレベルに設定される。したがって、ビット線ＢＬｊの両端は接地電圧ＧＮＤと接続される。
【００８２】
これに対して、ビット線ＢＬｊの選択時には、ビット線ドライバ３１ａは、ビット線ＢＬｊの一端を書込データＤＩＮのデータレベルに応じて、正電圧Ｖ１および接地電圧ＧＮＤの一方と接続し、ビット線ドライバ３１ｂは、ビット線ＢＬｊの他端を、ビット線ドライバ３１ａと相補的に、正電圧Ｖ１および接地電圧ＧＮＤの他方と接続する。
【００８３】
この結果、選択列のビット線ＢＬには、トランジスタ３３，３４，３６，３７の電流駆動能力に応じたデータ書込電流が供給される。ビット線ＢＬに流されるデータ書込電流の方向は、書込データのレベルに応じて設定される。このデータ書込電流によって生じる磁界は、選択メモリセルにおいて磁化容易軸方向に作用する。詳細は図示しないが、同様の構成が各ビット線に対応して配置される。
なお、データ読出時において、各ビット線ドライバ３１ａ，３１ｂは、対応のビット線ＢＬから電気的に切離されるものとする。
【００８４】
周辺回路４０は、データ線ＤＳＬおよびリファレンスデータ線ＤＳＬｒをそれぞれ通過するメモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの電流差を増幅・検知して読出データＲＤＴを生成するセンスアンプ５０と、ＭＲＡＭデバイス１外部との間でデータ・信号を授受するためのインターフェイス回路５５とを含む。たとえば、センスアンプ５０によって生成された読出データＲＤＴは、インターフェイス回路５５によって駆動された出力データＤＯＵＴとして、ＭＲＡＭデバイス１外部へ出力される。また、ＭＲＡＭデバイス１の動作指示を与えるコマンド制御信号ＣＭＤ、ロウアドレスＲＡおよびコラムアドレスＣＡを示すためのアドレス信号ＡＤＤや、ＭＲＡＭデバイス１への書込データを示す入力データＤＩＮについても、インターフェイス回路５５を介して、ＭＲＡＭデバイス１の内部へ伝達される。
【００８５】
図５は、センスアンプ５０の構成を示す回路図である。
センスアンプ５０は、ノードＮｏおよびデータ線ＤＳＬの間に接続されたＮチャネル型ＭＯＳトランジスタ５１と、ノード／Ｎｏおよびリファレンスデータ線ＤＳＬｒの間に接続されたＮチャネル型ＭＯＳトランジスタ５１ｒと、ノードＮｓｐおよびノードＮｏの間に接続されるＰチャネル型ＭＯＳトランジスタ５２と、ノードＮｓｐおよびノード／Ｎｏの間に接続されるＰチャネル型ＭＯＳトランジスタ５２ｒと、正電圧Ｖ１およびノードＮｓｐの間に接続されるＰチャネル型ＭＯＳトランジスタ５３とを有する。センスアンプ５０の電源電圧は、正電圧Ｖ１とは独立した電圧とすることも可能である。
【００８６】
トランジスタ５２および５２ｒの各ゲートは、ノードＮｏと接続される。トランジスタ５２および５２ｒは、カレントミラーを構成し、ノードＮｏおよび／Ｎｏの各々に対して、同一電流を供給しようとする。
【００８７】
トランジスタ５１および５１ｒの各ゲートには、所定の基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆはトンネル磁気抵抗素子中のトンネル膜（絶縁膜）の信頼性等を考慮して、たとえば約４００ｍＶ程度に設定される。これにより、過電圧印加によるメモリセル破壊を回避して、動作信頼性を向上できる。
【００８８】
トランジスタ５１および５１ｒは、データ線ＤＳＬおよびリファレンスデータ線ＤＳＬｒを基準電圧Ｖｒｅｆ以下に維持するとともに、データ線ＤＳＬおよびリファレンスデータ線ＤＳＬｒの通過電流差を増幅して、ノードＮｏおよび／Ｎｏ間の電圧差に変換する。この結果、ノードＮｏおよび／Ｎｏの間における電圧差ΔＶは、選択メモリセルの記憶データに応じた極性を有する。したがって、ノードＮｏの電圧に基づいて、読出データＲＤＴを生成できる。
【００８９】
トランジスタ５３のゲートへは、リードセンス動作期間に合わせてＬレベルへ活性化されるセンスイネーブル信号／ＳＥが入力される。トランジスタ５３は、センスイネーブル信号／ＳＥの活性化（Ｌレベル）に応答して動作電流を供給して、センスアンプ５０を動作させる。
【００９０】
コントロール回路６０は、インターフェイス回路５５へ入力されたコマンド制御信号ＣＭＤ等に応じて、ＭＲＡＭデバイス１の内部動作を制御するための機能部分を総括的に表記したものである。
【００９１】
周辺回路４０およびコントロール回路６０には、ＭＲＡＭデバイス１の全体動作を制御するためのロジック回路部分が含まれている。当該ロジック回路部分は、高速動作が要求されることから、しきい値電圧の小さい（Ｎチャネル型ではしきい値電圧の低い）トランジスタＴＬによって構成されている。あるいは、このようなトランジスタＴＬは、ＭＲＡＭデバイス１と同一チップ上に配置されたロジック回路部分に存在する。
【００９２】
これに対して、インターフェイス回路５５等においては、入力バッファおよび出力バッファ部分での貫通電流やリーク電流を防止するために、しきい値電圧の大きい（Ｎチャネル型ではしきい値電圧の高い）トランジスタＴＨが配置されている。
【００９３】
トランジスタＴＬおよびＴＨはいずれもＭＯＳトランジスタ（電界効果型トランジスタ）で形成される。ＭＯＳトランジスタのしきい値電圧は、トランジスタの基板に注入される不純物濃度や、ゲート下に形成される酸化膜膜厚の調整によって、異なるレベルへ設計することが可能である。
【００９４】
実施の形態１に従う構成においては、非選択行のアクセストランジスタＡＴＲ，ＡＴＲｒでのオフリーク電流を抑制するために、各メモリセルＭＣおよびリファレンスセルＲＭＣを構成するアクセストランジスタＡＴＲ，ＡＴＲｒを、しきい値電圧の大きいＭＯＳトランジスタによって構成する。
【００９５】
たとえば、アクセストランジスタＡＴＲ，ＡＴＲｒを、インターフェイス回路５５で用いられるしきい値電圧の大きいトランジスタＴＨと同様に設計すれば、ＭＲＡＭデバイス１全体すなわちチップ全体でのトランジスタの種類を増やすことなく、すなわち工程数を新たに増加させることなく、オフリーク電流を防止するための構成を実現することができる。
【００９６】
このような構成によれば、アクセストランジスタＡＴＲ，ＡＴＲｒは、しきい値電圧の大きいＭＯＳトランジスタで構成されるが、同一チップ上には、同様のしきい値電圧を有するＭＯＳトランジスタおよび、高速動作が要求される回路部分に配置された、より小さいしきい値電圧を有するＭＯＳトランジスタが存在している。
【００９７】
なお、ディジット線駆動回路２５Ｗ中のトランジスタ２６♯、ならびにビット線ドライバ３１ａ，３１ｂ中のトランジスタ３３、３４、３６および３７についても、十分なデータ書込電流を供給するために、しきい値電圧の小さいトランジスタＴＬによって構成する必要がある。もし、これらのトランジスタを、しきい値電圧の大きいトランジスタＴＨで構成した場合には、十分なデータ書込電流を供給するために、トランジスタサイズの増大や電源電圧（正電圧Ｖ１）の上昇が必要になるからである。この場合には、回路面積の増加や消費電力の増大といったデメリットが生じてしまう。
【００９８】
同様に、センスアンプ５０中のトランジスタ５１，５１ｒ，５２，５２ｒ，５３についても、データ読出動作を高速化するために、しきい値電圧の小さいトランジスタＴＬによって構成する必要がある。言換えれば、これらのトランジスタを、しきい値電圧の大きいトランジスタＴＨで構成すると、データ読出の高速性が損なわれてしまう。
【００９９】
図６は、実施の形態１に従うデータ読出時における、アクセストランジスタのゲート電圧および通過電流を説明する動作波形図である。
【０１００】
図６を参照して、リードセンス動作期間以外においては、各ワード線ＷＬは非活性化されて接地電圧ＧＮＤに設定される。これに応じて、各アクセストランジスタＡＴＲ，ＡＴＲｒのゲート電圧Ｖｇ（ＡＴＲ）が接地電圧ＧＮＤに設定される。各アクセストランジスタＡＴＲ，ＡＴＲｒのソース電圧は対応するソース線によって接地電圧ＧＮＤに固定されているので、ゲート電圧は、そのままゲート・ソース間電圧を示している。
【０１０１】
各アクセストランジスタＡＴＲ，ＡＴＲｒは、ゲート・ソース間電圧が０［Ｖ］であるためターンオフされるが、しきい値電圧に応じたオフリーク電流Ｉｏｆｆが生じてしまう。図６においては、ソース電圧およびゲート電圧が接地電圧ＧＮＤ（０［Ｖ］）のときの、トランジスタＴＨおよびＴＬのそれぞれのオフリーク電流をＩｏｆｆ（ＴＨ）およびＩｏｆｆ（ＴＬ）で示している。
【０１０２】
データ読出動作が開始されると、リードセンス動作期間において、選択行のワード線ＷＬは、活性化されて、ゲート電圧Ｖｇ（ＡＴＲ）が接地電圧ＧＮＤから正電圧Ｖ１へ上昇する。これにより、ゲート・ソース間電圧がＶ１となってしきい値電圧を超えるので、選択行のアクセストランジスタはターンオンされ、その通過電流Ｉ（ＡＴＲ）は、メモリセル電流に相当する電流Ｉｏｎに変化する。すなわち、正電圧Ｖ１は、しきい値電圧の高いＮチャネル型ＭＯＳトランジスタＴＨを十分にターンオン可能なレベルに設定する必要がある。
【０１０３】
これに対して、非選択行のワード線ＷＬは、非活性状態を維持して、ゲート電圧Ｖｇ（ＡＴＲ）は接地電圧ＧＮＤに維持される。したがって、非選択行のアクセストランジスタは、オフ状態を維持して、その通過電流Ｉ（ＡＴＲ）もオフリーク電流Ｉｏｆｆ（ＴＨ）に維持される。
【０１０４】
このように、アクセストランジスタＡＴＲ，ＡＴＲｒをしきい値電圧の高いＮチャネル型ＭＯＳトランジスタで構成することにより、リードセンス動作期間において、メモリセル電流とともに選択ビット線を通過してしまうオフリーク電流を抑制できる。すなわち、アクセストランジスタＡＴＲをしきい値電圧の大きいＭＯＳトランジスタで構成することにより、このオフリーク電流を、しきい値電圧の小さいＭＯＳトランジスタをアクセストランジスタＡＴＲ，ＡＴＲｒに適用した場合のオフリーク電流Ｉｏｆｆ（ＴＬ）よりも低くすることができる。
【０１０５】
この結果、選択ビット線を通過するメモリセル電流に対して、非選択メモリセルで生じたオフリーク電流が与える影響を抑制することができる。同様の効果は、基準電流を生成するリファレンスセルＲＭＣにおいても享受される。したがって、選択ビット線およびリファレンスビット線をそれぞれ通過するメモリセル電流および基準電流の電流差が選択メモリセルおよびリファレンスセルの電気抵抗差を精密に反映するようになり、データ読出マージンが向上する。
【０１０６】
［実施の形態２］
実施の形態２においては、アクセストランジスタのゲート電圧制御によってオフリーク電流を抑制する構成について説明する。
【０１０７】
図７は、実施の形態２に従う行選択回路のワード線制御に対応する部分の構成を示す回路図である。実施の形態２においては、行選択回路２０の構成のみが実施の形態１と異なる。その他の部分の構成は、実施の形態１と基本的に同様であるが、後の説明で明らかになるように、アクセストランジスタＡＴＲ，ＡＴＲｒのしきい値電圧を、オフリーク電流を特に考慮して設計する必要がない。
【０１０８】
図７を参照して、実施の形態２に従う行選択回路は、図２に示した実施の形態１に従う行選択回路と比較して、ワード線電圧制御回路２５Ｒに代えてワード線電圧制御回路７０がワード線ＷＬごとに配置されている点が異なる。図７においても、第ｉ行のワード線ＷＬｉに対応するワード線電圧制御回路の構成が示されている。
【０１０９】
ワード線電圧制御回路７０は、正電圧Ｖ１とワード線ＷＬｉとの間に接続されたトランジスタスイッチ７１と、接地電圧ＧＮＤとワード線ＷＬｉとの間に接続されたトランジスタスイッチ７２と、負電圧Ｖ２とワード線ＷＬｉとの間に接続されたトランジスタスイッチ７３とを有する。負電圧Ｖ２は、負電圧発生回路８０によって生成される。トランジスタスイッチ７１はＰチャネル型ＭＯＳトランジスタで構成され、トランジスタスイッチ７２および７３はＮチャネル型ＭＯＳトランジスタで構成される。
【０１１０】
ワード線電圧制御回路７０は、さらに、トランジスタスイッチ７１のゲート電圧を制御するための論理ゲート７４と、トランジスタスイッチ７２のゲート電圧を制御するためのインバータ７５と、トランジスタスイッチ７３のゲート電圧を制御するための論理ゲート７６、インバータ７７およびレベル変換回路７８とを有する。
【０１１１】
論理ゲート７４は、制御信号ＲＤと行選択信号ＲＳＬ（ｉ）とのＮＡＮＤ論理演算結果をトランジスタスイッチ７１のゲートに出力する。インバータ７５は、制御信号ＲＤを反転してトランジスタスイッチ７２のゲートへ与える。インバータ７７は行選択信号ＲＳＬ（ｉ）を反転する。論理ゲート７６は、インバータ７７によって反転された行選択信号ＲＳＬ（ｉ）と制御信号ＲＤとのＮＡＮＤ論理演算結果を出力する。
【０１１２】
レベル変換回路７８は、論理ゲート７６の出力電圧をレベル変換して、トランジスタスイッチ７３のゲートへ出力する。具体的には、レベル変換回路７８は、論理ゲート７６の出力がＬレベルのときには、トランジスタスイッチ７３のゲート電圧を負電圧Ｖ２に設定する。これに応答して、トランジスタスイッチ７３が確実にターンオフされる。一方、レベル変換回路７８は、論理ゲート７６の出力がＨレベルのときには、トランジスタスイッチ７３のゲート電圧を正電圧Ｖ１に設定し、トランジスタスイッチ７３がターンオンする。なお、レベル変換回路７８には一般的な回路構成を適用できるので、レベル変換回路７８の詳細な説明は省略する。
【０１１３】
したがって、リードセンス動作期間以外においては、トランジスタスイッチ７２がオンして、ワード線ＷＬｉは接地電圧ＧＮＤと接続される。これに対して、リードセンス動作期間では、第ｉ行が選択行である場合にはトランジスタスイッチ７１がオンし、第ｉ行が非選択行である場合にはトランジスタスイッチ７３がオンする。
【０１１４】
この結果、リードセンス動作期間以外では各ワード線は、接地電圧ＧＮＤに設定される。リードセンス動作期間においては、選択行のワード線は正電圧Ｖ１に設定され、非選択のワード線は負電圧Ｖ２に設定される。このように、実施の形態２に従う構成においては、リードセンス動作期間において、選択行のワード線および非選択行のワード線は、アクセストランジスタＡＴＲ，ＡＴＲｒのソース電圧すなち接地電圧ＧＮＤ（０［Ｖ］）を基準として、互いに極性の異なる正電圧Ｖ１および負電圧Ｖ２にそれぞれ設定される。
【０１１５】
図８は、実施の形態２に従うデータ読出時におけるアクセストランジスタのゲート電圧および通過電流を説明する動作波形図である。
【０１１６】
図８を参照して、リードセンス動作期間以外においては、各ワード線ＷＬが非活性化されるので、各アクセストランジスタＡＴＲ，ＡＴＲｒのゲート電圧Ｖｇ（ＡＴＲ）は接地電圧ＧＮＤに設定される。この結果、各アクセストランジスタＡＴＲ，ＡＴＲｒは、ゲート・ソース間電圧が０［Ｖ］であるためターンオフされ、しきい値電圧に応じたオフリーク電流Ｉｏｆｆが流れる。
【０１１７】
データ読出動作が開始されると、リードセンス動作期間において、選択行のワード線ＷＬは活性化されて、アクセストランジスタＡＴＲ，ＡＴＲｒのゲート電圧Ｖｇ（ＡＴＲ）が接地電圧ＧＮＤから正電圧Ｖ１へ上昇する。これに伴い、図６で説明したのと同様に、選択行のアクセストランジスタはターンオンされて、その通過電流Ｉ（ＡＴＲ）は、メモリセル電流に相当する電流Ｉｏｎに変化する。なお、正電圧Ｖ１については、アクセストランジスタＡＴＲ，ＡＴＲｒのしきい値電圧を考慮して設定する必要がある。
【０１１８】
これに対して、非選択行のワード線ＷＬは負電圧Ｖ２と接続されるので、対応するアクセストランジスタＡＴＲ，ＡＴＲｒのゲート電圧Ｖｇ（ＡＴＲ）も負電圧Ｖ２に設定される。この結果、非選択行のアクセストランジスタＡＴＲ，ＡＴＲｒは、ゲート・ソース間電圧が負となって逆バイアスされる。これにより、リードセンス動作期間において、非選択行のアクセストランジスタに生じるオフリーク電流を抑制することができる。このような構成とすることにより、アクセストランジスタＡＴＲ，ＡＴＲｒのしきい値電圧を大きく設定しなくても、オフリーク電流を抑制することが可能となる。一般的には、Ｎチャネル型ＭＯＳトランジスタでは、ゲート電圧を０．１Ｖ低下させると、リーク電流が約１／１０程度まで減少する。
【０１１９】
この結果、選択ビット線を通過するメモリセル電流へ非選択メモリセルで生じたオフリーク電流が与える影響を抑制することができる。同様の効果は、基準電流を生成するリファレンスセルＲＭＣにおいても享受される。
【０１２０】
したがって、選択ビット線およびリファレンスビット線をそれぞれ通過するメモリセル電流および基準電流の電流差が選択メモリセルおよびリファレンスセルの電気抵抗差を精密に反映するようになり、データ読出マージンが向上する。
【０１２１】
なお、図８に示すように、リードセンス動作時間以外においては、アクセストランジスタＡＴＲのゲートに対して、負電圧Ｖ２ではなく接地電圧ＧＮＤを供給する構成としている。これにより、負電圧Ｖ２を発生するための負電圧発生回路８０の電力消費を抑制することができる。
【０１２２】
また、負電圧の印加時において、各ワード線およびアクセストランジスタＡＴＲ，ＡＴＲｒのゲートは、他のノードとの簡で短絡電流を相対的に生じやすくなっている。短絡電流が生じると、電源電圧レベルの低下による誤動作やデータ読出動作以外（特に待機時）での電力消費の増加などの致命的な欠陥が生じる可能性がある。したがって、負電圧の供給期間をオフリーク電流の抑制が必要とされるリードセンス動作期間のみに限定することにより、データ読出マージンの向上およびデータ読出時以外での短絡電流の発生防止による動作信頼性向上とを両立することができる。
【０１２３】
［実施の形態３］
実施の形態３においては、アクセストランジスタＡＴＲのソース電圧制御によってオフリーク電流を抑制する構成について説明する。
【０１２４】
図９は、実施の形態３に従うソース線電圧制御回路の構成を示す回路図である。
【０１２５】
実施の形態３に従う構成においては、図９に示されるソース線電圧制御回路９０がソース線ＳＬごとに配置される点が、実施の形態１と異なる。その他の部分の構成は、実施の形態１と基本的に同様であるが、後の説明で明らかになるように、アクセストランジスタＡＴＲ，ＡＴＲｒのしきい値電圧を、オフリーク電流を特に考慮して設計する必要がない。
【０１２６】
ソース線電圧制御回路９０は、行デコーダ２１による行選択結果、すなわち行選択信号ＲＳＬに応じて、対応するソース線ＳＬの電圧を制御する。図９においても、第ｉ行に対応するソース線電圧制御回路の構成が代表的に示される。
【０１２７】
ソース線電圧制御回路９０は、接地電圧ＧＮＤとソース線ＳＬｉとの間に接続されたトランジスタスイッチ９１と、正電圧Ｖ３とソース線ＳＬｉとの間に接続されたトランジスタスイッチ９２とを有する。トランジスタスイッチ９１および９２の各々は、Ｎチャネル型ＭＯＳトランジスタで構成される。
【０１２８】
ソース線電圧制御回路９０は、さらに、制御信号ＲＤと行選択信号ＲＳＬ（ｉ）のＮＡＮＤ論理演算結果を出力する論理ゲート９３と、論理ゲート９３の出力を反転するインバータ９４とを有する。論理ゲート９３の出力はトランジスタスイッチ９１のゲートへ入力され、インバータ９４の出力はトランジスタスイッチ９２のゲートに入力される。この結果、トランジスタスイッチ９１および９２は、相補にオン・オフする。
【０１２９】
したがって、トランジスタスイッチ９１は、リードセンス動作期間において、対応するメモリセル行が選択行である場合にオンする。リードセンス動作期間以外およびリードセンス動作期間であっても対応する行が非選択行である場合には、トランジスタスイッチ９２がオンする。
【０１３０】
図１０は、実施の形態３に従うデータ読出時におけるアクセストランジスタのゲート電圧および通過電流を説明する動作波形図である。
【０１３１】
図１０を参照して、リードセンス動作期間以外においては、図６および図８と同様に、各ワード線ＷＬが非活性化されて、各アクセストランジスタＡＴＲ，ＡＴＲｒのゲート電圧Ｖｇ（ＡＴＲ）は接地電圧ＧＮＤに設定される。また、ソース線電圧制御回路９０は、各ソース線ＳＬを接地電圧ＧＮＤと接続する。この結果、各アクセストランジスタＡＴＲ，ＡＴＲｒは、ゲート・ソース間電圧Ｖｇｓ（ＡＴＲ）が０［Ｖ］であるためターンオフされ、しきい値電圧に応じたオフリーク電流Ｉｏｆｆが流れる。
【０１３２】
データ読出動作が開始されると、リードセンス動作期間において、選択行のワード線ＷＬは活性化されて、アクセストランジスタＡＴＲ，ＡＴＲｒのゲート電圧Ｖｇ（ＡＴＲ）が接地電圧ＧＮＤから正電圧Ｖ１へ上昇する。選択行においては、ソース線電圧制御回路９０は、対応するソース線ＳＬを接地電圧ＧＮＤに維持するので、ゲート・ソース間電圧Ｖｇｓ（ＡＴＲ）はＶ１（＞０）へ変化する。これに応じて、選択行のアクセストランジスタは、図６で説明したのと同様にターンオンされて、その通過電流Ｉ（ＡＴＲ）は、メモリセル電流に相当する電流Ｉｏｎに変化する。なお、正電圧Ｖ１については、アクセストランジスタＡＴＲ，ＡＴＲｒのしきい値電圧を考慮して設定する必要がある。
【０１３３】
一方、リードセンス期間において、非選択行のワード線ＷＬは、非活性化されて接地電圧ＧＮＤを維持する。非選択行においては、ソース線電圧制御回路９０は、各ソース線ＳＬを正電圧Ｖ３と接続するので、ゲート・ソース間電圧Ｖｇｓ（ＡＴＲ）＝−Ｖ３へ変化して、アクセストランジスタＡＴＲ，ＡＴＲｒは逆バイアスされる。すなわち、正電圧Ｖ３は、非活性化時のワード線電圧を考慮して、アクセストランジスタＡＴＲ，ＡＴＲｒを逆バイアス可能なレベルに設定される。これにより、リードセンス動作期間において、非選択行のアクセストランジスタに生じるオフリーク電流を抑制することができる。
【０１３４】
このように、リードセンス動作期間における非選択のソース線の電圧切換によって、アクセストランジスタＡＴＲ，ＡＴＲｒを逆バイアスする。これにより、リードセンス動作期間における非選択のアクセストランジスタＡＴＲ，ＡＴＲｒに生じるオフリーク電流を抑制することができる。同様の効果は、基準電流を生成するリファレンスセルＲＭＣにおいても享受される。
【０１３５】
このような構成とすることにより、アクセストランジスタＡＴＲのしきい値電圧を大きく設定しなくても、オフリーク電流を抑制して、選択ビット線を通過するメモリセル電流へ非選択メモリセルで生じたオフリーク電流が与える影響を抑制することができる。
【０１３６】
したがって、選択ビット線およびリファレンスビット線をそれぞれ通過するメモリセル電流および基準電流の電流差が選択メモリセルおよびリファレンスセルの電気抵抗差を精密に反映するようになり、データ読出マージンが向上する。
【０１３７】
また、実施の形態１から３に示した構成およびそれらの組合せは、図２に
示したいわゆる「開放型ビット線構成」のメモリアレイのみでなく、その他の構成のメモリアレイへ適用が可能である。
【０１３８】
図１１には、本願発明の適用が可能なメモリアレイの他の構成例として、いわゆう「折返し型ビット線構成」のメモリアレイの構成が示される。
【０１３９】
図１１に示したメモリアレイ構成においては、複数のリファレンスセルＲＭＣは、メモリセルＭＣとの間でメモリセル列を共有するように、リファレンスセル行１２を形成して配置される。すなわち、メモリセルＭＣの行（メモリセル行）と、リファレンスセル行１２とは独立である。
【０１４０】
リファレンスセルＲＭＣは、図２で説明したのと同様に実現され、直列に接続された基準抵抗素子ＴＭＲｒおよびアクセストランジスタＡＴＲｒを有する。なお、リファレンスセル行を設ける構成においては、ワード線ＷＬが、メモリセルＭＣとリファレンスセルＲＭＣとの間で独立に設けられるので、リファレンスセルＲＭＣをメモリセルＭＣと同様の設計とした上で、リファレンスセル用のワード線の活性化時の電圧を、メモリセル用のワード線とは異なるレベルに設定することによっても、望ましい特性のリファレンスセルが実現される。
【０１４１】
ｎ個のメモリセル行にそれぞれ対応して、ワード線ＷＬ１〜ＷＬｎおよびディジット線ＤＬ１〜ＤＬｎが設けられ、リファレンスセル行１２に対応して、リファレンスワード線ＷＬｒ０，ＷＬｒ１およびリファレンスソース線ＳＬｒ０，ＳＬｒ１が設けられる。なお、すでに説明したように、リファレンスセルＲＭＣへはデータ書込の必要がないので、リファレンスセル行１２に対応するディジット線は、特に配置の必要がない。
【０１４２】
メモリセルＭＣおよびリファレンスセルＲＭＣで共有されるｍ個のメモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍが配置される。ビット線対ＢＬＰ１〜ＢＬＰｍは、相補のビット線ＢＬＡ１，ＢＬＢ１〜ＢＬＡｍ，ＢＬＢｍによってそれぞれ構成される。以下においては、ビット線ＢＬＡ１〜ＢＬＡｍを単にビット線ＢＬＡとも総称し、ビット線ＢＬＢ１〜ＢＬＢｍを単にビット線ＢＬＢとも総称する。
【０１４３】
メモリセルＭＣは、１行ごとにビット線ＢＬＡ１〜ＢＬＡｍおよびＢＬＢ１〜ＢＬＢｍのいずれか一方と結合される。奇数行（たとえば第１行）に属するメモリセルＭＣは、ビット線ＢＬＡ１〜ＢＬＡｍと結合され、偶数行（たとえば第２行）に属するメモリセルＭＣは、ビット線ＢＬＢ１〜ＢＬＢｍと接続される。
【０１４４】
各メモリセル列において、ゲートがリファレンスワード線ＷＬｒ０と接続されたアクセストランジスタＡＴＲｒを有するリファレンスセルＲＭＣは、ビット線ＢＬＡとリファレンスソース線ＳＬｒ０の間に接続される。これに対して、ゲートがリファレンスワード線ＷＬｒ１と接続されたアクセストランジスタＡＴＲｒを有するリファレンスセルＲＭＣは、ビット線ＢＬＢとリファレンスソース線ＳＬｒ１の間に接続される。データ読出時のリードセンス動作期間において、リファレンスワード線ＷＬｒ０は偶数行の選択時に活性化され、リファレンスワード線ＷＬｒ１は奇数行の選択時に活性化される。
【０１４５】
さらに、メモリアレイ１０の隣接領域に、ｍ個のメモリセル列によって共有されるデータ線対ＤＳＰが配置される。データ線対ＤＳＰは、相補のデータ線ＤＳＡおよびＤＳＢから構成される。センスアンプ５０は、データ線ＤＳＡおよびＤＳＢの通過電流差を増幅・検知して読出データＲＤＴを生成する。
【０１４６】
列選択ゲートＣＳＧ１〜ＣＳＧｍは、ビット線ＢＬＡ１，ＢＬＢ１〜ＢＬＡｍ，ＢＬＢｍとデータ線ＤＬＡ，ＤＬＢとの間にそれぞれ対応して設けられ、列選択信号ＣＳ１〜ＣＳｍにそれぞれ応答してオン・オフする。たとえば、列選択ゲートＣＳＧ１は、ビット線ＢＬＡ１，ＢＬＢ１とデータ線ＤＬＡ，ＤＬＢの間にそれぞれ接続され、各々が列選択信号ＣＳ１に応答してオン・オフする２個のトランジスタスイッチを有する。
【０１４７】
データ読出時に、選択行のワード線、選択行に対応するリファレンスワード線および選択列の列選択信号を活性化することによって、選択列の相補ビット線ＢＬＡおよびＢＬＢは、選択メモリセルおよび対応するリファレンスセルの一方ずつを介して、選択行のソース線および対応するリファレンスソース線と接続される。さらに、選択列の相補ビット線ＢＬＡおよびＢＬＢは、相補データ線ＤＳＡおよびＤＳＢをそれぞれ介して、センスアンプ５０へ接続される。したがって、図２に示したメモリアレイと同様の原理に基づいて、選択列の相補ビット線ＢＬＡおよびＢＬＢの通過電流差に基づいて、データ読出を実行することができる。
【０１４８】
このような折返し型ビット線構成に従えば、メモリセル電流および基準電流がそれぞれ流れるビット線同士が近接しているので、ノイズの影響がこれらのビット線の双方にほぼ等しく現われる。したがって、データ読出マージンの大きい高精度のデータ読出を実現することができる。
【０１４９】
図１１に示したメモリアレイ構成に対しても、アクセストランジスタＡＴＲ，ＡＴＲｒの各々のしきい値電圧の設計を実施の形態１と同様にすることができる。また、リファレンスワード線ＷＬｒ０，ＷＬｒ１の各々に対して、ワード線ＷＬ１〜ＷＬｎの各々と同様に、図８に示したワード線制御回路を配置すれば、実施の形態２で説明した効果を享受できる。あるいは、リファレンスソース線ＳＬｒ０，ＳＬｒ１の各々に対して、ソース線ＳＬ１〜ＳＬｎの各々と同様に図１０に示したワード線電圧制御回路を配置することで、実施の形態３で説明した効果を享受できる。
【０１５０】
なお、実施の形態１から実施の形態３に示した構成は、互いに組合せて適用することが可能である。たとえば、実施の形態１と、実施の形態２および３の少なくとも一方とを組合せて、しきい値電圧の大きいＭＯＳトランジスタを用いてアクセストランジスタのオフリーク電流を物理的に抑制した上で、電圧制御を組合せて適用してオフリーク電流をさらに抑制する構成とすることもできる。あるいは、実施の形態２および３を組合せて、非選択行のアクセストランジスタのゲート電圧およびソース電圧の両方を制御することによって、しきい値電圧の小さいＭＯＳトランジスタをアクセストランジスタに用いた場合にも、オフリーク電流を抑制する構成とすることもできる。
【０１５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
請求項１および３に記載の薄膜磁性体記憶装置は、アクセス素子（アクセストランジスタ）として用いられる電界効果型トランジスタのしきい値電圧が大きいので、非選択行のアクセストランジスタに生じるオフリーク電流を抑制できる。この結果、選択されたビット線がデータ読出対象に選択されたメモリセルの電気抵抗を精密に反映するようになり、データ読出マージンが向上する。
【０１５３】
請求項２に記載の薄膜磁性体記憶装置は、同一チップ上に作製されるトランジスタの種類を増やすことなく、アクセス素子（アクセストランジスタ）をしきい値電圧の大きい電界効果型トランジスタによって構成できる。しかがって、請求項１に記載の薄膜磁性体記憶装置が奏する効果を、工程数を新たに増加させることなく享受することができる。
【０１５４】
請求項４および５に記載の薄膜磁性体記憶装置は、十分なデータ書込電流を供給するために、トランジスタサイズの増大による回路面積の増加や電源電圧の上昇による消費電力の増大を招くことなく、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【０１５５】
請求項６に記載の薄膜磁性体記憶装置は、データ読出速度の低下を招くことなく、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【０１５６】
請求項７および８に記載の薄膜磁性体記憶装置は、ワード線の電圧制御、すなわちアクセス素子（アクセストランジスタ）のゲート電圧制御によって、非選択行のアクセストランジスタを逆バイアスして、そのオフリーク電流を抑制できる。この結果、選択されたビット線がデータ読出対象に選択されたメモリセルの電気抵抗を精密に反映するようになり、データ読出マージンが向上する。
【０１５７】
請求項９および１０に記載の薄膜磁性体記憶装置は、データ読出期間以外においては、各ワード線を固定電圧に設定する。この結果、ワード線およびアクセストランジスタのゲートと他のノードとの間でに短絡電流が生じる危険性を相対的に低下できる。したがって、請求項７に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作信頼性の向上を図ることができる。
【０１５８】
請求項１１から１３に記載の薄膜磁性体記憶装置は、ソース線の電圧制御、すなわちアクセス素子（アクセストランジスタ）のソース電圧制御によって、非選択行のアクセストランジスタを逆バイアスして、そのオフリーク電流を抑制できる。この結果、選択されたビット線がデータ読出対象に選択されたメモリセルの電気抵抗を精密に反映するようになり、データ読出マージンが向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＭＲＡＭデバイスの構成を示すブロック図である。
【図２】実施の形態１に従う行選択回路のワード線制御に対応する部分の構成を示す回路図である。
【図３】行選択回路のディジット線制御に対応する部分の構成を示す回路図である。
【図４】ビット線ドライバの構成を示す回路図である。
【図５】図１に示されたセンスアンプの構成を示す回路図である。
【図６】実施の形態１に従うデータ読出時におけるアクセストランジスタのゲート電圧および通過電流を説明する動作波形図である。
【図７】実施の形態２に従う行選択回路のワード線制御に対応する部分の構成を示す回路図である。
【図８】実施の形態２に従うデータ読出時におけるアクセストランジスタのゲート電圧および通過電流を説明する動作波形図である。
【図９】実施の形態３に従うソース線電圧制御回路の構成を示す回路図である。
【図１０】実施の形態３に従うデータ読出時におけるアクセストランジスタのゲート電圧および通過電流を説明する動作波形図である。
【図１１】本願発明の適用が可能なメモリアレイの他の構成例を示す回路図である。
【図１２】ＭＴＪメモリセルのデータ記憶原理を説明する概念図である。
【図１３】データ書込動作時にＭＴＪメモリセルへ印加されるデータ書込磁界を説明する概念図である。
【図１４】ＭＴＪメモリセルで構成されたメモリセルアレイにおけるデータ書込配線の配置を示す概念図である。
【図１５】ＭＴＪメモリセルからのデータ読出構成を説明する概念図である。
【図１６】ＭＴＪメモリセルによって構成されたメモリアレイからのデータ読出構成を示す回路図である。
【符号の説明】
１　ＭＲＡＭデバイス、１０　メモリアレイ、１１　リファレンスセル列、１２　リファレンスセル行、２０　行選択回路、２１　行デコーダ、２５Ｒ　ワード線電圧制御回路、２５Ｗ　ディジット線駆動回路、２６，２７，２６♯，２７♯，３３，３４，３６，３７，５１，５１ｒ，５２，５２ｒ，５３，７１，７２，７３，９１，９２　ＭＯＳトランジスタ、３１ａ，３１ｂ　ビット線ドライバ、４０　周辺回路、５０　センスアンプ、５５　インターフェイス回路、７０　ワード線電圧制御回路、８０　負電圧発生回路、９０　ソース線電圧制御回路、ＡＴＲ，ＡＴＲｒ　アクセストランジスタ、ＢＬ１〜ＢＬｍ，ＢＬＡ１，ＢＬＢ１〜ＢＬＡｍ，ＢＬＢｍ　ビット線、ＢＬｒ　リファレンスビット線、ＤＬ１〜ＤＬｎ　ディジット線、ＤＳＬｒ　リファレンスデータ線、ＤＳＡ，ＤＳＰ，ＤＳＬ　データ線、ＧＮＤ　接地電圧、Ｉｏｆｆ，Ｉｏｆｆ（ＴＨ），Ｉｏｆｆ（ＴＬ）　オフリーク電流、ＭＣ　ＭＴＪメモリセル、ＲＡ　ロウアドレス、ＲＤ制御信号、ＲＤＴ　読出データ、ＲＭＣ　リファレンスセル、ＲＳＬ（ｉ）　行選択信号、ＳＬ１〜ＳＬｎ，ＳＬｉ　ソース線、ＳＬｒ０，ＳＬｒ１　リファレンスソース線、ＴＨ　トランジスタ（しきい値電圧大）、ＴＬ　トランジスタ（しきい値電圧小）、ＴＭＲ　トンネル磁気抵抗素子、ＴＭＲｒ　基準抵抗素子、Ｖ１，Ｖ３　正電圧、Ｖ２　負電圧、Ｖｇ（ＡＴＲ）　ゲート電圧、Ｖｇｓ（ＡＴＲ）　ゲート・ソース間電圧（アクセストランジスタ）、ＷＬ１〜ＷＬｎ，ＷＬｉ　ワード線、ＷＬｒ０，ＷＬｒ１　リファレンスワード線。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a thin-film magnetic storage device, and more particularly, to a thin-film magnetic storage device including a memory cell having a magnetic tunnel junction (MTJ).
[0002]
[Prior art]
In recent years, an MRAM (Magnetic Random Access Memory) device has attracted attention as a storage device capable of storing nonvolatile data with low power consumption. An MRAM device is a storage device that performs nonvolatile data storage using a plurality of thin-film magnetic materials formed in a semiconductor integrated circuit, and enables random access to the thin-film magnetic materials.
[0003]
FIG. 12 is a conceptual diagram illustrating the data storage principle of a memory cell having a magnetic tunnel junction (hereinafter, also simply referred to as “MTJ memory cell”).
[0004]
Referring to FIG. 12, the MTJ memory cell includes a tunnel magnetoresistive element TMR having a magneto-resistive (MR) effect in which the electric resistance of a substance changes according to the magnetization direction of a magnetic material. The tunneling magneto-resistance element TMR is characterized in that a remarkable MR effect is obtained even at room temperature and has a high MR ratio (electric resistance ratio according to the magnetization direction).
[0005]
Tunnel magnetoresistive element TMR includes ferromagnetic films 201 and 202 and an insulating film (tunnel film) 203. In the tunnel magnetoresistive element TMR, the magnitude of the tunnel current flowing through the insulating film 203 sandwiched between the ferromagnetic films 201 and 202 depends on the spin direction of electrons determined by the magnetization direction of the ferromagnetic films 201 and 202. Change. Since the number of states that the spin electrons can take in the ferromagnetic films 201 and 202 differs depending on the magnetization direction, when the magnetization directions of the ferromagnetic films 201 and 202 are the same, the tunnel current becomes large, and the magnetizations of the two become large. When the direction is reverse, the tunnel current becomes small.
[0006]
By utilizing this phenomenon, the magnetization direction of the ferromagnetic film 201 is fixed, while the magnetization direction of the ferromagnetic film 202 is changed in accordance with the stored data. That is, by detecting the electric resistance of the tunneling magneto-resistance element TMR, the tunneling magneto-resistance element TMR can be used as a memory cell for storing 1-bit data. The magnetization direction of the ferromagnetic film 201 is fixed by an antiferromagnetic material or the like, and is generally called a “spin valve”.
[0007]
In the following, the ferromagnetic film 201 having a fixed magnetization direction is also referred to as a fixed magnetization film 201, and the ferromagnetic film 202 having a magnetization direction corresponding to stored data is also referred to as a free magnetization film 202. I do.
[0008]
In order to realize a high-density memory device, it is desirable to arrange MTJ memory cells formed of such tunneling magneto-resistance elements TMR in a two-dimensional array. In general, a ferromagnetic material has a direction that is easily magnetized (a state in which energy required for magnetization is low) depending on a crystal structure, a shape, and the like, and this direction is generally called an easy axis (Easy Axis). The magnetization direction in the free magnetization film 202 according to the stored data is set to a direction along the easy axis of magnetization. On the other hand, a direction in which the ferromagnetic material is hardly magnetized (a state in which energy required for magnetization is high) is called a hard axis (Hard Axis).
[0009]
FIG. 13 is a conceptual diagram illustrating a data write magnetic field applied to the MTJ memory cell during a data write operation.
[0010]
Referring to FIG. 13, the horizontal axis represents data write magnetic field H (EA) along the easy axis direction, and the vertical axis represents data write magnetic field H (HA) along the hard axis direction. . When the vector sum of data write magnetic fields H (EA) and H (HA) reaches a region exceeding asteroid curve 205, the magnetization direction of tunneling magneto-resistance element TMR (the magnetization direction of free magnetic film 202) becomes Rewritten in the direction along the easy axis.
[0011]
Conversely, when the data write magnetic field in the inner region of the asteroid curve 205 is applied, the magnetization direction of the tunneling magneto-resistance element TMR is not updated, and the stored content is held in a nonvolatile manner.
[0012]
As shown in FIG. 13, by simultaneously applying the data write magnetic field H (HA), the data write magnetic field H (EA) required for data rewrite is reduced. That is, operating points 206 and 207 at the time of data writing include data writing magnetic field H (HA) in a fixed direction and data writing magnetic field H (EA) in a direction corresponding to the write data irrespective of the level of the write data. ) And the vector sum. Further, each of the data write magnetic fields H (HA) and H (EA) at the operating points 206 and 207 is designed so as not to reach a region beyond the asteroid curve 205 by itself.
[0013]
FIG. 14 is a conceptual diagram showing an arrangement of data write wiring in a memory cell array constituted by MTJ memory cells.
[0014]
Referring to FIG. 14, in a memory cell array in which tunneling magneto-resistance elements TMR each forming an MTJ memory cell are arranged in a matrix, data write wirings 210 and 215 are arranged in a lattice. One of data write wirings 210 and 215 receives a data write current for generating one of data write magnetic fields H (EA) and H (HA), respectively.
[0015]
For example, assuming that data write magnetic field H (HA) is generated by data write wiring 210 and data write magnetic field H (EA) is generated by data write wiring 215, a constant value is applied to data write wiring 210. Data write current in the direction is selectively supplied, and data write current in the direction corresponding to the write data is selectively supplied to data write wiring 215. For an MTJ memory cell designated as a data write target, a data write current flows through both corresponding data write wirings 210 and 215.
[0016]
As a result, the supply of the data write current to data write wirings 210 and 215 is controlled in accordance with the address selection, thereby selectively writing data to a plurality of two-dimensionally arranged tunneling magneto-resistance elements TMR. Can be performed.
[0017]
FIG. 15 is a conceptual diagram illustrating a configuration for reading data from an MTJ memory cell.
Such a configuration is disclosed, for example, in Non-Patent Documents 1 to 3.
[0018]
Referring to FIG. 15, data writing to MTJ memory cell, that is, tunneling magneto-resistance element TMR is performed by a magnetic field generated by a data write current flowing through digit line DL and bit line BL, respectively, as described above. . For example, digit line DL corresponds to data write line 210 shown in FIG. 14, and bit line BL corresponds to data write line 215, respectively.
[0019]
As an access element for executing reading from tunneling magneto-resistance element TMR, an access transistor ATR that is turned on or off in accordance with the voltage of word line WL is provided. As the access transistor ATR, a MOS (Metal Oxide Semiconductor) transistor is typically used. One of the source / drain regions of access transistor ATR is electrically coupled to tunneling magneto-resistance element TMR, and the other of the source / drain regions is coupled to a fixed voltage such as a ground voltage.
[0020]
During data reading, the access transistor ATR is turned on by activating the word line WL after setting the bit line BL to a voltage different from the fixed voltage. This allows a current corresponding to the magnetization direction of tunneling magneto-resistance element TMR, that is, a current corresponding to the stored data to flow through current path including bit line BL and tunneling magneto-resistance element TMR via access transistor ATR.
[0021]
Therefore, by comparing the bit line current at this time with the reference current, the magnetization direction of tunneling magneto-resistance element TMR, that is, the data stored in the MTJ memory cell can be determined. Since the bit line current at the time of data reading is considerably smaller than the data write current, the current flowing at the time of data reading does not change the magnetization direction of tunneling magneto-resistance element TMR. That is, non-destructive data reading is possible.
[0022]
In an MRAM device, a memory array is provided by integrating such MTJ memory cells in a matrix. The data read operation is executed by designating a “selected memory cell” from which data is to be read out of the memory array, and targeting the selected memory cell.
[0023]
FIG. 16 is a circuit diagram showing a configuration for reading data from a memory array constituted by MTJ memory cells.
[0024]
Referring to FIG. 16, the memory array includes a plurality of MTJ memory cells MC arranged in a matrix of n rows × m columns (n, m: natural numbers) and a plurality of reference cells RMC. The plurality of reference cells RMC are arranged along the column direction so as to form the reference cell column 11. As described above, each MTJ memory cell MC has one of two types of electric resistance according to stored data. In the following, such two kinds of electric resistances will be described as Rmax and Rmin (Rmax> Rmin). Each reference cell RMC is designed to have an intermediate level between the electric resistances Rmax and Rmin.
[0025]
Word lines WL1 to WLn are provided for selecting a row of MTJ memory cells at the time of data reading (hereinafter, also simply referred to as “memory cell rows”). Digit lines DL1 to DLn are used to select a memory cell row at the time of data writing. Provided for selection. Each word line and each digit line are shared by MTJ memory cells MC and reference cells RMC belonging to the same memory cell row.
[0026]
On the other hand, bit lines BL1 to BLm are provided corresponding to MTJ memory cell columns (hereinafter, also simply referred to as “memory cell columns”), and reference bit lines BLr are provided corresponding to reference cell columns 11. The selection of the memory cell column and the reference cell column is performed by column selection signals CS1 to CSm and CSr.
[0027]
Each of the MTJ memory cells MC has a tunneling magneto-resistance element TMR and an access transistor ATR connected in series between a corresponding one of the bit lines BL1 to BLm and the ground voltage GND. The gate of access transistor ATR is connected to a corresponding one of word lines WL1 to WLn.
[0028]
Each reference cell RMC has a reference resistance element TMRr and an access transistor ATRr connected in series between the reference bit line BLr and the ground voltage GND. As the access transistors ATR and ATRr, a MOS (Metal Oxide Semiconductor) transistor, which is a field-effect transistor formed on a semiconductor substrate, particularly an N-channel MOS transistor is typically used.
[0029]
Column selection gates CSG1 to CSGm are provided between the bit lines BL1 to BLm and the data line DSL, and a column selection gate CSGr is connected between the reference data line DSLr and the reference bit line BLr. Column select gates CSG1 to CSGm turn on / off in response to column select signals CS1 to CSm, and column select gates CSGr turn on / off in response to column select signal CSr.
[0030]
At the time of data reading, the word line of the selected row is activated to a high level (hereinafter, referred to as “H level”), and the word lines of other unselected rows are set to the low level (hereinafter, referred to as “H level”). Activated). Further, the column selection signal of the selected column is activated to H level, and column selection signal CSr is activated to H level regardless of the address selection result.
[0031]
In response, access transistors ATR and ATRr belonging to the selected row are turned on, and the bit line of the selected column (hereinafter, referred to as “selected bit line”) pulled down to ground voltage GND via the selected memory cell is Via data line DSL, it is connected to sense amplifier 50 for data reading. Similarly, reference bit line BLr pulled down to ground voltage GND via a reference cell belonging to the same memory cell row as the selected memory cell is connected to sense amplifier 50 for data reading via reference data line DSLr. You.
[0032]
In this state, each of the data line DSL and the reference data line DSLr is pulled up by a common voltage. As a result, in a current path including the selected memory cell, the selected bit line and the data line DSL, a memory cell current Icell corresponding to the electric resistance (that is, storage data) of the selected memory cell is generated. The memory cell current Icell has one of two levels according to data stored in the selected memory cell. On the other hand, in a current path including the reference cell, the reference data line DSLr, and the reference bit line BLr, a reference current Iref corresponding to an intermediate level between two levels of the memory cell current flows.
[0033]
Therefore, the sense amplifier 50 detects and amplifies the current difference between the memory cell current Icell and the reference current Iref, thereby generating the read data RDT reflecting the data stored in the selected memory cell.
[0034]
[Non-patent document 1]
Roy Scheuerlein and six others, "A 10 ns Read and Write Non-Volatile Memory Array Using a Magnetic Using 10 ns Read / Write Using FET Switches and Magnetic Tunnel Junctions in Each Cell. Tunnel Junction and FET Switch in search Cell), (USA), 2000 IEEJ International Solid State Circuit Conference and Technical Papers TA7.2 (2000 IEEE ISSCC Digest of Technical Papers, TA7.2), p. 128-129.
[0035]
[Non-patent document 2]
Durham (M. Durlam) and five others, "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", (USA), International Electrotechnical Commission, Institute of Electrical and Electronics Engineers, 2000 Transactions TA7.3 (2000 IEEE ISSCC Digest of Technical Papers, TA7.3), p. 130-131.
[0036]
[Non-Patent Document 3]
Peter K. Naji et al., "256 kb, 3.0 volt and 1 transistor 1 magnetic tunnel junction type nonvolatile magnetoresistive random access memory (A 256 kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM)" (USA) , 2001, Institute of Electrical and Electronics Engineers, International Solid State Circuit Conference, Technical Papers TA7.6 (2001 IEEE ISSCC Digest of Technical Papers, TA7.6), p. 122-123.
[0037]
[Problems to be solved by the invention]
As described above, in reading data in the MRAM device, the electric resistances of the selected memory cell and the reference cell are accurately added to the memory cell current Icell and the reference current Iref, which are the passing currents of the selected bit line and the reference bit line. It is necessary to reflect.
[0038]
The bit line of the selected column through which the memory cell current Icell passes is connected not only to the selected memory cell but also to a plurality of unselected memory cells belonging to the same memory cell row. In these unselected memory cells, access transistor ATR is turned off in response to the inactivation of the corresponding word line.
[0039]
However, even in these access transistors to be turned off, an off-leak current occurs due to a sub-threshold current or a diffusion leak current from a diffusion region. Since this off-leakage current also becomes a current passing through the selected bit line, if the off-leakage current increases, the memory cell current Icell does not necessarily reflect the electrical resistance of the selected memory cell, and there is a risk that the data read margin may decrease. A similar problem applies to the access transistor ATRr in the reference cell.
[0040]
In particular, in a configuration in which an MRAM device and a logic unit are mounted on the same chip in order to form a system LSI (Large Scale integrated circuit), the logic unit has a relatively low threshold voltage for high-speed operation. Small MOS transistors are used. Such a MOS transistor can be expected to operate at high speed because the operating current at the time of turn-on is large, but also increases the off-leak current at the time of turn-off.
[0041]
Therefore, when a MOS transistor common to the logic unit is used as an access transistor of the MTJ memory cell, there is a danger that the data read margin in the MRAM device is reduced due to the influence of off-leakage current, and the circuit operation is not stabilized. Was.
[0042]
SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to suppress a leak current generated in an unselected MTJ memory cell and to provide a thin film magnetic material having a high data read margin. It is to provide a storage device.
[0043]
[Means for Solving the Problems]
A thin-film magnetic memory device according to the present invention includes a plurality of memory cells arranged in a matrix along a row and a column, and a plurality of memory cells provided corresponding to the rows and including a memory cell selected as a data read target. A plurality of word lines selectively activated, a plurality of bit lines respectively arranged corresponding to columns, and a passing current of one of the plurality of bit lines corresponding to a selected memory cell. A data read circuit for generating read data based on the read data. Each of the plurality of memory cells is connected in series between a corresponding one of the plurality of bit lines and a fixed voltage, and has a magnetic storage element whose electric resistance changes according to storage data and activation of a corresponding word line. , Which has a first field-effect transistor having a gate coupled to a corresponding word line. The first field-effect transistor has a larger threshold voltage than other field-effect transistors arranged on the same chip.
[0044]
Preferably, the thin-film magnetic memory device further includes an interface circuit for outputting read data generated by the data read circuit to the outside of the thin-film magnetic memory device, and further includes a threshold voltage of the first field-effect transistor. Is designed to be equal to the threshold voltage of the field effect transistor constituting the interface circuit.
[0045]
Preferably, the first field-effect transistor is an N-channel type, and each word line is set to a positive voltage higher than the threshold voltage of the first field-effect transistor when activated, It is set to the ground voltage at the time of conversion.
[0046]
Preferably, the thin film magnetic memory device is provided corresponding to each row, and includes a plurality of digit lines selectively activated in a row including a memory cell selected as a data write target, and a plurality of digit lines. And a plurality of digit line drive circuits respectively provided corresponding to the data lines, each of the digit line drive circuits supplying a data write current for generating a data write magnetic field when the corresponding digit line is activated. The first field-effect transistor has a larger absolute value of the threshold voltage than the second field-effect transistor.
[0047]
Alternatively or preferably, the thin-film magnetic memory device further includes a plurality of bit line drivers provided corresponding to the columns, respectively, wherein each bit line driver is provided in a column including a memory cell selected as a data write target. A second field-effect transistor for supplying a data write current for generating a data-write magnetic field to a bit line to be connected, wherein the first field-effect transistor is different from the second field-effect transistor. Also have a large threshold voltage.
[0048]
Preferably, the data read circuit includes a field-effect transistor having an absolute value of a threshold voltage smaller than that of the first field-effect transistor.
[0049]
A thin-film magnetic memory device according to another configuration of the present invention includes a plurality of memory cells arranged in a matrix along a row and a column, and a memory cell provided corresponding to each row and selected as a data read target. Are provided corresponding to the plurality of word lines selectively activated in a row including the word line of the selected row and the word lines of the non-selected row during the data read period. A plurality of word line voltage control circuits for setting the respective voltages to the second voltage, a plurality of bit lines arranged corresponding to the respective columns, and a plurality of bit lines corresponding to a selected memory cell. A data read circuit for generating read data based on one passing current. Each of the plurality of memory cells is connected in series between a corresponding one of the plurality of bit lines and a fixed voltage, and has a magnetic storage element whose electric resistance changes according to storage data and activation of a corresponding word line. , Which has a field effect transistor having a gate coupled to a corresponding word line. The first and second voltages have different polarities from each other with reference to a fixed voltage.
[0050]
Preferably, the field-effect transistor is an N-channel type, the fixed voltage corresponds to a ground voltage, the first voltage is a positive voltage higher than the threshold voltage of the field-effect transistor, and the second voltage is Is a negative voltage.
[0051]
Alternatively, preferably, each of the plurality of word line voltage control circuits sets the corresponding word line to a fixed voltage during a period other than the data read period.
[0052]
More preferably, each of the plurality of word line voltage control circuits is connected between a first voltage and a corresponding word line, and between a second voltage and a corresponding word line. A second switch, and a third switch connected between the fixed voltage and the corresponding word line and turned on during a period other than the data read period, wherein the first and second switches are connected during the data read period. It turns on / off complementarily depending on whether or not the corresponding row includes the selected memory cell.
[0053]
A thin-film magnetic storage device according to still another configuration of the present invention includes a plurality of memory cells arranged in a matrix along rows and columns, and a memory provided corresponding to each of the rows and selected as a data read target. A plurality of word lines selectively activated in a row including the cells, a plurality of source lines provided corresponding to the respective rows, a plurality of bit lines arranged corresponding to the respective columns, A data read circuit that generates read data based on one passing current corresponding to a selected memory cell among the bit lines. Each of the plurality of memory cells is connected in series between a corresponding one of the plurality of bit lines and a corresponding one of the plurality of source lines, and has a magnetic storage element whose electric resistance changes according to storage data. And an access element that turns on in response to activation of the corresponding word line, the access element having a field effect transistor having a gate coupled to the corresponding word line. The thin-film magnetic memory device further includes a plurality of source line voltage control circuits provided corresponding to the plurality of source lines, respectively, wherein the plurality of source line voltage control circuits are inactive during a data read period. The source line voltage is switched to a level at which the field effect transistor can be reverse biased.
[0054]
Preferably, the field-effect transistor is an N-channel type, and each of the plurality of source line voltage control circuits sets the corresponding source line to a positive voltage when the word line corresponding to the data read period is inactivated. Otherwise, the corresponding source line is set to the ground voltage.
[0055]
More preferably, each of the plurality of source line voltage control circuits is connected between a positive voltage and a corresponding source line, and a first switch connected between a ground voltage and a corresponding source line. A second switch that is turned on complementarily to the switch, and the second switch is turned on when a data reading period is performed and a corresponding row includes a selected memory cell.
[0056]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same reference numerals in the drawings indicate the same or corresponding parts.
[0057]
[Embodiment 1]
FIG. 1 is a block diagram showing a configuration of an MRAM device 1 according to the first embodiment of the present invention.
[0058]
With reference to FIG. 1, the MRAM device 1 includes a memory array 10, a row selection circuit 20, a column selection circuit 30, a peripheral circuit 40, and a control circuit 60.
[0059]
The memory array 10 has a configuration similar to that shown in FIG. 16 and includes an MTJ memory cell (hereinafter, also simply referred to as “memory cell”) arranged in n rows × m columns and a reference cell column 11. And a plurality of reference cells RMC arranged in such a manner.
[0060]
As described above, word lines WL1 to WLn and digit lines DL1 to DLn are arranged corresponding to MTJ memory cell rows (hereinafter, also simply referred to as “memory cell rows”). Bit lines BL1 to BLm are provided corresponding to the respective memory cell columns, and reference bit lines BLr are provided corresponding to the reference cell columns. The plurality of reference cells RMC share a memory cell row with the plurality of MTJ memory cells MC. Column selection gates CSG1 to CSGm and CSGr, column selection signals CS1 to CSm and CSr, data line DSL and reference data line DSLr are also arranged in the same manner as in FIG. 16, and therefore, detailed description will not be repeated.
[0061]
Further, source lines SL1 to SLn are arranged corresponding to the respective memory cell rows. Each of source lines SL1 to SLn is provided for supplying ground voltage GND. Each of MTJ memory cells MC has tunneling magneto-resistance element TMR and access transistor ATR connected in series between a corresponding one of bit lines BL1 to BLm and a corresponding one of source lines SL1 to SLn. And The gate of access transistor ATR is connected to a corresponding one of word lines WL1 to WLn.
[0062]
Each reference cell RMC is connected between the reference bit line BLr and one of the source lines SL1 to SLn. As described above, an N-channel MOS transistor is typically used as access transistors ATR and ATRr. In the following, a configuration in which an N-channel MOS transistor is applied to an access transistor will be described. However, by appropriately inverting the polarities of a source voltage and a gate voltage described below, the access of the P-channel MOS transistor can be reduced. The present invention can also be applied to a case where the invention is applied to a transistor.
[0063]
The electric resistance of the reference cell RMC is designed to be an intermediate level between the two kinds of electric resistances Rmax and Rmin of each memory cell MC, preferably (Rmax + Rmin) / 2. For example, reference resistance element TMRr is designed in the same manner as tunneling magneto-resistance element TMR in memory cell MC, and after storing data corresponding to electric resistance Rmin in advance, the transistor size of access transistor ATRr is changed to access transistor ATR Or by designing the access transistor ATRr and the access transistor ATRr in the same manner and setting the electrical resistance of the reference resistance element TMRr to (Rmax + Rmin) / 2, thereby realizing a reference cell having such characteristics. Is done.
[0064]
The row selection circuit 20 activates the word line of the selected row and deactivates the word line of the non-selected row at the time of data reading in accordance with the row address RA. Each of digit lines DL1 to DLn is inactivated during data reading. On the other hand, at the time of data writing, the row selection circuit 20 activates the digit line of the selected row and deactivates the digit line of the non-selected row according to the row address RA. Each of word lines WL1 to WLn is inactivated at the time of data writing.
[0065]
Next, the configuration of the row selection circuit 20 will be described.
FIG. 2 is a circuit diagram showing a configuration of a portion corresponding to word line control of row selection circuit 20.
[0066]
Referring to FIG. 2, row selection circuit 20 has a row decoder 21 and a word line voltage control circuit 25R arranged for each word line WL. FIG. 2 mainly shows a circuit configuration corresponding to word line WLi in the i-th row (i: a natural number of 1 to n).
[0067]
Row decoder 21 selectively activates row selection signal RSL according to row address RA. For example, when the i-th row is selected, row select signal RSL (i) is set to H level, and the other row select signals are set to L level.
[0068]
The word line voltage control circuit 25R includes: a transistor switch 26 connected between the positive voltage V1 and the word line WLi; a transistor switch 27 connected between the ground voltage GND and the word line WLi; And a logic gate 28 for controlling the gate voltage at 27. The transistor switch 26 is formed by a P-channel MOS transistor, and the transistor switch 27 is formed by an N-channel MOS transistor.
[0069]
Logic gate 28 outputs a NAND logical operation result of control signal RD and corresponding row selection signal RSL (i) to each gate of transistor switches 26 and 27. Control signal RD is set to an H level during data reading, corresponding to a data reading period (hereinafter, also referred to as a “read sense operation period”) in which a current flows to a selected memory cell. Transistor switches 26 and 27 are turned on or off complementarily in response to the output of logic gate 28.
[0070]
With such a configuration, word line WLi is coupled to positive voltage V1 at the time of data reading when the i-th row is selected, and is coupled to ground voltage GND otherwise. That is, positive voltage V1 corresponds to the word line voltage when activated, and ground voltage GND corresponds to the word line voltage when inactivated. Although not shown in detail, a similar configuration is arranged corresponding to each word line.
[0071]
FIG. 3 is a circuit diagram showing a configuration of a portion corresponding to digit line control of row selection circuit 20.
[0072]
Referring to FIG. 3, row selection circuit 20 includes row decoder 21 and digit line drive circuit 25W arranged for each digit line DL. FIG. 3 also mainly shows a circuit configuration corresponding to word line WLi in the i-th row (i: a natural number of 1 to n). The row decoder 21 can be shared between the word line voltage control circuit 25R and the digit line drive circuit 25W.
[0073]
Digit line drive circuit 25W includes: a transistor switch 26 # connected between positive voltage V1 and one end of digit line DLi; a transistor switch 27 # connected between ground voltage GND and digit line DLi; Logic gate 28 # for controlling the gate voltage of switches 26 # and 27 #. Transistor switch 26 # is formed of a P-channel MOS transistor, and transistor switch 27 # is formed of an N-channel MOS transistor.
[0074]
Logic gate 28 # outputs a NAND logical operation result of control signal WT and corresponding row selection signal RSL (i) to each gate of transistor switches 26 # and 27 #. Control signal WT is set to an H level during data writing, corresponding to a data writing current supply period. Transistor switches 26 # and 27 # complementarily turn on or off in response to the output of logic gate 28 #.
[0075]
Since the other end of each digit line DL is connected to ground voltage GND, digit line DLi is coupled to positive voltage V1 at the time of data writing when the i-th row is selected, and to ground voltage GND otherwise. Is combined with As a result, a data write current corresponding to the current drive capability of transistor switch 26 # is supplied to digit line DL of the selected row. The direction of the data write current flowing through digit line DL is constant regardless of the level of the write data. That is, the magnetic field generated by the data write current acts in the direction of the hard axis in the selected memory cell. Although not shown in detail, a similar configuration is arranged corresponding to each digit line.
[0076]
Referring to FIG. 1 again, column selection circuit 30 sets one corresponding to the selected column of column selection signals CS1 to CSm to the H level according to column address CA in each of data reading and data writing. At the same time, the column selection signal of the non-selected column is deactivated to L level. In response, the column selection gate of the selected column is turned on, and the selected bit line and data line DSL are connected. Column select circuit 30 activates column select signal CSr to H level regardless of column address CA at the time of data reading. On the other hand, column write signal CSr is inactivated (L level) at the time of data writing, regardless of column address CA.
[0077]
At both ends of each of the bit lines BL1 to BLm, a bit line driver for supplying a data write current to the bit line in the selected column is arranged.
[0078]
FIG. 4 is a circuit diagram showing a configuration of the bit line driver. Referring to FIG. 4, bit line drivers 31a and 31b are arranged corresponding to one end and the other end of each bit line, respectively. FIG. 4 shows a configuration of a bit line driver corresponding to bit line BLj in the j-th row (i: a natural number from 1 to m).
[0079]
The bit line driver 31a has a logic gate 32 and transistors 33 and 34 forming a CMOS inverter. Logic gate 32 outputs a NAND logic operation result of column select signal CSj and write data DIN corresponding to bit line BLj. Transistor 33 is formed of a P-channel MOS transistor, and is provided between one end of bit line BLj and positive voltage V1. Transistor 34 is formed of an N-channel MOS transistor, and is provided between one end of bit line BLj and ground voltage GND. The gate voltage of each of transistors 33 and 34 is controlled by the output of logic gate 32.
[0080]
The bit line driver 31b has a logic gate 35 and transistors 36 and 37 forming a CMOS inverter. Logic gate 35 outputs a NAND logic operation result of column select signal CSj and inverted write data / DIN. The transistor 36 is formed of a P-channel MOS transistor, and is provided between the other end of the bit line BLj and the positive voltage V1. Transistor 37 is formed of an N-channel MOS transistor, and is provided between the other end of bit line BLj and ground voltage GND. The gate voltage of each of transistors 36 and 37 is controlled by the output of logic gate 35.
[0081]
When bit line BLj is not selected, the outputs of logic gates 32 and 35 are set to H level. Therefore, both ends of bit line BLj are connected to ground voltage GND.
[0082]
On the other hand, when the bit line BLj is selected, the bit line driver 31a connects one end of the bit line BLj to one of the positive voltage V1 and the ground voltage GND according to the data level of the write data DIN. The driver 31b connects the other end of the bit line BLj to the other of the positive voltage V1 and the ground voltage GND complementarily to the bit line driver 31a.
[0083]
As a result, a data write current corresponding to the current drive capability of the transistors 33, 34, 36, and 37 is supplied to the bit line BL in the selected column. The direction of the data write current flowing through bit line BL is set according to the level of the write data. The magnetic field generated by this data write current acts on the selected memory cell in the easy axis direction. Although not shown in detail, a similar configuration is arranged corresponding to each bit line.
At the time of data reading, each bit line driver 31a, 31b is electrically disconnected from the corresponding bit line BL.
[0084]
The peripheral circuit 40 amplifies and detects a current difference between the memory cell current Icell and the reference current Iref passing through the data line DSL and the reference data line DSLr, respectively, and generates the read data RDT. And an interface circuit 55 for exchanging data / signals between them. For example, the read data RDT generated by the sense amplifier 50 is output to the outside of the MRAM device 1 as output data DOUT driven by the interface circuit 55. The interface circuit 55 also receives a command control signal CMD for giving an operation instruction of the MRAM device 1, an address signal ADD for indicating a row address RA and a column address CA, and input data DIN indicating write data to the MRAM device 1. To the inside of the MRAM device 1.
[0085]
FIG. 5 is a circuit diagram showing a configuration of the sense amplifier 50.
The sense amplifier 50 includes an N-channel MOS transistor 51 connected between a node No and a data line DSL, an N-channel MOS transistor 51r connected between a node / No and a reference data line DSLr, a node Nsp and P-channel MOS transistor 52 connected between node No, P-channel MOS transistor 52r connected between node Nsp and node / No, and P-channel MOS transistor 52 connected between positive voltage V1 and node Nsp Type MOS transistor 53. The power supply voltage of the sense amplifier 50 can be a voltage independent of the positive voltage V1.
[0086]
Each gate of transistors 52 and 52r is connected to node No. Transistors 52 and 52r form a current mirror and try to supply the same current to each of nodes No and / No.
[0087]
A predetermined reference voltage Vref is input to each gate of transistors 51 and 51r. The reference voltage Vref is set to, for example, about 400 mV in consideration of the reliability of the tunnel film (insulating film) in the tunnel magnetoresistive element. As a result, it is possible to avoid memory cell destruction due to application of an overvoltage and improve operation reliability.
[0088]
The transistors 51 and 51r maintain the data line DSL and the reference data line DSLr below the reference voltage Vref, amplify the current difference between the data line DSL and the reference data line DSLr, and increase the voltage difference between the nodes No and / No. Convert to As a result, the voltage difference ΔV between nodes No and / No has a polarity according to the data stored in the selected memory cell. Therefore, read data RDT can be generated based on the voltage of node No.
[0089]
To the gate of transistor 53, a sense enable signal / SE activated to an L level during a read sense operation period is input. Transistor 53 supplies an operating current in response to activation (L level) of sense enable signal / SE to operate sense amplifier 50.
[0090]
The control circuit 60 generally describes a functional portion for controlling the internal operation of the MRAM device 1 according to a command control signal CMD or the like input to the interface circuit 55.
[0091]
The peripheral circuit 40 and the control circuit 60 include a logic circuit portion for controlling the overall operation of the MRAM device 1. Since the logic circuit portion requires high-speed operation, the logic circuit portion includes a transistor TL having a small threshold voltage (a low threshold voltage in an N-channel type). Alternatively, such a transistor TL exists in a logic circuit portion arranged on the same chip as the MRAM device 1.
[0092]
On the other hand, in the interface circuit 55 and the like, a transistor having a large threshold voltage (a high threshold voltage in the N-channel type) is used in order to prevent a through current or a leak current in an input buffer and an output buffer. TH is arranged.
[0093]
Each of the transistors TL and TH is formed of a MOS transistor (field effect transistor). The threshold voltage of a MOS transistor can be designed to different levels by adjusting the impurity concentration implanted into the substrate of the transistor and the thickness of the oxide film formed under the gate.
[0094]
In the configuration according to the first embodiment, access transistors ATR, ATRr forming each memory cell MC and reference cell RMC are connected to a threshold voltage in order to suppress an off-leak current in access transistors ATR, ATRr in a non-selected row. Of large MOS transistors.
[0095]
For example, if the access transistors ATR and ATRr are designed in the same manner as the transistor TH having a large threshold voltage used in the interface circuit 55, the type of transistors in the entire MRAM device 1, that is, in the entire chip is not increased, that is, the number of steps is increased. , And a configuration for preventing an off-leak current can be realized without newly increasing.
[0096]
According to such a configuration, access transistors ATR and ATRr are formed of MOS transistors having a large threshold voltage, but MOS transistors having the same threshold voltage and high-speed operation can be provided on the same chip. There are MOS transistors with lower threshold voltages located in the required circuit parts.
[0097]
It is to be noted that transistors 26 # in digit line drive circuit 25W and transistors 33, 34, 36 and 37 in bit line drivers 31a and 31b also have a threshold voltage for supplying a sufficient data write current. It is necessary to be constituted by a small transistor TL. If these transistors are constituted by transistors TH having a large threshold voltage, it is necessary to increase the transistor size and power supply voltage (positive voltage V1) in order to supply a sufficient data write current. Because it becomes. In this case, disadvantages such as an increase in circuit area and an increase in power consumption occur.
[0098]
Similarly, the transistors 51, 51r, 52, 52r, and 53 in the sense amplifier 50 need to be constituted by transistors TL having a small threshold voltage in order to speed up the data read operation. In other words, if these transistors are constituted by the transistors TH having a large threshold voltage, high-speed data reading is impaired.
[0099]
FIG. 6 is an operation waveform diagram illustrating a gate voltage and a passing current of an access transistor when reading data according to the first embodiment.
[0100]
Referring to FIG. 6, in periods other than the read sense operation period, each word line WL is inactivated and set to the ground voltage GND. In response, gate voltage Vg (ATR) of each access transistor ATR, ATRr is set to ground voltage GND. Since the source voltage of each access transistor ATR, ATRr is fixed to the ground voltage GND by the corresponding source line, the gate voltage directly indicates the gate-source voltage.
[0101]
Each access transistor ATR, ATRr is turned off because the gate-source voltage is 0 [V], but an off-leakage current Ioff corresponding to the threshold voltage occurs. In FIG. 6, when the source voltage and the gate voltage are the ground voltage GND (0 [V]), the off-leak currents of the transistors TH and TL are indicated by Ioff (TH) and Ioff (TL).
[0102]
When the data read operation is started, during the read sense operation period, the word line WL of the selected row is activated, and the gate voltage Vg (ATR) rises from the ground voltage GND to the positive voltage V1. As a result, the gate-source voltage becomes V1 and exceeds the threshold voltage, so that the access transistor in the selected row is turned on, and its passing current I (ATR) changes to a current Ion corresponding to the memory cell current. . That is, the positive voltage V1 needs to be set to a level at which the N-channel MOS transistor TH having a high threshold voltage can be sufficiently turned on.
[0103]
On the other hand, the word line WL of the non-selected row maintains the inactive state, and the gate voltage Vg (ATR) is maintained at the ground voltage GND. Therefore, the access transistors in the non-selected rows maintain the off state, and the passing current I (ATR) thereof is also maintained at the off-leakage current Ioff (TH).
[0104]
As described above, by configuring the access transistors ATR and ATRr by N-channel MOS transistors having a high threshold voltage, it is possible to suppress an off-leak current that passes through the selected bit line together with the memory cell current during the read sense operation period. . That is, by forming the access transistor ATR with a MOS transistor having a large threshold voltage, the off-leak current is reduced by the off-leak current Ioff (TL) when the MOS transistor having a small threshold voltage is applied to the access transistors ATR and ATRr. Can be lower.
[0105]
As a result, it is possible to suppress the influence of the off-leak current generated in the non-selected memory cells on the memory cell current passing through the selected bit line. A similar effect is enjoyed in the reference cell RMC that generates the reference current. Therefore, the current difference between the memory cell current and the reference current passing through the selected bit line and the reference bit line, respectively, accurately reflects the electric resistance difference between the selected memory cell and the reference cell, and the data read margin is improved.
[0106]
[Embodiment 2]
In the second embodiment, a configuration in which an off-leak current is suppressed by controlling a gate voltage of an access transistor will be described.
[0107]
FIG. 7 is a circuit diagram showing a configuration of a portion corresponding to word line control of the row selection circuit according to the second embodiment. In the second embodiment, only the configuration of the row selection circuit 20 is different from the first embodiment. The configuration of the other parts is basically the same as that of the first embodiment. However, as will be described later, the threshold voltages of access transistors ATR and ATRr are designed with particular consideration of off-leak current. No need to do.
[0108]
Referring to FIG. 7, the row selection circuit according to the second embodiment differs from row selection circuit according to the first embodiment shown in FIG. 2 in that word line voltage control circuit 70 is provided instead of word line voltage control circuit 25R. Are different for each word line WL. FIG. 7 also shows a configuration of a word line voltage control circuit corresponding to word line WLi in the i-th row.
[0109]
The word line voltage control circuit 70 includes a transistor switch 71 connected between the positive voltage V1 and the word line WLi, a transistor switch 72 connected between the ground voltage GND and the word line WLi, and a negative voltage V2. And a transistor switch 73 connected between the word line WLi. Negative voltage V2 is generated by negative voltage generation circuit 80. Transistor switch 71 is formed of a P-channel MOS transistor, and transistor switches 72 and 73 are formed of N-channel MOS transistors.
[0110]
The word line voltage control circuit 70 further controls the logic gate 74 for controlling the gate voltage of the transistor switch 71, the inverter 75 for controlling the gate voltage of the transistor switch 72, and the gate voltage of the transistor switch 73. , An inverter 77 and a level conversion circuit 78.
[0111]
Logic gate 74 outputs a NAND logical operation result of control signal RD and row selection signal RSL (i) to the gate of transistor switch 71. Inverter 75 inverts control signal RD and supplies the inverted signal to the gate of transistor switch 72. Inverter 77 inverts row selection signal RSL (i). Logic gate 76 outputs a NAND logic operation result of row selection signal RSL (i) inverted by inverter 77 and control signal RD.
[0112]
The level conversion circuit 78 converts the level of the output voltage of the logic gate 76 and outputs it to the gate of the transistor switch 73. Specifically, when the output of logic gate 76 is at L level, level conversion circuit 78 sets the gate voltage of transistor switch 73 to negative voltage V2. In response, transistor switch 73 is reliably turned off. On the other hand, when the output of the logic gate 76 is at the H level, the level conversion circuit 78 sets the gate voltage of the transistor switch 73 to the positive voltage V1, and the transistor switch 73 turns on. Since a general circuit configuration can be applied to the level conversion circuit 78, detailed description of the level conversion circuit 78 is omitted.
[0113]
Therefore, during periods other than the read sense operation period, the transistor switch 72 is turned on, and the word line WLi is connected to the ground voltage GND. On the other hand, in the read sense operation period, the transistor switch 71 is turned on when the i-th row is a selected row, and the transistor switch 73 is turned on when the i-th row is a non-selected row.
[0114]
As a result, each word line is set to the ground voltage GND during periods other than the read sense operation period. In the read sense operation period, the word line of the selected row is set to the positive voltage V1, and the non-selected word lines are set to the negative voltage V2. As described above, in the configuration according to the second embodiment, during the read sense operation period, the word line of the selected row and the word line of the non-selected row are connected to the source voltages of access transistors ATR, ATRr, that is, ground voltage GND (0 [ V]), the positive voltage V1 and the negative voltage V2 having different polarities are set.
[0115]
FIG. 8 is an operation waveform diagram illustrating a gate voltage and a passing current of an access transistor at the time of data reading according to the second embodiment.
[0116]
Referring to FIG. 8, the gate voltage Vg (ATR) of each access transistor ATR, ATRr is set to the ground voltage GND since each word line WL is inactivated except during the read sense operation period. As a result, each of the access transistors ATR and ATRr is turned off because the gate-source voltage is 0 [V], and an off-leak current Ioff according to the threshold voltage flows.
[0117]
When the data read operation is started, during the read sense operation period, the word line WL of the selected row is activated, and the gate voltage Vg (ATR) of the access transistors ATR, ATRr rises from the ground voltage GND to the positive voltage V1. . Accordingly, as described with reference to FIG. 6, the access transistor in the selected row is turned on, and the passing current I (ATR) changes to the current Ion corresponding to the memory cell current. Note that the positive voltage V1 needs to be set in consideration of the threshold voltages of the access transistors ATR and ATRr.
[0118]
On the other hand, since the word line WL of the non-selected row is connected to the negative voltage V2, the gate voltage Vg (ATR) of the corresponding access transistor ATR, ATRr is also set to the negative voltage V2. As a result, the gate-source voltages of the access transistors ATR and ATRr in the non-selected rows become negative and are reverse-biased. Thus, off-leakage current generated in the access transistor in the non-selected row can be suppressed during the read sense operation period. With such a configuration, it is possible to suppress the off-leak current without setting the threshold voltages of the access transistors ATR and ATRr large. Generally, in an N-channel MOS transistor, when the gate voltage is reduced by 0.1 V, the leakage current is reduced to about 1/10.
[0119]
As a result, it is possible to suppress the influence of the off-leak current generated in the non-selected memory cells on the memory cell current passing through the selected bit line. A similar effect is enjoyed in the reference cell RMC that generates the reference current.
[0120]
Therefore, the current difference between the memory cell current and the reference current passing through the selected bit line and the reference bit line, respectively, accurately reflects the electric resistance difference between the selected memory cell and the reference cell, and the data read margin is improved.
[0121]
As shown in FIG. 8, except for the read sensing operation time, the ground voltage GND is supplied to the gate of the access transistor ATR instead of the negative voltage V2. Thus, power consumption of negative voltage generation circuit 80 for generating negative voltage V2 can be suppressed.
[0122]
When a negative voltage is applied, each word line and the gates of the access transistors ATR and ATRr are relatively easy to generate a short-circuit current with another node. When a short-circuit current occurs, a fatal defect such as a malfunction due to a decrease in the power supply voltage level or an increase in power consumption other than the data reading operation (particularly during standby) may occur. Therefore, by limiting the negative voltage supply period to only the read sense operation period in which the off-leak current needs to be suppressed, the data read margin is improved, and the operation reliability is improved by preventing the occurrence of short-circuit current except during data read. And can be compatible.
[0123]
[Embodiment 3]
In the third embodiment, a configuration in which the off-leak current is suppressed by controlling the source voltage of access transistor ATR will be described.
[0124]
FIG. 9 is a circuit diagram showing a configuration of a source line voltage control circuit according to the third embodiment.
[0125]
The configuration according to the third embodiment differs from the first embodiment in that source line voltage control circuit 90 shown in FIG. 9 is arranged for each source line SL. The configuration of the other parts is basically the same as that of the first embodiment. However, as will be described later, the threshold voltages of access transistors ATR and ATRr are designed with particular consideration of off-leak current. No need to do.
[0126]
The source line voltage control circuit 90 controls the voltage of the corresponding source line SL according to the row selection result by the row decoder 21, that is, the row selection signal RSL. FIG. 9 also representatively shows a configuration of the source line voltage control circuit corresponding to the i-th row.
[0127]
The source line voltage control circuit 90 has a transistor switch 91 connected between the ground voltage GND and the source line SLi, and a transistor switch 92 connected between the positive voltage V3 and the source line SLi. Each of transistor switches 91 and 92 is formed of an N-channel MOS transistor.
[0128]
The source line voltage control circuit 90 further includes a logic gate 93 that outputs a NAND logic operation result of the control signal RD and the row selection signal RSL (i), and an inverter 94 that inverts the output of the logic gate 93. The output of the logic gate 93 is input to the gate of the transistor switch 91, and the output of the inverter 94 is input to the gate of the transistor switch 92. As a result, the transistor switches 91 and 92 turn on and off complementarily.
[0129]
Therefore, transistor switch 91 is turned on when the corresponding memory cell row is the selected row during the read sense operation period. If the corresponding row is a non-selected row other than during the read sense operation period and even during the read sense operation period, the transistor switch 92 is turned on.
[0130]
FIG. 10 is an operation waveform diagram illustrating a gate voltage and a passing current of an access transistor at the time of data reading according to the third embodiment.
[0131]
Referring to FIG. 10, during periods other than the read sense operation period, as in FIGS. 6 and 8, each word line WL is inactivated, and gate voltages Vg (ATR) of access transistors ATR and ATRr are grounded. The voltage is set to the voltage GND. The source line voltage control circuit 90 connects each source line SL to the ground voltage GND. As a result, each of the access transistors ATR and ATRr is turned off because the gate-source voltage Vgs (ATR) is 0 [V], and an off-leak current Ioff according to the threshold voltage flows.
[0132]
When the data read operation is started, during the read sense operation period, the word line WL of the selected row is activated, and the gate voltage Vg (ATR) of the access transistors ATR, ATRr rises from the ground voltage GND to the positive voltage V1. . In the selected row, the source line voltage control circuit 90 maintains the corresponding source line SL at the ground voltage GND, so that the gate-source voltage Vgs (ATR) changes to V1 (> 0). In response, the access transistor in the selected row is turned on in the same manner as described with reference to FIG. 6, and its passing current I (ATR) changes to current Ion corresponding to the memory cell current. Note that the positive voltage V1 needs to be set in consideration of the threshold voltages of the access transistors ATR and ATRr.
[0133]
On the other hand, in the read sense period, the word lines WL in the non-selected rows are inactivated and maintain the ground voltage GND. In the non-selected row, the source line voltage control circuit 90 connects each source line SL to the positive voltage V3, so that the gate-source voltage Vgs (ATR) = − V3, and the access transistors ATR and ATRr Reverse biased. That is, the positive voltage V3 is set to a level at which the access transistors ATR and ATRr can be reverse biased in consideration of the word line voltage at the time of inactivation. Thus, off-leakage current generated in the access transistor in the non-selected row can be suppressed during the read sense operation period.
[0134]
As described above, the access transistors ATR and ATRr are reverse-biased by switching the voltage of the unselected source line during the read sense operation period. Thereby, it is possible to suppress the off-leak current generated in the non-selected access transistors ATR and ATRr during the read sense operation period. A similar effect is enjoyed in the reference cell RMC that generates the reference current.
[0135]
With this configuration, the off-leak current can be suppressed and the off-leak current generated in the non-selected memory cells can be reduced to the memory cell current passing through the selected bit line without setting the threshold voltage of the access transistor ATR large. The influence of the current can be suppressed.
[0136]
Therefore, the current difference between the memory cell current and the reference current passing through the selected bit line and the reference bit line, respectively, accurately reflects the electric resistance difference between the selected memory cell and the reference cell, and the data read margin is improved.
[0137]
The configurations shown in Embodiments 1 to 3 and their combinations are shown in FIG.
The present invention can be applied not only to the memory array having the so-called “open bit line configuration” but also to a memory array having another configuration.
[0138]
FIG. 11 shows a configuration of a so-called "folded bit line configuration" memory array as another configuration example of a memory array to which the present invention can be applied.
[0139]
In the memory array configuration shown in FIG. 11, a plurality of reference cells RMC are arranged and formed with reference cell rows 12 so as to share a memory cell column with memory cells MC. That is, the row of the memory cells MC (memory cell row) and the reference cell row 12 are independent.
[0140]
The reference cell RMC is realized in the same manner as described with reference to FIG. 2, and includes a reference resistance element TMRr and an access transistor ATRr connected in series. In the configuration in which the reference cell row is provided, the word line WL is provided independently between the memory cell MC and the reference cell RMC. By setting the voltage at the time of activating the cell word line to a level different from that of the memory cell word line, a reference cell having desirable characteristics can be realized.
[0141]
Word lines WL1 to WLn and digit lines DL1 to DLn are provided corresponding to the n memory cell rows, respectively. Reference word lines WLr0 and WLr1 and reference source lines SLr0 and SLr1 are provided corresponding to reference cell row 12. Provided. As described above, since there is no need to write data into the reference cell RMC, the digit line corresponding to the reference cell row 12 does not need to be particularly arranged.
[0142]
Bit line pairs BLP1 to BLPm are arranged corresponding to m memory cell columns shared by memory cell MC and reference cell RMC, respectively. The bit line pairs BLP1 to BLPm are configured by complementary bit lines BLA1, BLB1 to BLAm, BLBm, respectively. Hereinafter, the bit lines BLA1 to BLAm are also simply referred to as bit lines BLA, and the bit lines BLB1 to BLBm are also simply referred to as bit lines BLB.
[0143]
Memory cell MC is coupled to one of bit lines BLA1 to BLAm and BLB1 to BLBm for each row. Memory cells MC belonging to odd-numbered rows (for example, first row) are connected to bit lines BLA1 to BLAm, and memory cells MC belonging to even-numbered rows (for example, second row) are connected to bit lines BLB1 to BLBm.
[0144]
In each memory cell column, a reference cell RMC having an access transistor ATRr whose gate is connected to a reference word line WLr0 is connected between a bit line BLA and a reference source line SLr0. On the other hand, the reference cell RMC having the access transistor ATRr whose gate is connected to the reference word line WLr1 is connected between the bit line BLB and the reference source line SLr1. In a read sense operation period during data reading, the reference word line WLr0 is activated when an even-numbered row is selected, and the reference word line WLr1 is activated when an odd-numbered row is selected.
[0145]
Further, a data line pair DSP shared by m memory cell columns is arranged in a region adjacent to the memory array 10. The data line pair DSP includes complementary data lines DSA and DSB. The sense amplifier 50 amplifies and detects a difference between passing currents of the data lines DSA and DSB to generate read data RDT.
[0146]
The column selection gates CSG1 to CSGm are provided between the bit lines BLA1, BLB1 to BLAm, BLBm and the data lines DLA, DLB, respectively, and are turned on / off in response to column selection signals CS1 to CSm, respectively. For example, column select gate CSG1 is connected between bit lines BLA1 and BLB1 and data lines DLA and DLB, respectively, and has two transistor switches that are turned on / off in response to column select signal CS1.
[0147]
By activating the word line of the selected row, the reference word line corresponding to the selected row, and the column selection signal of the selected column, the complementary bit lines BLA and BLB of the selected column are connected to the selected memory cell and the corresponding reference line. Each of the cells is connected to a source line of a selected row and a corresponding reference source line via one of the cells. Further, the complementary bit lines BLA and BLB of the selected column are connected to the sense amplifier 50 via the complementary data lines DSA and DSB, respectively. Therefore, based on the same principle as that of the memory array shown in FIG. 2, data can be read based on the difference in current passing between complementary bit lines BLA and BLB in the selected column.
[0148]
According to such a folded bit line configuration, since the bit lines through which the memory cell current and the reference current flow are close to each other, the effect of noise appears almost equally on both of these bit lines. Therefore, high-precision data reading with a large data reading margin can be realized.
[0149]
Also for the memory array configuration shown in FIG. 11, the threshold voltages of access transistors ATR and ATRr can be designed in the same manner as in the first embodiment. Further, if the word line control circuit shown in FIG. 8 is arranged for each of reference word lines WLr0 and WLr1, similarly to each of word lines WL1 to WLn, the effect described in the second embodiment can be enjoyed. . Alternatively, by arranging the word line voltage control circuit shown in FIG. 10 for each of reference source lines SLr0 and SLr1 similarly to each of source lines SL1 to SLn, the effects described in the third embodiment can be enjoyed. it can.
[0150]
Note that the configurations described in Embodiments 1 to 3 can be applied in combination with each other. For example, by combining the first embodiment with at least one of the second and third embodiments, the off-leakage current of the access transistor is physically suppressed using a MOS transistor having a large threshold voltage, and then the voltage control is performed. A configuration in which the off-leak current is further suppressed by applying the combination may be adopted. Alternatively, by combining both the second and third embodiments and controlling both the gate voltage and the source voltage of the access transistor in the non-selected row, when a MOS transistor having a small threshold voltage is used as the access transistor, A configuration in which off-leak current is suppressed can be employed.
[0151]
The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0152]
【The invention's effect】
In the thin film magnetic memory device according to the first and third aspects, since the threshold voltage of the field effect transistor used as the access element (access transistor) is large, the off-leak current generated in the access transistor in the non-selected row can be suppressed. . As a result, the selected bit line accurately reflects the electrical resistance of the memory cell selected as the data read target, and the data read margin is improved.
[0153]
In the thin-film magnetic memory device according to the second aspect, the access element (access transistor) can be constituted by a field-effect transistor having a large threshold voltage without increasing the number of transistors manufactured on the same chip. Therefore, the effect of the thin-film magnetic memory device according to the first aspect can be enjoyed without newly increasing the number of steps.
[0154]
In order to supply a sufficient data write current, the thin film magnetic memory device according to the fourth and fifth aspects does not cause an increase in circuit area due to an increase in transistor size or an increase in power consumption due to an increase in power supply voltage. Thus, the effect of the thin-film magnetic memory device according to the first aspect can be obtained.
[0155]
The thin-film magnetic memory device according to the sixth aspect can enjoy the effects of the thin-film magnetic memory device according to the first aspect without lowering the data reading speed.
[0156]
According to the thin film magnetic memory device of the present invention, the access transistor in the non-selected row is reverse-biased by the word line voltage control, that is, the gate voltage control of the access element (access transistor), to reduce the off-leakage current. Can be suppressed. As a result, the selected bit line accurately reflects the electrical resistance of the memory cell selected as the data read target, and the data read margin is improved.
[0157]
In the thin film magnetic memory device according to the ninth and tenth aspects, each word line is set to a fixed voltage during periods other than the data reading period. As a result, the risk of short-circuit current occurring between the word line and the gate of the access transistor and another node can be relatively reduced. Therefore, in addition to the effects achieved by the thin-film magnetic memory device according to the seventh aspect, the operational reliability can be improved.
[0158]
In the thin film magnetic memory device according to the present invention, the access transistor in the non-selected row is reverse-biased by the voltage control of the source line, that is, the source voltage control of the access element (access transistor) to reduce the off-leakage current. Can be suppressed. As a result, the selected bit line accurately reflects the electrical resistance of the memory cell selected as the data read target, and the data read margin is improved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an MRAM device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a portion corresponding to word line control of a row selection circuit according to the first embodiment.
FIG. 3 is a circuit diagram showing a configuration of a portion corresponding to digit line control of a row selection circuit.
FIG. 4 is a circuit diagram showing a configuration of a bit line driver.
FIG. 5 is a circuit diagram showing a configuration of a sense amplifier shown in FIG. 1;
FIG. 6 is an operation waveform diagram illustrating a gate voltage and a passing current of an access transistor during data reading according to the first embodiment.
FIG. 7 is a circuit diagram showing a configuration of a portion corresponding to word line control of a row selection circuit according to a second embodiment.
FIG. 8 is an operation waveform diagram illustrating a gate voltage and a passing current of an access transistor at the time of data reading according to the second embodiment.
FIG. 9 is a circuit diagram showing a configuration of a source line voltage control circuit according to a third embodiment.
FIG. 10 is an operation waveform diagram illustrating a gate voltage and a passing current of an access transistor at the time of data reading according to the third embodiment.
FIG. 11 is a circuit diagram showing another configuration example of a memory array to which the present invention can be applied.
FIG. 12 is a conceptual diagram illustrating the data storage principle of an MTJ memory cell.
FIG. 13 is a conceptual diagram illustrating a data write magnetic field applied to an MTJ memory cell during a data write operation.
FIG. 14 is a conceptual diagram showing an arrangement of data write wiring in a memory cell array constituted by MTJ memory cells.
FIG. 15 is a conceptual diagram illustrating a configuration for reading data from an MTJ memory cell.
FIG. 16 is a circuit diagram showing a configuration for reading data from a memory array constituted by MTJ memory cells.
[Explanation of symbols]
1 MRAM device, 10 memory array, 11 reference cell columns, 12 reference cell rows, 20 row selection circuit, 21 row decoder, 25R word line voltage control circuit, 25W digit line drive circuit, 26, 27, 26 #, 27 #, 33, 34, 36, 37, 51, 51r, 52, 52r, 53, 71, 72, 73, 91, 92 MOS transistors, 31a and 31b bit line drivers, 40 peripheral circuits, 50 sense amplifiers, 55 interface circuits, 70 Word line voltage control circuit, 80 negative voltage generation circuit, 90 source line voltage control circuit, ATR, ATRr access transistor, BL1 to BLm, BLA1, BLB1 to BLAm, BLBm bit line, BLr reference bit line, DL1 to DLn digit line, DSLr reference data Line, DSA, DSP, DSL data line, GND ground voltage, Ioff, Ioff (TH), Ioff (TL) Off leak current, MC MTJ memory cell, RA row address, RD control signal, RDT read data, RMC reference cell, RSL (I) Row selection signal, SL1 to SLn, SLi source line, SLr0, SLr1 reference source line, TH transistor (high threshold voltage), TL transistor (low threshold voltage), TMR tunneling magneto-resistance element, TMRr reference Resistance elements, V1, V3 positive voltage, V2 negative voltage, Vg (ATR) gate voltage, Vgs (ATR) Gate-source voltage (access transistor), WL1 to WLn, WLi word line, WLr0, WLr1 reference word line.

Claims (13)

行および列に沿って行列状に配置された複数のメモリセルと、
前記行にそれぞれ対応して設けられ、データ読出対象に選択されたメモリセルを含む行において選択的に活性化される複数のワード線と、
前記列にそれぞれ対応して配置される複数のビット線と、
複数のビット線のうちの、前記選択されたメモリセルに対応する１本の通過電流に基づいて読出データを生成するデータ読出回路とを備え、
前記複数のメモリセルの各々は、前記複数のビット線の対応する１本と固定電圧の間に直列に接続された、記憶データに応じて電気抵抗が変化する磁気記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、
前記アクセス素子は、前記対応するワード線と結合されたゲートを有する第１の電界効果型トランジスタを有し、
前記第１の電界効果型トランジスタは、同一チップ上に配置された他の電界効果トランジスタよりもしきい値電圧が大きい、薄膜磁性体記憶装置。A plurality of memory cells arranged in a matrix along rows and columns;
A plurality of word lines provided corresponding to the respective rows and selectively activated in a row including memory cells selected as data read targets;
A plurality of bit lines arranged corresponding to the columns,
A data read circuit for generating read data based on one passing current corresponding to the selected memory cell among the plurality of bit lines;
Each of the plurality of memory cells includes a magnetic storage element connected in series between a corresponding one of the plurality of bit lines and a fixed voltage and having an electric resistance that changes according to storage data and a corresponding word line. An access element that turns on in response to the activation;
The access element has a first field effect transistor having a gate coupled to the corresponding word line;
The thin-film magnetic memory device, wherein the first field-effect transistor has a larger threshold voltage than other field-effect transistors arranged on the same chip. 前記データ読出回路によって生成された前記読出データを前記薄膜磁性体記憶装置の外部に出力するためのインターフェイス回路をさらに備え、
前記第１の電界効果型トランジスタのしきい値電圧の絶対値は、前記インターフェイス回路を構成する電界効果型トランジスタのしきい値電圧と同等に設計される、請求項１に記載の薄膜磁性体記憶装置。An interface circuit for outputting the read data generated by the data read circuit to outside the thin-film magnetic memory device;
2. The thin-film magnetic memory according to claim 1, wherein an absolute value of a threshold voltage of the first field-effect transistor is designed to be equal to a threshold voltage of a field-effect transistor included in the interface circuit. apparatus. 前記第１の電界効果型トランジスタは、Ｎチャネル型であり、
各前記ワード線は、活性化時に前記第１の電界効果型トランジスタの前記しきい値電圧よりも大きい正電圧へ設定され、非活性化時に接地電圧へ設定される、請求項１に記載の薄膜磁性体記憶装置。The first field-effect transistor is an N-channel type,
2. The thin film according to claim 1, wherein each of the word lines is set to a positive voltage larger than the threshold voltage of the first field-effect transistor when activated, and is set to a ground voltage when deactivated. Magnetic storage device. 前記行にそれぞれ対応して設けられ、データ書込対象に選択されたメモリセルを含む行において選択的に活性化される複数のディジット線と、
前記複数のディジット線にそれぞれ対応して設けられる複数のディジット線駆動回路とをさらに備え、
各前記ディジット線駆動回路は、対応するディジット線が活性化された場合に、データ書込磁界を生じさせるデータ書込電流を供給するための第２の電界効果型トランジスタを有し、
前記第１の電界効果型トランジスタは、前記第２の電界効果型トランジスタよりもしきい値電圧の絶対値が大きい、請求項１に記載の薄膜磁性体記憶装置。A plurality of digit lines provided corresponding to the respective rows and selectively activated in a row including a memory cell selected as a data write target;
A plurality of digit line driving circuits provided respectively corresponding to the plurality of digit lines,
Each of the digit line drive circuits has a second field effect transistor for supplying a data write current for generating a data write magnetic field when a corresponding digit line is activated;
2. The thin-film magnetic memory device according to claim 1, wherein the first field-effect transistor has a larger absolute value of a threshold voltage than the second field-effect transistor. 前記列にそれぞれ対応して設けられる複数のビット線ドライバをさらに備え、
各前記ビット線ドライバは、データ書込対象に選択されたメモリセルを含む列において、対応するビット線に対して、データ書込磁界を生じさせるデータ書込電流を供給するための第２の電界効果型トランジスタを含み、
前記第１の電界効果型トランジスタは、前記第２の電界効果型トランジスタよりもしきい値電圧が大きい、請求項１に記載の薄膜磁性体記憶装置。A plurality of bit line drivers provided corresponding to the columns, respectively;
Each of the bit line drivers includes a second electric field for supplying a data write current for generating a data write magnetic field to a corresponding bit line in a column including a memory cell selected as a data write target. Including effect type transistors,
2. The thin-film magnetic memory device according to claim 1, wherein the first field-effect transistor has a higher threshold voltage than the second field-effect transistor. 前記データ読出回路は、前記第１の電界効果型トランジスタよりもしきい値電圧の絶対値が小さい電界効果型トランジスタを含む、請求項１に記載の薄膜磁性体記憶装置。2. The thin-film magnetic memory device according to claim 1, wherein the data read circuit includes a field-effect transistor having a smaller absolute value of a threshold voltage than the first field-effect transistor. 行および列に沿って行列状に配置された複数のメモリセルと、
前記行にそれぞれ対応して設けられ、データ読出対象に選択されたメモリセルを含む行において選択的に活性化される複数のワード線と、
前記複数のワード線にそれぞれ対応して設けられ、データ読出期間において、選択行のワード線および非選択行のワード線を第１および第２の電圧にそれぞれ設定するための複数のワード線電圧制御回路と、
前記列にそれぞれ対応して配置される複数のビット線と、
複数のビット線のうちの、前記選択されたメモリセルに対応する１本の通過電流に基づいて読出データを生成するデータ読出回路とを備え、
前記複数のメモリセルの各々は、前記複数のビット線の対応する１本と固定電圧の間に直列に接続された、記憶データに応じて電気抵抗が変化する磁気記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、
前記アクセス素子は、前記対応するワード線と結合されたゲートを有する電界効果型トランジスタを有し、
前記第１および第２の電圧は、前記固定電圧を基準として互いに極性が異なる、薄膜磁性体記憶装置。A plurality of memory cells arranged in a matrix along rows and columns;
A plurality of word lines provided corresponding to the respective rows and selectively activated in a row including memory cells selected as data read targets;
A plurality of word line voltage controllers provided corresponding to the plurality of word lines, respectively, for setting a word line of a selected row and a word line of a non-selected row to first and second voltages during a data read period; Circuit and
A plurality of bit lines arranged corresponding to the columns,
A data read circuit for generating read data based on one passing current corresponding to the selected memory cell among the plurality of bit lines;
Each of the plurality of memory cells includes a magnetic storage element connected in series between a corresponding one of the plurality of bit lines and a fixed voltage and having an electric resistance that changes according to storage data and a corresponding word line. An access element that turns on in response to the activation;
The access element has a field effect transistor having a gate coupled to the corresponding word line,
The thin-film magnetic memory device, wherein the first and second voltages have different polarities with respect to the fixed voltage. 前記電界効果型トランジスタは、Ｎチャネル型であり、
前記固定電圧は接地電圧に相当し、前記第１の電圧は、前記電界効果型トランジスタのしきい値電圧より大きい正電圧であり、前記第２の電圧は負電圧である、請求項７に記載の薄膜磁性体記憶装置。The field-effect transistor is an N-channel transistor;
8. The fixed voltage according to claim 7, wherein the fixed voltage corresponds to a ground voltage, the first voltage is a positive voltage larger than a threshold voltage of the field-effect transistor, and the second voltage is a negative voltage. Thin film magnetic storage device. 前記複数のワード線電圧制御回路の各々は、前記データ読出期間以外において、前記対応するワード線を前記固定電圧に設定する、請求項７に記載の薄膜磁性体記憶装置。8. The thin film magnetic memory device according to claim 7, wherein each of the plurality of word line voltage control circuits sets the corresponding word line to the fixed voltage during a period other than the data read period. 前記複数のワード線電圧制御回路の各々は、
前記第１の電圧および前記対応するワード線の間に接続された第１のスイッチと、
前記第２の電圧および前記対応するワード線の間に接続された第２のスイッチと、
前記固定電圧および前記対応するワード線の間に接続されて、前記データ読出期間以外にオンする第３のスイッチとを含み、
前記第１および第２のスイッチは、前記データ読出期間に、対応する行が前記選択されたメモリセルを含むか否かに応じて、相補的にオン・オフする、請求項９に記載の薄膜磁性体記憶装置。Each of the plurality of word line voltage control circuits includes:
A first switch connected between the first voltage and the corresponding word line;
A second switch connected between the second voltage and the corresponding word line;
A third switch that is connected between the fixed voltage and the corresponding word line and that is turned on during a period other than the data read period;
10. The thin film according to claim 9, wherein the first and second switches are turned on / off complementarily during the data reading period depending on whether a corresponding row includes the selected memory cell. Magnetic storage device. 行および列に沿って行列状に配置された複数のメモリセルと、
前記行にそれぞれ対応して設けられ、データ読出対象に選択されたメモリセルを含む行において選択的に活性化される複数のワード線と、
前記行にそれぞれ対応して設けられた複数のソース線と、
前記列にそれぞれ対応して配置される複数のビット線と、
複数のビット線のうちの、前記選択されたメモリセルに対応する１本の通過電流に基づいて読出データを生成するデータ読出回路とを備え、
前記複数のメモリセルの各々は、前記複数のビット線の対応する１本と前記複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する磁気記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、
前記アクセス素子は、前記対応するワード線と結合されたゲートを有する電界効果型トランジスタを有し、
前記複数のソース線にそれぞれ対応して設けられる複数のソース線電圧制御回路をさらに備え、
前記複数のソース線電圧制御回路は、データ読出期間において、対応するワード線が非活性化されたソース線の電圧を、前記電界効果型トランジスタを逆バイアス可能なレベルへ切換える、薄膜磁性体記憶装置。A plurality of memory cells arranged in a matrix along rows and columns;
A plurality of word lines provided corresponding to the respective rows and selectively activated in a row including memory cells selected as data read targets;
A plurality of source lines provided corresponding to the rows,
A plurality of bit lines arranged corresponding to the columns,
A data read circuit for generating read data based on one passing current corresponding to the selected memory cell among the plurality of bit lines;
Each of the plurality of memory cells is connected in series between a corresponding one of the plurality of bit lines and a corresponding one of the plurality of source lines, and has an electrical resistance that changes according to storage data. An access element that turns on in response to activation of the magnetic storage element and a corresponding word line,
The access element has a field effect transistor having a gate coupled to the corresponding word line,
A plurality of source line voltage control circuits provided corresponding to the plurality of source lines, respectively;
The plurality of source line voltage control circuits switch a voltage of a source line in which a corresponding word line is inactivated to a level at which the field-effect transistor can be reverse-biased during a data read period. . 前記電界効果型トランジスタはＮチャネル型であり、
前記複数のソース線電圧制御回路の各々は、前記データ読出期間に対応するワード線が非活性化されたときに対応するソース線を正電圧に設定し、それ以外には、前記対応するソース線を接地電圧に設定する、請求項１１に記載の薄膜磁性体記憶装置。The field-effect transistor is an N-channel transistor;
Each of the plurality of source line voltage control circuits sets a corresponding source line to a positive voltage when a word line corresponding to the data read period is inactivated, and otherwise sets the corresponding source line The thin-film magnetic memory device according to claim 11, wherein is set to a ground voltage. 前記複数のソース線電圧制御回路の各々は、
前記正電圧および対応するソース線の間に接続された第１のスイッチと、
前記接地電圧および前記対応するソース線の間に接続され、前記第１のスイッチと相補的にオンする第２のスイッチとを含み、
前記第２のスイッチは、前記データ読出期間であり、かつ、対応する行が前記選択されたメモリセルを含むときにオンする、請求項１１に記載の薄膜磁性体記憶装置。Each of the plurality of source line voltage control circuits includes:
A first switch connected between the positive voltage and a corresponding source line;
A second switch that is connected between the ground voltage and the corresponding source line and that turns on complementarily with the first switch;
12. The thin-film magnetic memory device according to claim 11, wherein said second switch is turned on during said data reading period and when a corresponding row includes said selected memory cell.

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