JP2004096683A - 電流サンプリング回路およびそれを用いた電流出力型駆動回路 - Google Patents

Abstract

【課題】サンプリングの誤差を低減できる高精度な電流サンプリング回路とこれを用いた電流出力型駆動回路を提供する。
【解決手段】電流のサンプリング時において、スイッチＳＷ１およびＳＷ２がオン状態、スイッチＳＷ３がオフ状態に制御される。ノードＮ２を流れるサンプリング対象の電流は、スイッチＳＷ１およびＳＷ２を経てキャパシタＣ１に流れ、この充電電圧によりトランジスタＭ１が導通する。トランジスタＭ１が導通すると、電圧出力回路１が出力するバイアス電圧によりトランジスタＭ１およびＭ２が飽和領域で動作し、ノードＮ２の電流は、電源線ＶＤＤからトランジスタＭ１、Ｍ２およびスイッチＳＷ２を介した経路にも流れる。全ての電流がこの経路に流れたところでキャパシタＣ１の充電が終了し、サンプリング電流はキャパシタＣ１の充電電圧として保持される。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、入力される電流をサンプリングする電流サンプリング回路と、入力データに応じた電流を生成して複数チャンネルの出力線を駆動する電流出力型駆動回路に係り、たとえば、有機ＥＬディスプレイ表示装置の駆動回路に利用される電流サンプリング回路および電流出力型駆動回路に関するものである。
【０００２】
【従来の技術】
入力電流をサンプリングして保持する電流サンプリング回路として、たとえば、図１０に示す回路が一般的に用いられている。
図１０の電流サンプリング回路は、ｐ型ＭＯＳトランジスタＭａと、キャパシタＣａと、スイッチＳＷａ，ＳＷｂおよびＳＷｃとを有する。
【０００３】
ｐ型ＭＯＳトランジスタＭａは、電源線ＶＤＤとノードＮａとの間に接続される。このｐ型ＭＯＳトランジスタＭａのゲート端子は、キャパシタＣａを介して電源線ＶＤＤに接続されるとともに、スイッチＳＷａを介してノードＮａに接続される。スイッチＳＷｂはノードＮａとノードＮｂとの間に接続され、スイッチＳＷｃはノードＮａとノードＮｃとの間に接続される。
【０００４】
ノードＮｂには、サンプリング対象の電流が流れる。図１０の例では、このノードＮｂと基準電位線ＶＳＳとの間にサンプリング対象の電流を流すための電流源Ｕが接続されている。
ノードＮｃには、電流サンプリング回路によってサンプリングされた電流が流れる。図１０の例では、このノードＮｃと基準電位線ＶＳＳとの間に負荷Ｚが接続されており、電流サンプリング回路においてサンプリングされた電流がこの負荷Ｚに出力される。
【０００５】
図１０の電流サンプリング回路において電流のサンプリングが行われる場合、図示しない制御回路によって、スイッチＳＷａおよびスイッチＳＷｂは導通状態（以降、オン状態と表記する）、スイッチＳＷｃは開放状態（以降、オフ状態と表記する）にそれぞれ設定される。スイッチＳＷａおよびスイッチＳＷｂを介してキャパシタＣａに電流源Ｕの電流が流れると、このキャパシタＣａの充電電圧がｐ型ＭＯＳトランジスタＭａのゲート−ソース間に印加されてｐ型ＭＯＳトランジスタＭａに電流が流れ始める。ｐ型ＭＯＳトランジスタＭａのドレイン電流が電流源Ｕの電流と等しくなったところでキャパシタＣａへの充電が終了し、ドレイン電流は一定に保持される。結果として、キャパシタＣａには、ｐ型ＭＯＳトランジスタＭａのドレイン電流とサンプリング対象の電流とが等しくなるように調整された電圧が充電される。
【０００６】
サンプリングされた電流が保持される場合には、スイッチＳＷａ〜スイッチＳＷｃが全てオフ状態に設定される。この場合、ｐ型ＭＯＳトランジスタＭａのゲート端子と電源線ＶＤＤとの間のインピーダンスは非常に大きくなるため、キャパシタＣａに蓄積された電荷の放電は僅かであり、その電圧はほぼ一定に保持される。
【０００７】
サンプリングされた電流が出力される場合には、キャパシタＣａに上述の電圧が充電された状態で、スイッチＳＷａおよびスイッチＳＷｂがオフ状態、スイッチＳＷｃがオン状態にそれぞれ設定される。ｐ型ＭＯＳトランジスタＭａには、キャパシタＣａによって印加されるゲート−ソース間電圧に応じた電流、すなわちサンプリング対象の電流とほぼ等しい電流が流れ、これがスイッチＳＷｃを介して負荷Ｚに流れる。
【０００８】
このように、図１０の電流サンプリング回路によれば、サンプリング対象の電流が一旦キャパシタＣａの電圧に変換されて保持され、保持されたキャパシタＣａの電圧が再び電流に変換されて負荷Ｚに出力される。
【０００９】
【発明が解決しようとする課題】
図１１は、ゲート−ソース間電圧Ｖｇｓとドレイン−ソース間電圧Ｖｄｓとが等しい場合、および、ゲート−ソース間電圧Ｖｇｓが一定に保持された場合における、ｐ型ＭＯＳトランジスタＭａのドレイン電流Ｉｄとドレイン−ソース間電圧Ｖｄｓとの関係を示した図である。
曲線ＣＶａは、ゲート−ソース間電圧Ｖｇｓとドレイン−ソース間電圧Ｖｄｓとが等しい場合の曲線を示し、曲線ＣＶｂは、ゲート−ソース間電圧Ｖｇｓが一定に保持された場合の曲線を示す。
【００１０】
図１０の電流サンプリング回路において電流のサンプリングが行われる場合、スイッチＳＷａが導通することから、ｐ型ＭＯＳトランジスタＭａのゲート−ソース間電圧Ｖｇｓとドレイン−ソース間電圧Ｖｄｓとが等しくなり、ドレイン電流Ｉｄとドレイン−ソース間電圧Ｖｄｓとの関係は曲線ＣＶａに拘束される。曲線ＣＶａにおいて、ドレイン電流Ｉｄは、ドレイン−ソース間電圧Ｖｄｓを変数とした２次式に似た変化を示す。ドレイン電流Ｉｄすなわちサンプル対象の電流が決定されると、この曲線ＣＶａの関係から、ドレイン−ソース間電圧Ｖｄｓが決定される。
【００１１】
一方、サンプリングされた電流が出力される場合には、ゲート−ソース間電圧Ｖｇｓが一定に保持されることから、ドレイン電流Ｉｄとドレイン−ソース間電圧Ｖｄｓとの関係は曲線ＣＶｂに拘束される。曲線ＣＶｂにおけるＭＯＳトランジスタの動作領域は、ドレイン−ソース間電圧Ｖｄｓの増加に伴ってドレイン電流Ｉｄが増加する非飽和領域と、ドレイン−ソース間電圧Ｖｄｓの増加に係わらずドレイン電流が一定になる飽和領域とに分けられる。ドレイン電圧とゲート電圧とが等しい場合、ＭＯＳトランジスタの動作領域は飽和領域になるので、曲線ＣＶａと曲線ＣＶｂとが交わる動作点Ｐａは飽和領域に含まれる。
【００１２】
飽和領域においてドレイン電流Ｉｄは一定になるので、ノードＮｃの電圧は、負荷Ｚのインピーダンスに応じて決定される。このため、サンプル電流出力時におけるノードＮｃの電圧と、電流サンプリング時におけるノードＮｂの電圧とは、通常等しくならない。図１０の電流サンプリング回路では、ノードＮｃおよびノードＮｂがスイッチＳＷｂおよびスイッチＳＷｃを介してｐ型ＭＯＳトランジスタＭａのドレインに直結されているので、ノード電圧の違いは、そのままドレイン−ソース間電圧Ｖｄｓの違い、すなわちｐ型ＭＯＳトランジスタＭａの動作点の違いになる。たとえば図１１に示すように、電流サンプリング時における動作点Ｐａは、サンプル電流出力時において動作点Ｐｂに変化する。
【００１３】
飽和領域においてドレイン−ソース間電圧Ｖｄｓが変化すると、実際にはチャネル長変動効果によってドレイン電流Ｉｄも僅かに変化する。たとえば図１１に示すように、動作点Ｐａと動作点Ｐｂとにおいてドレイン−ソース間電圧Ｖｄｓに電圧差ΔＶの変化が生じた場合、ドレイン電流Ｉｄにも電流差ΔＩの変化が生じる。この電流差ΔＩは、電流サンプリングの誤差になる。
【００１４】
さらに、ドレイン−ソース間電圧Ｖｄｓに変化が生じると、ドレイン−ゲート間に存在する寄生的なキャパシタを通じて流れる電流によりキャパシタＣａの電圧が変化し、ゲート−ソース間電圧Ｖｇｓが変化することによって、ドレイン電流Ｉｄが変化してしまう現象が起こる。こうしたドレイン電流Ｉｄの変化も、電流サンプリングの誤差になる。
【００１５】
このように、図１０の電流サンプリング回路では、電流サンプリング時におけるノードＮｂの電圧とサンプリング電流出力時におけるノードＮｃの電圧との電圧差が、そのままｐ型ＭＯＳトランジスタＭａのドレイン−ソース間電圧Ｖｄｓの変化になり、この変化によって、サンプリング対象の電流とサンプリング電流との誤差が増大してしまう不利益がある。
また、負荷Ｚのインピーダンス変化によってノードＮｃの電圧が変化した場合にも、この影響を直接受けてｐ型ＭＯＳトランジスタＭａのゲート−ソース間電圧Ｖｇｓが変化してしまうので、出力するサンプリング電流が変化してしまう不利益がある。
【００１６】
本発明はかかる事情に鑑みてなされたものであり、その第１の目的は、サンプリング対象の電流とサンプリングした電流との誤差を低減できる高精度な電流サンプリング回路を提供することにある。
また、第２の目的は、入力データに応じた高精度の出力電流を生成することができる電流出力型駆動回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の観点に係る電流サンプリング回路は、電源線と第１のノードとの間に接続された第１の絶縁ゲート型トランジスタと、第１の絶縁ゲート型トランジスタのゲート端子と電源線との間に接続されたキャパシタと、第１の絶縁ゲート型トランジスタのゲート端子と第１のノードとの間に接続された第１のスイッチと、第１の絶縁ゲート型トランジスタと第１のノードとの接続線上に挿入された第２の絶縁ゲート型トランジスタと、少なくとも所定のレベルの電流がサンプリングされる場合において第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタを飽和領域で動作させる電圧であって、サンプリング対象の電流に応じて変化する電圧を第２の絶縁ゲート型トランジスタのゲート端子に出力する電圧出力回路と、サンプリング対象の電流が流れる第２のノードと第１のノードとの間に接続された第２のスイッチと、サンプリングされた電流が流れる第３のノードと第１のノードとの間に接続された第３のスイッチと、電流のサンプリングを行う第１の動作モードにおいて、第１のスイッチおよび第２のスイッチを導通状態、第３のスイッチを開放状態に制御し、サンプリングした電流を保持する第２の動作モードにおいて、第１のスイッチ、第２のスイッチ、および第３のスイッチを開放状態に制御し、保持したサンプリング電流を出力する第３の動作モードにおいて、第１のスイッチおよび第２のスイッチを開放状態、第３のスイッチを導通状態に制御する制御回路とを有する。
【００１８】
本発明の第１の観点に係る電流サンプリング回路によれば、上記所定のレベルの電流のサンプリングが行われる第１の動作モードにおいて、第１のスイッチおよび第２のスイッチが導通状態、第３のスイッチが開放状態に制御される。これにより、第２のノードを流れるサンプリング対象の電流が、第１のスイッチおよび第２のスイッチを経てキャパシタに流れて、キャパシタが充電される。この充電電圧をゲート端子に受けて、第１の絶縁ゲート型トランジスタは導通状態になる。また、電圧出力回路がゲート端子に出力する電圧によって、第２の絶縁ゲート型トランジスタは導通状態になる。これにより、サンプリング対象の電流は、電源線から第１の絶縁ゲート型トランジスタ、第２の絶縁ゲート型トランジスタおよび第２のスイッチを経て第２のノードに流れる。サンプリング対象の電流が全てこの経路に流れると、キャパシタに流れる電流は枯渇して、キャパシタの充電が終了する。
【００１９】
この時、第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタは、第２の絶縁ゲート型トランジスタのゲート端子に出力される電圧出力回路の電圧によって、何れも飽和領域で動作する。したがって、第２のノードに電圧の変動が生じても、その電圧変動は第２の絶縁ゲート型トランジスタに加わる電圧の変動に変換されるので、第１の絶縁ゲート型トランジスタに加わる電圧に変動が生じ難くなる。
【００２０】
また、サンプリング対象の電流が上記所定のレベルの電流に対して増加または減少した場合には、これに応じて電圧出力回路の電圧も変化する。このため、たとえば、電流の変化後においても、第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタの飽和領域での動作が保たれる。
【００２１】
サンプリングされた電流が保持される第２の動作モードでは、第１のスイッチ、第２のスイッチ、および第３のスイッチが全て開放状態に制御される。この状態において、第１の絶縁ゲート型トランジスタのゲート端子と電源線とのインピーダンスが高くなるので、キャパシタの電圧は一定に保持され易くなる。
【００２２】
保持された電流が出力される第３の動作モードでは、第１のスイッチおよび第２のスイッチが開放状態、第３のスイッチが導通状態に制御される。第１の絶縁ゲート型トランジスタはキャパシタに保持された電圧によって導通状態となり、第２の絶縁ゲート型トランジスタは、電圧出力回路によってゲート端子に出力される電圧により導通状態になるので、第３のノードには、電源線から第１の絶縁ゲート型トランジスタ、第２の絶縁ゲート型トランジスタおよび第３のスイッチを経て電流が流れる。この第３のノードに流れる電流は、キャパシタに保持された電圧によって決まる電流であり、サンプリング対象の電流とほぼ等しくなる。
【００２３】
この時、第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタは、第２の絶縁ゲート型トランジスタのゲート端子に出力される電圧出力回路の電圧によって、何れも飽和領域で動作する。したがって、第３のノードに電圧の変動が生じても、その電圧変動は第２の絶縁ゲート型トランジスタに加わる電圧の変動に変換されるので、第１の絶縁ゲート型トランジスタに加わる電圧に変動が生じ難くなる。
【００２４】
また、サンプリング対象の電流が上記所定のレベルの電流に対して増加または減少した場合には、これに応じて電圧出力回路の電圧も変化する。このため、たとえば、電流の変化後においても、第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタの飽和領域での動作が保たれる。
【００２５】
本発明の第２の観点に係る電流サンプリング回路は、電源線と第１のノードとの間に接続された第１の絶縁ゲート型トランジスタと、第１の絶縁ゲート型トランジスタのゲート端子と電源線との間に接続されたキャパシタと、第１の絶縁ゲート型トランジスタのゲート端子の電圧と第１のノードの電圧との電圧差に応じてキャパシタを充電または放電し、入力される制御信号に応じてこの充放電動作を実行または停止するキャパシタ充放電回路と、第１の絶縁ゲート型トランジスタと第１のノードとの接続線上に挿入された第２の絶縁ゲート型トランジスタと、少なくとも所定のレベルの電流がサンプリングされる場合において第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタを飽和領域で動作させる電圧であって、サンプリング対象の電流に応じて変化する電圧を第２の絶縁ゲート型トランジスタのゲート端子に出力する電圧出力回路と、サンプリング対象の電流が流れる第２のノードと第１のノードとの間に接続された第２のスイッチと、サンプリングされた電流が流れる第３のノードと第１のノードとの間に接続された第３のスイッチと、第１のノードと第２のノードとの間に接続された第２のスイッチと、第１のノードと第３のノードとの間に接続された第３のスイッチと、電流のサンプリングを行う第１の動作モードにおいて、第２のスイッチを導通状態、第３のスイッチを開放状態に制御するとともに、キャパシタ充放電回路の充放電を実行させる上記制御信号を出力し、サンプリングした電流を保持する第２の動作モードにおいて、第２のスイッチおよび第３のスイッチを開放状態に制御するとともに、キャパシタ充放電回路の充放電を停止させる上記制御信号を出力し、保持したサンプリング電流を出力する第３の動作モードにおいて、第２のスイッチを開放状態、第３のスイッチを導通状態に制御するとともに、キャパシタ充放電回路の充放電を停止させる上記制御信号を出力する制御回路とを有する。
【００２６】
また、第１および第２の観点に係る電流サンプリング回路の電圧出力回路は、入力電流に応じた電流を出力する第２のカレントミラー回路と、第２のカレントミラー回路の電流入力端子と電源線との間に接続され、ゲート端子にキャパシタの充電電圧が入力された第４の絶縁ゲート型トランジスタと、第２のカレントミラー回路の電流出力端子と電源線との間に接続され、ゲート端子の電圧がこの電流出力端子の電圧に応じて可変され、可変された電圧を上記第２の絶縁ゲート方トランジスタのゲート端子へ出力する第５の絶縁ゲート型トランジスタとを含んでも良い。
【００２７】
本発明の第３の観点に係る電流出力型駆動回路は、入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、入力データを保持するレジスタアレイと、一定電流を生成する定電流源と、レジスタアレイの保持データ、および定電流源が生成した電流を入力し、この入力電流を、入力した保持データに応じたレベルを有する出力電流に変換する電流出力型ディジタル−アナログ変換回路と、電流出力型ディジタル−アナログ変換回路の出力電流を保持データごとにサンプリングし、サンプリングした出力電流値で複数チャネルの出力線を駆動する電流出力回路とを有し、電流出力回路は、電源線と第１のノードとの間に接続された第１の絶縁ゲート型トランジスタと、第１の絶縁ゲート型トランジスタのゲート端子と電源線との間に接続されたキャパシタと、第１の絶縁ゲート型トランジスタのゲート端子と第１のノードとの間に接続された第１のスイッチと、第１の絶縁ゲート型トランジスタと第１のノードとの接続線上に挿入された第２の絶縁ゲート型トランジスタと、少なくとも所定のレベルの電流がサンプリングされる場合において第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタを飽和領域で動作させる電圧であって、サンプリング対象の電流に応じて変化する電圧を第２の絶縁ゲート型トランジスタのゲート端子に出力する電圧出力回路と、サンプリング対象の電流が流れる第２のノードと第１のノードとの間に接続された第２のスイッチと、サンプリングされた電流が流れる第３のノードと第１のノードとの間に接続された第３のスイッチと、電流のサンプリングを行う第１の動作モードにおいて、第１のスイッチおよび第２のスイッチを導通状態、第３のスイッチを開放状態に制御し、サンプリングした電流を保持する第２の動作モードにおいて、第１のスイッチ、第２のスイッチ、および第３のスイッチを開放状態に制御し、保持したサンプリング電流を出力する第３の動作モードにおいて、第１のスイッチおよび第２のスイッチを開放状態、第３のスイッチを導通状態に制御する制御回路とを含む。
【００２８】
本発明の第４の観点に係る電流出力型駆動回路は、入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、入力データを保持するレジスタアレイと、一定電流を生成する定電流源と、レジスタアレイの保持データ、および定電流源が生成した電流を入力し、この入力電流を、入力した保持データに応じたレベルを有する出力電流に変換する電流出力型ディジタル−アナログ変換回路と、電流出力型ディジタル−アナログ変換回路の出力電流を保持データごとにサンプリングし、サンプリングした出力電流値で複数チャネルの出力線を駆動する電流出力回路とを有し、電流出力回路は、電源線と第１のノードとの間に接続された第１の絶縁ゲート型トランジスタと、第１の絶縁ゲート型トランジスタのゲート端子と電源線との間に接続されたキャパシタと、第１の絶縁ゲート型トランジスタのゲート端子の電圧と第１のノードの電圧との電圧差に応じてキャパシタを充電または放電し、入力される制御信号に応じてこの充放電動作を実行または停止するキャパシタ充放電回路と、第１の絶縁ゲート型トランジスタと第１のノードとの接続線上に挿入された第２の絶縁ゲート型トランジスタと、少なくとも所定のレベルの電流がサンプリングされる場合において第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタを飽和領域で動作させる電圧であって、サンプリング対象の電流に応じて変化する電圧を第２の絶縁ゲート型トランジスタのゲート端子に出力する電圧出力回路と、サンプリング対象の電流が流れる第２のノードと第１のノードとの間に接続された第２のスイッチと、サンプリングされた電流が流れる第３のノードと第１のノードとの間に接続された第３のスイッチと、第１のノードと第２のノードとの間に接続された第２のスイッチと、第１のノードと第３のノードとの間に接続された第３のスイッチと、電流のサンプリングを行う第１の動作モードにおいて、第２のスイッチを導通状態、第３のスイッチを開放状態に制御するとともに、キャパシタ充放電回路の充放電を実行させる上記制御信号を出力し、サンプリングした電流を保持する第２の動作モードにおいて、第２のスイッチおよび第３のスイッチを開放状態に制御するとともに、キャパシタ充放電回路の充放電を停止させる上記制御信号を出力し、保持したサンプリング電流を出力する第３の動作モードにおいて、第２のスイッチを開放状態、第３のスイッチを導通状態に制御するとともに、キャパシタ充放電回路の充放電を停止させる上記制御信号を出力する制御回路とを含む。
【００２９】
また、第１および第２の観点に係る電流サンプリング回路、ならびに第３および第４の観点に係る電流出力型駆動回路の上記電圧出力回路は、第１の動作モードにおいて上記所定のレベルの電流がサンプリングされる場合に、第１の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる電圧を、第２の絶縁ゲート型トランジスタのゲート端子に出力しても良い。
さらに、第１の絶縁ゲート型トランジスタおよび第２の絶縁ゲート型トランジスタは、互いのゲート幅の比またはゲート長の比の一方または両方が、上記所定のレベルの電流がサンプリングされる場合において第２の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる比に設定されても良い。
【００３０】
【発明の実施の形態】
本発明の７つの実施形態について、それぞれ図面を参照しながら述べる。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る電流サンプリング回路１００の構成の一例を示す回路図である。
図１に示す電流サンプリング回路１００は、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２と、キャパシタＣ１と、スイッチＳＷ１〜スイッチＳＷ３と、電圧出力回路１とを有する。
ｐ型ＭＯＳトランジスタＭ１は、本発明の第１の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＭ２は、本発明の第２の絶縁ゲート型トランジスタの一実施形態である。
スイッチＳＷ１は、本発明の第１のスイッチの一実施形態である。
スイッチＳＷ２は、本発明の第２のスイッチの一実施形態である。
スイッチＳＷ３は、本発明の第３のスイッチの一実施形態である。
キャパシタＣ１は、本発明のキャパシタの一実施形態である。
電圧出力回路１は、本発明の電圧出力回路の一実施形態である。
【００３１】
ｐ型ＭＯＳトランジスタＭ１は、電源線ＶＤＤとノードＮ１との間に接続される。キャパシタＣ１は、ｐ型ＭＯＳトランジスタＭ１のゲート端子と電源線ＶＤＤとの間に接続される。ｐ型ＭＯＳトランジスタＭ２は、ｐ型ＭＯＳトランジスタＭ１とノードＮ１との接続線上に挿入される。すなわち、ｐ型ＭＯＳトランジスタＭ２のソース端子がｐ型ＭＯＳトランジスタＭ１のドレイン端子に接続され、ｐ型ＭＯＳトランジスタＭ２のドレイン端子がノードＮ１に接続される。
【００３２】
スイッチＳＷ１は、ｐ型ＭＯＳトランジスタＭ１のゲート端子とノードＮ１との間に接続される。スイッチＳＷ２は、サンプリング対象の電流が流れるノードＮ２とノードＮ１との間に接続される。スイッチＳＷ３は、サンプリングされた電流が流れるノードＮ３とノードＮ１との間に接続される。
これらのスイッチは、たとえば、ｐ型やｎ型のＭＯＳトランジスタを用いて構成される。
【００３３】
電圧出力回路１は、ｐ型ＭＯＳトランジスタＭ２のゲート端子にバイアス電圧を出力する回路である。電圧出力回路１が出力するバイアス電圧は、サンプリング対象の電流に応じて変化するとともに、少なくとも所定のレベルの電流がサンプリングされる場合において、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２を飽和領域で動作させるように調整される。なお、この所定のレベルとは、サンプリングの対象とする任意の電流に応じて適当に定められる任意の電流レベルを意味する。
たとえば、サンプリング対象の電流がこの所定レベルから増大した場合、これに応じてｐ型ＭＯＳトランジスタＭ２のゲート電圧を基準電位線ＶＳＳ側に引き下げて、そのゲート−ソース間電圧Ｖｇｓ＿Ｍ２を増大させる。これにより、サンプリング対象の電流が増加した場合でも、ｐ型ＭＯＳトランジスタＭ２を飽和領域で動作させる。
逆に、サンプリング対象の電流がこの所定レベルから減少した場合には、これに応じてｐ型ＭＯＳトランジスタＭ２のゲート電圧を電源線ＶＤＤ側に引き上げて、そのゲート−ソース間電圧Ｖｇｓ＿Ｍ２を減少させる。これにより、サンプリング対象の電流が減少した場合において、ｐ型ＭＯＳトランジスタＭ２の動作領域が非飽和領域へ移行してしまうことを防止する。
【００３４】
また、図１において特に図示していないが、電流サンプリング回路１００には、スイッチＳＷ１〜スイッチＳＷ３の状態（オン状態またはオフ状態）を制御するための制御回路が含まれる。
この制御回路は、電流のサンプリングを行う場合に、スイッチＳＷ１およびスイッチＳＷ２をオン状態、スイッチＳＷ３をオフ状態に制御する。サンプリングした電流を保持する場合には、スイッチＳＷ１〜スイッチＳＷ３を全てオフ状態に制御する。サンプリングした電流を出力する場合には、スイッチＳＷ１およびスイッチＳＷ２をオフ状態、スイッチＳＷ３をオン状態に制御する。
【００３５】
また、図１において図示しているように、ノードＮｂと基準電位線ＶＳＳとの間には、サンプリング対象の電流を流すための電流源Ｕが接続されている。ノードＮｃと基準電位線ＶＳＳとの間には、電流サンプリング回路１００においてサンプリングされた電流が流れる負荷Ｚが接続されている。
【００３６】
上述した図１の電流サンプリング回路１００の動作を説明する。
図２は、図１の電流サンプリング回路１００におけるスイッチＳＷ１〜スイッチＳＷ３の状態と各信号の関係を説明するためのタイミング・チャートである。図２（Ａ）〜（Ｆ）は、順番に、スイッチＳＷ１〜スイッチＳＷの状態、ノードＮ１の電圧Ｖ＿Ｎ１、ノードＮ１に流れる電流Ｉ＿Ｎ１、キャパシタＣ１の電圧Ｖ＿Ｃ１を示している。
【００３７】
図２のタイミング・チャートにおける初期の状態において、スイッチＳＷ１〜スイッチＳＷ３は全てオフ状態になっており、キャパシタＣ１の電荷は全て放電された状態になっている。
【００３８】
時刻Ｔ１において、電流のサンプリングを行う動作モード（以降、サンプリング・モードと呼ぶ）が開始されると、スイッチＳＷ１およびスイッチＳＷ２がオン状態に制御され、サンプリング対象の電流Ｉ＿Ｎ１がスイッチＳＷ１およびスイッチＳＷ２を介してキャパシタＣ１に流れ込む。この電流Ｉ＿Ｎ１によってキャパシタＣ１が充電されて、キャパシタ電圧Ｖ＿Ｃ１が時間とともに増大する。そして、キャパシタ電圧Ｖ＿Ｃ１がｐ型ＭＯＳトランジスタＭ１のしきい電圧に達すると、ｐ型ＭＯＳトランジスタＭ１がオン状態に変化する。このとき、ｐ型ＭＯＳトランジスタＭ２は、電圧出力回路１から出力されるバイアス電圧によって飽和領域へ移行するので、電流Ｉ＿Ｎ１の一部は、電源線ＶＤＤからｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２を介してノードＮ１に流れる。ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２が飽和領域で動作し、これらのトランジスタに流れる電流がサンプリング対象の電流Ｉ＿Ｎ１と等しくなったところで、キャパシタＣ１に流れる電流は枯渇する。その後、キャパシタＣ１の電圧Ｖ＿Ｃ１は一定電圧値Ｖｇｓ１に保持される。
【００３９】
時刻Ｔ２において、サンプリング電流を保持するモード（以降、電流保持モードと呼ぶ）に動作モードが移行すると、先ずスイッチＳＷ１がオフ状態に制御され、続く時刻Ｔ３において、スイッチＳＷ２がオフ状態に制御される。
スイッチＳＷ２がスイッチＳＷ１に対して先にオフ状態になると、この期間中キャパシタＣ１に充電された電荷がｐ型ＭＯＳトランジスタＭ２を通して放電されてしまいキャパシタＣ１の電圧が変動することになる。したがって、電流のサンプリングを終了する際に、スイッチＳＷ１をスイッチＳＷ２に先んじてオフ状態へ変更することにより、キャパシタＣ１の電圧変動を防止することができる。
【００４０】
時刻Ｔ３においてスイッチＳＷ１〜スイッチＳＷ３が全てオフ状態になると、ｐ型ＭＯＳトランジスタＭ１のゲート端子と電源線ＶＤＤとの間のインピーダンスが非常に大きくなるため、キャパシタＣ１に蓄積された電荷はほぼ一定に保持される。
【００４１】
時刻Ｔ４において、保持したサンプリング電流を出力するモード（以降、電流出力モードと呼ぶ）に動作モードが移行すると、スイッチＳＷ３がオン状態に制御される。このとき、ｐ型ＭＯＳトランジスタＭ２は、電圧出力回路１から出力されるバイアス電圧によって飽和領域で動作するので、ｐ型ＭＯＳトランジスタＭ１のドレイン電流Ｉｄ＿Ｍ１は、ｐ型ＭＯＳトランジスタＭ２およびスイッチＳＷ３を介して負荷Ｚに流れる。このドレイン電流Ｉｄ＿Ｍ１は、キャパシタＣ１の電圧Ｖ＿Ｃ１に応じて決まる電流値、すなわちサンプリング対象の電流Ｉ＿Ｎ１とほぼ等しい電流値を有する。
【００４２】
以上説明したように、図１の電流サンプリング回路１００によれば、サンプリング・モードにおいて、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２が飽和領域で動作し、キャパシタＣ１にはサンプリング対象の電流に応じた電圧が充電される。電流保持モードにおいては、ｐ型ＭＯＳトランジスタＭ１のゲート端子と電源線ＶＤＤとの間のインピーダンスが非常に大きくなるため、キャパシタＣ１に蓄積された電荷がほぼ一定に保持される。電流出力モードにおいては、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２が飽和領域で動作し、出力されるサンプリング電流はキャパシタＣ１の電圧Ｖ＿Ｃ１に応じた電流値、すなわちサンプリング対象とされた電流とほぼ等しい電流値を有する。
したがって、サンプリング・モードと電流出力モードとにおけるノードＮ１の電圧が異なっている場合でも、ｐ型ＭＯＳトランジスタＭ２が飽和領域で動作していることから、これらの電圧差のほとんどはｐ型ＭＯＳトランジスタＭ２のドレイン−ソース間電圧Ｖｄｓ＿Ｍ２の電圧差に変換される。このため、ｐ型ＭＯＳトランジスタＭ１のドレイン電圧はこの２つの動作モードでほぼ同じになり、ｐ型ＭＯＳトランジスタＭ１のドレイン−ソース間電圧Ｖｄｓ＿Ｍ１の変動は非常に小さくなる。加えて、ドレイン−ソース間電圧Ｖｄｓ＿Ｍ１が微小に変動しても、ｐ型ＭＯＳトランジスタＭ１が飽和領域で動作しているので、ドレイン電流Ｉｄ＿Ｍ１の変動は微小になる。すなわち、ｐ型ＭＯＳトランジスタＭ１のドレイン電流Ｉｄ＿Ｍ１がノードＮ１の電圧変動に影響され難くなり、サンプリング対象の電流とサンプリングした電流との誤差を非常に小さくすることができる。
【００４３】
また、図１の電流サンプリング回路１００と図１０の回路とを比較して、追加される回路はｐ型ＭＯＳトランジスタＭ２と電圧出力回路１だけであり、大きな面積を必要とするキャパシタなどの素子を追加する必要がない。すなわち、電流サンプリング回路１００は簡易な回路で実現可能なので、レイアウト面積の増大を抑えることができる。
【００４４】
＜第２の実施形態＞
次に、第２の実施形態について述べる。
第２の実施形態に係る電流サンプリング回路は、たとえば図１の電流サンプリング回路１００と同様な構成を有している。
ただし、電圧出力回路１が出力するバイアス電圧は、少なくとも所定のレベルの電流がサンプリングされる場合において、ｐ型ＭＯＳトランジスタＭ１を飽和領域と非飽和領域との境界で動作させる電圧に調整される。
【００４５】
図３（Ａ）は、ｐ型ＭＯＳトランジスタＭ１のゲート−ソース間電圧、すなわちキャパシタＣの電圧Ｖ＿Ｃ１が電圧値Ｖｇｓ１の場合における、ドレイン電流Ｉｄ＿Ｍ１とドレイン−ソース間電圧Ｖｄｓ＿Ｍ１との関係を示すグラフである。
ｐ型ＭＯＳトランジスタＭ１の動作領域は、ドレイン−ソース間電圧Ｖｄｓ＿Ｍ１がピンチオフ電圧Ｖｓａｔ１より大きい範囲において飽和領域となり、これより小さい範囲において非飽和領域となる。飽和領域におけるドレイン電流Ｉｄ＿Ｍ１は、ほぼ一定電流値Ｉｓになる。
【００４６】
この図３（Ａ）の例において、電圧出力回路１の出力バイアス電圧は、ｐ型ＭＯＳトランジスタＭ１の動作点が、このピンチオフ電圧Ｖｓａｔ１の動作点Ｐｓａｔ１に対して飽和領域側の所定近傍に位置する動作点Ｐ１となるように調整される。
【００４７】
ピンチオフ電圧Ｖｓａｔ１は、ｐ型ＭＯＳトランジスタＭ１のしきい電圧Ｖｔｈおよびゲート−ソース間電圧Ｖｇｓ１を用いて、たとえば次式のように表すことができる。
【００４８】
【数１】
Ｖｓａｔ１　＝　Ｖｇｓ１　−　Ｖｔｈ　・・・（１）
【００４９】
動作点Ｐ１のドレイン−ソース電圧Ｖｄｓ１は、このピンチオフ電圧Ｖｓａｔ１より所定の電圧値ΔＶｄｓだけ大きい値に設定される。
【００５０】
【数２】
Ｖｄｓ１　＝　Ｖｓａｔ１　＋　ΔＶｄｓ　＝　Ｖｇｓ１　−　Ｖｔｈ　＋　ΔＶｄｓ　・・・（２）
【００５１】
ｐ型ＭＯＳトランジスタＭ２のドレイン−ソース間電圧Ｖｄｓ２は、ｐ型ＭＯＳトランジスタＭ１のドレイン−ソース電圧Ｖｄｓ１およびゲート−ソース間電圧Ｖｇｓ１を用いて、次式のように表される。
【００５２】
【数３】
Ｖｄｓ２　＝　Ｖｇｓ１　−　Ｖｄｓ１　＝　Ｖｔｈ　−　ΔＶｄｓ　・・・（３）
【００５３】
したがって、電流値Ｉｓのサンプリング電流に対するｐ型ＭＯＳトランジスタＭ２のドレイン−ソース間電圧Ｖｄｓ２が、たとえばｐ型ＭＯＳトランジスタＭ１のしきい電圧Ｖｔｈより僅かに小さい電圧となるように電圧出力回路１の出力バイアス電圧を調整することによって、このサンプリング電流におけるｐ型ＭＯＳトランジスタＭ１の動作点を、ｐ型ＭＯＳトランジスタＭ１がピンチオフする動作点の近傍に設定することができる。
【００５４】
サンプリング電流がこの電流値Ｉｓより大きくなった場合は、電圧出力回路１においてｐ型ＭＯＳトランジスタＭ２のゲート電圧が基準電位線ＶＳＳ側に引き下げられ、そのゲート−ソース間電圧Ｖｇｓ＿Ｍ２が増大する。これにより、サンプリング電流が電流値Ｉｓより大きくなった場合でも、ｐ型ＭＯＳトランジスタＭ２を飽和領域と非飽和領域との境界で動作させることができる。
逆に、サンプリング電流がこの電流値Ｉｓより小さくなった場合には、電圧出力回路１においてｐ型ＭＯＳトランジスタＭ２のゲート電圧が電源線ＶＤＤ側に引き上げられて、そのゲート−ソース間電圧Ｖｇｓ＿Ｍ２が減少する。これにより、サンプリング電流が電流値Ｉｓより小さくなった場合において、ｐ型ＭＯＳトランジスタＭ２の動作領域が非飽和領域へ移行してしまうことを防止できる。
【００５５】
以上はｐ型ＭＯＳトランジスタＭ１の動作点の設定に関する説明であるが、ｐ型ＭＯＳトランジスタＭ１に加えて、ｐ型ＭＯＳトランジスタＭ２の動作点も飽和領域と非飽和領域との境界に設定することが可能である。
【００５６】
図３（Ｂ）は、ｐ型ＭＯＳトランジスタＭ２のゲート−ソース間電圧が電圧値Ｖｇｓ２の場合における、ドレイン電流Ｉｄ＿Ｍ２とドレイン−ソース間電圧Ｖｄｓ＿Ｍ２との関係を示すグラフである。
ｐ型ＭＯＳトランジスタＭ２の動作領域は、ドレイン−ソース間電圧Ｖｄｓ＿Ｍ２がピンチオフ電圧Ｖｓａｔ２より大きい範囲において飽和領域となり、これより小さい範囲において非飽和領域となる。飽和領域におけるドレイン電流Ｉｄ＿Ｍ２は、ほぼ一定の電流値Ｉｓを有する。
【００５７】
式（３）の電圧値Ｖｄｓ２と電流値Ｉｓは既に決まっているので、後はｐ型トランジスタＭ２のゲート−ソース間の電圧値Ｖｇｓ２と、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２のサイズ比（ゲート幅比やゲート長比）とを適当に定めることにより、ｐ型ＭＯＳトランジスタＭ２の動作点Ｐ２を、ピンチオフ動作点Ｐｓａｔ２の飽和領域側の所定近傍に配置させることが可能である。
【００５８】
以上説明したように、本発明の第２の実施形態に係る電流サンプリング回路によれば、サンプリング・モードおよび電流出力モードにおいてｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２が飽和領域と非飽和領域との境界で動作するので、そのドレイン−ソース間電圧を極力小さくすることができる。これにより、電流サンプリング回路の動作が可能なノードＮ１の電圧範囲を広くすることができる。また、ノードＮ１の電圧範囲が同一の場合に対して必要な電源電圧を低くすることができるので、回路の低電圧化を図ることができる。
【００５９】
＜第３の実施形態＞
次に、第３の実施形態について述べる。
第３の実施形態では、上述した第１および第２の実施形態における電圧出力回路の構成がより具体化される。
【００６０】
図４は、本発明の第３の実施形態に係る電流サンプリング回路１００Ａの構成の一例を示す回路図である。
図４の電流サンプリング回路１００Ａでは、図１の電流サンプリング回路１００における電圧出力回路１が電圧出力回路１Ａに置き換えられている。その他、電流サンプリング回路１００Ａは電流サンプリング回路１００と同等な構成を有している。
【００６１】
図４の例において、電圧出力回路１Ａは、ｐ型ＭＯＳトランジスタＭ３とカレントミラー回路１１とを有する。
ｐ型ＭＯＳトランジスタＭ３は、本発明の第３の絶縁ゲート型トランジスタの一実施形態である。
カレントミラー回路１１は、本発明の第１のカレントミラー回路の一実施形態である。
【００６２】
カレントミラー回路１１は、サンプリング対象の電流を入力し、この入力電流に応じた電流Ｉ１１を出力する。
ｐ型ＭＯＳトランジスタＭ３は、カレントミラー回路１１の電流出力端子と電源線ＶＤＤとの間に接続され、ゲート端子の電圧がこの電流出力端子に接続される。また、ｐ型ＭＯＳトランジスタＭ３のゲート端子とカレントミラー回路１１の電流出力端子との接続点は、ｐ型ＭＯＳトランジスタＭ２のゲート端子に接続される。
【００６３】
なお、ｐ型ＭＯＳトランジスタＭ３のサイズ（チャネル幅やチャネル長など）は、少なくとも所定レベルの電流がサンプリングされる場合において、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２を飽和領域で動作させるように調整される。また、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２のサイズ比が第２の実施形態で述べたように調整されている場合には、これに合わせて、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２を飽和領域と非飽和領域との境界で動作させるように、ｐ型ＭＯＳトランジスタＭ３のサイズが調整される。
【００６４】
電流サンプリング回路１００Ａによれば、その電圧出力回路１Ａにおいて、サンプル対象の電流が直接カレントミラー回路１１に入力されている。ｐ型ＭＯＳトランジスタＭ３には、このサンプル対象の電流に応じたカレントミラー回路１１の出力電流Ｉ１１が流れる。そして、出力電流Ｉ１１に応じて発生したｐ型ＭＯＳトランジスタＭ３のゲート電圧が、バイアス電圧としてｐ型ＭＯＳトランジスタＭ２のゲート端子に供給される。このように、ｐ型ＭＯＳトランジスタＭ２のゲート端子に供給するバイアス電圧を、サンプル対象の電流に追従して変化させることができる。
【００６５】
＜第４の実施形態＞
次に、第４の実施形態について述べる。
第３の実施形態に係る電流サンプリング回路１００Ａでは、電圧出力回路１Ａのカレントミラー回路１１にサンプル対象の電流が直接入力されているため、電流のサンプリングが終了した後、電流保持モードや電流出力モードにおいてサンプル対象の電流に変動が生じると、この変動に応じて電圧出力回路１Ａの出力バイアス電圧が変動し、結果として電流サンプリングの誤差を発生させてしまう不利益がある。第４の実施形態では、第３の実施形態のこうした不利益が改善される。
【００６６】
図５は、本発明の第４の実施形態に係る電流サンプリング回路１００Ｂの構成の一例を示す回路図である。
図５の電流サンプリング回路１００Ｂでは、図１の電流サンプリング回路１００における電圧出力回路１が電圧出力回路１Ｂに置き換えられている。その他、電流サンプリング回路１００Ｂは電流サンプリング回路１００と同等な構成を有している。
【００６７】
電圧出力回路１Ｂは、ｐ型ＭＯＳトランジスタＭ４およびｐ型ＭＯＳトランジスタＭ５と、カレントミラー回路１２とを有する。
ｐ型ＭＯＳトランジスタＭ４は、本発明の第４の絶縁ゲート型トランジスタの一実施形態である。
ｐ型ＭＯＳトランジスタＭ５は、本発明の第５の絶縁ゲート型トランジスタの一実施形態である。
カレントミラー回路１２は、本発明の第２のカレントミラー回路の一実施形態である。
【００６８】
ｐ型ＭＯＳトランジスタＭ４は、カレントミラー回路１２の電流入力端子と電源線ＶＤＤとの間に接続され、ゲート端子にキャパシタＣ１の充電電圧が入力される。
ｐ型ＭＯＳトランジスタＭ５は、カレントミラー回路１２の電流出力端子と電源線ＶＤＤとの間に接続され、ゲート端子がこの電流出力端子に接続される。ｐ型ＭＯＳトランジスタＭ５のゲート端子とカレントミラー回路１２の電流出力端子との接続点は、ｐ型ＭＯＳトランジスタＭ２のゲート端子に接続される。
【００６９】
なお、ｐ型ＭＯＳトランジスタＭ４およびｐ型ＭＯＳトランジスタＭ５のサイズ（チャネル幅やチャネル長など）は、少なくとも所定レベルの電流がサンプリングされる場合において、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２を飽和領域で動作させるように調整される。
また、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２のサイズ比が第２の実施形態で述べたように調整されている場合には、これに合わせて、ｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２を飽和領域と非飽和領域との境界で動作させるように、ｐ型ＭＯＳトランジスタＭ４およびｐ型ＭＯＳトランジスタＭ５のサイズが調整される。
【００７０】
電流サンプリング回路１００Ｂによれば、その電圧出力回路１Ｂにおいて、キャパシタＣ１の充電電圧に応じた電流がｐ型ＭＯＳトランジスタＭ４に流れてカレントミラー回路１２に入力され、これに応じた電流Ｉ１２がカレントミラー回路１２の電流出力端子から出力される。ｐ型ＭＯＳトランジスタＭ５のゲート端子には、この電流Ｉ１２に応じた電圧が発生し、バイアス電圧としてｐ型ＭＯＳトランジスタＭ２のゲート端子に供給される。
このように、ｐ型ＭＯＳトランジスタＭ２のゲート端子に供給するバイアス電圧を、キャパシタＣ１の充電電圧に応じて発生するので、バイアス電圧をサンプリング対象の電流に追従して変化させることができる。
また、サンプリング後にサンプル対象の電流が変化しても、キャパシタＣ１の充電電圧はほぼ一定に保たれるので、これに応じて発生するバイアス電圧もほぼ一定に保たれる。したがって、サンプリング後におけるサンプル対象の電流の変化に影響を受けることなく、適切なバイアス電圧を発生することができる。
【００７１】
＜第５の実施形態＞
次に、第５の実施形態について述べる。
第４の実施形態に係る電流サンプリング回路１００Ｂでは、電流保持モードにおいてｐ型ＭＯＳトランジスタＭ４およびｐ型ＭＯＳトランジスタＭ５に電流が流れており、これにより電力が無駄に消費される不利益がある。第５の実施形態では、第４の実施形態におけるこうした不利益が改善される。
【００７２】
図６は、本発明の第５の実施形態に係る電流サンプリング回路１００Ｃの構成の一例を示す回路図である。
図５の電流サンプリング回路１００Ｃでは、図１の電流サンプリング回路１００における電圧出力回路１が電圧出力回路１Ｃに置き換えられている。その他、電流サンプリング回路１００Ｃは電流サンプリング回路１００と同等な構成を有している。
【００７３】
電圧出力回路１Ｃは、図５における電圧出力回路１Ｂのカレントミラー回路１２の電流入力端子とｐ型ＭＯＳトランジスタＭ４との接続線上に、スイッチＳＷ４が挿入された構成を有している。
【００７４】
このスイッチＳＷ４は、図示しない制御回路により、電流保持モードが開始される際にオン状態からオフ状態へ制御され、電流保持モードが終了される際にオフ状態からオン状態へ制御される。
したがって、電流保持モードにおいてｐ型ＭＯＳトランジスタＭ４およびｐ型ＭＯＳトランジスタＭ５に流れる電流が遮断されるので、これらのトランジスタに流れる電流により無駄に消費されていた電力を削減することができる。
【００７５】
＜第６の実施形態＞
次に、本発明の第６の実施形態について述べる。
第１〜第５の実施形態に係る電流サンプリング回路では、ノードＮ２に流れるサンプリング対象の電流が直接キャパシタＣ１の充電電流を供給しているので、サンプリング対象の電流が小さい場合は、キャパシタＣ１の充電が完了するまでに非常に長い時間を要してしまう不利益がある。また、大電流のサンプリングが行われた後で小電流のサンプリングが行われる場合、キャパシタＣ１に蓄積された電荷の放電に非常に長い時間を要してしまう不利益がある。第６の実施形態では、各実施形態のこうした不利益が改善される。
【００７６】
図７は、本発明の第６の実施形態に係る電流サンプリング回路１００Ｄの構成の一例を示す回路図である。
図７の電流サンプリング回路１００Ｄでは、図１の電流サンプリング回路１００におけるスイッチＳＷ１が演算増幅器２に置き換えられている。その他、電流サンプリング回路１００Ｄは電流サンプリング回路１００と同等な構成を有している。
演算増幅器２は、本発明のキャパシタ充放電回路の一実施形態である。
【００７７】
演算増幅器２は、正入力端子＋と負入力端子−との間に入力された差動電圧を増幅して、ｐ型ＭＯＳトランジスタＭ１のゲート端子に出力するとともに、負入力端子−に帰還する。正入力端子＋はノードＮ１に接続される。
【００７８】
演算増幅器２のゲインは非常に高いため、その出力電圧が負入力端子−へ負帰還されることにより、負入力端子−の電圧は正入力端子＋の電圧とほぼ等しくなるように制御される。すなわち、ｐ型ＭＯＳトランジスタＭ１のゲート電圧はノードＮ１の電圧と等しくなるように制御され、その過程で、キャパシタＣ１の電圧Ｖ＿Ｃ１は演算増幅器２により充電または放電される。このように、演算増幅器２は、ｐ型ＭＯＳトランジスタＭ１のゲート端子とノードＮ１との電圧差に応じてキャパシタＣ１を充電または放電するキャパシタ充放電回路として機能する。
【００７９】
また、演算増幅器２は、図示しない制御回路からの制御信号Ｓｃに応じて、入力端子の差動電圧を増幅する通常の状態か、または、出力インピーダンスを高インピーダンスに変化させてキャパシタＣ１の充放電動作を停止した状態に設定される。動作モードがサンプリング・モードの場合、演算増幅器２は通常の状態に設定され、その他のモード、すなわち電流保持モードおよび電流出力モードにおいては、キャパシタＣ１の充放電動作を停止した状態に設定される。
【００８０】
上述した演算増幅器２を有する電流サンプリング回路１００Ｄによれば、サンプリング対象の電流がキャパシタＣ１に直接流れなくなり、そのほとんどがｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２の直列回路に流れる。このため、たとえばキャパシタＣ１に電荷が充電されていない状態でサンプリング・モードが開始された場合、初期時点においてｐ型ＭＯＳトランジスタＭ１はカットオフしているので、ノードＮ１の電圧は電流源Ｕ１によって基準電位線ＶＳＳ側へ急速に引き下げられる。これにより、演算増幅器２の入力端子には大きな差動電圧が入力され、その出力電圧は基準電位線ＶＳＳ側へ急速に低下し、キャパシタＣ１は急速に充電される。
【００８１】
一方、キャパシタＣ１の電圧が比較的大きい状態で微小な電流のサンプリングが開始された場合には、初期時点においてｐ型ＭＯＳトランジスタＭ１およびｐ型ＭＯＳトランジスタＭ２は非飽和領域で動作するため、ノードＮ１は電源線ＶＤＤ側へ急速に引き上げられる。これにより、演算増幅器２の入力端子には大きな差動電圧が入力され、その出力電圧は電源線ＶＤＤ側へ急速に上昇し、キャパシタＣ１は急速に放電される。
【００８２】
このように、電流のサンプリングが行われる際に、演算増幅器２によってキャパシタＣ１に対する充電または放電が急速に行われるので、電流サンプリングに要する時間を大幅に短縮することができる。
なお、図７の電流サンプリング回路１００Ｄは、図１の電流サンプリング回路１００におけるスイッチＳＷ１が演算増幅器２に置換されたものであるが、上述した第２〜第５の実施形態に係る電流サンプリング回路において同様な置換を行っても同様な効果を得ることができる。
【００８３】
＜第７の実施形態＞
次に、本発明の第７の実施形態について述べる。
図８は、本発明の第７の実施形態に係る有機ＥＬパネル等の電流出力型駆動回路２００の構成の一例を示すブロック図である。
電流出力型駆動回路２００は、書き込み回路３０と、基準電流源回路４０と、シフトレジスタ５０と、レジスタアレイ６０と、電流出力型ディジタル−アナログ変換回路（以降、ＤＡＣと表記する）８０−１，８０−２，…，８０−３，８０−４と、電流出力回路９０−１，９０−２，…，９０−３，９０−４とを有する。
基準電流源回路４０は、本発明の定電流源の一実施形態である。
レジスタアレイ６０は、本発明のレジスタアレイの一実施形態である。
ＤＡＣ８０−１，８０−２，…，８０−３，８０−４は、本発明の電流出力型ディジタル−アナログ変換回路の一実施形態である。
電流出力回路９０−１，９０−２，…，９０−３，９０−４は、本発明の電流出力回路の一実施形態である。
【００８４】
書き込み回路３０は、入力されるｍビットの画像データ｛Ｄｉｎ０　，Ｄｉｎ１　，…，Ｄｉｎ（ｍ−１）｝を保持し、保持した画像データをレジスタアレイ６０に出力する。
【００８５】
基準電流源回路４０は、ＤＡＣ８０−１，８０−２，…，８０−３，８０−４に供給する基準電流を発生する。
【００８６】
シフトレジスタ５０は、端子Ｓｉｎに入力されるフラグ信号を順次シフトして、このシフトしたフラグ信号をレジスタアレイ６０に供給することにより、書き込み回路３０から入力される画像データが書き込まれるレジスタアレイ６０の位置（アドレス）を順次選択する。
【００８７】
レジスタアレイ６０は、書き込み回路３０から入力される画像データを、シフトレジスタ５０から供給されるフラグ信号に応じて選択されたアドレスに保持する。また、駆動信号を電流出力回路（９０−１〜９０−４）に保持させる場合において、それぞれ所定のアドレスに保持した画像データを、ＤＡＣ８０−１，８０−２，…，８０−３，８０−４に出力する。
【００８８】
ＤＡＣ８０−１，８０−２，…，８０−３，８０−４は、レジスタアレイ６０から入力される画像データに対応した電流信号を発生し、電流出力回路９０−１，９０−２，…，９０−３，９０−４に出力する。
【００８９】
電流出力回路９０−１，９０−２，…，９０−３，９０−４は、ＤＡＣ８０−１，８０−２，…，８０−３，８０−４から入力される画像データに対応した電流信号をサンプリングして保持し、保持した電流をｎチャンネルの出力端子ＩＯＵＴ１，ＩＯＵＴ２，…，ＩＯＵＴｎに出力する。
【００９０】
図９は、電流出力回路９０−１の構成の一例を示すブロック図である。
電流出力回路９０−１は、ｋ個の電流サンプリング回路９１−１，９１−２，…，９１−ｋを含んだ電流信号保持回路９１と、ディスプレイパネルの駆動に必要な耐圧を有するｋ個のトランジスタ９２−１，９２−２，…，９２−ｋを含んだトランジスタアレイ９２とを有する。
なお、特に図示しないが、他の電流出力回路（９０−２〜９０−４）も同様な構成を有する。
【００９１】
電流サンプリング回路９１−１，９１−２，…，９１−ｋは、上述した第１〜第６の実施形態の何れかで述べた電流サンプリング回路が適用される。
各電流サンプリング回路のノードＮ２には、サンプリング対象の電流として、ＤＡＣ８０−１から出力される電流信号ＤＡＣ＿ｏｕｔが入力され、さらに、図示しない制御回路から供給される選択信号Ｓ＿ＳＥＬおよび制御信号Ｓ＿ＣＯＮＴが入力される。各電流サンプリング回路のノードＮ３からはサンプリングされた電流が出力され、トランジスタ９２−１，９２−２，…，９２−ｋを介して出力端子ＩＯＵＴ１，ＩＯＵＴ２，…，ＩＯＵＴｋに出力される。
【００９２】
上述した構成を有する電流出力型駆動回路２００では、レジスタアレイ６０に対する画像データの書き込みが行われる場合において、ｍビットの画像データ｛Ｄｉｎ０　，Ｄｉｎ１　，…，Ｄｉｎ（ｍ−１）｝が書き込み回路３０に順次入力されて保持さるとともに、シフトレジスタ５０の端子Ｓｉｎに入力されるフラグ信号が順次シフトされてレジスタアレイ６０に供給される。これにより、書き込み回路３０に保持された画像データがレジスタアレイ６０の一連のアドレスに順次書き込まれる。
【００９３】
駆動信号の保持が行われる場合には、レジスタアレイ６０の所定のアドレスに書き込まれた画像データが、それぞれ対応するＤＡＣ（８０−１〜８０−４）において電流信号に変換され、電流出力回路（９０−１〜９０−４）へ順次入力される。
【００９４】
この電流信号の入力に伴って、図示しない制御回路からの選択信号Ｓ＿ＳＥＬにより、電流サンプリング回路（９１−１〜９１−ｋ）が順次選択される。選択された電流サンプリング回路はサンプリング・モードに設定され、入力された電流信号のサンプリングが所定の時間行われる。サンプリングの終了後、制御信号Ｓ＿ＣＯＮＴに応じて内部の各スイッチが制御されて、電流保持モードに設定される。
このようにして、電流出力回路（９０−１〜９０−４）へ順次入力される電流信号は、内部の電流サンプリング回路（９１−１〜９１−ｋ）に順次保持される。
【００９５】
駆動信号の出力が行われる場合には、図示しない制御回路からの制御信号Ｓ＿ＣＯＮＴに応じて、電流サンプリング回路（９１−１〜９１−ｋ）が電流出力モードに設定された状態で、トランジスタアレイ９２の各トランジスタ（９２−１〜９２−ｋ）を駆動する図示しない制御回路からの出力イネーブル信号Ｓ＿ＯＵＴによってトランジスタがオン状態に設定される。これにより、電流出力回路（９０−１〜９０−４）の各電流サンプリング回路（９１−１〜９１−ｋ）に保持された電流が、トランジスタアレイ９２の各トランジスタ（９２−１〜９２−ｋ）を介して出力端子（Ｉ０ＵＴ１〜ＩＯＵＴｎ）へ出力される。
【００９６】
以上説明したように、図８の電流出力型駆動回路２００によれば、ＤＡＣから出力される駆動用の電流信号が複数の電流サンプリング回路に保持されて、保持された複数の電流信号により複数チャンネルの出力線が同時に駆動される。したがって、１つのＤＡＣを用いて複数チャンネルの出力線を同時に駆動することが可能になり、駆動回路に必要とされるＤＡＣ回路の数を減らすことができる。これにより、回路規模を縮小化することができ、レイアウト面積を減らすことができる。
【００９７】
また、電流信号の保持を行う回路として、上述した第１〜第６の実施形態に係る電流サンプリング回路の何れかが適用されるので、駆動信号の電流レベルを非常に精度良く設定することが可能になる。
【００９８】
なお、本発明は上述した実施形態に限定されない。
上述した各実施形態において例として示した回路は一例であり、同等な機能を有する別の回路へ任意に改変することが可能である。
【００９９】
上述した各実施形態において例として示した回路では、トランジスタとして主にｐ型ＭＯＳトランジスタが用いられているが、本発明はこれに限定されず、他の種々の絶縁ゲート型トランジスタを用いても本発明は実現可能である。
【０１００】
【発明の効果】
本発明によれば、第１に、電流サンプリング回路において、サンプリング対象の電流とサンプリングした電流との誤差を低減でき、サンプリング精度の高精度化を図ることができる。
第２に、電流出力型駆動回路において、入力データに応じた高精度の出力電流を生成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電流サンプリング回路の構成の一例を示す回路図である。
【図２】図１の電流サンプリング回路における各スイッチの状態と各信号の関係を説明するためのタイミング・チャートである。
【図３】第２の実施形態に係る電流サンプリング回路の２つのｐ型ＭＯＳトランジスタにおいて、ゲート−ソース間電圧が一定に保持された場合におけるドレイン電流とドレイン−ソース間電圧との関係を示す図である。
【図４】本発明の第３の実施形態に係る電流サンプリング回路の構成の一例を示す回路図である。
【図５】本発明の第４の実施形態に係る電流サンプリング回路の構成の一例を示す回路図である。
【図６】本発明の第５の実施形態に係る電流サンプリング回路の構成の一例を示す回路図である。
【図７】本発明の第６の実施形態に係る電流サンプリング回路の構成の一例を示す回路図である。
【図８】本発明の第７の実施形態に係る有機ＥＬパネル等の電流出力型駆動回路の構成の一例を示すブロック図である。
【図９】図８の電流出力型駆動回路における、電流出力回路の構成の一例を示すブロック図である。
【図１０】一般的に用いられている電流サンプリング回路の回路図である。
【図１１】ゲート−ソース間電圧とドレイン−ソース間電圧とが等しい場合、および、ゲート−ソース間電圧が一定に保持された場合における、ＭＯＳトランジスタのドレイン電流とドレイン−ソース間電圧との関係を示した図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ…電圧出力回路、２…演算増幅器、１１，１２…カレントミラー回路、３０…書き込み回路、４０…基準電流源回路、５０…シフトレジスタ、６０…レジスタアレイ、８０−１〜８０−４…ＤＡＣ、９０−１〜９０−４…電流出力回路、９１…電流信号保持回路、９２…トランジスタアレイ、９１−１〜９１−ｋ，１００，１００Ａ〜１００Ｄ…電流サンプリング回路、Ｍ１〜Ｍ５…ｐ型ＭＯＳトランジスタ、ＳＷ１〜ＳＷ４…スイッチ、Ｃ…キャパシタ、Ｕ…電流源、Ｚ…負荷

Claims (20)

1. 電源線と第１のノードとの間に接続された第１の絶縁ゲート型トランジスタと、
   上記第１の絶縁ゲート型トランジスタのゲート端子と上記電源線との間に接続されたキャパシタと、
   上記第１の絶縁ゲート型トランジスタのゲート端子と上記第１のノードとの間に接続された第１のスイッチと、
   上記第１の絶縁ゲート型トランジスタと上記第１のノードとの接続線上に挿入された第２の絶縁ゲート型トランジスタと、
   少なくとも所定のレベルの電流がサンプリングされる場合において上記第１の絶縁ゲート型トランジスタおよび上記第２の絶縁ゲート型トランジスタを飽和領域で動作させる電圧であって、サンプリング対象の電流に応じて変化する電圧を上記第２の絶縁ゲート型トランジスタのゲート端子に出力する電圧出力回路と、上記サンプリング対象の電流が流れる第２のノードと上記第１のノードとの間に接続された第２のスイッチと、
   サンプリングされた電流が流れる第３のノードと上記第１のノードとの間に接続された第３のスイッチと、
   電流のサンプリングを行う第１の動作モードにおいて、上記第１のスイッチおよび上記第２のスイッチを導通状態、上記第３のスイッチを開放状態に制御し、サンプリングした電流を保持する第２の動作モードにおいて、上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを開放状態に制御し、保持したサンプリング電流を出力する第３の動作モードにおいて、上記第１のスイッチおよび上記第２のスイッチを開放状態、上記第３のスイッチを導通状態に制御する制御回路と
   を有する電流サンプリング回路。
2. 上記電圧出力回路は、上記第１の動作モードにおいて上記所定のレベルの電流がサンプリングされる場合に、上記第１の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる電圧を、上記第２の絶縁ゲート型トランジスタのゲート端子に出力する、
   請求項１に記載の電流サンプリング回路。
3. 上記第１の絶縁ゲート型トランジスタおよび上記第２の絶縁ゲート型トランジスタは、互いのゲート幅の比またはゲート長の比の一方または両方が、上記所定のレベルの電流がサンプリングされる場合において上記第２の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる比に設定された、
   請求項２に記載の電流サンプリング回路。
4. 上記電圧出力回路は、
   上記サンプリング対象の電流を入力し、当該入力電流に応じた電流を出力する第１のカレントミラー回路と、
   上記第１のカレントミラー回路の電流出力端子と上記電源線との間に接続され、ゲート端子の電圧が当該電流出力端子の電圧に応じて可変され、当該可変された電圧を上記第２の絶縁ゲート型トランジスタのゲート端子へ出力する第３の絶縁ゲート型トランジスタとを含む、
   請求項１に記載の電流サンプリング回路。
5. 上記電圧出力回路は、上記キャパシタの充電電圧に応じて変化する電圧を上記第２の絶縁ゲート型トランジスタのゲート端子へ出力する、
   請求項１に記載の電流サンプリング回路。
6. 上記電圧出力回路は、
   入力電流に応じた電流を出力する第２のカレントミラー回路と、
   上記第２のカレントミラー回路の電流入力端子と上記電源線との間に接続され、ゲート端子に上記キャパシタの充電電圧が入力された第４の絶縁ゲート型トランジスタと、
   上記第２のカレントミラー回路の電流出力端子と上記電源線との間に接続され、ゲート端子の電圧が当該電流出力端子の電圧に応じて可変され、当該可変された電圧を上記第２の絶縁ゲート方トランジスタのゲート端子へ出力する第５の絶縁ゲート型トランジスタとを含む、
   請求項５に記載の電流サンプリング回路。
7. 上記電圧出力回路は、上記第４の絶縁ゲート型トランジスタと上記第２のカレントミラー回路の電流入力端子との接続線上に挿入された第４のスイッチを含み、
   上記制御回路は、上記第２の動作モードを開始する場合に、上記第４のスイッチを導通状態から開放状態へ制御し、上記第２の動作モードを終了する場合に、上記第４のスイッチを開放状態から導通状態へ制御する、
   請求項６に記載の電流サンプリング回路。
8. 電源線と第１のノードとの間に接続された第１の絶縁ゲート型トランジスタと、
   上記第１の絶縁ゲート型トランジスタのゲート端子と上記電源線との間に接続されたキャパシタと、
   上記第１の絶縁ゲート型トランジスタのゲート端子の電圧と上記第１のノードの電圧との電圧差に応じて上記キャパシタを充電または放電し、入力される制御信号に応じて当該充放電動作を実行または停止するキャパシタ充放電回路と、
   上記第１の絶縁ゲート型トランジスタと上記第１のノードとの接続線上に挿入された第２の絶縁ゲート型トランジスタと、
   少なくとも所定のレベルの電流がサンプリングされる場合において上記第１の絶縁ゲート型トランジスタおよび上記第２の絶縁ゲート型トランジスタを飽和領域で動作させる電圧であって、サンプリング対象の電流に応じて変化する電圧を上記第２の絶縁ゲート型トランジスタのゲート端子に出力する電圧出力回路と、上記サンプリング対象の電流が流れる第２のノードと上記第１のノードとの間に接続された第２のスイッチと、
   サンプリングされた電流が流れる第３のノードと上記第１のノードとの間に接続された第３のスイッチと、
   上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記第１のノードと上記第３のノードとの間に接続された第３のスイッチと、電流のサンプリングを行う第１の動作モードにおいて、上記第２のスイッチを導通状態、上記第３のスイッチを開放状態に制御するとともに、上記キャパシタ充放電回路の充放電を実行させる上記制御信号を出力し、サンプリングした電流を保持する第２の動作モードにおいて、上記第２のスイッチおよび上記第３のスイッチを開放状態に制御するとともに、上記キャパシタ充放電回路の充放電を停止させる上記制御信号を出力し、保持したサンプリング電流を出力する第３の動作モードにおいて、上記第２のスイッチを開放状態、上記第３のスイッチを導通状態に制御するとともに、上記キャパシタ充放電回路の充放電を停止させる上記制御信号を出力する制御回路と
   を有する電流サンプリング回路。
9. 上記電圧出力回路は、上記第１の動作モードにおいて上記所定のレベルの電流がサンプリングされる場合に、上記第１の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる電圧を、上記第２の絶縁ゲート型トランジスタのゲート端子に出力する、
   請求項８に記載の電流サンプリング回路。
10. 上記第１の絶縁ゲート型トランジスタおよび上記第２の絶縁ゲート型トランジスタは、互いのゲート幅の比またはゲート長の比の一方または両方が、上記所定のレベルの電流がサンプリングされる場合において上記第２の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる比に設定された、
    請求項９に記載の電流サンプリング回路。
11. 上記電圧出力回路は、
    上記サンプリング対象の電流を入力し、当該入力電流に応じた電流を出力する第１のカレントミラー回路と、
    上記第１のカレントミラー回路の電流出力端子と上記電源線との間に接続され、ゲート端子の電圧が当該電流出力端子の電圧に応じて可変され、当該可変された電圧を上記第２の絶縁ゲート型トランジスタのゲート端子へ出力する第３の絶縁ゲート型トランジスタとを含む、
    請求項８に記載の電流サンプリング回路。
12. 上記電圧出力回路は、上記キャパシタの充電電圧に応じて変化する電圧を上記第２の絶縁ゲート型トランジスタのゲート端子へ出力する、
    請求項８に記載の電流サンプリング回路。
13. 上記電圧出力回路は、
    入力電流に応じた電流を出力する第２のカレントミラー回路と、
    上記第２のカレントミラー回路の電流入力端子と上記電源線との間に接続され、ゲート端子に上記キャパシタの充電電圧が入力された第４の絶縁ゲート型トランジスタと、
    上記第２のカレントミラー回路の電流出力端子と上記電源線との間に接続され、ゲート端子の電圧が当該電流出力端子の電圧に応じて可変され、当該可変された電圧を上記第２の絶縁ゲート方トランジスタのゲート端子へ出力する第５の絶縁ゲート型トランジスタとを含む、
    請求項１２に記載の電流サンプリング回路。
14. 上記電圧出力回路は、上記第４の絶縁ゲート型トランジスタと上記第２のカレントミラー回路の電流入力端子との接続線上に挿入された第４のスイッチを含み、
    上記制御回路は、上記第２の動作モードを開始する場合に、上記第４のスイッチを導通状態から開放状態へ制御し、上記第２の動作モードを終了する場合に、上記第４のスイッチを開放状態から導通状態へ制御する、
    請求項１３に記載の電流サンプリング回路。
15. 入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、
    上記入力データを保持するレジスタアレイと、
    一定電流を生成する定電流源と、
    上記レジスタアレイの保持データ、および上記定電流源が生成した電流を入力し、当該入力電流を、入力した保持データに応じたレベルを有する出力電流に変換する電流出力型ディジタル−アナログ変換回路と、
    上記電流出力型ディジタル−アナログ変換回路の出力電流を上記保持データごとにサンプリングし、サンプリングした出力電流値で複数チャネルの出力線を駆動する電流出力回路とを有し、
    上記電流出力回路は、
    電源線と第１のノードとの間に接続された第１の絶縁ゲート型トランジスタと、
    上記第１の絶縁ゲート型トランジスタのゲート端子と上記電源線との間に接続されたキャパシタと、
    上記第１の絶縁ゲート型トランジスタのゲート端子と上記第１のノードとの間に接続された第１のスイッチと、
    上記第１の絶縁ゲート型トランジスタと上記第１のノードとの接続線上に挿入された第２の絶縁ゲート型トランジスタと、
    少なくとも所定のレベルの電流がサンプリングされる場合において上記第１の絶縁ゲート型トランジスタおよび上記第２の絶縁ゲート型トランジスタを飽和領域で動作させる電圧であって、サンプリング対象の電流に応じて変化する電圧を上記第２の絶縁ゲート型トランジスタのゲート端子に出力する電圧出力回路と、上記サンプリング対象の電流が流れる第２のノードと上記第１のノードとの間に接続された第２のスイッチと、
    サンプリングされた電流が流れる第３のノードと上記第１のノードとの間に接続された第３のスイッチと、
    電流のサンプリングを行う第１の動作モードにおいて、上記第１のスイッチおよび上記第２のスイッチを導通状態、上記第３のスイッチを開放状態に制御し、サンプリングした電流を保持する第２の動作モードにおいて、上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを開放状態に制御し、保持したサンプリング電流を出力する第３の動作モードにおいて、上記第１のスイッチおよび上記第２のスイッチを開放状態、上記第３のスイッチを導通状態に制御する制御回路とを含む、
    電流出力型駆動回路。
16. 上記電圧出力回路は、上記第１の動作モードにおいて上記所定のレベルの電流がサンプリングされる場合に、上記第１の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる電圧を、上記第２の絶縁ゲート型トランジスタのゲート端子に出力する、
    請求項１５に記載の電流出力型駆動回路。
17. 上記第１の絶縁ゲート型トランジスタおよび上記第２の絶縁ゲート型トランジスタは、互いのゲート幅の比またはゲート長の比の一方または両方が、上記所定のレベルの電流がサンプリングされる場合において上記第２の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる比に設定された、
    請求項１６に記載の電流出力型駆動回路。
18. 入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、
    上記入力データを保持するレジスタアレイと、
    一定電流を生成する定電流源と、
    上記レジスタアレイの保持データ、および上記定電流源が生成した電流を入力し、当該入力電流を、入力した保持データに応じたレベルを有する出力電流に変換する電流出力型ディジタル−アナログ変換回路と、
    上記電流出力型ディジタル−アナログ変換回路の出力電流を上記保持データごとにサンプリングし、サンプリングした出力電流値で複数チャネルの出力線を駆動する電流出力回路とを有し、
    上記電流出力回路は、
    電源線と第１のノードとの間に接続された第１の絶縁ゲート型トランジスタと、
    上記第１の絶縁ゲート型トランジスタのゲート端子と上記電源線との間に接続されたキャパシタと、
    上記第１の絶縁ゲート型トランジスタのゲート端子の電圧と上記第１のノードの電圧との電圧差に応じて上記キャパシタを充電または放電し、入力される制御信号に応じて当該充放電動作を実行または停止するキャパシタ充放電回路と、
    上記第１の絶縁ゲート型トランジスタと上記第１のノードとの接続線上に挿入された第２の絶縁ゲート型トランジスタと、
    少なくとも所定のレベルの電流がサンプリングされる場合において上記第１の絶縁ゲート型トランジスタおよび上記第２の絶縁ゲート型トランジスタを飽和領域で動作させる電圧であって、サンプリング対象の電流に応じて変化する電圧を上記第２の絶縁ゲート型トランジスタのゲート端子に出力する電圧出力回路と、上記サンプリング対象の電流が流れる第２のノードと上記第１のノードとの間に接続された第２のスイッチと、
    サンプリングされた電流が流れる第３のノードと上記第１のノードとの間に接続された第３のスイッチと、
    上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記第１のノードと上記第３のノードとの間に接続された第３のスイッチと、電流のサンプリングを行う第１の動作モードにおいて、上記第２のスイッチを導通状態、上記第３のスイッチを開放状態に制御するとともに、上記キャパシタ充放電回路の充放電を実行させる上記制御信号を出力し、サンプリングした電流を保持する第２の動作モードにおいて、上記第２のスイッチおよび上記第３のスイッチを開放状態に制御するとともに、上記キャパシタ充放電回路の充放電を停止させる上記制御信号を出力し、保持したサンプリング電流を出力する第３の動作モードにおいて、上記第２のスイッチを開放状態、上記第３のスイッチを導通状態に制御するとともに、上記キャパシタ充放電回路の充放電を停止させる上記制御信号を出力する制御回路とを含む、
    電流出力型駆動回路。
19. 上記電圧出力回路は、上記第１の動作モードにおいて上記所定のレベルの電流がサンプリングされる場合に、上記第１の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる電圧を、上記第２の絶縁ゲート型トランジスタのゲート端子に出力する、
    請求項１８に記載の電流出力型駆動回路。
20. 上記第１の絶縁ゲート型トランジスタおよび上記第２の絶縁ゲート型トランジスタは、互いのゲート幅の比またはゲート長の比の一方または両方が、上記所定のレベルの電流がサンプリングされる場合において上記第２の絶縁ゲート型トランジスタを飽和領域と非飽和領域との境界で動作させる比に設定された、
    請求項１９に記載の電流出力型駆動回路。

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