JP2004095889A - 半導体記憶装置及びその製造方法 - Google Patents

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東　雅彦
Manabu Nakamura
中村　学
Kentaro Sera
世良　賢太郎
Hiroyuki Nansei
南晴　宏之
Itsuhiro Utsuno
宇津野　五大
Hideo Takagi
高木　英雄
Tatsuya Kajita
鍛治田　達也
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Abstract

【課題】低温条件で高品質の窒化膜を形成し、しかもこの窒化膜を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置を実現する。
【解決手段】ラジアルラインスロットアンテナを備えたプラズマ処理装置を用いたプラズマ窒化法によりシリコン窒化膜２２を形成し、これをシリコン酸化膜２１，２３で挟んだ構造のＯＮＯ膜１５を形成した後、レジストパターン１６をマスクとしてイオン注入し、メモリセルアレイ領域１１にビットライン拡散層１７を形成した後、更なるイオン注入によりシリコン窒化膜２２に格子欠陥を与える。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、窒化膜を含むゲート絶縁膜を有し、その窒化膜に電荷を蓄積することにより情報を保持することが可能な半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、書き換え可能な半導体記憶装置として、いわゆるフラッシュメモリが数多く利用されている。その中でもフローティングゲートを用いたものが主流であるが、このタイプのメモリではトンネル絶縁膜の薄膜化が難しく、大容量化の障害となっている。そこで、書き込み時のフローティングゲートへの電荷量の制御によりトランジスタの閾値を変化させ、１つのメモリセルに多値データを記憶させる多値メモリセルが案出されている。
【０００３】
フローティングゲート型とは異なり、ゲート電極直下のゲート絶縁膜に酸化膜／窒化膜（ＯＮ）の２層構造、即ち基板側から見て酸化膜上に窒化膜が重ねられた構造、又は酸化膜／窒化膜／酸化膜（ＯＮＯ）の３層構造、即ち基板側から見て酸化膜上に窒化膜、酸化膜が順次重ねられた構造を適用し、トランジスタのソース／ドレインそれぞれの近傍の窒化膜に局所的に電荷を蓄積することで、１つのメモリセルに対して２ビットのデータを記憶する、ＭＮＯＳ構造若しくはＳＯＮＯＳ構造の新しい多値メモリセルが提唱されている。
【０００４】
このような多値メモリセルは、フローティングゲート型のそれに比べて構造が簡素であり、ビットあたりのセル面積が約１／２になるという利点を有している。更に、ソース／ドレインをビットラインとして用い（埋め込みビットライン）、即ちビットラインをワードラインの下に形成することにより、ＮＯＲ型メモリでありながら各トランジスタ毎にビットラインのコンタクト孔を有しない微細化に有利なメモリセルアレイ構造のものが検討されている。
【０００５】
【発明が解決しようとする課題】
上記したＭＮＯＳ構造若しくはＳＯＮＯＳ構造のメモリセルにおいて、ゲート絶縁膜を形成するには、先ず熱酸化法により膜厚７ｎｍ程度の薄い下部酸化膜（トンネル酸化膜）を形成した後、ＣＶＤ法により膜厚１０ｎｍ程度の窒化膜を堆積し、ＯＮ膜を形成する。そして、ＳＯＮＯＳ構造の場合には更に、窒化膜の上部を熱酸化して上部酸化膜を形成し、窒化膜を酸化膜により上下で挟持してなるＯＮＯ膜を形成する。
【０００６】
上記の窒化膜をＣＶＤ法により形成するに際して、６５０℃から８５０℃程度の熱が加わる。更に、上部酸化膜を当該窒化膜の熱酸化により形成するには、１０００℃以上の熱処理が必要である。また、高品質の下部酸化膜を形成するには、９００℃以上の温度条件を要する。
【０００７】
このように、ＣＶＤ法によりＯＮ膜やＯＮＯ膜を形成するには、長時間の高温熱処理が必須であり、メモリセルの周辺回路領域の半導体素子、特にトランジスタの微細化とは整合性が極めて低いという問題がある。また、埋め込みビットラインを用いたメモリセルアレイ構造においては、高温の熱処理によりビットラインの不純物が拡散してしまう。これを避けるためにＯＮ膜やＯＮＯ膜を形成した後にビットラインを形成すると、ＯＮ膜やＯＮＯ膜にダメージが生じて耐圧の低下を招くという問題がある。
【０００８】
また、ＣＶＤ法により形成された窒化膜（ＣＶＤ窒化膜）は多くのＮ空孔を有しており、これが電荷捕獲中心を構成するため、ＭＮＯＳ構造やＳＯＮＯＳ構造等のトランジスタの電荷捕獲膜として用いられる。しかしながら、ＣＶＤ窒化膜の形成には上述のように高温を要し、更には、ソース／ドレインを読み出し時と書き換え時に切替えてそれぞれのエッジ部のみに電荷注入することにより１セルあたり２ビットを記憶する高集積化されたＭＮＯＳ、ＳＯＮＯＳ等の場合、ＣＶＤ窒化膜のようにＮ空孔がほぼ均一に形成された窒化膜では、電荷注入を避けたい部位にも電荷捕獲中心が存在することによりデバイス動作にとって不都合を生じる。
【０００９】
例えば、窒化膜の電子やホールを注入、蓄積する箇所（ドレインのエッジ近傍）以外の部位、特にチャネル中央部にエレクトロンが注入、蓄積された場合、ドレインのエッジ近傍への電子又はホールの注入状態に依らず、トランジスタの閾値が上昇し、それだけ閾値の低い状態のマージンが減少してしまうという問題がある。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、低温条件で高品質の窒化膜を形成し、しかもこの窒化膜を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、前記半導体基板に形成された一対の不純物拡散層とを含むものであり、前記窒化膜が、その特定部位に格子欠陥が形成されてなる電荷捕獲中心を有する。
【００１３】
本発明の半導体記憶装置の製造方法は、半導体基板上にプラズマ窒化法により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、前記不純物拡散層の形成前又は後に、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と、前記絶縁膜を介して前記不純物拡散層と交差するようにゲート電極を形成する工程とを含む。
【００１４】
本発明の半導体記憶装置の製造方法の他の態様は、半導体基板上にプラズマ窒化法により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、少なくとも前記ゲート電極をマスクとして、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、前記不純物拡散層の形成前又は後に、少なくとも前記ゲート電極をマスクとして、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程とを含む。
【００１５】
前記製造方法において、前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成する。
【００１６】
前記製造方法において、前記窒化膜に不純物を導入し、又は不活性ガスを用いた高周波処理することにより、前記窒化膜に前記格子欠陥を形成する。
【００１７】
【発明の実施の形態】
−本発明の基本骨子−
先ず、本発明の基本骨子について説明する。
【００１８】
本発明では、製造プロセス全体を通じて低温条件、具体的には、ＲＴＡ等の１分以内程度での急速昇温、降温を行なう処理を除き、数分程度以上にわたって熱がかかる処理については、６００℃以下の低温条件で半導体記憶装置を製造することに加え、緻密且つ良質の窒化膜（電荷捕獲膜）を得ることを考慮し、この窒化膜を形成するに際して、高温を要するＣＶＤ法に替わり、励起したプラズマにより形成した窒化物のラジカルを用いた窒化処理（プラズマ窒化法）を採用する。更に、窒化膜のみならず、ＯＮ膜ではその下層、ＯＮＯ膜では窒化膜の上下層の酸化膜を同様にプラズマ処理により形成すること（プラズマ酸化法）により、サーマルバジェットの更なる低減化が可能となり、周辺回路領域との整合性が向上する。
【００１９】
このプラズマ窒化法は、窒素原子を含むソースガス、例えばＮＨ３ガス、Ｎ２とＨ２の混合ガス及びＮ２ガスから選ばれた１種、又はＮＨ３ガスとＮ２ガスの混合ガス、又はＮＨ３ガス、Ｎ２及びＨ２の混合ガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカル（ＮＨ＊ラジカル又はＮ＊ラジカル）を発生させ、窒化処理を行う手法である。この手法によれば、２００℃〜６００℃程度の低温で緻密且つ良質のプラズマ窒化膜を得ることができる。なお、このプラズマ窒化膜は、プラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により形成されるが、以下の説明では便宜上、「プラズマ窒化法により」形成される旨を記す。
【００２０】
ところが、プラズマ窒化膜は緻密且つ良質の窒化膜であることから、全面にわたって格子欠陥が極めて少なく、従ってＮ空孔が少ないため、電荷蓄積を避けたい部位については非常に優れた窒化膜である。しかしながらその反面、電荷蓄積を要する特定部位（例えばドレインのエッジ近傍）については必然的に電荷蓄積が困難となる。
【００２１】
本発明者は、プラズマ窒化法を用いて緻密且つ良質の窒化膜を形成するも、その特定部位のみで電荷蓄積を行うことを考慮し、プラズマ窒化法により窒化膜を形成することに加え、このプラズマ窒化膜の特定部位、例えばドレインのエッジ近傍に選択的に格子欠陥を与え、当該特定部位にのみ電荷捕獲中心を形成することに想到した。なおこの場合、プラズマ窒化膜の全面に格子欠陥を与えることも可能であることは言うまでもない。
【００２２】
プラズマ窒化膜の特定部位に格子欠陥を与える手法としては、当該特定部位にイオン注入により不純物を導入すること、当該特定部位に不活性ガスを用いた高周波処理（ＲＦ処理）を施すことが有効である。具体的には、プラズマ窒化膜の当該特定部位のみを開口するレジストパターンを形成し、これをマスクとしてイオン注入又はＲＦ処理を行えば良い。
【００２３】
この場合、埋め込みビットライン型のＳＯＮＯＳ／ＳＮＯＳ／ＳＮＳ構造のトランジスタ、即ち、埋め込みビットライン兼用のソース／ドレインを有し、ワードライン（ゲート電極）に平行なチャネルを持つ窒化膜電荷蓄積メモリを製造する場合には、ソース／ドレインを形成するためのレジストパターンをマスクとして併用する。他方、コンベンショナルＭＯＮＯＳ／ＭＮＯＳ／ＭＮＳ構造のトランジスタ、即ち、ワードライン（ゲート電極）との自己整合により形成されたソース／ドレインを有し、ワードラインに垂直なチャネルを持つ窒化膜電荷蓄積メモリを製造する場合には、ソース／ドレインを形成するためのゲート電極をマスクとして併用することが、工程数の削減に繋がり好適である。
【００２４】
−具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえ、具体的な諸実施形態について説明する。
【００２５】
（第１の実施形態）
本実施形態では、半導体記憶装置として埋め込みビットライン型のＳＯＮＯＳ構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。
【００２６】
この半導体記憶装置は、メモリセルアレイ領域のＳＯＮＯＳトランジスタがプレーナ型とされており、その周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
図１及び図２は、本実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図であり、図３（ｂ）は図３（ａ）に対応した概略平面図である。ここで、図３（ａ），（ｂ）ではメモリセルアレイ領域（コア領域）のみを示しており、（ｂ）のＩ−Ｉに沿った断面が（ａ）のコアＸに、ＩＩ−ＩＩに沿った断面が（ａ）のコアＹにそれぞれ対応している。
【００２７】
先ず、図１（ａ）に示すように、周辺回路領域１２にウェル３，４を形成する。
具体的には、ｐ型シリコン半導体基板１の表面にシリコン酸化膜２を膜厚２０ｎｍ程度に形成し、フォトリソグラフィー及びそれに続くドライエッチングによりシリコン酸化膜２をパターニングして周辺回路領域１２の所定部位を開口する形状のマスクを形成する。このマスクを用いて前記開口部位にｎ型不純物、ここではリン（Ｐ）をイオン注入した後、アニール処理により不純物を熱拡散させ、周辺回路領域１２に各ウェル３を形成する。この場合、更にウェル３にｐ型不純物、例えばホウ素（Ｂ）をイオン注入し、トリプルウェル４を形成するようにしても良い。
【００２８】
続いて、図１（ｂ）に示すように、周辺回路領域１２に素子分離構造を形成する。ここでは、いわゆるＬＯＣＯＳ法により周辺回路領域１２にフィールド酸化膜１４を形成し、素子活性領域を画定する。なお、ＬＯＣＯＳ法の替わりに、例えば半導体基板の素子分離領域に溝を形成し、この溝を絶縁物で充填して素子分離構造を形成するＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を行うようにしても良い。
【００２９】
具体的には、シリコン酸化膜２上にＳｉＮ膜（不図示）を膜厚１００ｎｍ程度に形成し、このＳｉＮ膜をパターニングして周辺回路領域１２の素子分離領域のみを開口する形状に加工する。そして、シリコン酸化膜２の前記開口から露出した部位を酸化し、この素子分離領域にのみ厚いフィールド酸化膜１４を形成し、素子活性領域を画定する。
【００３０】
続いて、図１（ｃ）に示すように、シリコン酸化膜２を除去した後、トンネル絶縁膜となる下部シリコン酸化膜２１、電荷捕獲膜となるシリコン窒化膜２２、及び上部シリコン酸化膜２３をそれぞれ膜厚７ｎｍ程度、１０ｎｍ程度、及び１０ｎｍ程度に順次形成し、ＯＮＯ膜１５とする。
【００３１】
ここで、シリコン窒化膜２２は、マイクロ波励起のプラズマ窒化法により形成する。
具体的には、図４に示すようなラジアルラインスロットアンテナを備えたプラズマ処理装置を用いてプラズマ窒化処理を行う。このプラズマ処理装置１００は、クラスターツール１０１に連通されたゲートバルブ１０２と、被処理体Ｗ（本実施形態では半導体基板１）を載置し、プラズマ処理時に被処理体Ｗを冷却する冷却ジャケット１０３を備えたサセプタ１０４を収納可能な処理室１０５と、処理室１０５に接続されている高真空ポンプ１０６と、マイクロ波源１１０と、アンテナ部材１２０と、このアンテナ部材１２０と共にイオンプレーティングを構成するバイアス用高周波電源１０７及びマッチングボックス１０８と、ガス供給リング１３１，１４１を有するガス供給系１３０，１４０と、被処理体Ｗの温度制御を行う温度制御部１５０とを含み構成されている。
【００３２】
マイクロ波源１１０は、例えば、マグネトロンからなり、通常２．４５ＧＨｚのマイクロ波（例えば、５ｋＷ）を発生することができる。マイクロ波は、その後、モード変換器１１２により伝送形態がＴＭ、ＴＥ又はＴＥＭモードなどに変換される。
【００３３】
アンテナ部材１２０は、温調板１２２と、収納部材１２３と、誘電板とを有している。温調板１２２は、温度制御装置１２１に接続され、収納部材１２３は、遅波材１２４と遅波材１２４に接触するスロット電極（不図示）とを収納している。このスロット電極は、ラジアルラインスロットアンテナ（ＲＬＳＡ）又は超高能率平面アンテナと称される。但し、本実施形態ではその他の形式のアンテナ、例えば一層構造導波管平面アンテナ、誘電体基板平行平板スロットアレーなどを適用しても良い。
【００３４】
上記構成のプラズマ処理装置により、ソースガスとしてＡｒ，Ｎ２，及びＨ２を用い、４５０℃の温度条件で窒化処理を行い、酸化膜表層２０ｎｍ程度を膜厚２７ｎｍの窒化膜に置換し、下部シリコン酸化膜２１上にシリコン窒化膜２２を形成する。
【００３５】
また、下部シリコン酸化膜２１及び上部シリコン酸化膜２３も同様に、プラズマ酸化処理により形成する。この場合、ソースガスとしてＡｒ及びＯ２を用い、酸素ラジカル（Ｏ＊）を発生させることにより酸化処理を行い、４５０℃の温度条件で酸化膜表層の１０ｎｍ程度を膜厚２０ｎｍ程度の酸化膜に置換する。なお、下部シリコン酸化膜２１及び上部シリコン酸化膜２３については、プラズマ酸化処理に替わって熱酸化法やＣＶＤ酸化法により形成するようにしても良い。
【００３６】
続いて、図１（ｄ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域１１のビットライン形成部位のみを開口する形状のレジストパターン１６を形成する。
【００３７】
そして、レジストパターン１６をマスクとしてイオン注入し、メモリセルアレイ領域１１にビットライン拡散層１７を形成した後、更なるイオン注入によりシリコン窒化膜２２に格子欠陥を与える。
具体的には、図２（ａ）に示すように、先ずレジストパターン１６をマスクとして、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０１５／ｃｍ２の条件でイオン注入し、レジストパターン１６の開口部１６ａから露出するＯＮＯ膜１５の位置に相当する半導体基板１の表層にソース／ドレインとなるビットライン拡散層１７を形成する。
【００３８】
次に、図２（ｂ）に示すように、再度レジストパターン１６をマスクとして、半導体基板１の表面に垂直な方向から所定角、ここでは４５°のチルト角を持たせて、砒素を加速エネルギーが１０ｋｅＶ〜２０ｋｅＶ、ドーズ量が１．０×１０１２／ｃｍ２〜２．０×１０１５／ｃｍ２の条件でイオン注入し、シリコン窒化膜２２のレジストパターン１６の開口部１６ａに相当する部位、即ちシリコン窒化膜２２のビットライン拡散層１７の上部に相当する部位に選択的に格子欠陥２２ａを与え、電荷捕獲中心を形成する。チルト角を付与したイオン注入により、ビットライン拡散層１７の接合部からチャネル内部に３０ｎｍ〜５０ｎｍ程度入り込んだ箇所にホットエレクトロンが主に注入されるメモリセル構造を実現することができる。
【００３９】
例えば、ＩＥＥＥ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥ　ＬＥＴＴＥＲＳ，　ＶＯＬ．２２，　ＮＯ．１１，　ＮＯＶＥＭＢＥＲ　２００１　”Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ｏｆ　Ｃｈａｎｎｅｌ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ　Ｉｎｊｅｃｔｉｏｎ　ｂｙ　ｔｈｅ　Ｓｕｂｔｈｒｅｓｈｏｕｌｄ　Ｓｌｏｐｅ　ｏｆ　ＮＲＯＭＴＭ　Ｄｅｖｉｃｅ”では、ビットライン拡散層の接合部からチャネル内部に４０ｎｍ入ったところまでにホットエレクトロンが注入されたとすると、実際のデバイス特性とシミュレーション結果とが一致することが述べられている。
【００４０】
シリコン窒化膜２２にダメージを与える不純物のイオン注入は、下地のトンネル絶縁膜である下部シリコン酸化膜２１には極力タメージを与えないような加速エネルギーを選択した方がよい。本実施形態では、イオン注入時の砒素の濃度ピークはシリコン窒化膜２２と上部シリコン酸化膜２３の界面近辺に存在し、下部シリコン酸化膜２１へ突き抜ける砒素の割合がイオン注入量全体の１５％以下となるように設定してある。
【００４１】
なお、本実施形態では、ビットライン拡散層１７を形成するためのイオン注入を行った後に、シリコン窒化膜２２に格子欠陥２２ａを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【００４２】
続いて、図２（ｃ）に示すように、レジストパターン１６を灰化処理等により除去した後、周辺回路領域１２上におけるＯＮＯ膜１５をパターニングにより除去する。そして、周辺回路領域１２にゲート絶縁膜を形成する。ここでは、膜厚の異なる２種類のゲート絶縁膜３１，３２を形成する。
【００４３】
具体的には、先ず１０００℃で１回目の熱酸化を行い、周辺回路領域１２の各素子活性領域に膜厚８ｎｍ程度のシリコン酸化膜を形成する。続いて、フォトリソグラフィー及びＨＦ処理を行った後、１０００℃で２回目の熱酸化を行い、膜厚１０ｎｍ程度のシリコン酸化膜を形成する。これにより、周辺回路領域１２の一方の素子活性領域（ウェル３の領域）には膜厚１０ｎｍ程度のゲート絶縁膜３１、他方の素子活性領域（ウェル４の領域）には膜厚１３ｎｍ程度のゲート絶縁膜３２がそれぞれ形成される。
【００４４】
続いて、メモリセルアレイ領域１１及び周辺回路領域１２に、それぞれゲート電極１８をパターン形成する。
具体的には、図２（ｄ）に示すように、例えば熱ＣＶＤ法により、半導体基板１の全面に多結晶シリコン膜及びタングステンシリサイド膜からなる積層膜１９をそれぞれ膜厚１００ｎｍ程度、１５０ｎｍ程度に積層形成する。そして、図３（ａ），（ｂ）に示すように、積層膜１９、ＯＮＯ膜１５（及びゲート絶縁膜３１，３２）をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングし、メモリセルアレイ領域１１には、ＯＮＯ膜１５を介してビットライン拡散層１７と交差（ここでは直交）し、ワードラインとして機能するゲート電極１８を、周辺回路領域１２には、半導体基板１上でゲート絶縁膜３１，３２を介して延在するゲート電極（不図示）をそれぞれ形成する。
【００４５】
続いて、周辺回路領域１２にソース／ドレイン、具体的には、ウェル３にｐ型の不純物をイオン注入してなるｐ型ソース／ドレインを、ウェル４にｎ型の不純物をイオン注入してなるｎ型ソース／ドレイン（共に不図示）をそれぞれ形成する。
【００４６】
しかる後、層間絶縁膜や配線層、コンタクト孔（共に不図示）等の形成を経て、ＳＯＮＯＳトランジスタを完成させる。
【００４７】
このＳＯＮＯＳトランジスタは、以下のように動作する。
ドレインとして機能するビットライン拡散層１７の近傍にて、データの書き込み時にはチャネルホットエレクトロンを、消去時にはバンド間トンネリングにてホットホールを生成する。このとき生成された電子やホールをシリコン窒化膜２２に捕獲する。また、データの読み出し時にはソースとドレインの機能を逆転させ、捕獲された電荷の正負量の違いによる閾値の相違を検出する。
【００４８】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜２２を形成し、しかもこのシリコン窒化膜２２を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いＳＯＮＯＳトランジスタが実現する。
【００４９】
−変形例−
ここで、本実施形態の諸変形例について説明する。これらの変形例では、本実施形態と同様に埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置を例示するが、その主要工程の一部が異なる点で相違する。
【００５０】
［変形例１］
図５は、変形例１の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
この変形例１では、本実施形態と同様に、図１（ａ）〜（ｄ）の各工程を経て、ビットライン拡散層１７を形成した後、図５に示すように、レジストパターン１６にレジストトリミングを施してレジストパターン１６の開口部１６ａを拡大（後退）させ、ビットライン拡散層１７よりも広い幅の開口部１６ｂを形成する。
【００５１】
そして、この拡大された開口部１６ｂを有するレジストパターン１６をマスクとして、ビットライン拡散層１７の形成時と同様に半導体基板１の表面に垂直な方向から不純物（ここでは砒素）をイオン注入し、シリコン窒化膜２２に格子欠陥２２ａを与えて電荷捕獲中心を形成する。
【００５２】
この場合、開口部１６ｂの幅がビットライン拡散層１７よりも広いため、通常の角度（チルト角０°）のイオン注入でもビットライン拡散層１７の接合部からチャネル内部に３０ｎｍ〜５０ｎｍ程度入り込んだ箇所にホットエレクトロンが主に注入される優れたメモリセル構造を実現することができる。
【００５３】
しかる後、本実施形態と同様に図２（ｃ）〜図３の各工程を経て、半導体記憶装置を完成させる。
【００５４】
本変形例によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜２２を形成し、しかもこのシリコン窒化膜２２を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【００５５】
［変形例２］
図６は、変形例２の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
この変形例２では、本実施形態と同様に図１（ａ），（ｂ）の各工程を経て、周辺回路領域１２に素子活性領域を画定した後、ＯＮＯ膜１５を形成する前に、図６（ａ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域１１のビットライン形成部位のみを開口する形状のレジストパターン１６を形成し、このレジストパターン１６をマスクとしてイオン注入してビットライン拡散層１７を形成する。
【００５６】
続いて、図６（ｂ）に示すように、レジストパターン１６を灰化処理等により除去し、シリコン酸化膜２を除去した後、本実施形態と同様に、上部シリコン酸化膜２１、上述のプラズマ窒化法によるシリコン窒化膜２２、及び下部シリコン酸化膜２３を順次形成し、ＯＮＯ膜１５とする。
【００５７】
続いて、図６（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域１１のビットライン形成部位のみを開口する形状のレジストパターン５１を形成する。ここでは図示のように、レジストパターン５１はビットライン拡散層１７よりも広い幅の開口部５１ａを有する形状に形成することが好適である。
【００５８】
そして、レジストパターン５１をマスクとしてイオン注入し、シリコン窒化膜２２に格子欠陥２２ａを与えて電荷捕獲中心を形成する。
具体的には、半導体基板１の表面に垂直な方向から砒素を加速エネルギーが１０ｋｅＶ〜２０ｋｅＶ、ドーズ量が１．０×１０１２／ｃｍ２〜２．０×１０１５／ｃｍ２の条件でイオン注入し、シリコン窒化膜２２のレジストパターン５１の開口部５１ａに相当する、即ちシリコン窒化膜２２のビットライン拡散層１７の上部に相当する部位に選択的に格子欠陥２２ａを与える。
【００５９】
ここで、本変形例のようにビットライン拡散層１７に対して幅広の開口５１ａを持つレジストパターン５１を形成する替わりに、ビットライン拡散層１７とほぼ同等の幅の開口を持つレジストパターンを形成し、本実施形態と同様に半導体基板１の表面に垂直な方向から所定角（例えばチルト角４５°）を付与してイオン注入するようにしても良い。
【００６０】
しかる後、本実施形態と同様に図２（ｃ）〜図３の各工程を経て、半導体記憶装置を完成させる。
【００６１】
本変形例によれば、プラズマ窒化法により低温条件で高品質の窒化膜２２を形成し、しかもこの窒化膜２２を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【００６２】
更に本変形例によれば、ＯＮＯ膜１５を形成する前に埋め込みビットライン１７の形成のためのイオン注入を行うため、不純物がＯＮＯ膜１５を貫通することにより発生するダメージを防止することができ、十分なビットライン−ワードライン間耐圧が確保される。
【００６３】
（第２の実施形態）
本実施形態では、半導体記憶装置として埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成されてなるコンベンショナルＭＯＮＯＳ構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。
【００６４】
この半導体記憶装置は、メモリセルアレイ領域のＭＯＮＯＳトランジスタがワードラインに垂直なチャネルを有し、その周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
【００６５】
図７及び図８は、本実施形態によるＭＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
ここで図３（ａ）と同様に、各図中でメモリセルアレイ領域（コア領域）１１における左側のコアＸで示す部位がゲート電極の長手方向に沿った断面を、右側のコアＹで示す部位がゲート電極の長手方向に直交する断面を表す。なお、第１の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【００６６】
先ず、図７（ａ）に示すように、第１の実施形態と同様に、周辺回路領域１２にウェル３，４を形成する。
【００６７】
続いて、いわゆるＬＯＣＯＳ法によりメモリセルアレイ領域１１及び周辺回路領域１２にそれぞれ素子活性領域を画定する。
具体的には、シリコン酸化膜２上にＳｉＮ膜（不図示）を膜厚１００ｎｍ程度に形成し、このＳｉＮ膜をパターニングしてメモリセルアレイ領域１１及び周辺回路領域１２の各素子分離領域のみを開口する形状に加工する。そして、シリコン酸化膜２の前記開口から露出した部位を酸化し、この素子分離領域にのみ厚いフィールド酸化膜１４を形成し、素子活性領域を画定する。
【００６８】
続いて、図７（ｂ）に示すように、シリコン酸化膜２を除去した後、トンネル絶縁膜となる下部シリコン酸化膜２１、電荷捕獲膜となるシリコン窒化膜２２、及び上部シリコン酸化膜２３をそれぞれ膜厚７μｍ程度、１０μｍ程度、及び１０μｍ程度に順次形成し、ＯＮＯ膜１５とする。ここで、シリコン窒化膜２２は第１の実施形態と同様に上述のプラズマ窒化法により形成し、下部シリコン酸化膜２１及び上部シリコン酸化膜２３はプラズマ酸化処理、又は熱酸化法やＣＶＤ酸化法により形成する。
【００６９】
続いて、ＯＮＯ膜１５をパターニングして周辺回路領域１２のＯＮＯ膜１５を除去した後、第１の実施形態と同様に、２回の熱酸化により周辺回路領域１２に膜厚の異なる２種類のゲート絶縁膜３１，３２を形成する。
【００７０】
続いて、図７（ｃ）に示すように、第１の実施形態と同様に、多結晶シリコン膜及びタングステンシリサイド膜からなる積層膜を形成した後、この積層膜（及びゲート絶縁膜３１，３２）をパターニングすることにより、メモリセルアレイ領域１１のＯＮＯ膜１５上及び周辺回路領域１２のゲート絶縁膜３１，３２上にそれぞれゲート電極５３をパターン形成する。
【００７１】
続いて、図７（ｄ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーにより周辺回路領域１２を覆いメモリセルアレイ領域１１を開口する形状のレジストパターン５２を形成する。
【００７２】
そして、レジストパターン５２及びゲート電極５３をマスクとしてイオン注入し、メモリセルアレイ領域１１にソース／ドレイン５４を形成した後、更なるイオン注入によりシリコン窒化膜２２に格子欠陥を与える。
具体的には、図８（ａ）に示すように、先ずレジストパターン５２及びゲート電極５３をマスクとして、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが４０ｋｅＶ、ドーズ量が２．０×１０１５／ｃｍ２の条件でイオン注入し、レジストパターン５２の開口部５２ａから露出するＯＮＯ膜１５の位置に相当する半導体基板１のゲート電極５３の両側部位にソース／ドレイン５４を形成する。
【００７３】
次に、図８（ｂ）に示すように、再度レジストパターン５２をマスクとして、半導体基板１の表面に垂直な方向から所定角、ここでは４５°のチルト角を持たせて、砒素を加速エネルギーが１０ｋｅＶ〜２０ｋｅＶ、ドーズ量が１．０×１０１２／ｃｍ２〜２．０×１０１５／ｃｍ２の条件でイオン注入し、シリコン窒化膜２２のレジストパターン５２の開口部５２ａに相当する部位、即ちシリコン窒化膜２２のソース／ドレイン５４の上部に相当する部位に選択的に格子欠陥２２ａを与え、電荷捕獲中心を形成する。
【００７４】
なお、本実施形態では、ソース／ドレイン５４を形成するためのイオン注入を行った後に、シリコン窒化膜２２に格子欠陥２２ａを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【００７５】
続いて、レジストパターン５２を灰化処理等により除去した後、第１の実施形態と同様に、周辺回路領域１２の一方の素子活性領域にｎ型のソース／ドレインを、他方の素子活性領域にｐ型のソース／ドレイン（共に不図示）をそれぞれ形成する。
【００７６】
しかる後、第１の実施形態と同様に、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、ＭＯＮＯＳトランジスタを完成させる。
【００７７】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜２２を形成し、しかもこのシリコン窒化膜２２を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いＭＯＮＯＳトランジスタが実現する。
【００７８】
（第３の実施形態）
本実施形態では、半導体記憶装置として埋め込みビットライン型のＳＮＯＳ構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。なお、第１の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【００７９】
この半導体記憶装置は、メモリセルアレイ領域のＳＮＯＳトランジスタがプレーナ型とされており、その周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
【００８０】
図９は、本実施形態による埋め込みビットライン型のＳＮＯＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態におけるＯＮＯ膜１５を形成する替わりに、シリコン窒化膜６１とシリコン酸化膜６２が積層されてなるＯＮ膜６３を形成する。
【００８１】
先ず、第１の実施形態と同様に図１（ａ），（ｂ）の各工程を経た後、図９（ａ）に示すように、メモリセルアレイ領域１１に残存するシリコン酸化膜２を除去した後、トンネル絶縁膜となる下部シリコン酸化膜６１、及び電荷捕獲膜となるシリコン窒化膜６２をそれぞれ膜厚７μｍ程度、１０μｍ程度に順次形成し、ＯＮ膜６３とする。ここで、シリコン窒化膜６２は第１の実施形態と同様に上述のプラズマ窒化法により形成し、下部シリコン酸化膜６１はプラズマ酸化処理、又は熱酸化法やＣＶＤ酸化法により形成する。
【００８２】
続いて、図９（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域１１のビットライン形成部位のみを開口する形状のレジストパターン１６を形成する。
【００８３】
そして、レジストパターン１６をマスクとしてイオン注入し、メモリセルアレイ領域１１にビットライン拡散層１７を形成した後、更なるイオン注入によりシリコン窒化膜６２に格子欠陥を与える。
具体的には、図９（ｃ）に示すように、先ずレジストパターン１６をマスクとして、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０１５／ｃｍ２の条件でイオン注入し、レジストパターン１６の開口部１６ａから露出するＯＮ膜６３の位置に相当する半導体基板１の表層にソース／ドレインとなるビットライン拡散層１７を形成する。
【００８４】
次に、図９（ｄ）に示すように、再度レジストパターン１６をマスクとして、半導体基板１の表面に垂直な方向から所定角、ここでは４５°のチルト角を持たせて、砒素を加速エネルギーが１０ｋｅＶ〜２０ｋｅＶ、ドーズ量が１．０×１０１２／ｃｍ２〜２．０×１０１５／ｃｍ２の条件でイオン注入し、シリコン窒化膜６２のレジストパターン１６の開口部１６ａに相当する部位、即ちシリコン窒化膜６２のビットライン拡散層１７の上部に相当する部位に選択的に格子欠陥６２ａを与え、電荷捕獲中心を形成する。
【００８５】
なお、本実施形態では、ビットライン拡散層１７を形成するためのイオン注入を行った後に、シリコン窒化膜６２に格子欠陥６２ａを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【００８６】
しかる後、第１の実施形態と同様に、図２（ｃ）〜図３に相当する各工程を経て、ＳＮＯＳトランジスタを完成させる。
【００８７】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜６２を形成し、しかもこのシリコン窒化膜６２を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いＳＮＯＳトランジスタが実現する。
【００８８】
なお、本実施形態においても、第１の実施形態の変形例１と同様に、図１０に示すように、ビットライン拡散層１７を形成した後にレジストパターン１６にレジストトリミングを施してレジストパターン１６の開口を拡大させ（開口１６ｂ）、これをマスクとしてイオン注入し、シリコン窒化膜６２に格子欠陥６２ａを与えるようにしても良い。
【００８９】
また、第１の実施形態の変形例２と同様に、図１１（ａ）に示すように、レジストパターン１６をマスクとしてイオン注入してビットライン拡散層１７を形成した後、ＯＮ膜６３を形成し、続いて図１１（ｂ）に示すように、レジストパターン１６を除去してレジストパターン５１を形成し、これをマスクとしてイオン注入してシリコン窒化膜６２に格子欠陥６２ａを与えるようにしても良い。
【００９０】
更に、第２の実施形態と同様に、埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成され、ゲート電極に垂直なチャネルを有してなるコンベンショナルＭＮＯＳ構造のトランジスタに本発明を適用しても良い。この場合、図１２（ａ）に示すように、レジストパターン５２及びゲート電極５３をマスクとしてイオン注入し、メモリセルアレイ領域１１にソース／ドレイン５４を形成した後、図１２（ｂ）に示すように、更なるイオン注入によりＯＮ膜６３のシリコン窒化膜６２に格子欠陥６２ａを与える。そして、周辺回路領域１２にｐ型及びｎ型のソース／ドレインを形成し、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、半導体記憶装置を完成させる。
【００９１】
（第４の実施形態）
本実施形態では、半導体記憶装置として埋め込みビットライン型のＳＮＳ構造のトランジスタを開示する。なお便宜上、当該トランジスタの構造をその製造方法と共に説明する。なお、第１の実施形態と対応する構成部材等については、同符号を記して説明を省略する。
【００９２】
この半導体記憶装置は、メモリセルアレイ領域のＳＮＳトランジスタがプレーナ型とされており、その周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
【００９３】
図１３は、本実施形態による埋め込みビットライン型のＳＮＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態におけるＯＮＯ膜１５を形成する替わりに、単層のシリコン窒化膜７１を形成する。
【００９４】
先ず、第１の実施形態と同様に図１（ａ），（ｂ）の各工程を経た後、図１３（ａ）に示すように、メモリセルアレイ領域１１に残存するシリコン酸化膜２を除去した後、第１の実施形態と同様に上述のプラズマ窒化法によりシリコン窒化膜７１を膜厚２０ｎｍ程度に形成する。
【００９５】
続いて、図１３（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりメモリセルアレイ領域１１のビットライン形成部位のみを開口する形状のレジストパターン１６を形成する。
【００９６】
そして、レジストパターン１６をマスクとしてイオン注入し、メモリセルアレイ領域１１にビットライン拡散層１７を形成した後、更なるイオン注入によりシリコン窒化膜６２に格子欠陥を与える。
具体的には、図１３（ｃ）に示すように、先ずレジストパターン１６をマスクとして、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが７０ｋｅＶ、ドーズ量が２．０×１０１５／ｃｍ２の条件でイオン注入し、レジストパターン１６の開口部１６ａから露出するシリコン窒化膜７１の位置に相当する半導体基板１の表層にソース／ドレインとなるビットライン拡散層１７を形成する。
【００９７】
次に、図１３（ｄ）に示すように、再度レジストパターン１６をマスクとして、半導体基板１の表面に垂直な方向から所定角、ここでは４５°のチルト角を持たせて、砒素を加速エネルギーが１０ｋｅＶ〜２０ｋｅＶ、ドーズ量が１．０×１０１２／ｃｍ２〜２．０×１０１５／ｃｍ２の条件でイオン注入し、シリコン窒化膜６２のレジストパターン１６の開口部１６ａに相当する部位、即ちシリコン窒化膜７１のビットライン拡散層１７の上部に相当する部位に選択的に格子欠陥７１ａを与え、電荷捕獲中心を形成する。
【００９８】
なお、本実施形態では、ビットライン拡散層１７を形成するためのイオン注入を行った後に、シリコン窒化膜７１に格子欠陥７１ａを与えるためのイオン注入を行う場合を例示したが、順序を逆にして、後者のイオン注入の後に前者のイオン注入を行うようにしても良い。
【００９９】
しかる後、第１の実施形態と同様に、図２（ｃ）〜図３に相当する各工程を経て、ＳＮＳトランジスタを完成させる。
【０１００】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜７１を形成し、しかもこのシリコン窒化膜７１を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いＳＮＳトランジスタが実現する。
【０１０１】
なお、本実施形態においても、第１の実施形態の変形例１と同様に、図１４に示すように、ビットライン拡散層１７を形成した後にレジストパターン１６にレジストトリミングを施してレジストパターン１６の開口を拡大させ（開口１６ｂ）、これをマスクとしてイオン注入し、シリコン窒化膜７１に格子欠陥７１ａを与えるようにしても良い。
【０１０２】
また、第１の実施形態の変形例２と同様に、図１５（ａ）に示すように、シリコン窒化膜７１を形成する前にレジストパターン１６をマスクとしてイオン注入してビットライン拡散層１７を形成した後、図１５（ｂ）に示すように、レジストパターン１６を除去してレジストパターン５１を形成し、これをマスクとしてイオン注入してシリコン窒化膜７１に格子欠陥７１ａを与えるようにしても良い。
【０１０３】
更に、第２の実施形態と同様に、埋め込みビットライン型でなく、メモリセルアレイ領域に素子分離構造が形成されてなるコンベンショナルＭＮＳ構造のトランジスタに本発明を適用しても良い。この場合、図１６（ａ）に示すように、レジストパターン５２及びゲート電極５３をマスクとしてイオン注入し、メモリセルアレイ領域１１にソース／ドレイン５４を形成した後、図１６（ｂ）に示すように、更なるイオン注入によりシリコン窒化膜７１に格子欠陥７１ａを与える。そして、周辺回路領域１２にｐ型及びｎ型のソース／ドレインを形成し、層間絶縁膜や各種コンタクト孔、配線層等の形成を経て、ＭＮＳトランジスタを完成させる。
【０１０４】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜７１を形成し、しかもこのシリコン窒化膜７１を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高いＭＮＳトランジスタが実現する。
【０１０５】
ここで、窒化膜の単層による電荷蓄積メモリは、窒化膜に対して半導体基板との界面準位の少ないゲート絶縁膜としての性質が要求される。従って、このデバイスは、現存する技術ではプラズマ窒化法を用いなければ形成することはできない。
【０１０６】
（第５の実施形態）
第１〜第４の実施形態では、プラズマ窒化法により形成され、電荷捕獲膜となるシリコン窒化膜にイオン注入により電荷捕獲中心を形成したが、本実施形態では、イオン注入を行う替わりに、不活性ガスを用いたＲＦ（高周波）処理、例えばＲＦスパッタエッチングを行う。
【０１０７】
ここでは一例として、第３の実施形態と同様に埋め込みビットライン型のＳＮＯＳ構造のメモリセルを有する場合について例示する。
図１７は、本実施形態による半導体記憶装置の製造方法におけるＲＦ処理工程を示す概略断面図である。
本実施形態では、本実施形態と同様に、図１（ａ），（ｂ）及び図９（ａ）〜（ｃ）の各工程を経た後、図１７に示すように、再度レジストパターン１６をマスクとして、アルゴン（Ａｒ）やキセノン（Ｘｅ）等の不活性ガス、ここではＡｒガスを用いてＲＦ処理し、シリコン窒化膜６２のレジストパターン１６の開口部１６ａに相当する部位、即ちシリコン窒化膜６２のビットライン拡散層１７の上部に相当する部位に選択的に格子欠陥６２ｂを与え、電荷捕獲中心を形成する。
【０１０８】
ここで、ＲＦ処理のエネルギーが比較的小さいことから、シリコン酸化膜等を介することなく本実施形態のように露出したシリコン窒化膜に直接的にＲＦ処理を施すようにすることが望ましい。
【０１０９】
しかる後、第２の実施形態と同様に、図２（ｃ）〜図３に相当する各工程を経て、半導体記憶装置を完成させる。
【０１１０】
以上説明したように、本実施形態によれば、プラズマ窒化法により低温条件で高品質のシリコン窒化膜２２を形成し、しかもこのシリコン窒化膜２２を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【０１１１】
なお、上述した第１〜第３及び第５の実施形態では、ＯＮＯ膜又はＯＮ膜を形成するに際して、シリコン酸化膜の表層をプラズマ窒化法により直接シリコン窒化膜に置き換える場合を例示したが、シリコン酸化膜上に先ずシリコン膜を形成し、このシリコン膜をプラズマ窒化するようにして良い。
【０１１２】
第３の実施形態を例に採れば、図１８（ａ）に示すように、トンネル絶縁膜となる下部シリコン酸化膜６１を形成した後、この下部シリコン酸化膜６１上にアモルファスシリコン膜８１を膜厚５ｎｍ程度に形成した後、図１８（ｂ）に示すように、アモルファスシリコン膜８１に上述したプラズマ窒化を施すことにより、電荷捕獲膜となる膜厚１０ｎｍ程度のシリコン窒化膜８２を形成し、ＯＮ膜８３とする。この場合、アモルファスシリコン膜の替わりに多結晶シリコン膜を形成しても好適である。
【０１１３】
また、第１〜第５の実施形態を通じて、上述のプラズマ窒化法により形成したシリコン窒化膜の特定部位に格子欠陥を与え、この特定部位に電荷捕獲中心を形成する場合を例示したが、本発明はこれに限定されることなく、場合に応じて、例えば前記シリコン窒化膜のほぼ全面に格子欠陥を与えるようにしても良い。
【０１１４】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１１５】
（付記１）半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含み、
前記窒化膜は、その特定部位に格子欠陥が形成されてなる電荷捕獲中心を有することを特徴とする半導体記憶装置。
【０１１６】
（付記２）前記窒化膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる緻密構造のプラズマ窒化膜であることを特徴とする付記１に記載の半導体記憶装置。
【０１１７】
（付記３）前記絶縁膜は、酸化膜上に前記窒化膜が形成されてなる積層膜であることを特徴とする付記１又は２に記載の半導体記憶装置。
【０１１８】
（付記４）前記絶縁膜は、前記窒化膜の上下を各酸化膜により挟む積層膜であることを特徴とする付記１又は２に記載の半導体記憶装置。
【０１１９】
（付記５）前記絶縁膜は前記窒化膜のみからなることを特徴とする付記１又は２に記載の半導体記憶装置。
【０１２０】
（付記６）前記不純物拡散層はビットラインを兼ねていることを特徴とする付記３〜５のいずれか１項に記載の半導体記憶装置。
【０１２１】
（付記７）前記不純物拡散層の上部に、当該不純物拡散層と電気的に接続されるビットラインが設けられていることを特徴とする付記３〜５のいずれか１項に記載の半導体記憶装置。
【０１２２】
（付記８）半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
前記不純物拡散層の形成前又は後に、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と、
前記絶縁膜を介して前記不純物拡散層と交差するようにゲート電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【０１２３】
（付記９）前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする付記８に記載の半導体記憶装置の製造方法。
【０１２４】
（付記１０）前記電荷捕獲中心を形成するに際して、前記窒化膜の全面に格子欠陥を与えることを特徴とする付記８に記載の半導体記憶装置の製造方法。
【０１２５】
（付記１１）前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする付記８〜１０のいずれか１項に記載の半導体記憶装置の製造方法。
【０１２６】
（付記１２）前記不純物拡散層を形成した後、当該不純物拡散層の形成に用いたレジストマスクを再度用い、前記レジストマスクに対して傾斜させた方向から前記窒化膜に前記不純物の導入をして前記格子欠陥を与えることを特徴とする付記１１に記載の半導体記憶装置の製造方法。
【０１２７】
（付記１３）前記不純物拡散層を形成した後、当該不純物拡散層の形成に用いたレジストマスクにトリミングを施し、開口の拡大された前記レジストマスクを用いて前記窒化膜に前記不純物の導入をして前記格子欠陥を与えることを特徴とする付記１１に記載の半導体記憶装置の製造方法。
【０１２８】
（付記１４）前記不純物拡散層を形成した後に、前記窒化膜を含む前記絶縁膜の全部又は一部を形成することを特徴とする付記１１〜１３のいずれか１項に記載の半導体記憶装置の製造方法。
【０１２９】
（付記１５）前記窒化膜に導入する前記不純物は、シリコン、酸素、窒素、アルゴン、フッ素、ホウ素、リン、砒素、インジウム、ゲルマニウム及びアンチモンのうちから選ばれた１種又は組み合わされた複数種であることを特徴とする付記１１〜１４のいずれか１項に記載の半導体記憶装置の製造方法。
【０１３０】
（付記１６）不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記８〜１０のいずれか１項に記載の半導体記憶装置の製造方法。
【０１３１】
（付記１７）半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
少なくとも前記ゲート電極をマスクとして、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
前記不純物拡散層の形成前又は後に、少なくとも前記ゲート電極をマスクとして、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【０１３２】
（付記１８）前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする付記１７に記載の半導体記憶装置の製造方法。
【０１３３】
（付記１９）前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする付記１７又は１８に記載の半導体記憶装置の製造方法。
【０１３４】
（付記２０）前記半導体基板に対して傾斜させた方向から前記窒化膜に前記不純物の導入を行うことを特徴とする付記１９に記載の半導体記憶装置の製造方法。
【０１３５】
（付記２１）前記窒化膜に導入する前記不純物は、シリコン、酸素、窒素、アルゴン、フッ素、ホウ素、リン、砒素、インジウム、ゲルマニウム及びアンチモンのうちから選ばれた１種又は組み合わされた複数種であることを特徴とする付記１９又は２０に記載の半導体記憶装置の製造方法。
【０１３６】
（付記２２）不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記１７又は１８に記載の半導体記憶装置の製造方法。
【０１３７】
（付記２３）前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成することを特徴とする付記８〜２２のいずれか１項に記載の半導体記憶装置の製造方法。
【０１３８】
（付記２４）前記ソースガスは、ＮＨ３ガス、Ｎ２とＨ２の混合ガス及びＮ２ガスから選ばれた１種、又はＮＨ３ガスとＮ２ガスの混合ガス、又はＮＨ３ガス、Ｎ２及びＨ２の混合ガスであることを特徴とする付記２３に記載の半導体記憶装置の製造方法。
【０１３９】
（付記２５）前記絶縁膜は、酸化膜上に前記窒化膜が形成されてなる積層膜であることを特徴とする付記８〜２４のいずれか１項に記載の半導体記憶装置の製造方法。
【０１４０】
（付記２６）前記絶縁膜は、前記窒化膜の上下を各酸化膜により挟む積層膜であることを特徴とする付記８〜２４のいずれか１項に記載の半導体記憶装置の製造方法。
【０１４１】
（付記２７）前記絶縁膜は、前記窒化膜のみの単層構造あることを特徴とする付記８〜２４のいずれか１項に記載の半導体記憶装置の製造方法。
【０１４２】
（付記２８）前記窒化膜下の前記酸化膜を、熱酸化法、及びプラズマ酸化法、熱ＣＶＤ酸化法から選ばれた１種又は組み合わされた複数種により形成することを特徴とする付記２５又は２６に記載の半導体記憶装置の製造方法。
【０１４３】
（付記２９）前記窒化膜上の前記酸化膜を、熱酸化法、及びプラズマ酸化法、熱ＣＶＤ酸化法から選ばれた１種又は組み合わされた複数種により形成することを特徴とする付記２６に記載の半導体記憶装置の製造方法。
【０１４４】
（付記３０）半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含む構造の半導体記憶装置の製造方法であって、
前記窒化膜をプラズマ窒化法により形成した後、前記窒化膜の一部または全体に格子欠陥を与え、電荷捕獲中心を形成することを特徴とする半導体記憶装置の製造方法。
【０１４５】
（付記３１）前記不純物拡散層を形成する前又は後に、前記窒化膜に不純物を導入することにより、前記電荷捕獲中心を形成することを特徴とする付記３０に記載の半導体記憶装置の製造方法。
【０１４６】
（付記３２）前記不純物拡散層を形成する前又は後に、不活性ガスを用いた高周波処理を前記窒化膜に施すことにより、前記格子欠陥を与えることを特徴とする付記３０に記載の半導体記憶装置の製造方法。
【０１４７】
（付記３３）前記窒化膜を、窒素原子を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカルを発生させ、窒化処理を行うことにより形成することを特徴とする付記３０〜３２のいずれか１項に記載の半導体記憶装置の製造方法。
【０１４８】
【発明の効果】
本発明によれば、低温条件で高品質の窒化膜を形成し、しかもこの窒化膜を近時の要求である微細化・高集積化に充分適応した電荷捕獲機能を有する電荷捕獲膜として利用することが可能な信頼性の高い半導体記憶装置が実現する。
【図面の簡単な説明】
【図１】第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３】図１に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す模式図である。
【図４】諸実施形態で用いるラジアルラインスロットアンテナを備えたプラズマ処理装置の概略構成を示す模式図である。
【図５】第１の実施形態における変形例１の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
【図６】第１の実施形態における変形例２の半導体記憶装置の製造方法における主要工程を示す概略断面図である。
【図７】第２の実施形態によるＭＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態によるＭＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図９】第３の実施形態による埋め込みビットライン型のＳＮＯＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図１０】第３の実施形態の他の例による埋め込みビットライン型のＳＮＯＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図１１】第３の実施形態の更に他の例による埋め込みビットライン型のＳＮＯＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図１２】第３の実施形態の更に他の例によるＭＮＯＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図１３】第４の実施形態による埋め込みビットライン型のＳＮＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図１４】第４の実施形態の他の例による埋め込みビットライン型のＳＮＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図１５】第４の実施形態の更に他の例による埋め込みビットライン型のＳＮＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図１６】第４の実施形態の更に他の例によるＭＮＳトランジスタを含む半導体記憶装置の主要工程を示す概略断面図である。
【図１７】第５の実施形態による半導体記憶装置の製造方法におけるＲＦ処理工程を示す概略断面図である。
【図１８】諸実施形態によるプラズマシリコン窒化膜の他の形成方法を示す概略断面図である。
【符号の説明】
１　シリコン半導体基板
２　シリコン酸化膜
３　ウェル
４　トリプルウェル
１１　メモリセルアレイ領域（コア領域）
１２　周辺回路領域
１４　フィールド酸化膜
１５　ＯＮＯ膜
１６，５１，５２　レジストパターン
１６ａ，１６ｂ，５１ａ，５２ａ　開口部
１７　ビットライン拡散層
１８，５３　ゲート電極
１９　積層膜
２１，６１　下部シリコン酸化膜
２２，６２，７１　シリコン窒化膜
２２ａ，６２ａ，７１ａ　格子欠陥
２３　上部シリコン酸化膜
３１，３２　ゲート絶縁膜
５４　ソース／ドレイン
６３，８３　ＯＮ膜

Claims (10)

  1. 半導体基板と、
    前記半導体基板上に形成され、電荷捕獲機能を有する窒化膜を含む絶縁膜と、
    前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
    前記半導体基板に形成された一対の不純物拡散層と
    を含み、
    前記窒化膜は、その特定部位に格子欠陥が形成されてなる電荷捕獲中心を有することを特徴とする半導体記憶装置。
  2. 前記窒化膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる緻密構造のプラズマ窒化膜であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
    前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
    前記不純物拡散層の形成前又は後に、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と、
    前記絶縁膜を介して前記不純物拡散層と交差するようにゲート電極を形成する工程と
    を含むことを特徴とする半導体記憶装置の製造方法。
  4. 前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする請求項３に記載の半導体記憶装置の製造方法。
  5. 前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする請求項３又は４に記載の半導体記憶装置の製造方法。
  6. 前記不純物拡散層を形成した後、当該不純物拡散層の形成に用いたレジストマスクを再度用い、前記レジストマスクに対して傾斜させた方向から前記窒化膜に前記不純物の導入をして前記格子欠陥を与えることを特徴とする請求項５に記載の半導体記憶装置の製造方法。
  7. 半導体基板上にプラズマ窒化法のみ又はプラズマ窒化法を含む一連の工程により窒化膜を形成し、当該窒化膜を含む絶縁膜を形成する工程と、
    前記絶縁膜上にゲート電極を形成する工程と、
    少なくとも前記ゲート電極をマスクとして、前記半導体基板の表層に不純物を導入して一対の不純物拡散層を形成する工程と、
    前記不純物拡散層の形成前又は後に、少なくとも前記ゲート電極をマスクとして、前記窒化膜の少なくとも前記不純物拡散層上に相当する部位に格子欠陥を与え、電荷捕獲中心を形成する工程と
    を含むことを特徴とする半導体記憶装置の製造方法。
  8. 前記電荷捕獲中心を形成するに際して、前記窒化膜の前記不純物拡散層上に相当する部位のみに選択的に格子欠陥を与えることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
  9. 前記窒化膜に不純物を導入することにより、前記格子欠陥を与えることを特徴とする請求項７又は８に記載の半導体記憶装置の製造方法。
  10. 前記絶縁膜を前記窒化膜及び酸化膜を含む構造とし、前記酸化膜を、熱酸化法、及びプラズマ酸化法、熱ＣＶＤ酸化法から選ばれた１種又は組み合わされた複数種により形成することを特徴とする請求項７又は８に記載の半導体記憶装置の製造方法。
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