JP2004085236A - ジッタテスト回路、ジッタテスト回路を搭載した半導体装置およびジッタテスト方法 - Google Patents
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Abstract
【解決手段】キャリブレーションフェーズではテスト制御回路12はウィンドウ信号生成回路11内における信号の遅延を制御してウィンドウ信号生成回路11の出力である比較用クロック信号DCLKの信号変化エッジと1周期分遅れたDCLKをもとに生成されたウィンドウ信号WSのウィンドウの中央とが一致するように調整する。ジッタの良否判定ではテスト制御回路12はウィンドウ信号生成回路11内における信号の遅延を制御してジッタ規格値にウィンドウ幅を設定し、比較回路13により比較用クロック信号DCLKの信号変化エッジがウィンドウ内にあるか否かを検出する。ウィンドウ内にない場合には不良と判定する。
【選択図】 図2
Description
【発明の属する技術分野】
本発明はジッタのテストに関し、特に、クロック信号などの周期的にハイレベルとローレベルを繰り返すタイミング信号のジッタを検出するジッタテスト回路、ジッタテスト回路を搭載した半導体装置およびジッタテスト方法に関する。
【0002】
【従来の技術】
PLL( Phase−Locked Loop)回路は、マイクロプロセッサのクロック信号や無線装置の局部発振信号等の基準周波数の発生回路として広く用いられている。PLL回路は、周知のように、基準のタイミング信号(例えば外部からの入力クロック信号)とPLLの出力のタイミング信号(例えば半導体装置の内部に供給するクロック信号)とを比較して位相差がある場合には位相を合わせるように動作する。
【0003】
PLL回路が出力するクロック信号などのハイレベルとローレベルが周期的に繰り返すタイミング信号には、一般的に信号の時間的揺らぎであるジッタが存在する。クロック信号の供給先であるディジタル論理回路等では、ジッタが誤動作要因となるので、クロック信号のジッタ値を測定し、また、ジッタを一定値以下に管理する必要が生じる。
【0004】
ジッタを測定するテスト回路の一例が特開2001−166007号公報に記載されている。図29はジッタテスト回路の第1の従来例のブロック図である。
【0005】
図29において、PLL回路から出力されたクロック信号CLKと基準遅延回路171を通った遅延クロック信号DFは、比較回路172で比較され、例えば遅延差に相当する間がハイレベルになる遅延差信号DKが出力される。ジッタ検出回路173では遅延差信号DKのハイレベルの変動幅からジッタ値を算出し、ジッタ値がジッタ規格値JSよりも大きい場合には不良信号NGを出力する。
【0006】
しかしながら、図29の第1の従来例では基準遅延回路171の遅延値が製造要因や使用環境により変化するために遅延差信号DKのハイレベル幅とジッタによる変動幅の比率からジッタ値を算出する場合には正確なジッタ値を算出できないという問題点があった。
【0007】
パルス幅の測定方法として、測定するパルス幅よりも小さい周期のサンプリング信号を用いて測定対象のパルス幅に含まれるサンプリングパルスの個数を計数する技術が特開昭62−131637号公報に記載されている。この技術を第1の従来例のジッタ検出回路173に適用しサンプリング信号として外部から一定の周波数の信号を供給することにより、遅延差信号DKのハイレベル幅のジッタによる変動幅を製造要因や使用環境に影響されることなく測定することが可能となる。しかしながら、ジッタテスト回路をこのように構成した場合には、ジッタ値はサンプリング信号の周期の単位でしか測定できず、荒い精度でしか測定できないという新たな問題点が生じる。
【0008】
これに対して、遅延回路の遅延値の製造要因や使用環境による変化を校正することによりジッタ測定の正確さを向上させた第2の従来例が同じく特開2001−166007号公報に開示されている。図30は第2の従来例のブロック図である。
【0009】
図30において、測定部181内の遅延回路と校正部182内の電圧制御発振回路(VCO)とは出力が入力に帰還するか否かの点以外は同一の構成であり、制御信号CDにより遅延回路の遅延値およびVCOの発振周期が同時にかつ同様に変わるようになっている。図30のジッタテスト回路では、ジッタ測定に先立って遅延回路の校正を行う。校正部182のセレクタで外部校正信号CGを選択し、制御信号CDとしてVCOに供給すると、VCOは制御信号CDの電圧値に基づく周波数の発振信号POを出力する。一方、校正部182内のアナログ・ディジタル変換器(A/D)はこの制御信号CDをアナログ・ディジタル変換し、ディジタル制御信号DCを出力する。校正部182内のV−F測定回路24は、ディジタル制御信号DCに対応する制御信号CDの電圧対発振信号POの周波数の関係であるV−F特性を測定し遅延校正信号VFを出力する。
【0010】
ジッタ測定では、校正部182のセレクタは測定部181からの遅延値検出信号CSを制御信号CDとして選択する。ジッタの測定時には、測定部181においてクロック信号CLKと遅延回路を通った遅延信号DVとの位相を比較し、位相ずれに応じた直流電圧をチャージポンプから遅延値検出信号CSとして出力する。セレクタから遅延値検出信号CSが制御信号CDとして出力されA/Dに供給される。A/Dは制御信号CDの電圧値ををディジタル信号に変換しディジタル検出信号DSとしてジッタ計算部183内の遅延値検出回路に送る。
【0011】
遅延値検出回路は、ディジタル検出信号DSの供給を受け、予め供給を受けた遅延校正信号VFに基づきディジタル検出信号が表す測定部181内の遅延回路の遅延信号DVの最大遅延値MAXと最小遅延値MINを検出し、これら最大遅延値MAXと最小遅延値MINの各々をジッタ計算部183内の演算回路に供給する。演算回路はこれら最大遅延値MAXと最小遅延値MINの遅延差であるジッタ値DTを算出し、比較回路に供給する。比較回路は供給を受けたジッタ値DTを規格値JSと比較しジッタ値DTが規格値JSを越える場合には不良信号NGを出力する。
【0012】
このように、第2の従来例では、校正モードで校正信号CGの電圧値に対する発振信号POの周波数との関係であるV−F特性を測定しこのV−F特性に対応する遅延校正信号VFを生成し、ジッタ測定モードで遅延校正信号VFに基づいて被測定信号であるクロック信号CLKの遅延値を測定し、その最大値、最小値からジッタを計算するので、製造要因、使用環境による遅延回路の遅延量の変化を校正するので、第1の従来例と比較してより正確なジッタ測定が可能である。
【0013】
【発明が解決しようとする課題】
しかしながら、第2の従来例においては、測定部181内のチャージポンプにローパスフィルターが内蔵され、また校正部にはアナログ・ディジタル変換器が必要である。これらの回路はアナログ電圧を扱うために雑音に敏感であり、周囲のディジタル回路からの雑音の影響を受けないように配置を工夫しなければならず、設計が煩雑となる。また、測定部、校正部、ジッタ計算部のそれぞれを構成する要素回路自体の占有面積に加えて、周囲からの雑音からローパスフィルターやアナログ・ディジタル変換回路を隔離するための領域を必要とするので第2の従来例は大きな占有面積を必要とする。
【0014】
本発明は、このような状況に鑑みてなされたもので、本発明の目的は、第2の従来例と同様に製造要因、使用環境に影響されずに正確にジッタ量を測定でき、全体がディジタル回路で構成されるため第2の従来例よりも設計が容易で小さい占有面積で実現できるジッタテスト回路と、このジッタ回路を搭載した半導体装置と、ジッタテスト方法を提供することである。
【0015】
【課題を解決するための手段】
本発明の第1の発明のジッタテスト回路は、ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト回路において、前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第1の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第2の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第3の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第2の時間が前記第1の時間にジッタがない場合の前記タイミング信号の1周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し前記第3の時間をジッタ規格値に設定し前記比較回路からの比較結果により良否を判定するテスト制御回路とを備えて構成される。さらに、前記テスト制御回路が、キャリブレーションモードでは、前記第2の時間を前記タイミング信号の1周期に前記第1の時間と前記第3の時間とを加えた時間よりも大きい時間にして前記遅延制御情報を初期設定したのちに前記遅延制御情報を操作して前記第2の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第2の時間に対応する遅延制御情報を探索し、良否判定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し、外部から入力されたコマンドに基づき遅延制御情報を生成してジッタ規格値に前記第3の時間を設定し、前記比較回路での複数回の比較結果を取り込み前記比較用タイミング信号の立ち上がり点及び立ち下がり点の前記ウィンドウからの逸脱を示す比較結果の発生数が所定数以上であるときに不良と判定するように構成してもよい。
【0016】
本発明の第2の発明のジッタテスト回路は、ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト回路において、前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第1の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第2の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第3の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第2の時間が前記第1の時間にジッタのない場合の前記タイミング信号の1周期を加えた時間と等しくなる遅延制御情報を探索し、ジッタ測定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し前記比較回路により前記第3の時間を変化させて複数回比較した結果に基づいてジッタ値を決定するテスト制御回路と、前記テスト制御回路により決定されたジッタ値と前記遅延制御情報とから符号化されたジッタ情報を生成して出力する符号化回路とを備えて構成される。さらに、前記テスト制御回路が、キャリブレーションモードでは、前記第2の時間を前記タイミング信号の1周期に前記第1の時間と前記第3の時間とを加えた時間よりも大きい初期時間にして前記遅延制御情報を設定したのちに前記遅延制御情報を操作して前記第2の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第2の時間に対応する遅延制御情報を探索し、ジッタ測定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し、遅延制御情報により前記第3の時間を制御して前記ウィンドウの幅を変化させながら前記比較回路の比較結果と対応させて監視し良品から不良へと判定が変わる臨界値の第3の時間に対応する遅延制御情報からジッタ値を決定するように構成してもよい。
【0017】
本発明の第3の発明のテスト回路は、データ信号を入力してデータ信号に同期したタイミング信号を抽出して再生するクロックリカバリPLL回路から出力される前記タイミング信号を対象としてジッタを検出するジッタテスト回路において、前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第1の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第2の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第3の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、前記データ信号において同符号のデータが所定のデータ数以上連続したことを検出したときに同符号連続データ検出信号を出力する同符号連続データ検出回路と、動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第2の時間が前記第1の時間にジッタがない場合の前記タイミング信号の1周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し前記第3の時間をジッタ規格値に設定し前記比較回路からの比較結果により良否を判定するテスト制御回路とを備えて構成される。さらに、前記テスト制御回路が、キャリブレーションモードでは、前記第2の時間を前記タイミング信号の1周期に前記第1の時間と前記第3の時間とを加えた時間よりも大きい初期時間にして前記遅延制御情報を設定したのちに前記遅延制御情報を操作して前記第2の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第2の時間に対応する遅延制御情報を探索し、良否判定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し、外部から入力されたコマンドに基づき遅延制御情報を生成してジッタ規格値に前記第3の時間を設定し、前記比較回路での複数回の比較結果を取り込み前記比較用タイミング信号の立ち上がり点及び立ち下がり点の前記ウィンドウからの逸脱を示す比較結果の発生数が所定数以上であるときに不良と判定するように構成してもよい。
【0018】
本発明の第4の発明の半導体装置は、第1の発明のジッタテスト回路、第2の発明のジッタテスト回路、第3の発明のジッタテスト回路のうち何れかひとつのジッタテスト回路を搭載したことを特徴としている。分周回路を搭載して分周回路の出力をジッタテスト回路に入力するようにしてもよく、またはPLL回路を搭載してPLL回路の出力をジッタテスト回路に入力するようにしてもよく、または逓倍PLL回路を搭載して逓倍PLL回路の出力をジッタテスト回路に入力するようにしてもよく、または、クロックリカバリPLL回路を搭載してクロックリカバリPLL回路の出力をジッタテスト回路に入力するようにしてもよい。
【0019】
本発明の第5の発明のジッタテスト方法は、ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト方法において、ジッタ測定対象のタイミング信号を遅延させて生成した比較用タイミング信号の立ち上がり点及び立ち下がり点がジッタがない場合にはそれぞれに対応して設けられた所定の幅のウィンドウの中央に位置するように遅延回路の基本遅延単位の個数を調整して前記ウィンドウの位置を決めるキャリブレーションフェーズと、前記キャリブレーションフェーズで調整された位置に設けられたウィンドウと前記比較用タイミング信号の立ち上がり点および立ち下がり点とを複数回比較し立ち上がり点または立ち下がり点の少なくとも一方が前記所定の幅のウィンドウの外であると判定された回数が所定の回数以上である場合に不良と判定する良否判定フェーズとを備えることを特徴としている。
【0020】
本発明の第6の発明のジッタテスト方法は、ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト方法において、ジッタ測定対象のタイミング信号を遅延させて生成した比較用タイミング信号の立ち上がり点及び立ち下がり点がジッタがない場合にはそれぞれに対応して設けられた所定の幅のウィンドウの中央に位置するように遅延回路の基本遅延単位の個数を調整して前記ウィンドウの位置を決めるキャリブレーションフェーズと、前記比較用タイミング信号の立ち上がり点および立ち下がり点と前記キャリブレーションフェーズで調整されたウィンドウとを前記ウィンドウの中央に対する両側の幅を変化させることによりウィンドウの幅を変化させながら複数回比較し不良と判定される臨界のウィンドウ幅を検出してジッタ値を決定し符号化して出力するジッタ測定フェーズとを備えることを特徴としている。
【0021】
【発明の実施の形態】
以下、本発明の好ましい実施形態について図面を参照しながら詳細に説明する。なお、以下の説明は本発明の代表的な実施の形態を示すものであり、本発明が以下の説明に限定されて解釈されるものではない。
【0022】
図1は、本発明のジッタテスト回路を搭載した半導体装置を模式的に示す図である。半導体装置200は、ジッタテスト回路1と、PLL回路2と、内部回路3とを備えている。
【0023】
PLL回路は、外部から基準のタイミング信号である入力クロック信号ICLKを入力しこれと位相同期したタイミング信号であるクロック信号CLKを出力する。
【0024】
内部回路3はクロック信号CLKに同期して動作するディジタル論理回路であり、入力データIDATをディジタル論理演算して出力データODATを出力する。
【0025】
ジッタテスト回路1はクロック信号CLKを入力し外部からの入力コマンドCMDにしたがってキャリブレーションモード又は良否判定モードで動作し、キャリブレーションモードではジッタテスト回路1の内部の遅延回路の遅延値を校正し、良否判定モードではジッタが外部からコマンドCMDで指定されたジッタ規格値JSと比較して判定結果信号JDGを出力する。
【0026】
図2は、本発明のジッタテスト回路の一実施の形態のブロック図である。ジッタテスト回路1aは、ウィンドウ信号生成回路11とテスト制御回路12と比較回路13とを備えている。
【0027】
ウィンドウ信号生成回路11は、クロック信号CLKと遅延制御情報DINFとを入力し、遅延制御情報DINFに基づいてクロック信号を第1の時間D1だけ遅延させて生成した比較用クロック信号DCLKと、クロック信号CLKを第1の時間D1に第2の時間D2から第3の時間D3を引いた(D2−D3)だけ遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第3の時間D3の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号WSとを生成して出力する。
【0028】
ウィンドウ信号生成回路11は、例えば図3(a)のウィンドウ信号生成回路11aに示すように、クロック信号CLKを入力し、第2の時間D2から第3の時間D3を引いた時間だけ遅延させて生成した第1の遅延信号T1を出力する第1の可変遅延回路21と、第1の遅延信号T1を入力し第3の時間D3の2倍の時間だけ遅延させて生成した第2の遅延信号T2を出力する第2の可変遅延回路22と、第1の遅延信号T1と第2の遅延信号T2とを入力する排他的論理和回路23と、排他的論理和回路23の出力を入力し反転してウィンドウ信号として出力するインバータ24とを有して構成される。図3(a)のウィンドウ信号生成回路11aは第1の時間D1を0とした場合のウィンドウ信号生成回路の一例である。各可変遅延回路は、例えば2段のインバータで構成された基本遅延単位が複数直列に接続され、出力取りだし位置を切り替えることにより遅延値を可変にできるように構成される。
【0029】
比較回路13は、比較用クロック信号DCLKとウィンドウ信号WSとを比較し、比較用クロック信号DCLKの立ち上がり点及び立ち下がり点がウィンドウ信号WSのウィンドウ内にあるか否かを検出し比較結果を出力する。
【0030】
比較回路13は、例えば図4の比較回路13aに示すように、比較用クロック信号DCLKの立ち上がりでウィンドウ信号WSの信号レベルを取り込むフリップフロップ31と、比較用クロック信号DCLKを反転するインバータ32と、比較用クロック信号DCLKの反転信号の立ち上がりでウィンドウ信号WSの信号レベルをを取り込むフリップフロップ33と、フリップフロップ31の出力C1とフリップフロップ32の出力C2とを入力し論理和をとりC1,C2の何れかがハイレベルのときにハイレベルとなる不良判定信号NGを出力する論理和回路34とを有して構成される。
【0031】
テスト制御回路12は、コマンドCMDに基づき比較回路13からの不良判定信号NGの状態にしたがってジッタテスト回路全体および演算部の動作制御を行う制御部15と、コマンドCMDにより初期値が指定され制御部15の制御の下に演算して遅延制御情報DINFを生成する演算部14とを有し、キャリブレーションモードのときには第2の時間D2が第1の時間D1にジッタがない場合のクロック信号CLKの1周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには第3の時間D3をジッタ規格値JSに設定し比較回路13からの不良判定信号NGの状態によりにより良否を判定する。
【0032】
ジッタテスト回路1aはコマンドCMDにより動作モードの指定、指定された動作モードにおけるウィンドウ信号生成回路の各遅延を制御する遅延制御情報DINFの初期値及び繰り返し測定数、パス回数、フェイル回数等の設定が行われる。
【0033】
図5は図2のジッタテスト回路1aの良否判定モードにおけるウィンドウ信号生成回路11と比較回路13の動作タイミング図である。ウィンドウ信号生成回路には図3(a)のウィンドウ信号生成回路11aを用い、比較回路には図4の比較回路13aを用いるものとして説明する。
【0034】
キャリブレーションモードでは比較クロック信号DCLKをジッタがない場合の理想的な周期Dpだけ遅らせた仮想的な信号の立ち上がり及び立ち下がりがウィンドウ信号WSのウィンドウの中央に位置するように調整される。キャリブレーションにより図3(a)のウィンドウ信号生成回路11aにおける第1の遅延信号T1はクロック信号CLKから1周期遅れた仮想的な信号より第3の遅延時間D3(すなわちウィンドウ幅の半分)だけ遅延が小さく、第2の遅延信号T2はクロック信号CLKから1周期遅れた仮想的な信号より第3の遅延時間D3だけ遅延が大きく設定され、ウィンドウ信号WSには、第1の遅延信号T1と第2の遅延信号T2とが異なるときにローレベルのウィンドウが設定される。
【0035】
キャリブレーションモードにおける調整により、PLL2の出力であるクロック信号CLKにジッタがない場合には比較クロックDCLKの立ち上がり点、立ち下がり点はウィンドウ信号WSのウィンドウの中央に位置するので、クロック信号CLKにジッタが発生していない範囲Aでは、図4の比較回路13aにおけるフリップフロップ31の出力C1とフリップフロップ32の出力C2とは何れもローレベルのままとなり、不良判定信号NGはローレベルで比較回路13aでの比較結果が良であることを示す。
【0036】
これに対して、クロック信号CLKに第3の時間D3よりも大きな値のジッタが発生している範囲である範囲Bでは、比較クロックDCLKの立ち上がり点、立ち下がり点はウィンドウ信号WSのウィンドウから外れる場合が生じ、比較回路13aにおけるフリップフロップ31の出力C1またはフリップフロップ32の出力C2がハイレベルになり、不良判定信号NGはハイレベルとなって比較回路13aでの比較結果が不良であることを示す。
【0037】
図2の第1の実施の形態のジッタテスト回路において、ウィンドウ信号生成回路は第1の実施例として説明した図3(a)のウィンドウ信号生成回路11aに代えて第2の実施例である図3(b)のウィンドウ信号生成回路11bとしてもよい。
【0038】
すなわち、ウィンドウ信号生成回路11bは、PLL2からクロック信号CLKを入力し第2の時間D2から第3の時間D3を引いた時間だけ遅延させて第1の遅延信号T11を出力する可変遅延回路25と、第1の遅延信号T11を入力し第3の時間D3の2倍の時間だけ遅延させて生成した第2の遅延信号T12を出力する可変遅延回路22と、第1の遅延信号T11と第2の遅延信号T12とを入力し排他的論理和をとる排他的論理和回路23と、排他的論理和回路23の出力を入力し反転して出力するインバータ24と、クロック信号CLKを入力し第1の時間D1だけ遅延させる可変遅延回路26とを備え、可変遅延回路26の出力を比較用クロック信号DCLKとして出力し、インバータ24の出力をウィンドウ信号WSとして出力する。図3(a)のウィンドウ信号生成回路11aではキャリブレーションにより第2の時間D2がクロック信号CLKのジッタがない場合の理想的な周期Dpになるように調整されるのに対して、本実施例のウィンドウ信号生成回路11bでは、キャリブレーションにより第2の時間D2が第1の時間D1にジッタがない場合のクロック信号CLKの周期Dpを加えた時間になるように調整される点が異なっており、比較用クロック信号DCLKとウィンドウ信号WSとが何れも第1の時間D1だけ遅れて図4の比較回路13aに入力される。図3(a)のウィンドウ信号生成回路11aは本実施例のウィンドウ信号生成回路11bにおいて第1の時間D1を0にした場合に相当する。なお、本実施例のウィンドウ信号生成回路11bにおいて第1の時間D1を第3の時間D3と等しい値に設定する場合には、可変遅延回路25のキャリブレーション後の遅延値がクロック信号CLKの周期Dpに等しくなり、可変遅延回路26の遅延値は第3の時間D3となるので、遅延値の設定が単純で容易になる。
【0039】
同様に、図2の第1の実施の形態のジッタテスト回路において、ウィンドウ信号生成回路は第1の実施例として説明した図3(a)のウィンドウ信号生成回路11aに代えて第3の実施例である図3(c)のウィンドウ信号生成回路11cとしてもよい。
【0040】
すなわち、ウィンドウ信号生成回路11cは、クロック信号CLKを入力し第3の時間D3の2倍の時間だけ遅延させて生成した遅延信号T21を出力する可変遅延回路22と、クロック信号CLKと遅延信号T21とを入力し排他的論理和をとる排他的論理和回路23と、排他的論理和回路23の出力を入力し反転して出力するインバータ24と、インバータ24の出力を入力し第2の時間D2から第3の時間D3を引いた時間だけ遅延させる可変遅延回路27と、クロック信号CLKを入力し第1の時間D1だけ遅延させる可変遅延回路26とを備え、可変遅延回路27の出力を比較用クロック信号DCLKとして出力し可変遅延回路27の出力をウィンドウ信号WSとして出力する。
【0041】
本実施例のウィンドウ信号生成回路11cにおいても、キャリブレーションにより第2の時間D2が第1の時間D1にクロック信号CLKのジッタがない場合の理想的な周期Dpを加えた時間になるように調整され、また、比較用クロック信号DCLKとウィンドウ信号WSとが第1実施例のウィンドウ信号生成回路11aにおけるこれらの信号と比較して第1の時間D1だけ遅れて図4の比較回路13aに入力されることは、第2実施例のウィンドウ信号生成回路11bと同様である。なお、本実施例のウィンドウ信号生成回路11cにおいても第1の時間D1を第3の時間D3と等しい値に設定する場合には、可変遅延回路27のキャリブレーション後の遅延値がクロック信号CLKの周期Dpに等しくなり、可変遅延回路26の遅延値は第3の時間D3となるので、遅延値の設定が単純で容易になることは第2実施例のウィンドウ信号生成回路11bと同様である。
【0042】
図6(a)は図2のジッタテスト回路1aにおけるウィンドウ信号生成回路11の第4の実施例のウィンドウ信号生成回路11dを示す回路図である。ウィンドウ信号生成回路11dは図3(a)のウィンドウ信号生成回路11aからインバータ24を削除したものである。したがって、ウィンドウ信号生成回路11dから出力されるウィンドウ信号WSにおいてはハイレベル区間がウィンドウとなる。
【0043】
図7はウィンドウ信号生成回路11dに対応して構成した比較回路13bの回路図である。図4の比較回路13aの論理和回路34に代えて否定論理積回路35とする点のみが異なる。
【0044】
図8はウィンドウ信号生成回路11dと比較回路13bを用いた場合のジッタテスト回路1aの動作タイミング図である。図5の動作タイミング図におけると同様に、クロック信号CLKにジッタが発生していない範囲Aでは比較用クロック信号DCLKの立ち上がり点、立ち下がり点共にウィンドウの中央にあるが、ウィンドウ信号WSはウィンドウ区間がハイレベルであるので、図7の比較回路13bにおけるフリップフロップ31の出力C1とフリップフロップ32の出力C2とは何れもハイレベルとなり、不良判定信号NGは図5と同様にローレベルとなる。
【0045】
クロック信号CLKに大きな値のジッタが発生している範囲Bでは、比較クロックDCLKの立ち上がり点、立ち下がり点はウィンドウ信号WSのウィンドウから外れ、比較回路13bにおけるフリップフロップ31の出力C1またはフリップフロップ32の出力C2がローレベルになり、不良判定信号NGはハイレベルとなって比較結果が不良であることを示す。
【0046】
図6(b)は図2のジッタテスト回路1aにおけるウィンドウ信号生成回路11の第5の実施例のウィンドウ信号生成回路11eを示す回路図である。ウィンドウ信号生成回路11eは図3(b)のウィンドウ信号生成回路11bからインバータ24を削除したものである。したがって、ウィンドウ信号生成回路11eから出力されるウィンドウ信号WSにおいてはハイレベル区間がウィンドウとなるので、図7の比較回路13bと共に用いる。
【0047】
図6(c)は図2のジッタテスト回路1aにおけるウィンドウ信号生成回路11の第6の実施例のウィンドウ信号生成回路11fを示す回路図である。ウィンドウ信号生成回路11fは図3(c)のウィンドウ信号生成回路11cからインバータ24を削除したものである。したがって、ウィンドウ信号生成回路11fから出力されるウィンドウ信号WSにおいてはハイレベル区間がウィンドウとなるので、図7の比較回路13bと共に用いる。
【0048】
次に、図2の第1の実施形態のジッタテスト回路1aによるジッタテスト方法ついて詳細に説明する。図9の良否判定テストのフロー図に示すように、ジッタテストは、外部コマンドによりジッタテスト回路1aをキャリブレーションモードに設定して第2の時間D2を第1の時間D1にジッタのない場合のクロック信号CLKの周期Dpを加えた値に調整するキャリブレーションフェーズ41と、外部コマンドによりジッタテスト回路1aを良否判定モードに設定して第2の時間D2をキャリブレーションフェーズで求めた遅延値に設定し、また外部コマンドにより第3の時間D3をジッタ規格値JSに設定して良否判定を実行する良否判定フェーズ42とを有している。
【0049】
良否判定フェーズでは、ジッタテスト回路1aは、クロック信号を第1の時間D1だけ遅延させた比較用クロック信号DCLKと、比較用クロック信号を1周期遅延させた仮想的な信号に対して前後に片側につき第3の時間D3の幅のウィンドウを設けたウィンドウ信号WSとを比較する。このため、ウィンドウ信号生成回路11a〜11fの可変遅延回路21,25,27の遅延値をクロック信号CLKの1周期に第1の時間D1を加え第3の時間D3を引いた値に設定する必要がある。
【0050】
一方、これらの可変遅延回路は、2段のインバータなどの基本遅延単位を直列に接続して構成され、直列接続する基本遅延単位の個数を加減することにより遅延値が調整されるが、基本遅延単位は製造要因、使用環境により遅延値が変化するために、キャリブレーションフェーズが必要となる。例えばクロック信号CLKの周波数が100MHzであり、基本遅延単位が標準値で0.1nsである場合に、クロック信号CLKの周波数から1周期の10nsを求め、これを標準の遅延値の基本遅延単位で構成するものとすれば100個の直列接続された基本遅延単位を用いることになる。しかしながら、例えば製造要因で基本遅延単位の遅延値が25%増大して0.125nsであったとすれば、クロック信号CLKの1周期分の遅延10nsを実現するには80個の基本遅延単位の直列接続としなければならず、周波数から単純に算出した100個の基本遅延単位では不適当である。ここにキャリブレーションの必要性がある。
【0051】
本発明においては、クロック信号CLKを遅延させて生成した比較用クロック信号DCLKの立ち上がり点(又は立ち下がり点)が1周期分遅れたウィンドウの中央と一致するように直列接続された基本遅延単位の個数を調整してウィンドウの位置を合わせることにより、1周期分の基本遅延単位の個数をキャリブレーションする。これにより、基本遅延単位の個数は、クロック周波数100MHzと基本遅延単位の標準遅延値0.1nsとから計算した1周期分の基本遅延単位の個数である100個には無関係となり、実際の0.125nsの遅延値の基本遅延単位を用いて比較用クロック信号DCLKの1周期分である100nsを遅延させるに必要な個数である80個に調整される。
【0052】
図10は、ジッタテスト回路1aによるジッタテスト方法のキャリブレーションフェーズのフロー図であり、図11(a),(b),(c)はキャリブレーションフェーズの動作タイミング図である。図10では、説明を単純化するために第1の時間D1が0である図3(a)のウィンドウ信号生成回路11aに対してキャリブレーションを行うものとし、第1の時間D1が0でないウィンドウ信号生成回路については図10の説明の後に言及する。
【0053】
図10で、Npは周期Dpに対応する基本遅延単位の個数(以下、1周期分の基本遅延単位数と呼ぶ)で、すなわち(基本遅延単位の遅延値Du×Np=Dp)であり、Npcはキャリブレーション時に仮に設定される基本遅延単位数(以下、仮の基本遅延単位数と呼ぶ)であり、N3はウィンドウの半分の幅である第3の時間D3を決める基本遅延単位数(第3の基本遅延単位数と呼ぶ)であり、Du×N3=D3の関係にある。
【0054】
図10において、先ずステップ51で初期設定を行う。外部からのコマンドCMDに基づいてテスト制御回路12が遅延制御情報DINFの生成を制御して、仮の基本遅延単位数Npcを比較用クロック信号DCLKの立ち上がりから対応するウィンドウの前縁までの時間がクロック信号CLKの1周期に第3の時間D3を加えた時間よりも確実に大きくなるような個数に設定する。すなわち図11(a)に示すように、比較用クロック信号DCLKの立ち上がりから対応するウィンドウ信号WSの前縁までの時間Dcが、Dc=Npc×Du=(Dp+n×Du)にする。また、第3の基本遅延単位数N3を比較用クロック信号DCLKのジッタ値よりも十分大きいウィンドウになるように設定する。
【0055】
次にステップ52に進み、比較用クロック信号DCLKの立ち上がり点(立ち上がりエッジ)又は立ち下がり点(立ち下がりエッジ)がウィンドウ信号WSのウィンドウ内にあるか否かを判定する。エッジがウィンドウ内にない場合にはステップ53に進み、エッジがウィンドウ内にある場合にはステップ54に進む。図11(a)では、例えば比較用クロック信号DCLKの立ち上がり点のウィンドウ信号の状態を表す点Cはハイレベルでありウィンドウの外にあるのでステップ53に進む。
【0056】
ステップ53では遅延制御情報DINFの変更により仮の基本遅延単位数Npcを1個だけ小さくして更新する。すなわち、第2の時間D2から第1の時間D1を引いた時間(比較用クロック信号DCLKの立ち上がり点又は立ち下がり点からこれをもとに生成されたウィンドウの中央までの時間に相当)を1基本遅延単位の遅延時間Duだけ小さくする。その後にステップ52に戻る。
【0057】
ステップ52とステップ53とを繰り返すことにより、図11(a)に示すように、比較用クロック信号DCLKの例えば太線で表示した立ち上がりエッジをもとに生成されたウィンドウ(ウィンドウ信号WSに太線で表示)は図において左側へ移動し、比較用クロック信号DCLKにおける1周期後の立ち上がり点Cに徐々に近づく。
【0058】
ステップ52で比較用クロック信号DCLKがウィンドウ内にあると最初に判定されたとき、すなわち、図11(b)に示すように、比較用クロック信号DCLKの太線で表示した立ち上がりエッジに対応する太線で表示されたウィンドウの前縁が、比較用クロック信号DCLKの次の立ち上がりエッジよりもわずかに先行して点Dが比較回路13aによりローレベルに判定されて良否判定信号NGがローレベルになったときにはステップ54に進む。
【0059】
ステップ54では、このときの仮の基本遅延単位数Npcを最大基本遅延単位数Npmaxとして記憶する。最大基本遅延単位数による最大遅延値をDmaxとすると、比較用クロック信号DCLKの(ジッタがない場合の)周期Dp、第3の時間D3、周期Dpに相当する基本遅延単位の個数Np、第3の時間D3に相当する基本遅延単位の個数である第3の基本遅延単位数N3には、
Npmax×Du=Dmax=Dp+D3
=(Np+N3)×Du
の関係がある。次のステップ55では遅延制御情報DINFの変更により仮の基本遅延単位数Npcを1個だけ小さくして更新する。
【0060】
ステップ56では、比較用クロック信号DCLKの立ち上がりエッジ及び立ち下がりエッジがそれぞれが対応するウィンドウの内部にあるか外にあるかを判定する。比較用クロック信号DCLKの立ち上がりエッジ及び立ち下がりエッジがそれぞれが対応するウィンドウの外ではない場合すなわち内部にある場合には、ステップ57に進み、遅延制御情報DINFの変更により仮の基本遅延単位数Npcを1個だけ小さくして更新しステップ56に戻る。
【0061】
ステップ56とステップ57とを繰り返すことにより、図11(b)では比較用クロック信号DCLKの太線で表示した立ち上がりエッジに対応する太線で表示したウィンドウは左側に移動する。
【0062】
ステップ56で比較用クロック信号DCLKがウィンドウ外にあると最初に判定されたとき、すなわち、図11(c)に示すように、比較用クロック信号DCLKの太線で表示した立ち上がりエッジに対応する太線で表示されたウィンドウの後縁が、比較用クロック信号DCLKの次の立ち上がりエッジよりもわずかに先行して点Eが比較回路13によりハイレベルに判定され良否判定信号NGがハイレベルになったときにはステップ58に進む。
【0063】
ステップ58では、このときの仮の基本遅延単位数Npcを最小基本遅延単位数Npminとして記憶する。最小基本遅延単位数による最小遅延値をDminとすると、
Npmin×Du=Dmin=Dp−D3=(Np−N3)×Du
の関係がある。
【0064】
次にステップ59に進み、周期Dpに相当する基本遅延単位の個数Npを、
Np=(Npmax+Npmin)/2
によって求めてキャリブレーションフェーズを終了する。
【0065】
このようにして比較用クロック信号のジッタがないとした場合の1周期Dpに相当する基本遅延単位の個数Npを、製造要因、環境条件による基本遅延単位の遅延時間の変化による補正を施した値として求めることができ、良否判定フェーズにおいて、ジッタがない場合には比較用クロック信号の立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウの中央にくるようにキャリブレーションできる。
【0066】
なお、外部からの強いノイズなどに起因する突発的なジッタによりキャリブレーションの精度が低下することを回避して比較用クロック信号にジッタがない場合のキャリブレーションに近づけるために、図10のステップ52においてエッジとウィンドウとの比較を複数回行い、ウィンドウ内にあると判定された回数が所定の回数Nin以上であるときにステップ52としてウィンドウ内にあると判断するように変更し、また、ステップ56においてエッジとウィンドウの比較を複数回行いウィンドウ外にあると判定された回数が所定の回数Nout以上であるときにステップ56としてウィンドウ外にあると判断するように変更してもよい。さらに、比較用クロック信号の周期的なジッタなどの影響による精度の低下を防止するために、キャリブレーションフェーズでは図10のフローの全体を複数回実行し、それぞれに得られた周期Dpに相当する基本遅延単位の個数Npの平均値を取って最終的なNpとすればジッタの影響によるキャリブレーションの精度低下を低減できる。
【0067】
周期Dpに相当する基本遅延単位の個数Npを遅延制御情報DINFとして半導体装置200の外部へ出力し、クロック信号の周期をNpで割ることにより基本遅延単位の実際の遅延値Duを得ることができる。これにより第3の基本遅延単位数N3に対応する第3の時間D3を正確に計算でき、良否判定フェーズにおいて所望のウィンドウ幅に精度よく設定することができる。
【0068】
図10を第1の時間D1が0でないウィンドウ信号生成回路をも含むキャリブレーションフローに変形することができる。変形されたフローではクロック信号CLKの1周期分の基本遅延単位数Npを決めるためのキャリブレーションの代わりに、クロック信号CLKの1周期Dpに第1の時間D1を加えた時間であるキャリブレーション済みの第2の時間に相当する第2の基本遅延単位数N2pを決めるためのキャリブレーションが行われる。図10の変形は、ステップ51,53,54,55,57および58の(1周期に対する)仮の基本遅延単位数Npcを(第2の時間に対する)仮の基本遅延単位数N2cに置き換え、ステップ51におけるN2cの初期設定ではクロック信号CLKの立ち上がり又は立ち下がりから対応するウィンドウの前縁までの時間がクロック信号CLKの1周期に第1の時間D1と第3の時間D3とを加えた時間よりも確実に大きくなるような個数に設定するように変更し、ステップ54およびステップ59の(1周期に対する)最大基本遅延単位数Npmaxを(第2の時間に対する)最大基本遅延単位数N2maxに置き換え、ステップ58の(1周期に対する)最小基本遅延単位数Npminを(第2の時間に対する)最小基本遅延単位数N2minに置き換え、ステップ59のクロック信号CLKの1周期分の基本遅延単位数Npをキャリブレーション済みの第2の時間に相当する第2の基本遅延単位数N2pに置き換えればよい。
【0069】
これによって各ステップのNpc、NPmax、Npminはそれぞれに対して第1の時間D1に相当する第1の基本遅延単位数N1だけ大きいN2c、N2max、N2minとなるので、ステップ59で算出されるキャリブレーション済みの第2の時間に相当する第2の基本遅延単位数N2pはクロック信号CLKの1周期分の基本遅延単位数Npより第1の時間D1に相当する第1の基本遅延単位数N1だけ大きい個数になる。上述の変形したフローで得られたキャリブレーション済みの第2の時間に相当する第2の基本遅延単位数N2pから図10におけるクロック信号CLKの1周期分の基本遅延単位数Npを得るにはNp=N2p−N1として算出すればよい。
【0070】
次に、良否判定フェーズの詳細なフローについて図12を参照して説明する。図12は、キャリブレーションフェーズの図10と同様に、第1の時間D1が0である図3(a)のウィンドウ信号生成回路11aを用いた場合のフローである。第1の時間D1が0でないウィンドウ信号生成回路にも適用できるように拡張する場合にはステップ61でクロック信号CLKの1周期分の基本遅延単位数Npを設定する代わりにキャリブレーション済みの第2の時間に相当する第2の基本遅延単位数N2pを設定するように変更すればよい。
【0071】
良否判定フェーズでは、まずステップ61で初期設定を行う。すなわち、テスト制御回路12は外部からのコマンドCMDに基づいてキャリブレーションフェーズで求めたクロック信号CLKの1周期分の基本遅延単位数Npと、ジッタ規格値および基本遅延単位の遅延値Duから第3の時間D3(ウィンドウ幅の半分)に相当する基本遅延単位の個数である第3の基本遅延単位数N3とを計算して遅延制御情報DINFを生成してNpおよびN3を設定し、所定のパス回数PNおよび所定のフェイル回数FNを設定する。
【0072】
次にステップ62に進み、比較用クロック信号DCLKの立ち上がりエッジ及び立ち下がりエッジがウィンドウ内にあるか否かを判断する。図13(a)のジッタが小さいジッタJ1であれば、良否判定モードにおける動作タイミング図に示すように、立ち上がりエッジ及び立ち下がりエッジがウィンドウ内に入り良否判定信号NGがローレベルとなる。ウィンドウ内にあると判断した場合には、ステップ63に進んでパス回数の計数値PCNTを1だけ増やして更新したのちにステップ64に進む。
【0073】
ステップ64では、パス回数の計数値PCNTが所定のパス回数PN未満か否かを判断する。パス回数の計数値PCNTが所定のパス回数PN未満であればステップ62に戻り、所定のパス回数PN未満でなければステップ65で良品と判定して終了する。
【0074】
ステップ62において図13(b)に示すようにジッタが大きいジッタJ2であると、立ち上がりエッジ及び立ち下がりエッジがウィンドウ外となる状態が多数生じて良否判定信号NGがハイレベルとなる。ウィンドウ内にないと判断した場合には、ステップ66に進んでフェイル回数の計数値FCNTを1だけ増やして更新したのちにステップ67に進む。
【0075】
ステップ67では、フェイル回数の計数値FCNTが所定のフェイル回数FN未満か否かを判断する。フェイル回数の計数値FCNTが所定のフェイル回数FN未満であればステップ62に戻り、所定のフェイル回数FN未満でなければステップ68で不良と判定して終了する。
【0076】
実用的には、良否判定フェーズではテスト制御回路12が良否判定信号NGの信号レベルを、必ずしも連続でなくとも適当な時間間隔で取り込み、取り込んだ良否判定信号NGの信号レベルがパスレベルであった回数の計数値PCNTが所定のパス回数PN以上になると判定信号JDGを良品を示すレベルとして出力し、取り込んだ良否判定信号NGの信号レベルがフェイルレベルであったフェイル回数の計数値FCNTが所定のフェイル回数FN以上になると判定信号JDGを不良を示すレベルとして出力すればよい。
【0077】
このように、本発明の第1の実施の形態では良否判定フェーズの前にキャリブレーションフェーズを設け、ジッタテスト回路1aを外部コマンドによりキャリブレーションモードに設定して比較クロック信号とウィンドウ信号との位置関係をジッタがない理想的な場合に比較用クロック信号DCLKの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウの中央にくるようにキャリブレーションし、その後にジッタテスト回路1aを良否判定モードに設定し、比較用クロック信号DCLKとウィンドウ信号WSとを比較して、比較用クロック信号DCLKの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウ内の位置にあるか又はウィンドウ外の位置にあるかにより良否判定するので、図30の第2の従来例と同様に製造要因、環境条件に影響されずに正確にジッタ量を測定できる。また、ジッタテスト回路1aは、ディジタル回路であるウィンドウ信号生成回路11,テスト制御回路12,比較回路13により構成されるので、アナログ回路部分を有する第2の従来例よりも設計が容易であり、特別なノイズ対策を必要としないので小さい占有面積で実現できるという利点がある。
【0078】
なお、本発明ではジッタの計測単位は例えば2段のインバータにより構成された基本遅延単位の遅延時間であり、測定範囲内にはいるサンプリングパルスの個数の変化によりジッタを測定する特開昭62−131637号公報に記載の方法と比較した場合、2段インバータの遅延量は一般にサンプリングパルスの周期よりもずっと小さくできるので、本発明の方が精度のよい測定が可能である。
【0079】
図3(a)のウィンドウ信号生成回路11aにおける可変遅延回路21及び22を出力タップを複数設けた1個の可変遅延回路で構成してもよい。図14(a)は可変遅延回路21及び可変遅延回路22の代わりに用いる可変遅延回路71の回路図である。可変遅延回路71は、例えば2段のインバータで構成された基本遅延単位74を複数個直列に接続した遅延生成部72と、各基本遅延単位の出力点から選択して信号を出力する遅延選択部73とを有し、良否判定モードでは図14(a)に示すように、遅延選択部73の遅延選択走査により、第1の出力タップから比較クロック信号DCLKとしてクロック信号CLKをそのまま出力し、第2の出力タップから遅延信号T1としてクロック信号CLKが周期Dpから第3の時間D3を引いた時間だけ遅れた出力点を選択して出力し、第3の出力タップから遅延信号T2としてクロック信号CLKが周期Dpに第3の時間D3を加えた時間だけ遅れた出力点を選択して出力する。図6(a)のウィンドウ信号生成回路11dにおいても可変遅延回路21および22を図14(a)の可変遅延回路71に置き換えることができる。
【0080】
同様に、図3(b)のウィンドウ信号生成回路11bにおいて可変遅延回路22、25及び26を出力タップを複数設けたひとつの可変遅延回路71で構成してもよい。図14(b)はウィンドウ信号生成回路11bにおいて第1の時間D1と第3の時間D3とを等しくした場合に対応する可変遅延回路71の回路図である。良否判定モードでは図14(b)に示すように、遅延制御情報DINFにに基づく遅延選択部73の遅延選択操作により、第1の出力タップから比較クロック信号DCLKとしてクロック信号CLKが第3の時間D3だけ遅れた出力点を選択して出力し、第2の出力タップから遅延信号T11としてクロック信号CLKが周期Dpだけ遅れた出力点を選択して出力し、遅延信号T12としてクロック信号CLKが周期Dpに第3の時間D3の2倍を加えた時間だけ遅れた出力点を選択して出力する。図6(b)のウィンドウ信号生成回路11eにおいても可変遅延回路22,25及び26を図14(b)の可変遅延回路71に置き換えることができる。
【0081】
次に、本発明のジッタテスト回路の第2の実施の形態の第2の実施の形態について図面を参照して説明する。図15は本発明の第2の実施の形態のジッタテスト回路1bのブロック図である。
【0082】
ジッタテスト回路1bは、第1の実施の形態のジッタテスト回路1aと同様にウィンドウ信号生成回路11と、テスト制御回路12と、比較回路13とを備えるが、さらに符号化回路16を備えて構成され、キャリブレーションした後にウィンドウ幅を変えながら比較用クロック信号DCLKとウィンドウ信号WSとを比較することによってクロック信号CLKのジッタ値を測定し、測定結果を符号化して外部へ出力する。
【0083】
ジッタテスト回路1bにおいても、ウィンドウ信号生成回路11と比較回路13とは第1の実施の形態のジッタテスト回路1aにおけると同様に、図3のウインドウ信号生成回路11a,11b,11cと図4の比較回路13aとを組み合わせるか、又は、図6のウインドウ信号生成回路11d,11e,11fと図7の比較回路13bとを組み合わせて使用される。
【0084】
テスト制御回路12は、動作モード指定を含むコマンドCMDと比較回路13の比較結果とを入力して遅延制御情報DINFの生成およびテスト動作の実行を制御する。キャリブレーションモードのときには第2の時間D2が第1の時間D1にジッタのない場合のクロック信号CLKの周期Dpを加えた時間と等しくなる遅延制御情報DINFを探索し、ジッタ測定モードのときにはキャリブレーションモードで探索された遅延制御情報に基づいて第2の時間D2を設定し、比較回路13により第3の時間D3を変化させて複数回比較した結果に基づいてジッタ値を決定する。
【0085】
すなわち、キャリブレーションモードでは、第2の時間D2をクロック信号CLKの1周期に第1の時間D1と第3の時間D3とを加えた時間よりも大きい初期時間にして遅延制御情報DINFを設定したのちに遅延制御情報DINFを操作して第2の時間D2の遅延時間を基本遅延単位の刻みで徐々に減少させながら比較回路13からの比較結果を監視し、比較用クロック信号DCLKの立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる第2の時間D2に対応する遅延制御情報DINFを探索することにより、キャリブレーションを行う。
【0086】
ジッタ測定モードでは、キャリブレーションモードで探索された遅延制御情報DINFに基づいて第2の時間D2を設定し、遅延制御情報DINFにより第3の時間D3を制御してウィンドウの幅を変化させながら比較回路13の比較結果と対応させて監視し、良品から不良へと判定が変わる臨界値の第3の時間D3に対応する遅延制御情報DINFからジッタ値JVを決定する。
【0087】
符号化回路16は、テスト制御回路12により決定されたジッタ値JVと遅延制御情報DINFとから符号化ジッタ情報JINFを生成して出力する。
【0088】
図16はジッタ値JVの符号化の一例である。ジッタ値JVは測定された実際のジッタ値に対応する基本遅延単位の個数として符号化回路16に送られ、符号化回路16でジッタ値に対応する基本遅延単位の個数を2進数表現に符号化して符号化ジッタ情報JINFとして出力する。但し、符号化回路はこれのみに制限されるものではなく、ジッタ値に対して基本遅延単位1個の遅延値がずっと小さい値であるときには例えばM(Mは正整数)個ずつの基本遅延単位を区切りにして同一のジッタ値として符号化してもよい。又は、基本遅延単位の遅延値Duを符号化回路16内に保持しておきジッタに対応する第3の基本遅延単位数N3として検出されたジッタ値に遅延値Duを掛けてジッタ値を時間に変換した上で符号化し出力してもよい。
【0089】
次に、図15の第2の実施形態のジッタテスト回路1bによるジッタテスト方法ついて詳細に説明する。図17のジッタテストのフロー図に示すように、ジッタテスト回路1bによるジッタテストは、外部コマンドによりジッタテスト回路1bをキャリブレーションモードに設定して第2の時間D2を第1の時間D1にジッタのない場合のクロック信号CLKの周期Dpを加えた値に調整するキャリブレーションフェーズ81と、外部コマンドによりジッタテスト回路1bをジッタ測定モードに設定して第2の時間D2をキャリブレーションフェーズで求めた遅延値に設定し、比較用クロック信号DCLKの立ち上がり点および立ち下がり点とウィンドウ信号WSとをウィンドウ幅の半分である第3の時間D3を変化させることによりウィンドウの幅を変化させながら複数回比較し不良と判定される第3の時間D3を検出してジッタ値を決定し符号化して出力するジッタ測定フェーズ82とを有している。
【0090】
キャリブレーションフェーズ81は第1の実施の形態におけるキャリブレーションフェーズ41と同一であり、図10のフローと同一の方法でキャリブレーションが行われる。
【0091】
ジッタ測定フェーズの詳細なフローについて図18を参照して説明する。図18は、キャリブレーションフェーズの図10と同様に、第1の時間D1が0である図3(a)のウィンドウ信号生成回路11aを用いた場合のフローである。第1の時間D1が0でないウィンドウ信号生成回路にも適用できるように拡張する場合にはステップ91でクロック信号CLKの1周期分の基本遅延単位数Npを設定する代わりにキャリブレーション済みの第2の時間の相当する第2の基本遅延単位数N2pを設定するように変更すればよい。
【0092】
ジッタ測定フェーズでは、まずステップ91で初期設定を行う。すなわち、テスト制御回路12は外部からのコマンドCMDに基づいてキャリブレーションフェーズで求めたNpと、ウィンドウ幅の半分である第3の時間D3に相当する基本遅延単位の個数である第3の基本遅延単位数N3の初期値を遅延制御情報DINFにより設定し、所定のパス回数PN、所定のフェイル回数FN及び所定の繰り返し測定数MNを設定する。次にステップ92に進み、測定回数iに1を加算して更新する。
【0093】
次にステップ93に進み、比較用クロック信号DCLKの立ち上がりエッジ及び立ち下がりエッジがウィンドウ内にあるか否かを判断する。図19(a)の動作タイミング図では第3の時間D3の初期値を大きく設定するのでウィンドウ信号のウィンドウ幅は比較用クロック信号DCLKのジッタよりもずっと大きくなり、点G1に示すように、比較用クロック信号DCLKの立ち上がりエッジ及び立ち下がりエッジがウィンドウ内に入るのでフリップフロップの出力C1,C2は何れもローレベルで良否判定信号NGがローレベルとなる。ウィンドウ内にあると判断した場合には、ステップ94に進んでパス回数の計数値PCNTを1だけ増やして更新したたのちにステップ95に進む。
【0094】
ステップ95では、パス回数の計数値PCNTが所定のパス回数PN未満か否かを判断する。パス回数の計数値PCNTが所定のパス回数PN未満であればステップ93に戻り、所定のパス回数PN未満でなければステップ96に進んで遅延制御情報DINFにより第3の時間D3に相当する基本遅延単位の個数である第3の基本遅延単位数N3を1個だけ小さくして更新し、またパス回数の計数値PCNT及びフェイル回数の計数値FCNTを0にクリアしてステップ93に戻る。
【0095】
例えばPNが5に設定されている場合には、図19(a)の状態ではステップ93でパス判定が4回繰り返されると5回目のパス判定ではステップ96に進み第3の基本遅延単位数N3を1個だけ小さくする。その結果、図19(b)の状態になったとする。
【0096】
図19(b)の状態でステップ93が行われるが、ウィンドウ信号のウィンドウ幅は比較用クロック信号DCLKのジッタよりもまだ大きいので、点G2に示すように、比較用クロック信号DCLKの立ち上がりエッジ及び立ち下がりエッジがウィンドウ内に入り、フリップフロップの出力C1,C2は何れもローレベルで良否判定信号NGがローレベルとなる。
【0097】
図19(b)の状態でステップ93でパス判定が4回繰り返されると5回目のパス判定ではステップ96に進み第3の基本遅延単位数N3を1個だけ小さくする。その結果、図19(c)の状態になったとする。
【0098】
ステップ93において図13(c)に示すようにウィンドウに対してジッタが大きいときには、点G3に示すように、立ち上がりエッジ及び立ち下がりエッジがウィンドウ外になるためフリップフロップの出力C1,C2はハイレベルになり、良否判定信号NGがハイレベルとなる。このようにステップ93でウィンドウ内にないと判断した場合には、ステップ97に進んでフェイル回数の計数値FCNTを1だけ増やして更新したのちにステップ98に進む。
【0099】
ステップ98では、フェイル回数の計数値FCNTが所定のフェイル回数FN未満か否かを判断する。フェイル回数の計数値FCNTが所定のフェイル回数FN未満であればステップ93に戻り、所定のフェイル回数FN未満でなければステップ99に進む。
【0100】
例えばFN=2と設定されていた場合には、良否判定信号NGのハイレベルを初めて読み込んだ最初のフェイル判定のときにはFCNTを1に更新してステップ93に戻るが、その後にパス判定の計数値PCNTが5回に達する前に良否判定信号NGのハイレベルを読み込み2回目のフェイル判定が発生した場合にはステップ99に進む。
【0101】
ステップ99では、このときの第3の基本遅延単位数N3をジッタ分基本遅延数Nj(i)として予め定めておいた記憶領域Z(i)に記憶する。また、パス回数の計数値PCNTおよびフェイル回数の計数値FCNTを0にクリアする。
【0102】
次にステップ100に進み、測定回数iが所定の繰り返し測定数MN未満か否かを判断する。所定の繰り返し測定数MN未満の場合にはステップ92に戻り測定を続行する。所定の繰り返し測定数MN以上である場合にはステップ101に進む。
【0103】
ステップ101では、記憶領域Z(i)のそれぞれに記憶されたMN回分のジッタ分基本遅延数Nj(1)〜Nj(MN)の平均値を算出しジッタ値JVとしてテスト制御回路12から出力する。
【0104】
ステップ102では、符号化回路16でジッタ値を例えば図16に示したように符号化して外部へ出力する。
【0105】
このように、本発明の第2の実施の形態ではジッタ測定フェーズの前にキャリブレーションフェーズを設け、ジッタテスト回路1bを外部コマンドによりキャリブレーションモードに設定し、比較クロック信号とウィンドウ信号との位置関係をジッタがない理想的な場合に比較用クロック信号DCLKの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウの中央にくるようにキャリブレーションし、その後にジッタテスト回路1bをジッタ測定モードに設定し、遅延制御情報DINFにより第3の時間D3を変化させ、比較用クロック信号DCLKとウィンドウ信号WSとを比較することによりジッタを測定し、複数回の測定の平均値をジッタ値とし符号化して出力するので、製造要因、環境条件に影響されずに正確にジッタ量を測定でき、ジッタ量を符号化しデジタルデータとしてシリアル又はパラレルでジッタテスト回路1bを搭載した半導体装置の外部へ出力することができる。これにより、長時間に渡る繰り返し測定によるジッタ値の分布評価などのジッタの評価や分析が可能となる。また、ジッタテスト回路1bは、第1の実施の形態と同様にディジタル回路で構成されるので、アナログ回路部分を有する第2の従来例よりも設計が容易であり、特別なノイズ対策を必要としないので小さい占有面積で実現できるという利点がある。
【0106】
図20は、本発明の第3の実施の形態のジッタテスト回路1cのブロック図である。ジッタテスト回路1cは、図2の第1の実施の形態のジッタテスト回路1aと同様に、ウィンドウ信号生成回路11と、テスト制御回路12と、比較回路13とを備えるが、さらに同符号連続データ検出回路17を備えている。ウィンドウ信号生成回路11、テスト制御回路12、比較回路13の機能はジッタテスト回路1aにおけるそれらと同じであるので説明を省略する。
【0107】
同符号連続データ検出回路17は外部から入力したデータ信号DATAにおいて同符号のデータが所定のデータ数DN以上連続したことを検出したときに同符号連続データ検出信号CSSを出力する。
【0108】
同符号連続データ検出回路17は同符号のデータが連続したとき、すなわち0データが連続したとき又は1データが連続したときに連続した回数を計数する同符号連続データカウンタ18と、予め設定された所定のデータ数DNと同符号連続データカウンタ18の計数値CCNとを比較し、計数値CCNが所定のデータ数DN以上の場合には同符号連続データ検出信号CSSを出力する同符号連続データ判定器19とを有している。
ジッタテスト回路1cは図2のジッタテスト回路1aにおいてクロック信号CLKをリカバリクロック信号RCLKに置き換えただけで、キャリブレーションモード及び良否判定モードにおいてはジッタテスト回路1aと同様に動作する。
【0109】
クロックリカバリPLL回路4は、データ信号DATAの変化に基づいてリカバリクロック信号RCLKを抽出再生しウィンドウ信号生成回路11および内部回路に供給する。クロックリカバリPLL回路4は、データ信号DATAにおいて同符号のデータが連続した場合にも、それまでにおけるリカバリクロック信号RCLKの周期と位相を維持してリカバリクロックを信号RCLKを生成し続ける。このような形式のクロックリカバリPLL回路の公知例として例えば特開平6−315024号公報に記載の位相同期回路、特開平10−285150号公報に記載の位相同期回路等がある。
【0110】
同符号連続データ検出信号CSSと判定結果信号JDGの両方共にアクティブな信号レベルの状態が続く場合、すなわち、データ信号DATAに同一符号のデータが連続し、ジッタテスト回路1cでジッタ規定値以上のジッタを連続的に検出している場合には、何らかの要因でクロックリカバリPLL回路のロック周波数にずれを生じた可能性が強い。しかしながら同符号連続データの受信中はデータ信号DATAに変化がないのでクロックリカバリPLL回路4自身では位相のずれを検出できないため、本来ロックされるべき位相から逸脱して位相差は拡大し続ける。
【0111】
図21はデータ信号DATAが1/0の繰り返しから1の連続データになったときの動作例のタイミング図である。同符号連続データカウンタの計数値CCNはデータ信号DATAが1の連続データになるとカウントアップし、リカバリクロックRCLKはデータ信号DATAが1の連続データになった後にも信号を維持し続ける。所定のデータ数DNが3に設定されている場合には計数値CCNが3になると同符号連続データ検出信号CSSがアクティブのハイレベルになる。時刻HでリカバリクロックRCLKの周期が変化して大きくなった場合には良否判定信号NGがアクティブのハイレベルになり良否判定信号NGのハイレベルが続くと判定結果信号JDGがアクティブのハイレベルになる。このように、ジッタテスト回路1cは同符号連続データ検出信号CSSと判定結果信号JDGを出力するので、クロックリカバリPLL回路のロック周波数にずれを生じた場合にこれを検出することができるという利点が生じる。
【0112】
図22は、本発明のジッタテスト回路を搭載した半導体装置の他の実施例を示す図である。半導体装置201では、図1の半導体装置200におけるPLL回路2に代えて分周回路111を搭載し、ジッタテスト回路1では入力クロック信号ICLKを分周して生成した分周クロック信号DVCLKのジッタテスト(良否判定テストまたはジッタ測定テスト)を行う。
【0113】
図23は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置202では、図1の半導体装置200におけるPLL回路2に代えて逓倍PLL回路112を搭載し、ジッタテスト回路1では入力クロック信号ICLKをN逓倍して生成した逓倍クロック信号NCLKのジッタテストを行う。
【0114】
図24は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置203では、複数の内部回路A,Bに対しそれぞれの内部回路に専用のPLL回路121,122を設け、PLL回路121,122のクロック信号CLKA,CLKBのうちセレクタ123で選択信号SELにより選択したクロック信号SCLKをジッタテスト回路1に供給する構成になっている。半導体装置203をこのように構成することにより装置内部で使用される複数のクロック信号を1個のジッタテスト回路でテストすることができる。
【0115】
図25は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置204では、PLL回路2で生成したクロック信号CLKと外部から供給される高品質クロックFCLKがセレクタ131に入力されていて、セレクタからの出力である選択クロックSCLKを、PLL回路2で生成したクロック信号CLKのジッタテスト回路1によるテスト結果に基づいて決める構成となっている。PLL回路2で生成したクロック信号CLKのジッタが大きくて内部回路の動作テスト用のクロック信号としては不都合な場合に、外部からジッタの小さい高品質クロックFCLKを内部回路に供給して内部回路の動作テストを行うことができる。
【0116】
図26は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置205では、入力クロック信号ICLKとPLL回路2で生成したクロック信号CLKのうち何れかがセレクタ141で選択されて入力され、セレクタ141からの出力である選択クロックSCLKをジッタテスト回路1でジッタテストする構成となっている。特にジッタ測定テストでは、入力クロック信号ICLKのジッタ測定とPLL回路2で生成したクロック信号CLKのジッタ測定をそれぞれ行って後者から前者を差し引くことにより入力ジッタの影響を除きPLL回路2のみに起因するジッタ値を得ることができる。
【0117】
図27は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置206では、図1の半導体装置200の構成に加えて統計化回路151を搭載している。PLL回路2で生成したクロック信号CLKをジッタテスト回路1でジッタ測定し符号化ジッタ情報JINFを統計化回路151に取り込み、一定の期間のジッタの統計をとってクロック信号CLKのジッタ値の分布を測定することができる。
【0118】
図28は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置207には、それぞれ入力したデータ信号からリカバリクロックを生成する複数のクロックリカバリPLL回路161,162,163とクロックリカバリPLL回路161,162,163からの出力クロック信号CLKA、CLKB、CLKCのうちの一つを選択信号SELによりテスト対象のクロック信号として選択してジッタテスト回路1に供給し、またCLKA、CLKB、CLKCのうちの一つを選択信号SELにより選択クロック信号SCLKとして内部回路に供給するセレクタ164とを搭載している。クロック信号CLKA、CLKB、CLKCのジッタをジッタテスト回路1により測定し、最もジッタの少ないクロック信号を選択クロック信号SCLKとして内部回路に供給することができる。
【0119】
【発明の効果】
以上のように、本発明では良否判定又はジッタ測定を実行する前にジッタテスト回路をキャリブレーションモードに設定して比較クロック信号とウィンドウ信号との位置関係をジッタがない理想的な場合に比較用クロック信号DCLKの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウの中央にくるように可変遅延回路を構成する基本遅延単位の個数を調整してキャリブレーションし、その後にジッタテスト回路を良否判定モード又はジッタ測定モードに設定し、比較用クロック信号DCLKとウィンドウ信号WSとを比較して、比較用クロック信号DCLKの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウ内の位置にあるか又はウィンドウ外の位置にあるかにより測定するので、本発明のジッタテスト回路、このジッタテスト回路を搭載した半導体装置及び本発明のジッタテスト回路を用いたテスト方法を用いることにより、第2の従来例と同様に製造要因、環境条件に影響されずに正確にジッタ量を測定できるという効果がある。
【0120】
また、本発明のジッタテスト回路は、ディジタル回路により構成されるので、アナログ回路部分を有する第2の従来例よりも設計が容易であり、特別なノイズ対策を必要としないので小さい占有面積で実現できるという利点がある。
【図面の簡単な説明】
【図1】本発明のジッタテスト回路を搭載した半導体装置を模式的に示す図である。
【図2】本発明のジッタテスト回路の第1の実施の形態のブロック図である。
【図3】(a),(b),(c)はウィンドウ信号生成回路の回路図である。
【図4】比較回路の回路図である。
【図5】ジッタテスト回路の動作タイミング図である。
【図6】(a),(b),(c)はウィンドウ信号生成回路の回路図である。
【図7】比較回路の回路図である。
【図8】ジッタテスト回路の動作タイミング図である。
【図9】良否判定テストのフロー図である。
【図10】キャリブレーションフェーズの詳細なフロー図である。
【図11】(a),(b),(c)はキャリブレーションフェーズにおけるジッタテスト回路の動作を示すタイミング図である。
【図12】良否判定フェーズの詳細なフロー図である。
【図13】(a),(b)は良否判定フェーズにおけるジッタテスト回路の動作を示すタイミング図である。
【図14】可変遅延回路の構成例の回路図である。
【図15】本発明のジッタテスト回路の第2の実施の形態のブロック図である。
【図16】符号化回路の符号化の一例を示す図である。
【図17】ジッタ測定テストのフロー図である。
【図18】ジッタ測定フェーズの詳細なフロー図である。
【図19】(a),(b),(c)はジッタ測定フェーズにおけるジッタテスト回路の動作を示すタイミング図である。
【図20】本発明のジッタテスト回路の第3の実施の形態のブロック図である。
【図21】第3の実施の形態のジッタテスト回路の動作フロー図である。
【図22】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図23】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図24】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図25】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図26】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図27】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図28】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図29】第1の従来例のジッタテスト回路のブロック図である。
【図30】第2の従来例のジッタテスト回路のブロック図である。
【符号の説明】
1,1a,1b,1c ジッタテスト回路
2 PLL回路
11,11a,11b,11c,11d,11e,11f ウィンドウ信号生成回路
12 テスト制御回路
13,13a,13b 比較回路
16 符号化回路
17 同符号連続データ検出回路
200,201,202,203,204,205,206,207 半導体装置
CLK クロック信号
CMD コマンド
CSS 同符号連続データ検出信号
DCLK 比較用クロック信号
DINF 遅延制御情報
JDG 判定結果信号
JINF 符号化ジッタ情報
NG 良否判定信号
WS ウィンドウ信号
Claims (28)
- ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト回路において、
前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第1の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第2の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第3の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、
前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、
動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第2の時間が前記第1の時間にジッタがない場合の前記タイミング信号の1周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し前記第3の時間をジッタ規格値に設定し前記比較回路からの比較結果により良否を判定するテスト制御回路とを備えることを特徴とするジッタテスト回路。 - 前記テスト制御回路は、
キャリブレーションモードでは、前記第2の時間を前記タイミング信号の1周期に前記第1の時間と前記第3の時間とを加えた時間よりも大きい時間にして前記遅延制御情報を初期設定したのちに前記遅延制御情報を操作して前記第2の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第2の時間に対応する遅延制御情報を探索し、
良否判定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し、外部から入力されたコマンドに基づき遅延制御情報を生成してジッタ規格値に前記第3の時間を設定し、前記比較回路での複数回の比較結果を取り込み前記比較用タイミング信号の立ち上がり点及び立ち下がり点の前記ウィンドウからの逸脱を示す比較結果の発生数が所定数以上であるときに不良と判定することを特徴とする請求項1に記載のジッタテスト回路。 - ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト回路において、
前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第1の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第2の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第3の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、
前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、
動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第2の時間が前記第1の時間にジッタのない場合の前記タイミング信号の1周期を加えた時間と等しくなる遅延制御情報を探索し、ジッタ測定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し前記比較回路により前記第3の時間を変化させて複数回比較した結果に基づいてジッタ値を決定するテスト制御回路と、
前記テスト制御回路により決定されたジッタ値と前記遅延制御情報とから符号化されたジッタ情報を生成して出力する符号化回路とを備えることを特徴とするジッタテスト回路。 - 前記テスト制御回路は、
キャリブレーションモードでは、前記第2の時間を前記タイミング信号の1周期に前記第1の時間と前記第3の時間とを加えた時間よりも大きい初期時間にして前記遅延制御情報を設定したのちに前記遅延制御情報を操作して前記第2の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第2の時間に対応する遅延制御情報を探索し、
ジッタ測定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し、遅延制御情報により前記第3の時間を制御して前記ウィンドウの幅を変化させながら前記比較回路の比較結果と対応させて監視し良品から不良へと判定が変わる臨界値の第3の時間に対応する遅延制御情報からジッタ値を決定することを特徴とする請求項3に記載のジッタテスト回路。 - 前記第1の時間が0であり、前記所定の信号レベルがローレベルであることを特徴とする請求項1,2,3または4に記載のテスト制御回路。
- 前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第2の時間から前記第3の時間を引いた時間だけ遅延させて生成した第1の遅延タイミング信号を出力する第1の可変遅延回路と、
前記第1の遅延タイミング信号を入力し前記第3の時間の2倍の時間だけ遅延させて生成した第2の遅延信号を出力する 第2の可変遅延回路と、
前記第1の遅延タイミング信号と前記第2の遅延タイミング信号とを入力し排他的論理和をとり反転出力するゲート回路とを備え、
前記タイミング信号を前記比較用タイミング信号として出力し前記ゲート回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項5に記載のジッタテスト回路。 - 前記第1の時間と前記第3の時間とが等しく、前記所定の信号レベルがローレベルであることを特徴とする請求項1,2,3または4に記載のテスト制御回路。
- 前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第2の時間から前記第3の時間を引いた時間だけ遅延させて生成した第1の遅延タイミング信号を出力する第1の可変遅延回路と、
前記第1の遅延タイミング信号を入力し前記第3の時間の2倍の時間だけ遅延させて生成した第2の遅延信号を出力する第2の可変遅延回路と、
前記第1の遅延タイミング信号と前記第2の遅延タイミング信号とを入力し排他的論理和をとり反転出力するゲート回路と、
前記タイミング信号を入力し前記第3の時間と等しい第1の時間だけ遅延させる第3の可変遅延回路とを備え、
前記第3の可変遅延回路の出力を前記比較用タイミング信号として出力し前記ゲート回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項7に記載のジッタテスト回路。 - 前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第3の時間の2倍の時間だけ遅延させて生成した遅延タイミング信号を出力する第1の可変遅延回路と、
前記タイミング信号と前記遅延タイミング信号とを入力し排他的論理和をとり反転出力するゲート回路と、
前記ゲート回路の出力を入力し前記第2の時間から前記第3の時間を引いた時間だけ遅延させる第2の可変遅延回路と、
前記タイミング信号を入力し前記第3の時間と等しい第1の時間だけ遅延させる第3の可変遅延回路とを備え、
前記第3の可変遅延回路の出力を前記比較用タイミング信号として出力し前記第2の可変遅延回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項7に記載のジッタテスト回路。 - 前記比較回路は、
前記比較用タイミング信号の立ち上がりで前記ウィンドウ信号の信号レベルを取り込む第1のフリップフロップと、
前記比較用タイミング信号の立ち下がりで前記ウィンドウ信号の信号レベルをを取り込む第2のフリップフロップと、
前記第1のフリップフロップの出力と前記第2のフリップフロップの出力とを入力し論理和をとり不良判定信号を出力する論理和回路とを備えることを特徴とする請求項6,8または9に記載のジッタテスト回路。 - 前記第1の時間が0であり、前記所定の信号レベルがハイレベルであることを特徴とする請求項1,2,3または4に記載のテスト制御回路。
- 前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第2の時間から前記第3の時間を引いた時間だけ遅延させて生成した第1の遅延タイミング信号を出力する第1の可変遅延回路と、
前記第1の遅延タイミング信号を入力し前記第3の時間の2倍の時間だけ遅延させて生成した第2の遅延信号を出力する 第2の可変遅延回路と、
前記第1の遅延タイミング信号と前記第2の遅延タイミング信号とを入力し排他的論理和をとる排他的論理和回路とを備え、
前記タイミング信号をそのまま前記比較用タイミング信号として出力し前記排他的論理和回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項11に記載のジッタテスト回路。 - 前記第1の時間と前記第3の時間とが等しく、前記所定の信号レベルがハイレベルであることを特徴とする請求項1,2,3または4に記載のテスト制御回路。
- 前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第2の時間から前記第3の時間を引いた時間だけ遅延させて生成した第1の遅延タイミング信号を出力する第1の可変遅延回路と、
前記第1の遅延タイミング信号を入力し前記第3の時間の2倍の時間だけ遅延させて生成した第2の遅延信号を出力する第2の可変遅延回路と、
前記第1の遅延タイミング信号と前記第2の遅延タイミング信号とを入力し排他的論理和をとる排他的論理和回路と、
前記タイミング信号を入力し前記第3の時間と等しい第1の時間だけ遅延させる第3の可変遅延回路とを備え、
前記第3の可変遅延回路の出力を前記比較用タイミング信号として出力し前記排他的論理和回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項13に記載のジッタテスト回路。 - 前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第3の時間の2倍の時間だけ遅延させて生成した遅延タイミング信号を出力する第1の可変遅延回路と、
前記タイミング信号と前記遅延タイミング信号とを入力し排他的論理和をとる排他的論理和回路と、
前記排他的論理和回路の出力を入力し前記第2の時間から前記第3の時間を引いた時間だけ遅延させる第2の可変遅延回路と、
前記タイミング信号を入力し前記第3の時間と等しい第1の時間だけ遅延させる第3の可変遅延回路とを備え、
前記第3の可変遅延回路の出力を前記比較用タイミング信号として出力し前記第2の可変遅延回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項13に記載のジッタテスト回路。 - 前記比較回路は、
前記比較用タイミング信号の立ち上がりで前記ウィンドウ信号の信号レベルをを取り込む第1のフリップフロップと、
前記比較用タイミング信号の立ち下がりで前記ウィンドウ信号の信号レベルを取り込む第2のフリップフロップと、
前記第1のフリップフロップの出力と前記第2のフリップフロップの出力とを入力し論理積をとり反転して不良判定信号を出力する否定論理積回路とを備えることを特徴とする請求項12,14または15に記載のジッタテスト回路。 - データ信号を入力してデータ信号に同期したタイミング信号を抽出して再生するクロックリカバリPLL回路から出力される前記タイミング信号を対象としてジッタを検出するジッタテスト回路において、
前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第1の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第2の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第3の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、
前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、
前記データ信号において同符号のデータが所定のデータ数以上連続したことを検出したときに同符号連続データ検出信号を出力する同符号連続データ検出回路と、
動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第2の時間が前記第1の時間にジッタがない場合の前記タイミング信号の1周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し前記第3の時間をジッタ規格値に設定し前記比較回路からの比較結果により良否を判定するテスト制御回路とを備えることを特徴とするジッタテスト回路。 - 前記テスト制御回路は、
キャリブレーションモードでは、前記第2の時間を前記タイミング信号の1周期に前記第1の時間と前記第3の時間とを加えた時間よりも大きい初期時間にして前記遅延制御情報を設定したのちに前記遅延制御情報を操作して前記第2の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第2の時間に対応する遅延制御情報を探索し、
良否判定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第2の時間を設定し、外部から入力されたコマンドに基づき遅延制御情報を生成してジッタ規格値に前記第3の時間を設定し、前記比較回路での複数回の比較結果を取り込み前記比較用タイミング信号の立ち上がり点及び立ち下がり点の前記ウィンドウからの逸脱を示す比較結果の発生数が所定数以上であるときに不良と判定することを特徴とする請求項17に記載のジッタテスト回路。 - 請求項1から16に記載のジッタテスト回路のうち何れかひとつのジッタテスト回路を搭載したことを特徴とする半導体装置。
- 外部から入力する基準タイミング信号を分周してタイミング信号を生成する分周回路と、
請求項1から16に記載のジッタテスト回路のうち何れかひとつのジッタテスト回路とを搭載し、
前記タイミング信号がテスト対象信号として前記ジッタテスト回路に供給されることを特徴とする半導体装置。 - 外部から入力する基準タイミング信号と位相同期したタイミング信号を生成するPLL回路と、
請求項1から16に記載のジッタテスト回路のうち何れかひとつのジッタテスト回路とを搭載し、
前記タイミング信号がテスト対象信号として前記ジッタテスト回路に供給されてなることを特徴とする半導体装置。 - 前記PLL回路が基準タイミング信号の逓倍の周波数の位相同期したタイミング信号を生成する逓倍PLL回路であることを特徴とする請求項21に記載の半導体装置。
- 外部からデータ信号を入力してデータ信号に同期したタイミング信号を抽出して再生するクロックリカバリPLL回路と、
請求項17または18に記載のジッタテスト回路とを搭載し、
前記タイミング信号がテスト対象信号として前記ジッタテスト回路に供給されてなることを特徴とする半導体装置。 - ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト方法において、
ジッタ測定対象のタイミング信号を遅延させて生成した比較用タイミング信号の立ち上がり点及び立ち下がり点がジッタがない場合にはそれぞれに対応して設けられた所定の幅のウィンドウの中央に位置するように遅延回路の基本遅延単位の個数を調整して前記ウィンドウの位置を決めるキャリブレーションフェーズと、
前記キャリブレーションフェーズで調整された位置に設けられたウィンドウと前記比較用タイミング信号の立ち上がり点および立ち下がり点とを複数回比較し立ち上がり点または立ち下がり点の少なくとも一方が前記所定の幅のウィンドウの外であると判定された回数が所定の回数以上である場合に不良と判定する良否判定フェーズとを備えることを特徴とするジッタテスト方法。 - ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト方法において、
ジッタ測定対象のタイミング信号を遅延させて生成した比較用タイミング信号の立ち上がり点及び立ち下がり点がジッタがない場合にはそれぞれに対応して設けられた所定の幅のウィンドウの中央に位置するように遅延回路の基本遅延単位の個数を調整して前記ウィンドウの位置を決めるキャリブレーションフェーズと、
前記比較用タイミング信号の立ち上がり点および立ち下がり点と前記キャリブレーションフェーズで調整されたウィンドウとを前記ウィンドウの中央に対する両側の幅を変化させることによりウィンドウの幅を変化させながら複数回比較し不良と判定される臨界のウィンドウ幅を検出してジッタ値を決定し符号化して出力するジッタ測定フェーズとを備えることを特徴とするジッタテスト方法。 - 前記キャリブレーションフェーズは、
ジッタ測定対象のタイミング信号を第1の時間遅延させて比較用タイミング信号を生成し、前記タイミング信号を前記タイミング信号の1周期に前記第1の時間と第3の時間とを加えた時間よりも大きい値に設定された第2の時間だけ遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに前記第3の時間の幅をもつウィンドウを設ける第1のステップと、
前記比較用タイミング信号の立ち上がり点が前記ウィンドウ内にあるか否か及び立ち下がり点がウィンドウ内にあるか否かを比較判定する第2のステップと、前記第2のステップで前記比較用タイミング信号の立ち上がり点及び立ち下がり点のいずれも前記ウィンドウ内にないと判定された場合に前記第2の時間を1基本遅延単位分小さくして前記第2のステップに戻る第3のステップと、
前記第2のステップで前記比較用タイミング信号の立ち上がり点又は立ち下がり点のいずれかが前記ウィンドウ内にあると判定された場合にそのときの前記第2の時間に対応する基本遅延単位の個数を最大基本遅延単位数として記憶する第4のステップと、
前記第2の時間を1基本遅延単位分小さくする第5のステップと、
前記比較用タイミング信号の立ち上がり点が前記ウィンドウ外にあるか否か及び立ち下がり点がウィンドウ外にあるか否かを比較判定する第6のステップと、前記第6のステップで前記比較用タイミング信号の立ち上がり点及び立ち下がり点のいずれも前記ウィンドウ内にあると判定された場合に前記第2の時間を1基本遅延単位分小さくして前記第6のステップに戻る第7のステップと、
前記第6のステップで前記比較用タイミング信号の立ち上がり点又は立ち下がり点のいずれかが前記ウィンドウ外にあると判定された場合にそのときの遅延値に対応する基本遅延単位の個数を最小基本遅延単位数として記憶する第8のステップと、
前記最大基本遅延単位数と前記最小基本遅延単位数とを加算して2で割ることにより前記タイミング信号の1周期に前記第1の時間を加えた時間であるキャリブレーション済みの第2の時間に相当する基本遅延単位の個数を算出する第9のステップとを備える請求項24または25に記載のジッタテスト方法。 - 前記第2のステップにおいて、前記比較用タイミング信号の立ち上がり点及び立ち下がり点がウィンドウ内にあるか否かの判定が複数回の比較の結果でウィンドウ内にあると判定された回数が所定の回数以上であるときにウィンドウ内にあるとの判定を有効とし、
前記第6のステップにおいて、前記比較用タイミング信号の立ち上がり点及び立ち下がり点がウィンドウ内にあるか否かの判定が、複数回の比較の結果でウィンドウ外にあると判定された回数が所定の回数以上であるときにウィンドウ外にあるとの判定を有効とすることを特徴とする請求項26に記載のジッタテスト方法。 - 前記ジッタ測定フェーズは、
ジッタ測定対象のタイミング信号から外部から入力したコマンドに指定された基本遅延単位の個数により決まる第1の時間だけ遅延させて前記比較用タイミング信号を生成し、前記タイミング信号の立ち上がり点又は立ち下がり点から対応するウィンドウの中央までの第2の時間を前記キャリブレーションフェーズで算出された基本遅延単位の個数により決まる時間に前記第1の時間を加えた時間に設定し、前記ウィンドウの中央から両側に広がるウィンドウ幅の片側幅を決める第3の時間を前記第1の時間と等しい時間に設定し、測定回数を設定する第1のステップと、
前記比較用タイミング信号の立ち上がり点が前記ウィンドウ内にあるか否か及び立ち下がり点が前記ウィンドウ内にあるか否かを比較判定する第2のステップと、
前記第2のステップで比較用タイミング信号の立ち上がり点及び立ち下がり点がウィンドウ内にあると判定された場合でウィンドウ内にあると判定された回数が第1の所定の回数に達した場合には前記第3の時間を1基本遅延単位分小さくして前記第2のステップに戻る第3のステップと、
前記第2のステップで比較用タイミング信号の立ち上がり点又は立ち下がり点のいずれかがウィンドウ内にないと判定された場合でウィンドウ内にないと判定された回数が第2の所定の回数に達した場合には前記第3の時間に対応する基本遅延単位の個数をジッタ値に対応する基本遅延単位数として記憶する第4のステップと、
前記第2のステップから前記第4のステップまでを前記測定回数だけ実行したか否かを判定する第5のステップと、
前記第5のステップで前記測定回数だけ実行したと判定されたときに測定回数分の記憶されたジッタ値に対応する基本遅延単位数を読み出して平均化されたジッタ値に対応する基本遅延単位数を算出する第6のステップと、
前記平均化されたジッタ値に対応する基本遅延単位数を符号化して出力する第7のステップとを備えることを特徴とする請求項25に記載のジッタテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002243473A JP4040393B2 (ja) | 2002-08-23 | 2002-08-23 | ジッタテスト回路、ジッタテスト回路を搭載した半導体装置およびジッタテスト方法 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JP2004085236A true JP2004085236A (ja) | 2004-03-18 |
JP4040393B2 JP4040393B2 (ja) | 2008-01-30 |
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Country Status (1)
Country | Link |
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JP (1) | JP4040393B2 (ja) |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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