JP2004082651A - Light emitting element array chip and its manufacturing method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、発光素子アレイチップおよびその製造方法、特に、1チップ内で発光素子の発光光量のばらつきを低減した発光素子アレイチップおよびその製造方法を提供することにある。
【0002】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ICと組み合わせて光プリンタヘッド等の書込み用光源として利用されている。本出願人は発光素子アレイの構成要素としてpnpn構造を持つ発光サイリスタに注目し、発光素子の自己走査が実現できることを既に特許出願(特開平1−238962号公報、特開平2−14584号公報、特開平2−92650号公報、特開平2−92651号公報)し、光プリンタヘッド用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ(Self−scanning type Light−Emitting Device:SLED)を作製できること等を示した。
【0003】
さらに本出願人は、転送素子アレイをシフト部として、発光部である発光素子アレイと分離した構造の自己走査型発光素子アレイを提案している(特開平2−263668号)。
【0004】
図1に、この自己走査型発光素子アレイの等価回路図を示す。この自己走査型発光素子アレイは、転送素子T1 ,T2 ,T3 ,…、書込み用発光素子L1 ,L2 ,L3 ,…からなる。シフト部の構成は、ダイオード接続を用いている。VGKは電源(通常5V)であり、電源ライン6から各負荷抵抗RL を経て各転送素子のゲート電極G1 ,G2 ,G3 ,…に接続されている。また、転送素子のゲート電極G1 ,G2 ,G3 ,…は、書込み用発光素子のゲート電極にも接続される。転送素子T1 のゲート電極にはスタートパルスφS が加えられ、転送素子のアノード電極には、交互に転送用クロックパルスφ1,φ2が加えられる。これらクロックパルスは、クロックパルスライン2,4(φ1ライン2,φ2ライン4)を経て供給される。書込み用発光素子のアノード電極には、信号ライン(φI ライン)8を経て、書込み信号φI が加えられている。
【0005】
動作を簡単に説明する。まず転送用クロックパルスφ1の電圧がハイレベルで転送素子T2 がオン状態であるとする。このとき、ゲート電極G2 の電位はVGKの5Vからほぼ0Vにまで低下する。この電位降下の影響はダイオードD2 によってゲート電極G3 に伝えられ、その電位を約1Vに(ダイオードD2 の順方向立上り電圧(拡散電位に等しい))に設定する。しかし、ダイオードD1 は逆バイアス状態であるためゲート電極G1 への電位の接続は行われず、ゲート電極G1 の電位は5Vのままとなる。発光サイリスタのオン電位は、ゲート電極電位+pn接合の拡散電位(約1V)で近似されるから、次の転送用クロックパルスφ2のHレベル電圧は約2V(転送素子T3 をオンさせるために必要な電圧)以上でありかつ約4V(転送素子T5 をオンさせるために必要な電圧)以下に設定しておけば転送素子T3 のみがオンし、これ以外の転送素子はオフのままにすることができる。従って2本の転送用クロックパルスでオン状態が転送されることになる。
【0006】
スタートパルスφS は、このような転送動作を開始させるためのパルスであり、スタートパルスφS をLレベル(約0V)にすると同時に転送用クロックパルスφ2をHレベル(約2〜約4V)とし、転送素子T1 をオンさせる。その後すぐ、スタートパルスφS はHレベルに戻される。
【0007】
いま、転送素子T2 がオン状態にあるとすると、ゲート電極G2 の電位は、VGK(ここでは5ボルトと想定する)より低下し、ほぼ0Vとなる。したがって、書込み信号φI の電圧が、pn接合の拡散電位(約1V)以上であれば、発光素子L2 を発光状態とすることができる。
【0008】
これに対し、ゲート電極G1 は約5Vであり、ゲート電極G3 は約1Vとなる。したがって、発光素子L1 の書込み電圧は約6V、発光素子L3 の書込み電圧は約2Vとなる。これから、発光素子L2 のみに書き込める書込み信号φI の電圧は、1〜2Vの範囲となる。発光素子L2 がオン、すなわち発光状態に入ると、発光強度は書込み信号φI に流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、書込み信号φI ラインの電圧を一度0Vまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【0009】
このような自己走査型発光素子アレイ(SLED)は、例えば600dpi/128発光素子のSLEDチップを、複数個並べることによって作製される。このようなSLEDチップは、ウェハ上に作製され、ダイシングすることにより得られる。
【0010】
図2は、SLEDチップ100の発光素子,転送素子,配線,ボンディングパッドを示す部分平面図である。なお、図2は図面を簡単にするため簡略化して示してある。SLEDチップ100には、n形半導体基板上に積層されたpnpn構造の島10が多数個一列に配列されている。1個の島には、1個の発光素子Lと1個の転送素子Tとが形成されている。各発光素子の最上層のp形半導体層上には、アノード電極が設けられている。アノード電極の周辺部は、発光領域を形成している。アノード電極には、信号ライン(φI ライン)8から書込み信号φI が供給される。アノード電極は、発光素子の発光領域のほぼ中央にあるので、デバイスのデザイン上、φI ライン8から直角方向に接続部20が発光領域上を延び、この接続部がアノード電極に接続される。本実施例では、接続部20は、図2からわかるように、信号ライン8から延びる三角形状部分と、この三角形状部分の頂点から延びる矩形状部分とからなる。
【0011】
また、奇数番の転送素子T1 ,T3 ,…のアノード電極には、φ2ライン4からクロックパルスφ2が、偶数番の転送素子T2 ,T4 ,…のアノード電極には、φ1ライン2からクロックパルスφ1が供給される。なお、図中12,14,16,18は、各ラインのボンディングパッドを示している。
【0012】
【発明が解決しようとする課題】
以上のような構成のSLEDチップには、次のような問題点があった。すなわち、SLEDチップ内の両端の発光素子(128発光素子の場合、発光素子L1 とL128 )の発光光量が他の発光素子の発光光量に比べて減少する。これが原因で、チップ内の発光光量のばらつき特性を劣化させていた。図3は、全ての発光素子が同一構造の従来型SLEDチップの128発光素子の発光特性を示している。横軸は発光素子番号(1〜128)を、縦軸は各発光素子の発光光量の変動を示す。別ロットの5ウェハからそれぞれ10チップを取り出し、測定して平均したデータである。この発光特性から、両端の発光素子L1 ,L128 の発光光量が低下していることがわかる。
【0013】
このように、両端の発光素子の発光光量が減少する原因は、発光領域を一部遮蔽することになる、信号用配線(φI ライン)8から延びる接続部20の寸法が、ウェットエッチング工程の際、両端の発光素子で大きく形成されるためである。
【0014】
SLEDチップの配線(ボンディングパッド12,14,16,18,ライン2,4,6,8,接続部20を含む)は、材質がアルミニウムを母材としており、アルミニウムを成膜後にフォトリソグラフィ工程およびウェットエッチング工程によって、配線パターンを形成している。両端の発光素子は、パターンの連続性が途切れる部分であり、発光素子周囲の配線材料のエッチング量や、エッチング中に発生する反応ガスの量的状況が変化する部分である。
【0015】
両端以外の発光素子には、必ずその両側に別の発光素子が存在するが、両端に位置する発光素子は、その片側の領域(図2に点線で囲った領域22で示す)には発光素子は存在しない。これは、両端の発光素子近傍では、その片側の領域22には接続部20を形成する必要がなく、片側領域22ではエッチングすべき配線材料の量が相対的に多くなることを意味する。エッチングすべき配線材料の量が相対的に多いことは、被エッチング物の周囲のエッチング液の能力は相対的に低くなる。従って、両端の発光素子の接続部の寸法は、エッチングが抑制される結果、他の発光素子の接続部の寸法よりも大きくなり、他の発光素子に比べて発光領域を多く遮蔽するので発光光量が低くなることになる。
【0016】
また、エッチング液として燐酸系の薬液を使用すると、配線母材であるアルミニウムをエッチングする際に水素ガスが発生する。この水素ガスは、エッチング液の被エッチング材料であるアルミニウムへの供給を阻害するものである。上記のように両端の発光素子の片側の領域22では、エッチングすべき配線材料の量が相対的に多いため、これに伴い発生する水素ガスも多く、エッチングを阻害する効果が大きくなる。従って、両端の発光素子の接続部寸法はそれ以外の部分の発光素子の接続部寸法よりも大きくなり、発光領域からの光の光量が低くなる。
【0017】
更に、両端の発光素子は、デバイス回路上から見ても連続性が途切れる部分である。一般に、ウェットエッチングでは、エッチング液と被エッチング物との組成の違いから電気化学的作用を受けて、部分的なエッチング速度の違いとして影響が現れる。SLEDチップも例外ではなく、両端の発光素子から見た回路構成は、それ以外の発光素子から見た回路構成と異なる。デバイスは、半導体層,絶縁層,配線層など、多種材料から構成されており、ウェットエッチング液中において両端の発光素子のエッチング速度を変動させる電気化学作用が発生していると考えられる。エッチング速度を促進させる場合もあれば、抑制する場合もある。いずれの場合も、両端の発光素子の接続部寸法を、それ以外の部分の発光素子の接続部寸法と異ならせることにつながり、アレイ内での発光光量ばらつきを大きくする原因となるものである。
【0018】
上記のようにチップ両端の発光素子では、パターン形成時において配線寸法を大きくする作用と小さくする作用が混在しており、両端以外の発光素子の接続部と同一の寸法を形成して発光光量のばらつき特性の良好なチップを作製することが困難であった。
【0019】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、発光素子チップ内の両端の発光素子を含めた全ての発光素子で、発光領域を一部遮蔽することになる信号用の接続部寸法を同一に形成する技術を提供することにより、チップ内発光光量のばらつきを低減することにある。
【0020】
【課題を解決するための手段】
本発明は、直線状に配列された複数の発光素子と、少なくとも1本の信号ラインと、各発光素子の発光領域内に設けられた電極へ、前記信号ラインから発光のための信号を供給する接続部とを備える発光素子アレイチップの製造方法であって、前記直線状に配列された複数の発光素子を作製する際に、両端の発光素子の外側領域に、少なくとも1個のダミー発光素子をそれぞれ同時に作製する工程と、前記信号ラインと、前記複数の発光素子およびダミー発光素子の各電極への接続部とを、リソグラフィおよびウェットエッチングによって作製する工程とを含む。
【0021】
この製造方法においては、前記ダミー発光素子の電極への各接続部の形状は、前記複数の発光素子の電極への複数の接続部の繰り返し連続性を保持するような形状とする。
【0022】
このようなダミー発光素子を設ける構造にすると、発光素子として実際に使用する両端発光素子は、パターンの連続性が途切れずにパターニング形成できるようになるため、発光素子と使用する全ての発光素子での接続部形状を均一に揃えることができる。
【0023】
また、本発明は、このような製造方法によって製造された発光素子アレイチップであって、直線状に配列され、実際に使用される複数の発光素子と、前記複数の発光素子のうちの両端の発光素子の外側領域にそれぞれ設けられた少なくとも1個のダミー発光素子と、前記複数の発光素子およびダミー発光素子の各発光素子の発光領域内に設けられた各電極へ、前記信号ラインから発光のための信号を供給する接続部とを備える。
【0024】
【発明の実施の形態】
【第1の実施例】
図4は、本発明の第1の実施例である128発光素子SLEDチップ200の部分平面図である。このSLEDチップでは、発光素子として使用する両端発光素子L1 ,L128 の更に外側領域に、通常は使用しない発光素子(ダミー発光素子)を配置する構造とした。
【0025】
図4は、SLEDチップ200の片側部分のみを示しており、発光素子L1 の外側領域に設けられたダミー発光素子をLD で示している。ダミー発光素子LD の構造は、他の発光素子L1 〜L128 と同一構造とした。その他の構造は、図2のSLEDチップ100と同じであり、同一の要素には、同一の参照番号を付して示している。
【0026】
従来のSLEDチップは、図2に示したように、チップの両端部にボンディングパッドが設けられているので、ボンディングパッドの周囲にはスペースが空いており、このスペースにダミー発光素子LD を設けることができる。したがって、ダミー発光素子を設けても、チップ寸法は増大しない。
【0027】
本実施例のSLEDチップ200の作製は、図2に示した従来のSLEDチップ100と同じであり、配線パターン(ボンディングパッド,ライン,接続部を含む)の形成は、アルミニウムを全面に付着し、フォトリソグラフィおよびエッチングにより行う。フォトリソグラフィ工程およびエッチング工程は、従来のSLEDチップを作製する場合と同一の条件とし、フォトリソグラフィ工程で用いるフォトマスクのみを変えた。ダミー発光素子LD のアノード電極への接続部の形状は、使用される発光素子L1 〜L128 のアノード電極への接続部の形状と同一とした。
【0028】
図5は、ダミー発光素子を設けて作製したSLEDチップ200の発光特性を示している。別ロットの5ウェハからそれぞれ10チップを取り出し、測定して平均したデータである。図3のデータでは両端の発光素子L1 ,L128 の光量が低下しているのに対して、図5のデータではダミー発光素子を除いた両端の発光素子の光量の低下が見られず、ダミー発光素子配置の効果を確認できた。
【0029】
本実施例のように、両端発光素子の外側領域に、実際には使用しない発光素子(ダミー発光素子)を形成する構造にすると、発光素子として実際に使用する両端発光素子のアノード電極への接続部は、パターンの連続性が途切れずにパターニング形成できるようになるため、使用するすべての発光素子での接続部の寸法を均一に揃えることができる。このように全発光素子において、発光領域を一部遮蔽する接続部の寸法を均一にすることができ、発光領域の発光面積を均一に揃えることができるため、発光光量のばらつきのない良好なSLEDチップを作製できた。
【0030】
本実施例のSLEDチップを用いて、光プリンタヘッドの光源を作製するには、本実施例によるSLEDチップを千鳥配置で配列して、隣接するLEDチップ間で発光素子の配列ピッチが揃うようにすればよい。
【0031】
【第2実施例】
第1の実施例では、1本の信号ラインから、すべての発光素子のアノード電極へ各接続部20が延びているが、2本の信号ラインを平行に設け、奇数番目の発光素子のアノード電極と、偶数番目の発光素子のアノード電極へは、別々の信号ラインから接続部を延ばすようにしてもよい。
【0032】
このような場合のSLEDチップの両端部にダミー発光素子を設けた例を、図6に示す。2本の信号ラインを、81,82で示す。2本の信号ライン81,82からは、発光素子L1 〜L128 のアノード電極に向けて、接続部20が交互に延びている。
【0033】
このように、発光素子のアノード電極への接続部20が、繰り返し連続して配列されているので、この繰り返し連続性を保持するように、ダミー発光素子への接続部を形成するとよい。
【0034】
128個の発光素子を有するSLEDチップを形成する場合、第1番目の発光素子L1 の外側領域に形成するダミー発光素子LD のアノード電極には、偶数番目の発光素子が接続される信号ライン82から接続部を延ばし、第128番目の発光素子L128 の外側領域に形成するダミー発光素子LD のアノード電極には、奇数番目の発光素子が接続される信号ライン81から接続部を延ばす。
【0035】
このように、ダミー発光素子のアノード電極への接続部、および使用される発光素子のアノード電極への接続部が繰り返し連続性を保ってダミー発光素子への接続部が形成されるように、アルミニウムを全面に付着した後、フォトリソグラフィ工程およびウェットエッチング工程を行う。その結果、両端の発光素子L1 ,L128 のアノード電極への接続部の寸法は大きくならない。したがって、発光領域の発光面積を均一に揃えることができるため、発光光量のばらつきのない良好なSLEDチップを作製できた。
【0036】
【第3の実施例】
第2の実施例では、接続部20の形状がすべて同じであった。次に、信号ライン81から延びる接続部の形状と、信号ライン82から延びる接続部の形状とが異なる場合の例を説明する。この場合においても、第2の実施例と同様に、接続部の繰り返し連続性を保持するようにダミー発光素子のアノード電極への接続部を形成するとよい。
【0037】
図7は、このようにした第3の実施例のSLEDチップを示す。信号ライン81から延びる接続部20aは矩形状であり、信号ライン82から延びる接続部20bは図4,図6で示したものと同じ形状であるとする。したがって、接続部は、20a,20bが繰り返し連続している。このような場合、発光素子L1 の外側の領域に形成されるダミー発光素子LD への接続部は、信号ライン82から延びる接続部と同じ形状のものとする。また、発光素子L128 の外側の領域に形成されるダミー発光素子LD への接続部は、信号ライン81から延びる接続部と同じ形状のものとする。
【0038】
このように、ダミー発光素子への接続部および使用される発光素子への接続部が繰り返し連続性を保ってダミー発光素子への接続部が形成されるように、アルミニウムを全面に付着した後、フォトリソグラフィ工程およびウェットエッチング工程を行う。その結果、両端の発光素子L1 ,L128 のアノード電極への接続部の寸法は大きくならない。したがって、発光領域の発光面積を均一に揃えることができるため、発光光量のばらつきのない良好なSLEDチップを作製できた。
【0039】
【第4の実施例】
第3の実施例では、各信号ライン81,82から延びる接続部の形状が異なっていたが、図8に示すように、さらに信号ライン82から延びる接続部の形状が異なっている例について説明する。
【0040】
図8では、信号ライン82からは矩形状の接続部20aと、図2,図6と同じ接続部20bとが2個続いて延び、信号ライン81からは図2,図6と同じ接続部20cが延びている。したがって、接続部20a,20b,20cが繰り返し連続している。このような場合、発光素子L1 の外側の領域に形成されるダミー発光素子LD のアノード電極への接続部は、信号ライン81から延びる接続部20cと同一形状のものとする。また、発光素子L128 の外側の領域に形成されるダミー発光素子LD のアノード電極への接続部は、信号ライン81から延びる接続部20cと同一形状のものとする。
【0041】
このように、ダミー発光素子のアノード電極への接続部および使用される発光素子のアノード電極への接続部が繰り返し連続性を保ってダミー発光素子への接続部が形成されるように、アルミニウムを全面に付着した後、フォトリソグラフィ工程およびウェットエッチング工程を行う。その結果、両端の発光素子L1 ,L128 のアノード電極への接続部の寸法は大きくならない。したがって、発光領域の発光面積を均一に揃えることができるため、発光光量のばらつきのない良好なSLEDチップを作製できた。
【0042】
以上の第1〜第4の実施例では、発光素子として、n型半導体基板上に、pnpn構造が形成された3端子発光サイリスタを用いた側を説明したが、p型半導体基板上に、npnp構造が形成された3端子発光サイリスタを用いてもよい。この場合、発光領域に形成される電極は、カソード電極となる。
【0043】
以上、4つの実施例について示したが、本発明は、これら実施例に限られるものではなく種々の変形,変更が可能である。
【0044】
例えば、ダミー発光素子は両端に1個ずつ形成した場合を説明したが、両端にそれぞれ1個以上設けてもよい。
【0045】
また、ダミー発光素子の代わりにダミー接続部だけとしても、チップ内での接続部形状を揃える効果がある。
【0046】
また、SLEDのみならず、一般的な発光デバイス(例えばLEDアレイ)のパターニングについても適用できる。また、配線材料もアルミニウムに限らず、エッチングで配線を形成する場合の材料、例えば金,銅にも適用できる。
【0047】
また、本発明は、接続部に限らず、発光領域上に形成されて、発光を遮光することになる電極の形成にも適用できる。
【0048】
【第5の実施例】
次に、以上に説明したSLEDチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【0049】
図9は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板30上に複数個のSLEDチップ32を千鳥配置で配列して構成された自己走査型発光素子アレイ34と、複数個の正立等倍レンズ(ロッドレンズ)36を配列して構成された正立等倍レンズアレイ38とを備えている。
【0050】
発光素子アレイ34から出た光は、レンズアレイ38により集光されて、感光ドラム(図示せず)上に照射される。
【0051】
図10は、このような光プリンタヘッド40を備える光プリンタの構成を示す。円筒形の感光ドラム42の表面に、アモルファスSi等の光導電性を持つ材料(感光体)が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器44で一様に帯電させる。そして、光プリンタヘッド40で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器48で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器50でカセット52中から送られてきた用紙54上に、トナーを転写する。用紙は、定着器46にて熱等を加えられ定着され、スタッカ58に送られる。一方、転写の終了したドラムは、消去ランプ60で帯電が全面にわたって中和され、清掃器62で残ったトナーが除去される。
【0052】
【発明の効果】
本発明によれば、両端の発光素子の外側領域に、通常は使用しない発光素子(ダミー発光素子)を形成する構造とした。このようなダミー発光素子を設ける構造にすると、発光素子として実際に使用する両端発光素子は、パターンの連続性が途切れずにパターニング形成できるようになるため、発光素子として使用する全ての発光素子での接続部寸法を均一に揃えることができる。
【0053】
したがって、発光領域の発光面積を均一に揃えることができるため、発光光量のばらつきのない良好な発光素子アレイチップを作製できた。
【図面の簡単な説明】
【図1】自己走査型発光素子アレイ(SLED)の等価回路図を示す図である。
【図2】SLEDチップの発光素子,転送素子,配線,ボンディングパッドを示す部分平面図である。
【図3】従来型SLEDチップの128発光素子の発光特性を示すグラフである。
【図4】本発明の第1の実施例である128発光素子SLEDチップの部分平面図である。
【図5】ダミー発光素子を設けて作製したSLEDチップの発光特性を示すグラフである。
【図6】本発明の第2の実施例である128発光素子SLEDチップの部分平面図である。
【図7】本発明の第3の実施例である128発光素子SLEDチップの部分平面図である。
【図8】本発明の第4の実施例である128発光素子SLEDチップの部分平面図である。
【図9】本発明のSLEDチップを用いた光プリンタヘッドの構成を示す図である。
【図10】図9の光プリンタヘッドを用いた光プリンタの構成を示す図である。
【符号の説明】
2 φ1ライン
4 φ2ライン
6 電源ライン
8 φI ライン
12,14,16,18 ボンディングパッド
20 接続部
30 実装基板
32,100,200 SLEDチップ
34 自己走査型発光素子アレイ
36 正立等倍レンズ
38 正立等倍レンズアレイ
40 光プリンタヘッド
42 感光ドラム
44 帯電器
46 定着器
48 現像器
50 転写器
52 カセット
54 用紙
58 スタッカ
60 消去ランプ
62 清掃器[0001]
TECHNICAL FIELD OF THE INVENTION
An object of the present invention is to provide a light-emitting element array chip and a method of manufacturing the same, and more particularly, to provide a light-emitting element array chip in which variation in the amount of light emitted from a light-emitting element within one chip is reduced, and a method of manufacturing the same.
[0002]
[Prior art]
A light-emitting element array in which a large number of light-emitting elements are integrated on the same substrate is used as a light source for writing such as an optical printer head in combination with a driving IC. The present applicant has focused on a light-emitting thyristor having a pnpn structure as a component of a light-emitting element array, and has already applied for patents (Japanese Patent Application Laid-Open Nos. 1-238962 and 2-158484) to realize self-scanning of a light-emitting element. Japanese Patent Application Laid-Open Nos. 2-92650 and 2-92651), the light source for the optical printer head can be easily mounted, the pitch of the light emitting elements can be reduced, and a compact self-scanning light emitting element array (Self-scanning). It has been shown that a type light-emitting device (SLED) can be manufactured.
[0003]
Further, the present applicant has proposed a self-scanning light emitting element array having a structure in which a transfer element array is used as a shift section and is separated from a light emitting element array as a light emitting section (Japanese Patent Laid-Open No. Hei 2-263668).
[0004]
FIG. 1 shows an equivalent circuit diagram of the self-scanning light emitting element array. This self-scanning light emitting element array includes transfer elements T 1 , T 2 , T 3 ,..., And writing light emitting elements L 1 , L 2 , L 3 ,. The configuration of the shift unit uses diode connection. V GK is a power supply (normally 5 V), and is connected from the
[0005]
The operation will be briefly described. First voltage of the transfer clock pulses φ1 to the transfer element T 2 at the high level is on. At this time, the potential of the gate electrode G 2 is lowered to approximately 0V from 5V to V GK. The effect of this potential drop is transmitted by the diode D 2 to the gate electrode G 3, it is set to the potential of about 1V (forward threshold voltage of the diode D 2 (equal to the diffusion potential)). However, the connection of the potential of the gate electrode G 1 for the diode D 1 is reverse biased state is not performed, the potential of the gate electrode G 1 remains at 5V. ON potential of the light-emitting thyristor, since is approximated by a diffusion potential of the gate electrode potential + pn junction (approximately 1V), H-level voltage of the next transfer clock pulse φ2 it is necessary to turn on about 2V (transfer element T 3 voltage) or more and and about 4V (only the transfer element T 3 by setting the voltage) or less necessary to turn on the transfer element T 5 is turned on such, other transfer devices are to remain off be able to. Therefore, the ON state is transferred by two transfer clock pulses.
[0006]
Start pulse phi S is a pulse for starting such a transfer operation, and the start pulse phi S L level (about 0V) to simultaneously transfer clock pulse .phi.2 H level (about 2 to about 4V) , to turn on the transfer element T 1. Shortly thereafter, a start pulse φ S is returned to the H level.
[0007]
Assuming that the transfer element T 2 is in the on state, the potential of the gate electrode G 2 is, lower than V GK (here assume that 5 volts), becomes substantially 0V. Accordingly, the voltage of the write signal phi I is, if the diffusion potential (about 1V) or more pn junctions, can be a light-emitting element L 2 and the light-emitting state.
[0008]
In contrast, the gate electrode wherein G 1 is about 5V, the gate electrode G 3 are approximately 1V. Accordingly, the write voltage of the light-emitting element L 1 is about 6V, the write voltage of the light-emitting element L 3 is about 2V. Now, the voltage of the write signal phi I can write only in the light-emitting element L 2 is in the range of 1 to 2 V. When the light-emitting element L 2 is turned on, i.e., enters the emission state, the light emission intensity is decided to the amount of current flowing to the write signal phi I, it is possible to image writing at any intensity. Further, in order to transfer the light-emitting state to the next light emitting element is dropped to 0V the voltage of the write signal phi I line once, it is necessary to once turn off the light-emitting element that emits light.
[0009]
Such a self-scanning light emitting element array (SLED) is manufactured by arranging a plurality of SLED chips of, for example, 600 dpi / 128 light emitting elements. Such an SLED chip is manufactured on a wafer and obtained by dicing.
[0010]
FIG. 2 is a partial plan view showing the light emitting element, the transfer element, the wiring, and the bonding pad of the
[0011]
The clock pulse φ2 from the φ2 line 4 is applied to the anode electrodes of the odd-numbered transfer elements T 1 , T 3 ,..., And the
[0012]
[Problems to be solved by the invention]
The SLED chip configured as described above has the following problems. That is, the amount of light emitted from the light emitting elements at both ends in the SLED chip (in the case of 128 light emitting elements, the light emitting elements L 1 and L 128 ) is reduced as compared with the light emitting amounts of the other light emitting elements. Due to this, the variation characteristic of the light emission amount in the chip has been deteriorated. FIG. 3 shows the light emission characteristics of 128 light emitting elements of a conventional SLED chip in which all light emitting elements have the same structure. The horizontal axis indicates the light emitting element number (1 to 128), and the vertical axis indicates the variation of the light emission amount of each light emitting element. This is data obtained by taking out 10 chips from 5 wafers of another lot and measuring and averaging them. From the light emission characteristics, it is understood that the light emission amounts of the light emitting elements L 1 and L 128 at both ends are reduced.
[0013]
Thus, due to the light emission amount decreases of the light emitting element at both ends, so that the shield portion a light emitting region, the dimension of the connecting
[0014]
The wiring of the SLED chip (including the
[0015]
Light-emitting elements other than both ends always have other light-emitting elements on both sides, and the light-emitting elements located on both ends are provided in one region (indicated by a
[0016]
Further, when a phosphoric acid-based chemical is used as an etching solution, hydrogen gas is generated when etching aluminum as a wiring base material. This hydrogen gas hinders the supply of the etching solution to aluminum as the material to be etched. As described above, in the
[0017]
Further, the light emitting elements at both ends are portions where continuity is broken even when viewed from the device circuit. In general, in wet etching, an electrochemical effect is exerted by a difference in composition between an etching solution and an object to be etched, and an effect appears as a partial difference in etching rate. The SLED chip is no exception, and the circuit configuration viewed from the light emitting elements at both ends is different from the circuit configuration viewed from the other light emitting elements. The device is composed of various materials such as a semiconductor layer, an insulating layer, and a wiring layer, and it is considered that an electrochemical action that causes the etching rate of the light emitting elements at both ends to fluctuate occurs in the wet etching solution. In some cases, the etching rate is accelerated, and in other cases it is suppressed. In either case, the dimensions of the connecting portions of the light emitting elements at both ends are different from the dimensions of the connecting portions of the light emitting elements in the other portions, which causes a large variation in the amount of emitted light in the array.
[0018]
As described above, in the light emitting elements at both ends of the chip, the function of increasing the wiring size and the function of reducing the wiring size at the time of pattern formation are mixed. It was difficult to manufacture a chip having good variation characteristics.
[0019]
The present invention has been made in view of such a conventional problem, and an object thereof is to partially shield a light emitting region in all light emitting elements including light emitting elements at both ends in a light emitting element chip. An object of the present invention is to provide a technique for forming the same signal connection portion dimensions to reduce variations in the amount of light emitted in a chip.
[0020]
[Means for Solving the Problems]
According to the present invention, a signal for emitting light is supplied from the signal line to a plurality of light emitting elements arranged linearly, at least one signal line, and an electrode provided in a light emitting region of each light emitting element. And a method of manufacturing a light emitting element array chip including a connection portion, wherein, when producing a plurality of light emitting elements arranged in a straight line, at least one dummy light emitting element in an outer region of the light emitting elements at both ends. A step of simultaneously producing each of them; and a step of producing the signal lines and the connection portions of the plurality of light emitting elements and the dummy light emitting elements to the respective electrodes by lithography and wet etching.
[0021]
In this manufacturing method, the shape of each connecting portion to the electrode of the dummy light emitting element is a shape that maintains the repetitive continuity of the plurality of connecting portions to the electrode of the plurality of light emitting devices.
[0022]
With such a structure in which the dummy light emitting element is provided, the light emitting element which is actually used as a light emitting element can be patterned without interruption of pattern continuity. Can be uniformly arranged.
[0023]
Further, the present invention is a light emitting element array chip manufactured by such a manufacturing method, arranged in a straight line, a plurality of light emitting elements actually used, and both ends of the plurality of light emitting elements At least one dummy light emitting element provided in an outer region of the light emitting element, and light emission from the signal line to each electrode provided in a light emitting area of each of the plurality of light emitting elements and the dummy light emitting element. For supplying a signal for the
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
[First Embodiment]
FIG. 4 is a partial plan view of the 128 light emitting
[0025]
Figure 4 shows shows only one side portion of the
[0026]
Conventional SLED chips, as shown in FIG. 2, since the bonding pads are provided on both end portions of the chip, the periphery of the bonding pad has space available, the dummy light emitting element L D in this space be able to. Therefore, the provision of the dummy light emitting element does not increase the chip size.
[0027]
The fabrication of the
[0028]
FIG. 5 shows the light emission characteristics of the
[0029]
When a light emitting element (dummy light emitting element) that is not actually used is formed in the outer region of the light emitting element at both ends as in this embodiment, the connection of the light emitting element which is actually used as the light emitting element to the anode electrode Since the portions can be formed without interruption in pattern continuity, the dimensions of the connection portions in all the light emitting elements to be used can be made uniform. As described above, in all the light-emitting elements, the dimensions of the connection portion that partially blocks the light-emitting region can be made uniform, and the light-emitting area of the light-emitting region can be made uniform, so that a good SLED with no variation in the amount of emitted light can be obtained. A chip could be made.
[0030]
In order to fabricate the light source of the optical printer head using the SLED chips of the present embodiment, the SLED chips of the present embodiment are arranged in a staggered arrangement so that the arrangement pitch of the light emitting elements is equal between adjacent LED chips. do it.
[0031]
[Second embodiment]
In the first embodiment, each
[0032]
FIG. 6 shows an example in which dummy light emitting elements are provided at both ends of the SLED chip in such a case. Two signal lines are indicated by 81 and 82. The two
[0033]
As described above, since the
[0034]
When forming a SLED chip having 128 light emitting element, the anode electrode of the dummy light emitting element L D to form the 1st outer region of the light emitting elements L 1, the signal line even-numbered light emitting elements are connected 82 extending connecting portion from the anode electrode of the dummy light emitting element L D to form the outer region of the 128th light emitting element L 128, extending a connection from a
[0035]
As described above, aluminum is connected so that the connection portion of the dummy light emitting element to the anode electrode and the connection portion of the used light emitting element to the anode electrode are repeatedly connected to form the connection portion to the dummy light emitting element. Is adhered to the entire surface, a photolithography step and a wet etching step are performed. As a result, the dimensions of the connection portions of the light emitting elements L 1 and L 128 at both ends to the anode electrode do not increase. Therefore, since the light emitting areas of the light emitting regions can be made uniform, a good SLED chip having no variation in the amount of emitted light can be manufactured.
[0036]
[Third embodiment]
In the second embodiment, the shapes of the connecting
[0037]
FIG. 7 shows an SLED chip according to the third embodiment as described above. The connecting portion 20a extending from the
[0038]
In this manner, aluminum is adhered to the entire surface so that the connection part to the dummy light emitting element and the connection part to the light emitting element to be used repeatedly and continuously form the connection part to the dummy light emitting element, A photolithography step and a wet etching step are performed. As a result, the dimensions of the connection portions of the light emitting elements L 1 and L 128 at both ends to the anode electrode do not increase. Therefore, since the light emitting areas of the light emitting regions can be made uniform, a good SLED chip having no variation in the amount of emitted light can be manufactured.
[0039]
[Fourth embodiment]
In the third embodiment, the shape of the connecting portion extending from each of the
[0040]
In FIG. 8, a rectangular connection portion 20a and two
[0041]
As described above, aluminum is connected so that the connection portion of the dummy light emitting element to the anode electrode and the connection portion of the light emitting element to be used to the anode electrode are repeatedly connected to form the connection portion to the dummy light emitting element. After adhering to the entire surface, a photolithography step and a wet etching step are performed. As a result, the dimensions of the connection portions of the light emitting elements L 1 and L 128 at both ends to the anode electrode do not increase. Therefore, since the light emitting areas of the light emitting regions can be made uniform, a good SLED chip having no variation in the amount of emitted light can be manufactured.
[0042]
In the above-described first to fourth embodiments, the side using the three-terminal light-emitting thyristor having the pnpn structure formed on the n-type semiconductor substrate as the light-emitting element has been described. A three-terminal light-emitting thyristor having a structure may be used. In this case, the electrode formed in the light emitting region becomes a cathode electrode.
[0043]
Although four embodiments have been described above, the present invention is not limited to these embodiments, and various modifications and changes can be made.
[0044]
For example, the case where one dummy light emitting element is formed at each end has been described, but one or more dummy light emitting elements may be provided at each end.
[0045]
In addition, even if only the dummy connection portion is used instead of the dummy light emitting element, there is an effect of making the connection portion shape in the chip uniform.
[0046]
In addition, the present invention can be applied to patterning of not only SLEDs but also general light emitting devices (for example, LED arrays). Further, the wiring material is not limited to aluminum, and can be applied to a material for forming a wiring by etching, for example, gold or copper.
[0047]
In addition, the present invention is not limited to the connection portion, and can be applied to formation of an electrode formed on a light emitting region to block light emission.
[0048]
[Fifth embodiment]
Next, an optical printer head using the above-described SLED chip and an optical printer using such an optical printer head will be described.
[0049]
FIG. 9 is a perspective view showing a main part of the optical printer head. The optical printer head includes a self-scanning light emitting
[0050]
Light emitted from the light emitting
[0051]
FIG. 10 shows a configuration of an optical printer including such an
[0052]
【The invention's effect】
According to the present invention, a structure in which light emitting elements (dummy light emitting elements) that are not normally used are formed in regions outside the light emitting elements at both ends. With such a structure in which the dummy light emitting elements are provided, the light emitting elements that are actually used as light emitting elements can be formed by patterning without discontinuity of pattern continuity. Can be uniformly arranged.
[0053]
Therefore, since the light emitting areas of the light emitting regions can be made uniform, a good light emitting element array chip having no variation in the amount of emitted light can be manufactured.
[Brief description of the drawings]
FIG. 1 is a diagram showing an equivalent circuit diagram of a self-scanning light emitting element array (SLED).
FIG. 2 is a partial plan view showing a light emitting element, a transfer element, a wiring, and a bonding pad of the SLED chip.
FIG. 3 is a graph showing light emission characteristics of 128 light emitting elements of a conventional SLED chip.
FIG. 4 is a partial plan view of the 128 light emitting element SLED chip according to the first embodiment of the present invention.
FIG. 5 is a graph showing light emission characteristics of an SLED chip manufactured by providing a dummy light emitting element.
FIG. 6 is a partial plan view of a 128 light emitting element SLED chip according to a second embodiment of the present invention.
FIG. 7 is a partial plan view of a 128 light emitting element SLED chip according to a third embodiment of the present invention.
FIG. 8 is a partial plan view of a 128 light emitting element SLED chip according to a fourth embodiment of the present invention.
FIG. 9 is a diagram showing a configuration of an optical printer head using the SLED chip of the present invention.
FIG. 10 is a diagram showing a configuration of an optical printer using the optical printer head of FIG.
[Explanation of symbols]
2 φ1 line 4
Claims (15)
前記直線状に配列された複数の発光素子を作製する際に、両端の発光素子の外側領域に、少なくとも1個のダミー発光素子をそれぞれ同時に作製する工程と、
前記信号ラインと、前記複数の発光素子およびダミー発光素子の各電極への接続部とを、リソグラフィおよびウェットエッチングによって作製する工程と、
を含む発光素子アレイチップの製造方法。A plurality of light-emitting elements arranged in a straight line, at least one signal line, and a connection portion for supplying a signal for light emission from the signal line to an electrode provided in a light-emitting region of each light-emitting element. A method for manufacturing a light emitting element array chip comprising:
When producing a plurality of light-emitting elements arranged in a straight line, a step of simultaneously producing at least one dummy light-emitting element in the outer region of the light-emitting elements at both ends,
A step of producing the signal line and a connection part to each electrode of the plurality of light emitting elements and the dummy light emitting element by lithography and wet etching;
A method for manufacturing a light emitting element array chip comprising:
前記複数の発光素子のうちの両端の発光素子の外側領域にそれぞれ設けられた少なくとも1個のダミー発光素子と、
前記複数の発光素子およびダミー発光素子の各発光素子の発光領域内に設けられた各電極へ、前記信号ラインから発光のための信号を供給する接続部と、
を備える発光素子アレイチップ。A plurality of light emitting elements that are arranged linearly and are actually used,
At least one dummy light emitting element provided in an outer region of the light emitting element at both ends of the plurality of light emitting elements,
A connection unit for supplying a signal for light emission from the signal line to each electrode provided in a light emitting region of each of the plurality of light emitting elements and the dummy light emitting element;
A light emitting element array chip comprising:
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- 2002-08-29 JP JP2002249987A patent/JP2004082651A/en active Pending
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