JP3224337B2 - Light emitting chip and light emitting device using the same - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、同一基体上に集積
して作製できる、自己走査型集積化発光素子アレイの改
良に関し、特に発光素子が略直線状に配列され、光プリ
ンタ用の光源として主に用いられる発光チップであっ
て、発光素子の配列方向に垂直な方向のサイズを低減す
ることによって、低コスト化を可能とする発光チップお
よびこれを用いた発光装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a self-scanning integrated light emitting element array which can be integrated and manufactured on the same substrate, and more particularly to a light source for an optical printer in which light emitting elements are arranged substantially linearly. The present invention relates to a light emitting chip mainly used, which is capable of reducing cost by reducing the size of the light emitting element in a direction perpendicular to the arrangement direction of the light emitting elements, and a light emitting device using the same.

【０００２】[0002]

【従来の技術】まず、自己走査型集積化発光素子アレイ
について述べる。本発明者らは、発光素子として発光サ
イリスタをアレイ状に配列し、これらの発光サイリスタ
間に、適当な相互作用をもたせることによって、発光点
の自己走査機能が実現できる発光素子アレイを既に出願
し、光プリンタ用光源として実装上簡便となること、発
光素子の配列ピッチが細かくできること、コンパクトな
発光装置を作製できること等を示した。2. Description of the Related Art First, a self-scanning integrated light emitting element array will be described. The present inventors have already filed an application for a light-emitting element array in which light-emitting thyristors are arranged in an array as light-emitting elements, and a self-scanning function of a light-emitting point can be realized by giving an appropriate interaction between these light-emitting thyristors. It has been shown that the light source for an optical printer can be easily mounted, the arrangement pitch of the light emitting elements can be reduced, and a compact light emitting device can be manufactured.

【０００３】以下、出願毎にその内容を簡単に説明す
る。[0003] The content of each application will be briefly described below.

【０００４】特開平１−２３８９６２号公報には、しき
い電圧もしくはしきい電流を外部からの光によりもしく
は電気的に制御可能な発光素子を多数配列することによ
って、自己走査機能を付与した自己走査型集積化発光素
子アレイおよびその駆動方法について開示している。こ
の発光素子アレイでは、ある発光素子のターンオン電圧
または電流が、別の発光素子のオン状態の影響を受ける
ように構成されているので、発光の自己走査機能を持つ
ことができる。Japanese Patent Application Laid-Open No. 1-238962 discloses a self-scanning function provided with a self-scanning function by arranging a large number of light emitting elements whose threshold voltage or threshold current can be controlled by external light or electrically. A type integrated light emitting element array and a driving method thereof are disclosed. In this light emitting element array, the turn-on voltage or current of one light emitting element is configured to be affected by the on state of another light emitting element, so that the light emitting element array can have a self-scanning function of light emission.

【０００５】特開平２−１４５８４号公報には、しきい
電圧もしくはしきい電流を電気的に制御可能な発光素子
を多数配列し、近傍の発光素子を互いに、電圧もしくは
電流の一方向性を持つ電気素子で接続することによっ
て、２相の転送クロックによって自己走査を可能にした
自己走査型集積化発光素子アレイが開示されている。Japanese Patent Application Laid-Open No. Hei 2-14584 discloses a method in which a large number of light emitting elements capable of electrically controlling a threshold voltage or a threshold current are arranged, and neighboring light emitting elements have a unidirectional voltage or current. A self-scanning integrated light-emitting element array in which self-scanning is enabled by a two-phase transfer clock by connecting with electric elements is disclosed.

【０００６】特開平２−９２６５０号公報には、しきい
電圧もしくはしきい電流を電気的に制御可能な積層半導
体型発光素子を多数配列し、少なくとも２つの発光素子
を互いに、発光素子のバイアス電圧が印加される第１導
電型半導体に接する第２導電型半導体の制御電極間を抵
抗素子を用いて接続することによって、オン状態の転送
（自己走査）の引き金を形成することのできる自己走査
型集積化発光素子アレイが開示されている。Japanese Unexamined Patent Publication No. 2-92650 discloses that a large number of stacked semiconductor light emitting elements capable of electrically controlling a threshold voltage or a threshold current are arranged, and at least two light emitting elements are connected to each other by a bias voltage of the light emitting elements. A self-scanning type in which the control electrode of the second conductivity type semiconductor in contact with the first conductivity type semiconductor to which is applied is connected by using a resistance element to form an on-state transfer (self-scanning). An integrated light emitting device array is disclosed.

【０００７】特開平２−９２６５１号公報には、しきい
電圧もしくはしきい電流を電気的に制御可能な積層半導
体型発光素子を多数配列し、少なくとも２つの発光素子
を互いに接続する電気的手段が、発光素子とカレントミ
ラー回路を構成するトランジスタである自己走査型集積
化発光素子アレイが開示されている。この発光素子アレ
イは、２相の転送クロックによる自己走査を可能にし、
かつ転送クロックパルス幅を広くとることを可能として
いる。Japanese Unexamined Patent Publication No. 2-92651 discloses an electric means for arranging a large number of stacked semiconductor type light emitting elements capable of electrically controlling a threshold voltage or a threshold current and connecting at least two light emitting elements to each other. A self-scanning integrated light emitting element array, which is a transistor forming a current mirror circuit with the light emitting element, is disclosed. This light emitting element array enables self-scanning with a two-phase transfer clock,
In addition, the transfer clock pulse width can be widened.

【０００８】特開平２−２０８０６７号公報には、しき
い電圧もしくはしきい電流を電気的に制御可能な積層半
導体型発光素子を多数配列し、少なくとも２つの発光素
子を互いに電気的手段で接続した発光素子アレイであっ
て、各々の発光素子に各発光素子から発した光の出射方
向を制御できる光偏向素子を設けた自己走査型集積化発
光素子アレイが開示されている。この自己走査型集積化
発光素子アレイにおいて、光偏向子の分解点数をｎ倍に
すると、発光素子数を増加させることなく、精細度をｎ
倍にすることが可能である。In Japanese Patent Application Laid-Open No. Hei 2-208067, a large number of stacked semiconductor type light emitting elements capable of electrically controlling a threshold voltage or a threshold current are arranged, and at least two light emitting elements are connected to each other by electric means. A self-scanning integrated light emitting element array is disclosed, which is a light emitting element array in which each light emitting element is provided with a light deflection element capable of controlling the emission direction of light emitted from each light emitting element. In this self-scanning integrated light emitting element array, if the number of light deflector decomposition points is increased by n times, the definition can be increased to n without increasing the number of light emitting elements.
It is possible to double.

【０００９】特開平２−２１２１７０号公報には、しき
い電圧もしくはしきい電流を電気的に制御可能な発光素
子を多数配列し、少なくとも２つの発光素子を互いに電
気的手段で接続した発光素子アレイであって、発光素子
アレイを複数の発光素子のブロックに分け、その１つの
ブロック内の全部の発光素子に同一の転送クロックパル
スを印加できるようにした自己走査型集積化発光素子ア
レイが開示されている。このアレイでの画像の書き込み
は、ブロック内の各発光素子に同時に行っている。した
がって、移動する発光点が複数となるため、書き込みに
必要な電流がその分小さくなり、発光素子の長寿命化を
図ることができる。Japanese Patent Application Laid-Open No. 2-212170 discloses a light emitting element array in which a large number of light emitting elements capable of electrically controlling a threshold voltage or a threshold current are arranged, and at least two light emitting elements are connected to each other by electric means. A self-scanning integrated light-emitting element array in which the light-emitting element array is divided into a plurality of light-emitting element blocks and the same transfer clock pulse can be applied to all the light-emitting elements in one block is disclosed. ing. Writing of an image in this array is simultaneously performed for each light emitting element in the block. Therefore, since the number of moving light emitting points is plural, the current required for writing is reduced accordingly, and the life of the light emitting element can be extended.

【００１０】特開平２−２６３６６８号公報には、しき
い電圧もしくはしきい電流を外部からの光もしくは電気
的に制御可能な発光素子をスイッチ素子として多数配列
した自己走査スイッチ素子アレイと、しきい電圧もしく
はしきい電流を電気的に制御可能な発光素子を多数配列
した発光素子アレイとからなり、発光素子アレイの各発
光素子に発光のための電流を印加する配線を設けた自己
走査型集積化発光素子アレイが開示されている。この自
己走査型集積化発光素子アレイでは、スイッチ素子と発
光素子と分離させてあるので、それぞれの機能を明確に
分離できる特徴を持っている。Japanese Unexamined Patent Publication No. Hei 2-263668 discloses a self-scanning switch element array in which a large number of light emitting elements capable of externally controlling a threshold voltage or a threshold current or electrically controllable as switch elements are provided. A self-scanning type integrated circuit comprising a light emitting element array in which a large number of light emitting elements capable of electrically controlling a voltage or a threshold current are arranged, and wiring for applying a current for light emission to each light emitting element of the light emitting element array is provided. A light emitting element array is disclosed. In this self-scanning integrated light emitting element array, since the switch element and the light emitting element are separated from each other, they have a feature that their functions can be clearly separated.

【００１１】特開平３−２５６３７２号公報には、しき
い電圧もしくはしきい電流を電気的に制御可能な発光素
子を多数配列し、少なくとも２つの発光素子（発光素子
サイリスタ）を互いに電気的手段で接続した発光素子ア
レイにおいて、この電気的手段に降下電圧が電流の方向
に依存されず一定である結合素子を用いた自己走査型集
積化発光素子アレイが開示されている。この発光サイリ
スタでは、サイリスタのゲート電位分布をゲート電流に
依存することなく形成することが可能である。したがっ
て、この発光素子アレイに他の電気的素子を接続して
も、確実な転送動作を実現することができる。Japanese Unexamined Patent Publication No. Hei 3-256372 discloses that a large number of light emitting elements capable of electrically controlling a threshold voltage or a threshold current are arranged, and at least two light emitting elements (light emitting element thyristors) are electrically connected to each other. In a connected light emitting element array, a self-scanning integrated light emitting element array using a coupling element in which a voltage drop is constant without depending on the direction of a current is disclosed. In this light-emitting thyristor, the gate potential distribution of the thyristor can be formed without depending on the gate current. Therefore, even if another electric element is connected to the light emitting element array, a reliable transfer operation can be realized.

【００１２】特開平４−２３３６７号公報には、スイッ
チング動作のためのしきい電圧もしくはしきい電流を電
気的に制御可能な発光素子をスイッチ素子として多数配
列したスイッチ素子アレイと、発光動作のためのしきい
電圧もしくはしきい電流を電気的に制御可能な発光素子
を多数配列されており、各発光素子に発光のための電流
を印加する配線を設けた発光素子アレイとからなり、ス
イッチ素子アレイのオン／オフ状態が発光素子アレイに
書き込まれ、かつ書き込まれたオン／オフ状態の情報が
所望の時間だけ保持される自己走査型集積化発光素子ア
レイが開示されている。この自己走査型集積化発光素子
アレイでは、スイッチ素子アレイにより生じるバイアス
光を遮蔽することができ、画像情報の品位の低下を防ぐ
ことが可能となっている。Japanese Patent Application Laid-Open No. Hei 4-23367 discloses a switch element array in which a large number of light emitting elements capable of electrically controlling a threshold voltage or a threshold current for a switching operation are arranged as switch elements. A light emitting element array in which a large number of light emitting elements capable of electrically controlling a threshold voltage or a threshold current are arranged, and a wiring for applying a current for light emission to each light emitting element is provided; A self-scanning integrated light-emitting element array is disclosed in which the on / off state is written in the light-emitting element array, and the written information of the on / off state is held for a desired time. In this self-scanning integrated light emitting element array, the bias light generated by the switch element array can be shielded, so that it is possible to prevent deterioration in the quality of image information.

【００１３】特開平４−１３０８１７号公報には、各ス
イッチ素子のターンオン電圧または電流が隣接する他の
スイッチ素子のオン状態によって影響を受ける複数のス
イッチ素子を配列し、転送クロックパルスがスイッチ素
子の「点弧」，「保持」，「消弧」の３つの状態に対応
する３つの電圧状態から構成される自己走査型集積化ス
イッチ素子アレイの駆動方法が開示されている。この方
法により、オン状態の転送を安定に制御することができ
るので、スイッチ素子の集積度を向上することができ
る。Japanese Patent Application Laid-Open No. Hei 4-130817 discloses that a plurality of switch elements whose turn-on voltage or current is affected by the on state of another adjacent switch element are arranged, and a transfer clock pulse is applied to the switch element. A method of driving a self-scanning integrated switch element array including three voltage states corresponding to three states of "ignition", "holding" and "extinguishing" is disclosed. With this method, the transfer of the ON state can be controlled stably, so that the degree of integration of the switch elements can be improved.

【００１４】特開平４−２４７６７１号公報には、相互
作用素子としてトランジスタを用いた発光素子アレイに
おいて、このトランジスタの負荷抵抗を互いに直列に接
続された２つの抵抗から構成し、これら２つの抵抗の接
続点を接続先の発光素子の制御電極に接続した自己走査
型集積化発光素子アレイが開示されている。転送動作が
安定なトランジスタ結合式発光素子アレイにおいても、
クロックラインの本数を低減することができ、２相のク
ロック転送を行うことができる。Japanese Patent Application Laid-Open No. Hei 4-247671 discloses that in a light emitting element array using a transistor as an interaction element, a load resistance of the transistor is constituted by two resistors connected in series with each other. A self-scanning integrated light emitting element array in which a connection point is connected to a control electrode of a light emitting element to be connected is disclosed. Even in a transistor-coupled light-emitting element array with a stable transfer operation,
The number of clock lines can be reduced, and two-phase clock transfer can be performed.

【００１５】特開平４−２９６５７９号公報には、しき
い電圧もしくはしきい電流を制御するためのゲート電極
と、外部電圧もしくは外部電流が印加されるアノード電
極とを有する発光素子（発光サイリスタ）を多数個配列
し、隣接する発光素子のゲート電極間を電気的手段にて
接続した自己走査型集積化発光素子アレイを、光プリン
タの書き込み光源等に応用する際の画像の表示方法が開
示されている。この方法は、例えば１次元に配列された
発光素子アレイにおいて、各発光素子に割当てられた発
光時間を同一とするのでなく、印字等のドットに相当し
発光が必要な発光素子の割当発光時間を長くとり、発光
を必要としない発光素子の割当時間を短くするように駆
動する方法である。この方法により、発光素子の発光時
間を長くとることができ、その分、各発光素子に流れる
電流を少なく抑えることができる。これにより発光素子
の寿命を長くすることが可能となる。JP-A-4-296579 discloses a light-emitting element (light-emitting thyristor) having a gate electrode for controlling a threshold voltage or a threshold current and an anode electrode to which an external voltage or an external current is applied. A self-scanning integrated light-emitting element array in which a large number of light-emitting elements are arranged and connected between gate electrodes of adjacent light-emitting elements by electrical means is disclosed. I have. In this method, for example, in a one-dimensionally arranged light emitting element array, instead of making the light emitting time allocated to each light emitting element the same, the allocated light emitting time of a light emitting element corresponding to a dot for printing or the like and requiring light emission is determined. This is a driving method that takes a long time and shortens the allocated time of the light emitting element that does not require light emission. According to this method, the light-emitting time of the light-emitting elements can be increased, and the current flowing through each light-emitting element can be reduced accordingly. This makes it possible to extend the life of the light emitting element.

【００１６】特開平５−８４９７１号公報には、しきい
電圧もしくはしきい電流を制御するためのゲート電極
と、外部電圧もしくは外部電流が印加されるアノード電
極とを有する発光素子（発光サイリスタ）を多数個配列
し、隣接する発光素子のゲート電極間を電気的手段にて
接続した自己走査型集積化発光素子アレイを、光プリン
タの書込み光源等に応用する際の画像の表示方法が開示
されている。この方法は、例えば１次元に配列された発
光素子アレイにおいて、光プリンタの印字用の発光が同
時に１発光素子でなく、クロックパルスの本数と同じ発
光素子が点灯し、かつこれらの発光素子は隣接する発光
素子であるように構成されたもので、従来の１発光素子
のみの発光に比較し、同時に発光する発光素子数が増加
するため、その分発光強度を減ずる、すなわち電流を低
減することができ、発光素子の信頼性を高めることがで
きる。Japanese Patent Application Laid-Open No. 5-84771 discloses a light emitting device (light emitting thyristor) having a gate electrode for controlling a threshold voltage or a threshold current and an anode electrode to which an external voltage or an external current is applied. A method for displaying an image when a self-scanning integrated light emitting element array in which a large number of light emitting elements are arranged and connected between gate electrodes of adjacent light emitting elements by electric means is applied to a writing light source or the like of an optical printer is disclosed. I have. In this method, for example, in a light-emitting element array arranged one-dimensionally, the light emission for printing of the optical printer is not one light-emitting element at the same time, but the same light-emitting elements as the number of clock pulses are turned on, and these light-emitting elements are adjacent. Since the number of light-emitting elements that emit light simultaneously increases compared to the conventional light-emitting element that emits only one light-emitting element, the light-emitting intensity can be reduced accordingly, that is, the current can be reduced. Thus, the reliability of the light-emitting element can be improved.

【００１７】以上のうちから、特開平２−２６３６６８
号公報に開示した、しきい電圧もしくはしきい電流を外
部からの光もしくは電気的に制御可能な発光サイリスタ
素子をスイッチ素子として多数配列した自己走査スイッ
チ素子アレイと、しきい電圧もしくはしきい電流を電気
的に制御可能な発光サイリスタ素子を多数配列し、結合
素子としてダイオードを用いた発光素子アレイとからな
り、発光素子アレイの各発光サイリスタ素子に発光のた
めの電流を印加する配線を設けた自己走査型集積化発光
素子アレイを図１，図２，図３に示す。From the above, JP-A-2-263668
A self-scanning switch element array in which a large number of light emitting thyristor elements capable of externally controlling the threshold voltage or threshold current or electrically controllable light emitting thyristor elements as switch elements, and a threshold voltage or threshold current disclosed in A light-emitting thyristor element in which a large number of electrically controllable light-emitting thyristor elements are arranged and a light-emitting element array using a diode as a coupling element, and a wiring for applying a current for light emission to each light-emitting thyristor element of the light-emitting element array is provided. FIGS. 1, 2 and 3 show a scanning integrated light emitting element array.

【００１８】図１は自己走査型集積化発光素子アレイの
概略を示す平面図、図２は図１のＸ−Ｘ′ラインの断面
図である。以下に製造工程および構造について説明す
る。FIG. 1 is a plan view schematically showing a self-scanning integrated light emitting element array, and FIG. 2 is a sectional view taken along line XX 'of FIG. The manufacturing process and structure will be described below.

【００１９】まず、Ｎ形ＧａＡｓ基板１上に、Ｎ形半導
体層２４，Ｐ形半導体層２３，Ｎ形半導体層２２，Ｐ形
半導体層２１を順次積層する。First, an N-type semiconductor layer 24, a P-type semiconductor layer 23, an N-type semiconductor layer 22, and a P-type semiconductor layer 21 are sequentially stacked on an N-type GaAs substrate 1.

【００２０】積層された半導体層は、分離溝５０により
各素子領域に分離される。また、各素子領域のＰ形半導
体層２１は、３つの島状にＮ形半導体層２２上に残留す
る様、ゲート電極および結合用ダイオード作製のために
一部削除される（図１参照）。The stacked semiconductor layers are separated into element regions by separation grooves 50. In addition, the P-type semiconductor layer 21 in each element region is partially removed to form a gate electrode and a coupling diode so as to remain on the N-type semiconductor layer 22 in three islands (see FIG. 1).

【００２１】次に基板上全体に絶縁皮膜３０を被覆す
る。そして、絶縁皮膜３０の、前記削除処理されたＮ形
半導体層２２上および３つの島のＰ形半導体層２１上の
位置に接続用コンタクトホールＣ₁ を開ける。Next, the entire surface of the substrate is covered with an insulating film 30. Then, the insulating film 30, opening the connection contact hole C ₁ to the position on the P-type semiconductor layer 21 of the deletion treated above N-type semiconductor layer 22 and three islands.

【００２２】次に、絶縁皮膜３０上に、各素子領域のＮ
形半導体層２２と隣接する素子領域のＰ形半導体層２１
とをコンタクトホールＣ₁ を用いて接続するＴ字型の属
薄膜配線４５、素子領域の大きな島状Ｐ形半導体層２１
へコンタクトホールＣ₁ を介して書き込み信号を伝える
金属薄膜配線４４、素子領域の残りの島状Ｐ形半導体層
２１へコンタクトホールＣ₁ を介して電源電圧を伝える
金属薄膜配線４２をそれぞれ設ける。Next, on the insulating film 30, the N
Semiconductor layer 21 in an element region adjacent to semiconductor layer 22
T-shaped genus thin film wiring 45 for connecting with a contact hole C ₁ bets, large islands P-type semiconductor layer in the element region 21
To contact the metal thin wire 44 for transmitting a write signal through the hole C _1, providing the metal thin film wiring 42 for transmitting a power supply voltage via a contact hole C ₁ to the rest of the island-like P-type semiconductor layer 21 in the element region, respectively.

【００２３】次に金属薄膜配線４５上の一部に、ゲート
電極−電源電極間の負荷抵抗Ｒ_L として使用する燐をド
ープした非晶質シリコン１６３を約１μｍの厚さで被覆
する。非晶質シリコン１６３は、各スイッチ素子に対し
て１つずつになるよう分離される。Next, a portion of the metal thin film wiring 45 is coated with phosphorus-doped amorphous silicon 163 used as a load resistance _RL between the gate electrode and the power supply electrode at a thickness of about 1 μm. The amorphous silicon 163 is separated so as to be one for each switch element.

【００２４】次に、基板上全体に絶縁皮膜３１を被覆す
る。そして、絶縁皮膜３１の、非晶質シリコン１６３、
金属薄膜配線４２、および金属薄膜配線４４の上の位置
に接続用コンタクトホールＣ₂ を開ける。Next, the insulating film 31 is coated on the entire substrate. Then, the amorphous silicon 163 of the insulating film 31,
Metal thin film wiring 42, and opens the connection contact hole C ₂ to a position above the metal thin film wiring 44.

【００２５】次に、絶縁皮膜３１上に、コンタクトホー
ルＣ₂ を介して金属薄膜配線４４（発光素子のアノード
電極）へ書き込み信号を伝える書き込み信号配線Ｓ_in、
コンタクトホールＣ₂ を介して金属薄膜配線４３（非晶
質シリコン１６３を介してゲート電極に接続される）へ
電源電圧を伝える電源配線４１、コンタクトホールＣ₂
を介して金属薄膜配線４０（スイッチ素子のアノード電
極）へクロックパルスを伝えるクロック配線φ₁ ，φ₂
を設けた。Next, a write signal line S _in which transmits a write signal to the metal thin film wiring 44 (anode electrode of the light emitting element) via the contact hole C ₂ on the insulating film 31.
Power supply wiring 41 for transmitting power supply voltage via a contact hole C ₂ to the metal thin film wiring 43 (connected to the gate electrode through the amorphous silicon 163), a contact hole C ₂
Clock lines φ ₁ and φ ₂ for transmitting a clock pulse to metal thin film line 40 (anode electrode of switch element) via
Was provided.

【００２６】ここで、クロック配線結合用金属薄膜配線
４０上に設ける片側のコンタクト孔Ｃ₂ の位置は、各転
送素子のアノード電極が、クロック配線φ₁ ，φ₂ のい
ずれか１本に、配列方向に向かってφ₁ ，φ₂ の順番で
繰り返しすように調整される。[0026] Here, the position of the contact hole C ₂ on one side provided on the clock wire binding metal thin film wiring 40, the anode electrode of each transfer element, clock wiring phi _1, to any one phi _2, SEQ It is adjusted so as to repeat in the order of φ ₁ and φ _{2 in} the direction.

【００２７】この構造では、スイッチ素子，結合用ダイ
オード，書き込み用発光素子の全ては、Ｐ形半導体層２
１のパターンニングのみで形成されている。In this structure, all of the switch element, the coupling diode, and the light-emitting element for writing are formed by the P-type semiconductor layer 2.
1 is formed only by patterning.

【００２８】上記自己走査型集積化発光素子アレイの等
価回路図を図３に示す。Ｔ（−１）〜Ｔ（２）は転送用
スイッチ素子を、Ｌ（−１）〜Ｌ（２）は書き込み用発
光素子を、φ₁ ，φ₂ は転送用クロックパルスを、Ｖ_GK
は電源電圧を、φ_S はスタートパルスを、Ｓ_inは書き込
み信号を、それぞれ示している。スイッチ素子のゲート
電極Ｇ_-1〜Ｇ₁ は書き込み用発光素子のゲート電極にも
接続される。スイッチ素子のアノードにはクロックパル
スφ₁ ，φ₂ が交互に加えられている。書き込み用発光
素子のアノードには書き込み信号Ｓ_inが加えられてい
る。FIG. 3 shows an equivalent circuit diagram of the self-scanning integrated light emitting element array. T (-1) to T (2) denote transfer switch elements, L (-1) to L (2) denote write light emitting elements, φ ₁ and φ ₂ denote transfer clock pulses, and V _GK
Indicates a power supply voltage, φ _S indicates a start pulse, and S _in indicates a write signal. The gate electrodes G _{-1 to} G ₁ of the switch elements are also connected to the gate electrodes of the light emitting elements for writing. Clock pulses φ ₁ and φ ₂ are alternately applied to the anode of the switch element. A write signal S _in is applied to the anode of the light emitting element for writing.

【００２９】以下にこの自己走査型集積化発光素子アレ
イの動作を説明する。The operation of the self-scanning integrated light emitting element array will be described below.

【００３０】いま、転送用クロックパルスφ₁ がハイレ
ベルでスイッチ素子Ｔ（０）がオン状態にあるとする
と、ゲート電極Ｇ₀ の電圧は電源電圧Ｖ_GK（ここでは５
Ｖとする）より低下し、ほぼ零Ｖとなる。この電位降下
の影響は順バイアス状態であるダイオードＤ₀ によって
ゲート電極Ｇ₁ に伝えられ、その電位を約１Ｖ（ダイオ
ードの順方向立上り電圧（拡散電位に等しい））に設定
する。しかし、ダイオードＤ_-1は逆バイアス状態である
ためゲート電極Ｇ_-1への電位の接続は行われず、ゲート
電極Ｇ_-1の電位は５Ｖのままとなる。発光サイリスタの
オン電位は、ゲート電極電位＋ｐｎ接合の拡散電位（約
１Ｖ）で近似されるから、次の転送用クロックパルスφ
₂ のハイレベル電圧は約２Ｖ（スイッチ素子Ｔ（１）を
オンさせるために必要な電圧）以上でありかつ約４Ｖ
（スイッチ素子Ｔ（３）（図示せず）をオンさせるため
に必要な電圧）以下に設定しておけば転送素子Ｔ（１）
のみがオンし、これ以外のスイッチ素子はオフのままに
することができる。従って２本の転送用クロックパルス
φ₁ ，φ₂ でオン状態が転送されることになる。[0030] Now, the transfer clock pulses phi ₁ is a high level the switch elements T (0) is in the on state, the voltage of the gate electrode G ₀ is the supply voltage V _GK (here 5
V) and becomes almost zero V. The effect of this potential drop is transmitted by the diode D ₀ is a forward bias state to the gate electrode G _1, and sets the potential of about 1V (forward threshold voltage of the diode (equal to the diffusion potential)). However, since the diode D _-1 is in a reverse bias state, no potential is connected to the gate electrode G _-1, and the potential of the gate electrode G _-1 remains at 5V. Since the ON potential of the light emitting thyristor is approximated by the gate electrode potential + diffusion potential of the pn junction (about 1 V), the next transfer clock pulse φ
₂ is higher than about 2V (the voltage required to turn on the switching element T (1)) and about 4V
(The voltage required to turn on the switch element T (3) (not shown)) or less, the transfer element T (1)
Only the switch element is turned on, and the other switch elements can be kept off. Therefore, the ON state is transferred by _two transfer clock pulses φ ₁ and φ ₂ .

【００３１】一方、スイッチ素子Ｔ（０）がオン状態の
とき、発光素子Ｌ（０）は書き込み信号Ｓ_inの電圧がｐ
ｎ接合の拡散電位（約１Ｖ）以上であれば、発光状態と
することができる。On the other hand, when the switch element T (0) is on, the light emitting element L (0) is the voltage of the write signal S _in is p
If the diffusion potential is equal to or higher than the diffusion potential of the n-junction (about 1 V), the light-emitting state can be obtained.

【００３２】一方、発光素子Ｌ（−１）の書き込み電圧
は約６Ｖ、発光素子Ｌ（１）の書き込み電圧は約２Ｖと
なる。これから発光素子Ｌ（０）のみに書き込める書き
込み信号Ｓ_inの電圧は１〜２Ｖの範囲となる。発光素子
Ｌ（０）がオン、すなわち発光状態に入ると書き込み信
号Ｓ_in配線の電圧は約１Ｖに固定されてしまうので、他
の発光素子が選択されてしまう、というエラーは防ぐこ
とができる。発光強度は書き込み信号Ｓ_inに流す電流量
で決められ、任意の強度にて画像書き込みが可能とな
る。また発光状態を次の発光素子に転送するためには、
書き込み信号Ｓ_in配線の電圧を一度零Ｖまでおとし、発
光している素子をいったんオフにしておく必要がある。On the other hand, the write voltage of the light emitting element L (-1) is about 6V, and the write voltage of the light emitting element L (1) is about 2V. Now the voltage of the write signal S _in which can write only in the light emitting element L (0) is in the range of 1 to 2 V. When the light emitting element L (0) is turned on, that is, when the light emitting element enters a light emitting state, the voltage of the write signal S _in wiring is fixed at about 1 V, so that an error that another light emitting element is selected can be prevented. The light emission intensity is determined by the amount of current flowing _{in the} write signal _Sin, and an image can be written at an arbitrary intensity. To transfer the light emitting state to the next light emitting element,
It is necessary to once lower the voltage of the write signal S _in wiring to zero volts and turn off the light emitting element once.

【００３３】上述のような発光状態の転送の開始は、ス
タートパルスφ_S をローレベル（約０Ｖ）にすると同時
に、転送用クロックパルスをハイレベル（約２〜４Ｖ）
にし、初段のスイッチ素子をオンし、その後すぐに、ス
タートパルスφ_S はハイレベルに戻すことにより行う。To start the transfer of the light emitting state as described above, the start pulse φ _{S is set} to the low level (about 0 V), and at the same time, the transfer clock pulse is set to the high level (about 2 to 4 V).
To, to turn on the first-stage switching element, immediately thereafter, the start pulse phi _S is carried out by returning to the high level.

【００３４】[0034]

【発明が解決しようとする課題】光プリンタ等に上述の
自己走査型集積化発光素子アレイを応用する場合、ある
一定の数の発光素子およびスイッチ素子を集積した１つ
の半導体チップの形にして発光チップを構成し、この発
光チップを、例えば図４に示すように一列に配列し、所
定のサイズの線状光源である発光装置を形成する。この
場合、この発光装置を駆動するために必要な電極（例え
ば、図１，図３におけるφ_S ，φ₁ ，φ₂，Ｓ_in，
Ｖ_GK）を取り出すためのボンディングパッドを、発光チ
ップごとに設けておかなければならない。なお図４にお
いて、発光チップは４０個一列に配列されており、各チ
ップのスイッチ素子アレイはＳＤＡと、発光素子アレイ
はＬＭＡと表記してある。When the above-mentioned self-scanning integrated light emitting element array is applied to an optical printer or the like, light emission is performed in the form of one semiconductor chip in which a certain number of light emitting elements and switch elements are integrated. A chip is formed, and the light emitting chips are arranged in a line as shown in FIG. 4, for example, to form a light emitting device which is a linear light source of a predetermined size. In this case, the electrodes required to drive the light emitting device (for example, φ _S , φ ₁ , φ ₂ , S _in ,
V _GK ) must be provided with a bonding pad for each light emitting chip. In FIG. 4, forty light emitting chips are arranged in a line, and the switch element array of each chip is denoted by SDA, and the light emitting element array is denoted by LMA.

【００３５】しかしながら、これらボンディングパッド
をチップ上に設けるためには、スイッチ素子アレイおよ
び発光素子アレイが形成されている領域以外に、特にそ
のためのスペースを確保しておかなければならなくな
る。一例として、６００ＤＰＩ（１インチ当りに６００
素子の密度で発光素子およびスイッチ素子が配列されて
いる）の発光チップでは、発光素子およびスイッチ素子
が約４２．３μｍピッチで配列される。今、それぞれ１
２８個の発光素子およびスイッチ素子が配列された１つ
の発光チップを考えると、素子が配列された方向の長さ
（長辺の長さ）は約５．４ｍｍとなる。素子配列方向に
対し垂直方向の長さ（短辺の長さ）には特に制限はない
が、極力狭くすることで、半導体ウエハの中からの発光
チップ取得数を増加でき、コストを低減することが可能
となる。However, in order to provide these bonding pads on the chip, it is necessary to secure a space especially for the area other than the area where the switch element array and the light emitting element array are formed. As an example, 600 DPI (600 per inch)
In the light-emitting chip of (the light-emitting element and the switch element are arranged at the element density), the light-emitting element and the switch element are arranged at a pitch of about 42.3 μm. Now each one
Considering one light emitting chip on which 28 light emitting elements and switch elements are arranged, the length in the direction in which the elements are arranged (the length of the long side) is about 5.4 mm. The length in the direction perpendicular to the element arrangement direction (the length of the short side) is not particularly limited, but by making it as narrow as possible, the number of light emitting chips obtained from the semiconductor wafer can be increased, and the cost can be reduced. Becomes possible.

【００３６】従来例に示した発光チップでは１つのボン
ディングパッドについて、ほぼ１００μｍ角のスペース
が必要であり、ワイヤボンディングに伴う半導体部分へ
のダメージを避けるために、発光素子，スイッチ素子と
の間に５０μｍ程度のスペースが必要となる。このた
め、少なくとも計１５０μｍもの短辺方向の長さが、ス
イッチ素子や発光素子部分以外に必要となる。このスペ
ースには、わずか数個のボンディングパッドが存在する
のみであり、それ以外は全く活用されないスペースとな
る。このスペースの存在により、ウエハからの発光チッ
プの取得数が減少する、という問題があった。In the light emitting chip shown in the conventional example, a space of about 100 μm square is required for one bonding pad. In order to avoid damage to a semiconductor portion due to wire bonding, a space between the light emitting element and the switch element is required. A space of about 50 μm is required. For this reason, a length of at least 150 μm in the short side direction is required in addition to the switch element and the light emitting element portion. In this space, only a few bonding pads are present, and other spaces are unused spaces. Due to the presence of this space, there is a problem that the number of light emitting chips obtained from the wafer is reduced.

【００３７】さらに従来の発光チップでは、図４に示す
ようにφ₁ ，φ₂ ，Ｖ_GKの端子はスイッチ素子アレイＳ
ＤＡの上側に配置され、発光素子に発光のための電流を
与えるＳ_inの端子は発光素子アレイＬＭＡの下側に配置
されている。通常、光プリンタに使用する発光素子アレ
イは、各発光素子１ビットを正確に所定のピッチに納め
る必要があるため、上側の配線を下側に取り回す、もし
くは下側の配線を上側に取り回すことは困難である。Further, in the conventional light emitting chip, the terminals of φ ₁ , φ ₂ and V _GK are connected to the switch element array S as shown in FIG.
The terminal of S _in which is arranged above DA and gives a current for light emission to the light emitting element is arranged below the light emitting element array LMA. Usually, in a light emitting element array used in an optical printer, one bit of each light emitting element needs to be accurately arranged at a predetermined pitch. Therefore, the upper wiring is routed to the lower side, or the lower wiring is routed to the upper side. It is difficult.

【００３８】したがって、上記に述べたボンディングパ
ッドを配置するために必要な短辺の長さが上下合わせて
およそ３００μｍ程度も必要になり、ウエハからの発光
チップの取得数を相当減ずることになる。このため、発
光チップの価格が上昇するという問題があった。Therefore, the length of the short side required for arranging the above-described bonding pads is required to be approximately 300 μm in total, and the number of light emitting chips to be obtained from the wafer is considerably reduced. For this reason, there is a problem that the price of the light emitting chip increases.

【００３９】さらに、従来の発光チップをほぼ一直線状
に並べた発光装置を、光プリンタに使用する場合には、
各発光素子１ビットを正確に所定のピッチに納める必要
がある。したがって、隣接する各発光チップ同士の接続
部分でも、やはり各発光素子１ビットが連続的に正確に
所定のピッチとなっていなければならない。Further, when a conventional light emitting device in which light emitting chips are arranged substantially linearly is used for an optical printer,
One bit of each light emitting element needs to be accurately placed at a predetermined pitch. Therefore, also in the connection portion between adjacent light emitting chips, each light emitting element 1 bit must be continuously and accurately at a predetermined pitch.

【００４０】そこで、発光素子アレイの分解能が高くな
る（ＤＰＩの数字が大きくなる）と、各発光素子１ビッ
トの間隔は小さくなってしまう。つまりこれは、ある１
つの発光チップの配列方向の両端部では、一番端の発光
素子からチップ端部までの長さが極端に小さくなること
を意味する。例えば、３００，６００，１２００ＤＰＩ
では、前記長さはそれぞれの約２０，約１０，約５μｍ
となる。Therefore, when the resolution of the light emitting element array is increased (the number of DPI is increased), the interval between each light emitting element 1 bit is reduced. In other words, this is 1
At both ends in the arrangement direction of one light-emitting chip, the length from the light-emitting element at the end to the end of the chip becomes extremely small. For example, 300, 600, 1200 DPI
, The length is about 20, about 10, about 5 μm respectively
Becomes

【００４１】したがって、発光素子アレイの分解能が高
くなるにつれて、発光チップのウエハからの切り出し
は、切り出し代が小さくなることや、端部のチッピング
の問題等で、非常に困難になることになる。またこれ
は、歩留りを大きく下げる原因となっており、このた
め、発光チップの価格が上昇するという問題もあった。Therefore, as the resolution of the light emitting element array increases, it becomes more difficult to cut out the light emitting chips from the wafer due to a smaller cutting allowance and a problem of chipping at the end. In addition, this causes a great decrease in the yield, and therefore, there is a problem that the price of the light emitting chip increases.

【００４２】そこで本発明の目的は、以上述べたよう
に、発光チップの短辺方向の長さを小さくすることと、
発光チップのウエハからの切り出し代が小さいことや、
端部のチッピングの問題点を解決することにある。Accordingly, an object of the present invention is to reduce the length of the light emitting chip in the short side direction, as described above,
The cutting margin of the light emitting chip from the wafer is small,
It is to solve the problem of edge chipping.

【００４３】また本発明の他の目的は、自己走査型集積
化発光素子アレイが形成された発光チップの構造および
駆動方法を提供することにある。Another object of the present invention is to provide a self-scanning type integrated circuit.
It is an object of the present invention to provide a structure and a driving method of a light emitting chip on which a patterned light emitting element array is formed .

【００４４】本発明のさらの他の目的は、本発明の発光
チップを用いた発光装置、さらには光プリンタ装置を提
供することにある。Still another object of the present invention is to provide a light emitting device according to the present invention.
An object of the present invention is to provide a light emitting device using a chip and an optical printer device.

【００４５】[0045]

【課題を解決するための手段】本発明は前記従来の問題
点を解決するものであって、しきい電圧またはしきい電
流を外部からの光または電気的結合によって制御可能な
発光素子が複数個配列された自己走査型集積化発光素子
がチップ上に形成されており、複数本の配線のボンディ
ングパッドが、前記チップ上の前記発光素子の配列方向
の片端部あるいは両端部に形成されていることを特徴と
する発光チップである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and comprises a plurality of light-emitting elements capable of controlling a threshold voltage or a threshold current by external light or electric coupling. Arrayed self-scanning integrated light emitting devices
Is formed on the chip, and a bond
A lighting pad is formed on one end or both ends in the arrangement direction of the light emitting elements on the chip .

【００４６】ボンディングパッドの数は、例えば５個ま
たは４個とすることができるが、特に４個の場合には発
光素子の配列方法や、発光素子アレイまたはスイッチ素
子アレイの駆動方法が工夫される。発光素子の配列方法
としては、発光素子を２列の直線上に配列して、ジグザ
グ状に発光状態を転送し、書き込みには一方の直列上の
発光素子のみを用いる方法である。また、駆動方法とし
ては、初段の発光素子またはスイッチ素子の前段に分圧
回路を設け、電源電圧を変化させ、変化時の分圧電圧を
発光素子またはスイッチ素子の制御電極に印加し、しき
い電圧を制御して初段の発光素子またはスイッチ素子を
オン状態にする。これによりスタートパルスを不要に
し、そのためのボンディングパッドを省略することがで
きる。The number of bonding pads can be, for example, five or four. In the case of four in particular, a method of arranging light emitting elements and a method of driving a light emitting element array or a switch element array are devised. . As a method for arranging the light emitting elements, the light emitting elements are arranged on two straight lines, the light emitting state is transferred in a zigzag manner, and only one of the light emitting elements in series is used for writing. In addition, as a driving method, a voltage dividing circuit is provided in a stage preceding the light emitting element or the switching element in the first stage, the power supply voltage is changed, and the divided voltage at the time of the change is applied to the control electrode of the light emitting element or the switching element. The voltage is controlled to turn on the first-stage light-emitting element or switch element. This eliminates the need for a start pulse and eliminates the need for a bonding pad .

【００４７】さらに、前記集積化発光素子アレイが形成
されたチップを前記発光素子の配列方向に複数配置した
発光装置であって、前記発光装置は、前記チップが２列
の直線状で等間隔に配置されたチップ列をなし、前記２
つのチップ列は互いに略平行で、かつ千鳥状に配置され
ている発光装置である。Further, in the light emitting device, a plurality of chips on which the integrated light emitting element array is formed are arranged in the arrangement direction of the light emitting elements. Forming a row of arranged chips;
One chip row is a light emitting device arranged substantially in parallel with each other and in a staggered manner.

【００４８】またさらに、前記発光装置を用いた光プリ
ンタ装置において、前記２つのアレイ列に供給される印
刷情報は、前記２つのアレイチップ列における発光素子
の発光部分の間隔に相当する時間的ずれをもって、それ
ぞれの前記アレイ列に供給されている光プリンタ装置で
ある。Still further, in the optical printer using the light emitting device, the print information supplied to the two array rows may have a time lag corresponding to an interval between light emitting portions of the light emitting elements in the two array chip rows. And the optical printer device supplied to each of the array rows.

【００４９】すなわち、本発明者らの提案した従来の発
光チップは、取り出し電極の数を極めて少なくできるこ
とが特徴であったが、この少ない電極の取り出しのため
のボンディングパッドを発光素子アレイの短辺方向端部
に設けると、素子面積が増大してしまっていた。これを
解決するために、このパッドを長辺方向端部に設けるこ
とで、素子面積の増大を最低限にするものである。[0049] That is, the present inventors of the proposed conventional of the calling
The optical chip is characterized in that the number of extraction electrodes can be extremely reduced. However, if a bonding pad for extracting such a small number of electrodes is provided at an end in the short side direction of the light emitting element array, the element area increases. I was In order to solve this, the pad is provided at the end in the long-side direction to minimize the increase in the element area.

【００５０】しかし、この方法のみでは、光プリンタ装
置用の光源として使用することに不具合が生ずる。それ
は発光素子を一次元に配列し、発光の自己走査機能を実
現した半導体チップを複数個配列する際に、これらのチ
ップを直線状に一列に配列すると、ボンディングパッド
の部分に発光素子がないために、発光素子の並びが飛ん
でしまうからである。However, this method alone causes a problem in use as a light source for an optical printer device. The reason is that when arranging light emitting elements one-dimensionally and arranging a plurality of semiconductor chips that realize the self-scanning function of light emission, if these chips are arranged in a line in a straight line, there is no light emitting element at the bonding pad part This is because the arrangement of the light emitting elements jumps.

【００５１】そこで本発明では、さらにこれを解決する
ため、交互に２列以上でチップが千鳥状になるように配
列し、発光素子が配列方向に対して、すべて所定のピッ
チで並べられるようにしている。もちろんこのままで
は、配列方向については所定のピッチで全て発光素子が
並んでいるが、配列方向と垂直な方向については間隔が
開いていることになる。そこでこの間隔を発光素子の配
列ピッチの整数倍とし、かつこの整数に見合う分、印字
データをずらして供給することで、出来上りの印字のず
れを無くすることができる。なおこの構成において、さ
らに１つのロッドレンズアレイを用いて光プリンタを構
成する場合においては、この配列方向に対するずれ量
は、±０．２ｍｍ程度以下であることが望ましい。In the present invention, in order to further solve this problem, the chips are alternately arranged in two or more rows so as to form a staggered pattern, and the light emitting elements are all arranged at a predetermined pitch in the arrangement direction. ing. Of course, in this state, the light emitting elements are all arranged at a predetermined pitch in the arrangement direction, but are spaced apart in the direction perpendicular to the arrangement direction. Thus, the interval is set to an integral multiple of the arrangement pitch of the light emitting elements, and the print data is supplied by being shifted by an amount corresponding to the integer, thereby making it possible to eliminate the deviation of the finished print. In this configuration, when an optical printer is further configured using one rod lens array, it is desirable that the amount of displacement in the arrangement direction be about ± 0.2 mm or less.

【００５２】なお、上述したように発光チップを千鳥状
に配列することについては、ＬＥＤアレイを用いたもの
が、特開昭５７−４２０６０号公報や特開昭６３−１１
２１７２号公報に開示されている。As described above, the arrangement of the light emitting chips in a zigzag manner is described in Japanese Patent Application Laid-Open Nos. 57-42060 and 63-11.
No. 2172.

【００５３】[0053]

【発明の実施の形態】本発明が適用される光プリンタ装
置の構成について述べる。光プリンタ装置の原理図を図
５に示す。円筒形の感光ドラム５１の表面に、アモルフ
ァスＳｉ等の光導伝性を持つ材料（感光体）が作られて
いる。このドラムはプリントの速度で回転している。回
転しているドラムの感光体表面を、帯電器５７で一様に
帯電させる。そして、発光素子アレイ光プリントヘッド
５８で、印字するドットイメージの光を感光体上に照射
し、光の当たったところの帯電を中和する。続いて、現
像器５１０で感光体上の帯電状態にしたがって、トナー
を感光体上につける。そして、転写器５２でカセット５
１１中から送られてきた用紙５９上に、トナーを転写す
る。用紙は、定着器５３にて熱等を加えられ定着され、
スタッカ５４に送られる。一方、転写の終了したドラム
は、消去ランプ５５で帯電が全面にわたって中和され、
清掃器５６で残ったトナーが除去される。DESCRIPTION OF THE PREFERRED EMBODIMENTS The configuration of an optical printer to which the present invention is applied will be described. FIG. 5 shows a principle diagram of the optical printer device. A photoconductive material (photoconductor) such as amorphous Si is formed on the surface of the cylindrical photosensitive drum 51. This drum rotates at the speed of the print. The surface of the photoreceptor of the rotating drum is uniformly charged by the charger 57. Then, the light of the dot image to be printed is irradiated onto the photoreceptor by the light emitting element array optical print head 58 to neutralize the charge at the place where the light is applied. Subsequently, the developing unit 510 applies toner on the photoconductor in accordance with the charged state on the photoconductor. Then, the cassette 5 is transferred by the transfer device 52.
The toner is transferred onto the sheet 59 sent from inside the sheet 11. The paper is fixed by applying heat or the like in the fixing device 53,
It is sent to the stacker 54. On the other hand, the drum on which the transfer has been completed is neutralized over the entire surface by the erase lamp 55,
The remaining toner is removed by the cleaning device 56.

【００５４】本発明の発光チップおよび発光装置は、こ
のような光プリンタの光プリントヘッドに用いられるも
のであり、以下その実施例を説明する。なお、以下に示
す実施例は前述した本発明者らによって開示された自己
走査型集積化発光素子アレイおよび発光装置のうちの一
部のものに本発明を適用した例を示すものであり、本発
明はその他の自己走査型集積化発光素子アレイおよび発
光装置にも適用可能である。The light emitting chip and the light emitting device of the present invention are used for an optical print head of such an optical printer, and examples thereof will be described below. The embodiments described below show examples in which the present invention is applied to some of the self-scanning integrated light emitting element arrays and light emitting devices disclosed by the present inventors described above. The invention is also applicable to other self-scanning integrated light emitting element arrays and light emitting devices.

【００５５】[0055]

【実施例１】一実施例である発光チップの概略を図６に
示す。そして図６に示したチップの中の、スイッチ素子
および対応する発光素子の１ビットの断面概略図を図７
に示す。図７において、１はＮ形半導体基板、２１はＰ
形半導体層、２２はＮ形半導体層、２３はＰ形半導体
層、２４はＮ形半導体層である。１つの島に、対応する
結合用ダイオード，スイッチ素子，発光素子が形成され
ている。基板１は、基板裏面から接地されている。Embodiment 1 FIG. 6 schematically shows a light emitting chip which is one embodiment. FIG. 7 is a schematic cross-sectional view showing one bit of a switch element and a corresponding light emitting element in the chip shown in FIG.
Shown in In FIG. 7, 1 is an N-type semiconductor substrate, 21 is P
A semiconductor layer, 22 is an N-type semiconductor layer, 23 is a P-type semiconductor layer, and 24 is an N-type semiconductor layer. On one island, a corresponding coupling diode, switch element, and light emitting element are formed. The substrate 1 is grounded from the back surface of the substrate.

【００５６】図８に、図６に示した実施例のアレイの最
初の部分の等価回路を示す。図８の等価回路は、図３に
示されている等価回路と同じであり、したがって回路動
作は同じであるので、動作説明は省略する。FIG. 8 shows an equivalent circuit of the first part of the array of the embodiment shown in FIG. The equivalent circuit of FIG. 8 is the same as the equivalent circuit shown in FIG. 3, and therefore has the same circuit operation, and therefore, the description of the operation will be omitted.

【００５７】図６において、２１，２２はそれぞれ図７
におけるＰ形半導体層およびＮ形半導体層に相当する。
スイッチ素子Ｔ（ｉ）（ｉは番号を示す），結合用ダイ
オードＤ_i ，および発光素子Ｌ（ｉ）が１つの島の中に
形成されており、これが一列に並べられ、スイッチ素子
アレイおよび発光素子アレイを構成する。In FIG. 6, reference numerals 21 and 22 correspond to those in FIG.
Corresponds to the P-type semiconductor layer and the N-type semiconductor layer.
A switch element T (i) (i indicates a number), a coupling diode _Di , and a light-emitting element L (i) are formed in one island, which are arranged in a line, and a switch element array and a light-emitting element. Construct an element array.

【００５８】これらスイッチ素子アレイ，発光素子アレ
イは、１つの半導体基板上に、それぞれ１２８素子配列
され、矩形状の発光チップを形成している。図中、Ｘ方
向は発光チップの長辺方向を、Ｙ方向は発光チップの短
辺方向を示している。The switch element array and the light emitting element array are arranged on a single semiconductor substrate in 128 elements, respectively, to form a rectangular light emitting chip. In the figure, the X direction indicates the long side direction of the light emitting chip, and the Y direction indicates the short side direction of the light emitting chip.

【００５９】この実施例では、φ₁ ，φ_S の２個のボン
ディングパッドを、発光チップの長辺方向の一方の端部
に配置し、Ｖ_GK，φ₂ ，Ｓ_inのための３個のボンディン
グパッドを、発光チップの長辺方向の他方の端部に配置
する。この場合、６００ＤＰＩでは発光チップの長辺寸
法は約５．４ｍｍになる。１２８個のスイッチ素子（Ｔ
（１）〜Ｔ（１２８））および発光素子（Ｌ（１）〜Ｌ
（１２８））が、約４２．３μｍの等しいピッチで配列
されている。In this embodiment, two bonding pads φ ₁ and φ _S are arranged at one end in the long side direction of the light emitting chip, and three bonding pads for V _GK , φ ₂ and S _in are provided. A bonding pad is arranged at the other end in the long side direction of the light emitting chip. In this case, at 600 DPI, the long side dimension of the light emitting chip is about 5.4 mm. 128 switch elements (T
(1) to T (128)) and light emitting elements (L (1) to L (1) to L
(128)) are arranged at an equal pitch of about 42.3 μm.

【００６０】また、半導体ウエハから発光チップを例え
ばダイシングソーにて切断する際に、切断方向の結晶方
位によって、切断時の基板の割れ（通常、チッピングと
呼ばれる）が変化することが知られている。本実施例で
は、このチッピングが発光チップの長辺方向の辺で最小
となるように結晶方位を選択した。これにより、発光素
子と切断線との距離を最小にすることができ、さらにチ
ップの短辺方向の長さを狭くすることが可能となった。It is known that when a light emitting chip is cut from a semiconductor wafer by, for example, a dicing saw, cracks (usually called chipping) of the substrate at the time of cutting change depending on the crystal orientation in the cutting direction. . In the present embodiment, the crystal orientation was selected such that the chipping was minimized on the long side of the light emitting chip. As a result, the distance between the light emitting element and the cutting line can be minimized, and the length of the chip in the short side direction can be reduced.

【００６１】発明者等はその一例として、（１００）面
のＧａＡｓウエハ上に発光チップを作製した。その際、
（０１１）面が出るようにダイシングソーにより切断し
た。これは市販のＧａＡｓウエハでは、オリエンテーシ
ョンフラット（ＯＦ）の方向と、チップの長辺方向が平
行になっていることを意味する。この方向にチップを配
列することで、切断線と発光素子との距離を最小にする
ことができた。As an example, the inventors fabricated a light emitting chip on a (100) plane GaAs wafer. that time,
It was cut by a dicing saw so that the (011) plane was exposed. This means that in a commercially available GaAs wafer, the direction of the orientation flat (OF) and the long side direction of the chip are parallel. By arranging the chips in this direction, the distance between the cutting line and the light emitting element could be minimized.

【００６２】図６に示す実施例ではボンディングパッド
を両側に配置した場合を示しており、この場合の発光チ
ップの外形イメージを図９に示す。図中のＳＤＡはスイ
ッチ素子アレイを示し、ＬＭＡは発光素子アレイを示
す。φ_S ，φ₁ ，φ₂ ，Ｓ_in，Ｖ_GKはボンディングパッ
ドを示す。The embodiment shown in FIG. 6 shows a case where the bonding pads are arranged on both sides, and FIG. 9 shows an outline image of the light emitting chip in this case. In the figure, SDA indicates a switch element array, and LMA indicates a light emitting element array. φ _S , φ ₁ , φ ₂ , S _in , and V _GK indicate bonding pads.

【００６３】さて、図９に示す発光チップを直線状に一
列に並べただけでは、光プリンタに適用するための発光
装置を提供することはできないことはすでに述べたとお
りである。つまり、ボンディングパッドのスペースだ
け、発光素子の間隔が開いてしまい、この部分に印字情
報を出力することができないからである。As described above, it is not possible to provide a light emitting device applicable to an optical printer simply by arranging the light emitting chips shown in FIG. 9 in a straight line. That is, the space between the light emitting elements is widened by the space of the bonding pad, and print information cannot be output to this portion.

【００６４】これを解決する手段として、発光チップを
交互に（千鳥状に）配列する方法を説明する。図１０
に、発光チップを、Ｙ方向に交互にずらしてＸ方向に並
べた例を示す。図１０では、４０個の発光チップが、全
発光素子がＸ方向に所定のピッチで並ぶようにして、交
互に配列された例を示している。ＬＭＡ（１）〜ＬＭＡ
（４０）は、この４０個の発光チップの発光素子アレイ
部分を示している。ＬＭＡの番号の偶数番のチップと奇
数番のチップとは、図面上で上下を反転させて配置して
おり、すなわち互いに鏡像関係にあるように配置してい
る。これにより、それぞれの発光素子アレイ部分を、向
かい合って近接して配置できる。この偶数番号のＬＭＡ
と奇数番号のＬＭＡとのＹ方向のスペースをΔＹと表示
する。このΔＹは、十分小さく抑える必要がある。As a means for solving this problem, a method of arranging light emitting chips alternately (in a staggered manner) will be described. FIG.
2 shows an example in which light emitting chips are alternately shifted in the Y direction and arranged in the X direction. FIG. 10 shows an example in which 40 light emitting chips are alternately arranged such that all the light emitting elements are arranged at a predetermined pitch in the X direction. LMA (1)-LMA
(40) shows a light emitting element array portion of these 40 light emitting chips. The even-numbered chips and the odd-numbered chips of the LMA number are arranged upside down in the drawing, that is, arranged so as to be in a mirror image relationship with each other. Thereby, the respective light emitting element array portions can be arranged close to each other. This even numbered LMA
And the space in the Y direction between the LMA and the odd-numbered LMA is denoted by ΔY. This ΔY needs to be kept sufficiently small.

【００６５】日本板硝子（株）製セルフォック（登録商
標）レンズアレイのカタログによると、図１１に示すよ
うに、ロッドレンズアレイのセンターラインからのずれ
Δｙが、ロッドレンズの半径ｒ₀ を越えると急激にレン
ズアレイの光量ムラが増加する、と説明されている。こ
のことから、本発明におけるΔＹは２ｒ₀ 以内であるこ
とが望ましい。したがって、ロッドレンズ半径が０．３
ｍｍの場合では、ΔＹは０．６ｍｍ以内に納めればよい
ことになる。なお、ΔＹ＝２Δｙである。According to the catalog of Selfoc (registered trademark) lens array manufactured by Nippon Sheet Glass Co., Ltd., as shown in FIG. 11, when the deviation Δy from the center line of the rod lens array exceeds the radius r _{0 of the} rod lens, it suddenly increases. It is described that the light amount unevenness of the lens array increases. From this, it is desirable that ΔY in the present invention is within 2r ₀ . Therefore, if the rod lens radius is 0.3
In the case of mm, ΔY may be set within 0.6 mm. Note that ΔY = 2Δy.

【００６６】さて、この発光チップの接続部分を拡大し
たものを図１２に示す。図１２のΔＹは図１０のΔＹと
同じであり、発光素子の中心同士のＹ方向距離を表す。
またΔＸは、ＬＭＡ（奇数）の最後の発光素子の中心
と、ＬＭＡ（偶数）の最初の発光素子の中心のＸ方向の
位置ずれを表す。このΔＸは、発光素子の配列ピッチと
一致させる。すなわち、６００ＤＰＩ相当の配列ピッチ
であれば、このΔＸは約４２．３μｍであり、３００Ｄ
ＰＩであればこれは約８４．７μｍである。ΔＹは配列
ピッチの整数倍となるように選ぶ。すなわち、６００Ｄ
ＰＩであれば、約４２．３μｍの整数倍、３００ＤＰＩ
であれば８４．７μｍの整数倍である。発明者らは６０
０ＤＰＩの素子を製作したが、ΔＹとして４２．３μｍ
の２倍である８４．６μｍの場合について製作した。FIG. 12 shows an enlarged view of the connection portion of the light emitting chip. ΔY in FIG. 12 is the same as ΔY in FIG. 10 and represents the distance in the Y direction between the centers of the light emitting elements.
ΔX represents a displacement in the X direction between the center of the last light emitting element of LMA (odd number) and the center of the first light emitting element of LMA (even number). This ΔX is matched with the arrangement pitch of the light emitting elements. That is, if the arrangement pitch is equivalent to 600 DPI, ΔX is about 42.3 μm,
For PI this is about 84.7 μm. ΔY is selected to be an integral multiple of the arrangement pitch. That is, 600D
For PI, an integer multiple of about 42.3 μm, 300 DPI
Is an integral multiple of 84.7 μm. We have 60
An element of 0 DPI was manufactured, and as a ΔY, 42.3 μm
It was manufactured for the case of 84.6 μm which is twice as large as

【００６７】この発光チップを図１０のように配列し実
装基板に実装した発光装置を用いて、光プリンタ装置を
構成する場合、図１３のような構造になる。これは断面
図であるが、６１は発光チップが実装された実装基板を
示し、６２はこの発光素子からの光を感光ドラム６３の
表面に結像させるロッドレンズアレイを示す。６４はロ
ッドレンズアレイ６２と実装基板６１とをつなぎ止める
ハウジングを示している。このロッドレンズアレイは正
立実像を結ぶから、感光ドラム表面に実像が形成され
る。When an optical printer is constructed by using the light emitting devices in which the light emitting chips are arranged as shown in FIG. 10 and mounted on a mounting board, the structure becomes as shown in FIG. This is a cross-sectional view, in which reference numeral 61 denotes a mounting substrate on which a light emitting chip is mounted, and reference numeral 62 denotes a rod lens array that forms light from the light emitting element on the surface of the photosensitive drum 63. Reference numeral 64 denotes a housing for connecting the rod lens array 62 and the mounting substrate 61 to each other. Since this rod lens array forms an erect real image, a real image is formed on the surface of the photosensitive drum.

【００６８】さて光プリンタ装置の動作として、感光ド
ラム表面はその回転により、図１３に矢印で示す方向に
流れているとする。するとＬＭＡ（奇数）からの印字情
報は、ＬＭＡ（偶数）からの印字情報に比べて、時間的
に速いデータに相当している。発明者らが製作した光プ
リンタ装置では、ΔＹが８４．６μｍと発光素子配列ピ
ッチの２倍にしているので、ラインとしては２ライン分
速いデータということになる。したがって、ＬＭＡ（奇
数）とＬＭＡ（偶数）の載せる印字情報は、２ライン分
時間的差を持ったデータということになる。Ｘ方向では
データのずれは存在しないので、この方法で感光ドラム
表面に書き込まれた印字情報は、従来例と同じとなり、
問題なく印字することが可能となる。Now, as an operation of the optical printer device, it is assumed that the surface of the photosensitive drum flows in the direction indicated by the arrow in FIG. 13 due to its rotation. Then, the print information from the LMA (odd number) corresponds to data that is temporally faster than the print information from the LMA (even number). In the optical printer device manufactured by the inventors, .DELTA.Y is 84.6 .mu.m, which is twice the light emitting element arrangement pitch, so that data is faster by two lines. Therefore, the print information carried on the LMA (odd number) and the LMA (even number) is data having a time difference of two lines. Since there is no data shift in the X direction, the print information written on the photosensitive drum surface by this method is the same as the conventional example,
Printing can be performed without any problem.

【００６９】[0069]

【実施例２】図１４に別の光学ヘッドの実施例を示す。
これは図１０，図１２，図１３に示す実施例の、奇数番
号発光チップのみを直線状に配列したアレイ６５Ａおよ
び偶数番号発光チップのみを直線状に配列したアレイ６
５Ｂと、それぞれの光出力を感光ドラム６３の表面に結
像するロッドレンズアレイ６６Ａ，６６Ｂからなる。こ
の２つの発光チップからの出力を、感光ドラム６３表面
で同一直線上に並ぶように調整する。この構造にするこ
とで、実施例１で述べたものと全く同じ機能を持つこと
が可能となる。Embodiment 2 FIG. 14 shows another embodiment of the optical head.
This corresponds to the array 65A in which only the odd-numbered light emitting chips are linearly arranged and the array 6A in which only the even-numbered light emitting chips are linearly arranged, in the embodiment shown in FIGS.
5B and rod lens arrays 66A and 66B for forming respective light outputs on the surface of the photosensitive drum 63. The outputs from the two light emitting chips are adjusted so that they are aligned on the same straight line on the surface of the photosensitive drum 63. With this structure, it is possible to have exactly the same functions as those described in the first embodiment.

【００７０】[0070]

【実施例３】実施例１では、φ₁ ，φ_S の２個のボンデ
ィングパッドを、発光チップの長辺方向の一方の端部に
配置し、Ｖ_GK，φ₂ ，Ｓ_inのための３個のボンディング
パッドを、発光チップの長辺方向の他方の端部に配置し
ている。しかし、すべてのボンディングパッドを片方の
端部にのみ配置するようにしてもよい。Third Embodiment In the first embodiment, two bonding pads φ ₁ and φ _S are arranged at one end in the long side direction of the light emitting chip, and three bonding pads for V _GK , φ ₂ and S _in are provided. The bonding pads are arranged at the other end in the long side direction of the light emitting chip. However, all the bonding pads may be arranged only at one end.

【００７１】図１５は、Ｖ_GK，φ_S ，φ₁ ，φ₂ ，Ｓ_in
のすべてのボンディングパッドを、片端部に集めて配置
した実施例を示す。このような発光チップを、図１０の
ように、Ｙ方向に交互にずらしてＸ方向に並べて発光装
置を構成することができる。FIG. 15 shows V _GK , φ _S , φ ₁ , φ ₂ , S _in
In this example, all the bonding pads are arranged at one end. Such a light emitting chip can be arranged in the X direction by being alternately shifted in the Y direction as shown in FIG. 10 to constitute a light emitting device.

【００７２】また、このような発光装置を用いて、図１
３および図１４の光学ヘッドを構成することができる。Further, using such a light emitting device, FIG.
3 and FIG. 14 can be configured.

【００７３】[0073]

【実施例４】以上の実施例は、ボンディングパッドが５
個の例であった。しかし、矩形状の発光チップの短辺の
長さをさらに短くする、例えば２００μｍ程度にする
と、図６に示したように短辺方向の片端部に３個のボン
ディングパッドを並べることは不可能である。そこで本
実施例では、長辺方向両端部にそれぞれ２個のボンディ
ングパッドが設けられた構造とした。Embodiment 4 In the above embodiment, the number of bonding pads is five.
Were examples. However, if the length of the short side of the rectangular light emitting chip is further reduced, for example, to about 200 μm, it is impossible to arrange three bonding pads at one end in the short side direction as shown in FIG. is there. Therefore, in the present embodiment, a structure is provided in which two bonding pads are provided at both ends in the long side direction.

【００７４】図１６に、本実施例の発光チップの配置を
示す。図１７に、図１６に示した実施例の最初の部分の
等価回路図を示す。本実施例では、図６の実施例１の構
造において、負荷抵抗Ｒ_L1を、ダイオード３１と負荷抵
抗Ｒ_L1との直列回路で置き換え、ダイオード３１のカソ
ードを、抵抗３２を介して、アースパッド３３に接続す
る。そして、電源電圧Ｖ_GKのためのボンディングパッド
を、チップ長辺方向の左側端部に移し、スタートパルス
φ_S 用のボンディングパッドを削除した構造となってい
る。FIG. 16 shows the arrangement of the light emitting chips of this embodiment. FIG. 17 shows an equivalent circuit diagram of the first part of the embodiment shown in FIG. In this embodiment, in the structure of the first embodiment shown in FIG. 6, the load resistor _RL1 is replaced by a series circuit of a diode 31 and a load resistor _RL1, and the cathode of the diode 31 is connected via a resistor 32 to a ground pad 33. Connect to Then, the bonding pad for the power supply voltage V _GK, transferred to a left end portion of the chip long side direction, and has a start pulse φ deleting the bonding pads for the _S configuration.

【００７５】この構造では、ダイオード３１と抵抗３２
とは分圧回路を構成し、電源電圧Ｖ_GKを瞬間的に所定の
電圧にまで下げ、このとき分圧回路により分圧された電
圧でスイッチ素子Ｔ（１）のゲート電圧を設定し、この
ときに到来する転送クロックパルスにより、スイッチ素
子Ｔ（１）をオンする。すなわち、電源電圧Ｖ_GKを下げ
たときに、分圧回路で分圧された電圧をスタートパルス
として用いている。In this structure, the diode 31 and the resistor 32
Constitutes a voltage dividing circuit, instantaneously lowers the power supply voltage V _GK to a predetermined voltage, and at this time sets the gate voltage of the switch element T (1) with the voltage divided by the voltage dividing circuit. The switch element T (1) is turned on by the occasional transfer clock pulse. That is, when the power supply voltage V _GK is lowered, the voltage divided by the voltage dividing circuit is used as a start pulse.

【００７６】動作をさらに詳しく説明する。ダイオード
３１の順方向立上り電圧を約１Ｖとすると、転送が開始
する前のスイッチ素子Ｔ（１），Ｔ（２），Ｔ（３）・
・・のゲート電圧の分布は、図１８（ａ）のようにな
る。ただし、Ｖ_GK＝５Ｖとする。スイッチ素子Ｔ（１）
のゲート電圧は約４Ｖ、スイッチ素子Ｔ（２）以後のゲ
ート電圧はすべて５Ｖである。The operation will be described in more detail. Assuming that the forward rising voltage of the diode 31 is about 1 V, the switching elements T (1), T (2), T (3).
The distribution of the gate voltage is as shown in FIG. Note that V _GK = 5V. Switch element T (1)
Are about 4 V, and the gate voltages after the switch element T (2) are all 5 V.

【００７７】転送開始時に、図１９に示すようにＶ_GKを
５Ｖから１Ｖに下げると、図１８（ｂ）に示すようにス
イッチ素子Ｔ（１）のゲート電圧はほぼ０Ｖになる。ス
イッチ素子Ｔ（２）以後のゲート電圧はすべて１Ｖであ
る。[0077] At the start transfer, lowering the 1V to V _GK from 5V as shown in FIG. 19, the gate voltage of the switch element T (1) as shown in FIG. 18 (b) becomes substantially 0V. The gate voltages after the switch element T (2) are all 1V.

【００７８】スイッチ素子のオン電圧は、ゲート電圧＋
ＰＮ接合の拡散電位（約１Ｖ）で近似されるから、スイ
ッチ素子Ｔ（１）は転送クロックパルスφ₁ が１Ｖ以上
でオンする。図３の回路の動作で説明したように、通常
の転送動作におけるクロックパルスφ₁ ，φ₂ の電圧は
約２〜４Ｖであるが、転送スタート時のみクロックパル
スφ₁ を約１〜２に設定する。したがってクロックパル
スφ₁ でスイッチ素子Ｔ（１）がオンする。スイッチ素
子Ｔ（１）がオンするとすぐに、図１８に示すように電
源電圧Ｖ_GKを５Ｖに戻す。スイッチ素子Ｔ（１）がオン
状態でのスイッチ素子Ｔ（１）〜Ｔ（６）のゲート電圧
の分布を、図１８（ｃ）に示す。この状態で、次のクロ
ックφ₂ によりスイッチ素子Ｔ（２）がオンし、図１８
（ｃ）のゲート電圧分布が右へずれていく。以上の動作
を繰り返すことにより、スイッチ素子が順次オンしてい
く。The ON voltage of the switch element is equal to the gate voltage +
Since is approximated by a diffusion potential of PN junction (about 1V), the switch element T (1) is turned on by the transfer clock pulses phi ₁ is 1V or more. As described in the operation of the circuit of FIG. 3, the voltage of the clock pulses φ ₁ and φ ₂ in the normal transfer operation is about ₂ to 4 V, but the clock pulse φ ₁ is set to about 1 to 2 only at the start of the transfer. I do. Thus the switch element T (1) at the clock pulse phi ₁ is turned on. As soon as the switching element T (1) is turned on, the power supply voltage V _GK is returned to 5 V as shown in FIG. FIG. 18C shows the distribution of the gate voltage of the switch elements T (1) to T (6) when the switch element T (1) is on. In this state, the switching element T (2) is turned on by the next clock φ ₂ , and FIG.
The gate voltage distribution in (c) shifts to the right. By repeating the above operation, the switching elements are sequentially turned on.

【００７９】スイッチ素子がオンのとき、対応する発光
素子の書き込み信Ｓ_inがハイレベルになると発光素子が
発光状態になる。When the write signal S _in of the corresponding light-emitting element goes high when the switch element is on, the light-emitting element emits light.

【００８０】以上の実施例ではダイオード３１を１個と
したので、電源電圧Ｖ_GKを１Ｖに下げたとき、スイッチ
素子Ｔ（１）をオンさせるためのクロックパルスφ₁ の
電圧を、通常の転送動作時の電圧と異ならせなければな
らなかった。In the above embodiment, since one diode 31 is used, when the power supply voltage V _GK is reduced to 1 V, the voltage of the clock pulse φ ₁ for turning on the switch element T (1) is transferred to the normal transfer. It had to be different from the operating voltage.

【００８１】しかし、ダイオードを２個とすると、電源
電圧Ｖ_GKを２Ｖに下げると、スイッチ素子Ｔ（１）のゲ
ート電圧はほぼ０Ｖになり、スイッチ素子Ｔ（２）以後
のゲート電圧はすべて２Ｖである。したがって、通常転
送時のクロックパルスφ₁ （電圧約２〜４Ｖ）で、スイ
ッチ素子Ｔ（１）のみオンさせることができる。However, when the number of diodes is two, if the power supply voltage V _GK is reduced to 2 V, the gate voltage of the switching element T (1) becomes almost 0 V, and the gate voltages after the switching element T (2) are all 2V. It is. Therefore, only the switch element T (1) can be turned on by the clock pulse φ ₁ (voltage of about 2 to 4 V) during normal transfer.

【００８２】また、電源電圧Ｖ_GKの値に応じて、ダイオ
ードの個数を適宜増やすことができる。Further, the number of diodes can be appropriately increased according to the value of power supply voltage V _GK .

【００８３】また、ダイオードを用いずに、図２０の等
価回路に示すように、分圧回路を２個の抵抗３５，３６
により構成することもできる。Also, without using a diode, as shown in an equivalent circuit of FIG.
Can also be configured.

【００８４】本実施例によれば、ボンディングパッド
は、φ₁ ，φ₂ ，Ｖ_GK，Ｓ_inの４個であり、発光チップ
の長辺方向両側に２個ずつ設置するので、短辺の長さを
２０μｍ程度というように、実施例１の発光チップに比
べてさらに短くすることが可能となる。According to the present embodiment, there are four bonding pads φ ₁ , φ ₂ , V _GK , and S _in , and _two bonding pads are provided on both sides of the light emitting chip in the long side direction. The length can be further reduced to about 20 μm as compared with the light emitting chip of the first embodiment.

【００８５】なお、本実施例の発光チップを交互に配列
する方法は、実施例１と同様である。また本発明の発光
チップを実施例２において説明した光学ヘッドに用いる
こともできる。The method for alternately arranging the light emitting chips of this embodiment is the same as that of the first embodiment. Further, the light emitting chip of the present invention can be used for the optical head described in the second embodiment.

【００８６】[0086]

【実施例５】同じく、発光チップのボンディングパッド
の個数を４個にすることのできる発光チップの構成を図
２１に、アレイの最初の部分の等価回路を図２２に示
す。この発光素子アレイは、Ｌ（１），Ｌ（２），Ｌ
（３）・・・を、２本の直線Ｑ１，Ｑ２上に１個おきに
ジグザグ状に配列している。すなわち図２２に示すよう
に、発光素子Ｌ（１），Ｌ（３），Ｌ（５）・・・が第
１の直線Ｑ１上に、発光素子Ｌ（２），Ｌ（４），Ｌ
（６）・・・が第２の直線Ｑ２上に配列されている。第
１の直線上の発光素子は、第１のクロックパルスφ₁ の
ラインに接続され、第２の直線上の発光素子は、第２の
クロックパルスφ₂ のラインに接続されている。そし
て、第２の直線Ｑ２上に配列されている発光素子を書き
込み用として用い、第１の直線Ｑ１上に配列されている
発光素子は転送用のスイッチ素子として用いる。転送用
の発光素子もオン時には発光するが、これは書き込みに
不必要な光であるので外部へ出ないように遮光されてい
る。本実施例では、クロックパルスラインの金属で遮光
する。Embodiment 5 Similarly, FIG. 21 shows the structure of a light emitting chip capable of reducing the number of bonding pads of the light emitting chip to four, and FIG. 22 shows an equivalent circuit of the first part of the array. This light emitting element array has L (1), L (2), L
(3) are arranged in a zigzag pattern every other line on the two straight lines Q1 and Q2. That is, as shown in FIG. 22, the light emitting elements L (1), L (3), L (5)... Are arranged on the first straight line Q1 and the light emitting elements L (2), L (4), L (4).
(6) are arranged on the second straight line Q2. The light emitting elements on the first straight line are connected to the line of the _first clock pulse φ1, and the light emitting elements on the second straight line are connected to the line of the _second clock pulse φ2. The light emitting elements arranged on the second straight line Q2 are used for writing, and the light emitting elements arranged on the first straight line Q1 are used as transfer switching elements. The light-emitting element for transfer also emits light when turned on, but this light is unnecessary for writing and is shielded so as not to go outside. In this embodiment, the light is shielded by the metal of the clock pulse line.

【００８７】転送用クロックパルスφ₁ は、デューティ
比を小さくし、転送用の発光素子の発光強度を極力抑え
るようにする。他方の転送用クロックパルスφ₂ は、ハ
イレベル部分が、クロックパルスφ₁ のハイレベル部分
にわずかに重なるように選定される。The transfer clock pulse φ ₁ reduces the duty ratio and suppresses the light emission intensity of the transfer light emitting element as much as possible. Transfer clock pulses phi ₂ of the other, a high level portion is chosen to overlap slightly the high level portion of the clock pulses phi _1.

【００８８】このような転送クロックパルスφ₁ ，φ₂
で発光素子を駆動することにより、発光素子をＬ
（１），Ｌ（２），Ｌ（３）・・・の順でジグザグ状に
順次発光させることができる。書き込みには、発光素子
Ｌ（２），Ｌ（４），Ｌ（６）・・・の発光が寄与す
る。Such transfer clock pulses φ ₁ , φ ₂
By driving the light emitting element with
(1), L (2), L (3)... Can be sequentially emitted in a zigzag manner. The light emission of the light emitting elements L (2), L (4), L (6),... Contributes to the writing.

【００８９】このような構造の発光素子アレイが作製さ
れた発光チップは、ボンディングパッドφ₁ ，φ₂ ，Ｖ
_GK，φ_S の４個であり、チップの長辺方向の一方の端部
にはボンディングパッドφ_S ，φ₁ が設置され、他方の
端部にはボンディングパッドＶ_GK，φ₂ が設置される。
したがって、実施例４の発光チップと同様に、チップの
短辺の長さを２００μｍ程度と短くすることができる。The light emitting chip on which the light emitting element array having such a structure is manufactured has bonding pads φ ₁ , φ ₂ , V
_GK, a four phi _S, at one end of the long side of the chip is installed bonding pad phi _S, phi ₁ is the bonding pads V _GK, phi ₂ is installed at the other end .
Therefore, similarly to the light emitting chip of the fourth embodiment, the length of the short side of the chip can be reduced to about 200 μm.

【００９０】また本実施例のジグザグ転送方式の発光素
子アレイは、次のような利点をも有している。すなわ
ち、発光素子を１つの直線上に配列した従来のアレイで
は、１つおきに２種類のクロックパルスφ₁ ，φ₂ で駆
動されるので、クロックパルスのデューティ比の差によ
り発光出力にバラツキが生じる。しかし、本実施例の構
成によれば、書き込み用の発光素子は、同じクロックパ
ルスφ₂ で駆動されるので、書き込み用の発光素子に発
光出力バラツキが生じることはない。Further, the light emitting element array of the zigzag transfer system according to the present embodiment also has the following advantages. That is, in the conventional array in which the light emitting elements are arranged on one straight line, every other one is driven by two types of clock pulses φ ₁ and φ ₂ , so that the light emission output varies due to the difference in the duty ratio of the clock pulses. Occurs. However, according to the configuration of the present embodiment, the light-emitting element for writing, are driven by the same clock pulse phi _2, never light output variation in the light-emitting element for writing.

【００９１】なお、本実施例の発光チップをチップを交
互に配列する方法は、実施例１と同様である。また本発
明の発光チップを実施例２において説明した光学ヘッド
に用いることもできる。The method of arranging the light emitting chips of this embodiment alternately is the same as that of the first embodiment. Further, the light emitting chip of the present invention can be used for the optical head described in the second embodiment.

【００９２】[0092]

【発明の効果】以上述べてきたようにボンディングパッ
ドを発光素子アレイの長辺方向の端部に配置し、さらに
は、分圧回路を設けることによって、スタートパルス用
のボンディングパッドを省略することにより、短辺長を
狭くすることができ、発光チップのウエハからの取得数
を増大せしめることが可能となる。As described above, the bonding pads are arranged at the ends of the light emitting element array in the long side direction, and the voltage dividing circuit is provided, so that the bonding pads for the start pulse are omitted. In addition, the short side length can be reduced, and the number of light emitting chips obtained from the wafer can be increased.

【００９３】さらにこの発光チップを用いた発光装置で
は、発光チップを２列千鳥状に配列することによって、
発光チップのウエハからの切り出し代が小さいことや端
部のチッピングの問題点を解決することができる。ま
た、発光素子部の両端部にあったワイヤボンディングを
片端部に集めることが可能となり、ワイヤボンディング
を設けるのに必要な短辺の長さを殆ど無くすることが可
能となる。このことからコスト低減が可能となる。Further, in the light emitting device using this light emitting chip , by arranging the light emitting chips in two rows in a staggered manner,
It is possible to solve the problem that the cutting margin of the light emitting chip from the wafer is small and the problem of chipping of the end portion. Further, the wire bonding at both ends of the light emitting element portion can be collected at one end, and the length of the short side required for providing the wire bonding can be almost eliminated. This allows cost reduction.

【００９４】また本発明による発光装置は光プリンタ装
置等へ応用でき、これらの機器の性能向上や低価格化に
大きく寄与することができる。Further, the light emitting device according to the present invention can be applied to an optical printer device and the like, and can greatly contribute to improvement of the performance and cost reduction of these devices.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来の自己走査型集積化発光素子アレイの概略
平面図である。FIG. 1 is a schematic plan view of a conventional self-scanning integrated light emitting element array.

【図２】図１のＸ−Ｘ′ライン断面図である。FIG. 2 is a sectional view taken along line XX ′ of FIG. 1;

【図３】図１の自己走査型集積化発光素子アレイの等価
回路図である。FIG. 3 is an equivalent circuit diagram of the self-scanning integrated light emitting element array of FIG. 1;

【図４】従来の発光チップの配置を示す図である。FIG. 4 is a diagram showing an arrangement of a conventional light emitting chip.

【図５】光プリンタ装置を説明する図である。FIG. 5 is a diagram illustrating an optical printer device.

【図６】本発明による発光チップの構成の一例を示す平
面図である。FIG. 6 is a plan view illustrating an example of a configuration of a light emitting chip according to the present invention.

【図７】図６中のスイッチ素子および対応する発光素子
の１ビットの断面概略図である。FIG. 7 is a schematic cross-sectional view of one bit of a switch element and a corresponding light-emitting element in FIG. 6;

【図８】図６に示した発光チップの最初の部分の等価回
路を示す図である。FIG. 8 is a diagram showing an equivalent circuit of a first portion of the light emitting chip shown in FIG.

【図９】スイッチ素子アレイと発光素子アレイとからな
る集積化発光素子アレイの全体を示す図である。FIG. 9 is a diagram showing an entire integrated light emitting element array including a switch element array and a light emitting element array.

【図１０】集積化発光素子アレイを２列千鳥状に配列し
た発光装置を示す図である。FIG. 10 is a diagram showing a light emitting device in which integrated light emitting element arrays are arranged in a two-row staggered pattern.

【図１１】セルフォックレンズアレイカタログより、ロ
ッドレンズアレイのセンターラインからのずれΔｙと光
量ムラの関係を説明する図である。FIG. 11 is a diagram illustrating the relationship between the deviation Δy from the center line of the rod lens array and the light amount unevenness according to the SELFOC lens array catalog.

【図１２】図１０の接続部分を拡大した図である。FIG. 12 is an enlarged view of a connection part of FIG. 10;

【図１３】集積化発光素子アレイを２列千鳥状に配列し
た発光装置を用いた光学ヘッドを示す図である。FIG. 13 is a diagram showing an optical head using a light emitting device in which integrated light emitting element arrays are arranged in two rows in a staggered manner.

【図１４】本発明による別の光学ヘッドを示す図であ
る。FIG. 14 is a diagram showing another optical head according to the present invention.

【図１５】ボンディングパッドを片端部のみに形成した
本発明による発光チップを示す平面図である。FIG. 15 is a plan view showing a light emitting chip according to the present invention in which bonding pads are formed only at one end.

【図１６】本発明による発光チップの構成の他の例を示
す平面図である。FIG. 16 is a plan view showing another example of the configuration of the light emitting chip according to the present invention.

【図１７】図１６に示した発光チップの最初の部分の等
価回路を示す図である。FIG. 17 is a diagram showing an equivalent circuit of a first portion of the light emitting chip shown in FIG.

【図１８】図１６の実施例の動作を説明するための波形
図である。FIG. 18 is a waveform chart for explaining the operation of the embodiment in FIG.

【図１９】図１６の実施例の動作を説明するための波形
図である。FIG. 19 is a waveform chart for explaining the operation of the embodiment in FIG. 16;

【図２０】図１６の実施例の変形例の等価回路を示す図
である。FIG. 20 is a diagram showing an equivalent circuit of a modification of the embodiment in FIG.

【図２１】本発明による発光チップの構成の他の例を示
す平面図である。FIG. 21 is a plan view showing another example of the configuration of the light emitting chip according to the present invention.

【図２２】図２１に示した発光チップの最初の部分の等
価回路を示す図である。FIG. 22 is a diagram illustrating an equivalent circuit of a first portion of the light emitting chip illustrated in FIG. 21;

【符号の説明】[Explanation of symbols]

１ Ｎ形基板 ２１ Ｐ形層 ２２ Ｎ形層 ２３ Ｐ形層 ３１ ダイオード ３２，３５，３６ 抵抗 ４１，４２，４４，４５ 配線 ５１ 感光ドラム ６１，６５Ａ，６５Ｂ 集積化発光素子アレイ実装基板 ６２，６６Ａ，６６Ｂ ロッドレンズアレイ ６４ ハウジング DESCRIPTION OF SYMBOLS 1 N-type board 21 P-type layer 22 N-type layer 23 P-type layer 31 Diode 32,35,36 Resistance 41,42,44,45 Wiring 51 Photosensitive drum 61,65A, 65B Integrated light emitting element array mounting substrate 62,66A , 66B rod lens array 64 housing

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−169569（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 2/45 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-3-169569 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) B41J 2/45

Claims (15)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】しきい電圧またはしきい電流を外部からの
光によって制御可能な発光素子が複数個配列され、各発
光素子から発生する光の少なくとも一部が各発光素子近
傍の他の発光素子に入射するように配置構成されてお
り、各発光素子の発光を制御する電極に、電圧あるいは
電流を印加するための複数本の配線が接続された自己走
査型集積化発光素子アレイが形成された発光チップであ
って、 前記複数本の配線のためのボンディングパッドが、前記
チップ上の前記発光素子の配列方向の片端部あるいは両
端部であって、前記自己走査型集積化発光素子アレイが
形成されている領域外に形成されていることを特徴とす
る発光チップ。1. A light-emitting element in which a threshold voltage or a threshold current can be controlled by external light, a plurality of light-emitting elements are arranged, and at least a part of light generated from each light-emitting element is another light-emitting element near each light-emitting element. A self-scanning integrated light-emitting element array was formed, in which a plurality of wires for applying a voltage or a current were connected to electrodes for controlling light emission of each light-emitting element . Light emitting chip
Thus, the bonding pads for the plurality of wirings are at one end or both ends in the arrangement direction of the light emitting elements on the chip, and the self-scanning integrated light emitting element array is
A light-emitting chip formed outside a region where the light-emitting chip is formed. 【請求項２】しきい電圧またはしきい電流を外部から制
御するための電極を有する発光素子が複数個配列され、
各発光素子の前記制御電極がその近傍に位置する少なく
とも１つの発光素子の制御電極に、直接に、あるいは電
気抵抗または電気的に一方向性を有する電気素子を介し
て接続され、前記制御電極に負荷抵抗を介して電源電圧
が接続され、前記複数個の発光素子のうちの初段の発光
素子の制御電極に、走査開始用の電圧または電流を印加
するための１本の配線が接続され、各発光素子の発光を
制御する電極に、電圧あるいは電流を印加するための複
数本の配線が接続された自己走査型集積化発光素子アレ
イが形成された発光チップであって、 前記電源電圧のためのボンディングパッドと、前記１本
の配線のためのボンディングパッドと、前記複数本の配
線のためのボンディングパッドとが、前記チップ上の前
記発光素子の配列方向の片端部あるいは両端部であっ
て、前記自己走査型集積化発光素子アレイが形成されて
いる領域外に形成されていることを特徴とする発光チッ
プ。A plurality of light emitting elements having electrodes for externally controlling a threshold voltage or a threshold current are arranged;
The control electrode of each light emitting element is connected to the control electrode of at least one light emitting element located in the vicinity thereof, directly or through an electric element having electric resistance or electric unidirectionality, and is connected to the control electrode. A power supply voltage is connected via a load resistor, and a single electrode for applying a voltage or current for starting scanning is connected to a control electrode of a first-stage light emitting element of the plurality of light emitting elements. An electrode for controlling light emission of the light-emitting element, a light- emitting chip formed with a self-scanning integrated light-emitting element array in which a plurality of wirings for applying a voltage or a current are connected , and the bonding pad, the bonding pad for the one wiring, and the bonding pads for the plurality of wirings, there one end portion in the array direction of the light emitting element on the chip I met both ends
The self-scanning integrated light emitting element array is formed
Light emitting chip formed outside the region
H. 【請求項３】スイッチング動作のためのしきい電圧また
はしきい電流を外部から制御するための第１の制御電極
を有するスイッチ素子が複数個配列され、各スイッチ素
子の第１の制御電極がその近傍に位置する少なくとも１
つのスイッチ素子の第１の制御電極に、直接に、あるい
は電気抵抗または電気的に一方向性を有する電気素子を
介して接続され、前記第１の制御電極が負荷抵抗を介し
て電源電圧が接続され、前記複数個のスイッチ素子のう
ちの初段のスイッチ素子の第１の制御電極に、走査開始
用の電圧または電流を印加するための１本の配線が接続
され、各スイッチ素子のスイッチング動作を制御する電
極に、電圧あるいは電流を印加するための複数本の配線
が配置接続された自己走査スイッチ素子アレイと、 発光動作のためのしきい電圧またはしきい電流を外部か
ら制御するための第２の制御電極を有する発光素子が複
数個配列され、各発光素子に発光のための電流を印加す
る配線が設けられた発光素子アレイとを備え、 前記スイッチ素子アレイの各第１の制御電極と前記発光
素子アレイの各第２の制御電極とが、電気的手段にて接
続された自己走査型集積化発光素子アレイが形成された
発光チップであって、 前記電源電圧のためのボンディングパッドと、前記１本
の配線のためのボンディングパッドと、前記複数本の配
線のためのボンディングパッドと、前記電流を印加する
配線のためのボンディングパッドとが、前記チップ上の
前記スイッチ素子および発光素子の配列方向の片端部あ
るいは両端部であって、前記自己走査型集積化発光素子
アレイが形成されている領域外に形成されていることを
特徴とする発光チップ。3. A switch element having a plurality of first control electrodes for externally controlling a threshold voltage or a threshold current for a switching operation is arranged, and the first control electrode of each switch element is connected to the switch element. At least one located in the vicinity
The first control electrode of one of the switching elements is connected directly or through an electric element having electric resistance or electric unidirectionality, and the first control electrode is connected to a power supply voltage through a load resistance. A single line for applying a voltage or a current for starting scanning is connected to the first control electrode of the first-stage switch element of the plurality of switch elements, and the switching operation of each switch element is performed. A self-scanning switch element array in which a plurality of wirings for applying a voltage or a current are arranged and connected to an electrode to be controlled; and a second for externally controlling a threshold voltage or a threshold current for a light emitting operation. A light emitting element array in which a plurality of light emitting elements having control electrodes are arranged, and a wiring for applying a current for light emission to each light emitting element is provided. First control electrode and the respective second control electrode of the light emitting element array, a self-scanning type integrated light emitting device array connected by electrical means are formed
A light emitting chip, comprising: a bonding pad for the power supply voltage; a bonding pad for the one wiring; a bonding pad for the plurality of wirings; and a bonding for a wiring for applying the current. A pad being one end or both ends in the arrangement direction of the switch element and the light emitting element on the chip , wherein the self-scanning integrated light emitting element
A light-emitting chip formed outside an area where an array is formed . 【請求項４】請求項２に記載された発光チップであっ
て、 前記複数個の発光素子は、２本の略平行な直線上に順次
交互に配列され、順次交互に発光状態となるように駆動
され、一方の直線上の発光素子のみ書き込みに用いられ
る発光チップ。4. The light emitting chip according to claim 2,
The plurality of light emitting elements are sequentially arranged alternately on two substantially parallel straight lines, and are driven so as to emit light sequentially and alternately, and only the light emitting elements on one straight line are used for writing.
Light emitting chip . 【請求項５】しきい電圧またはしきい電流を外部から制
御するための電極を有する発光素子が複数個配列され、
各発光素子の前記制御電極がその近傍に位置する少なく
とも１つの発光素子の制御電極に、電気抵抗または電気
的に一方向性を有する電気素子を介して接続され、前記
制御電極に負荷抵抗を介して電源電圧が接続され、各発
光素子の発光を制御する電極に、電圧あるいは電流を印
加するための複数本の配線が配置接続された自己走査発
光素子アレイと、 前記配列された複数個の発光素子のうちの初段の発光素
子の第１の制御電極に負荷抵抗を介して接続された、電
源電圧を分圧する分圧回路と、 を備えた自己走査型集積化発光素子アレイが形成された
発光チップであって、 前記電源電圧のためのボンディングパッドと、前記複数
本の配線のためのボンディングパッドとが、前記チップ
上の前記発光素子の配列方向の片端部あるいは両端部で
あって、前記自己走査型集積化発光素子アレイが形成さ
れている領域外に形成されていることを特徴とする発光
チップ。5. A plurality of light emitting elements having electrodes for externally controlling a threshold voltage or a threshold current are arranged,
The control electrode of each light emitting element is connected to a control electrode of at least one light emitting element located in the vicinity thereof via an electric resistance or an electric element having electric unidirectionality, and is connected to the control electrode via a load resistance. A self-scanning light-emitting element array in which a plurality of wirings for applying a voltage or a current are arranged and connected to an electrode for controlling light emission of each light-emitting element; A self-scanning integrated light emitting element array comprising: a voltage dividing circuit connected to a first control electrode of a light emitting element in a first stage of the elements via a load resistor for dividing a power supply voltage ;
A light-emitting chip, the bonding pads for the power supply voltage, wherein the bonding pads for the plurality of wires, one end portion in the array direction of the light emitting element on the chip or at both ends
The self-scanning integrated light emitting element array is formed.
Emission, characterized in that it is formed outside a region that is
Chips . 【請求項６】スイッチング動作のためのしきい電圧また
はしきい電流を外部から制御するための第１の制御電極
を有するスイッチ素子が複数個配列され、各スイッチ素
子の第１の制御電極がその近傍に位置する少なくとも１
つのスイッチ素子の第１の制御電極に、電気抵抗または
電気的に一方向性を有する電気素子を介して接続され、
前記第１の制御電極に負荷抵抗を介して電源電圧が接続
され、各スイッチ素子のスイッチング動作を制御する電
極に、電圧あるいは電流を印加するための複数本の配線
が配置接続された自己走査スイッチ素子アレイと、 前記配列された複数個のスイッチ素子のうちの初段のス
イッチ素子の第１の制御電極に負荷抵抗を介して接続さ
れた、電源電圧を分圧する分圧回路と、 発光動作のためのしきい電圧またはしきい電流を外部か
ら制御するための第２の制御電極を有する発光素子が複
数個配列され、各発光素子に発光のための電流を印加す
る配線が設けられた発光素子アレイとを備え、 前記スイッチ素子アレイの各第１の制御電極と前記発光
素子アレイの各第２の制御電極とが、電気的手段にて接
続された自己走査型集積化発光素子アレイが形成された
発光チップであって、 前記電源電圧のためのボンディングパッドと、前記複数
本の配線のためのボンディングパッドと、前記電流を印
加する配線のためのボンディングパッドとが、前記チッ
プ上の前記発光素子の配列方向の片端部あるいは両端部
であって、前記自己走査型集積化発光素子アレイが形成
されている領域外に形成されていることを特徴とする発
光チップ。6. A plurality of switch elements each having a first control electrode for externally controlling a threshold voltage or a threshold current for a switching operation, and the first control electrode of each switch element is connected to the switch element. At least one located in the vicinity
Connected to a first control electrode of one of the switch elements via an electric element having electric resistance or electric unidirectionality;
A self-scanning switch in which a power supply voltage is connected to the first control electrode via a load resistor, and a plurality of wirings for applying a voltage or a current are arranged and connected to an electrode for controlling a switching operation of each switch element. An element array, a voltage dividing circuit connected to a first control electrode of a first-stage switch element of the plurality of arranged switch elements via a load resistor, and dividing a power supply voltage; A light-emitting element array in which a plurality of light-emitting elements having a second control electrode for externally controlling a threshold voltage or a threshold current are arranged, and a wiring for applying a current for light emission to each light-emitting element is provided. with the door, and the second control electrode of the light emitting element array and the first control electrode of the switching element array, a self-scanning integrated light emitting device array connected by electrical means Made the
A light emitting chip, wherein a bonding pad for the power supply voltage, a bonding pad for the plurality of wirings, and a bonding pad for a wiring for applying the current, the bonding pad of the light emitting element on the chip; One end or both ends in the array direction
Forming the self-scanning integrated light emitting element array
Originating, characterized in that it is formed outside a region that is
Optical chip . 【請求項７】複数個の発光チップが２列の直線状に等間
隔に配置された発光チップ列をなし、前記２つの発光チ
ップ列は互いに平行で、かつ千鳥状に配置されている発
光装置において、 前記発光チップは、請求項１から６のいずれかに記載さ
れた発光チップである 発光装置。7. A plurality of light emitting chips are equally spaced in two rows.
Forming a row of light emitting chips spaced apart from each other;
The rows of taps are parallel to each other and are arranged in a zigzag pattern.
In an optical device, the light-emitting chip is defined in any one of claims 1 to 6.
Light-emitting device as a light-emitting chip . 【請求項８】請求項７に記載された発光装置において、 前記２つの発光チップ列における各発光チップは、前記
発光素子の発光部分の配列ピッチの整数倍の間隔で配置
されている発光装置。8. The light-emitting device according to claim 7, wherein each light- emitting chip in said two light-emitting chip rows is arranged at intervals of an integral multiple of an arrangement pitch of light-emitting portions of said light-emitting elements. 【請求項９】請求項７に記載された発光装置において、 前記発光チップにおける各素子および配線の配置や形状
は、前記２つの発光チップ列どうしの発光チップにおい
て、互いに鏡像関係にある発光装置。In the light emitting device according to claim 9 according to claim 7, the arrangement and shape of each element and the wiring in the light-emitting chip, the at two light emitting chips of the light emitting chip sequence to each other, the light emitting device are mirror images of each other. 【請求項１０】請求項７に記載された発光装置におい
て、 前記全ての発光チップにおける各素子および配線の配置
や形状は同一形状であり、それぞれの前記２つの発光チ
ップ列が発光素子部分を相対して配置されている発光装
置。10. The light-emitting device according to claim 7, wherein the arrangement and the shape of each element and wiring in all the light-emitting chips are the same, and the two light- emitting chip rows are respectively provided. Is a light emitting device in which the light emitting element portions are arranged facing each other. 【請求項１１】請求項７から１０のいずれかに記載され
た発光装置を用いた光プリンタ装置であって、 前記２つの発光チップ列に供給される印刷情報は、前記
一方の発光チップ列における発光素子の発光部分と、前
記他方の発光チップ列における発光素子の発光部分との
間隔に相当する時間的ずれをもって、それぞれの前記発
光チップ列に供給される光プリンタ装置。11. An optical printer using the light-emitting device according to claim 7, wherein print information supplied to the two light-emitting chip arrays includes the print information supplied to the one light-emitting chip array. with a light emitting portion of the light emitting element, a time lag corresponding to the distance between the light emitting portion of the light emitting elements in the other light-emitting chip sequence, each of the calling
An optical printer device supplied to an optical chip array. 【請求項１２】請求項７から１０のいずれかに記載され
た発光装置と、１つのロッドレンズアレイとを備える光
プリンタ装置であって、 前記一方の発光チップ列における発光素子の発光部分
と、前記他方の発光チップ列における発光素子の発光部
分との間隔は、前記ロッドレンズの半径より小さい光プ
リンタ装置。12. An optical printer device comprising: the light emitting device according to claim 7; and one rod lens array, wherein: a light emitting portion of a light emitting element in the one light emitting chip row; An optical printer device wherein an interval between the other light emitting chip row and a light emitting portion of a light emitting element is smaller than a radius of the rod lens. 【請求項１３】請求項１２に記載された光プリンタ装置
において、 前記２つの発光チップ列における発光素子の発光部分の
前記間隔は、０．２ｍｍ以内である光プリンタ装置。13. The optical printer device according to claim 12, wherein the distance between the light emitting portions of the light emitting elements in the two light emitting chip rows is within 0.2 mm. 【請求項１４】請求項５に記載された自己走査型集積化
発光素子アレイの駆動方法であって、 電源電圧を所定期間，所定電圧に変化させ、前記分圧回
路により分圧された電圧が、前記初段の発光素子のしき
い電圧を、初段の発光素子がオンするように設定する自
己走査型集積化発光素子アレイの駆動方法。14. A method for driving a self-scanning integrated light emitting element array according to claim 5, wherein a power supply voltage is changed to a predetermined voltage for a predetermined period, and the voltage divided by said voltage dividing circuit is changed. A method for driving a self-scanning integrated light emitting element array, wherein the threshold voltage of the first light emitting element is set so that the first light emitting element is turned on. 【請求項１５】請求項６に記載された自己走査型集積化
発光素子アレイの駆動方法であって、 電源電圧を所定期間，所定電圧に変化させ、前記分圧回
路により分圧された電圧が、前記初段のスイッチ素子の
しきい電圧を、初段のスイッチ素子がオンするように設
定する自己走査型集積化発光素子アレイの駆動方法。15. The method of driving a self-scanning integrated light emitting element array according to claim 6, wherein a power supply voltage is changed to a predetermined voltage for a predetermined period, and the voltage divided by said voltage dividing circuit is changed. A method for driving a self-scanning integrated light emitting element array, wherein a threshold voltage of the first-stage switch element is set so that the first-stage switch element is turned on.