JP2004079878A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of preventing negative resistance, softer dielectric strength, and increase in a leak current when a MOS bipolar element is turnd on. <P>SOLUTION: The semiconductor device has a 2nd conductivity base layer 102 formed on a 1st main surface of a 1st conductivity semiconductor substrate 101, a gate electrode 105 formed in the 2nd conductivity base layer 102, a 1st conductivity emitter layer 107 formed on the surface of the 2nd conductivity base layer 102, a 1st conductivity field stop layer 109 and a 1st conductivity leak stop layer 110 formed in the 1st conductivity semiconductor substrate 101, a 2nd conductivity collector layer 111 formed in contact with the 1st conductivity leak stop layer 110, a 1st main electrode 108 formed on the 1st conductivity emitter layer 107 and 2nd conductivity base layer 102, and a 2nd main electrode 112 formed on the 2nd conductivity collector layer. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体装置に係り、特にＩＧＢＴなどのパワーデバイスに関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善について注力されている。特に高耐圧化、高電流化という点では、３００Ｖ程度以上の耐圧を有する絶縁ゲート型半導体装置としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）が用いられている。ＩＧＢＴは、パワーＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えており、インバータなどの電力変換装置やスイッチング電源等に多く利用されている。ＩＧＢＴのゲート構造としては、平板状に形成されているプレーナ構造と、埋め込み形成されているトレンチ構造とがある。
【０００３】
図２０に従来の電力用半導体装置として、トレンチ構造を有するＩＧＢＴを示す。Ｎ型半導体基板２００１の第１主面にＰ型ベース層２００２が形成されており、前記Ｐ型ベース層２００２から前記Ｎ型半導体基板にまで達する溝２００３が形成されている。前記溝２００３にはゲート絶縁膜２００４が形成され、前記ゲート絶縁膜２００４に接するようゲート電極２００５が埋め込まれている。前記ゲート電極２００５上には、層間絶縁膜２００６が形成されている。前記Ｐ型ベース層２００２の表面領域には、前記溝２００３の側壁に接するよう、高不純物濃度のＮ型エミッタ層２００７が形成されている。
【０００４】
前記Ｐ型ベース層２００２及び前記Ｎ型エミッタ層２００７上に、前記Ｐ型ベース層２００２及び前記Ｎ型エミッタ層２００７にコンタクトするよう、エミッタ電極２００８が形成されている。前記ゲート電極２００５は、上に前記層間絶縁膜２００６が形成されているため、前記エミッタ電極２００８とは接していない。前記したＮ型半導体基板２００１、Ｐ型ベース層２００２、ゲート絶縁膜２００４、ゲート電極２００５及びＮ型エミッタ層２００７によって、ＭＯＳＦＥＴが形成されている。すなわち、前記Ｐ型ベース層２００２の前記溝２００３の側壁にチャネルが形成され、Ｎ型エミッタ層２００７からＮ型半導体基板２００１に電子を注入する。
【０００５】
一方、前記Ｎ型半導体基板２００１の第２主面には、Ｎ型バッファ層（フィールドストップ層）２００９が形成されている。前記Ｎ型半導体基板２００１の第２主面側には、Ｐ型コレクタ層２０１０とコレクタ電極２０１１が形成されている。ここで、Ｐ型コレクタ層は、比較的、高不純物濃度で形成し、Ｐ型コレクタ層及びフィールドストップ層を約２μｍ以下の厚さで形成している。
【０００６】
図２１に第２主面側の不純物濃度である、前記Ｐ型コレクタ層２０１０、前記Ｎ型フィールドストップ層２００９及び前記Ｎ型半導体基板２００１の不純物濃度分布の模式図を示す。縦軸は濃度、横軸は深さ（矢印の方向が第１主面側）である。
【０００７】
上記ＩＧＢＴの動作について説明する。前記コレクタ電極２０１１に正の電圧が印加され、前記エミッタ電極２００８に負の電圧が印加されているとき、前記エミッタ電極２００８より正となる正の電圧が前記ゲート電極２００５に印加されると、前記Ｐ型ベース層２００２の前記ゲート電極２００５に接した表面がＮ型に反転し、反転層が形成される。電子はＮ型エミッタ層２００６から、前記反転層を通ってＮ型半導体基板２００１に注入され、前記Ｐ型コレクタ層２０１０に達する。これによってＮ型フィールドストップ層２００９を介して前記Ｎ型半導体基板２００１と前記Ｐ型コレクタ層２０１０が順バイアスされ、正孔が前記Ｐ型コレクタ層２０１０から前記Ｎ型半導体基板２００１に注入される。このように、前記Ｎ型半導体基板２００１に電子と正孔の両方が注入され、前記Ｎ型半導体基板２００１で電導率変調が起こってオン電圧が低減される。すなわち、素子が導通状態になる。
【０００８】
一方、ターンオフするには、前記ゲート電極２００５に前記エミッタ電極２００８に対して負の電圧を印加する。これにより、ゲート電極２００５に接したＰ型ベース層２００２に形成されていた反転層が消失して、電子注入が停止する。
一方、前記Ｎ型半導体基板２００１に蓄積されていた正孔は、その一部が前記Ｐ型ベース層２００２を介してエミッタ電極に排出され、残りの正孔が電子と再結合して消滅し、素子はターンオフする。
【０００９】
また、前記コレクタ電極２０１１に正の電圧が印加され、前記エミッタ電極２００６と前記ゲート電極２００５に０Ｖを印加すると、前記Ｐ型ベース層２００２と前記Ｎ型半導体基板２００１の接合部分から空乏層が伸び、素子は逆阻止状態となる。パンチスルー型と言われるＩＧＢＴでは、前記Ｎ型フィールドストップ層２００９を形成し、電界を低減することによって空乏層が前記Ｐ型コレクタ層に達するのを防ぎ、耐圧を保持する。（ノンパンチスルー型と言われるＩＧＢＴでは、厚いＮ型半導体基板を用いて、空乏層が前記Ｐ型コレクタ層に達するのを防ぎ、耐圧を保持する。）　この種の半導体装置として、特表２００１−５０１３８２号公報（公知文献）に記載された半導体装置が知られている。
【００１０】
【発明が解決しようとする課題】
Ｐ型コレクタ層に接して、フィールドストップ層を形成すると、ターンオフ時の正孔の注入を抑制することができ、ターンオフ損失を低減することができる。
しかし一方で、所望の耐圧よりも小さい電圧でリーク電流が増大する、耐圧のソフト化が生じるという問題がある。ここで、耐圧のソフト化とは、耐圧の立ち上がりが緩やかになり、耐圧の低下が生じる現象である
また、このリーク電流を抑えるためにフィールドストップ層の濃度を高く形成すると、ターンオン時に負性抵抗が生じて、オン電圧が上昇するという問題がある。
【００１１】
本発明は上記問題点を解決すべくなされたもので、ターンオン時に生じる負性抵抗、耐圧のソフト化、リーク電流の増大を防ぐことが可能となる半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置は、第１導電型半導体基板と、
前記第１導電型半導体基板の第１主面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に形成された第１導電型エミッタ層と、
前記第２導電型ベース層に接するよう形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接するよう形成されたゲート電極と、
前記第１導電型半導体基板内に形成された第１導電型フィールドストップ層と、前記第１導電型半導体基板の第２主面に形成された第２導電型コレクタ層と、
前記第１導電型フィールドストップ層と前記第２導電型コレクタ層の間に設けられ、少なくとも前記第２導電型コレクタ層に接するように形成された第１導電型リークストップ層と、
前記第１導電型エミッタ層及び前記第２導電型ベース層上に形成された第１主電極と、
前記第２導電型コレクタ層に形成された第２主電極と、
を具備したことを特徴とする。
【００１３】
また、上記した目的を達成するための本発明の半導体装置は、第１導電型半導体基板と、
前記第１導電型半導体基板の第１主面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に形成された第１導電型エミッタ層と、
前記第２導電型ベース層に接するよう形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接するよう形成されたゲート電極と、
前記第１導電型半導体基板内に形成された第１導電型フィールドストップ層と、前記第１導電型半導体基板の第２主面に形成された前記第２導電型コレクタ層と、
前記第１導電型フィールドストップ層と前記第２導電型コレクタ層の間に設けられ、両方の層に接するように形成された第１導電型リークストップ層と、
前記第１導電型エミッタ層及び前記第２導電型ベース層上に形成された第１主電極と、
前記第２導電型コレクタ層に形成された第２主電極と、
を具備したことを特徴とする。
【００１４】
また、上記した目的を達成するための本発明の半導体装置の製造方法は、第１導電型半導体基板の第１主面に第２導電型ベース層を形成する工程と、
前記第２導電型ベース層に接するようゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するようゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記第２導電型ベース層の表面領域に、第１導電型の不純物を導入することによって、第１導電型エミッタ層を形成する工程と、
前記第１導電型半導体基板の第２主面に第１導電型の不純物を導入することによって、前記第１導電型半導体基板内にフィールドストップ層を形成する工程と、前記第１導電型半導体基板の第２主面に第１導電型の不純物を導入することによって、前記第１導電型フィールドストップ層よりも第２主面側に第１導電型リークストップ層を形成する工程と、
前記第１導電型半導体基板の第２主面に第２導電型の不純物を導入することによって、前記第１導電型リークストップ層に接するよう前記第２導電型コレクタ層を形成する工程と、
前記第１導電型エミッタ層及び前記第２導電型ベース層上に第１主電極を形成する工程と、
前記第２導電型コレクタ層に第２主電極を形成する工程と、
を具備したことを特徴とする。
【００１５】
また、上記した目的を達成するための本発明の半導体装置の製造方法は、第１導電型半導体基板の第１主面によって第２導電型ベース層を形成する工程と、
前記第２導電型ベース層に接するようゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するようゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記第２導電型ベース層の表面領域に、第１導電型の不純物を導入することによって、第１導電型エミッタ層を形成する工程と、
前記第１導電型半導体基板の第２主面に第１導電型の不純物を導入することによって、前記第１導電型半導体基板内に、第２主面側から順に第１導電型リークストップ層及び第１導電型フィールドストップ層を形成する工程と、
前記第１導電型半導体基板の第２主面に第２導電型の不純物を導入することによって、前記第１導電型リークストップ層に接するよう前記第２導電型コレクタ層を形成する工程と、
前記第１導電型エミッタ層及び前記第２導電型ベース層上に第１主電極を形成する工程と、
前記第２導電型コレクタ層に第２主電極を形成する工程と、
を具備したことを特徴とする。
【００１６】
本発明の半導体装置及びその製造方法によれば、第２導電型コレクタ層側に、逆阻止状態における空乏層の伸びを低減する第１導電型フィールドストップ層及びリーク電流の増大を低減する第１導電型リークストップ層を形成することによって、ターンオン時に生じる負性抵抗、耐圧のソフト化、リーク電流の増大を防ぐことができる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るトレンチＩＧＢＴの要部断面図である。
【００１８】
図１に示すように、Ｎ型半導体基板１０１の第１主面にＰ型ベース層１０２が形成されており、前記Ｐ型ベース層１０２から前記Ｎ型半導体基板にまで達する溝１０３が形成されている。前記溝１０３にはゲート絶縁膜１０４が形成され、前記ゲート絶縁膜１０４に接するようゲート電極１０５が埋め込まれている。前記ゲート電極１０５上には、層間絶縁膜１０６が形成されている。前記Ｐ型ベース層１０２の表面領域には、前記溝１０３の側壁に接するよう、高不純物濃度のＮ型エミッタ層１０７が形成されている。
【００１９】
前記Ｐ型ベース層１０２及び前記Ｎ型エミッタ層１０７上に、前記Ｐ型ベース層１０２及び前記Ｎ型エミッタ層１０７にコンタクトするよう、エミッタ電極１０８が形成されている。前記ゲート電極１０５は、上に前記層間絶縁膜１０６が形成されているため、前記エミッタ電極１０８とは接していない。ここで、前記ゲート電極１０５上に形成されている前記層間絶縁膜１０６は、前記溝１０３に埋め込まれていてもよい。このように形成することによって、前記エミッタ電極１０８を形成する際に、前記Ｐ型ベース層１０２及び前記Ｎ型エミッタ層１０７にコンタクトするためのコンタクトホールを形成する必要がなく、前記ゲート電極１０５間の距離が短い場合であっても、前記エミッタ電極１０８を容易に形成することができる。
【００２０】
前記したＮ型半導体基板１０１、Ｐ型ベース層１０２、ゲート絶縁膜１０４、ゲート電極１０５及びＮ型エミッタ層１０７によって、ＭＯＳＦＥＴが形成されている。すなわち、前記Ｐ型ベース層１０２の前記溝１０３の側壁にチャネルが形成され、Ｎ型エミッタ層１０７からＮ型半導体基板１０１に電子を注入する。
【００２１】
一方、前記Ｎ型半導体基板１０１の第２主面には、Ｎ型フィールドストップ層１０９及びＮ型リークストップ層１１０が形成されている。前記Ｎ型リークストップ層１１０は、前記Ｎ型フィールドストップ層１０９よりも第２主面側に形成されている。前記Ｎ型半導体基板１０１の第２主面側には、前記Ｎ型リークストップ層１１０に接するよう、Ｐ型コレクタ層１１１とコレクタ電極１１２が形成されている。
【００２２】
上記ＩＧＢＴの動作について説明する。前記コレクタ電極１１２に正の電圧が印加され、前記エミッタ電極１０８に負の電圧が印加されているとき、前記エミッタ電極１０８より正となる正の電圧が前記ゲート電極１０５に印加されると、前記Ｐ型ベース層１０２の前記ゲート電極１０５に接した表面がＮ型に反転し、反転層が形成される。電子はＮ型エミッタ層１０６から、前記反転層を通ってＮ型半導体基板１０１に注入され、前記Ｐ型コレクタ層１１１に達する。これによってＮ型リークストップ層１１０、Ｎ型フィールドストップ層１０９を介して前記Ｎ型半導体基板１０１と前記Ｐ型コレクタ層１１１が順バイアスされ、正孔が前記Ｐ型コレクタ層１１１から前記Ｎ型半導体基板１０１に注入される。このように、前記Ｎ型半導体基板１０１に電子と正孔の両方が注入され、前記Ｎ型半導体基板１０１で電導率変調が起こってオン電圧が低減される。すなわち、素子が導通状態になる。
【００２３】
一方、ターンオフするには、前記ゲート電極１０５に前記エミッタ電極１０８に対して負の電圧を印加する。これにより、ゲート電極１０５に接したＰ型ベース層１０２に形成されていた反転層が消失して、電子注入が停止する。一方、前記Ｎ型半導体基板１０１に蓄積されていた正孔は、その一部が前記Ｐ型ベース層１０２を介してエミッタ電極に排出され、残りの正孔が電子と再結合して消滅し、素子はターンオフする。
【００２４】
また、前記コレクタ電極１１２に正の電圧が印加し、前記エミッタ電極１０８と前記ゲート電極１０５に接地電位を印加すると、前記Ｐ型ベース層１０２と前記Ｎ型半導体基板１０１の接合部分から空乏層が伸び、素子は逆阻止状態となる。
【００２５】
図２に、第２主面側の不純物濃度分布である、前記Ｐ型コレクタ層１１１、前記Ｎ型リークストップ層１１０、前記Ｎ型フィールドストップ層１０９及び前記Ｎ型半導体基板１０１の不純物濃度分布の模式図を示す。縦軸は濃度、横軸は深さ（矢印の方向が第１主面側）である。深さに対して濃度を積分した値がドーズ量となる。前記Ｎ型リークストップ層１１０と前記Ｎ型フィールドストップ層１０９は、それぞれピークを有し、独立した分布で形成されている。ここで、図３、図４に示すように、前記Ｎ型リークストップ層１１０と前記Ｎ型フィールドストップ層１０９は離れて形成されていてもよい。前記Ｎ型半導体基板１０１は、前記Ｎ型リークストップ層１１０及び前記Ｎ型フィールドストップ層１０９と比較して、低濃度で形成されている。
【００２６】
前記Ｎ型フィールドストップ層１０９のドーズ量の求め方を以下に述べる。前記Ｎ型フィールドストップ層１０９のドーズ量は、主に前記Ｎ型半導体基板１０１の濃度等によって決まる。なお、ここでは、ドーズ量とは実効的なドーズ量であり、例えば、広がり抵抗（Ｓｐｒｅａｄｉｎｇ　Ｒｅｓｉｓｔａｎｃｅ）測定法、あるいは、ホール効果を利用したホール測定法などから見積もることができる。また、実験結果から、比較的低い温度（４００℃から５００℃程度）の熱アニ−ルによる活性化方法において得られる実効的なドーズ量は、二次イオン質量分析（ＳＩＭＳ　；　Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）方法により得られるドーズ量の３０％程度であることが分かっている。
【００２７】
まず、Ｎ型半導体基板１０１の厚さと濃度（比抵抗）を選択する。必要な厚さ（下限）は、一般的に約１００Ｖの耐圧を確保するために、約１０μｍの厚さが必要であり、好ましくは、さらにその約１０％〜３０％を加えた厚さが必要である。例えば、６００Ｖの耐圧を確保するためには、約６０μｍの厚さが必要であり、好ましくは、さらにその約１０％〜３０％の厚さを加えた６５μｍ〜８０μｍ程度である。また、ある電圧に対して、前記Ｐ型ベース層１０２の電荷を中性にするために必要なＮ型層の総電荷量を求め、ある厚さを有するＮ型半導体基板を選択したときの、臨界電界から制限される濃度（上限）が決定される。つまり、前記Ｎ型半導体基板１０１の厚さと濃度（比抵抗）は、所望の耐圧に応じて制限される厚さの下限と濃度の上限の範囲で決定される。
【００２８】
続いて、前記Ｎ型半導体基板１０１の厚さと濃度が決定されると、前記Ｎ型半導体基板１０１の総電荷量が求まる。耐圧を保持するために必要な前記Ｎ型層の総電荷量からこのＮ型半導体基板１０１の総電荷量を引いた電荷量がフィールドストップ層に必要な電荷量であるため、この電荷量をドーズ量に換算することによって、フィールドストップ層のドーズ量を求めることができる。具体的には、以下のように求めることができる。
【００２９】
電圧Ｖを印加したとき、Ｎ型層の単位長さあたりの電荷量ｑＶ［ｃｍ−１］は、ノンパンチスルー型デバイスを仮定したときの空乏層幅をＷｄｌ［ｃｍ］、Ｎ型半導体基板の濃度をＮ［ｃｍ−３］とすると、ｑＶ＝ＮＷｄｌ ２で表される。空乏層幅Ｗｄｌは、耐圧ＶとＮ型半導体基板の濃度Ｎを考慮することによって、計算され、次式のような式（１）で表すことができる。
Ｗｄｌ＝（２ｋεＶ／ｑＮ）１／２　　　　　　　　　　　　　（１）
（ｋ：ボルツマン定数、ε：シリコンの誘電率、Ｖ：電圧、ｑ：電荷素量、Ｎ：Ｎ型半導体基板の濃度）
また、Ｎ型半導体基板をＩ層とする。Ｉ層とは、ドリフト層であり、Ｎ型フィールドストップ層とＮ型ベース層間のＮ型半導体基板の領域である。ここでは、Ｎ型フィールドストップ層上のＮ型半導体基板を示している。Ｉ層の単位長さあたりの電荷量ｑＶＩ［ｃｍ−１］は、Ｉ層の厚さをＷＩ［ｃｍ］とすると、同様に、ｑＶＩ＝ＮＷＩ ２で表される。フィールドストップ層として必要な単位長さあたりの電荷量ｑＦＳ［ｃｍ−１］は、ｑＶ−ｑＶＩであり、ｑＦＳ＝Ｎ（Ｗｄｌ−ＷＩ）（Ｗｄｌ＋ＷＩ）で表される。よって、フィールドストップ層のドーズ量ＱＦＳは次式のような式（２）で表される。
ＱＦＳ＝ｑＦＳ／（Ｗｄｌ＋ＷＩ）＝Ｎ（Ｗｄｌ−ＷＩ）　　　　　　　（２）
（ｑＦＳ：フィールドストップ層の単位長さあたりの電荷量、Ｗｄｌ：空乏層幅、Ｗ
Ｉ：Ｉ層の厚さ、Ｎ：Ｎ型半導体基板の濃度）
図５に、前記Ｎ型半導体基板１０１の濃度Ｎ（横軸）と前記Ｎ型フィールドストップ層１０９のドーズ量ＱＦＳ（縦軸）の関係を示す。前記Ｐ型ベース層１０２の電荷を中性にするために必要な電荷中性条件を満たすよう、理論的に計算して求めたグラフである。ここで、前記Ｎ型半導体基板１０１の厚さＷＩは約６０μｍであり、耐圧Ｖは約６００Ｖである。グラフの曲線上のドーズ量は、所望の耐圧を保持するために必要な最低限のドーズ量であり、斜線の領域であれば、逆バイアスが印加されたときに前記Ｎ型半導体基板１０１と前記Ｐ型ベース層１０２との接合部分から伸びる空乏層を、前記Ｎ型フィールドストップ層１０９で低減することが可能となる。
【００３０】
例えば、前記Ｎ型半導体基板１０１の不純物濃度が４×１０１３ｃｍ−３（比抵抗１００Ω・ｃｍ）の場合、前記Ｎ型フィールドストップ層１０９のドーズ量は、４×１０１１ｃｍ−２以上であれば、耐圧を保持することができる。ここで、フィールドストップ層は、電界を阻止する機能を有していればよく、１×１０１２ｃｍ−２以下、好ましくは６×１０１１ｃｍ−２以下のドーズ量がよい。前記したように、フィールドストップ層のドーズ量が多いと、ターンオン時に負性抵抗が生じてオンしにくくなるなどの問題が生じる。前記Ｎ型フィールドストップ層１０９の厚さは特に限定されない。
【００３１】
次に、前記Ｎ型リークストップ層１１０のドーズ量と厚さの求め方を以下に述べる。前記Ｎ型リークストップ層１１０のドーズ量と厚さは、主に前記Ｐ型コレクタ層のドーズ量等によって決まる。
【００３２】
前記Ｎ型リークストップ層のドーズ量と厚さは、以下のようにバイポーラトランジスタの電流利得の理論をＩＧＢＴに応用することによって、次式のような式（３）を求めることができる。
ＱＬＳ／ＱＣ＝［４８１−４８０ｃｏｓｈ（ＷＬＳ／６０）］／［２１９４ｓｉｎｈ（ＷＬＳ／６０）］　　　　（３）
（ＱＬＳ：前記Ｎ型リークストップ層１１０のドーズ量、ＱＣ：前記Ｐ型コレクタ層１１１のドーズ量、ＷＬＳ［μｍ］：前記Ｎ型リークストップ層１１０の厚さ）
式（３）のパラメータは、実験とシミュレーションから求めた値である。前記Ｎ型リークストップ層１１０と前記Ｐ型コレクタ層１１１のドーズ量の比が決まれば、必要な前記Ｎ型リークストップ層１１０の厚さが求まる。前記Ｎ型リークストップ層１１０と前記Ｐ型コレクタ層１１１のドーズ量の比は、１以下であれば、負性抵抗の問題は生じない。前記Ｐ型コレクタ層１１１の厚さは、０．１μｍ〜２μｍ程度に薄く形成することが可能である。不純物濃度を調整して所定のドーズ量を確保することによって、厚さを１μｍ以下に形成し、さらに小型化をはかることも可能である。
【００３３】
図６に、前記Ｎ型リークストップ層１１０のドーズ量ＱＬＳと前記Ｐ型コレクタ層１１１のドーズ量ＱＣの比（横軸）と前記Ｎ型リークストップ層１１０の厚さＷＬＳ（縦軸）の関係を示す。グラフ曲線上は、前記Ｎ型リークストップ層１１０と前記Ｐ型コレクタ層１１１のドーズ量比がある値であるときの、所望とする電圧（耐圧）でのリーク電流の増大を防ぐために必要な前記Ｎ型リークストップ層１１０の厚さを示している。斜線の領域であれば、リーク電流の増大は生じない。前記Ｎ型リークストップ層１１０と前記Ｐ型コレクタ層１１１のドーズ量比ＱＬＳ／ＱＣが小さくなるにしたがって、前記Ｎ型リークストップ層１１０についてある程度の厚さが必要となることが分かる。
【００３４】
前記Ｎ型リークストップ層１１０と前記Ｐ型コレクタ層１１１のドーズ量比が０．０１≦ＱＬＳ／ＱＣ≦０．２のデバイスでは、スイッチングなどの電気特性の性能がよく、製造工程などの、実用性の点でも優れており、特に有効である。
ドーズ量の比から求まる最低限必要な前記Ｎ型リークストップ層１１０の厚さが約０．３μｍ以上４μｍ以下である場合（０．０１≦ＱＬＳ／ＱＣ≦０．２）には、最低限必要となるその厚さで形成する方が好ましい。
【００３５】
例えば、前記Ｐ型コレクタ層１１１のドーズ量を１×１０１４ｃｍ−２、前記Ｎ型リークストップ層を２×１０１３ｃｍ−２とすれば、ドーズ量比は０．２である。よって、前記Ｎ型リークストップ層１１０の厚さは、０．３μｍ程度であれば、リーク電流の増大を防ぐことができる。
【００３６】
以上のように、前記Ｎ型半導体基板１０１の第２主面側に形成された前記Ｎ型フィールドストップ層１０９、前記Ｎ型リークストップ層１１０及び前記Ｐ型コレクタ層１１１の実効的なドーズ量と厚さを決定することによって、ターンオン時に生じる負性抵抗、リーク電流の増大を防ぐことができる。
【００３７】
図７は、デバイスシミュレーション結果である。耐圧は６００Ｖを想定しＮ型半導体基板は、厚さが５０μｍ、不純物濃度が１×１０１３ｃｍ−３である。グラフの曲線Ａは、第２主面側から、Ｐ型コレクタ層／リークストップ層／フィールドストップ層／Ｎ型半導体基板の構造を有したデバイスである。Ｐ型コレクタ層の厚さは１μｍ、実効的なドーズ量は１×１０１３ｃｍ−２であり、リークストップ層の厚さは０．５μｍ、実効的なドーズ量は１．０５×１０１２ｃｍ−２である。フィールドストップ層の厚さは１μｍ、実効的なドーズ量は２．３１×１０１１ｃｍ−２である。また、グラフの曲線Ｂは、第２主面側から、Ｐ型コレクタ層／フィールドストップ層／Ｎ型半導体基板の構造を有したデバイスであり、リークストップ層が形成されていない他は、グラフの曲線Ａのデバイスと同じ構造である。Ｐ型コレクタ層の厚さは１μｍ、実効的なドーズ量は１×１０１３ｃｍ−２であり、フィールドストップ層の厚さは１μｍ、実効的なドーズ量は２．３１×１０１１ｃｍ−２である。また、グラフの曲線Ｃは、第２主面側から、フィールドストップ層／Ｎ型半導体基板の構造を有したデバイスであり、さらにＰ型コレクタ層が形成されていない他は、グラフの曲線Ｂのデバイスと同じ構造である。フィールドストップ層の厚さは１μｍ、実効的なドーズ量は２．３１×１０１１ｃｍ−２である。
【００３８】
図７に示すように、グラフの曲線Ａのデバイスはフィールドストップ層及びリークストップ層が機能し、６００Ｖの耐圧を保持することができるということが分かる。グラフの曲線Ｂのデバイスは、リークストップ層が形成されていないため、リーク電流が増大し、耐圧を保持することができないことが分かる。また、グラフの曲線Ｃのデバイスは、グラフの曲線Ａのデバイスと同じ結果であり、パンチスルーすることなく６００Ｖの耐圧を保持することができることが分かる。
グラフの曲線Ｃのデバイスは、Ｐ型コレクタ層が形成されておらず、このシミュレーション結果から、フィールドストップ層によって空乏層の伸びを低減することができるかどうか知ることができる。したがって、空乏層の伸びを低減するフィールドストップ層のみでは、特性のよいデバイスを製造することができないため、フィールドストップ層及びリークストップ層の２層を形成する必要があることが分かる。
【００３９】
以下に、本実施の形態に記載された半導体装置の製造方法の一例について述べる。耐圧は例えば６００Ｖとする。
【００４０】
図８に示すように、比抵抗が４０Ω・ｃｍ程度であり例えば、６００μｍの厚さのＮ型半導体基板８０１の第１主面にＰ型ベース層８０２を形成する。前記Ｎ型半導体基板８０１の濃度は、約１×１０１４ｃｍ−３である。次に、前記Ｐ型ベース層８０２から前記Ｎ型半導体基板８０１にまで達する溝８０３を形成する。前記溝８０３にはゲート絶縁膜８０４を形成し、前記ゲート絶縁膜８０４に接するよう、ゲート電極８０５を埋め込む。前記ゲート電極８０５上にパターニングした層間絶縁膜８０６を形成し、前記Ｐ型ベース層８０２の表面領域には、前記溝８０３の側壁に接するよう、高不純物濃度のＮ型エミッタ層８０７を選択的に形成する。前記Ｐ型ベース層８０２及び前記Ｎ型エミッタ層８０７上に、前記Ｐ型ベース層８０２及び前記Ｎ型エミッタ層８０７にコンタクトするよう、エミッタ電極８０８が形成されている。前記ゲート電極８０５は、上に前記層間絶縁膜８０６が形成されているため、前記エミッタ電極８０８とは接していない。
【００４１】
次に図９に示すように、前記Ｎ型半導体基板８０１を第１主面の裏面である第２主面から、耐圧６００Ｖを保持するために必要な約６０μｍの厚さになるまで研削する。研削は砥石等によって行われる。
【００４２】
次に図１０に示すように、前記Ｎ型半導体基板８０１の第２主面から例えば５００ｋｅＶ程度の加速エネルギーでリン、砒素、アンチモンなどのＮ型不純物をイオン注入し、実効的なドーズ量が５×１０１１ｃｍ−２程度となるようなＮ型フィールドストップ層８０９を形成する。前記Ｎ型フィールドストップ層８０９の厚さは例えば、０．４μｍである。
【００４３】
次に図１１に示すように、例えば３００ｋｅＶ程度の加速エネルギーでリン、砒素、アンチモンなどのＮ型不純物をイオン注入し、実効的なドーズ量が１×１０１２ｃｍ−２程度、厚さが０．６μｍ程度となるようなＮ型リークストップ層８１０を形成する。このとき、加速エネルギー等の条件を適宜選択することによって、図３、図４のデバイス構造及び不純物濃度分布を得ることも可能である。例えば、前記フィールドストップ層８０９をイオン注入する際の加速エネルギーを大きくすることによって、前記Ｎ型半導体基板８０１内に深く形成することができ、このような構造を得ることができる。ここで、Ｐ型コレクタ層８１１のドーズ量は１×１０１３ｃｍ−２とする。
【００４４】
次に図１２に示すように、例えば３０ｋｅＶ程度の加速エネルギーでボロン、インジウムなどのＰ型不純物をイオン注入し、実効的なドーズ量が１×１０１３ｃｍ−２程度、厚さが１μｍ程度となるようなＰ型コレクタ層８１１を形成する。続いて、３５０℃〜５５０℃アニールする。前記Ｐ型コレクタ層８１１と前記リークストップ層８１０は接して形成されている。前記Ｐ型コレクタ層８１１上にコレクタ電極８１２を形成する。
【００４５】
このように、逆阻止状態における空乏層の伸びを低減するフィールドストップ層及びリーク電流の増大を低減するリークストップ層を形成し、フィールドストップ層とＰ型コレクタ層の実効的なドーズ量と、Ｎ型リークストップ層のドーズ量と厚さを決定することによって、ターンオン時に生じる負性抵抗、リーク電流の増大を防ぐことができる。
【００４６】
なお、本実施の形態は、縦型のトレンチＩＧＢＴを例に説明したが、これに限定されず、プレーナ型のデバイス、横型のデバイスに適用しても同様の効果が得られる。また、Ｎ型とＰ型の導電型が逆であってもかまわない。
（第２の実施の形態）
図１３は、本発明の第２の実施の形態に係るトレンチＩＧＢＴの要部断面図である。第１の実施の形態と異なる点は、図１４に示すようにフィールドストップ層とリークストップ層の不純物濃度分布が、独立した分布を形成しておらず、連続した分布を形成している点である。
【００４７】
図１３に示すように、Ｎ型半導体基板１３０１の第１主面にＰ型ベース層１３０２が形成されており、前記Ｐ型ベース層１３０２から前記Ｎ型半導体基板にまで達する溝１３０３が形成されている。前記溝１３０３にはゲート絶縁膜１３０４が形成され、前記ゲート絶縁膜１３０４に接するようゲート電極１３０５が埋め込まれている。前記ゲート電極１３０５上には、層間絶縁膜１３０６が形成されている。前記Ｐ型ベース層１３０２の表面領域には、前記溝１３０３の側壁に接するよう、高不純物濃度のＮ型エミッタ層１３０７が形成されている。
【００４８】
前記Ｐ型ベース層１３０２及び前記Ｎ型エミッタ層１３０７上に、前記Ｐ型ベース層１３０２及び前記Ｎ型エミッタ層１３０７にコンタクトするよう、エミッタ電極１３０８が形成されている。前記ゲート電極１３０５は、上に前記層間絶縁膜１３０６が形成されているため、前記エミッタ電極１３０８とは接していない。ここで、前記ゲート電極１３０５上に形成されている前記層間絶縁膜１３０６は、前記溝１３０３に埋め込まれていてもよい。このように形成することによって、前記エミッタ電極１３０８を形成する際に、前記Ｐ型ベース層３１０２及び前記Ｎ型エミッタ層１３０７にコンタクトするためのコンタクトホールを形成する必要がなく、前記ゲート電極１３０５間の距離が短い場合であっても、前記エミッタ電極１３０８を容易に形成することができる。
【００４９】
前記したＮ型半導体基板１３０１、Ｐ型ベース層１３０２、ゲート絶縁膜１３０４、ゲート電極１３０５及びＮ型エミッタ層１３０７によって、ＭＯＳＦＥＴが形成されている。すなわち、前記Ｐ型ベース層１３０２の前記溝１３０３の側壁にチャネルが形成され、Ｎ型エミッタ層１３０７からＮ型半導体基板１３０１に電子を注入する。
【００５０】
一方、前記Ｎ型半導体基板１３０１の第２主面には、Ｎ型フィールドストップ層１３０９及びＮ型リークストップ層１３１０が形成されている。前記Ｎ型リークストップ層１３１０は、前記Ｎ型フィールドストップ層１３０９よりも第２主面側に前記Ｎ型リークストップ層１３０９に接して、重なるように形成されている。
【００５１】
前記Ｎ型半導体基板１３０１の第２主面側には、前記Ｎ型リークストップ層１３１０に接するよう、Ｐ型コレクタ層１３１１とコレクタ電極１３１２が形成されている。
【００５２】
図１４に、第２主面側の不純物濃度分布である、前記Ｐ型コレクタ層１３１１、前記Ｎ型リークストップ層１３１０、前記Ｎ型フィールドストップ層１３０９及び前記Ｎ型半導体基板１３０１の不純物濃度分布の模式図を示す。縦軸は濃度、横軸は深さ（矢印の方向が第１主面側）である。深さに対して濃度を積分した値がドーズ量となる。前記Ｎ型半導体基板１３０１は、前記Ｎ型リークストップ層１３１０及び前記Ｎ型フィールドストップ層１３０９と比較して、低濃度で形成されている。
【００５３】
ここで、図１４に示すように、前記Ｎ型リークストップ層１３１０と前記Ｎ型フィールドストップ層１３０９は、不純物濃度分布が連続した分布で形成されている。
【００５４】
続いて、本実施の形態に記載された半導体装置の製造方法の一例について述べる。耐圧は例えば１０００Ｖとする。
【００５５】
図１５に示すように、比抵抗が５０Ω・ｃｍ程度であり、例えば、５００μｍの厚さのＮ型半導体基板１５０１の第１主面にＰ型ベース層１５０２を形成する。前記Ｎ型半導体基板１５０１の濃度は、約８×１０１３ｃｍ−３である。
【００５６】
次に、前記Ｐ型ベース層１５０２から前記Ｎ型半導体基板１５０１にまで達する溝１５０３を形成する。前記溝１５０３にはゲート絶縁膜１５０４を形成し、前記ゲート絶縁膜１５０４に接するよう、ゲート電極１５０５を埋め込む。前記ゲート電極１５０５上にパターニングした層間絶縁膜１５０６を形成し、前記Ｐ型ベース層１５０２の表面領域には、前記溝１５０３の側壁に接するよう、高不純物濃度のＮ型エミッタ層１５０７を選択的に形成する。前記Ｐ型ベース層１５０２及び前記Ｎ型エミッタ層１５０７上に、前記Ｐ型ベース層１５０２及び前記Ｎ型エミッタ層１５０７にコンタクトするよう、エミッタ電極１５０８が形成されている。前記ゲート電極１５０５は、上に前記層間絶縁膜１５０６が形成されているため、前記エミッタ電極１５０８とは接していない。
【００５７】
次に図１６に示すように、前記Ｎ型半導体基板１５０１を第１主面の裏面である第２主面から、耐圧１０００Ｖを保持するために必要な約１００μｍの厚さになるまで研削する。研削は砥石等によって行われる。
【００５８】
次に図１７に示すように、前記Ｎ型半導体基板１５０１の第２主面から例えば７００ｋｅＶ程度の加速エネルギーでリン、砒素、アンチモンなどのＮ型不純物をイオン注入し、図１９を参照して、空乏層の伸びを低減することが可能となる必要最低限の実効的なドーズ量、５×１０１１ｃｍ−２程度のＮ型フィールドストップ層１５０９及びＮ型リークストップ層１５１０を形成する。前記Ｎ型フィールドストップ層１５０９の厚さは、例えば、０．５μｍである。必要最低限のドーズ量の前記Ｎ型フィールドストップ層１５０９の下部には、実効的なドーズ量が８×１０１１ｃｍ−３程度で厚さが少なくとも０．７μｍ程度となるようなＮ型リークストップ層１５１０が形成されている。加速エネルギー等の条件を適宜選択することによって、図１６の濃度プロファイルを得ることができる。ここで、Ｐ型コレクタ層のドーズ量は１×１０１３ｃｍ−３とする。
【００５９】
次に図１８に示すように、例えば３０ｋｅＶ程度の加速エネルギーでボロン、インジウムなどのＰ型不純物をイオン注入し、実効的なドーズ量が１×１０１３ｃｍ−３程度、厚さが１μｍ程度となるようなＰ型コレクタ層１５１１を形成する。
前記Ｐ型コレクタ層１５１１は、前記Ｎ型リークストップ層に接して形成されている。続いて、３５０℃〜５５０℃アニールする。前記Ｐ型コレクタ層１５１１上にコレクタ電極１５１２を形成する
フィールドストップ層とリークストップ層とが連続して分布しているが、本実施の形態では、その機能を果たす上で必要な最低限のドーズ量を有したフィールドストップ層と、その下部に形成されているリークストップ層の２つの層を想定している。すなわち、必要十分な濃度を有するフィールドストップ層と、必要十分な厚さを少なくとも有するリークストップ層である。これらは、式（１）〜（３）（図６及び図１９）を参照して求めることができる。
【００６０】
このように、Ｎ型半導体基板の第２主面側に形成されたＮ型フィールドストップ層、Ｐ型コレクタ層の実効的なドーズ量と、Ｎ型リークストップ層のドーズ量と厚さを選択して、従来と同じ工程で形成することによって、ターンオン時に生じる負性抵抗、リーク電流の増大を防ぐことができる。
【００６１】
なお、本実施の形態は、縦型のトレンチＩＧＢＴを例に説明したが、これに限定されず、プレーナ型のデバイス、横型のデバイスであっても同様の効果が得られる。また、Ｎ型とＰ型の導電型が逆であってもかまわない。
【００６２】
第１乃至第２の実施の形態において、耐圧Ｖについて、６００Ｖまたは１０００Ｖである場合を例に説明したが限定されない。但し、３００Ｖ以上の耐圧のデバイスに対して適用すると、特に有効である。Ｎ型リークストップ層とＰ型コレクタ層の濃度比（ＱＬＳ／ＱＣ）について、０．０８または０．１である場合を例に説明したが限定されない。但し、０．０１≦ＱＬＳ／ＱＣ≦０．２のデバイスは、スイッチングなどの電気特性の性能がよく、製造工程などの、実用性の点でも優れており、特に有効である。
【００６３】
【発明の効果】
以上、詳述したように、本発明によれば、第２導電型コレクタ層側に、逆阻止状態における空乏層の伸びを低減する第１導電型フィールドストップ層及びリーク電流の増大を低減する第１導電型リークストップ層を形成することによって、ターンオン時に生じる負性抵抗、耐圧のソフト化、リーク電流の増大を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す要部断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の第２主面側不純物濃度分布の例を模式的に示す図である。
【図３】本発明の第１の実施の形態に係る他の半導体装置を示す要部断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の第２主面側不純物濃度分布の他の例を模式的に示す図である。
【図５】本発明の第１の実施の形態に係る半導体装置のＮ−ＱＦＳの関係を示す図である。
【図６】本発明の第１の実施の形態に係る半導体装置のＱＬＳ／ＱＣ−ＷＬＳの関係を示す図である。
【図７】リークストップ層の効果を示すデバイスシミュレーション結果を示す図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１３】本発明の第２の実施の形態に係る半導体装置を示す要部断面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置の第２主面側不純物濃度分布の例を模式的に示す図である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１６】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１７】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す要部断面図である。
【図１９】本発明の第２の実施の形態に係る半導体装置のＮ−ＱＦＳの関係を示す図である。
【図２０】従来の半導体装置を示す要部断面図である。
【図２１】従来の半導体装置の第２主面側不純物濃度分布の例を模式的に示す図である。
【符号の説明】
１０１，８０１，１３０１，１５０１…Ｎ型半導体基板
１０２，８０２，１３０２，１５０２…Ｐ型ベース層
１０３，８０３，１３０３，１５０３…溝
１０４，８０４，１３０４，１５０４…ゲート絶縁膜
１０５，８０５，１３０５，１５０５…ゲート電極
１０６，８０６，１３０６，１５０６…層間絶縁膜
１０７，８０７，１３０７，１５０７…Ｎ型エミッタ層
１０８，８０８，１３０８，１５０８…エミッタ電極
１０９，８０９，１３０９，１５０９…Ｎ型フィールドストップ層
１１０，８１０，１３１０，１５１０…Ｎ型リークストップ層
１１１，８１１，１３１１，１５１１…Ｐ型コレクタ層
１１２，８１２，１３１２，１５１２…コレクタ電極
２００１…Ｎ型半導体基板
２００２…Ｐ型ベース層
２００３…溝
２００４…ゲート絶縁膜
２００５…ゲート電極
２００６…層間絶縁膜
２００７…Ｎ型エミッタ層
２００８…エミッタ電極
２００９…Ｎ型フィールドストップ層
２０１０…Ｐ型コレクタ層
２０１１…コレクタ電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a power semiconductor device, and more particularly to a power device such as an IGBT.
[0002]
[Prior art]
In response to the recent demand for smaller and higher performance power supply equipment in the field of power electronics, power semiconductor devices have been required to have higher withstand voltage and higher current, as well as lower loss, higher breakdown strength, and higher speed. Focus is on improvement. In particular, in terms of high breakdown voltage and high current, an IGBT (Insulated Gate Bipolar Transistor) is used as an insulated gate semiconductor device having a breakdown voltage of about 300 V or more. IGBTs have both the high-speed switching characteristics of power MOSFETs and the high-output characteristics of bipolar transistors, and are widely used in power converters such as inverters and switching power supplies. As the gate structure of the IGBT, there are a planar structure formed in a flat plate shape and a trench structure formed buried.
[0003]
FIG. 20 shows an IGBT having a trench structure as a conventional power semiconductor device. A P-type base layer 2002 is formed on a first main surface of an N-type semiconductor substrate 2001, and a groove 2003 extending from the P-type base layer 2002 to the N-type semiconductor substrate is formed. A gate insulating film 2004 is formed in the trench 2003, and a gate electrode 2005 is buried in contact with the gate insulating film 2004. On the gate electrode 2005, an interlayer insulating film 2006 is formed. In the surface region of the P-type base layer 2002, an N-type emitter layer 2007 having a high impurity concentration is formed so as to be in contact with the side wall of the groove 2003.
[0004]
An emitter electrode 2008 is formed on the P-type base layer 2002 and the N-type emitter layer 2007 so as to contact the P-type base layer 2002 and the N-type emitter layer 2007. The gate electrode 2005 is not in contact with the emitter electrode 2008 because the interlayer insulating film 2006 is formed thereon. The N-type semiconductor substrate 2001, the P-type base layer 2002, the gate insulating film 2004, the gate electrode 2005, and the N-type emitter layer 2007 form a MOSFET. That is, a channel is formed on the sidewall of the groove 2003 of the P-type base layer 2002, and electrons are injected from the N-type emitter layer 2007 into the N-type semiconductor substrate 2001.
[0005]
On the other hand, an N-type buffer layer (field stop layer) 2009 is formed on the second main surface of the N-type semiconductor substrate 2001. On the second main surface side of the N-type semiconductor substrate 2001, a P-type collector layer 2010 and a collector electrode 2011 are formed. Here, the P-type collector layer is formed with a relatively high impurity concentration, and the P-type collector layer and the field stop layer are formed with a thickness of about 2 μm or less.
[0006]
FIG. 21 is a schematic diagram showing the impurity concentration distribution of the P-type collector layer 2010, the N-type field stop layer 2009, and the N-type semiconductor substrate 2001, which is the impurity concentration on the second main surface side. The vertical axis represents the concentration, and the horizontal axis represents the depth (the direction of the arrow is on the first main surface side).
[0007]
The operation of the IGBT will be described. When a positive voltage is applied to the collector electrode 2011 and a negative voltage is applied to the emitter electrode 2008, when a positive voltage that is more positive than the emitter electrode 2008 is applied to the gate electrode 2005, The surface of the P-type base layer 2002 in contact with the gate electrode 2005 is inverted to N-type, and an inversion layer is formed. Electrons are injected from the N-type emitter layer 2006 to the N-type semiconductor substrate 2001 through the inversion layer and reach the P-type collector layer 2010. Accordingly, the N-type semiconductor substrate 2001 and the P-type collector layer 2010 are forward-biased via the N-type field stop layer 2009, and holes are injected from the P-type collector layer 2010 into the N-type semiconductor substrate 2001. As described above, both electrons and holes are injected into the N-type semiconductor substrate 2001, and conductivity modulation occurs in the N-type semiconductor substrate 2001, so that the ON voltage is reduced. That is, the element becomes conductive.
[0008]
On the other hand, to turn off, a negative voltage is applied to the gate electrode 2005 with respect to the emitter electrode 2008. Accordingly, the inversion layer formed on the P-type base layer 2002 in contact with the gate electrode 2005 disappears, and electron injection stops.
On the other hand, a part of the holes accumulated in the N-type semiconductor substrate 2001 is discharged to the emitter electrode through the P-type base layer 2002, and the remaining holes recombine with the electrons and disappear. The device turns off.
[0009]
When a positive voltage is applied to the collector electrode 2011 and 0 V is applied to the emitter electrode 2006 and the gate electrode 2005, a depletion layer extends from a junction between the P-type base layer 2002 and the N-type semiconductor substrate 2001. , The element enters the reverse blocking state. In an IGBT called a punch-through type, the N-type field stop layer 2009 is formed, and the electric field is reduced to prevent the depletion layer from reaching the P-type collector layer and maintain the breakdown voltage. (In a non-punch-through IGBT, a thick N-type semiconductor substrate is used to prevent the depletion layer from reaching the P-type collector layer and maintain the withstand voltage.) 2. Description of the Related Art A semiconductor device described in -501382 (publicly known document) is known.
[0010]
[Problems to be solved by the invention]
When a field stop layer is formed in contact with the P-type collector layer, injection of holes at the time of turn-off can be suppressed, and turn-off loss can be reduced.
However, on the other hand, there is a problem that the leak current increases at a voltage lower than the desired withstand voltage and that the withstand voltage becomes soft. Here, the softening of the breakdown voltage is a phenomenon in which the rise of the breakdown voltage becomes gentle and the breakdown voltage decreases.
Further, if the concentration of the field stop layer is increased to suppress the leakage current, there is a problem that a negative resistance is generated at the time of turn-on, and the on-voltage increases.
[0011]
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a semiconductor device capable of preventing a negative resistance, a soft breakdown voltage, and an increase in leakage current from occurring at the time of turn-on.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device according to the present invention includes a first conductivity type semiconductor substrate,
A second conductivity type base layer formed on a first main surface of the first conductivity type semiconductor substrate;
A first conductivity type emitter layer formed in a surface region of the second conductivity type base layer;
A gate insulating film formed to be in contact with the second conductivity type base layer;
A gate electrode formed to be in contact with the gate insulating film;
A first conductivity type field stop layer formed in the first conductivity type semiconductor substrate; a second conductivity type collector layer formed on a second main surface of the first conductivity type semiconductor substrate;
A first conductivity type leak stop layer provided between the first conductivity type field stop layer and the second conductivity type collector layer and formed so as to be in contact with at least the second conductivity type collector layer;
A first main electrode formed on the first conductivity type emitter layer and the second conductivity type base layer;
A second main electrode formed on the second conductivity type collector layer;
It is characterized by having.
[0013]
According to another aspect of the present invention, there is provided a semiconductor device comprising: a first conductivity type semiconductor substrate;
A second conductivity type base layer formed on a first main surface of the first conductivity type semiconductor substrate;
A first conductivity type emitter layer formed in a surface region of the second conductivity type base layer;
A gate insulating film formed to be in contact with the second conductivity type base layer;
A gate electrode formed to be in contact with the gate insulating film;
A first conductivity type field stop layer formed in the first conductivity type semiconductor substrate; a second conductivity type collector layer formed on a second main surface of the first conductivity type semiconductor substrate;
A first conductivity type leak stop layer provided between the first conductivity type field stop layer and the second conductivity type collector layer, and formed to be in contact with both layers;
A first main electrode formed on the first conductivity type emitter layer and the second conductivity type base layer;
A second main electrode formed on the second conductivity type collector layer;
It is characterized by having.
[0014]
In addition, a method of manufacturing a semiconductor device according to the present invention for achieving the above object includes a step of forming a second conductivity type base layer on a first main surface of a first conductivity type semiconductor substrate;
Forming a gate insulating film in contact with the second conductivity type base layer;
Forming a gate electrode in contact with the gate insulating film;
Forming an interlayer insulating film on the gate electrode;
Forming a first conductivity type emitter layer by introducing a first conductivity type impurity into a surface region of the second conductivity type base layer;
Forming a field stop layer in the first conductivity type semiconductor substrate by introducing a first conductivity type impurity into a second main surface of the first conductivity type semiconductor substrate; Forming a first conductivity type leak stop layer closer to the second main surface than the first conductivity type field stop layer by introducing a first conductivity type impurity into the second main surface of
Forming a second conductivity type collector layer in contact with the first conductivity type leak stop layer by introducing a second conductivity type impurity into a second main surface of the first conductivity type semiconductor substrate;
Forming a first main electrode on the first conductivity type emitter layer and the second conductivity type base layer;
Forming a second main electrode on the second conductivity type collector layer;
It is characterized by having.
[0015]
In addition, a method of manufacturing a semiconductor device according to the present invention for achieving the above object includes a step of forming a second conductivity type base layer on a first main surface of a first conductivity type semiconductor substrate;
Forming a gate insulating film in contact with the second conductivity type base layer;
Forming a gate electrode in contact with the gate insulating film;
Forming an interlayer insulating film on the gate electrode;
Forming a first conductivity type emitter layer by introducing a first conductivity type impurity into a surface region of the second conductivity type base layer;
By introducing an impurity of the first conductivity type into the second main surface of the first conductivity type semiconductor substrate, the first conductivity type leak stop layer and the first conductivity type semiconductor substrate are sequentially arranged in the first conductivity type semiconductor substrate from the second main surface side. Forming a first conductivity type field stop layer;
Forming a second conductivity type collector layer in contact with the first conductivity type leak stop layer by introducing a second conductivity type impurity into a second main surface of the first conductivity type semiconductor substrate;
Forming a first main electrode on the first conductivity type emitter layer and the second conductivity type base layer;
Forming a second main electrode on the second conductivity type collector layer;
It is characterized by having.
[0016]
According to the semiconductor device and the method of manufacturing the same of the present invention, the first conductivity type field stop layer for reducing the extension of the depletion layer in the reverse blocking state and the first conductivity type for reducing the increase in leakage current are provided on the second conductivity type collector layer side. By forming the conductive type leak stop layer, it is possible to prevent a negative resistance, a soft breakdown voltage, and an increase in leak current which occur at the time of turn-on.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a semiconductor device of the present invention will be described in detail with reference to the drawings.
(First Embodiment)
FIG. 1 is a sectional view of a main part of a trench IGBT according to the first embodiment of the present invention.
[0018]
As shown in FIG. 1, a P-type base layer 102 is formed on a first main surface of an N-type semiconductor substrate 101, and a groove 103 extending from the P-type base layer 102 to the N-type semiconductor substrate is formed. I have. A gate insulating film 104 is formed in the groove 103, and a gate electrode 105 is buried in contact with the gate insulating film 104. On the gate electrode 105, an interlayer insulating film 106 is formed. In the surface region of the P-type base layer 102, an N-type emitter layer 107 having a high impurity concentration is formed so as to be in contact with the side wall of the groove 103.
[0019]
An emitter electrode 108 is formed on the P-type base layer 102 and the N-type emitter layer 107 so as to contact the P-type base layer 102 and the N-type emitter layer 107. The gate electrode 105 is not in contact with the emitter electrode 108 because the interlayer insulating film 106 is formed thereon. Here, the interlayer insulating film 106 formed on the gate electrode 105 may be buried in the trench 103. By forming in this manner, it is not necessary to form a contact hole for contacting the P-type base layer 102 and the N-type emitter layer 107 when the emitter electrode 108 is formed. Even when the distance is short, the emitter electrode 108 can be easily formed.
[0020]
The N-type semiconductor substrate 101, the P-type base layer 102, the gate insulating film 104, the gate electrode 105, and the N-type emitter layer 107 form a MOSFET. That is, a channel is formed on the side wall of the groove 103 of the P-type base layer 102, and electrons are injected from the N-type emitter layer 107 into the N-type semiconductor substrate 101.
[0021]
On the other hand, an N-type field stop layer 109 and an N-type leak stop layer 110 are formed on the second main surface of the N-type semiconductor substrate 101. The N-type leak stop layer 110 is formed closer to the second main surface than the N-type field stop layer 109 is. On the second main surface side of the N-type semiconductor substrate 101, a P-type collector layer 111 and a collector electrode 112 are formed so as to be in contact with the N-type leak stop layer 110.
[0022]
The operation of the IGBT will be described. When a positive voltage is applied to the collector electrode 112 and a negative voltage is applied to the emitter electrode 108, when a positive voltage that is more positive than the emitter electrode 108 is applied to the gate electrode 105, The surface of the P-type base layer 102 in contact with the gate electrode 105 is inverted to N-type, and an inversion layer is formed. Electrons are injected from the N-type emitter layer 106 into the N-type semiconductor substrate 101 through the inversion layer and reach the P-type collector layer 111. As a result, the N-type semiconductor substrate 101 and the P-type collector layer 111 are forward-biased via the N-type leak stop layer 110 and the N-type field stop layer 109, and holes are released from the P-type collector layer 111 to the N-type semiconductor. It is injected into the substrate 101. As described above, both electrons and holes are injected into the N-type semiconductor substrate 101, and conductivity modulation occurs in the N-type semiconductor substrate 101, so that the ON voltage is reduced. That is, the element becomes conductive.
[0023]
On the other hand, to turn off, a negative voltage is applied to the gate electrode 105 with respect to the emitter electrode 108. Accordingly, the inversion layer formed on the P-type base layer 102 in contact with the gate electrode 105 disappears, and the electron injection stops. On the other hand, a part of the holes accumulated in the N-type semiconductor substrate 101 is discharged to the emitter electrode through the P-type base layer 102, and the remaining holes recombine with the electrons and disappear. The device turns off.
[0024]
When a positive voltage is applied to the collector electrode 112 and a ground potential is applied to the emitter electrode 108 and the gate electrode 105, a depletion layer is formed from the junction between the P-type base layer 102 and the N-type semiconductor substrate 101. Elongates, and the element enters the reverse blocking state.
[0025]
FIG. 2 shows an impurity concentration distribution of the P-type collector layer 111, the N-type leak stop layer 110, the N-type field stop layer 109, and the impurity concentration distribution on the second main surface side. FIG. The vertical axis represents the concentration, and the horizontal axis represents the depth (the direction of the arrow is on the first main surface side). The value obtained by integrating the density with respect to the depth is the dose amount. The N-type leak stop layer 110 and the N-type field stop layer 109 have respective peaks and are formed with independent distributions. Here, as shown in FIGS. 3 and 4, the N-type leak stop layer 110 and the N-type field stop layer 109 may be formed separately. The N-type semiconductor substrate 101 is formed at a lower concentration than the N-type leak stop layer 110 and the N-type field stop layer 109.
[0026]
A method for obtaining the dose of the N-type field stop layer 109 will be described below. The dose of the N-type field stop layer 109 is mainly determined by the concentration of the N-type semiconductor substrate 101 and the like. Here, the dose is an effective dose, and can be estimated from, for example, a spreading resistance (Spreading Resistance) measuring method or a Hall measuring method using the Hall effect. Also, from the experimental results, the effective dose obtained in the activation method using thermal annealing at a relatively low temperature (about 400 ° C. to 500 ° C.) is determined by secondary ion mass spectrometry (SIMS); Secondary Ion Mass Mass Spectroscopy). It has been found that the dose is about 30% of the dose obtained by the method.
[0027]
First, the thickness and concentration (resistivity) of the N-type semiconductor substrate 101 are selected. The required thickness (lower limit) generally requires a thickness of about 10 μm in order to secure a withstand voltage of about 100 V, and preferably a thickness of about 10% to 30%. It is. For example, in order to ensure a withstand voltage of 600 V, a thickness of about 60 μm is required, and preferably about 65 μm to 80 μm with a thickness of about 10% to 30%. Further, for a certain voltage, the total charge amount of the N-type layer required to neutralize the charge of the P-type base layer 102 is obtained, and when an N-type semiconductor substrate having a certain thickness is selected, The concentration (upper limit) limited by the critical electric field is determined. That is, the thickness and concentration (resistivity) of the N-type semiconductor substrate 101 are determined by the range of the lower limit of the thickness and the upper limit of the concentration, which are limited according to a desired breakdown voltage.
[0028]
Subsequently, when the thickness and the concentration of the N-type semiconductor substrate 101 are determined, the total charge amount of the N-type semiconductor substrate 101 is obtained. Since the charge obtained by subtracting the total charge of the N-type semiconductor substrate 101 from the total charge of the N-type layer necessary to maintain the breakdown voltage is the charge required for the field stop layer, this charge is dosed. By converting to the amount, the dose amount of the field stop layer can be obtained. Specifically, it can be obtained as follows.
[0029]
When a voltage V is applied, the charge amount q per unit length of the N-type layerV[Cm-1] Indicates the depletion layer width as W assuming a non-punch-through device.dl[Cm] and the concentration of the N-type semiconductor substrate is set to N [cm].-3], QV= NWdl 2Is represented by Depletion layer width WdlIs calculated by considering the breakdown voltage V and the concentration N of the N-type semiconductor substrate, and can be expressed by the following equation (1).
Wdl= (2kεV / qN)1/2(1)
(K: Boltzmann constant, ε: dielectric constant of silicon, V: voltage, q: elementary charge, N: concentration of N-type semiconductor substrate)
The N-type semiconductor substrate is an I layer. The I layer is a drift layer and is a region of the N-type semiconductor substrate between the N-type field stop layer and the N-type base layer. Here, an N-type semiconductor substrate on the N-type field stop layer is shown. Charge amount q per unit length of I layerVI[Cm-1] Indicates that the thickness of the I layer is WI[Cm], qVI= NWI 2Is represented by Charge q per unit length required for field stop layerFS[Cm-1] Is qV-QVIAnd qFS= N (Wdl-WI) (Wdl+ WI). Therefore, the dose Q of the field stop layerFSIs represented by the following equation (2).
QFS= QFS/ (Wdl+ WI) = N (Wdl-WI) (2)
(QFS: Charge amount per unit length of field stop layer, Wdl: Depletion layer width, W
I: Thickness of I layer, N: concentration of N-type semiconductor substrate)
FIG. 5 shows the concentration N (horizontal axis) of the N-type semiconductor substrate 101 and the dose Q of the N-type field stop layer 109.FS(Ordinate) is shown. 4 is a graph theoretically calculated and obtained so as to satisfy a charge neutral condition required to neutralize the charge of the P-type base layer 102. Here, the thickness W of the N-type semiconductor substrate 101IIs about 60 μm, and the withstand voltage V is about 600 V. The dose on the curve of the graph is the minimum dose required to maintain a desired breakdown voltage, and in a hatched region, when a reverse bias is applied, the N-type semiconductor substrate 101 and the The depletion layer extending from the junction with the P-type base layer 102 can be reduced by the N-type field stop layer 109.
[0030]
For example, the impurity concentration of the N-type semiconductor substrate 101 is 4 × 10Thirteencm-3(Specific resistance 100Ω · cm), the dose of the N-type field stop layer 109 is 4 × 1011cm-2With the above, the breakdown voltage can be maintained. Here, it is sufficient that the field stop layer has a function of blocking an electric field, and 1 × 1012cm-2Below, preferably 6 × 1011cm-2The following dose is good. As described above, when the dose amount of the field stop layer is large, there arises a problem that a negative resistance is generated at the time of turn-on and it is difficult to turn on. The thickness of the N-type field stop layer 109 is not particularly limited.
[0031]
Next, how to determine the dose and the thickness of the N-type leak stop layer 110 will be described below. The dose and the thickness of the N-type leak stop layer 110 are mainly determined by the dose of the P-type collector layer and the like.
[0032]
The dose and the thickness of the N-type leak stop layer can be obtained by the following equation (3) by applying the theory of the current gain of the bipolar transistor to the IGBT as follows.
QLS/ QC= [481-480 cosh (WLS/ 60)] / [2194 sinh (WLS/ 60)] (3)
(QLS: Dose amount of the N-type leak stop layer 110, QC: Dose of the P-type collector layer 111, WLS[Μm]: thickness of the N-type leak stop layer 110)
The parameters in equation (3) are values obtained from experiments and simulations. If the dose ratio between the N-type leak stop layer 110 and the P-type collector layer 111 is determined, the required thickness of the N-type leak stop layer 110 is determined. If the ratio of the dose of the N-type leak stop layer 110 to the dose of the P-type collector layer 111 is 1 or less, the problem of negative resistance does not occur. The P-type collector layer 111 can be formed as thin as about 0.1 μm to 2 μm. By adjusting the impurity concentration to secure a predetermined dose, the thickness can be reduced to 1 μm or less, and the size can be further reduced.
[0033]
FIG. 6 shows the dose Q of the N-type leak stop layer 110.LSAnd the dose Q of the P-type collector layer 111C(Horizontal axis) and the thickness W of the N-type leak stop layer 110LS(Ordinate) is shown. On the graph curve, when the dose ratio between the N-type leak stop layer 110 and the P-type collector layer 111 has a certain value, it is necessary to prevent an increase in leak current at a desired voltage (withstand voltage). The thickness of the N-type leak stop layer 110 is shown. In the shaded region, no increase in leakage current occurs. A dose ratio Q between the N-type leak stop layer 110 and the P-type collector layer 111LS/ QCIt can be seen that the smaller the thickness of the N-type leak stop layer 110 becomes, the more the thickness becomes smaller.
[0034]
When the dose ratio between the N-type leak stop layer 110 and the P-type collector layer 111 is 0.01 ≦ QLS/ QCThe device of ≦ 0.2 has good performance in electrical characteristics such as switching, is excellent in practicality such as a manufacturing process, and is particularly effective.
When the minimum required thickness of the N-type leak stop layer 110 determined from the dose ratio is about 0.3 μm or more and 4 μm or less (0.01 ≦ QLS/ QC≦ 0.2), it is more preferable to form the layer with the minimum required thickness.
[0035]
For example, the dose of the P-type collector layer 111 is 1 × 1014cm-2The N-type leak stop layer is 2 × 10Thirteencm-2Then, the dose ratio is 0.2. Therefore, if the thickness of the N-type leak stop layer 110 is about 0.3 μm, an increase in leak current can be prevented.
[0036]
As described above, the effective doses of the N-type field stop layer 109, the N-type leak stop layer 110, and the P-type collector layer 111 formed on the second main surface side of the N-type semiconductor substrate 101 are as follows. By determining the thickness, it is possible to prevent an increase in negative resistance and leak current generated at the time of turn-on.
[0037]
FIG. 7 shows a device simulation result. Assuming a withstand voltage of 600 V, the N-type semiconductor substrate has a thickness of 50 μm and an impurity concentration of 1 × 10Thirteencm-3It is. A curve A in the graph is a device having a structure of a P-type collector layer / leak stop layer / field stop layer / N-type semiconductor substrate from the second main surface side. The thickness of the P-type collector layer is 1 μm, and the effective dose is 1 × 10Thirteencm-2The thickness of the leak stop layer is 0.5 μm, and the effective dose is 1.05 × 1012cm-2It is. The thickness of the field stop layer is 1 μm, and the effective dose is 2.31 × 1011cm-2It is. Curve B in the graph is a device having a structure of a P-type collector layer / field stop layer / N-type semiconductor substrate from the second main surface side, except that no leak stop layer is formed. This is the same structure as the device of the curve A. The thickness of the P-type collector layer is 1 μm, and the effective dose is 1 × 10Thirteencm-2Where the thickness of the field stop layer is 1 μm and the effective dose is 2.31 × 1011cm-2It is. Curve C in the graph is a device having a structure of a field stop layer / N-type semiconductor substrate from the second main surface side, except that no P-type collector layer is formed. It has the same structure as the device. The thickness of the field stop layer is 1 μm, and the effective dose is 2.31 × 1011cm-2It is.
[0038]
As shown in FIG. 7, it can be seen that the device indicated by curve A in the graph functions as a field stop layer and a leak stop layer, and can maintain a withstand voltage of 600 V. It can be seen that, in the device indicated by the curve B in the graph, since the leak stop layer is not formed, the leak current increases and the breakdown voltage cannot be maintained. Further, the device of the curve C in the graph has the same result as the device of the curve A in the graph, and it can be seen that the withstand voltage of 600 V can be maintained without punch-through.
In the device indicated by the curve C in the graph, the P-type collector layer is not formed, and it can be seen from the simulation result whether the extension of the depletion layer can be reduced by the field stop layer. Therefore, it can be seen that a device having good characteristics cannot be manufactured only with the field stop layer that reduces the elongation of the depletion layer, so that it is necessary to form two layers, the field stop layer and the leak stop layer.
[0039]
Hereinafter, an example of a method for manufacturing the semiconductor device described in this embodiment will be described. The withstand voltage is, for example, 600V.
[0040]
As shown in FIG. 8, a P-type base layer 802 is formed on a first main surface of an N-type semiconductor substrate 801 having a specific resistance of about 40 Ω · cm and a thickness of, for example, 600 μm. The concentration of the N-type semiconductor substrate 801 is about 1 × 1014cm-3It is. Next, a groove 803 extending from the P-type base layer 802 to the N-type semiconductor substrate 801 is formed. A gate insulating film 804 is formed in the groove 803, and a gate electrode 805 is buried so as to be in contact with the gate insulating film 804. A patterned interlayer insulating film 806 is formed on the gate electrode 805, and a high impurity concentration N-type emitter layer 807 is selectively formed on the surface region of the P-type base layer 802 so as to be in contact with the side wall of the groove 803. Form. An emitter electrode 808 is formed on the P-type base layer 802 and the N-type emitter layer 807 so as to contact the P-type base layer 802 and the N-type emitter layer 807. The gate electrode 805 is not in contact with the emitter electrode 808 because the interlayer insulating film 806 is formed thereon.
[0041]
Next, as shown in FIG. 9, the N-type semiconductor substrate 801 is ground from the second main surface, which is the back surface of the first main surface, to a thickness of about 60 μm required to maintain a withstand voltage of 600 V. Grinding is performed with a grindstone or the like.
[0042]
Next, as shown in FIG. 10, N-type impurities such as phosphorus, arsenic, and antimony are ion-implanted from the second main surface of the N-type semiconductor substrate 801 at an acceleration energy of, for example, about 500 keV, and an effective dose amount is 5 × 1011cm-2An N-type field stop layer 809 is formed to a degree. The thickness of the N-type field stop layer 809 is, for example, 0.4 μm.
[0043]
Next, as shown in FIG. 11, N-type impurities such as phosphorus, arsenic, and antimony are ion-implanted at an acceleration energy of, for example, about 300 keV, and an effective dose amount is 1 × 10 4.12cm-2An N-type leak stop layer 810 having a thickness of about 0.6 μm is formed. At this time, it is also possible to obtain the device structure and the impurity concentration distribution in FIGS. 3 and 4 by appropriately selecting conditions such as acceleration energy. For example, by increasing the acceleration energy at the time of ion implantation of the field stop layer 809, the field stop layer 809 can be formed deep in the N-type semiconductor substrate 801 and such a structure can be obtained. Here, the dose of the P-type collector layer 811 is 1 × 10Thirteencm-2And
[0044]
Next, as shown in FIG. 12, a P-type impurity such as boron or indium is ion-implanted with an acceleration energy of, for example, about 30 keV, and an effective dose amount is 1 × 10 4.Thirteencm-2A P-type collector layer 811 having a thickness of about 1 μm is formed. Subsequently, annealing is performed at 350 ° C. to 550 ° C. The P-type collector layer 811 and the leak stop layer 810 are formed in contact with each other. A collector electrode 812 is formed on the P-type collector layer 811.
[0045]
As described above, the field stop layer for reducing the extension of the depletion layer and the leak stop layer for reducing the increase in the leak current in the reverse blocking state are formed, and the effective dose of the field stop layer and the P-type collector layer, By determining the dose and the thickness of the mold leak stop layer, it is possible to prevent an increase in negative resistance and leak current generated at the time of turn-on.
[0046]
In the present embodiment, the vertical trench IGBT has been described as an example. However, the present invention is not limited to this, and similar effects can be obtained by applying the invention to a planar device or a horizontal device. Also, the conductivity types of the N type and the P type may be reversed.
(Second embodiment)
FIG. 13 is a cross-sectional view of a main part of a trench IGBT according to the second embodiment of the present invention. The difference from the first embodiment is that as shown in FIG. 14, the impurity concentration distributions of the field stop layer and the leak stop layer do not form independent distributions but form continuous distributions. is there.
[0047]
As shown in FIG. 13, a P-type base layer 1302 is formed on a first main surface of an N-type semiconductor substrate 1301, and a groove 1303 extending from the P-type base layer 1302 to the N-type semiconductor substrate is formed. I have. A gate insulating film 1304 is formed in the groove 1303, and a gate electrode 1305 is buried in contact with the gate insulating film 1304. On the gate electrode 1305, an interlayer insulating film 1306 is formed. In the surface region of the P-type base layer 1302, an N-type emitter layer 1307 having a high impurity concentration is formed so as to be in contact with the side wall of the groove 1303.
[0048]
An emitter electrode 1308 is formed on the P-type base layer 1302 and the N-type emitter layer 1307 so as to contact the P-type base layer 1302 and the N-type emitter layer 1307. The gate electrode 1305 is not in contact with the emitter electrode 1308 because the interlayer insulating film 1306 is formed thereon. Here, the interlayer insulating film 1306 formed on the gate electrode 1305 may be buried in the groove 1303. By forming in this manner, when forming the emitter electrode 1308, it is not necessary to form a contact hole for contacting the P-type base layer 3102 and the N-type emitter layer 1307, and the gap between the gate electrode 1305 is eliminated. Even when the distance is short, the emitter electrode 1308 can be easily formed.
[0049]
The N-type semiconductor substrate 1301, the P-type base layer 1302, the gate insulating film 1304, the gate electrode 1305, and the N-type emitter layer 1307 form a MOSFET. That is, a channel is formed on the sidewall of the groove 1303 of the P-type base layer 1302, and electrons are injected from the N-type emitter layer 1307 into the N-type semiconductor substrate 1301.
[0050]
On the other hand, an N-type field stop layer 1309 and an N-type leak stop layer 1310 are formed on the second main surface of the N-type semiconductor substrate 1301. The N-type leak stop layer 1310 is formed on the second main surface side of the N-type field stop layer 1309 so as to be in contact with and overlap the N-type leak stop layer 1309.
[0051]
On the second main surface side of the N-type semiconductor substrate 1301, a P-type collector layer 1311 and a collector electrode 1312 are formed so as to be in contact with the N-type leak stop layer 1310.
[0052]
FIG. 14 shows the impurity concentration distribution of the P-type collector layer 1311, the N-type leak stop layer 1310, the N-type field stop layer 1309, and the N-type semiconductor substrate 1301, which is the impurity concentration distribution on the second main surface side. FIG. The vertical axis represents the concentration, and the horizontal axis represents the depth (the direction of the arrow is on the first main surface side). The value obtained by integrating the density with respect to the depth is the dose amount. The N-type semiconductor substrate 1301 is formed at a lower concentration than the N-type leak stop layer 1310 and the N-type field stop layer 1309.
[0053]
Here, as shown in FIG. 14, the N-type leak stop layer 1310 and the N-type field stop layer 1309 are formed with a continuous impurity concentration distribution.
[0054]
Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described. The withstand voltage is, for example, 1000V.
[0055]
As shown in FIG. 15, a P-type base layer 1502 is formed on a first main surface of an N-type semiconductor substrate 1501 having a specific resistance of about 50 Ω · cm and a thickness of, for example, 500 μm. The concentration of the N-type semiconductor substrate 1501 is about 8 × 10Thirteencm-3It is.
[0056]
Next, a groove 1503 extending from the P-type base layer 1502 to the N-type semiconductor substrate 1501 is formed. A gate insulating film 1504 is formed in the groove 1503, and a gate electrode 1505 is buried so as to be in contact with the gate insulating film 1504. A patterned interlayer insulating film 1506 is formed on the gate electrode 1505, and a high impurity concentration N-type emitter layer 1507 is selectively formed on the surface region of the P-type base layer 1502 so as to be in contact with the side wall of the groove 1503. Form. An emitter electrode 1508 is formed on the P-type base layer 1502 and the N-type emitter layer 1507 so as to contact the P-type base layer 1502 and the N-type emitter layer 1507. The gate electrode 1505 is not in contact with the emitter electrode 1508 because the interlayer insulating film 1506 is formed thereon.
[0057]
Next, as shown in FIG. 16, the N-type semiconductor substrate 1501 is ground from the second main surface, which is the back surface of the first main surface, to a thickness of about 100 μm necessary to maintain a withstand voltage of 1000 V. Grinding is performed with a grindstone or the like.
[0058]
Next, as shown in FIG. 17, N-type impurities such as phosphorus, arsenic, and antimony are ion-implanted from the second main surface of the N-type semiconductor substrate 1501 at an acceleration energy of, for example, about 700 keV. The minimum effective dose required to reduce the depletion layer elongation, 5 × 1011cm-2An N-type field stop layer 1509 and an N-type leak stop layer 1510 are formed. The thickness of the N-type field stop layer 1509 is, for example, 0.5 μm. Under the N-type field stop layer 1509 having the minimum necessary dose, an effective dose is 8 × 1011cm-3An N-type leak stop layer 1510 having a thickness of at least about 0.7 μm is formed. By appropriately selecting conditions such as acceleration energy, the concentration profile of FIG. 16 can be obtained. Here, the dose of the P-type collector layer is 1 × 10Thirteencm-3And
[0059]
Next, as shown in FIG. 18, a P-type impurity such as boron or indium is ion-implanted at an acceleration energy of, for example, about 30 keV, and an effective dose amount is 1 × 10 4.Thirteencm-3A P-type collector layer 1511 having a thickness of about 1 μm is formed.
The P-type collector layer 1511 is formed in contact with the N-type leak stop layer. Subsequently, annealing is performed at 350 ° C. to 550 ° C. Forming a collector electrode 1512 on the P-type collector layer 1511;
Although the field stop layer and the leak stop layer are continuously distributed, in the present embodiment, a field stop layer having a minimum dose required to perform its function and a field stop layer formed thereunder are formed. It is assumed that there are two layers of leak stop layers. That is, a field stop layer having a necessary and sufficient concentration and a leak stop layer having at least a necessary and sufficient thickness. These can be obtained with reference to equations (1) to (3) (FIGS. 6 and 19).
[0060]
Thus, the effective dose of the N-type field stop layer and the P-type collector layer formed on the second main surface side of the N-type semiconductor substrate and the dose and thickness of the N-type leak stop layer are selected. Thus, by forming in the same process as in the related art, it is possible to prevent an increase in negative resistance and leak current generated at the time of turn-on.
[0061]
In the present embodiment, the vertical trench IGBT has been described as an example, but the present invention is not limited to this, and the same effect can be obtained even with a planar device or a horizontal device. Also, the conductivity types of the N type and the P type may be reversed.
[0062]
In the first and second embodiments, the case where the withstand voltage V is 600 V or 1000 V has been described as an example, but is not limited. However, it is particularly effective when applied to a device having a withstand voltage of 300 V or more. The concentration ratio between the N-type leak stop layer and the P-type collector layer (QLS/ QC) Has been described as an example of 0.08 or 0.1, but is not limited. However, 0.01 ≦ QLS/ QCA device of ≦ 0.2 has good performance in electrical characteristics such as switching, is excellent in practicality such as a manufacturing process, and is particularly effective.
[0063]
【The invention's effect】
As described above in detail, according to the present invention, on the second conductivity type collector layer side, the first conductivity type field stop layer for reducing the extension of the depletion layer in the reverse blocking state and the first conductivity type field stop layer for reducing the increase in the leak current are provided. By forming the one-conductivity-type leak stop layer, it is possible to prevent a negative resistance, a soft breakdown voltage, and an increase in leak current that occur at the time of turn-on.
[Brief description of the drawings]
FIG. 1 is a fragmentary cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram schematically showing an example of a second main surface side impurity concentration distribution of the semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a fragmentary cross-sectional view showing another semiconductor device according to the first embodiment of the present invention.
FIG. 4 is a diagram schematically showing another example of the impurity concentration distribution on the second main surface side of the semiconductor device according to the first embodiment of the present invention.
FIG. 5 is a diagram showing NQ of the semiconductor device according to the first embodiment of the present invention;FSFIG.
FIG. 6 is a graph showing Q of the semiconductor device according to the first embodiment of the present invention;LS/ QC-WLSFIG.
FIG. 7 is a diagram showing a device simulation result showing the effect of the leak stop layer.
FIG. 8 is a fragmentary cross-sectional view showing one step of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 9 is a fragmentary cross-sectional view showing one step of a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 10 is a fragmentary cross-sectional view showing one step of a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 11 is a fragmentary cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 12 is an essential part cross sectional view showing one step of a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 13 is a fragmentary cross-sectional view showing a semiconductor device according to a second embodiment of the present invention.
FIG. 14 is a diagram schematically showing an example of a second main surface side impurity concentration distribution of the semiconductor device according to the second embodiment of the present invention;
FIG. 15 is a fragmentary cross-sectional view showing one step of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 16 is a fragmentary cross-sectional view showing one step of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 17 is a fragmentary cross-sectional view showing one step of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 18 is a fragmentary cross-sectional view showing one step of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 19 is a diagram showing NQ of a semiconductor device according to a second embodiment of the present invention;FSFIG.
FIG. 20 is a cross-sectional view of a main part showing a conventional semiconductor device.
FIG. 21 is a diagram schematically showing an example of a second main surface side impurity concentration distribution of a conventional semiconductor device.
[Explanation of symbols]
101,801,1301,1501 ... N-type semiconductor substrate
102,802,1302,1502 ... P-type base layer
103, 803, 1303, 1503 ... groove
104, 804, 1304, 1504 ... gate insulating film
105,805,1305,1505 ... gate electrode
106,806,1306,1506 ... interlayer insulating film
107, 807, 1307, 1507 ... N-type emitter layer
108, 808, 1308, 1508 ... Emitter electrode
109, 809, 1309, 1509 ... N-type field stop layer
110, 810, 1310, 1510 ... N-type leak stop layer
111, 811, 1311, 1511... P-type collector layer
112, 812, 1312, 1512 ... Collector electrode
2001: N-type semiconductor substrate
2002: P-type base layer
2003 ... groove
2004: Gate insulating film
2005 ... Gate electrode
2006 ... interlayer insulating film
2007 ... N-type emitter layer
2008: Emitter electrode
2009 ... N-type field stop layer
2010: P-type collector layer
2011: Collector electrode

Claims (14)

第１導電型半導体基板と、
前記第１導電型半導体基板の第１主面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に形成された第１導電型エミッタ層と、
前記第２導電型ベース層に接するよう形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接するよう形成されたゲート電極と、
前記第１導電型半導体基板内に形成された第１導電型フィールドストップ層と、前記第１導電型半導体基板の第２主面に形成された第２導電型コレクタ層と、
前記第１導電型フィールドストップ層と前記第２導電型コレクタ層の間に設けられ、少なくとも前記第２導電型コレクタ層に接するように形成された第１導電型リークストップ層と、
前記第１導電型エミッタ層及び前記第２導電型ベース層上に形成された第１主電極と、
前記第２導電型コレクタ層に形成された第２主電極と、
を具備したことを特徴とする半導体装置。A first conductivity type semiconductor substrate;
A second conductivity type base layer formed on a first main surface of the first conductivity type semiconductor substrate;
A first conductivity type emitter layer formed in a surface region of the second conductivity type base layer;
A gate insulating film formed to be in contact with the second conductivity type base layer;
A gate electrode formed to be in contact with the gate insulating film;
A first conductivity type field stop layer formed in the first conductivity type semiconductor substrate; a second conductivity type collector layer formed on a second main surface of the first conductivity type semiconductor substrate;
A first conductivity type leak stop layer provided between the first conductivity type field stop layer and the second conductivity type collector layer and formed so as to be in contact with at least the second conductivity type collector layer;
A first main electrode formed on the first conductivity type emitter layer and the second conductivity type base layer;
A second main electrode formed on the second conductivity type collector layer;
A semiconductor device comprising: 前記第１導電型フィールドストップ層において
１×１０１２［ｃｍ−２］≧ＱＦＳ≧Ｎ（Ｗｄｌ−ＷＩ）
（但し、ＱＦＳ［ｃｍ−２］は前記フィールドストップ層の実効的なドーズ量、Ｎ［ｃｍ−３］は第１導電型半導体基板の不純物濃度、Ｗｄｌ［ｃｍ］は第１導電型半導体基板の空乏層幅、ＷＩ［ｃｍ］は第１導電型フィールドストップ層上の第１導電型半導体基板の厚さ）を満たし、
前記第１導電型リークストップ層において、
１≧ＱＬＳ／ＱＣ≧［４８１−４８０ｃｏｓｈ（ＷＬＳ／６０）］／［２１９４ｓｉｎｈ（ＷＬＳ／６０）］
（但し、ＱＬＳ［ｃｍ−２］は前記リークストップ層の実効的なドーズ量、ＱＣ［ｃｍ−２］は前記第２導電型コレクタ層の実効的なドーズ量、ＷＬＳ［μｍ］はリークストップ層の厚さ）を満たすことを特徴とする請求項１記載の半導体装置。In the first conductivity type field stop layer, 1 × 10 12 [cm −2 ] ≧ Q FS ≧ N (W dl −W I )
(However, Q FS [cm −2 ] is the effective dose of the field stop layer, N [cm −3 ] is the impurity concentration of the first conductivity type semiconductor substrate, and W dl [cm] is the first conductivity type semiconductor.) The depletion layer width of the substrate, W I [cm], satisfies the thickness of the first conductivity type semiconductor substrate on the first conductivity type field stop layer),
In the first conductivity type leak stop layer,
1 ≧ Q LS / Q C ≧ [481-480 cosh (W LS / 60)] / [2194 sinh (W LS / 60)]
(However, Q LS [cm -2] is an effective dose of the leakage stop layer, Q C [cm -2] is an effective dose of the second conductivity type collector layer, W LS [μm] is 2. The semiconductor device according to claim 1, wherein a thickness of the leak stop layer is satisfied. 第１導電型半導体基板と、
前記第１導電型半導体基板の第１主面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に形成された第１導電型エミッタ層と、
前記第２導電型ベース層に接するよう形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接するよう形成されたゲート電極と、
前記第１導電型半導体基板内に形成された第１導電型フィールドストップ層と、前記第１導電型半導体基板の第２主面に形成された前記第２導電型コレクタ層と、
前記第１導電型フィールドストップ層と前記第２導電型コレクタ層の間に設けられ、両方の層に接するように形成された第１導電型リークストップ層と、
前記第１導電型エミッタ層及び前記第２導電型ベース層上に形成された第１主電極と、
前記第２導電型コレクタ層に形成された第２主電極と、
を具備したことを特徴とする半導体装置。A first conductivity type semiconductor substrate;
A second conductivity type base layer formed on a first main surface of the first conductivity type semiconductor substrate;
A first conductivity type emitter layer formed in a surface region of the second conductivity type base layer;
A gate insulating film formed to be in contact with the second conductivity type base layer;
A gate electrode formed to be in contact with the gate insulating film;
A first conductivity type field stop layer formed in the first conductivity type semiconductor substrate; a second conductivity type collector layer formed on a second main surface of the first conductivity type semiconductor substrate;
A first conductivity type leak stop layer provided between the first conductivity type field stop layer and the second conductivity type collector layer, and formed to be in contact with both layers;
A first main electrode formed on the first conductivity type emitter layer and the second conductivity type base layer;
A second main electrode formed on the second conductivity type collector layer;
A semiconductor device comprising: 前記第１導電型フィールドストップ層において
１×１０１２［ｃｍ−２］≧ＱＦＳ≧Ｎ（Ｗｄｌ−ＷＩ）
（但し、ＱＦＳ［ｃｍ−２］は前記フィールドストップ層の実効的なドーズ量、Ｎ［ｃｍ−３］は第１導電型半導体基板の不純物濃度、Ｗｄｌ［ｃｍ］は第１導電型半導体基板の空乏層幅、ＷＩ［ｃｍ］は第１導電型フィールドストップ層上の第１導電型半導体基板の厚さ）を満たし、
前記第１導電型リークストップ層において、
１≧ＱＬＳ／ＱＣ≧［４８１−４８０ｃｏｓｈ（ＷＬＳ／６０）］／［２１９４ｓｉｎｈ（ＷＬＳ／６０）］
（但し、ＱＬＳ［ｃｍ−２］は前記リークストップ層の実効的なドーズ量、ＱＣ［ｃｍ−２］は前記第２導電型コレクタ層の実効的なドーズ量、ＷＬＳ［μｍ］はリークストップ層の厚さ）を満たすことを特徴とする請求項３記載の半導体装置。In the first conductivity type field stop layer, 1 × 10 12 [cm −2 ] ≧ Q FS ≧ N (W dl −W I )
(However, Q FS [cm −2 ] is the effective dose of the field stop layer, N [cm −3 ] is the impurity concentration of the first conductivity type semiconductor substrate, and W dl [cm] is the first conductivity type semiconductor.) The depletion layer width of the substrate, W I [cm], satisfies the thickness of the first conductivity type semiconductor substrate on the first conductivity type field stop layer),
In the first conductivity type leak stop layer,
1 ≧ Q LS / Q C ≧ [481-480 cosh (W LS / 60)] / [2194 sinh (W LS / 60)]
(However, Q LS [cm -2] is an effective dose of the leakage stop layer, Q C [cm -2] is an effective dose of the second conductivity type collector layer, W LS [μm] is 4. The semiconductor device according to claim 3, wherein a thickness of the leak stop layer is satisfied. 前記第２導電型コレクタ層の厚さが０．１乃至２μｍであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。5. The semiconductor device according to claim 1, wherein said second conductivity type collector layer has a thickness of 0.1 to 2 [mu] m. 前記ゲート電極は、前記第２導電型ベース層に形成された溝にゲート絶縁膜が形成され、前記ゲート絶縁膜に接するよう、導電性材料が埋め込まれていることによって構成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。The gate electrode is characterized in that a gate insulating film is formed in a groove formed in the second conductivity type base layer, and a conductive material is embedded so as to be in contact with the gate insulating film. The semiconductor device according to claim 1, wherein: 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。The semiconductor device according to claim 1, wherein the first conductivity type is N-type, and the second conductivity type is P-type. 第１導電型半導体基板の第１主面に第２導電型ベース層を形成する工程と、
前記第２導電型ベース層に接するようゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するようゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記第２導電型ベース層の表面領域に、第１導電型の不純物を導入することによって、第１導電型エミッタ層を形成する工程と、
前記第１導電型半導体基板の第２主面に第１導電型の不純物を導入することによって、前記第１導電型半導体基板内にフィールドストップ層を形成する工程と、前記第１導電型半導体基板の第２主面に第１導電型の不純物を導入することによって、前記第１導電型フィールドストップ層よりも第２主面側に第１導電型リークストップ層を形成する工程と、
前記第１導電型半導体基板の第２主面に第２導電型の不純物を導入することによって、前記第１導電型リークストップ層に接するよう前記第２導電型コレクタ層を形成する工程と、
前記第１導電型エミッタ層及び前記第２導電型ベース層上に第１主電極を形成する工程と、
前記第２導電型コレクタ層に第２主電極を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。Forming a second conductivity type base layer on a first main surface of the first conductivity type semiconductor substrate;
Forming a gate insulating film in contact with the second conductivity type base layer;
Forming a gate electrode in contact with the gate insulating film;
Forming an interlayer insulating film on the gate electrode;
Forming a first conductivity type emitter layer by introducing a first conductivity type impurity into a surface region of the second conductivity type base layer;
Forming a field stop layer in the first conductivity type semiconductor substrate by introducing a first conductivity type impurity into a second main surface of the first conductivity type semiconductor substrate; Forming a first conductivity type leak stop layer closer to the second main surface than the first conductivity type field stop layer by introducing a first conductivity type impurity into the second main surface of
Forming a second conductivity type collector layer in contact with the first conductivity type leak stop layer by introducing a second conductivity type impurity into a second main surface of the first conductivity type semiconductor substrate;
Forming a first main electrode on the first conductivity type emitter layer and the second conductivity type base layer;
Forming a second main electrode on the second conductivity type collector layer;
A method for manufacturing a semiconductor device, comprising: 前記第１導電型フィールドストップ層を形成する工程において
１×１０１２［ｃｍ−２］≧ＱＦＳ≧Ｎ（Ｗｄｌ−ＷＩ）
（但し、ＱＦＳ［ｃｍ−２］は前記フィールドストップ層の実効的なドーズ量、Ｎ［ｃｍ−３］は第１導電型半導体基板の不純物濃度、Ｗｄｌ［ｃｍ］は第１導電型半導体基板の空乏層幅、ＷＩ［ｃｍ］は第１導電型フィールドストップ層上の第１導電型半導体基板の厚さ）を満たすよう形成し、
前記第１導電型リークストップ層を形成する工程において、
１≧ＱＬＳ／ＱＣ≧［４８１−４８０ｃｏｓｈ（ＷＬＳ／６０）］／［２１９４ｓｉｎｈ（ＷＬＳ／６０）］
（但し、ＱＬＳ［ｃｍ−２］は前記リークストップ層の実効的なドーズ量、ＱＣ［ｃｍ−２］は前記第２導電型コレクタ層の実効的なドーズ量、ＷＬＳ［μｍ］はリークストップ層の厚さ）を満たすよう形成することを特徴とする請求項８記載の半導体装置の製造方法。In the step of forming the first conductivity type field stop layer, 1 × 10 12 [cm −2 ] ≧ Q FS ≧ N (W dl −W I )
(However, Q FS [cm −2 ] is the effective dose of the field stop layer, N [cm −3 ] is the impurity concentration of the first conductivity type semiconductor substrate, and W dl [cm] is the first conductivity type semiconductor.) The depletion layer width of the substrate, W I [cm], is formed so as to satisfy the thickness of the first conductivity type semiconductor substrate on the first conductivity type field stop layer).
In the step of forming the first conductivity type leak stop layer,
1 ≧ Q LS / Q C ≧ [481-480 cosh (W LS / 60)] / [2194 sinh (W LS / 60)]
(However, Q LS [cm -2] is an effective dose of the leakage stop layer, Q C [cm -2] is an effective dose of the second conductivity type collector layer, W LS [μm] is 9. The method for manufacturing a semiconductor device according to claim 8, wherein the semiconductor device is formed so as to satisfy a thickness of the leak stop layer. 第１導電型半導体基板の第１主面によって第２導電型ベース層を形成する工程と、
前記第２導電型ベース層に接するようゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するようゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記第２導電型ベース層の表面領域に、第１導電型の不純物を導入することによって、第１導電型エミッタ層を形成する工程と、
前記第１導電型半導体基板の第２主面に第１導電型の不純物を導入することによって、前記第１導電型半導体基板内に、第２主面側から順に第１導電型リークストップ層及び第１導電型フィールドストップ層を形成する工程と、
前記第１導電型半導体基板の第２主面に第２導電型の不純物を導入することによって、前記第１導電型リークストップ層に接するよう前記第２導電型コレクタ層を形成する工程と、
前記第１導電型エミッタ層及び前記第２導電型ベース層上に第１主電極を形成する工程と、
前記第２導電型コレクタ層に第２主電極を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。Forming a second conductivity type base layer by the first main surface of the first conductivity type semiconductor substrate;
Forming a gate insulating film in contact with the second conductivity type base layer;
Forming a gate electrode in contact with the gate insulating film;
Forming an interlayer insulating film on the gate electrode;
Forming a first conductivity type emitter layer by introducing a first conductivity type impurity into a surface region of the second conductivity type base layer;
By introducing an impurity of the first conductivity type into the second main surface of the first conductivity type semiconductor substrate, the first conductivity type leak stop layer and the first conductivity type semiconductor substrate are sequentially arranged in the first conductivity type semiconductor substrate from the second main surface side. Forming a first conductivity type field stop layer;
Forming a second conductivity type collector layer in contact with the first conductivity type leak stop layer by introducing a second conductivity type impurity into a second main surface of the first conductivity type semiconductor substrate;
Forming a first main electrode on the first conductivity type emitter layer and the second conductivity type base layer;
Forming a second main electrode on the second conductivity type collector layer;
A method for manufacturing a semiconductor device, comprising: 前記第１導電型フィールドストップ層を形成する工程において
１×１０１２［ｃｍ−２］≧ＱＦＳ≧Ｎ（Ｗｄｌ−ＷＩ）
（但し、ＱＦＳ［ｃｍ−２］は前記フィールドストップ層の実効的なドーズ量、Ｎ［ｃｍ−３］は第１導電型半導体基板の不純物濃度、Ｗｄｌ［ｃｍ］は第１導電型半導体基板の空乏層幅、ＷＩ［ｃｍ］は第１導電型フィールドストップ層上の第１導電型半導体基板の厚さ）を満たすよう形成し、
前記第１導電型リークストップ層する工程において、
１≧ＱＬＳ／ＱＣ≧［４８１−４８０ｃｏｓｈ（ＷＬＳ／６０）］／［２１９４ｓｉｎｈ（ＷＬＳ／６０）］
（但し、ＱＬＳ［ｃｍ−２］は前記リークストップ層の実効的なドーズ量、ＱＣ［ｃｍ−２］は前記第２導電型コレクタ層の実効的なドーズ量、ＷＬＳ［μｍ］はリークストップ層の厚さ）を満たすよう形成することを特徴とする請求項１０記載の半導体装置。In the step of forming the first conductivity type field stop layer, 1 × 10 12 [cm −2 ] ≧ Q FS ≧ N (W dl −W I )
(However, Q FS [cm −2 ] is the effective dose of the field stop layer, N [cm −3 ] is the impurity concentration of the first conductivity type semiconductor substrate, and W dl [cm] is the first conductivity type semiconductor.) The depletion layer width of the substrate, W I [cm], is formed so as to satisfy the thickness of the first conductivity type semiconductor substrate on the first conductivity type field stop layer).
In the step of forming the first conductivity type leak stop layer,
1 ≧ Q LS / Q C ≧ [481-480 cosh (W LS / 60)] / [2194 sinh (W LS / 60)]
(However, Q LS [cm -2] is an effective dose of the leakage stop layer, Q C [cm -2] is an effective dose of the second conductivity type collector layer, W LS [μm] is The semiconductor device according to claim 10, wherein the semiconductor device is formed so as to satisfy (thickness of a leak stop layer). 前記第２導電型コレクタ層の厚さが０．１乃至２μｍであることを特徴とする請求項８乃至１１のいずれかに記載の半導体装置の製造方法。12. The method according to claim 8, wherein the second conductive type collector layer has a thickness of 0.1 to 2 [mu] m. 前記ゲート電極を形成する工程は、
前記第２導電型ベース層に溝を形成する工程と、
前記溝にゲート絶縁膜を形成する工程と、
前記溝に形成された前記ゲート絶縁膜に接するよう、前記溝にゲート電極を埋め込む工程とを具備したことを特徴とする請求項８乃至１１のいずれかに記載の半導体装置の製造方法。The step of forming the gate electrode,
Forming a groove in the second conductivity type base layer;
Forming a gate insulating film in the trench;
12. The method of manufacturing a semiconductor device according to claim 8, further comprising: embedding a gate electrode in the groove so as to be in contact with the gate insulating film formed in the groove. 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項８乃至１１のいずれかに記載の半導体装置の製造方法。The method according to claim 8, wherein the first conductivity type is N-type, and the second conductivity type is P-type.
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