JP2004071962A - 積層インダクタ - Google Patents
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- 239000004020 conductor Substances 0.000 claims abstract description 99
- 238000004804 winding Methods 0.000 claims description 15
- 238000010030 laminating Methods 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 claims description 4
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 33
- 238000000034 method Methods 0.000 description 12
- 230000004907 flux Effects 0.000 description 9
- 239000003550 marker Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 230000036544 posture Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000005452 bending Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000007598 dipping method Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
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Abstract
【課題】共振周波数を選択的に設定することができ、大きなインピーダンスが得られる積層インダクタを提供すること
【解決手段】絶縁膜1と導体パターン2を適宜な順に積層し、当該内部に導体パターン2が螺旋状に繋がったコイル20を内蔵するチップ本体3を形成する。コイル20の軸線に沿う対向2面に外部電極4,4を形成して縦巻き型の積層インダクタ10にする。実装は横に倒してコイル軸が基板に対して平行になる姿勢でもよい。チップ本体3の内部に、外部電極4に接続する電極導体5を設ける。電極導体5は略長方形状に形成し、コイル層の外側の層に配置してコイルパターン形状の全域に重畳する設定にする。電極導体5の接続は近辺の導体パターン2の接続側とは逆側の外部電極4に接続する。このため、コイル20との間に静電容量を生じ、当該素子は容量性負荷が並列に接続した共振回路と等価になる。
【選択図】 図1
【解決手段】絶縁膜1と導体パターン2を適宜な順に積層し、当該内部に導体パターン2が螺旋状に繋がったコイル20を内蔵するチップ本体3を形成する。コイル20の軸線に沿う対向2面に外部電極4,4を形成して縦巻き型の積層インダクタ10にする。実装は横に倒してコイル軸が基板に対して平行になる姿勢でもよい。チップ本体3の内部に、外部電極4に接続する電極導体5を設ける。電極導体5は略長方形状に形成し、コイル層の外側の層に配置してコイルパターン形状の全域に重畳する設定にする。電極導体5の接続は近辺の導体パターン2の接続側とは逆側の外部電極4に接続する。このため、コイル20との間に静電容量を生じ、当該素子は容量性負荷が並列に接続した共振回路と等価になる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、積層インダクタに関するもので、より具体的には、チップ本体内に導体パターンが螺旋状に繋がったコイルを内蔵する積層インダクタの導体パターンの改良に関する。
【0002】
【発明の背景】
周知のように、チップ部品と呼ばれる電子部品は、面実装に使用するためリード端子を設けることなく小片形状に小型化しており、その一つにインダクタンス素子である積層インダクタがある。
【0003】
積層インダクタは、絶縁膜と導体パターンを適宜な順に積層することで当該内部に導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を形成し、さらにそのチップ本体の対向2面に、内蔵コイルの両端とそれぞれ接続する外部電極を設けた構成になっている。
【0004】
絶縁膜には例えばセラミック材料を用い、チップ本体は積層を完了した後に所定温度で焼き固める。外部電極は、例えばディッピングにより形成する。つまり銀等の導体ペーストの中にチップ本体の該当部分を浸けることで形成し、これにより外部電極は電極面に隣接する4面にも導電膜が所定に覆い被さる状態に成膜され、隣接4面に回り込む周縁部を有する形態となる。これにより、隣接4面の何れの面が下でも面実装することができ、チップ本体が横倒しになって取り付け面が変わっても基板に取り付けができるので、自動化実装において部品を挿入するフィード工程を簡略化できる。
【0005】
チップ本体(積層体)を形成する方法には、絶縁シートに導体パターンを形成して積み重ねていくシート積層法や、絶縁ペーストと導電ペーストとを交互に塗り重ねていく印刷積層法などがあり、何れにしても積層体の内部に、螺旋状に繋がったコイルパターン及びそれの引き出しパターンを形成することになる。
【0006】
また、外部電極はチップ本体の対向2面に設けるので、内蔵コイルとの関係に方向性を有する。すなわち、その内蔵コイルの軸線に沿う対向2面に形成する縦巻き型と、コイル軸に対立する対向2面に形成する横巻き型があり、縦巻き型では実装時にコイル軸が基板に対して縦に向き、横巻き型はコイル軸が横に向くことになる。なお、縦巻き型ではチップ本体を横倒しにするとコイル軸も倒れて横に向くので、磁場の向きに関して基板上で制限がある実装には注意を要する。
【0007】
ところで、そうした積層インダクタにおいて、共振周波数を適宜に変更したいという要求がある。つまり、適用する回路の動作条件等から当該インダクタンス素子において共振周波数を選択的に設定したい。しかし、この共振周波数は物理的に素子を形成することで固有値を取ることから対策が求められていた。
【0008】
また、積層インダクタはインダクタンス素子ではあるが、適用する回路の動作条件等から当該素子において大きなインピーダンスZを発現させたいという要求がある。ここで、インピーダンスZを大きく得るにはインダクタンスLを大きくする方法があるが、インダクタンスLを上げるため巻数を多くすることは、小型化要求があるチップ部品では製作が難しい。
【0009】
本発明は、上記した背景に鑑みてなされたもので、その目的とするところは、上記した問題を解決し、共振周波数を選択的に設定することができ、大きなインピーダンスが得られる積層インダクタを提供することにある。
【0010】
【課題を解決するための手段】
上記した目的を達成するために、本発明に係る積層インダクタでは、セラミック等の絶縁膜と導体パターンを適宜な順に積層することで当該内部に前記導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を備え、当該チップ本体の対向2面に、前記コイルの端部とそれぞれ接続する外部電極を設ける積層インダクタを前提とする。そして、前記チップ本体内に、前記外部電極に接続する電極導体を設け、当該電極導体の接続は近辺の導体パターンの接続側とは逆側の外部電極に接続するようにした。
【0011】
また、前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、前記コイルをなすパターン形状の全域あるいは内側空域を部分的に覆う領域に重畳するように構成することもできる。
【0012】
さらには、前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、前記コイルをなすパターン形状に重畳するようにしたり、前記コイルの巻き端の付近に配置したり、前記コイルをなすパターン層の内側の層間に配置したりすることもできる。
【0013】
したがって本発明では、チップ本体内に、外部電極に接続する電極導体を設けて、これを近辺の導体パターンの接続側とは逆側の外部電極に接続するので、コイルとの間に静電容量を生じ、これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスL,キャパシタンスCの並列共振回路と等価となり、電極導体の面積を適宜に設定することで静電容量の値を調整できる。
【0014】
また、別の解決手段としては、セラミック等の絶縁膜と導体パターンを適宜な順に積層することで当該内部に前記導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を備えて、当該チップ本体には前記コイルの軸線に沿う対向2面に、前記コイルの端部とそれぞれ接続する外部電極を設ける積層インダクタにおいて、前記コイルの軸線に対立する対向2面に、方向表示のための方向性マーカを設けるように構成できる。
【0015】
そして、上記した別の解決手段を前提として、前記コイルをなすパターン層の外側の層に、シールドのための導体膜をそれぞれ設け、当該導体膜は、前記コイルをなすパターン形状の全域あるいは少なくとも内側空域を覆う領域に重畳する。また、前記導体膜は前記チップ本体の表層近くに配置することもできる。係る構成にすると、コイルの両端を電極導体で覆うことになるので、コイルの磁束をシールドできる。
【0016】
【発明の実施の形態】
図1は、本発明の第1の実施の形態を示している。本実施の形態において、積層インダクタ10は、略矩形状に形成したチップ本体3にコイル20を内蔵するとともに、そのチップ本体3の対向2面に、内蔵コイル20の端部とそれぞれ接続する外部電極4,4を設けた構成であり、外部電極4,4,は内蔵コイル20の軸線に沿う対向2面に形成し、いわゆる縦巻き型を採る。なお、本実施の形態では、実装は横に90度回転させてコイル軸が基板に対して平行になる状態を想定しており、図1にはコイル軸を横に倒した姿勢を示す。
【0017】
チップ本体3は、セラミック等の絶縁膜1と導体パターン2を適宜な順に積層し、これにより当該内部に導体パターン2が螺旋状に繋がったコイル20を形成し、積層を完了した後に所定温度で焼き固める。
【0018】
外部電極4,4はディッピングにより形成する。つまり銀等の導電ペーストの中にチップ本体3の該当部分を浸けることにより、外部電極4,4は、本来の電極面に隣接する4面にも導電膜が所定長さ分だけ覆い被さる状態に成膜し、隣接4面に回り込む周縁部40を有する形態となる。
【0019】
コイル20をなす導体パターン2は、最初と最後の層ではコイルパターンの端部から引き出し導体6を該当側の縁に延長して形成し、この引き出し導体6を介して外部電極4に対する電気的な接続を行う構成を採っている。
【0020】
そして、本発明では、チップ本体3の内部に、外部電極4に接続する電極導体5を設け、コイル20との間に静電容量を生じさせる構成にしている。つまり、電極導体5は略長方形状に形成し、コイル20をなすパターン層の外側の層に配置し、図2(b)に示すように、コイル20をなすパターン形状の全域に電極導体5が重畳する設定にする。電極導体5の接続は、図2(a)に示すように、近辺の導体パターン2の外部導体4への接続側とは逆側の外部電極4に接続するようにしている。
【0021】
このように、チップ本体3内に、外部電極4に接続する電極導体5を設けるとともに、これを近辺の導体パターン2の接続側とは逆側の外部電極4に接続するので、コイル20との間に静電容量を生じる。これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスL,キャパシタンスCの並列共振回路と等価となり、電極導体5の面積を適宜に設定することで静電容量の値を調整でき、共振周波数を選択的に設定できて適宜に下げられる。この場合、コイル20の巻き数が少なくても、そのインダクタンスLに対してキャパシタンスCを意図的に付加した並列共振なので従来よりも大きなインピーダンスを得ることができる。
【0022】
また、コイル20の両端を電極導体5,5で覆うことになるので、コイル20の磁束をシールドでき、基板上で他の部品と干渉することを防止できるという副次的効果も奏する。
【0023】
(測定結果)
本発明の効果を確認するため第1の実施の形態について周波数特性を測定した。このとき、比較例として電極導体5を設けない構成のものを用意し、同一条件でQ(Quality factor)を測定した。図3に示すグラフはQ−周波数特性であり、比較例の測定値は想像線pで示し、第1の実施の形態の測定値は実線rで示す。また、コイルの巻数は5ターンで製作してあり、インダクタンス値が10mHになった。
【0024】
その結果、共振周波数は比較例が3700MHzとなり第1の実施の形態では2000MHzになった。そして、この2000MHzの共振周波数特性は通常構成の22nHのものと同等であることを確認できた。
【0025】
したがって、静電容量の値を調整でき、共振周波数を適宜に下げ得ることは明らかであり、インダクタンスLにキャパシタンスCを付加した並列共振による大きなインピーダンスが得られる。
【0026】
電極導体5の構成は、上記した第1の実施の形態に限ることはなく、例えば図4〜図7の各図に示すようにも構成できる。すなわち、図4(a),(b)は本発明の第2の実施の形態を示している。この第2の実施の形態では、電極導体5はコイル20をなすパターン層の外側の層に配置し、コイル20をなすパターン形状の内側空域を部分的に覆う領域に重畳する構成を採る。このように、電極導体5がコイル20の内側空域を部分的に覆うので、覆う領域を調整することにより磁束のシールドを適宜に行える。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【0027】
図5(a),(b)は本発明の第3の実施の形態を示している。この第3の実施の形態では、電極導体5はコイル20をなすパターン層の外側の層に配置し、さらにコイル20をなすパターン形状に重畳する構成を採る。この場合、電極導体5がコイルパターン形状に沿うので、コイル20の内側空域には覆いがないので、磁束をシールドしない状態で静電容量の成分を付加できる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【0028】
図6(a),(b)は本発明の第4の実施の形態を示している。この第4の実施の形態では、電極導体5はコイル20の巻き端の付近に配置する構成を採る。ここでは電極導体5はコイル20に対して重ならない設定となっているが、巻き端の付近に配置するので両者の間には静電容量が生じることになり、静電容量の値を適宜に設定できる。
【0029】
この電極導体5は、コイル20の巻き端パターンの形成層と同一層に設けることになるので、製造では両者を同一工程で形成できて工程が増えず、このためコスト面で有利になる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【0030】
図7(a),(b)は本発明の第5の実施の形態を示している。この第5の実施の形態では、電極導体5はコイル20をなすパターン層の内側の層間に配置する構成を採る。このように、電極導体5はコイル20の内側に配置してもよく、コイルパターンの相互間でも静電容量が得られる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【0031】
また、図8は別の例を示している。この例では、方向表示のための方向性マーカを設ける構成を採る。すなわち、この積層インダクタ10は、図1に示す第1の実施の形態と同様に、略矩形状に形成したチップ本体3にコイル20を内蔵するとともに、そのチップ本体3の対向2面に、内蔵コイル20の端部とそれぞれ接続する外部電極4,4を設けた構成をとる。そして、外部電極4,4,は内蔵コイル20の軸線に沿う対向2面に形成し、いわゆる縦巻き型を採り、実装は横に90度回転させてコイル軸が基板に対して平行になる状態を想定していて、このため、コイル20の軸線に対立する対向2面に、方向表示のための方向性マーカ7,7を設ける。
【0032】
次に、この形態の製造方法について説明する。積層体であるチップ本体3の形成はシート積層法では、セラミック材料(誘電体)からなる絶縁シートに、導体パターンを形成して積み重ねていくものであり、導体パターンの形成には、導体ペーストを刷り出すスクリーン印刷を行う。チップ部品の製造では、ワークとしては生産性の面からチップ部品複数枚分の大きさのワーク積層体を製作し、そのワーク積層体を十分に乾燥させた後に各単体に切断して焼成する。なお、積層体の形成には、絶縁ペーストと導体ペーストとを交互に塗り重ねていく印刷積層法でもよい。
【0033】
具体的には図9に示す工程手順を採り、まず、方向性マーカ7を形成し(図9(a))、この上に、絶縁シートを積み重ねてダミー層(絶縁膜1)を形成する(図9(b))。
【0034】
次に、一方の縁に延びる延長部を有するコイルパターンの版を用いて導体ペーストを塗って引き出し導体6とコイルパターン26を形成する(図9(c))。そして、絶縁シートを積み重ねて絶縁層(絶縁膜1)を形成し、下層のコイルパターン先端に重なる所定位置に第1スルーホール81を設け(図9(d))、当該層に導体ペーストを塗って第1パターン21を形成し、これはスルーホール81から延びて2つ角を折れ曲がる略コ字形状とする(図9(e))。
【0035】
さらに、絶縁シートを積み重ねて絶縁層(絶縁膜1)を形成し、下層のコイルパターン先端に重なる所定位置に第3スルーホール83を設け(図9(f))、当該層に導体ペーストを塗って第3パターン23を形成し、これは第3スルーホール83から延びて2つ角を折れ曲がる略コ字形状とする(図9(g))。
【0036】
そして、絶縁シートを積み重ねて絶縁層(絶縁膜1)を形成し、下層のコイルパターン先端に重なる所定位置に第2スルーホール82を設け(図9(h))、当該層に導体ペーストを塗って第2パターン22を形成し、これは第2スルーホール82から延びて1つ角を折れ曲がる略L字形状とする(図9(i))。
【0037】
さらに再び工程(d)に戻りこれら各工程(d)〜(i)を繰り返し行って所定巻きターンに延長したコイル20を得る。
【0038】
そして今度はコイル20の逆側について同様に各層を形成し、つまり、第2スルーホール82を形成した後に(図9(h))、他方の縁に延びる延長部を有するコイルパターンの版を用いて導体ペーストを塗って引き出し導体6とコイルパターン26を形成する(図9(j))。さらには絶縁シートを積み重ねてダミー層(絶縁膜1)を形成し(図9(k))、この上に方向性マーカ7を形成する(図9(l))。
【0039】
この後、乾燥させたワーク積層体を各単体チップに切断し、脱脂した後に焼成し、バリを削る。そして次に、焼成後のチップ本体3の端面にディッピングを施して、隣接する4面にも導電膜が所定に覆い被さる状態に成膜させ、Niメッキ及びSuメッキを順次に施して外部電極4,4を形成し、積層インダクタ10を得る。
【0040】
このように、方向表示のための方向性マーカ7,7はコイル20の軸線に対立する対向2面に設けるので、方向性マーカ7,7がない面が天地となる姿勢が正常な実装姿勢であり、製品の検査工程など方向性の整列工程では、取り得る姿勢が2つに1つとなって自然に整列する確率が高くなる。その結果、省力化が図れる。
【0041】
また、当該素子の整列には方向性マーカ7,7がない面を天地に向ければよいので方向整列が容易であり、このとき方向性マーカ7,7はチップ本体3の該当面(側面)に単に存在すればよく、その位置や大きさ等には精度がいらない。このため、形成が容易に行えてコスト面で有利性がある。
【0042】
さらに、図7に示した例の変形例としては、図10,図11に示すようにも構成できる。まず、図10(a),(b)に示すように、コイル20をなすパターン層の外側の層に、シールドのための導体膜9,9をそれぞれ設ける。そして、それら導体膜9,9は、図10(b)に示すように、コイル20をなすパターン形状の全域に重畳する構成を採る。
【0043】
このように、コイル20の両端にそれぞれ導体膜9,9を配置するので、磁束が外部に漏れることを遮断でき、磁気シールドが行える。従って、これを実装した基板上では周辺からの影響や周辺への影響を抑え得る。もちろん、導体膜9,9の形状は適宜に設定してよいが、磁気シールドの面からは、コイル20をなすパターン形状の少なくとも内側空域を覆う領域に重畳する設定が好ましい。
【0044】
図11はさらに別の変形例を示している。この例では、導体膜9,9はチップ本体3の表層近くに配置する構成を採る。この場合、磁気シールドのための導体膜9,9をチップ本体3の表層近くに配置するので、コイル20の磁場に対する干渉,遮断を抑制しつつ磁気シールドすることができ、このためQ値が低減する悪化を抑え得る。
【0045】
また、チップ本体3の表層近くに配置した導体膜9,9は、外からその形状,色が見えるようになり、このためそれら導体膜9,9を方向性マーカに利用することができ、専用の方向性マーカを設けなくてよくなりコスト面で有利性がある。
【0046】
このように、コイルの軸線に対立する対向2面に方向表示のための方向性マーカを設けることでは、方向性マーカがない面が天地となる姿勢が正常な実装姿勢になり、製品の検査工程など方向性の整列工程において取り得る姿勢が2つに1つになって自然に整列する確率が高くなる。また、当該素子の整列には方向性マーカがない面を天地に向ければよいので方向整列が容易であり、方向性マーカは該当面(側面)に単に存在すればよく、その位置や大きさ等には精度がいらない。このため、形成が容易に行えてコスト面で有利性がある。その結果、省力化が図れる。
【0047】
さらに、コイルパターン層の外側の層にシールドのための導体膜をそれぞれ設けることでは、磁束が外部に漏れることを遮断でき、磁気シールドが行えて、これを実装した基板上では周辺からの影響や周辺への影響を抑え得る。
【0048】
さらにまた磁気シールドのための導体膜をチップ本体の表層近くに配置することでは、コイルの磁場に対する干渉,遮断を抑制しつつ磁気シールドすることができ、このためQ値が低減する悪化を抑え得る。
【0049】
また、チップ本体の表層近くに配置した導体膜は、外からその形状,色が見えるようになり、このためそれら導体膜を方向性マーカに利用することができ、専用の方向性マーカを設けなくてよくなりコスト面で有利性がある。
【0050】
【発明の効果】
以上のように、本発明に係る積層インダクタでは、チップ本体内に、外部電極に接続する電極導体を設けて、これを近辺の導体パターンの接続側とは逆側の外部電極に接続するので、コイルとの間に静電容量を生じ、これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスL,キャパシタンスCの並列共振回路と等価となり、電極導体の面積を適宜に設定することで静電容量の値を調整できる。したがって、共振周波数を選択的に設定することができ、適宜に下げられる。この場合、コイルの巻き数が少なくても、そのインダクタンスLに対してキャパシタンスCを意図的に付加した並列共振なので従来よりも大きなインピーダンスを得ることができる。
【0051】
また、コイルの両端を電極導体で覆うことになるので、コイルの磁束をシールドでき、基板上で他の部品と干渉することを防止できる。
【0052】
さらにまた、コイルパターン形状の内側空域を電極導体により部分的に覆う構成を採ると、覆う領域を調整することで磁束のシールドを適宜に行える。また、コイルパターン形状に電極導体を重畳する構成を採ると、磁束をシールドしない状態で静電容量の成分を付加できる。さらには、電極導体をコイルの巻き端の付近に配置することでは、当該巻き端との間に静電容量が生じるので、その値を適宜に設定でき、パターン形成を同一工程で行える。また、コイルパターン層の内側の層間に電極導体を配置することでも静電容量が得られる。
【図面の簡単な説明】
【図1】第1の実施の形態を示す積層インダクタの斜視図である。
【図2】(a)は、図1に示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図3】周波数特性を示すグラフ図である。
【図4】(a)は、第2の実施の形態を示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図5】(a)は、第3の実施の形態を示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図6】(a)は、第4の実施の形態を示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図7】(a)は、第5の実施の形態を示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図8】積層インダクタの一例を示す斜視図である。
【図9】図8の積層インダクタを製造する工程を順に示す平面図である。
【図10】(a)は、積層インダクタの別の例を示す断面図である。
(b)は、シールド導体の平面図である。
【図11】積層インダクタのさらに別の例を示す断面図である。
【符号の説明】
1 絶縁膜
2 導体パターン
3 チップ本体
4 外部電極
5 電極導体
6 引き出し導体
7 方向性マーカ
9 導体膜
10 積層インダクタ
20 内蔵コイル
21 第1パターン
22 第2パターン
23 第3パターン
26 コイルパターン
40 周縁部
81 第1スルーホール
82 第2スルーホール
83 第3スルーホール
【発明の属する技術分野】
本発明は、積層インダクタに関するもので、より具体的には、チップ本体内に導体パターンが螺旋状に繋がったコイルを内蔵する積層インダクタの導体パターンの改良に関する。
【0002】
【発明の背景】
周知のように、チップ部品と呼ばれる電子部品は、面実装に使用するためリード端子を設けることなく小片形状に小型化しており、その一つにインダクタンス素子である積層インダクタがある。
【0003】
積層インダクタは、絶縁膜と導体パターンを適宜な順に積層することで当該内部に導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を形成し、さらにそのチップ本体の対向2面に、内蔵コイルの両端とそれぞれ接続する外部電極を設けた構成になっている。
【0004】
絶縁膜には例えばセラミック材料を用い、チップ本体は積層を完了した後に所定温度で焼き固める。外部電極は、例えばディッピングにより形成する。つまり銀等の導体ペーストの中にチップ本体の該当部分を浸けることで形成し、これにより外部電極は電極面に隣接する4面にも導電膜が所定に覆い被さる状態に成膜され、隣接4面に回り込む周縁部を有する形態となる。これにより、隣接4面の何れの面が下でも面実装することができ、チップ本体が横倒しになって取り付け面が変わっても基板に取り付けができるので、自動化実装において部品を挿入するフィード工程を簡略化できる。
【0005】
チップ本体(積層体)を形成する方法には、絶縁シートに導体パターンを形成して積み重ねていくシート積層法や、絶縁ペーストと導電ペーストとを交互に塗り重ねていく印刷積層法などがあり、何れにしても積層体の内部に、螺旋状に繋がったコイルパターン及びそれの引き出しパターンを形成することになる。
【0006】
また、外部電極はチップ本体の対向2面に設けるので、内蔵コイルとの関係に方向性を有する。すなわち、その内蔵コイルの軸線に沿う対向2面に形成する縦巻き型と、コイル軸に対立する対向2面に形成する横巻き型があり、縦巻き型では実装時にコイル軸が基板に対して縦に向き、横巻き型はコイル軸が横に向くことになる。なお、縦巻き型ではチップ本体を横倒しにするとコイル軸も倒れて横に向くので、磁場の向きに関して基板上で制限がある実装には注意を要する。
【0007】
ところで、そうした積層インダクタにおいて、共振周波数を適宜に変更したいという要求がある。つまり、適用する回路の動作条件等から当該インダクタンス素子において共振周波数を選択的に設定したい。しかし、この共振周波数は物理的に素子を形成することで固有値を取ることから対策が求められていた。
【0008】
また、積層インダクタはインダクタンス素子ではあるが、適用する回路の動作条件等から当該素子において大きなインピーダンスZを発現させたいという要求がある。ここで、インピーダンスZを大きく得るにはインダクタンスLを大きくする方法があるが、インダクタンスLを上げるため巻数を多くすることは、小型化要求があるチップ部品では製作が難しい。
【0009】
本発明は、上記した背景に鑑みてなされたもので、その目的とするところは、上記した問題を解決し、共振周波数を選択的に設定することができ、大きなインピーダンスが得られる積層インダクタを提供することにある。
【0010】
【課題を解決するための手段】
上記した目的を達成するために、本発明に係る積層インダクタでは、セラミック等の絶縁膜と導体パターンを適宜な順に積層することで当該内部に前記導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を備え、当該チップ本体の対向2面に、前記コイルの端部とそれぞれ接続する外部電極を設ける積層インダクタを前提とする。そして、前記チップ本体内に、前記外部電極に接続する電極導体を設け、当該電極導体の接続は近辺の導体パターンの接続側とは逆側の外部電極に接続するようにした。
【0011】
また、前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、前記コイルをなすパターン形状の全域あるいは内側空域を部分的に覆う領域に重畳するように構成することもできる。
【0012】
さらには、前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、前記コイルをなすパターン形状に重畳するようにしたり、前記コイルの巻き端の付近に配置したり、前記コイルをなすパターン層の内側の層間に配置したりすることもできる。
【0013】
したがって本発明では、チップ本体内に、外部電極に接続する電極導体を設けて、これを近辺の導体パターンの接続側とは逆側の外部電極に接続するので、コイルとの間に静電容量を生じ、これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスL,キャパシタンスCの並列共振回路と等価となり、電極導体の面積を適宜に設定することで静電容量の値を調整できる。
【0014】
また、別の解決手段としては、セラミック等の絶縁膜と導体パターンを適宜な順に積層することで当該内部に前記導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を備えて、当該チップ本体には前記コイルの軸線に沿う対向2面に、前記コイルの端部とそれぞれ接続する外部電極を設ける積層インダクタにおいて、前記コイルの軸線に対立する対向2面に、方向表示のための方向性マーカを設けるように構成できる。
【0015】
そして、上記した別の解決手段を前提として、前記コイルをなすパターン層の外側の層に、シールドのための導体膜をそれぞれ設け、当該導体膜は、前記コイルをなすパターン形状の全域あるいは少なくとも内側空域を覆う領域に重畳する。また、前記導体膜は前記チップ本体の表層近くに配置することもできる。係る構成にすると、コイルの両端を電極導体で覆うことになるので、コイルの磁束をシールドできる。
【0016】
【発明の実施の形態】
図1は、本発明の第1の実施の形態を示している。本実施の形態において、積層インダクタ10は、略矩形状に形成したチップ本体3にコイル20を内蔵するとともに、そのチップ本体3の対向2面に、内蔵コイル20の端部とそれぞれ接続する外部電極4,4を設けた構成であり、外部電極4,4,は内蔵コイル20の軸線に沿う対向2面に形成し、いわゆる縦巻き型を採る。なお、本実施の形態では、実装は横に90度回転させてコイル軸が基板に対して平行になる状態を想定しており、図1にはコイル軸を横に倒した姿勢を示す。
【0017】
チップ本体3は、セラミック等の絶縁膜1と導体パターン2を適宜な順に積層し、これにより当該内部に導体パターン2が螺旋状に繋がったコイル20を形成し、積層を完了した後に所定温度で焼き固める。
【0018】
外部電極4,4はディッピングにより形成する。つまり銀等の導電ペーストの中にチップ本体3の該当部分を浸けることにより、外部電極4,4は、本来の電極面に隣接する4面にも導電膜が所定長さ分だけ覆い被さる状態に成膜し、隣接4面に回り込む周縁部40を有する形態となる。
【0019】
コイル20をなす導体パターン2は、最初と最後の層ではコイルパターンの端部から引き出し導体6を該当側の縁に延長して形成し、この引き出し導体6を介して外部電極4に対する電気的な接続を行う構成を採っている。
【0020】
そして、本発明では、チップ本体3の内部に、外部電極4に接続する電極導体5を設け、コイル20との間に静電容量を生じさせる構成にしている。つまり、電極導体5は略長方形状に形成し、コイル20をなすパターン層の外側の層に配置し、図2(b)に示すように、コイル20をなすパターン形状の全域に電極導体5が重畳する設定にする。電極導体5の接続は、図2(a)に示すように、近辺の導体パターン2の外部導体4への接続側とは逆側の外部電極4に接続するようにしている。
【0021】
このように、チップ本体3内に、外部電極4に接続する電極導体5を設けるとともに、これを近辺の導体パターン2の接続側とは逆側の外部電極4に接続するので、コイル20との間に静電容量を生じる。これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスL,キャパシタンスCの並列共振回路と等価となり、電極導体5の面積を適宜に設定することで静電容量の値を調整でき、共振周波数を選択的に設定できて適宜に下げられる。この場合、コイル20の巻き数が少なくても、そのインダクタンスLに対してキャパシタンスCを意図的に付加した並列共振なので従来よりも大きなインピーダンスを得ることができる。
【0022】
また、コイル20の両端を電極導体5,5で覆うことになるので、コイル20の磁束をシールドでき、基板上で他の部品と干渉することを防止できるという副次的効果も奏する。
【0023】
(測定結果)
本発明の効果を確認するため第1の実施の形態について周波数特性を測定した。このとき、比較例として電極導体5を設けない構成のものを用意し、同一条件でQ(Quality factor)を測定した。図3に示すグラフはQ−周波数特性であり、比較例の測定値は想像線pで示し、第1の実施の形態の測定値は実線rで示す。また、コイルの巻数は5ターンで製作してあり、インダクタンス値が10mHになった。
【0024】
その結果、共振周波数は比較例が3700MHzとなり第1の実施の形態では2000MHzになった。そして、この2000MHzの共振周波数特性は通常構成の22nHのものと同等であることを確認できた。
【0025】
したがって、静電容量の値を調整でき、共振周波数を適宜に下げ得ることは明らかであり、インダクタンスLにキャパシタンスCを付加した並列共振による大きなインピーダンスが得られる。
【0026】
電極導体5の構成は、上記した第1の実施の形態に限ることはなく、例えば図4〜図7の各図に示すようにも構成できる。すなわち、図4(a),(b)は本発明の第2の実施の形態を示している。この第2の実施の形態では、電極導体5はコイル20をなすパターン層の外側の層に配置し、コイル20をなすパターン形状の内側空域を部分的に覆う領域に重畳する構成を採る。このように、電極導体5がコイル20の内側空域を部分的に覆うので、覆う領域を調整することにより磁束のシールドを適宜に行える。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【0027】
図5(a),(b)は本発明の第3の実施の形態を示している。この第3の実施の形態では、電極導体5はコイル20をなすパターン層の外側の層に配置し、さらにコイル20をなすパターン形状に重畳する構成を採る。この場合、電極導体5がコイルパターン形状に沿うので、コイル20の内側空域には覆いがないので、磁束をシールドしない状態で静電容量の成分を付加できる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【0028】
図6(a),(b)は本発明の第4の実施の形態を示している。この第4の実施の形態では、電極導体5はコイル20の巻き端の付近に配置する構成を採る。ここでは電極導体5はコイル20に対して重ならない設定となっているが、巻き端の付近に配置するので両者の間には静電容量が生じることになり、静電容量の値を適宜に設定できる。
【0029】
この電極導体5は、コイル20の巻き端パターンの形成層と同一層に設けることになるので、製造では両者を同一工程で形成できて工程が増えず、このためコスト面で有利になる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【0030】
図7(a),(b)は本発明の第5の実施の形態を示している。この第5の実施の形態では、電極導体5はコイル20をなすパターン層の内側の層間に配置する構成を採る。このように、電極導体5はコイル20の内側に配置してもよく、コイルパターンの相互間でも静電容量が得られる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【0031】
また、図8は別の例を示している。この例では、方向表示のための方向性マーカを設ける構成を採る。すなわち、この積層インダクタ10は、図1に示す第1の実施の形態と同様に、略矩形状に形成したチップ本体3にコイル20を内蔵するとともに、そのチップ本体3の対向2面に、内蔵コイル20の端部とそれぞれ接続する外部電極4,4を設けた構成をとる。そして、外部電極4,4,は内蔵コイル20の軸線に沿う対向2面に形成し、いわゆる縦巻き型を採り、実装は横に90度回転させてコイル軸が基板に対して平行になる状態を想定していて、このため、コイル20の軸線に対立する対向2面に、方向表示のための方向性マーカ7,7を設ける。
【0032】
次に、この形態の製造方法について説明する。積層体であるチップ本体3の形成はシート積層法では、セラミック材料(誘電体)からなる絶縁シートに、導体パターンを形成して積み重ねていくものであり、導体パターンの形成には、導体ペーストを刷り出すスクリーン印刷を行う。チップ部品の製造では、ワークとしては生産性の面からチップ部品複数枚分の大きさのワーク積層体を製作し、そのワーク積層体を十分に乾燥させた後に各単体に切断して焼成する。なお、積層体の形成には、絶縁ペーストと導体ペーストとを交互に塗り重ねていく印刷積層法でもよい。
【0033】
具体的には図9に示す工程手順を採り、まず、方向性マーカ7を形成し(図9(a))、この上に、絶縁シートを積み重ねてダミー層(絶縁膜1)を形成する(図9(b))。
【0034】
次に、一方の縁に延びる延長部を有するコイルパターンの版を用いて導体ペーストを塗って引き出し導体6とコイルパターン26を形成する(図9(c))。そして、絶縁シートを積み重ねて絶縁層(絶縁膜1)を形成し、下層のコイルパターン先端に重なる所定位置に第1スルーホール81を設け(図9(d))、当該層に導体ペーストを塗って第1パターン21を形成し、これはスルーホール81から延びて2つ角を折れ曲がる略コ字形状とする(図9(e))。
【0035】
さらに、絶縁シートを積み重ねて絶縁層(絶縁膜1)を形成し、下層のコイルパターン先端に重なる所定位置に第3スルーホール83を設け(図9(f))、当該層に導体ペーストを塗って第3パターン23を形成し、これは第3スルーホール83から延びて2つ角を折れ曲がる略コ字形状とする(図9(g))。
【0036】
そして、絶縁シートを積み重ねて絶縁層(絶縁膜1)を形成し、下層のコイルパターン先端に重なる所定位置に第2スルーホール82を設け(図9(h))、当該層に導体ペーストを塗って第2パターン22を形成し、これは第2スルーホール82から延びて1つ角を折れ曲がる略L字形状とする(図9(i))。
【0037】
さらに再び工程(d)に戻りこれら各工程(d)〜(i)を繰り返し行って所定巻きターンに延長したコイル20を得る。
【0038】
そして今度はコイル20の逆側について同様に各層を形成し、つまり、第2スルーホール82を形成した後に(図9(h))、他方の縁に延びる延長部を有するコイルパターンの版を用いて導体ペーストを塗って引き出し導体6とコイルパターン26を形成する(図9(j))。さらには絶縁シートを積み重ねてダミー層(絶縁膜1)を形成し(図9(k))、この上に方向性マーカ7を形成する(図9(l))。
【0039】
この後、乾燥させたワーク積層体を各単体チップに切断し、脱脂した後に焼成し、バリを削る。そして次に、焼成後のチップ本体3の端面にディッピングを施して、隣接する4面にも導電膜が所定に覆い被さる状態に成膜させ、Niメッキ及びSuメッキを順次に施して外部電極4,4を形成し、積層インダクタ10を得る。
【0040】
このように、方向表示のための方向性マーカ7,7はコイル20の軸線に対立する対向2面に設けるので、方向性マーカ7,7がない面が天地となる姿勢が正常な実装姿勢であり、製品の検査工程など方向性の整列工程では、取り得る姿勢が2つに1つとなって自然に整列する確率が高くなる。その結果、省力化が図れる。
【0041】
また、当該素子の整列には方向性マーカ7,7がない面を天地に向ければよいので方向整列が容易であり、このとき方向性マーカ7,7はチップ本体3の該当面(側面)に単に存在すればよく、その位置や大きさ等には精度がいらない。このため、形成が容易に行えてコスト面で有利性がある。
【0042】
さらに、図7に示した例の変形例としては、図10,図11に示すようにも構成できる。まず、図10(a),(b)に示すように、コイル20をなすパターン層の外側の層に、シールドのための導体膜9,9をそれぞれ設ける。そして、それら導体膜9,9は、図10(b)に示すように、コイル20をなすパターン形状の全域に重畳する構成を採る。
【0043】
このように、コイル20の両端にそれぞれ導体膜9,9を配置するので、磁束が外部に漏れることを遮断でき、磁気シールドが行える。従って、これを実装した基板上では周辺からの影響や周辺への影響を抑え得る。もちろん、導体膜9,9の形状は適宜に設定してよいが、磁気シールドの面からは、コイル20をなすパターン形状の少なくとも内側空域を覆う領域に重畳する設定が好ましい。
【0044】
図11はさらに別の変形例を示している。この例では、導体膜9,9はチップ本体3の表層近くに配置する構成を採る。この場合、磁気シールドのための導体膜9,9をチップ本体3の表層近くに配置するので、コイル20の磁場に対する干渉,遮断を抑制しつつ磁気シールドすることができ、このためQ値が低減する悪化を抑え得る。
【0045】
また、チップ本体3の表層近くに配置した導体膜9,9は、外からその形状,色が見えるようになり、このためそれら導体膜9,9を方向性マーカに利用することができ、専用の方向性マーカを設けなくてよくなりコスト面で有利性がある。
【0046】
このように、コイルの軸線に対立する対向2面に方向表示のための方向性マーカを設けることでは、方向性マーカがない面が天地となる姿勢が正常な実装姿勢になり、製品の検査工程など方向性の整列工程において取り得る姿勢が2つに1つになって自然に整列する確率が高くなる。また、当該素子の整列には方向性マーカがない面を天地に向ければよいので方向整列が容易であり、方向性マーカは該当面(側面)に単に存在すればよく、その位置や大きさ等には精度がいらない。このため、形成が容易に行えてコスト面で有利性がある。その結果、省力化が図れる。
【0047】
さらに、コイルパターン層の外側の層にシールドのための導体膜をそれぞれ設けることでは、磁束が外部に漏れることを遮断でき、磁気シールドが行えて、これを実装した基板上では周辺からの影響や周辺への影響を抑え得る。
【0048】
さらにまた磁気シールドのための導体膜をチップ本体の表層近くに配置することでは、コイルの磁場に対する干渉,遮断を抑制しつつ磁気シールドすることができ、このためQ値が低減する悪化を抑え得る。
【0049】
また、チップ本体の表層近くに配置した導体膜は、外からその形状,色が見えるようになり、このためそれら導体膜を方向性マーカに利用することができ、専用の方向性マーカを設けなくてよくなりコスト面で有利性がある。
【0050】
【発明の効果】
以上のように、本発明に係る積層インダクタでは、チップ本体内に、外部電極に接続する電極導体を設けて、これを近辺の導体パターンの接続側とは逆側の外部電極に接続するので、コイルとの間に静電容量を生じ、これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスL,キャパシタンスCの並列共振回路と等価となり、電極導体の面積を適宜に設定することで静電容量の値を調整できる。したがって、共振周波数を選択的に設定することができ、適宜に下げられる。この場合、コイルの巻き数が少なくても、そのインダクタンスLに対してキャパシタンスCを意図的に付加した並列共振なので従来よりも大きなインピーダンスを得ることができる。
【0051】
また、コイルの両端を電極導体で覆うことになるので、コイルの磁束をシールドでき、基板上で他の部品と干渉することを防止できる。
【0052】
さらにまた、コイルパターン形状の内側空域を電極導体により部分的に覆う構成を採ると、覆う領域を調整することで磁束のシールドを適宜に行える。また、コイルパターン形状に電極導体を重畳する構成を採ると、磁束をシールドしない状態で静電容量の成分を付加できる。さらには、電極導体をコイルの巻き端の付近に配置することでは、当該巻き端との間に静電容量が生じるので、その値を適宜に設定でき、パターン形成を同一工程で行える。また、コイルパターン層の内側の層間に電極導体を配置することでも静電容量が得られる。
【図面の簡単な説明】
【図1】第1の実施の形態を示す積層インダクタの斜視図である。
【図2】(a)は、図1に示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図3】周波数特性を示すグラフ図である。
【図4】(a)は、第2の実施の形態を示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図5】(a)は、第3の実施の形態を示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図6】(a)は、第4の実施の形態を示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図7】(a)は、第5の実施の形態を示す積層インダクタの断面図である。
(b)は、電極導体の平面図である。
【図8】積層インダクタの一例を示す斜視図である。
【図9】図8の積層インダクタを製造する工程を順に示す平面図である。
【図10】(a)は、積層インダクタの別の例を示す断面図である。
(b)は、シールド導体の平面図である。
【図11】積層インダクタのさらに別の例を示す断面図である。
【符号の説明】
1 絶縁膜
2 導体パターン
3 チップ本体
4 外部電極
5 電極導体
6 引き出し導体
7 方向性マーカ
9 導体膜
10 積層インダクタ
20 内蔵コイル
21 第1パターン
22 第2パターン
23 第3パターン
26 コイルパターン
40 周縁部
81 第1スルーホール
82 第2スルーホール
83 第3スルーホール
Claims (5)
- セラミック等の絶縁膜と導体パターンを適宜な順に積層することで当該内部に前記導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を備え、当該チップ本体の対向2面に、前記コイルの端部とそれぞれ接続する外部電極を設けた積層インダクタにおいて、
前記チップ本体内に、前記外部電極に接続する電極導体を設け、当該電極導体の接続は近辺の導体パターンの接続側とは逆側の外部電極に接続することを特徴とする積層インダク夕。 - 前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、
前記コイルをなすパターン形状の全域あるいは内側空域を部分的に覆う領域に重畳することを特徴とする請求項1に記載の積層インダクタ。 - 前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、
前記コイルをなすパターン形状に重畳することを特徴とする請求項1に記載の積層インダクタ。 - 前記電極導体は、前記コイルの巻き端の付近に配置することを特徴とする請求項1に記載の積層インダクタ。
- 前記電極導体は、前記コイルをなすパターン層の内側の層間に配置することを特徴とする請求項1に記載の積層インダクタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
JP2004071962A true JP2004071962A (ja) | 2004-03-04 |
Family
ID=32017321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002231601A Withdrawn JP2004071962A (ja) | 2002-08-08 | 2002-08-08 | 積層インダクタ |
Country Status (1)
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---|---|
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---|---|---|---|---|
JP2010263059A (ja) * | 2009-05-07 | 2010-11-18 | Murata Mfg Co Ltd | 電子部品及びその製造方法 |
CN108630381A (zh) * | 2017-03-15 | 2018-10-09 | 三星电机株式会社 | 线圈电子组件和包括该线圈电子组件的板 |
US10176916B2 (en) | 2012-01-24 | 2019-01-08 | Murata Manufacturing Co., Ltd. | Electronic component |
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