JP2004071888A - Circuit substrate for semiconductor device and semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、絶縁基板の上に形成された回路パターン上に半導体素子を配置した半導体装置に関する。
【0002】
【従来の技術】
半導体装置(パワーモジュール)は、絶縁基板に銅薄膜等の導電性材料からなる回路パターンが形成された回路基板と、該回路基板の回路パターンの上に配置された半導体素子(半導体チップ)とから構成されている。この回路基板50に半導体素子を所定位置に配置する方法にはおよそ2通りある。第1の方法は、配置する半導体素子の大きさに合わせた形状の回路パターンを形成しておく方法である。第2の方法は、回路基板上に半導体素子の配置位置に合わせた形状にレジストを形成しておき、該レジストに沿って半導体素子を配置する方法である。まず、第1の方法について説明する。この場合には、図4に示すように、回路基板50には、絶縁基板51の上に半導体素子を配置する領域53に合わせた形状を有するエッチング部54が形成された回路パターンを備えている。
【0003】
次に、第2の方法について説明する。図5に示すように、回路パターン52に半導体素子56a、56b、56c、56dをはんだ付けする場合には、回路パターン52上にレジスト55a、55bを形成して位置決めを行っている。さらに、この凸状のレジスト55a、55bによってはんだ流れの防止を行っている。
【0004】
【発明が解決しようとする課題】
しかし、上記第1の方法の場合には、上記エッチング部54を形成するために、配置する半導体素子のサイズに合わせて回路パターン52をエッチングする必要がある。そのため、異なるサイズの半導体素子を配置する場合には、チップサイズに対応する異なる形状のエッチング部54を回路パターン52に形成する必要があり、コスト高となっていた。
【0005】
また、上記第2の方法の場合には、高温条件下ではレジストが剥がれる場合があり、温度条件によっては半導体素子の位置決めのためにレジストを使用できない。
【0006】
さらに、隣接してはんだ付けする半導体素子の間ではんだがくっついてしまわないように、位置決め用のレジスト55aの幅を大きくする必要がある。例えば、図5の左側の半導体素子56a、56bを配置するためのレジスト55aに比べて、右側の半導体素子56c、56dをより近接させて配置するためにレジスト55bを狭くしている。この場合、はんだ58c、58dがレジスト55bの上部で互いに付着してしまう場合がある。これを避けるためには、レジスト55を一定以上の幅とする必要があるので、絶縁基板が大きくなっていた。このため近年の装置の小型化を実現することが困難となっていた。
【0007】
そこで、本発明の目的は、半導体装置を作製するにあたって、高温条件下でも半導体素子を位置決めでき、絶縁基板のサイズを小さくできると共に、異なるサイズの半導体素子を搭載する場合にもコストを抑制することである。
【0008】
【課題を解決するための手段】
本発明に係る半導体装置用回路基板は、絶縁基板の上に導電性材料からなる回路パターンを有する半導体装置用回路基板であって、
半導体素子を配置する領域と、前記領域を囲む溝部とを有することを特徴とする。
【0009】
本発明に係る半導体装置は、導電性材料からなる回路パターンを有する絶縁基板と、
前記絶縁基板の回路パターンの上に配置された半導体素子と
を備え、
前記半導体素子を配置する領域と、前記領域を囲む溝部とを有することを特徴とする。
【0010】
また、本発明に係る半導体装置は、前記半導体装置であって、前記溝部はレーザ光照射で形成されたことを特徴とする。
【0011】
【発明の実施の形態】
本発明の実施の形態に係る半導体装置用回路基板及び半導体装置について添付図面を用いて説明する。なお、図では実質的に同一の部材には同一の符号を付している。
【0012】
実施の形態1.
本発明の実施の形態1に係る半導体装置用回路基板について図1を用いて説明する。図1は、この半導体装置用回路基板の平面図である。この半導体装置用回路基板は、絶縁基板1の上に導電性材料からなる所定形状の回路パターン2を有する。この回路パターン2は、例えば、銅薄膜、ニッケルメッキ薄膜等を用いることができる。また、半導体素子を配置する領域3と、それを囲む溝部4を有する。この半導体素子を配置する領域3とは、半導体素子の底部をはんだ付けする部分である。また、この溝部4は、幅50μm以上であって、深さ5μm〜パターン厚み以下の凹部からなる。この半導体装置用回路基板では、配置しようとする半導体素子のサイズの領域3と、それを囲む溝部4を有するので、素子のサイズによらず回路パターンの形状を標準化できる。そこで、異なるサイズの半導体素子を用いる場合にも絶縁基板1に同一の回路パターン2を有し、回路パターンに素子のサイズに合わせた溝部4を設けた半導体装置用回路基板を用いることができる。これによって、コストを減らすことができる。
【0013】
なお、本発明は、上記実施の形態に記載の、絶縁基板の上の回路パターンに半導体素子を配置する場合に限られない。例えば、絶縁基板の回路パターンにブロックをはんだ付けする場合、電極端子をはんだ付けする場合、ブロックに半導体素子をはんだ付けする場合などにも同様に適用できる。この場合にもブロック、半導体素子又は電極端子等を囲む溝部を設けることによってはんだ流れを防止できる。
【0014】
この半導体装置用回路基板は、以下の手順で作製される。
(a)絶縁基板1を用意する。
(b)絶縁基板1の一方の面に、銅薄膜からなる所定形状の回路パターン2を形成する。この回路パターン2は、例えば、レジストを形成し、所定形状に露光後、残存させたレジストをマスクにしてエッチングを施して得ることができる。
(c)絶縁基板1の回路パターン2において、半導体素子を配置する領域3を囲むようにレーザ光を一筆書き照射して、溝部4を形成する。この溝部4は、幅50μm以上であって、深さ5μm〜パターン厚み以下の凹部からなる。なお、エッチング又はプレス加工によって溝部4を形成してもよい。この場合、エッチングではコスト的に高価になり、プレス加工では絶縁基板が割れる場合などが考えられるので、レーザ加工が好ましい。レーザ加工を用いることにより生産性、コスト面で有効である。さらに、レーザ加工において、レーザ光を一筆書き照射することにより生産性を向上させることができる。
以上の手順によって半導体装置用回路基板10を得ることができる。
【0015】
実施の形態2.
本発明の実施の形態2に係る半導体装置20について図1から図3を用いて説明する。図2は、この半導体装置20の断面図である。図3は、異なる間隔で半導体素子を半導体装置用回路基板に配置した場合の半導体装置の側断面図である。この半導体装置20は、図1に示す半導体装置用回路基板10に半導体素子6を配置している。即ち、回路パターン2を有する絶縁基板1と、該回路パターン2の溝部4に囲まれた領域3内にはんだ8によって配置された半導体素子6とを備える。この半導体装置20では、図1に示すように、回路パターン2に半導体素子6を配置する領域3と、それを囲む溝部4を有している。回路パターン2に溝部4を設けているので、高温条件下でも半導体素子6をはんだ付けする場合に位置決めを確実に行うことができる。また、はんだ流れを溝部4で防止することができる。さらに、隣接する半導体素子6をはんだ付けする場合、図3に示すように、凹状の溝部4を設けたことによって、はんだ8の表面張力に起因して隣接する素子のはんだと付着しにくい。例えば、図3の左側の半導体素子6a、6bの配置間隔に比べて、右側の半導体素子6c、6dを配置する間隔を狭くした場合にも、隣接する半導体素子6c、6dの間ではんだ8c、8dはそれぞれ付着することなく保持できるので、回路基板の大きさを小さくすることができる。
【0016】
なお、絶縁基板に回路パターンを有する回路基板に関するいくつかの先行技術が知られている。特開平4−103150号公報には、セラミックス基板上に融着させた金属板の表面に凹凸を形成したIC実装用基板が記載されている。この場合、ICをはんだ付けする箇所をエッチングで全体として凹ませており、機械的な損傷を受けやすくなる。また過大なコストを必要とする。特開平4−192340号公報には、絶縁基板に固着させた銅パターンに形成された複数の溝を有する半導体回路用基板が記載されている。この溝は、はんだの巣を閉じ込めるために半導体素子をはんだ付けする面にわたって広く設けられており、素子の位置決めには有効ではない。さらに、特開平8−31848号公報には、支持板表面の金属層にレーザ光照射で酸化金属層を形成し、半導体素体をろう付けする半導体装置の製造方法が記載されている。しかし、この場合に形成される酸化金属膜は溝ではなく逆に凸状に盛り上げられており、レジストの場合と同様の問題を有する。
【0017】
この半導体装置は、以下の手順で作製される。
(a)絶縁基板1を用意する。
(b)絶縁基板1の一方の面に、銅薄膜からなる所定形状の回路パターン2を形成する。この回路パターン2は、例えば、レジストを形成し、所定形状に露光後、残存させたレジストをマスクにしてエッチングを施して得ることができる。
(c)絶縁基板1の回路パターン2において、半導体素子を配置する領域3を囲むようにレーザ光を一筆書き照射して、溝部4を形成する。この溝部は、幅50μm以上であって、深さ5μm〜パターン厚み以下の凹部からなる。
(d)半導体素子6を絶縁基板1上の回路パターン2部分に設けられた上記溝部4に囲まれた領域3に対応させて位置合わせを行って、はんだ付けする。
以上の手順によって半導体装置を得ることができる。
【0018】
【発明の効果】
本発明に係る半導体装置用回路基板によれば、回路パターンの上に半導体素子の大きさに合わせて溝部を形成するので、半導体素子の大きさによらず回路パターンそのものの形状を統一化でき、標準化した回路パターンを用いることができる。これによって、異なるサイズの半導体素子を用いる場合にも同一の回路パターンを有する回路基板を用いることができるので、コストを減らすことができる。
【0019】
本発明に係る半導体装置によれば、回路パターンに溝部を設けているので、高温条件下でも半導体素子をはんだ付けする場合に位置決めを確実に行うことができる。また、はんだ流れを溝部で防止することができる。さらに、隣接する半導体素子をはんだ付けする場合、従来の凸状のレジストに比べて凹状の溝部でははんだの表面張力で隣接する素子のはんだと付着しにくく、絶縁基板の大きさを小さくすることができる。
【0020】
また、本発明に係る半導体装置によれば、溝部をレーザ加工により形成している。これによって絶縁基板の割れの発生を抑制でき、コストを抑えることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置用回路基板の平面図である。
【図2】本発明の実施の形態2に係る半導体装置の断面図である。
【図3】本発明の実施の形態2に係る半導体装置において、半導体素子の配置間隔を変化させた例を示す側面図である。
【図4】従来の半導体装置用回路基板の平面図である。
【図5】従来の半導体装置用回路基板に位置決め用のレジストを用いて半導体素子を配置した例を示す側面図である。
【符号の説明】
1 絶縁基板、2 回路パターン、3 半導体素子配置領域、4、4a、4b 溝部、6、6a、6b、6c、6d 半導体素子、8、8a、8b、8c、8dはんだ、10 半導体装置用回路基板、20 半導体装置、50 半導体装置用回路基板、51 絶縁基板、52 回路パターン、53 半導体素子配置領域、54 エッチング部、55a、55b レジスト、56a、56b、56c、56d 半道体素子、58a、58b、58c、58d はんだ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a semiconductor element arranged on a circuit pattern formed on an insulating substrate.
[0002]
[Prior art]
A semiconductor device (power module) includes a circuit board in which a circuit pattern made of a conductive material such as a copper thin film is formed on an insulating substrate, and a semiconductor element (semiconductor chip) arranged on the circuit pattern of the circuit board. It is configured. There are approximately two methods for arranging semiconductor elements at predetermined positions on the
[0003]
Next, the second method will be described. As shown in FIG. 5, when the
[0004]
[Problems to be solved by the invention]
However, in the case of the first method, in order to form the
[0005]
Further, in the case of the second method, the resist may be peeled off under high temperature conditions, and the resist cannot be used for positioning the semiconductor element depending on the temperature conditions.
[0006]
Further, it is necessary to increase the width of the positioning resist 55a so that the solder does not stick between the semiconductor elements to be soldered adjacently. For example, the
[0007]
Therefore, an object of the present invention is to provide a semiconductor device which can position a semiconductor element even under a high temperature condition, can reduce the size of an insulating substrate, and suppress cost even when a semiconductor element of a different size is mounted. It is.
[0008]
[Means for Solving the Problems]
The circuit board for a semiconductor device according to the present invention is a circuit board for a semiconductor device having a circuit pattern made of a conductive material on an insulating substrate,
The semiconductor device has a region where a semiconductor element is arranged and a groove surrounding the region.
[0009]
A semiconductor device according to the present invention, an insulating substrate having a circuit pattern made of a conductive material,
A semiconductor element arranged on the circuit pattern of the insulating substrate,
The semiconductor device includes a region where the semiconductor element is arranged and a groove surrounding the region.
[0010]
Further, the semiconductor device according to the present invention is the semiconductor device, wherein the groove is formed by laser light irradiation.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
A circuit board for a semiconductor device and a semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings. In the drawings, substantially the same members are denoted by the same reference numerals.
[0012]
First Embodiment A circuit board for a semiconductor device according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a plan view of the semiconductor device circuit board. The circuit board for a semiconductor device has a
[0013]
Note that the present invention is not limited to the case where a semiconductor element is arranged in a circuit pattern over an insulating substrate described in the above embodiment. For example, the present invention can be similarly applied to a case where a block is soldered to a circuit pattern of an insulating substrate, a case where an electrode terminal is soldered, a case where a semiconductor element is soldered to a block, and the like. Also in this case, the flow of the solder can be prevented by providing a groove surrounding the block, the semiconductor element, the electrode terminal, and the like.
[0014]
This circuit board for a semiconductor device is manufactured by the following procedure.
(A) An
(B) A
(C) In the
The semiconductor
[0015]
Second Embodiment
[0016]
Some prior arts related to a circuit board having a circuit pattern on an insulating substrate are known. Japanese Patent Application Laid-Open No. 4-103150 describes an IC mounting substrate in which irregularities are formed on the surface of a metal plate fused to a ceramic substrate. In this case, the portion where the IC is to be soldered is entirely recessed by etching, so that the IC is easily damaged. It also requires excessive costs. Japanese Patent Application Laid-Open No. 4-192340 describes a semiconductor circuit substrate having a plurality of grooves formed in a copper pattern fixed to an insulating substrate. This groove is provided widely over the surface on which the semiconductor element is soldered in order to confine the solder nest, and is not effective in positioning the element. Further, Japanese Patent Application Laid-Open No. 8-31848 describes a method for manufacturing a semiconductor device in which a metal oxide layer is formed on a metal layer on a surface of a support plate by laser light irradiation and a semiconductor element is brazed. However, the metal oxide film formed in this case is raised not in a groove but in a convex shape, and has the same problem as in the case of a resist.
[0017]
This semiconductor device is manufactured by the following procedure.
(A) An insulating
(B) A
(C) In the
(D) The semiconductor element 6 is aligned and soldered so as to correspond to the
A semiconductor device can be obtained by the above procedure.
[0018]
【The invention's effect】
According to the circuit board for a semiconductor device of the present invention, since the groove is formed on the circuit pattern according to the size of the semiconductor element, the shape of the circuit pattern itself can be unified regardless of the size of the semiconductor element, Standardized circuit patterns can be used. Thus, even when semiconductor elements of different sizes are used, a circuit board having the same circuit pattern can be used, so that cost can be reduced.
[0019]
According to the semiconductor device of the present invention, since the groove is provided in the circuit pattern, the positioning can be reliably performed when the semiconductor element is soldered even under a high temperature condition. Also, the flow of solder can be prevented by the groove. Furthermore, when soldering adjacent semiconductor elements, compared to the conventional convex resist, the concave grooves are less likely to adhere to the solder of the adjacent elements due to the surface tension of the solder, so that the size of the insulating substrate can be reduced. it can.
[0020]
According to the semiconductor device of the present invention, the groove is formed by laser processing. Thereby, the occurrence of cracks in the insulating substrate can be suppressed, and the cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a plan view of a circuit board for a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a sectional view of a semiconductor device according to a second embodiment of the present invention;
FIG. 3 is a side view showing an example in which an arrangement interval of semiconductor elements is changed in a semiconductor device according to a second embodiment of the present invention.
FIG. 4 is a plan view of a conventional circuit board for a semiconductor device.
FIG. 5 is a side view showing an example in which semiconductor elements are arranged on a conventional circuit board for a semiconductor device using a resist for positioning.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
半導体素子を配置する領域と、前記領域を囲む溝部を有することを特徴とする半導体装置用回路基板。A circuit board for a semiconductor device having a circuit pattern made of a conductive material on an insulating substrate,
A circuit board for a semiconductor device, comprising: a region in which a semiconductor element is arranged; and a groove surrounding the region.
前記絶縁基板の回路パターンの上に配置された半導体素子と
を備え、
前記半導体素子を配置する領域と、前記領域を囲む溝部とを有することを特徴とする半導体装置。An insulating substrate having a circuit pattern made of a conductive material,
A semiconductor element arranged on the circuit pattern of the insulating substrate,
A semiconductor device comprising: a region in which the semiconductor element is arranged; and a groove surrounding the region.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2669938A2 (en) | 2012-05-28 | 2013-12-04 | Hitachi Ltd. | Semiconductor device with an oxide solder flow prevention area on a substrate and corresponding manufacturing method |
WO2014065124A1 (en) * | 2012-10-25 | 2014-05-01 | シャープ株式会社 | Semiconductor device, and electronic device |
JP2014216459A (en) * | 2013-04-25 | 2014-11-17 | 三菱電機株式会社 | Semiconductor device |
JP2017005187A (en) * | 2015-06-15 | 2017-01-05 | 株式会社東芝 | Manufacturing method for semiconductor device and semiconductor device |
JP2018078135A (en) * | 2016-11-07 | 2018-05-17 | スタンレー電気株式会社 | Semiconductor device |
-
2002
- 2002-08-07 JP JP2002230246A patent/JP2004071888A/en active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2669938A2 (en) | 2012-05-28 | 2013-12-04 | Hitachi Ltd. | Semiconductor device with an oxide solder flow prevention area on a substrate and corresponding manufacturing method |
US9076774B2 (en) | 2012-05-28 | 2015-07-07 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and a method of manufacturing same |
WO2014065124A1 (en) * | 2012-10-25 | 2014-05-01 | シャープ株式会社 | Semiconductor device, and electronic device |
JP2014216459A (en) * | 2013-04-25 | 2014-11-17 | 三菱電機株式会社 | Semiconductor device |
JP2017005187A (en) * | 2015-06-15 | 2017-01-05 | 株式会社東芝 | Manufacturing method for semiconductor device and semiconductor device |
US10128153B2 (en) | 2015-06-15 | 2018-11-13 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device and the semiconductor device |
JP2018078135A (en) * | 2016-11-07 | 2018-05-17 | スタンレー電気株式会社 | Semiconductor device |
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