JP2004064620A - Potential difference detection circuit, serial data detection circuit using the potential difference detection circuit, and received data signal processing apparatus using the serial data detection circuit - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
この発明は、USB等を使用した高速シリアル通信システムに使用する電位差検出回路、この電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を用いた受信データ信号処理装置に関する。
【0002】
【従来の技術】
最近、製品のインターフェイスが高速化されており、高速シリアル通信を使用したシステムの開発が進んでおり、例えば、このような高速シリアル通信としてUSBを使用したものがある。USBの規格としては、USB1.1規格があったが、当該規格よりも高速な480Mbpsの通信速度を得ることができるUSB2.0規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を、信号の振幅レベルの値で判定し、当該値が所定の閾値を超えている場合は、受信データに対して所定の信号再生処理を行い、閾値を超えていない場合は、受信データに対して当該信号再生処理を行わないようにしている。
【0003】
図13は、従来のUSB2.0規格に準拠した受信データ信号処理装置の例を示したブロック図である。
【0004】
図13に示す受信データ信号処理装置100は、シリアル伝送線路DP、DMから伝送された相反する信号レベルを有する1対のシリアルデータ信号を内部でディジタル信号に変換する通常の信号処理を行うノーマルレシーバ101と、該ノーマルレシーバ101から出力された信号(OUTa)に対して所定の処理を行って出力するディジタル信号処理回路102と、シリアル伝送線路DP、DMからシリアルデータ信号を受信したか否かの検出を行う信号検出用レシーバ103とを備えている。
【0005】
更に、信号検出用レシーバ103の出力信号OUTbを積分して出力する積分回路104と、当該積分回路104の出力信号を波形整形して、ノーマルレシーバ101のイネーブル制御を行うためのレシーバイネーブル信号REを生成しノーマルレシーバ101に出力するシュミット回路105とを備えている。信号検出用レシーバ103、積分回路104及びシュミット回路105は、シリアル伝送線路DP、DMからシリアルデータ信号が入力されたか否かの検出を行い、当該検出結果に応じてノーマルレシーバ101の駆動制御を行うシリアルデータ検出回路106を構成している。
【0006】
USB等のシステムでは、アイドル状態の時にはシリアル伝送線路DP、DMの各ノードがロー(Low)レベルになる。この時、ノーマルレシーバ101の出力は不安定状態になり、ディジタル信号処理回路102の信号処理で不具合が発生する場合があった。このような不具合を回避するために、信号検出用レシーバ103を設け、該信号検出用レシーバ103で信号を検出した期間のみ、ノーマルレシーバ101が作動するように制御する。このため、信号検出用レシーバ103には、閾値にオフセットを設けたものを使用する。
【0007】
図14は、図13の各部の信号例を示したタイミングチャートである。信号検出用レシーバ103は、上記したように閾値レベルにオフセットが設けられたレシーバを用いている。そして、シリアル伝送線路DP、DMからのシリアルデータ信号の受信を検出すると、当該データ信号に応じたパルス信号を生成し出力信号OUTbとして出力する。当該出力信号OUTbは、積分回路104で積分された後、シュミット回路105で波形整形されて2値の信号に変換され、レシーバイネーブル信号REとしてノーマルレシーバ101に出力される。
【0008】
すなわち、シリアルデータ検出回路106は、シリアル伝送線路DP、DMからのシリアルデータ信号の受信を検出すると、レシーバイネーブル信号REをハイ(High)レベルに立ち上げてノーマルレシーバ101を作動させる。また、シリアルデータ検出回路106は、シリアルデータ信号の受信を検出していない場合は、レシーバイネーブル信号REをローレベルにしてノーマルレシーバ101の動作を停止させる。
【0009】
従来の信号検出用レシーバ103の回路構成例を図15、図16に示す。図15の信号検出用レシーバ103は、ノーマルタイプのレシーバと同じ回路構成をなしているが、Pチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)である入力トランジスタ111と112とを異なるサイズのトランジスタにすることによって、オフセットを設けている。なお、PMOSトランジスタ113のゲートには、一定のバイアス電圧が印加されている。
【0010】
一方、図16に示す他の回路例の信号検出用レシーバ103信号検出用レシーバ103では、PMOSトランジスタである入力トランジスタ121と122は同じサイズのPMOSトランジスタであって差動対をなしている。入力トランジスタ121とNチャネル型MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)との接続部に、定電流源130による定電流iaがPMOSトランジスタ131〜133によって加えられ、閾値にオフセットが設けられている。
【0011】
【発明が解決しようとする課題】
しかし、図15及び図16に示すような構成では、プロセス、温度等の変動によって、信号検出用レシーバ103内のトランジスタの特性が変わり、オフセットが変動するという問題があった。このオフセットのばらつきを小さくするためには、各入力トランジスタのゲート面積を大きくする方法が考えられるが、そうすると信号検出用レシーバ103の動作スピードが低下するという問題が発生する。また、抑えることができるオフセットのばらつき範囲にも限界があった。
【0012】
この発明は、上記のような問題を解決するためになされたものであり、オフセット用の電流量をプロセス、温度等に応じて調整することにより、オフセットのばらつきを低減し高速動作を可能にした、USB規格等に準拠したシリアルデータなどの2点間の電位差を検出する電位差検出回路及びこの電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を使用した受信データ信号処理装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
この発明に係る電位差検出回路は、2点間の電位差を検出する回路において、所定の一方の電位に対してオフセットを設け、他方の電位が当該オフセットを設けた電圧よりも大きくなると、電位差を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【0014】
具体的には、前記出力バッファ回路は、CMOSインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にPチャネルMOSトランジスタとNチャネルMOSトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【0015】
また、前記信号検出回路部は、2点間の一方の第1の電位に対してオフセットを設け、他方の第2の電位との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する第1の信号検出部と、前記第2の電位に対してオフセットを設け、前記第1の電位との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する第2の信号検出部と、前記第1の信号検出部及び第2の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えるように構成する。
【0016】
また、前記信号検出回路は、対応する入力端に前記2点間の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えるように構成するとよい。
【0017】
また、この発明のシリアルデータ検出回路は、相反する信号レベルを有する1対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【0018】
具体的には、前記出力バッファ回路は、CMOSインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にPチャネルMOSトランジスタとNチャネルMOSトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【0019】
又、信号検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する第1の信号検出部と、他方の前記シリアルデータ信号の電位に対してオフセットを設け、前記一方のシリアルデータ信号の電位との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する第2の信号検出部と、前記第1の信号検出部及び第2の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えるように構成するとよい。
【0020】
また、前記信号検出回路は、対応する入力端に前記相反する信号レベルを有する1対のシリアルデータ信号の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えるように構成することができる。
【0021】
さらに、前記信号検出回路部は、所定の一方のシリアルデータに対してオフセットを設け、他方のシリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する1つの信号検出部と、当該信号検出部の出力信号を保持して出力し、出力信号が電位差を検出したか否かを示す信号を出力するフリップフロップと、前記信号検出部の出力信号が所定時間以上同一電位になると当該フリップフロップを初期値にリセットするリセット回路と、を備えるように構成してもよい。
【0022】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する1つの信号検出部と、当該信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力/直列出力型のシフトレジスタと、前記信号検出部の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えるように構成できる。
【0023】
さらに、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第1シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第2シリアルデータ信号の電圧と当該オフセットを設けた第1シリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路を有する第1の信号検出部と、前記第2シリアルデータ信号に対してオフセットを設け、前記第1シリアルデータ信号の電圧と当該オフセットを設けた第2シリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する第2の信号検出部と、前記第1の信号検出部及び第の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該フリップフロップを初期値にリセットするリセット回路と、を備えるように構成することもできる。
【0024】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第1シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第2シリアルデータ信号の電圧と当該オフセットを設けた第1シリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する第1の信号検出部と、前記第2シリアルデータ信号に対してオフセットを設け、前記第1シリアルデータ信号の電圧と当該オフセットを設けた第2シリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路を有する第2の信号検出部と、前記第1の信号検出部及び第2の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力/直列出力型のシフトレジスタと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えるように構成することもできる。
【0025】
一方、前記リセット回路は、前記第1の信号検出部及び第2の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を2値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記フリップフロップに対するリセット信号を生成して出力するリセット信号発生回路と、を備えるように構成すればよい。
【0026】
また、前記リセット回路は、前記第1の信号検出部及び第2の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を2値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記シフトレジスタに対するリセット信号を生成して出力するリセット信号発生回路と、を備えるように構成することもできる。
【0027】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する1つの信号検出部と、当該信号検出部の出力信号を積分して出力する積分回路と、当該積分回路の出力信号を2値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えるように構成することもできる。
【0028】
さらに、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第1シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第2シリアルデータ信号の電圧と当該オフセットを設けた第1シリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する、差動増幅回路と出力バッファ回路とを有する第1の信号検出部と、前記第2シリアルデータ信号に対してオフセットを設け、前記第1シリアルデータ信号の電圧と当該オフセットを設けた第2シリアルデータ信号の電圧との電圧差に応じた2値の信号を出力する差動増幅回路と出力バッファ回路とを有する第2の信号検出と、前記第1の信号検出部及び第2の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を2値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えるように構成してもよい。
【0029】
また、この発明の受信データ信号処理装置は、シリアル伝送線路から入力される相反する信号レベルを有する1対のシリアルデータ信号を2値の信号に変換して出力する信号検出部と、当該信号検出部から出力されるディジタル信号に対して所定の処理を行って出力するディジタル信号処理回路と、前記1対のシリアルデータ信号が入力されたか否かの検出を行い、当該シリアルデータ信号の入力が検出されると前記レシーバ回路を作動させるシリアルデータ検出回路とを備える高速シリアル通信システムにおける受信データ信号処理装置において、前記シリアルデータ検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【0030】
具体的には、前記出力バッファ回路は、CMOSインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にPチャネルMOSトランジスタとNチャネルMOSトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【0031】
【発明の実施の形態】
以下、この発明の実施の形態を図に基づいて説明する。
第1の実施形態
図1は、この発明の第1の実施形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図1では、USB2.0規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
【0032】
図1において、受信データ信号処理装置1は、シリアル伝送線路DP、DMから伝送された相反する信号レベルを有する1対のシリアルデータ信号を内部でディジタル信号に変換する、通常の信号処理を行うノーマルレシーバ2と、このノーマルレシーバ2から出力された信号に対して所定の処理を行って出力するディジタル信号処理回路3と、シリアル伝送線路DP、DMからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路4とで構成されている。
【0033】
この発明のシリアルデータ検出回路4は、シリアル伝送線路DP、DMからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号REをハイレベルに立ち上げてノーマルレシーバ2を作動させる。また、シリアルデータ検出回路4は、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号REをローレベルにしてノーマルレシーバ2の動作を停止させる。
【0034】
シリアルデータ検出回路4は、シリアル伝送線路DP、DMが対応する入力端に接続される信号検出部11と、この信号検出部11の出力信号がクロック信号入力端に入力されたDフリップフロップ12と、を備えている。信号検出部11は、シリアル伝送線路DP、DMが対応する入力端に接続される1対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ11aと、このレシーバ11aからの出力を2値信号に変換する出力バッファ回路11bと備える。レシーバ11aは、閾値に所定のオフセットを有している。出力バッファ回路11bは、後述するように2段のインバータ回路で構成されている。
【0035】
Dフリップフロップ12の出力端Qからノーマルレシーバ2の動作制御を行うためのレシーバイネーブル信号REが出力され、Dフリップフロップ12のD入力端には電源電圧VDDが印加されている。
【0036】
また、シリアルデータ検出回路4は、信号検出部11の出力信号を積分する積分回路13と、この積分回路13から出力された信号の波形整形を行って出力するシュミット回路14と、シュミット回路14から入力される信号に応じてパルスを生成しDフリップフロップ12のリセット信号入力端Rに出力するパルス発生回路15とを備えている。
【0037】
更に、シリアルデータ検出回路4は、所定の基準電圧Vrが反転入力端に与えられ、非反転入力端が設置され、反転入力端に入力された信号に対してオフセットを設けた差動増幅器をなすリファレンスレシーバ17と、このリファレンスレシーバ17からの出力電圧(OUT)と、後述するインバータスレッシュ電圧生成回路16との電圧比較を行い、この比較結果に応じた電圧をレシーバ11aとリファレンスレシーバ17にそれぞれ出力するオペアンプ18とを備えている。
【0038】
なお、パルス発生回路15はリセット信号発生回路をなし、リファレンスレシーバ17は差動増幅回路部をなし、インバータスレッシュ電圧生成回路16及びオペアンプ18はオフセット制御回路部をなす。
【0039】
レシーバ11aにおいて、非反転入力端にはシリアル伝送線路DPが、反転入力端にはシリアル伝送線路DMがそれぞれ接続され、出力端は出力バッファ回路11bのインバータの入力部に接続されている。出力バッファ回路11bの出力はDフリップフロップ12と積分回路13に接続されている。
【0040】
リファレンスレシーバ17において、反転入力端には基準電圧Vrが入力され、非反転入力端には接地電圧が入力されている。リファレンスレシーバ17の出力電圧OUTは、オペアンプ18の反転入力端に入力され、インバータスレッシュ電圧生成回路16の出力電圧は、オペアンプ18の非反転入力端に入力される。オペアンプ18の出力信号は、オフセットを制御する制御信号Scとしてレシーバ11aとリファレンスレシーバ17にそれぞれ出力される。
【0041】
次に、信号検出回路部11の内部回路構成につき図2を参照して説明する。図2は、信号検出回路部11の内部回路例を示した図である。
【0042】
図2において、信号検出回路部11は、差動増幅回路部21と、カレントミラー回路を構成する出力回路部22と、オフセット回路部23と、2段のインバータ回路で構成された出力バッファ回路11bと、で構成されている。
【0043】
差動増幅回路部21は、PMOSトランジスタ31〜33とNMOSトランジスタ34、35で構成されており、電源電圧VDDと接地電圧との間にPMOSトランジスタ31、32及びNMOSトランジスタ34が直列に接続されている。
【0044】
また、PMOSトランジスタ33とNMOSトランジスタ35の直列回路が、PMOSトランジスタ32とNMOSトランジスタ34の直列回路と並列に接続されている。NMOSトランジスタ34及び35は、それぞれゲートとドレインが接続されてダイオードをなしている。PMOSトランジスタ31のゲートには所定の定電圧が印加されてバイアスされており、PMOSトランジスタ31は定電流源をなしている。PMOSトランジスタ32のゲートは、非反転入力端をなしてシリアル伝送線路DPが接続され、PMOSトランジスタ33のゲートは、反転入力端をなしてシリアル伝送線路DMが接続されている。
【0045】
出力回路部22は、PMOSトランジスタ37、38及びNMOSトランジスタ39、40で構成されており、PMOSトランジスタ37及び38はカレントミラー回路を形成している。また、NMOSトランジスタ39はNMOSトランジスタ34と、NMOSトランジスタ40はNMOSトランジスタ35とそれぞれカレントミラー回路を形成している。電源電圧VDDと接地電圧との間には、PMOSトランジスタ37とNMOSトランジスタ39の直列回路と、PMOSトランジスタ38とNMOSトランジスタ40の直列回路がそれぞれ並列に接続されている。PMOSトランジスタ37とNMOSトランジスタ39の接続部がレシーバ11aの出力端をなし、出力信号が出力バッファ回路11bのノードに与えられる。
【0046】
PMOSトランジスタ37及び38の各ゲートは接続されてPMOSトランジスタ38のドレインに接続されている。NMOSトランジスタ39のゲートはNMOSトランジスタ34のゲートに接続され、この接続部がNMOSトランジスタ34のドレインに接続されている。同様に、NMOSトランジスタ40のゲートはNMOSトランジスタ35のゲートに接続され、該接続部がNMOSトランジスタ35のドレインに接続されている。
【0047】
次に、オフセット回路部23は、PMOSトランジスタ41及び42で構成されており、電源電圧VDDと、NMOSトランジスタ35のドレインとの間に、PMOSトランジスタ41と42の直列回路が接続されている。PMOSトランジスタ41のゲートは接地電圧に接続され、PMOSトランジスタ42のゲートには、オペアンプ18からの制御信号Scが入力されている。
【0048】
出力バッファ回路11bは、2段のCMOSインバータで構成される。電源電圧VDDと接地電圧の間に一段目のインバータを構成するPMOSトランジスタ43とNMOSトランジスタ44が直列に接続され、互いのトランジスタのゲートは接続され、このゲートにレシーバ11aの出力信号が与えられる。そして、PMOSトランジスタ43とNMOSトランジスタ44の接続ノードからの出力信号が次段のインバータのゲートに与えられる。同じくVDDと接地電圧の間に、次段のインバータを構成するPMOSトランジスタ45とNMOSトランジスタ46が直列に接続され、互いのトランジスタのゲートは接続され、このゲートに前段のインバータの出力信号が与えられる。そして、PMOSトランジスタ45とNMOSトランジスタ46の接続ノードから出力バッファ回路11bの出力OUT1が出力される。
【0049】
このような信号検出回路部11の構成において、NMOSトランジスタ34のドレイン電流をi1とし、NMOSトランジスタ35のドレイン電流をi2とする。更に、オフセット回路部23からNMOSトランジスタ35のドレインに流れる電流をi3とし、PMOSトランジスタ33のドレイン電流をi4とする。電流i2は電流i3と電流i4との和であり、電流i3は、レシーバ11の閾値にオフセットを設けるためのものである。
【0050】
電流i1は、シリアル伝送線路DPからの入力電圧の電圧値で決まり、電流i4は、シリアル伝送線路DMからの入力電圧の電圧値で決まる。電流i3の電流値に比例して、レシーバ11の閾値のオフセットが大きくなり、このオフセット値は、オペアンプ18から入力される制御信号Scの電圧で調整することができる。すなわち、オペアンプ18からの入力電圧が小さくなるほど電流i3は大きくなってオフセットが大きくなり、オペアンプ18からの入力電圧が大きくなるほど電流i3は小さくなってオフセットが小さくなる。このように、オペアンプ18の出力信号Scに応じて、レシーバ11aのオフセットを調整することができる。
【0051】
図3は、リファレンスレシーバ17の内部回路例を示した図である。なお、図3では、図2と同じものは同じ符号で示し、ここではその説明を省略する。
【0052】
図3において、リファレンスレシーバ17は、差動増幅回路部21と、カレントミラー回路を構成する出力回路部22と、オフセット回路部23とで構成されている。即ち、リファレンスレシーバ17は、上記の信号検出部11の出力バッファ回路11bを除いたものと同じ構成である。
【0053】
差動増幅回路部21において、PMOSトランジスタ32のゲートには接地電圧が入力され、PMOSトランジスタ33のゲートには基準電圧Vrが入力されている。
【0054】
カレントミラー回路を構成する出力回路部22のPMOSトランジスタとNMOSトランジスタ39の接続部がリファレンスレシーバ17の出力端をなし、出力信号OUTが出力される。
【0055】
リファレンスレシーバ17から出力された出力はオペアンプ18の非反転入力に入力される。オペアンプ18の反転入力にはインバータスレッシュ電圧生成回路16からの電圧が入力される。このインバータスレッシュ電圧生成回路16は、信号検出出力部11の出力バッファ回路11bの前段のインバータ回路と同じ素子で構成され、インバータのスッレシュ電圧と同じ電圧を発生する。
【0056】
図4にインバータスレッシュ電圧生成回路16の内部構成を示す。上記した出力バッファ回路11bはCMOSインバータ回路で構成されているので、インバータスレッシュ電圧生成回路16も出力バッファ回路11bの前段のCMOSインバータ回路と同じサイズでPMOSトランジスタ161とNMOSトランジスタ162を電源VDDと接地電圧の間に直列に接続する。その接続ノードを各トランジスタのゲート入力し、PMOSとNMOSのダイオードを直列に接続した構成にする。そして、接続ノードから出力バッファ回路11bのインバータのスレッシュ電圧と同じ電位のスレッシュ電圧を生成して出力する。
【0057】
前記インバータスレッシュ電圧生成回路16のインバータスレッシュ電圧と、前記リファレンスレシーバ17の出力をオペアンプ18で比較し、オペアンプ18からの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。即ち、インバータスレッシュ電圧生成回路16のインバータスレッシュ電圧と、前記リファレンスレシーバ17の出力の2つの電位が同じになるように前記オフセット制御が行われる。オフセット制御は、自らのリファレンスレシーバ17とレシーバ11bは同じ手法で行われる。
【0058】
このように、リファレンスレシーバ17は、所定の電圧VRが閾値となり、レシーバ11aも同じ特性となる。よって、プロセス、温度、電圧等が変化してもレシーバ11aの閾値は一定となり、システムにおいて、信号の判定レベルが厳しい場合にも対応することが可能となる。また、従来では、ばらつきを抑える為に、トランジスタの面積を大きくしていたが、自身で調整するのでその必要が無く、高速動作が可能となる。
【0059】
上記した信号検出部11、リファレンスレシーバ17、インバータスレッシュ電圧生成回路16、オペアンプ18により構成された電位差検出回路で、DP、DM2点間の電位差に基づく検出信号が信号検出部11より出力される。
【0060】
一方、USB2.0規格で規定されたシリアルデータ信号の振幅は400mVであり、USB1.1規格で規定された3.3Vからかなり小さい値になっている。このようにシリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図1〜図4で示したシリアルデータ検出回路4は、シリアル伝送線路DP、DMからのシリアルデータ信号の受信判定を正確に行うことができる。また、シリアルデータ検出回路4は、従来のようにオフセットのばらつきを抑制するために入力トランジスタのゲート面積を大きくする必要がなく、高速動作を行うことができる。
【0061】
次に、図5は、図1〜図4で示したシリアルデータ検出回路4の各部の波形例を示したタイミングチャートであり、図5を用いてシリアルデータ検出回路4におけるレシーバイネーブル信号REの生成動作例について説明する。なお、VPは図2のPMOSトランジスタ32とNMOSトランジスタ34との接続部の電圧を示し、VMは図2のPMOSトランジスタ33とNMOSトランジスタ35との接続部の電圧を示している。また、V1は差動出力のオフセット電圧を示しており、このオフセット電圧V1は基準電圧VRに比例した電圧になる。
【0062】
信号検出部11の出力バッファ回路11bの出力信号OUT1がDフリップフロップ12のクロック信号となり、Dフリップフロップ12は、D入力端に電源電圧VDDが印加されていることから該クロック信号が立ち上がると出力端Qからハイレベルのレシーバイネーブル信号REが出力され、ノーマルレシーバ2を作動させる。信号検出部11の出力バッファ回路11bから出力された信号OUT1は、同時に積分回路13にも入力され、積分回路13で積分されてシュミット回路14に出力される。
【0063】
シュミット回路14は、入力された信号を2値の信号に波形整形した信号S1をパルス発生回路15に出力する。シリアル伝送線路DP、DMからシリアルデータが入力されている間は、信号検出部11からパルス信号が出力され、この間はパルス発生回路15の出力端からはローレベルの信号が出力される。シリアル伝送線路DP、DMからシリアルデータが入力されなくなると、信号検出部11の出力信号OUT1はローレベルとなりパルス発生回路15の出力端からはハイレベルのパルス信号Srが出力される。
【0064】
パルス発生回路15は、入力された信号S1がハイレベルからローレベルに立ち下がると、所定のワンショットパルスを信号SrとしてDフリップフロップ12のリセット信号入力端Rに出力する。Dフリップフロップ12は、リセット信号入力端Rにハイレベルのパルスが入力されると、該パルスの立ち下がりと同時に出力端Qからのレシーバイネーブル信号REをハイレベルからローレベルに立ち下げ、ノーマルレシーバ2の動作を停止させる。
【0065】
このように、この第1の実施の形態におけるシリアルデータ検出回路は、オペアンプ18を用いて、インバータスレッシュ電圧生成回路16のインバータスレッシュ電圧と、前記リファレンスレシーバ17の出力の2つの電位が同じ電圧になるようにリファレンスレシーバ17の差動増幅回路部21に対するオフセット調整をオフセット回路部23に行わせると共に、このリファレンスレシーバ17に対して行わせるオフセット調整と同じオフセット調整をレシーバ11aに対しても行わせ、レシーバ11aのオフセットが一定になるようにした。
【0066】
上記のようにすることにより、USB規格等に規定されたシリアルデータ検出用のレシーバにおけるオフセットのばらつきを低減させることができ、USB2.0規格等のような振幅が小さいシリアルデータ信号の検出を正確かつ高速に行うことができる。
【0067】
第2の実施形態
USB規格においては、シリアル伝送線路からの1対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態を禁止している。しかし、前記第1の実施の形態では、このような状態が発生するとシリアルデータ信号が検出できなかったとしてノーマルレシーバ2の動作を停止させるため、前記のような異常状態の発生を検出することができない。そこで、シリアル伝送線路からの1対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態が発生してもノーマルレシーバ2の動作を停止させないようにしたものをこの発明の第2の実施形態とする。
【0068】
図6は、この発明の第2の実施形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図6では、図1と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。また、図6においても、USB2.0規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
【0069】
図6における図1との相違点は、レシーバ51aと出力バッファ51bからなる信号検出部51及びOR回路52を追加したことと、レシーバ51の追加に伴って図1の積分回路13の回路構成を変えて積分回路53にしたことにあり、これらのことから図1のシリアルデータ検出回路4をシリアルデータ検出回路4aに、図1の受信データ信号処理装置1を受信データ信号処理装置1aにしたことにある。
【0070】
図6において、受信データ信号処理装置1aは、ノーマルレシーバ2と、ディジタル信号処理回路3と、シリアル伝送線路DP、DMからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路4aとで構成されている。
【0071】
シリアルデータ検出回路4aは、シリアル伝送線路DP、DMからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号REをハイレベルに立ち上げてノーマルレシーバ2を作動させる。また、シリアルデータ検出回路4aは、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号REをローレベルにしてノーマルレシーバ2の動作を停止させる。
【0072】
シリアルデータ検出回路4aは、レシーバ11aを有する信号検出部11と、シリアル伝送線路DP、DMが対応する入力端に接続され、1対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ51aを含む信号検出部51と、この信号検出部11及び51の各出力信号OUT1、OUT2に対して論理和(OR)演算を行うOR回路52と、このOR回路52の出力信号がクロック信号入力端に入力されたDフリップフロップ12とを備えている。
【0073】
なお、この場合、信号検出部11のレシーバ11aは第1レシーバを、信号検出部51のレシーバ51aは第2レシーバをそれぞれなす。レシーバ51aは、レシーバ11aと同様、閾値に所定のオフセットを有している。また、シリアルデータ検出回路4aは、信号検出部11及び51の各出力信号を合成して積分する積分回路53と、この積分回路53から出力された信号の波形整形を行って出力するシュミット回路14と、パルス発生回路15と、基準電圧発生回路16と、リファレンスレシーバ17と、オペアンプ18とを備えている。
【0074】
信号検出部11の出力バッファ回路11bの出力端は、OR回路52の一方の入力端と積分回路53にそれぞれ接続されている。また、信号検出部51のレシーバ51aにおいて、非反転入力端にはシリアル伝送線路DMが、反転入力端にはシリアル伝送線路DPがそれぞれ接続され、出力は出力バッファ回路51bを介してOR回路52の他方の入力端と積分回路53にそれぞれ接続されている。
【0075】
一方、オペアンプ18の出力信号は、オフセットを制御する制御信号Scとして、シーバ11、51及びリファレンスレシーバ17にそれぞれ出力される。なお、信号検出部51の内部回路例は、図2の信号検出部11と同じ構成であることからその説明を省略する。ただし、信号検出部51の場合、図2のPMOSトランジスタ32のゲートにシリアル伝送線路DMが接続され、図2のPMOSトランジスタ33のゲートにシリアル伝送線路DPが接続されている。
【0076】
次に、図7は、図6で示したシリアルデータ検出回路4aの各部の波形例を示したタイミングチャートであり、図7を用いてシリアルデータ検出回路4aにおけるレシーバイネーブル信号REの生成動作例について説明する。なお、図7では、レシーバ11a及び51aの差動出力の各オフセット電圧は、それぞれV1となる。
【0077】
信号検出部11及び51の各出力信号OUT1、OUT2がOR回路52でOR演算されて得られた信号がDフリップフロップ12のクロック信号となる。また、レシーバ11及び51から出力された各信号OUT1、OUT2は、同時に積分回路53にも入力され、積分回路53で合成し積分されてシュミット回路14に出力される。
【0078】
ここで、図8は、図6で示した積分回路53の内部回路例を示した図であり、図8において、積分回路53は、PMOSトランジスタ61、NMOSトランジスタ62、63及びローパスフィルタ64で構成されている。電源電圧VDDと接地電圧との間には、PMOSトランジスタ61とNMOSトランジスタ62が直列に接続されている。更に、NMOSトランジスタ62と並列にNMOSトランジスタ63が接続され、PMOSトランジスタ61のゲートは接地電圧に接続されている。NMOSトランジスタ62のゲートにレシーバ11からの出力信号OUT1が入力され、NMOSトランジスタ63のゲートにレシーバ51からの出力信号OUT2が入力されている。PMOSトランジスタ61、NMOSトランジスタ62及び63の接続部がローパスフィルタ64の入力端に接続されている。
【0079】
ここで、NMOSトランジスタ62及び63の各電流駆動能力は、PMOSトランジスタ61よりもそれぞれ大きくし、PMOSトランジスタ61のオン抵抗に対してNMOSトランジスタ62及び63の各オン抵抗は十分に小さいものとする。このようにすることにより、NMOSトランジスタ62及び63の各ゲートに入力されたそれぞれの信号OUT1、OUT2は、信号レベルが反転されてローパスフィルタ64に入力され、ローパスフィルタ64で積分されてシュミット回路14に出力される。
【0080】
シュミット回路14は、入力された信号を2値の信号に波形整形し信号レベルを反転させてパルス発生回路15に出力することから、図6の場合、シュミット回路14はインバータ回路をなしている。なお、図1で示した積分回路13は、図8のNMOSトランジスタ63をなくした構成にしてもよく、このようにした場合、図1のシュミット回路14においてもインバータ回路をなすようにすればよい。
【0081】
シリアル伝送線路DP、DMからシリアルデータ信号が入力されている間は、信号検出部11及び51からそれぞれパルス信号が出力され、この間はパルス発生回路15の出力端からはローレベルの信号Srが出力される。シリアル伝送線路DP、DMからシリアルデータ信号が入力されなくなると、信号検出部11及び51の各出力信号OUT1、OUT2はそれぞれローレベルとなりパルス発生回路15の出力端からはハイレベルのパルス信号Srが出力される。
【0082】
また、例えば、シリアル伝送線路DPから規格で定められた以上の長さのローレベルの信号が入力されると、シリアル伝送線路DMからこのローレベルの長さと同じ長さのハイレベルの信号が入力される。この間、信号検出部11の出力端からはローレベルの信号OUT1が出力されるのに対して、信号検出部51の出力端からはハイレベルの信号OUT2が出力されるため、シュミット回路14の出力信号S1はハイレベルを維持し、パルス発生回路15からパルス信号が出力されることはなく、Dフリップフロップ12からはハイレベルのレシーバイネーブル信号REが出力される。
【0083】
なお、シリアル伝送線路DMから規格で定められた以上の長さのローレベルの信号が入力される場合も同様である。このようにして、シリアル伝送線路DP、DMから規格で定められた以上の時間、信号レベルが反転しない場合が生じても、シリアルデータ検出回路4aによってノーマルレシーバ2の動作を停止させることをなくすことができる。
【0084】
このように、この第2の実施の形態におけるシリアルデータ検出回路は、シリアル伝送線路DPを信号検出部11のレシーバ11aの非反転入力端と信号検出部のレシーバ51aの反転入力端にそれぞれ接続すると共にシリアル伝送線路DMをレシーバ11aの反転入力端とレシーバ51aの非反転入力端にそれぞれ接続し、オペアンプ18を用いて、異なる所定の定電圧が入力されたリファレンスレシーバ17の出力電圧OUT及びインバータスレッシュ電圧生成回路16からの電圧が、同じ電圧になるように該リファレンスレシーバ17の差動増幅回路部21に対するオフセット調整をオフセット回路部23に行わせると共に、このリファレンスレシーバ17に対して行わせるオフセット調整と同じオフセット調整をレシーバ11a及び51aに対してもそれぞれ行わせ、レシーバ11a及び51aのオフセットがそれぞれ一定になるようにした。
【0085】
このようにすることにより、前記第1の実施形態と同様の効果を得ることができると共に、シリアル伝送線路からの1対のシリアルデータが所定のビット長以上ハイレベル又はローレベルである異常状態が発生してもノーマルレシーバを作動させることができ、後段の回路にこの異常状態のデータを出力することができるため、この後段の回路によって該異常状態に対する処理を行うことができる。
【0086】
なお、前記第1及び第2の各実施形態では、Dフリップフロップ12は1段である場合を例にして説明したが、このDフリップフロップ12の後段に少なくとも1つのDフリップフロップを直列に接続して、直列入力・直列出力型のシフトレジスタを形成するようにしてもよい。例えば3つのDフリップフロップを使用してシフトレジスタを形成する場合、第1段目のDフリップフロップの出力端Qを第2段目のDフリップフロップのクロック信号入力端に接続し、第2段目のDフリップフロップの出力端Qを第3段目のDフリップフロップ12のクロック信号入力端に接続する。
【0087】
第3段目のDフリップフロップの出力端Qから出力される信号がレシーバイネーブル信号REとしてノーマルレシーバ2に出力される。また、3つのDフリップフロップにおいて、各D入力端にはそれぞれ電源電圧VDDが印加され、各リセット信号入力端Rにはそれぞれパルス発生回路15からの信号Srがそれぞれ入力されている。このようにすることにより、シリアルデータ信号の検出に要する時間が長くなるが、ノイズ等の要因でレシーバが反応した時にレシーバイネーブル信号REを誤って出力することが発生しにくくなる。また、Dフリップフロップの段数は、受信データ信号処理装置を使用するシステムに応じた数にすればよい。
【0088】
また、前記第1及び第2の実施の形態では、Dフリップフロップ12を使用したが、Dフリップフロップを使用せずにシュミット回路14の出力信号S1をレシーバイネーブル信号REにすることもできる。このようにした場合、図6は図図9のようにそれぞれなり、シリアルデータ信号の検出に要する時間が長くなり、プロセス等の変動でも該時間が変わるが、回路規模を小さくすることができる。
【0089】
また、シリアルデータ受信システムでなくても、異なる2点間の電位差のみを検出するような場合には、積分回路、シュミット回路が必要なく、図10に示す回路構成で、ばらつきの少ない安定した動作を実現することができる。
【0090】
上記した実施形態においては、信号検出部11(または51)の出力バッファ回路11b(または51b)をCMOSインバータ回路で構成したが、図11に示すように、NMOSトランジスタからなるインバータ回路で構成することもできる。
【0091】
NMOSからなるインバータ回路で構成した出力バッファ回路11b(または51b)は、電源電圧VDDと接地電圧の間に一段目のインバータを構成する抵抗72とNMOSトランジスタ71が直列に接続され、NMOSトランジスタ71のゲートにレシーバの出力信号が与えられる。そして、抵抗72とNMOSトランジスタ71の接続ノードからの出力信号が次段のインバータのゲートに与えられる。同じくVDDと接地電圧の間に、次段のインバータを構成する抵抗74とNMOSトランジスタ73が直列に接続され、このゲートに前段のインバータの出力信号が与えられる。そして、抵抗74とNMOSトランジスタ73の接続ノードから出力バッファ回路11b(51b)の出力OUT1が出力される。
【0092】
図11に示すように、出力バッファ回路回路11b(または51b)をNMOSトランジスタからなるインバータ回路で構成した場合、インバータスレッシュ電圧生成回路16も1段目のインバータと同様の素子で形成される。このインバータスレッシュ電圧生成回路16の回路構成を図12に示す。
【0093】
図12に示すように、出力バッファ回路11bはNMOSインバータ回路で構成されているので、インバータスレッシュ電圧生成回路16も出力バッファ回路11b(51b)の前段のNMOSインバータ回路と同じサイズで抵抗163とNMOSトランジスタ164を電源電圧VDDと接地電圧の間に直列に接続する。その接続ノードをトランジスタのゲート入力し、抵抗とNMOSのダイオードを直列に接続した構成にする。そして、接続ノードから出力バッファ回路11b(51b)のインバータのスレッシュ電圧と同じ電位のスレッシュ電圧を生成して出力する。
【0094】
【発明の効果】
以上説明したように、この発明の電位差検出回路は、異なる2点間の電位差を検出するシステムにおいて、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて信号検出部の差動増幅回路のオフセット値を決めているので、プロセス、温度等が変動した時でも、その値は変化することなく、安定したシステムを提供することが可能となる。データを受信した時に高速に検出信号を生成することができる。
【0095】
信号検出部の出力バッファ回路のインバータ回路と同様の回路構成でインバータスレッシュ電圧生成回路を形成し、出力バッファ回路のインバータと同じのスレッシュ電圧を生成して出力する。そして、前記インバータスレッシュ電圧生成回路16のインバータスレッシュ電圧と、前記リファレンスレシーバの出力をオペアンプで比較し、オペアンプからの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。即ち、インバータスレッシュ電圧生成回路のインバータスレッシュ電圧と、前記リファレンスレシーバの出力の2つの電位が同じになるように前記オフセット制御が行われる。オフセット制御は、自らのリファレンスレシーバと信号検出部の差動増幅回路も同じ手法で行われる。
【0096】
この結果、リファレンスレシーバは、所定の電圧が閾値となり、信号検出部の差動増幅回路も同じ特性となる。よって、プロセス、温度、電圧等が変化しても差動増幅回路の閾値は一定となり、システムにおいて、信号の判定レベルが厳しい場合にも対応することが可能となる。
【0097】
また、この発明のシリアルデータ検出回路によれば、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、USB規格等に準拠した安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができる。
【0098】
具体的には、信号検出回路部に、信号検出部の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用することにより、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができる。
【0099】
また、信号検出回路部に、信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用することによって、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【0100】
また、信号検出回路部に、第1信号検出部及び第2信号検出部の各出力信号のOR演算が行われた結果を示す信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができ、1対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。
【0101】
また、信号検出回路部に、第1信号検出部及び第2信号検出部の各出力信号のOR演算が行われた結果を示す信号を順次保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができ、1対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。更に、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【0102】
一方、信号検出回路部において、信号検出部の出力信号を積分し該積分して得られた信号を2値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【0103】
また、信号検出回路部において、第1信号検出部及び第2信号検出部の各出力信号を合成して積分し該積分して得られた信号を2値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【0104】
また、前記差動増幅回路部及び信号検出部は、同じ回路構成で同じ特性を有する差動増幅回路、及び同じ回路構成で同じ特性を有するオフセット回路をそれぞれ備えるようにした。このことから、プロセス、温度等が変動した場合においても、信号検出部のオフセット値の変動を更に低減させることができる。
【0105】
また、この発明の受信データ信号処理装置は、シリアルデータ検出回路において、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、USB規格等に準拠する安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができるため、シリアルデータ信号の受信を正確に検出することができ、受信した信号に対する正確な信号処理を行うことができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態におけるシリアルデータ検出回路の例を示した回路図である。
【図2】図1における信号検出部11の内部回路例を示した回路図である。
【図3】図1におけるリファレンスレシーバ17の内部回路例を示した回路図である。
【図4】図1におけるインバータスレッシュ電圧生成回路16の内部回路例を示した回路図である。
【図5】図1〜図4で示したシリアルデータ検出回路4の各部の波形例を示したタイミングチャートである。
【図6】この発明の第2の実施形態におけるシリアルデータ検出回路の例を示した回路図である。
【図7】図6で示したシリアルデータ検出回路4aの各部の波形例を示したタイミングチャートである。
【図8】図6で示した積分回路53の内部回路例を示した図である。
【図9】この発明の第2の実施形態におけるシリアルデータ検出回路の他の例を示した回路図である。
【図10】この発明の電位検出回路の他の例を示した回路図である。
【図11】この発明の用いられる信号検出部の他の例を示した回路図である。
【図12】図11に示した信号検出部を用いた場合のインバータスレッシュ電圧生成回路16の内部回路例を示した回路図である。
【図13】従来の受信データ信号処理装置の例を示したブロック図である。
【図14】図10の各部の信号例を示したタイミングチャートである。
【図15】図10における信号検出用レシーバ103の回路例を示した図である。
【図16】図10における信号検出用レシーバ103の他の回路例を示した図である。
【符号の説明】
1 受信データ信号処理装置
2 ノーマルレシーバ
3 ディジタル信号処理回路
4、4a シリアルデータ検出回路
11、51 信号検出部
11a、51a レシーバ
11b、51b 出力バッファ回路
12 Dフリップフロップ
13、53 積分回路
14 シュミット回路
15 パルス発生回路
16 インバータスレッシュ電圧生成回路
17 リファレンスレシーバ
18 オペアンプ
21 差動増幅回路部
22 出力回路部
23 オフセット回路部
52 OR回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a potential difference detection circuit used in a high-speed serial communication system using a USB or the like, a serial data detection circuit using the potential difference detection circuit, and a reception data signal processing device using the serial data detection circuit.
[0002]
[Prior art]
Recently, the interface of a product has been speeded up, and a system using high-speed serial communication has been developed. For example, there is a system using USB as such high-speed serial communication. As the USB standard, there was the USB 1.1 standard. However, the development of a system using the USB 2.0 standard that can obtain a communication speed of 480 Mbps higher than the USB 1.1 standard is in progress. When receiving data in such a system, the presence or absence of connection of the transmission medium and the presence or absence of received data are determined by the value of the signal amplitude level, and if the value exceeds a predetermined threshold, the received data is determined. A predetermined signal reproduction process is performed on the received data, and if the signal does not exceed the threshold, the signal reproduction process is not performed on the received data.
[0003]
FIG. 13 is a block diagram showing an example of a conventional reception data signal processing device conforming to the USB 2.0 standard.
[0004]
A reception data
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Further, an
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In a system such as a USB, each node of the serial transmission lines DP and DM is at a low level during an idle state. At this time, the output of the
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FIG. 14 is a timing chart showing a signal example of each unit in FIG. As the
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That is, when detecting the reception of the serial data signal from the serial transmission lines DP and DM, the serial
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15 and 16 show circuit configuration examples of the conventional
[0010]
On the other hand, in the
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[Problems to be solved by the invention]
However, the configuration shown in FIGS. 15 and 16 has a problem in that the characteristics of the transistor in the
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The present invention has been made in order to solve the above-described problems, and has reduced the variation in offset and enabled high-speed operation by adjusting the amount of current for offset according to the process, temperature, and the like. , A potential difference detection circuit for detecting a potential difference between two points such as serial data conforming to the USB standard, a serial data detection circuit using the potential difference detection circuit, and a reception data signal processing device using the serial data detection circuit The purpose is to do.
[0013]
[Means for Solving the Problems]
A potential difference detecting circuit according to the present invention is a circuit for detecting a potential difference between two points, wherein an offset is provided for a predetermined one potential, and the potential difference is detected when the other potential is larger than the voltage provided with the offset. A signal detection circuit unit having a differential amplifier circuit that outputs a predetermined signal indicating that the signal has been output, and an output buffer circuit that outputs a signal in accordance with the output from the differential amplifier circuit; A reference differential amplifier circuit section for providing an offset to one input voltage for differentially amplifying and outputting a threshold voltage; a threshold voltage generating section for generating a voltage equal to a threshold voltage of the output buffer circuit; The offset of the reference differential amplifying circuit is controlled so that the output voltage of the dynamic amplifying circuit becomes equal to the threshold voltage of the output buffer circuit. While, those comprising an offset control circuit unit for controlling the offset of the differential amplifier circuit in the signal detecting circuit unit.
[0014]
Specifically, the output buffer circuit is formed of a CMOS inverter circuit, and the threshold voltage generation section connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and A node is input to the gate of each transistor, and a threshold voltage is output from the connection node.
[0015]
Further, the signal detection circuit section provides an offset with respect to one first potential between two points and outputs a binary signal according to a voltage difference from the other second potential. A first signal detection unit having an output buffer circuit and a differential amplifier circuit for providing an offset with respect to the second potential and outputting a binary signal corresponding to a voltage difference from the first potential And a second signal detection unit having an output buffer circuit, and an OR circuit for inputting output signals of the first signal detection unit and the second signal detection unit to corresponding input terminals. Constitute.
[0016]
Further, the signal detection circuit includes a differential amplifier circuit to which the potential between the two points is input to a corresponding input terminal, and a differential amplifier circuit according to a control signal from the offset control circuit unit. An offset circuit for adding an offset current to a current output from one of the paired transistors, wherein the reference differential amplifier circuit section has the same circuit configuration and the same characteristics as the differential amplifier circuit of the signal detection circuit section. And a differential amplifier circuit having the same circuit configuration and the same characteristics as the offset circuit of the signal detection circuit section.
[0017]
Also, the serial data detection circuit of the present invention is a serial data detection circuit for detecting whether or not a pair of serial data signals having opposite signal levels is input, wherein the potential of one of the predetermined serial data signals is When the potential of the other serial data signal is greater than the voltage at which the offset is provided, a differential amplifier circuit that outputs a predetermined signal indicating that a known pressure data signal has been detected, An output buffer circuit that outputs a signal according to the output from the dynamic amplification circuit; and an offset for one input voltage that differentially amplifies and outputs different predetermined constant voltages. A reference differential amplifier circuit section, a threshold voltage generation section that generates the same voltage as a threshold voltage of the output buffer circuit, Controlling the offset of the reference differential amplifier circuit section so that the output voltage of the reference differential amplifier circuit section and the threshold voltage of the output buffer circuit become the same, and controlling the differential amplifier circuit in the signal detection circuit section. And an offset control circuit for controlling the offset.
[0018]
Specifically, the output buffer circuit is formed of a CMOS inverter circuit, and the threshold voltage generation section connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and A node is input to the gate of each transistor, and a threshold voltage is output from the connection node.
[0019]
In addition, the signal detection circuit provides an offset with respect to the potential of one of the serial data signals, and outputs a binary signal corresponding to a voltage difference from the potential of the other serial data signal. A first signal detecting unit having an output buffer circuit and an offset with respect to the potential of the other serial data signal, and a binary signal corresponding to a voltage difference between the potential of the one serial data signal and the first serial data signal. A second signal detector having a differential amplifier circuit and an output buffer circuit for outputting, and an OR circuit for inputting output signals of the first signal detector and the second signal detector to corresponding input terminals And so on.
[0020]
Also, the signal detection circuit is configured to respond to a control signal from the offset control circuit unit and a differential amplifier circuit to which the potentials of the pair of serial data signals having the opposite signal levels are input to corresponding input terminals. An offset circuit for adding an offset current to a current output from one of the transistors forming a differential pair of the differential amplifier circuit, wherein the reference differential amplifier circuit section includes a differential amplifier for the signal detection circuit section. It can be configured to include a differential amplifier circuit having the same characteristics and the same circuit configuration as the circuit, and an offset circuit having the same characteristics and the same circuit configuration as the offset circuit of the signal detection circuit unit.
[0021]
Further, the signal detection circuit section provides an offset for one of the predetermined serial data, and a binary signal corresponding to a voltage difference between the voltage of the other serial data signal and the voltage of the serial data signal provided with the offset. A signal detection unit having a differential amplifier circuit that outputs a signal and an output buffer circuit; and a signal that holds and outputs an output signal of the signal detection unit and that indicates whether the output signal has detected a potential difference. It may be configured to include a flip-flop that outputs the signal and a reset circuit that resets the flip-flop to an initial value when the output signal of the signal detection unit has the same potential for a predetermined time or more.
[0022]
Further, the signal detection circuit unit provides an offset to one of the predetermined serial data signals, and responds to a voltage difference between the voltage of the other serial data signal and the voltage of the serial data signal provided with the offset. One signal detection unit having a differential amplifier circuit that outputs a binary signal and an output buffer circuit, and an output signal of the signal detection unit is input and indicates whether or not the output signal has detected a serial data signal. A serial input / serial output type shift register that forms a signal; and a reset circuit that resets data stored in the shift register to an initial value when an output signal of the signal detection unit has the same potential for a predetermined time or more. It can be configured as follows.
[0023]
Further, the signal detection circuit section provides an offset with respect to the first serial data signal, which is one of the predetermined serial data signals, and compares the offset with the voltage of the second serial data signal, which is the other serial data signal. A first signal detector having a differential amplifier circuit and an output buffer circuit for outputting a binary signal corresponding to a voltage difference between the provided first serial data signal and a second serial data signal; An offset buffer is provided, comprising: a differential amplifier circuit for outputting a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal having the offset; and an output buffer circuit. A second signal detection unit, a logical sum circuit in which each output signal of the first signal detection unit and the output signal of the second signal detection unit is input to a corresponding input terminal, and the logical sum circuit And a flip-flop that outputs a signal indicating whether or not the output signal has detected a serial data signal, and a flip-flop when the output signal of the OR circuit has the same potential for a predetermined time or more. And a reset circuit for resetting to an initial value.
[0024]
Further, the signal detection circuit section provides an offset with respect to a predetermined one of the first serial data signals, which is the serial data signal, and compares the voltage of the second serial data signal, which is the other serial data signal, with the offset. A first signal detection unit having a differential amplifier circuit for outputting a binary signal corresponding to a voltage difference from a voltage of the first serial data signal and an output buffer circuit; A differential amplifier circuit and an output buffer circuit for outputting a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal provided with the offset. A second signal detection unit, a logical sum circuit in which each output signal of the first signal detection unit and the second signal detection unit is input to a corresponding input terminal, and the logical sum circuit And a serial input / serial output type shift register which forms a signal indicating whether or not the output signal detects a serial data signal, and when the output signal of the OR circuit has the same potential for a predetermined time or more. And a reset circuit for resetting the data stored in the shift register to an initial value.
[0025]
On the other hand, the reset circuit combines an output signal of the first signal detection unit and the output signal of the second signal detection unit, integrates and outputs the integrated signal, and converts an output signal of the integration circuit into a binary signal. And a reset signal generating circuit that generates and outputs a reset signal to the flip-flop in accordance with a predetermined change in the signal level of the output signal of the Schmitt circuit.
[0026]
The reset circuit combines an output signal of the first signal detection unit and the output signal of the second signal detection unit, integrates and outputs the integrated signal, and converts an output signal of the integration circuit into a binary signal. And a reset signal generating circuit that generates and outputs a reset signal to the shift register according to a predetermined change in the signal level of the output signal of the Schmitt circuit. .
[0027]
Further, the signal detection circuit unit provides an offset to one of the predetermined serial data signals, and responds to a voltage difference between the voltage of the other serial data signal and the voltage of the serial data signal provided with the offset. One signal detection unit having a differential amplifier circuit that outputs a binary signal and an output buffer circuit; an integration circuit that integrates and outputs an output signal of the signal detection unit; A Schmitt circuit that converts the output signal into a value signal and outputs a signal indicating whether or not the output signal has detected a serial data signal.
[0028]
Further, the signal detection circuit section provides an offset with respect to the first serial data signal, which is one of the predetermined serial data signals, and compares the offset with the voltage of the second serial data signal, which is the other serial data signal. A first signal detector having a differential amplifier circuit and an output buffer circuit for outputting a binary signal corresponding to a voltage difference between the provided first serial data signal and a second serial data signal; A differential amplifier circuit and an output buffer circuit for providing a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal provided with the offset. A second signal detection circuit, an integration circuit that combines and integrates output signals of the first signal detection unit and the second signal detection unit, and outputs the integrated signal. And converts the signal into a binary signal, and Schmitt circuit output signal forms a signal indicating whether it has detected a serial data signal, it may be configured with.
[0029]
In addition, a reception data signal processing device according to the present invention includes a signal detection unit that converts a pair of serial data signals having opposite signal levels input from a serial transmission line into a binary signal and outputs the binary signal. A digital signal processing circuit for performing predetermined processing on a digital signal output from the unit and outputting the digital signal; and detecting whether or not the pair of serial data signals has been input, and detecting the input of the serial data signal. And a serial data detection circuit that activates the receiver circuit, wherein the serial data detection circuit has an offset with respect to the potential of one of the predetermined serial data signals. And the potential of the other serial data signal is higher than the voltage provided with the offset. And a differential amplifier circuit that outputs a predetermined signal indicating that a known pressure data signal has been detected, and an output buffer circuit that outputs a signal in accordance with an output from the differential amplifier circuit. A differential amplifier circuit for reference for providing an offset with respect to one input voltage for differentially amplifying and outputting different predetermined constant voltages, and a threshold voltage for generating the same voltage as the threshold voltage of the output buffer circuit A generation unit, and controls an offset of the reference differential amplifier circuit unit so that an output voltage of the reference differential amplifier circuit unit and a threshold voltage of the output buffer circuit are equal to each other. An offset control circuit for controlling the offset of the differential amplifier circuit.
[0030]
Specifically, the output buffer circuit is formed of a CMOS inverter circuit, and the threshold voltage generation section connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and A node is input to the gate of each transistor, and a threshold voltage is output from the connection node.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First embodiment
FIG. 1 is a circuit diagram showing an example of a serial data detection circuit according to the first embodiment of the present invention. FIG. 1 shows an example in which the present invention is used in a received data signal processing device conforming to the USB 2.0 standard.
[0032]
In FIG. 1, a reception data
[0033]
When detecting that a serial data signal has been input from the serial transmission lines DP and DM, the serial data detection circuit 4 of the present invention raises the receiver enable signal RE to a high level to activate the normal receiver 2. When the serial data detection circuit 4 does not detect that a serial data signal has been input, it sets the receiver enable signal RE to low level and stops the operation of the normal receiver 2.
[0034]
The serial data detection circuit 4 includes a
[0035]
A receiver enable signal RE for controlling the operation of the normal receiver 2 is output from an output terminal Q of the D flip-
[0036]
Further, the serial data detection circuit 4 includes an
[0037]
Further, the serial data detection circuit 4 forms a differential amplifier in which a predetermined reference voltage Vr is applied to an inverting input terminal, a non-inverting input terminal is provided, and an offset is provided for a signal input to the inverting input terminal. A voltage comparison between the
[0038]
Note that the
[0039]
In the
[0040]
In the
[0041]
Next, an internal circuit configuration of the signal
[0042]
2, the signal
[0043]
The differential
[0044]
Further, a series circuit of the PMOS transistor 33 and the
[0045]
The
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The gates of the
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Next, the offset
[0048]
The
[0049]
In such a configuration of the signal
[0050]
The current i1 is determined by the voltage value of the input voltage from the serial transmission line DP, and the current i4 is determined by the voltage value of the input voltage from the serial transmission line DM. The offset of the threshold value of the
[0051]
FIG. 3 is a diagram illustrating an example of an internal circuit of the
[0052]
In FIG. 3, the
[0053]
In the differential
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The connection between the PMOS transistor and the NMOS transistor 39 of the
[0055]
The output output from the
[0056]
FIG. 4 shows an internal configuration of the inverter threshold
[0057]
The
[0058]
As described above, the
[0059]
In the potential difference detection circuit including the
[0060]
On the other hand, the amplitude of the serial data signal specified by the USB 2.0 standard is 400 mV, which is considerably smaller than 3.3 V specified by the USB 1.1 standard. Thus, even when the amplitude of the serial data signal becomes small and it is difficult to determine the data reception, the serial data detection circuit 4 shown in FIGS. It is possible to accurately determine the reception of the data signal. Further, the serial data detection circuit 4 does not need to increase the gate area of the input transistor in order to suppress the variation in the offset as in the related art, and can perform high-speed operation.
[0061]
Next, FIG. 5 is a timing chart showing a waveform example of each part of the serial data detection circuit 4 shown in FIGS. 1 to 4, and the generation of the receiver enable signal RE in the serial data detection circuit 4 using FIG. An operation example will be described. Note that VP indicates the voltage at the connection between the
[0062]
The output signal OUT1 of the
[0063]
The
[0064]
When the input signal S1 falls from the high level to the low level, the
[0065]
As described above, the serial data detection circuit according to the first embodiment uses the
[0066]
By doing as described above, it is possible to reduce the variation of the offset in the receiver for serial data detection specified in the USB standard or the like, and to accurately detect a small amplitude serial data signal as in the USB 2.0 standard or the like. It can be performed at high speed.
[0067]
Second embodiment
The USB standard prohibits a state in which a pair of serial data signals from a serial transmission line is at a high level or a low level for a predetermined bit length or more. However, in the first embodiment, when such a state occurs, the operation of the normal receiver 2 is stopped because the serial data signal cannot be detected, so that the occurrence of the abnormal state as described above may be detected. Can not. Accordingly, a second aspect of the present invention is to prevent the normal receiver 2 from stopping operation even when a state in which a pair of serial data signals from the serial transmission line is at a high level or a low level for a predetermined bit length or more occurs. Embodiment.
[0068]
FIG. 6 is a circuit diagram showing an example of a serial data detection circuit according to the second embodiment of the present invention. 6, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted, and only the differences from FIG. 1 will be described. FIG. 6 also shows, as an example, a case where the present invention is used in a received data signal processing device conforming to the USB 2.0 standard.
[0069]
6 is different from FIG. 1 in that a
[0070]
In FIG. 6, a reception data
[0071]
When detecting that a serial data signal has been input from the serial transmission lines DP and DM, the serial data detection circuit 4a raises the receiver enable signal RE to a high level to activate the normal receiver 2. When the serial data detection circuit 4a does not detect the input of the serial data signal, it sets the receiver enable signal RE to low level and stops the operation of the normal receiver 2.
[0072]
The serial data detection circuit 4a includes a
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In this case, the
[0074]
The output terminal of the
[0075]
On the other hand, the output signal of the
[0076]
Next, FIG. 7 is a timing chart showing a waveform example of each part of the serial data detection circuit 4a shown in FIG. 6, and an example of a generation operation of the receiver enable signal RE in the serial data detection circuit 4a with reference to FIG. explain. In FIG. 7, each offset voltage of the differential outputs of the
[0077]
A signal obtained by performing an OR operation on the output signals OUT1 and OUT2 of the
[0078]
FIG. 8 is a diagram showing an example of an internal circuit of the integrating
[0079]
Here, each current driving capability of the
[0080]
Since the
[0081]
While a serial data signal is being input from the serial transmission lines DP and DM, a pulse signal is output from each of the
[0082]
Further, for example, when a low-level signal having a length longer than the length specified by the standard is input from the serial transmission line DP, a high-level signal having the same length as the low level is input from the serial transmission line DM. Is done. During this time, the low-level signal OUT1 is output from the output terminal of the
[0083]
The same applies to the case where a low-level signal having a length longer than the length specified by the standard is input from the serial transmission line DM. In this way, even if the signal level does not invert for a time longer than specified by the standard from the serial transmission lines DP and DM, the operation of the normal receiver 2 is not stopped by the serial data detection circuit 4a. Can be.
[0084]
As described above, the serial data detection circuit according to the second embodiment connects the serial transmission line DP to the non-inverting input terminal of the
[0085]
By doing so, the same effect as in the first embodiment can be obtained, and an abnormal state in which a pair of serial data from the serial transmission line is at a high level or a low level for a predetermined bit length or more is prevented. Even if it occurs, the normal receiver can be operated and the data of this abnormal state can be output to the subsequent circuit, so that the processing of the abnormal state can be performed by the subsequent circuit.
[0086]
In each of the first and second embodiments, the case where the D flip-
[0087]
A signal output from the output terminal Q of the third stage D flip-flop is output to the normal receiver 2 as a receiver enable signal RE. In the three D flip-flops, the power supply voltage VDD is applied to each D input terminal, and the signal Sr from the
[0088]
In the first and second embodiments, the D flip-
[0089]
In addition, in the case where only a potential difference between two different points is detected without using a serial data receiving system, an integrating circuit and a Schmitt circuit are not required, and the circuit configuration shown in FIG. Can be realized.
[0090]
In the above-described embodiment, the
[0091]
In an
[0092]
As shown in FIG. 11, when the output
[0093]
As shown in FIG. 12, since the
[0094]
【The invention's effect】
As described above, a potential difference detection circuit according to the present invention is a system for detecting a potential difference between two different points, the differential amplification circuit of a signal detection unit using feedback signals of a differential amplification circuit unit and an offset control circuit unit. Since the offset value is determined, even when the process, temperature, and the like fluctuate, the value does not change, and a stable system can be provided. When data is received, a detection signal can be generated at high speed.
[0095]
An inverter threshold voltage generation circuit is formed with the same circuit configuration as the inverter circuit of the output buffer circuit of the signal detection unit, and generates and outputs the same threshold voltage as the inverter of the output buffer circuit. Then, the inverter threshold voltage of the inverter threshold
[0096]
As a result, the predetermined voltage of the reference receiver becomes the threshold, and the differential amplifier circuit of the signal detection unit has the same characteristics. Therefore, even if the process, temperature, voltage, and the like change, the threshold value of the differential amplifier circuit becomes constant, and the system can cope with a case where the signal determination level is severe.
[0097]
Further, according to the serial data detection circuit of the present invention, the offset value of the signal detection circuit is determined using the feedback signals of the differential amplifier circuit and the offset control circuit. Therefore, even when the process, temperature, and the like fluctuate, the fluctuation of the offset value can be reduced, and a stable system compliant with the USB standard or the like can be provided. A signal indicating that a serial data signal has been detected can be generated at high speed.
[0098]
Specifically, the signal detection circuit unit uses a flip-flop that holds and outputs the output signal of the signal detection unit and forms a signal indicating whether or not the output signal has detected a serial data signal. The data signal can be accurately detected, and the time required for the detection can be shortened.
[0099]
Further, by using a serial input / serial output type shift register in which the output signal of the signal detection unit is input to the signal detection circuit unit and forms a signal indicating whether or not the output signal detects a serial data signal, It is possible to prevent the serial data signal from being erroneously detected due to mixing of noise or the like.
[0100]
Further, a signal indicating a result of the OR operation of each output signal of the first signal detection unit and the second signal detection unit is held and output to the signal detection circuit unit, and the output signal detects a serial data signal. A flip-flop for providing a signal indicating whether or not is used. Accordingly, the detection of the serial data signal can be performed accurately and the time required for the detection can be shortened, and the time when the signal level of the pair of serial data signals becomes constant at the predetermined level becomes equal to the predetermined value. Even if an abnormal state exceeding the above occurs, the data of the abnormal state can be output to the subsequent circuit, so that the processing of the abnormal state can be performed by the subsequent circuit.
[0101]
Further, a signal indicating a result of the OR operation of each output signal of the first signal detection unit and the second signal detection unit is sequentially held and output to the signal detection circuit unit, and the output signal detects a serial data signal. A shift register of a serial input / serial output type that outputs a signal indicating whether or not the shift is performed is used. Thus, the serial data signal can be accurately detected, and even if an abnormal state in which the signal level of the pair of serial data signals becomes constant at the predetermined level and exceeds the predetermined value occurs, the circuit at the subsequent stage is generated. Since the data of the abnormal state can be output, the processing of the abnormal state can be performed by the subsequent circuit. Further, erroneous detection of a serial data signal due to the inclusion of noise or the like can be prevented.
[0102]
On the other hand, the signal detection circuit section integrates the output signal of the signal detection section, converts the signal obtained by the integration into a binary signal, and generates a signal indicating whether or not a serial data signal is detected. I made it. From this, it is possible to reduce an increase in circuit size and an increase in circuit layout area.
[0103]
In the signal detection circuit section, the output signals of the first signal detection section and the second signal detection section are combined and integrated, the signal obtained by the integration is converted into a binary signal, and the serial data signal is converted. A signal indicating whether or not detection has been performed is generated. From this, it is possible to reduce an increase in circuit size and an increase in circuit layout area.
[0104]
Further, the differential amplifier circuit section and the signal detection section each include a differential amplifier circuit having the same circuit configuration and the same characteristics, and an offset circuit having the same circuit configuration and the same characteristics. Accordingly, even when the process, the temperature, and the like change, the change in the offset value of the signal detection unit can be further reduced.
[0105]
Further, in the reception data signal processing device of the present invention, in the serial data detection circuit, the offset value of the signal detection circuit unit is determined using the feedback signal of the differential amplifier circuit unit and the offset control circuit unit. Therefore, even when the process, temperature, and the like fluctuate, the fluctuation of the offset value can be reduced, and a stable system conforming to the USB standard or the like can be provided. Since a signal indicating that a serial data signal has been detected can be generated at high speed, reception of the serial data signal can be detected accurately, and accurate signal processing can be performed on the received signal.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a serial data detection circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing an example of an internal circuit of a
FIG. 3 is a circuit diagram showing an example of an internal circuit of a
FIG. 4 is a circuit diagram showing an example of an internal circuit of the inverter threshold
FIG. 5 is a timing chart showing a waveform example of each part of the serial data detection circuit 4 shown in FIGS.
FIG. 6 is a circuit diagram showing an example of a serial data detection circuit according to a second embodiment of the present invention.
7 is a timing chart showing a waveform example of each part of the serial data detection circuit 4a shown in FIG.
8 is a diagram showing an example of an internal circuit of the
FIG. 9 is a circuit diagram showing another example of the serial data detection circuit according to the second embodiment of the present invention.
FIG. 10 is a circuit diagram showing another example of the potential detection circuit of the present invention.
FIG. 11 is a circuit diagram showing another example of the signal detector used in the present invention.
12 is a circuit diagram showing an example of an internal circuit of an inverter threshold
FIG. 13 is a block diagram showing an example of a conventional reception data signal processing device.
14 is a timing chart showing a signal example of each unit in FIG.
15 is a diagram illustrating a circuit example of a
FIG. 16 is a diagram showing another example of the circuit of the
[Explanation of symbols]
1 Received data signal processing device
2 Normal receiver
3 Digital signal processing circuit
4, 4a Serial data detection circuit
11, 51 signal detection unit
11a, 51a Receiver
11b, 51b output buffer circuit
12 D flip-flop
13, 53 Integrating circuit
14 Schmitt circuit
15 Pulse generation circuit
16 Inverter threshold voltage generation circuit
17 Reference receiver
18 Operational Amplifier
21 Differential amplifier circuit
22 Output circuit section
23 Offset circuit
52 OR circuit
Claims (18)
所定の一方の電位に対してオフセットを設け、他方の電位が当該オフセットを設けた電圧よりも大きくなると、電位差を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えることを特徴とする電位差検出回路。In a circuit for detecting a potential difference between two points,
A differential amplifier circuit that outputs a predetermined signal indicating that a potential difference has been detected when an offset is provided to one of the predetermined potentials and the other potential becomes larger than the voltage provided with the offset; A signal detection circuit unit having an output buffer circuit for outputting a signal in accordance with an output from the circuit, and a reference for providing an offset to one input voltage for differentially amplifying and outputting each of different predetermined constant voltages. A differential amplifier circuit, a threshold voltage generator that generates the same voltage as the threshold voltage of the output buffer circuit, and an output voltage of the reference differential amplifier circuit and a threshold voltage of the output buffer circuit are the same. Controlling the offset of the differential amplification circuit for reference and controlling the offset of the differential amplification circuit in the signal detection circuit. Potential difference detection circuit for that and offset control circuit unit, comprising: a.
所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えることを特徴とするシリアルデータ検出回路。A serial data detection circuit for detecting whether or not a pair of serial data signals having opposite signal levels has been input,
An offset is provided for the potential of the predetermined serial data signal, and when the potential of the other serial data signal becomes higher than the voltage provided with the offset, a predetermined signal indicating that the detection pressure data signal has been detected. And a signal detection circuit unit having an output buffer circuit that outputs a signal according to the output from the differential amplifier circuit, and differentially amplifies and outputs different predetermined constant voltages. A reference differential amplifier circuit for providing an offset to one of the input voltages, a threshold voltage generator for generating the same voltage as the threshold voltage of the output buffer circuit, and an output voltage of the reference differential amplifier circuit. And the offset of the differential amplifier circuit for reference is controlled so that the threshold voltage of the output buffer circuit becomes the same as that of the output buffer circuit. Serial data detection circuit comprising: a, an offset control circuit unit for controlling the offset of the differential amplifier circuit in the signal detecting circuit unit.
前記シリアルデータ検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えることを特徴とする受信データ信号処理装置。A signal detection unit that converts a pair of serial data signals having opposite signal levels input from the serial transmission line into a binary signal and outputs the binary signal, and a predetermined signal for the digital signal output from the signal detection unit A digital signal processing circuit for performing processing and outputting, and detecting whether or not the pair of serial data signals has been input, and detecting the input of the serial data signal to activate the receiver circuit. Circuit for receiving data signal in a high-speed serial communication system comprising:
The serial data detection circuit detects an unknown pressure data signal when an offset is provided with respect to a predetermined potential of the serial data signal, and when the potential of the other serial data signal becomes higher than the voltage provided with the offset. A signal detection circuit unit having a differential amplifier circuit that outputs a predetermined signal indicating that the signal has been output, and an output buffer circuit that outputs a signal in accordance with the output from the differential amplifier circuit; A reference differential amplifier circuit section for providing an offset to one input voltage for differentially amplifying and outputting a threshold voltage; a threshold voltage generating section for generating a voltage equal to a threshold voltage of the output buffer circuit; The reference differential amplifier circuit so that an output voltage of a dynamic amplifier circuit unit and a threshold voltage of the output buffer circuit are equal. Controls the offset, the received data signal processing apparatus, characterized in that it comprises an offset control circuit unit for controlling the offset, the differential amplifier circuit in the signal detecting circuit unit.
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