JP2004063664A - キャビティ付き多層セラミック基板 - Google Patents
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Abstract
【課題】キャビティ付き多層セラミック基板の一層の薄型化を図る。
【解決手段】複数の積層されたセラミック層２３をもって構成される積層体２４を備え、積層体２４には、その一方主面２５上に開口２６を位置させたキャビティ２７が設けられ、キャビティ２７の底面３０上には、底面導体膜３１が設けられている、キャビティ付き多層セラミック基板２１において、静電容量を形成するように、セラミック層２３を介して底面導体膜３１に対向する容量形成用導体膜３２を積層体２４の内部に設ける。
【選択図】 図１
【解決手段】複数の積層されたセラミック層２３をもって構成される積層体２４を備え、積層体２４には、その一方主面２５上に開口２６を位置させたキャビティ２７が設けられ、キャビティ２７の底面３０上には、底面導体膜３１が設けられている、キャビティ付き多層セラミック基板２１において、静電容量を形成するように、セラミック層２３を介して底面導体膜３１に対向する容量形成用導体膜３２を積層体２４の内部に設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、キャビティ付き多層セラミック基板に関するもので、特に、キャビティ付き多層セラミック基板の薄型化を図るための改良に関するものである。
【０００２】
【従来の技術】
図８は、この発明にとって興味ある従来のキャビティ付き多層セラミック基板１を示す断面図である。
【０００３】
キャビティ付き多層セラミック基板１は、想像線で示す実装基板２上に実装されるもので、複数の積層されたセラミック層３をもって構成される積層体４を備えている。積層体４には、その少なくとも一方の主面、たとえば実装基板２側に向く主面５上に開口６を位置させたキャビティ７が設けられ、キャビティ７内には、たとえばＩＣチップや弾性表面波フィルタ等のチップ状の電子部品８が搭載されている。
【０００４】
積層体４の内部には、詳細には図示しないが、いくつかの内部導体膜およびいくつかのビアホール導体が設けられ、このキャビティ付き多層セラミック基板１において必要な配線を与えている。また、これら内部導体膜およびビアホール導体は、コンデンサ、インダクタ、遅延線および／またはフィルタ等を構成するように配置されることもある。積層体４の内部には、上述した内部導体膜のほか、抵抗器を与える抵抗体膜が設けられることもある。
【０００５】
図８には、上述したコンデンサを構成する１対の容量形成用導体膜９および１０が特定のセラミック層３を介して対向するように配置されている状態が図示されている。
【０００６】
図８には図示しないが、積層体４の、キャビティ７が設けられた主面５とは逆の主面１１上に、いくつかの外部導体膜が設けられ、この外部導体膜を用いて、コンデンサ、インダクタ、抵抗器、ダイオード、ＩＣ、メモリ等の他の電子部品が搭載されることもある。
【０００７】
キャビティ７の底面１２上には、底面導体膜１３が設けられることが多い。底面導体膜１３は、金属を主成分とするものであるので、セラミック層３あるいは電子部品８とは異なる色調を与え得る。したがって、キャビティ７内に電子部品８を搭載しようとするときの電子部品８の位置を光学的に認識することが容易になる。このことから、底面導体膜１３は、まず、電子部品８の位置認識を容易にする機能を有している。
【０００８】
また、底面導体膜１３には、グラウンド電位が与えられることが多い。このような場合であって、電子部品８がグラウンド接続される必要がある場合には、底面導体膜１３は、電子部品８と電気的に接続され、電子部品８に対するグラウンドを確保するために用いられる。
【０００９】
なお、底面導体膜１３にグラウンド電位が与えられるか否かに関わらず、電子部品８が底面導体膜１３に電気的に接続される必要がない場合には、電子部品８は、非導電性接着剤を介して底面導体膜１３に接合される。
【００１０】
【発明が解決しようとする課題】
電子機器の小型化に対する要望を満たすため、そこに用いられる種々の電子部品についての小型化が進んでいる。したがって、上述したようなキャビティ付き多層セラミック基板１においても、小型化、特に薄型化を進めることが、これが用いられる電子機器の小型化にとって有利である。
【００１１】
しかしながら、図８に示したようなキャビティ付き多層セラミック基板１にあっては、さらなる薄型化の余地が残されている。
【００１２】
そこで、この発明の目的は、一層の薄型化を図り得るキャビティ付き多層セラミック基板の構造を提供しようとすることである。
【００１３】
【課題を解決するための手段】
この発明は、複数の積層されたセラミック層をもって構成される積層体を備え、この積層体には、少なくとも一方の主面上に開口を位置させたキャビティが設けられ、キャビティの底面上には、底面導体膜が設けられ、キャビティ内には、電子部品が収容されている、キャビティ付き多層セラミック基板に向けられるものであって、上述した技術的課題を解決するため、静電容量を形成するように、特定のセラミック層を介して上述の底面導体膜に対向する容量形成用導体膜が積層体の内部に設けられていることを特徴としている。
【００１４】
簡単に言えば、この発明では、上述のように、底面導体膜を、静電容量形成のためにも用いるようにし、積層体に関連して設けられる導体膜の効率的な利用を図ることにより、必要な導体膜の数を減らし、それによるセラミック層の数の減少を図り、その結果として、キャビティ付き多層セラミック基板の薄型化を図ろうとするものである。
【００１５】
この発明をなすに至った背景には、キャビティの底面上に設けられる底面導体膜は、比較的広い面積を有し、静電容量形成に適していることに着目したことに加えて、近年のキャビティ付き多層セラミック基板の製造技術の発展がある。
【００１６】
すなわち、キャビティ付き多層セラミック基板を製造するには、複数のセラミックグリーンシートを積層してなるもので、そこにキャビティが設けられた生の積層体を作製し、これを積層方向にプレスした後、焼成する工程が実施される。この場合において、キャビティの底面にまで均一にプレス作用を及ぼすことが困難であり、また、生の積層体を焼成するとき、特にそこにキャビティが設けられている場合には、積層体全体で均一に収縮を生じさせることが困難である。このようなことから、従来は、キャビティの底面において、高い精度をもって平坦な面を得ることが困難であり、したがって、この底面上に設けられた底面導体膜を静電容量を形成するための導体膜として利用したとしても、静電容量のばらつきが大き過ぎ、実用に供し得ないものであった。
【００１７】
これに対して、近年では、たとえば、プレス工程においてキャビティの内面に沿って変形し得る弾性体を用いたり、あるいは、焼成工程において、収縮抑制用無機材料粉末を含む拘束層を生の積層体とともに積層した状態で焼成工程を実施するいわゆる無収縮プロセスを適用したりすることによって、キャビティの底面において良好な平坦性が得られるようになってきている。そのため、キャビティの底面上に設けられた底面導体膜は、静電容量を形成するための導体膜として実用できるレベルにまで達してきている。このことが、前述したように、この発明をなすに至った背景の１つである。
【００１８】
この発明に係るキャビティ付き多層セラミック基板において、底面導体膜は、グラウンド電位が与えられるものであることが好ましい。
【００１９】
また、キャビティ内に収容される電子部品は、非導電性接着剤を介して底面導体膜に接合されても、底面導体膜に電気的に接続されてもよい。
【００２０】
また、底面導体膜は、キャビティの底面を越えて積層体の内部にまで延びるように設けられても、キャビティの底面の範囲内で延びるように設けられてもよい。
【００２１】
容量形成用導体膜は、１層のセラミック層を介して底面導体膜に対向するように設けられることが好ましい。
【００２２】
容量形成用導体膜は、底面導体膜との間で分布定数型の静電容量を形成するストリップラインを構成していてもよい。
【００２３】
この発明に係るキャビティ付き多層セラミック基板が適宜の実装基板上に実装されるものである場合、この実装基板上に実装される際に実装基板に対して電気的に接続される外部端子電極が積層体の外表面上に設けられるが、底面導体膜は、このような外部端子電極に電気的に接続されていてもよい。
【００２４】
【発明の実施の形態】
図１は、この発明の第１の実施形態によるキャビティ付き多層セラミック基板２１を示す断面図である。
【００２５】
キャビティ付き多層セラミック基板２１は、想像線で示す実装基板２２上に実装されるものであり、複数の積層されたセラミック層２３をもって構成される積層体２４を備えている。積層体２４には、その少なくとも一方の主面、たとえば、実装基板２２側に向く主面２５上に開口２６を位置させたキャビティ２７が設けられている。キャビティ２７内には、ＩＣチップや弾性表面波フィルタ等のチップ状の電子部品２８が収容されて搭載されている。
【００２６】
図１では図示されないが、積層体２４のキャビティ２７が設けられた主面２５とは反対側の主面２９上には、いくつかの外部導体膜が設けられ、これら外部導体膜を用いて、コンデンサ、インダクタ、抵抗器、ダイオード、ＩＣ、メモリ等の他の電子部品が搭載されることがある。
【００２７】
キャビティ２７の底面３０上には、底面導体膜３１が設けられている。この実施形態では、底面導体膜３１は、キャビティ２７の底面３０を越えて積層体２４の内部にまで延びるように設けられている。
【００２８】
図１において詳細には図示しないが、積層体２４の内部には、セラミック層２３間の界面に沿っていくつかの内部導体膜が設けられ、また、特定のセラミック層２３を貫通するようにいくつかのビアホール導体が設けられている。
【００２９】
これら内部導体膜のうちの１つは、図示された容量形成用導体膜３２であり、この容量形成用導体膜３２は、特定のセラミック層２３を介して底面導体膜３１に対向するように設けられていて、ここに静電容量が形成される。図示のように、容量形成用導体膜３２が、単に１層のセラミック層２３を介して底面導体膜３１に対向するように設けられていると、比較的大きい静電容量を得ることができる。また、内部導体膜のうちの他の１つとしての内部導体膜３３も図示されている。
【００３０】
また、ビアホール導体のうちの１つが、図示されたビアホール導体３４であり、このビアホール導体３４は、底面導体膜３１と内部導体膜３３とを電気的に接続している。
【００３１】
また、詳細には図示しないが、積層体２４の外表面上には、このキャビティ付き多層セラミック基板２１を実装基板２２上に実装する際に実装基板２２に対して電気的に接続されるいくつかの外部端子電極が設けられている。これら外部端子電極のうちの１つが、図示された外部端子電極３５であり、この外部端子電極３５は、内部導体膜３３と電気的に接続されることによって、ビアホール導体３４を介して底面導体膜３１に電気的に接続されている。
【００３２】
この実施形態では、外部端子電極３５は、ビアホール導体と同様の方法によって形成され、通常のビアホール導体を形成した後、これをローラーブレイク等で分割することによって形成することができる。
【００３３】
外部端子電極３５が実装基板２２のグラウンド電位に電気的に接続される場合には、底面導体膜３１には、グラウンド電位が与えられる。電子部品２８がグラウンド接続を必要とする場合、この底面導体膜３１への電気的接続が利用され、グラウンドが確保される。
【００３４】
また、外部端子電極３５は、実装基板２２のグラウンド電位に電気的に接続されるものでない場合もあり得る。この場合、電子部品２８において必要なグラウンド接続は、たとえばワイヤボンディング等の他の方法によって、積層体２４に備えるグラウンド電位を有する導体と電気的に接続される。
【００３５】
また、電子部品２８は、底面導体膜３１に対して電気的に接続される必要がない場合もある。この場合には、電子部品２８は、非導電性接着剤（図示せず。）を介して底面導体膜３１に接合される。
【００３６】
図１において、積層体２４の内部に設けられる内部導体膜およびビアホール導体は、その代表的なもののみが図示されている。これら内部導体膜およびビアホール導体は、このキャビティ付き多層セラミック基板２１において必要な配線を与えるとともに、必要に応じて、前述した底面導体膜３１と容量形成用導体膜３２とによって構成されたコンデンサ以外のコンデンサ、インダクタ、遅延線および／またはフィルタ等の素子を構成するようにされる。また、積層体２４の内部には、抵抗体膜が設けられることもある。
【００３７】
また、キャビティ付き多層セラミック基板２１は、図示しないが、携帯電話機等で用いられる高周波スイッチやブルートゥース（Ｂｌｕｅｔｏｏｔｈ）のような無線通信で用いられる高周波モジュールにおいて必要な素子を備える構成とされることもある。この場合には、上述の高周波スイッチや高周波モジュールにおいて必要な素子は、積層体２４に内蔵されたり、積層体２４上に搭載されたりする。
【００３８】
前述した底面導体膜３１と容量形成用導体膜３２とによって構成されたコンデンサが与える静電容量を調整する必要が生じる場合がある。この場合、底面導体膜３１の少なくとも一部は、キャビティ２７内において露出しているので、トリミングすることが容易であり、したがって、静電容量の調整を容易に行なうことができる。
【００３９】
トリミングにあたっては、この実施形態のように、底面導体膜３１がキャビティ２７の底面３０を越えて積層体２４の内部にまで延びるように設けられている場合には、底面導体膜３１を、そのキャビティ２７の底面３０上にある部分において、除去することが行われる。この場合、ある領域の全域を除去しても、ある領域の輪郭のみを除去してもよい。
【００４０】
他方、後述する図２、図４または図７に示した実施形態のように、底面導体膜３１、３１ａまたは３１ｂの端縁がキャビティ２７の底面３０上に位置している場合には、上述の除去態様と同様の除去態様を採用することもできるが、底面導体膜３１、３１ａまたは３１ｂの端部をカットするようにトリミングが実施されてもよい。
【００４１】
図２ないし図７は、それぞれ、この発明の第２ないし第７の実施形態を説明するための図１に対応する図である。図２ないし図７においても、図１の場合と同様、特徴的構成のみが図示されている。図２ないし図７において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００４２】
図２に示したキャビティ付き多層セラミック基板２１ａにおいては、底面導体膜３１は、キャビティ２７の底面３０の範囲内で延びるように設けられている。
【００４３】
この底面導体膜３１に対する電気的接続については図示されないが、たとえば、ビアホール導体を介して、容量形成用導体膜３２以外の内部導体膜に電気的に接続されたり、底面導体膜３１と同一面上に位置するライン状の導体膜に電気的に接続されたりしている。また、底面導体膜３１は電子部品２８と電気的に接続され、それによって、底面導体膜３１と容量形成用導体膜３２とによって形成されたコンデンサが電子部品２８と電気的に接続されるようにしてもよい。
【００４４】
図３に示したキャビティ付き多層セラミック基板２１ｂにおいては、底面導体膜３１が、キャビティ２７の底面３０を越えて積層体２４の内部にまで延びるように設けられていながら、このような底面導体膜３１に共通に対向するように、２つの容量形成用導体膜３２ａおよび３２ｂが横に並んで配置されている。
【００４５】
また、底面導体膜３１は、ビアホール導体３８を介して外部端子電極３９に電気的に接続されている。外部端子電極３９は、ランドグリッドアレイタイプのもので、たとえば、印刷や転写等により付与された導電性ペーストからなる膜を焼き付けることによって形成される。
【００４６】
図４に示したキャビティ付き多層セラミック基板２１ｃにおいては、キャビティ２７の底面３０上に、２つの底面導体膜３１ａおよび３１ｂが横に並んで配置されている。また、底面導体膜３１ａおよび３１ｂは、キャビティ２７の底面３０を越えて積層体２４の内部にまで延び、さらに積層体２４の側面にまで延びるように設けられている。
【００４７】
積層体２４の側面には、外部端子電極４２および４３が設けられ、上述した２つの底面導体膜３１ａおよび３１ｂは、それぞれ、外部端子電極４２および４３に電気的に接続される。外部端子電極４２および４３は、図１に示した外部端子電極３５と同様の方法によって形成されることができる。
【００４８】
また、積層体２４の内部には、底面導体膜３１ａおよび３１ｂの各々に対して、１層のセラミック層を介してそれぞれ対向する２つの容量形成用導体膜３２ａおよび３２ｂが横に並んで配置されている。
【００４９】
図５に示したキャビティ付き多層セラミック基板２１ｄにおいては、底面導体膜３１に対向するように設けられる容量形成用導体膜３２ｃおよび３２ｄは、底面導体膜３１との間で分布定数型の静電容量を形成するストリップラインを形成している。この場合、図示しないが、底面導体膜３１は、グラウンド電位とされ、このようにグラウンド電位とされた底面導体膜３１とストリップラインを構成する容量形成用導体膜３２ｃおよび３２ｄとの間には、必要なトリプレート厚を得るため、底面導体膜３１と容量形成用導体膜３２ｃおよび３２ｄとの間には、複数層のセラミック層２３が介在される。
【００５０】
図６に示したキャビティ付き多層セラミック基板２１ｅにおいては、容量形成用導体膜３２には、ビアホール導体４６を介してライン状の内部導体膜４７が電気的に接続される。内部導体膜４７は、たとえばインダクタを構成する内部導体膜の一部である。底面導体膜３１は、図示しないが、グラウンド電位に接続される。この実施形態によれば、インダクタおよびコンデンサが直列に接続された共振回路を、底面導体膜３１、容量形成用導体膜３２、ビアホール導体４６および内部導体膜４７によって与えることができる。
【００５１】
図７に示したキャビティ付き多層セラミック基板２１ｆは、以上説明したキャビティ付き多層セラミック基板２１ａ〜２１ｅの場合とは異なり、積層体２４のキャビティ２７が設けられた側の主面２５とは反対側の主面２９が実装基板２２に対向するように実装されることを特徴としている。
【００５２】
図７に示したキャビティ付き多層セラミック基板２１ｆにおいては、図４に示したキャビティ付き多層セラミック基板２１ｃの場合と同様、２つの底面導体膜３１ａおよび３１ｂならびに２つの容量形成用導体膜３２ａおよび３２ｂが設けられている。また、底面導体膜３１ａおよび３１ｂは、それぞれ、外部端子電極５０および５１に電気的に接続されている。
【００５３】
なお、上述したような底面導体膜３１ａおよび３１ｂ、容量形成用導体膜３２ａおよび３２ｂならびに外部端子電極５０および５１のそれぞれの設け方については、本質的な特徴ではなく、図７に示した実施形態は、あくまでも、キャビティ２７が上向きの状態で実装基板２２上に実装されるキャビティ付き多層セラミック基板２１ｆに対しても、この発明が適用されることを明示するためのものである。
【００５４】
以上、この発明を図示したいくつかの実施形態について説明したが、この発明の範囲内において、その他、種々の変形例が可能である。
【００５５】
たとえば、図示した積層体２４におけるセラミック層２３の積層数や、キャビティ２７の位置、形状、大きさおよび数、あるいは、積層体２４に関連して設けられる内部導体膜、ビアホール導体、外部端子電極等の配置については、得ようとするキャビティ付き多層セラミック基板の設計に応じて任意に変更することができる。
【００５６】
【発明の効果】
以上のように、この発明によれば、キャビティの底面上に設けられた底面導体膜に対向して静電容量を形成するように、容量形成用導体膜が積層体の内部に設けられているので、底面導体膜を静電容量形成のための導体膜として効率的に利用できるので、静電容量を形成するための対をなす容量形成用導体膜を別に設ける場合に比べて、セラミック層の積層数を少なくすることができ、その結果、キャビティ付き多層セラミック基板の薄型化を有利に図ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるキャビティ付き多層セラミック基板２１を示す断面図である。
【図２】この発明の第２の実施形態によるキャビティ付き多層セラミック基板２１ａを示す断面図である。
【図３】この発明の第３の実施形態によるキャビティ付き多層セラミック基板２１ｂを示す断面図である。
【図４】この発明の第４の実施形態によるキャビティ付き多層セラミック基板２１ｃを示す断面図である。
【図５】この発明の第５の実施形態によるキャビティ付き多層セラミック基板２１ｄを示す断面図である。
【図６】この発明の第６の実施形態によるキャビティ付き多層セラミック基板２１ｅを示す断面図である。
【図７】この発明の第７の実施形態によるキャビティ付き多層セラミック基板２１ｆを示す断面図である。
【図８】この発明にとって興味ある従来のキャビティ付き多層セラミック基板１を示す断面図である。
【符号の説明】
２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ キャビティ付き多層セラミック基板
２２ 実装基板
２３ セラミック層
２４ 積層体
２５，２９ 主面
２６ 開口
２７ キャビティ
２８ 電子部品
３０ 底面
３１，３１ａ，３１ｂ 底面導体膜
３２，３２ａ，３２ｂ，３２ｃ，３２ｄ 容量形成用導体膜
３３ 内部導体膜
３４，３８，４６ ビアホール導体
３５，３９，４２，４３，５０，５１ 外部端子電極
【発明の属する技術分野】
この発明は、キャビティ付き多層セラミック基板に関するもので、特に、キャビティ付き多層セラミック基板の薄型化を図るための改良に関するものである。
【０００２】
【従来の技術】
図８は、この発明にとって興味ある従来のキャビティ付き多層セラミック基板１を示す断面図である。
【０００３】
キャビティ付き多層セラミック基板１は、想像線で示す実装基板２上に実装されるもので、複数の積層されたセラミック層３をもって構成される積層体４を備えている。積層体４には、その少なくとも一方の主面、たとえば実装基板２側に向く主面５上に開口６を位置させたキャビティ７が設けられ、キャビティ７内には、たとえばＩＣチップや弾性表面波フィルタ等のチップ状の電子部品８が搭載されている。
【０００４】
積層体４の内部には、詳細には図示しないが、いくつかの内部導体膜およびいくつかのビアホール導体が設けられ、このキャビティ付き多層セラミック基板１において必要な配線を与えている。また、これら内部導体膜およびビアホール導体は、コンデンサ、インダクタ、遅延線および／またはフィルタ等を構成するように配置されることもある。積層体４の内部には、上述した内部導体膜のほか、抵抗器を与える抵抗体膜が設けられることもある。
【０００５】
図８には、上述したコンデンサを構成する１対の容量形成用導体膜９および１０が特定のセラミック層３を介して対向するように配置されている状態が図示されている。
【０００６】
図８には図示しないが、積層体４の、キャビティ７が設けられた主面５とは逆の主面１１上に、いくつかの外部導体膜が設けられ、この外部導体膜を用いて、コンデンサ、インダクタ、抵抗器、ダイオード、ＩＣ、メモリ等の他の電子部品が搭載されることもある。
【０００７】
キャビティ７の底面１２上には、底面導体膜１３が設けられることが多い。底面導体膜１３は、金属を主成分とするものであるので、セラミック層３あるいは電子部品８とは異なる色調を与え得る。したがって、キャビティ７内に電子部品８を搭載しようとするときの電子部品８の位置を光学的に認識することが容易になる。このことから、底面導体膜１３は、まず、電子部品８の位置認識を容易にする機能を有している。
【０００８】
また、底面導体膜１３には、グラウンド電位が与えられることが多い。このような場合であって、電子部品８がグラウンド接続される必要がある場合には、底面導体膜１３は、電子部品８と電気的に接続され、電子部品８に対するグラウンドを確保するために用いられる。
【０００９】
なお、底面導体膜１３にグラウンド電位が与えられるか否かに関わらず、電子部品８が底面導体膜１３に電気的に接続される必要がない場合には、電子部品８は、非導電性接着剤を介して底面導体膜１３に接合される。
【００１０】
【発明が解決しようとする課題】
電子機器の小型化に対する要望を満たすため、そこに用いられる種々の電子部品についての小型化が進んでいる。したがって、上述したようなキャビティ付き多層セラミック基板１においても、小型化、特に薄型化を進めることが、これが用いられる電子機器の小型化にとって有利である。
【００１１】
しかしながら、図８に示したようなキャビティ付き多層セラミック基板１にあっては、さらなる薄型化の余地が残されている。
【００１２】
そこで、この発明の目的は、一層の薄型化を図り得るキャビティ付き多層セラミック基板の構造を提供しようとすることである。
【００１３】
【課題を解決するための手段】
この発明は、複数の積層されたセラミック層をもって構成される積層体を備え、この積層体には、少なくとも一方の主面上に開口を位置させたキャビティが設けられ、キャビティの底面上には、底面導体膜が設けられ、キャビティ内には、電子部品が収容されている、キャビティ付き多層セラミック基板に向けられるものであって、上述した技術的課題を解決するため、静電容量を形成するように、特定のセラミック層を介して上述の底面導体膜に対向する容量形成用導体膜が積層体の内部に設けられていることを特徴としている。
【００１４】
簡単に言えば、この発明では、上述のように、底面導体膜を、静電容量形成のためにも用いるようにし、積層体に関連して設けられる導体膜の効率的な利用を図ることにより、必要な導体膜の数を減らし、それによるセラミック層の数の減少を図り、その結果として、キャビティ付き多層セラミック基板の薄型化を図ろうとするものである。
【００１５】
この発明をなすに至った背景には、キャビティの底面上に設けられる底面導体膜は、比較的広い面積を有し、静電容量形成に適していることに着目したことに加えて、近年のキャビティ付き多層セラミック基板の製造技術の発展がある。
【００１６】
すなわち、キャビティ付き多層セラミック基板を製造するには、複数のセラミックグリーンシートを積層してなるもので、そこにキャビティが設けられた生の積層体を作製し、これを積層方向にプレスした後、焼成する工程が実施される。この場合において、キャビティの底面にまで均一にプレス作用を及ぼすことが困難であり、また、生の積層体を焼成するとき、特にそこにキャビティが設けられている場合には、積層体全体で均一に収縮を生じさせることが困難である。このようなことから、従来は、キャビティの底面において、高い精度をもって平坦な面を得ることが困難であり、したがって、この底面上に設けられた底面導体膜を静電容量を形成するための導体膜として利用したとしても、静電容量のばらつきが大き過ぎ、実用に供し得ないものであった。
【００１７】
これに対して、近年では、たとえば、プレス工程においてキャビティの内面に沿って変形し得る弾性体を用いたり、あるいは、焼成工程において、収縮抑制用無機材料粉末を含む拘束層を生の積層体とともに積層した状態で焼成工程を実施するいわゆる無収縮プロセスを適用したりすることによって、キャビティの底面において良好な平坦性が得られるようになってきている。そのため、キャビティの底面上に設けられた底面導体膜は、静電容量を形成するための導体膜として実用できるレベルにまで達してきている。このことが、前述したように、この発明をなすに至った背景の１つである。
【００１８】
この発明に係るキャビティ付き多層セラミック基板において、底面導体膜は、グラウンド電位が与えられるものであることが好ましい。
【００１９】
また、キャビティ内に収容される電子部品は、非導電性接着剤を介して底面導体膜に接合されても、底面導体膜に電気的に接続されてもよい。
【００２０】
また、底面導体膜は、キャビティの底面を越えて積層体の内部にまで延びるように設けられても、キャビティの底面の範囲内で延びるように設けられてもよい。
【００２１】
容量形成用導体膜は、１層のセラミック層を介して底面導体膜に対向するように設けられることが好ましい。
【００２２】
容量形成用導体膜は、底面導体膜との間で分布定数型の静電容量を形成するストリップラインを構成していてもよい。
【００２３】
この発明に係るキャビティ付き多層セラミック基板が適宜の実装基板上に実装されるものである場合、この実装基板上に実装される際に実装基板に対して電気的に接続される外部端子電極が積層体の外表面上に設けられるが、底面導体膜は、このような外部端子電極に電気的に接続されていてもよい。
【００２４】
【発明の実施の形態】
図１は、この発明の第１の実施形態によるキャビティ付き多層セラミック基板２１を示す断面図である。
【００２５】
キャビティ付き多層セラミック基板２１は、想像線で示す実装基板２２上に実装されるものであり、複数の積層されたセラミック層２３をもって構成される積層体２４を備えている。積層体２４には、その少なくとも一方の主面、たとえば、実装基板２２側に向く主面２５上に開口２６を位置させたキャビティ２７が設けられている。キャビティ２７内には、ＩＣチップや弾性表面波フィルタ等のチップ状の電子部品２８が収容されて搭載されている。
【００２６】
図１では図示されないが、積層体２４のキャビティ２７が設けられた主面２５とは反対側の主面２９上には、いくつかの外部導体膜が設けられ、これら外部導体膜を用いて、コンデンサ、インダクタ、抵抗器、ダイオード、ＩＣ、メモリ等の他の電子部品が搭載されることがある。
【００２７】
キャビティ２７の底面３０上には、底面導体膜３１が設けられている。この実施形態では、底面導体膜３１は、キャビティ２７の底面３０を越えて積層体２４の内部にまで延びるように設けられている。
【００２８】
図１において詳細には図示しないが、積層体２４の内部には、セラミック層２３間の界面に沿っていくつかの内部導体膜が設けられ、また、特定のセラミック層２３を貫通するようにいくつかのビアホール導体が設けられている。
【００２９】
これら内部導体膜のうちの１つは、図示された容量形成用導体膜３２であり、この容量形成用導体膜３２は、特定のセラミック層２３を介して底面導体膜３１に対向するように設けられていて、ここに静電容量が形成される。図示のように、容量形成用導体膜３２が、単に１層のセラミック層２３を介して底面導体膜３１に対向するように設けられていると、比較的大きい静電容量を得ることができる。また、内部導体膜のうちの他の１つとしての内部導体膜３３も図示されている。
【００３０】
また、ビアホール導体のうちの１つが、図示されたビアホール導体３４であり、このビアホール導体３４は、底面導体膜３１と内部導体膜３３とを電気的に接続している。
【００３１】
また、詳細には図示しないが、積層体２４の外表面上には、このキャビティ付き多層セラミック基板２１を実装基板２２上に実装する際に実装基板２２に対して電気的に接続されるいくつかの外部端子電極が設けられている。これら外部端子電極のうちの１つが、図示された外部端子電極３５であり、この外部端子電極３５は、内部導体膜３３と電気的に接続されることによって、ビアホール導体３４を介して底面導体膜３１に電気的に接続されている。
【００３２】
この実施形態では、外部端子電極３５は、ビアホール導体と同様の方法によって形成され、通常のビアホール導体を形成した後、これをローラーブレイク等で分割することによって形成することができる。
【００３３】
外部端子電極３５が実装基板２２のグラウンド電位に電気的に接続される場合には、底面導体膜３１には、グラウンド電位が与えられる。電子部品２８がグラウンド接続を必要とする場合、この底面導体膜３１への電気的接続が利用され、グラウンドが確保される。
【００３４】
また、外部端子電極３５は、実装基板２２のグラウンド電位に電気的に接続されるものでない場合もあり得る。この場合、電子部品２８において必要なグラウンド接続は、たとえばワイヤボンディング等の他の方法によって、積層体２４に備えるグラウンド電位を有する導体と電気的に接続される。
【００３５】
また、電子部品２８は、底面導体膜３１に対して電気的に接続される必要がない場合もある。この場合には、電子部品２８は、非導電性接着剤（図示せず。）を介して底面導体膜３１に接合される。
【００３６】
図１において、積層体２４の内部に設けられる内部導体膜およびビアホール導体は、その代表的なもののみが図示されている。これら内部導体膜およびビアホール導体は、このキャビティ付き多層セラミック基板２１において必要な配線を与えるとともに、必要に応じて、前述した底面導体膜３１と容量形成用導体膜３２とによって構成されたコンデンサ以外のコンデンサ、インダクタ、遅延線および／またはフィルタ等の素子を構成するようにされる。また、積層体２４の内部には、抵抗体膜が設けられることもある。
【００３７】
また、キャビティ付き多層セラミック基板２１は、図示しないが、携帯電話機等で用いられる高周波スイッチやブルートゥース（Ｂｌｕｅｔｏｏｔｈ）のような無線通信で用いられる高周波モジュールにおいて必要な素子を備える構成とされることもある。この場合には、上述の高周波スイッチや高周波モジュールにおいて必要な素子は、積層体２４に内蔵されたり、積層体２４上に搭載されたりする。
【００３８】
前述した底面導体膜３１と容量形成用導体膜３２とによって構成されたコンデンサが与える静電容量を調整する必要が生じる場合がある。この場合、底面導体膜３１の少なくとも一部は、キャビティ２７内において露出しているので、トリミングすることが容易であり、したがって、静電容量の調整を容易に行なうことができる。
【００３９】
トリミングにあたっては、この実施形態のように、底面導体膜３１がキャビティ２７の底面３０を越えて積層体２４の内部にまで延びるように設けられている場合には、底面導体膜３１を、そのキャビティ２７の底面３０上にある部分において、除去することが行われる。この場合、ある領域の全域を除去しても、ある領域の輪郭のみを除去してもよい。
【００４０】
他方、後述する図２、図４または図７に示した実施形態のように、底面導体膜３１、３１ａまたは３１ｂの端縁がキャビティ２７の底面３０上に位置している場合には、上述の除去態様と同様の除去態様を採用することもできるが、底面導体膜３１、３１ａまたは３１ｂの端部をカットするようにトリミングが実施されてもよい。
【００４１】
図２ないし図７は、それぞれ、この発明の第２ないし第７の実施形態を説明するための図１に対応する図である。図２ないし図７においても、図１の場合と同様、特徴的構成のみが図示されている。図２ないし図７において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００４２】
図２に示したキャビティ付き多層セラミック基板２１ａにおいては、底面導体膜３１は、キャビティ２７の底面３０の範囲内で延びるように設けられている。
【００４３】
この底面導体膜３１に対する電気的接続については図示されないが、たとえば、ビアホール導体を介して、容量形成用導体膜３２以外の内部導体膜に電気的に接続されたり、底面導体膜３１と同一面上に位置するライン状の導体膜に電気的に接続されたりしている。また、底面導体膜３１は電子部品２８と電気的に接続され、それによって、底面導体膜３１と容量形成用導体膜３２とによって形成されたコンデンサが電子部品２８と電気的に接続されるようにしてもよい。
【００４４】
図３に示したキャビティ付き多層セラミック基板２１ｂにおいては、底面導体膜３１が、キャビティ２７の底面３０を越えて積層体２４の内部にまで延びるように設けられていながら、このような底面導体膜３１に共通に対向するように、２つの容量形成用導体膜３２ａおよび３２ｂが横に並んで配置されている。
【００４５】
また、底面導体膜３１は、ビアホール導体３８を介して外部端子電極３９に電気的に接続されている。外部端子電極３９は、ランドグリッドアレイタイプのもので、たとえば、印刷や転写等により付与された導電性ペーストからなる膜を焼き付けることによって形成される。
【００４６】
図４に示したキャビティ付き多層セラミック基板２１ｃにおいては、キャビティ２７の底面３０上に、２つの底面導体膜３１ａおよび３１ｂが横に並んで配置されている。また、底面導体膜３１ａおよび３１ｂは、キャビティ２７の底面３０を越えて積層体２４の内部にまで延び、さらに積層体２４の側面にまで延びるように設けられている。
【００４７】
積層体２４の側面には、外部端子電極４２および４３が設けられ、上述した２つの底面導体膜３１ａおよび３１ｂは、それぞれ、外部端子電極４２および４３に電気的に接続される。外部端子電極４２および４３は、図１に示した外部端子電極３５と同様の方法によって形成されることができる。
【００４８】
また、積層体２４の内部には、底面導体膜３１ａおよび３１ｂの各々に対して、１層のセラミック層を介してそれぞれ対向する２つの容量形成用導体膜３２ａおよび３２ｂが横に並んで配置されている。
【００４９】
図５に示したキャビティ付き多層セラミック基板２１ｄにおいては、底面導体膜３１に対向するように設けられる容量形成用導体膜３２ｃおよび３２ｄは、底面導体膜３１との間で分布定数型の静電容量を形成するストリップラインを形成している。この場合、図示しないが、底面導体膜３１は、グラウンド電位とされ、このようにグラウンド電位とされた底面導体膜３１とストリップラインを構成する容量形成用導体膜３２ｃおよび３２ｄとの間には、必要なトリプレート厚を得るため、底面導体膜３１と容量形成用導体膜３２ｃおよび３２ｄとの間には、複数層のセラミック層２３が介在される。
【００５０】
図６に示したキャビティ付き多層セラミック基板２１ｅにおいては、容量形成用導体膜３２には、ビアホール導体４６を介してライン状の内部導体膜４７が電気的に接続される。内部導体膜４７は、たとえばインダクタを構成する内部導体膜の一部である。底面導体膜３１は、図示しないが、グラウンド電位に接続される。この実施形態によれば、インダクタおよびコンデンサが直列に接続された共振回路を、底面導体膜３１、容量形成用導体膜３２、ビアホール導体４６および内部導体膜４７によって与えることができる。
【００５１】
図７に示したキャビティ付き多層セラミック基板２１ｆは、以上説明したキャビティ付き多層セラミック基板２１ａ〜２１ｅの場合とは異なり、積層体２４のキャビティ２７が設けられた側の主面２５とは反対側の主面２９が実装基板２２に対向するように実装されることを特徴としている。
【００５２】
図７に示したキャビティ付き多層セラミック基板２１ｆにおいては、図４に示したキャビティ付き多層セラミック基板２１ｃの場合と同様、２つの底面導体膜３１ａおよび３１ｂならびに２つの容量形成用導体膜３２ａおよび３２ｂが設けられている。また、底面導体膜３１ａおよび３１ｂは、それぞれ、外部端子電極５０および５１に電気的に接続されている。
【００５３】
なお、上述したような底面導体膜３１ａおよび３１ｂ、容量形成用導体膜３２ａおよび３２ｂならびに外部端子電極５０および５１のそれぞれの設け方については、本質的な特徴ではなく、図７に示した実施形態は、あくまでも、キャビティ２７が上向きの状態で実装基板２２上に実装されるキャビティ付き多層セラミック基板２１ｆに対しても、この発明が適用されることを明示するためのものである。
【００５４】
以上、この発明を図示したいくつかの実施形態について説明したが、この発明の範囲内において、その他、種々の変形例が可能である。
【００５５】
たとえば、図示した積層体２４におけるセラミック層２３の積層数や、キャビティ２７の位置、形状、大きさおよび数、あるいは、積層体２４に関連して設けられる内部導体膜、ビアホール導体、外部端子電極等の配置については、得ようとするキャビティ付き多層セラミック基板の設計に応じて任意に変更することができる。
【００５６】
【発明の効果】
以上のように、この発明によれば、キャビティの底面上に設けられた底面導体膜に対向して静電容量を形成するように、容量形成用導体膜が積層体の内部に設けられているので、底面導体膜を静電容量形成のための導体膜として効率的に利用できるので、静電容量を形成するための対をなす容量形成用導体膜を別に設ける場合に比べて、セラミック層の積層数を少なくすることができ、その結果、キャビティ付き多層セラミック基板の薄型化を有利に図ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるキャビティ付き多層セラミック基板２１を示す断面図である。
【図２】この発明の第２の実施形態によるキャビティ付き多層セラミック基板２１ａを示す断面図である。
【図３】この発明の第３の実施形態によるキャビティ付き多層セラミック基板２１ｂを示す断面図である。
【図４】この発明の第４の実施形態によるキャビティ付き多層セラミック基板２１ｃを示す断面図である。
【図５】この発明の第５の実施形態によるキャビティ付き多層セラミック基板２１ｄを示す断面図である。
【図６】この発明の第６の実施形態によるキャビティ付き多層セラミック基板２１ｅを示す断面図である。
【図７】この発明の第７の実施形態によるキャビティ付き多層セラミック基板２１ｆを示す断面図である。
【図８】この発明にとって興味ある従来のキャビティ付き多層セラミック基板１を示す断面図である。
【符号の説明】
２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ キャビティ付き多層セラミック基板
２２ 実装基板
２３ セラミック層
２４ 積層体
２５，２９ 主面
２６ 開口
２７ キャビティ
２８ 電子部品
３０ 底面
３１，３１ａ，３１ｂ 底面導体膜
３２，３２ａ，３２ｂ，３２ｃ，３２ｄ 容量形成用導体膜
３３ 内部導体膜
３４，３８，４６ ビアホール導体
３５，３９，４２，４３，５０，５１ 外部端子電極
Claims (9)
- 複数の積層されたセラミック層をもって構成される積層体を備え、前記積層体には、その少なくとも一方の主面上に開口を位置させたキャビティが設けられ、前記キャビティの底面上には、底面導体膜が設けられ、前記キャビティ内には、電子部品が収容されている、キャビティ付き多層セラミック基板であって、
静電容量を形成するように、特定の前記セラミック層を介して前記底面導体膜に対向する容量形成用導体膜が前記積層体の内部に設けられていることを特徴とする、キャビティ付き多層セラミック基板。 - 前記底面導体膜は、グラウンド電位が与えられるものである、請求項１に記載のキャビティ付き多層セラミック基板。
- 前記電子部品は、非導電性接着剤を介して前記底面導体膜に接合されている、請求項１または２に記載のキャビティ付き多層セラミック基板。
- 前記電子部品は、前記底面導体膜に電気的に接続されている、請求項１または２に記載のキャビティ付き多層セラミック基板。
- 前記底面導体膜は、前記キャビティの底面を越えて前記積層体の内部にまで延びるように設けられている、請求項１ないし４のいずれかに記載のキャビティ付き多層セラミック基板。
- 前記底面導体膜は、前記キャビティの底面の範囲内で延びるように設けられている、請求項１ないし４のいずれかに記載のキャビティ付き多層セラミック基板。
- 前記容量形成用導体膜は、１層の前記セラミック層を介して前記底面導体膜に対向するように設けられている、請求項１ないし６のいずれかに記載のキャビティ付き多層セラミック基板。
- 前記容量形成用導体膜は、前記底面導体膜との間で分布定数型の静電容量を形成するストリップラインを構成している、請求項１ないし６のいずれかに記載のキャビティ付き多層セラミック基板。
- 適宜の実装基板上に実装される際に実装基板に対して電気的に接続される外部端子電極が前記積層体の外表面上に設けられ、前記底面導体膜は、前記外部端子電極に電気的に接続される、請求項１ないし８のいずれかに記載のキャビティ付き多層セラミック基板。
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