JP2004023150A - Clock regenerating apparatus - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、データ受信装置において、受信データからデータ受信用のクロックを再生するクロック再生装置に関する。
【0002】
【従来の技術】
この種のクロック再生装置は、例えば、特許公報第2954452号に開示されているように、通常、発振器等で生成した基準クロックを、生成すべき再生クロックの周期に応じた基準値でカウント(所謂分周)することで、データ受信用のクロック(再生クロック)を生成するようにされている。
【0003】
また、従来のクロック再生装置では、再生クロックを受信データに位相同期させるために、受信データと再生クロックとの位相を比較し、再生クロックの位相が受信データよりも進んでいれば(進み位相)、再生クロックの周期が長くなる(換言すれば位相が遅れる)ように、再生クロックを生成するのに用いる基準値(換言すれば基準クロックの分周値)を「+1」し、再生クロックの位相が受信データよりも遅れていれば(遅れ位相)、再生クロックの周期が短くなる(換言すれば位相が進む)ように、再生クロックを生成するのに用いる基準値(分周値)を「−1」することで、基準値を補正するようにしている。
【0004】
また、こうした基準値(分周値)の補正では、送信側の送信クロックや受信側の基準クロックの精度が悪い場合に、受信側(つまりクロック再生装置側)で生成した再生クロックの周波数が送信クロックの周波数からのずれを補正できないことから、上記公報に開示された装置では、位相の進み量,遅れ量を長時間(例えば1秒間)観測し、その観測結果に基づき、基準値(分周値)を更に「+1」又は「−1」することにより、基準値(分周値)を「k−2」、「k−1」、「k」、「k+1」、「k+2」と変化させ、送信側の送信クロックと受信側の再生クロックとの整合の悪さを補正するようにしている。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来技術のように、再生クロック生成用の基準値(分周値)を固定値「1」又は「2」で補正する方法では、基準値(分周値)を最適値に収束させるのに時間がかかり、受信装置起動後、データ受信が可能になるまでの時間がかかるという問題があった。
【0006】
また、上記従来技術では、受信データと再生クロックとの位相誤差を検出すると、その検出結果を保持して、再生クロック生成用の基準値(分周値)を補正することから、例えば、受信データが一時的に途絶えたような場合には、その補正が継続されて、受信を再開した際に、受信データと再生クロックとの位相誤差が大きくなってしまうという問題もある。
【0007】
また更に、上記従来技術では、送信側と受信側のクロックの精度が悪い場合に、再生クロックの周波数を補正する際の許容周波数範囲が狭いという問題もある。つまり、上記公報の実施例に開示されているように、基準値(分周値)の中心値kが値「1000」であるとすると、この値を、例えば、毎回「+1」するようにしても、再生クロックの周波数は0.1%しか変更できない。このため、上記従来技術では、送信側と受信側のクロックの精度が悪い場合に、再生クロックの周波数を送信クロックの周波数に一致させることができず、再生クロックの周期を最適値に収束させることができない(換言すれば、再生クロックの周期を頻繁に補正しなければならない)という問題が生じるのである。
【0008】
本発明は、こうした問題に鑑みなされたものであり、受信データからデータ受信用のクロックを再生するクロック再生装置において、受信データと再生クロックとの位相誤差を速やかに補正でき、更には、再生クロックの周波数をデータ送信側のクロック周波数に対応して補正できるようにすることを目的とする。
【0009】
【課題を解決するための手段】
係る目的を達成するためになされた請求項1記載のクロック再生装置においては、位相誤差検出手段が、受信データと再生クロックとの位相誤差を数値化し、帰還量算出手段が、その数値化された位相誤差に比例した帰還量を算出し、中心周波数設定手段が、再生クロックの中心周波数を決定する加算データを発生する。そして、クロック発生手段は、その加算データを、帰還量算出手段にて算出された帰還量にて補正し、その補正後の加算データを、一定周波数の基準クロックに同期して累積加算し、その累積加算データの最上位ビットを再生クロックとして出力する。
【0010】
つまり、本発明のクロック再生装置では、上述した従来装置のように、再生クロックが受信データに対して同期しているのか、進み位相になっているのか、遅れ位相になっているのかを判断して、再生クロック生成用の基準値(つまり加算データ)を固定値「1」或いは「2」で補正するのではなく、受信データと再生クロックとの位相誤差を数値化して、その数値化した位相誤差に比例した帰還量を算出し、この帰還量にて、再生クロック生成用の加算データを補正する。
【0011】
このため、クロック発生手段において、この加算データを累積加算することにより生成される再生クロックは、従来装置に比べて、受信データと再生クロックとの位相誤差が一致するように、その位相誤差に応じて大きく補正されることになり、再生クロックと受信データとの位相を速やかに一致させることができる。
【0012】
次に、請求項2に記載のクロック再生装置においては、位相誤差検出手段が、受信データの変化点であるエッジに同期してクロック発生手段から累積加算データを取り込み、その累積加算データに基づき受信データと再生クロックとの位相誤差を算出し、帰還量算出手段は、位相誤差検出手段にて位相誤差が算出された直後に、基準クロックに同期して帰還量を発生し、その後は、帰還量を零とする。
【0013】
つまり、このクロック再生装置では、上述した従来装置のように、位相誤差の検出結果(進み位相、遅れ位相)を保持するのではなく、位相誤差検出手段が受信データのエッジに同期して位相誤差を検出した時にだけ、加算データを補正する。このため、本発明によれば、受信データが途絶えた場合に、従来装置のように、加算データの補正が継続されてしまい、受信を再開した際に、受信データと再生クロックとの位相誤差が大きくなるのを防止できる。
【0014】
また次に、請求項3に記載のクロック再生装置においては、帰還量算出手段が、受信装置からデータ受信が正常に行われているか否かを表す情報を取得し、受信装置にてデータ受信が正常に行われている場合には、帰還量が小さくなり、受信装置にてデータ受信が正常に行われていない場合には、帰還量が大きくなるように、位相誤差から帰還量を算出する際のパラメータを変化させる。
【0015】
これは、受信装置でデータ受信が正常に行われている場合には、再生クロックを略良好に生成できているので、帰還量を位相誤差に比例した比較的小さい値に設定することで、ノイズ等の影響を受けて再生クロックを誤補正することのないようにし(安定性向上)、受信装置でデータ受信が正常に行われていない場合には、帰還量を位相誤差に比例した比較的大きい値に設定することで、再生クロックを受信データに速やかに同期させる(応答性向上)ためである。
【0016】
一方、請求項4に記載のクロック再生装置においては、中心周波数設定手段が、再生クロック複数個分よりも長い所定時間の間、クロック発生手段にて帰還量にて補正された加算データを基準クロックに同期して累積加算し、その累積加算によって得られた値を加算回数で除算することにより、加算データの平均値を求め、その平均値を、再生クロックの中心周波数を決定する加算データとして設定する。
【0017】
つまり、受信データと再生クロックとの位相誤差は、これらの位相がずれている場合だけでなく、送信側と受信側のクロックの精度が悪い場合も発生し、クロックの精度が悪いと、中心周波数設定手段が発生した加算データが頻繁に補正されて、再生クロックを安定して生成することができなくなることから、本発明では、クロック発生手段にて帰還量によって補正された加算データを、再生クロック複数個分よりも長い時間サンプリングして平均化し、その平均化した加算データを、再生クロックの中心周波数を決定する加算データとすることにより、再生クロックの周波数を、送信側の送信クロックの周波数に補正するようにしているのである。
【0018】
従って、本発明によれば、再生クロックの周波数を送信クロックの周波数に一致させて、その周波数のずれによって頻繁に生じる位相誤差を抑制し、位相誤差の少ない最適な再生クロックを安定して生成することが可能となる。
また次に、請求項5に記載のクロック再生装置においては、上述した請求項4に記載の中心周波数設定手段が、受信装置からデータ受信が正常に行われているか否かを表す情報を取得し、受信装置にてデータ受信が正常に行われている場合には、累積加算の時間が長くなり、受信装置にてデータ受信が正常に行われていない場合には、累積加算の時間が短くなるように、累積加算の時間を変化させるようにしたものである。
【0019】
これは、請求項3に記載の帰還量算出手段と同様、受信装置でデータ受信が正常に行われている場合には、再生クロックを略良好に生成できているので、累積加算の時間(換言すれば平均化の時間)を長くして、再生クロックの中心周波数を変化させる頻度を抑制することで、ノイズ等の影響を受けて再生クロックを誤補正することのないようにし(安定性向上)、逆に、受信装置でデータ受信が正常に行われていない場合には、累積加算の時間(換言すれば平均化の時間)を短くして、再生クロックの中心周波数を変化させる頻度を高めることで、再生クロックを受信データに速やかに同期させる(応答性向上)ためである。
【0020】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
図1は、本発明が適用された実施例のクロック再生装置全体の構成を表す回路図である。
【0021】
本実施例のクロック再生装置は、例えば、自動車に搭載されてFM多重放送で提供される交通情報を受信するFM多重放送受信装置等において、受信データからデータ受信用のクロックを再生するのに使用されるものであり、図1に示すように、クロック発生手段としてのクロック発生部2と、位相誤差検出手段としての位相誤差検出部4と、帰還量算出手段としての帰還量計算部6と、中心周波数設定手段としての中心周波数計算部8とから構成される。
【0022】
ここでまず、クロック発生部2は、中心周波数計算部8から出力される16ビットの加算データ(T)と、帰還量計算部6から出力される15ビットの帰還量とに基づき、再生クロックを生成するためのものである。
即ち、本実施例では、後述するように、中心周波数計算部8が、再生クロックの中心周波数を決定する加算データを生成し、帰還量計算部6が、位相誤差検出部4にて検出された受信データと再生クロックとの位相誤差に基づき、その加算データに対する補正値である符号ビット付きの帰還量を生成するように構成されていることから、クロック発生部2では、16ビットの加算器12を用いて、中心周波数計算部8で生成された加算データと、帰還量計算部6で生成された帰還量とを加算し、その加算値(16ビット)を、22ビットの加算器14に入力する。
【0023】
尚、加算器12においては、帰還量計算部6から出力される帰還量が、符号ビット付きの15ビットデータであることから、その最上位ビットである符号ビットを更に上位のビットデータとして取り込むことで、16ビットデータの加算を行う。また、加算器14は、加算器12から出力される加算値が16ビットデータであるため、更に上位6ビットを値「0」とすることにより、その加算値を22ビットデータとして取り込む。
【0024】
また、加算器14から出力される22ビットの加算値(K)は、ラッチ回路16にて、一定周波数(本実施例では1.8MHz)の基準クロックCLKでラッチされ、そのラッチ回路16の出力(A:22ビット)は、そのまま、加算器14に入力される。尚、図示しないが、加算器12及び加算器14も基準クロックCLKで動作する。
【0025】
この結果、加算器14では、加算器12からの出力が基準クロックCLKに同期して累積加算され、その加算値(累積加算データ)がラッチ回路16でラッチされることになる(図2参照)。そして、ラッチ回路16でラッチされた加算値(累積加算データ)の内、最上位ビット(MSB)は、そのまま再生クロック(B)として出力され(図2参照)、上位15ビットは、位相誤差検出部4に出力される。
【0026】
つまり、ラッチ回路16の出力(A)は、図2に示すように、基準クロックCLKに同期して加算器12の加算値(中心周波数を表す加算データ+帰還量)分だけ順次増加し、加算器14がオーバーフローすると、最上位ビット(MSB)が「1」から「0」に変化して、オーバーフローしたビットを除く加算値に変化するため、再生クロック(B)は、加算器14の加算値が0〜「222−1」の中間値を超えるとHighレベル、それ以外ではLow レベルとなり、デューティ比が略1/2のクロックパルスとなる。
【0027】
そして、FM多重放送では、データの転送レートが、16kHzであるため、本実施例では、中心周波数計算部8から出力される加算データの初期値が、16進数で「91A3」となるように設定されている。つまり、本実施例では、基準クロックCLKが1.8MHzであり、生成すべき再生クロックの基準周波数は16kHzであるため、加算器14での累積加算の回数が112.5(=1.8MHz/16kHz)となるように、加算データの初期値が「222/112.5=91A3として設定されているのである。
【0028】
次に、位相誤差検出部4は、基準クロックCLKで入力データ(受信データ)をラッチするからなるラッチ回路22と、同じくこのラッチ回路22からの出力(C)をラッチするからなるラッチ回路24と、ラッチ回路22の出力(C)とラッチ回路24の出力(D)の反転値との論理積をとることにより入力データの立上がりエッジを検出するAND回路26と、ラッチ回路22の出力(C)の反転値とラッチ回路24の出力(D)との論理積をとることにより、入力データの立下がりエッジを検出するAND回路28とを備える。そして、これら各AND回路26、28から出力されるエッジ検出パルスは、夫々、ラッチ回路30、32にタイミング信号として出力される。
【0029】
ラッチ回路30、32は、クロック発生部2からの出力(A)を、入力データの立上がりエッジ又は立下がりエッジでラッチするものであり、本実施例では、図3に示すように、そのラッチしたデータ(加算値:A)を符号付きデータ(加算値)に変換して、後段のリミッタ回路34、36を介して、加算器38に出力する。尚、符号付きデータは、補数計算を利用することにより求められるが、こうした変換方法は、上述した公報にも記載されているように従来より周知であるので詳細な説明は省略する。
【0030】
次に、加算器38は、図2に示すように、ラッチ回路30からの出力(F)と、ラッチ回路32からの出力(G)とを加算することにより、再生クロックと入力データとの位相誤差を算出するものである。
即ち、図3にように、入力データがd1で、ラッチ回路30で得られた立上がりエッジでの符号付き加算値が「−30」、ラッチ回路30で得られた立下がりエッジでの符号付き加算値が「−30」、であれば位相誤差は「−60」となり、入力データがd2で、ラッチ回路30で得られた立上がりエッジでの符号付き加算値が「−30」、ラッチ回路30で得られた立下がりエッジでの符号付き加算値が「+30」、であれば位相誤差は「0」となる。
【0031】
尚、このように位相誤差を計算するのは、入力データ1ビット分のデータのHigh幅とLow 幅が異なっている場合(換言すればデューティ比が50%からずれている場合)に、位相誤差があるとして、再生クロックを誤って補正することのないようにするためである。
【0032】
但し、こうした位相誤差の計算では、図3に示す入力データd3、d4のように、立上りエッジ及び立下がりエッジの位相誤差が共に大きい場合に、これらの和が打ち消しちって、最終的な位相誤差が小さく見えることがある。図の例では、加算すると位相誤差が「0」となってしまう。
【0033】
そこで、本実施例では、ラッチ回路30、32から加算器38へのデータの入力経路にリミッタ回路34、36を設け、ラッチ回路30の出力が「−212」より小さく、リミッタ回路34でリミットがかかった状態で、且つ、ラッチ回路32の出力が「212−1」より大きく、リミッタ回路36でリミットがかかった状態であるとき、或いは、ラッチ回路32の出力が「−212」より小さく、リミッタ回路36でリミットがかかった状態で、且つ、ラッチ回路30の出力が「212−1」より大きく、リミッタ回路34でリミットがかかった状態であるときには、リミッタ回路34又は36の出力を強制的に「0」とすることにより、加算器38で位相誤差を発生させるようにしている。
【0034】
そして、加算器38は、リミッタ回路34、36から夫々出力される13ビットのデータを最上位の符号ビットを用いて14ビットに拡張して取り込み、これら各データを加算することにより、符号付きの14ビットデータとして生成し、そのデータの各ビットを反転して、位相誤差を表すデータ(H)を出力する。
【0035】
また、位相誤差検出部4には、上記各AND回路26、28からの出力の論理和をとることにより、入力データの立上がり時及び立下がり時に各AND回路26、28から出力されるエッジ検出パルスを合成して出力するOR回路40が設けられている。そして、このOR回路40から出力されるエッジ検出パルス(E)は、基準クロックCLKに同期してラッチ回路42でラッチされる。
【0036】
次に、帰還量計算部6は、加算器38から出力される位相誤差を表すデータ(H)と、ラッチ回路42でラッチされたエッジ検出パルス(E)との論理積をとることにより、入力データの立上がりエッジ又は立上がりエッジの検出直後に1回だけ、位相誤差を表すデータ(G)をそのまま出力し、その後は、全ビット「0」のデータを出力するを出力するAND回路50と、このAND回路50の出力(J)を3ビットデータMで除算することにより、位相誤差に比例した帰還量を算出する除算器52と、この除算器52が除算に用いる3ビットデータMを、受信装置本体から出力される同期/非同期信号に応じて、予め設定されたM(1) 及びM(2) に設定するセレクタ54とから構成されている。
【0037】
このため、帰還量計算部6からは、図2に示すように、入力データの立上がりエッジ或いは立下がりエッジが検出された直後(時点t1、t2、t3直後)に、1回だけ、基準クロックCLKに同期して、加算器38で得られた位相誤差に比例した帰還量が出力され、それ以外の状態では、帰還量が「0」に保持される。
【0038】
従って、クロック発生部2において、加算器14は、通常、中心周波数計算部8から出力される加算データ(T)を基準クロックCLKに同期して累積加算し、帰還量計算部6から位相誤差に比例した帰還量が出力されたときにだけ、一時的に、加算データ(T)に帰還量を加算した値を累積加算することになる。
【0039】
尚、セレクタ54は、受信装置本体からの同期/非同期信号に応じて、受信装置本体側でデータ受信が正常に行われているとき(換言すれば同期がとれているとき)には、帰還量が小さくなるように、M(2) よりも大きな値であるM(1) を選択し、受信装置本体側でデータ受信が正常に行われていないとき(換言すれば同期がとれていないとき)には、帰還量が大きくなるように、M(1) よりも小さな値であるM(2) を選択する。
【0040】
次に、中心周波数計算部8は、38ビットの加算器62と、この加算器62の出力の内、最上位ビットを除く37ビットデータを基準クロックCLKに同期してラッチするラッチ回路64とを備える。そして、加算器62には、クロック発生部2の加算器12から出力される加算値とラッチ回路64によりラッチされた前回の加算結果とが入力される。つまり、加算器62は、クロック発生部2の加算器12から出力される加算値を累積加算するようにされている。
【0041】
尚、加算器62においては、クロック発生部2の加算器12から出力される加算値が16ビットデータであることから、更に上位22ビットを値「0」とすることにより、その加算値を38ビットデータとして取り込み、ラッチ回路64の出力(37ビット)は、上位1ビットを加えて取り込む。
【0042】
また、中心周波数計算部8は、受信装置本体から出力される同期/非同期信号に応じて、予め設定された値「2N(1)−1」又は「2N(2)−1」を選択するセレクタ70と、このセレクタ70にて選択された値「2N(1)−1」又は「2N(2)−1」を基準クロックCLKに同期してダウンカウントする21ビットのダウンカウンタ72と、このダウンカウンタ72の各ビットデータ(Q)を反転して取り込み、その論理積をとるAND回路74と、を備え、このAND回路74からの出力(R)がHighレベルとなった時に、ラッチ回路64をリセットして、ラッチ回路64にラッチされたデータをクリアすると共に、ダウンカウンタ72にセレクタ70からの出力をセットして、カウント動作を再度実行させるようにされている。
【0043】
つまり、中心周波数計算部8では、ダウンカウンタ72にセットされるセレクタ70からの出力値と基準クロックCLKの周期との乗算値で決定される時間を一周期として、クロック発生部2の加算器12からの出力を加算器62にて繰り返し累積加算するのである。
【0044】
尚、セレクタ70にて選択される値「2N(1)−1」、「2N(2)−1」は、いずれも、クロック発生部2で生成される再生クロックの周期の数倍〜数十倍となるように設定される。具体的には、クロック発生部2では、加算器12による加算値を112.5回を基準として累積加算することにより、再生クロックを生成することから、中心周波数計算部8では、加算器12による加算値を、クロック発生部2側での累積加算回数よりも充分大きな回数、例えば、「210=1024」で累積加算することにより、加算器62で、過去複数回再生クロックの生成に用いた加算値を累積加算するのである。
【0045】
また、この加算器62での加算回数を決定するセレクタ70は、受信装置本体からの同期/非同期信号に応じて、受信装置本体側でデータ受信が正常に行われているとき(換言すれば同期がとれているとき)には、累積加算回数が大きくなるように、上記「2N(1)−1」、「2N(2)−1」の内の大きな値を選択し、受信装置本体側でデータ受信が正常に行われていないとき(換言すれば同期がとれていないとき)には、累積加算回数が小さくなるように、上記「2N(1)−1」、「2N(2)−1」の内の小さな値を選択する。
【0046】
また次に、中心周波数計算部8には、受信装置本体から出力される同期/非同期信号に応じて、予め設定された値「2N(1)」又は「2N(2)」を選択するセレクタ66と、このセレクタ66にて選択された値「2N(1)」又は「2N(2)」を用いて加算器62からの出力(S)を除算することで、加算器62による累積加算値の平均値を演算する除算器68と、除算器68からの出力(16ビット)をAND回路74からの出力(R)でラッチするラッチ回路76と、このラッチ回路76からの出力が、上述の「91A3」から大きく外れることのないように制限をかけるリミッタ回路78とが備えられている。
【0047】
尚、セレクタ66は、セレクタ70と同様の手順で、受信装置本体からの同期/非同期信号に応じて、セレクタ70が選択する値「2N(1)−1」又は「2N(2)−1」に対応した値「2N(1)」又は「2N(2)」を、除算器68による除算値として選択するためのものである。
【0048】
この結果、中心周波数計算部8からは、図4に示すように、加算器62による累積加算値(S)を、その累積加算回数(図では1024)で除算することにより、過去に再生クロックを生成するのに用いた加算値を平均化したデータが、再生クロックの周波数を表す加算データ(T)として出力されることになる。
【0049】
以上説明したように、本実施例のクロック再生装置においては、位相誤差検出部4にて、受信データである入力データと再生クロックとの位相誤差を演算し、帰還量計算部6にて、その位相誤差に比例した帰還量を求め、クロック発生部2にて、その帰還量を用いて、中心周波数計算部8が出力してくる加算データを補正し、その補正後の加算値を累積加算することで、再生クロックを生成する。
【0050】
このため、クロック発生部2で生成される再生クロックは、再生クロックの分周比を固定値「1」又は「2」で補正する従来装置に比べて、再生クロックと受信データとの位相を速やかに一致させることができる。
また、帰還量計算部6では、受信データである入力データのエッジ変化があった時に一回だけ、入力データと再生クロックとの位相誤差に比例した帰還量を発生し、それ以外の時には、帰還量を「0」に保持することから、入力データが途絶えた場合に、従来装置のように、加算データの補正が継続されてしまい、受信を再開した際に、受信データと再生クロックとの位相誤差が大きくなってしまうのを防止できる。
【0051】
一方、中心周波数計算部8では、クロック発生部2の加算器12による加算値を平均化することにより、再生クロックの中心周波数を表す加算データを更新することから、送信側の送信クロックの精度が悪い場合、若しくは、当該装置で用いる基準クロックの精度が悪い場合であっても、再生クロックの周波数を、送信側の送信クロックの周波数に収束させて、入力データに対して位相誤差の少ない最適な再生クロックを安定して生成することができるようになる。
【0052】
また、更に、帰還量計算部6は、受信装置本体側でデータ受信が正常に行われている時には、帰還量が小さくなるように、除算器52が位相誤差を除算するのに用いる値Mを大きな値に設定し、受信装置本体にてデータ受信が正常に行われていない場合には、帰還量が大きくなるように値Mを小さな値に設定するように構成され、中心周波数計算部8は、クロック発生部2の加算器12による加算値を平均化する際の加算値の累積加算回数(換言すれば時間)を、受信装置本体側での受信状態に応じて、受信装置にてデータ受信が正常に行われている場合には累積加算回数が多くなり、データ受信が正常に行われていない場合には累積加算回数が少なくなるように変化させるように構成されている。
【0053】
このため、本実施例によれば、データの正常受信時には、ノイズの影響を受けることのないよう、再生クロックを安定して生成でき、データを正常に受信できていない時には、再生クロックをより速やかに受信データに位相同期させることができる。
【0054】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、種々の態様を採ることができる。
【図面の簡単な説明】
【図1】実施例のクロック再生装置全体の構成を表す回路図である。
【図2】実施例のクロック発生部、位相誤差検出部、帰還量計算部の動作を表すタイムチャートである。
【図3】実施例の移動誤差検出部における位相誤差の計算手順を説明する説明図である。
【図4】実施例の中心周波数計算部8の動作を表すタイムチャートである。
【符号の説明】
2…クロック発生部、4…位相誤差検出部、6…帰還量計算部、8…中心周波数計算部、12,14,38,62…加算器、16,22,24,30,32,42,64,76…ラッチ回路、26,28,74…AND回路、34,36,78…リミッタ回路、40…OR回路、50…AND回路、52,68…除算器、54,66,70…セレクタ、72…ダウンカウンタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock recovery device that recovers a data reception clock from received data in a data reception device.
[0002]
[Prior art]
For example, as disclosed in Japanese Patent Publication No. 2954452, this type of clock recovery apparatus normally counts a reference clock generated by an oscillator or the like with a reference value according to a cycle of a reproduction clock to be generated (so-called “so-called clock”). By dividing the frequency, a data receiving clock (reproduced clock) is generated.
[0003]
Further, in the conventional clock reproducing apparatus, in order to synchronize the phase of the reproduced clock with the received data, the phases of the received data and the reproduced clock are compared, and if the phase of the reproduced clock is ahead of the received data (leading phase) The reference value (in other words, the divided value of the reference clock) used to generate the reproduction clock is set to "+1" so that the period of the reproduction clock becomes longer (in other words, the phase is delayed), and the phase of the reproduction clock is increased. Is delayed from the received data (lag phase), the reference value (divided value) used to generate the recovered clock is set to "-" so that the period of the recovered clock is shortened (in other words, the phase is advanced). By performing "1", the reference value is corrected.
[0004]
In such correction of the reference value (divided value), when the accuracy of the transmission clock on the transmission side or the reference clock on the reception side is low, the frequency of the reproduction clock generated on the reception side (that is, the clock reproduction device side) is transmitted. Since the deviation from the clock frequency cannot be corrected, the apparatus disclosed in the above publication observes the amount of phase advance and the amount of delay for a long time (for example, one second), and based on the observation result, sets a reference value (frequency division). Value) is further increased by “+1” or “−1” to change the reference value (divided value) to “k−2”, “k−1”, “k”, “k + 1”, “k + 2”. In this case, poor matching between the transmission clock on the transmission side and the reproduction clock on the reception side is corrected.
[0005]
[Problems to be solved by the invention]
However, in the method of correcting the reference value (divided value) for generating the reproduced clock with the fixed value “1” or “2” as in the above-described related art, the reference value (divided value) is made to converge to an optimum value. However, there is a problem that it takes time until data reception becomes possible after the receiving device is started.
[0006]
Further, in the above-described conventional technique, when a phase error between the received data and the reproduced clock is detected, the detection result is held and the reference value (divided value) for generating the reproduced clock is corrected. Is temporarily interrupted, the correction is continued, and when the reception is restarted, there is a problem that the phase error between the received data and the reproduced clock becomes large.
[0007]
Furthermore, in the above-described related art, there is a problem that the allowable frequency range when correcting the frequency of the reproduction clock is narrow when the accuracy of the clocks on the transmission side and the reception side is poor. That is, as disclosed in the embodiment of the above publication, if the center value k of the reference value (divided value) is a value “1000”, this value is set to “+1” every time, for example. However, the frequency of the reproduction clock can be changed only by 0.1%. For this reason, in the above-described conventional technology, when the accuracy of the clocks on the transmission side and the reception side is poor, the frequency of the reproduction clock cannot be made to match the frequency of the transmission clock, and the period of the reproduction clock converges to an optimum value. (In other words, the period of the reproduction clock must be frequently corrected).
[0008]
The present invention has been made in view of such a problem, and in a clock recovery device that recovers a data receiving clock from received data, a phase error between the received data and the recovered clock can be quickly corrected. It is an object of the present invention to make it possible to correct the frequency corresponding to the clock frequency of the data transmission side.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, in the clock recovery apparatus according to the first aspect, the phase error detecting means converts the phase error between the received data and the recovered clock into a numerical value, and the feedback amount calculating means converts the numerical value into a numerical value. The feedback amount proportional to the phase error is calculated, and the center frequency setting means generates additional data for determining the center frequency of the reproduced clock. Then, the clock generating means corrects the added data with the feedback amount calculated by the feedback amount calculating means, and accumulates the corrected added data in synchronization with a reference clock having a constant frequency. The most significant bit of the accumulated addition data is output as a reproduction clock.
[0010]
That is, the clock recovery device of the present invention determines whether the recovered clock is synchronized with the received data, is in the leading phase, or is in the lagging phase, as in the above-described conventional device. Instead of correcting the reference value for generating the reproduced clock (that is, the added data) with a fixed value “1” or “2”, the phase error between the received data and the reproduced clock is quantified and the quantified phase is calculated. A feedback amount proportional to the error is calculated, and the added data for generating the reproduction clock is corrected based on the feedback amount.
[0011]
For this reason, in the clock generation means, the reproduced clock generated by accumulatively adding the added data is determined according to the phase error so that the phase error between the received data and the reproduced clock coincides with that of the conventional device. Thus, the phase of the reproduction clock and the phase of the received data can be quickly matched.
[0012]
Next, in the clock recovery device according to the second aspect, the phase error detecting means fetches the accumulated addition data from the clock generation means in synchronization with an edge which is a change point of the received data, and receives the data based on the accumulated addition data. The phase error between the data and the recovered clock is calculated, and the feedback amount calculating means generates a feedback amount in synchronization with the reference clock immediately after the phase error is calculated by the phase error detecting means. To zero.
[0013]
That is, in this clock recovery device, the phase error detection means does not hold the phase error detection result (leading phase, lagging phase) as in the above-described conventional device, but the phase error detection means synchronizes with the edge of the received data. The addition data is corrected only when is detected. Therefore, according to the present invention, when the received data is interrupted, the correction of the added data is continued as in the conventional device, and when the reception is restarted, the phase error between the received data and the reproduced clock is reduced. It can be prevented from growing.
[0014]
Next, in the clock recovery device according to the third aspect, the feedback amount calculation means acquires information indicating whether data reception is normally performed from the reception device, and the reception device performs data reception. When the feedback amount is calculated from the phase error so that the feedback amount becomes small when the reception is performed normally and the feedback amount becomes large when the data reception is not normally performed in the receiving device. Is changed.
[0015]
This is because when the data reception is normally performed by the receiving device, the recovered clock can be generated substantially satisfactorily, so that the feedback amount is set to a relatively small value proportional to the phase error, so that the noise can be reduced. To prevent erroneous correction of the reproduced clock due to the influence of the above (improvement of stability). When data reception is not normally performed by the receiving device, the feedback amount is relatively large in proportion to the phase error. By setting the value to a value, the reproduction clock is quickly synchronized with the received data (improvement of responsiveness).
[0016]
On the other hand, in the clock recovery device according to the fourth aspect, the center frequency setting means uses the additional data corrected by the feedback amount by the clock generation means for a predetermined time longer than a plurality of reproduction clocks, as the reference clock. The average value of the added data is obtained by dividing the value obtained by the cumulative addition by the number of times of addition, and the average value is set as the added data for determining the center frequency of the reproduction clock. I do.
[0017]
In other words, the phase error between the received data and the recovered clock occurs not only when the phases are shifted, but also when the clock accuracy on the transmitting side and the receiving side is poor. Since the added data generated by the setting means is frequently corrected and the reproduced clock cannot be stably generated, the present invention uses the reproduced data to correct the added data corrected by the feedback amount by the reproduced clock. By sampling for a longer time than a plurality of times and averaging, and by averaging the added data as addition data for determining the center frequency of the reproduction clock, the frequency of the reproduction clock is changed to the frequency of the transmission clock on the transmission side. The correction is made.
[0018]
Therefore, according to the present invention, the frequency of the reproduction clock is made to coincide with the frequency of the transmission clock, the phase error frequently generated due to the frequency shift is suppressed, and the optimum reproduction clock with a small phase error is stably generated. It becomes possible.
Next, in the clock recovery device according to the fifth aspect, the center frequency setting means according to the fourth aspect obtains information indicating whether data reception is normally performed from the reception device. When the data reception is normally performed in the receiving device, the time of the cumulative addition becomes longer, and when the data reception is not performed normally in the receiving device, the time of the cumulative addition becomes shorter. Thus, the time of the cumulative addition is changed.
[0019]
This is because, similarly to the feedback amount calculating means, when the data reception is normally performed by the receiving device, the reproduced clock can be generated substantially satisfactorily. By increasing the averaging time) and suppressing the frequency at which the center frequency of the reproduced clock is changed, the reproduced clock is not erroneously corrected due to the influence of noise or the like (improved stability). Conversely, when data reception is not normally performed by the receiving device, the time of the cumulative addition (in other words, the time of averaging) is shortened, and the frequency of changing the center frequency of the reproduced clock is increased. This is to quickly synchronize the reproduction clock with the received data (improve the responsiveness).
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration of an entire clock reproducing apparatus according to an embodiment to which the present invention is applied.
[0021]
The clock reproducing apparatus according to the present embodiment is used, for example, for reproducing a data receiving clock from received data in an FM multiplex broadcast receiving apparatus mounted on an automobile and receiving traffic information provided by FM multiplex broadcasting. As shown in FIG. 1, a
[0022]
Here, first, the
That is, in the present embodiment, as described later, the center frequency calculation unit 8 generates addition data for determining the center frequency of the reproduced clock, and the feedback amount calculation unit 6 is detected by the phase error detection unit 4. The
[0023]
In the
[0024]
The 22-bit addition value (K) output from the
[0025]
As a result, in the
[0026]
That is, as shown in FIG. 2, the output (A) of the
[0027]
Since the data transfer rate is 16 kHz in the FM multiplex broadcasting, in the present embodiment, the initial value of the added data output from the center frequency calculation unit 8 is set so as to be "91A3" in hexadecimal. Have been. That is, in this embodiment, since the reference clock CLK is 1.8 MHz and the reference frequency of the reproduction clock to be generated is 16 kHz, the number of cumulative additions in the
[0028]
Next, the phase error detector 4 includes a
[0029]
The
[0030]
Next, the
That is, as shown in FIG. 3, the input data is d1, the signed addition value at the rising edge obtained by the
[0031]
The phase error is calculated as described above when the High width and the Low width of the input data of one bit are different (in other words, when the duty ratio deviates from 50%). This is to prevent the reproduction clock from being erroneously corrected.
[0032]
However, in such a calculation of the phase error, when the phase errors of both the rising edge and the falling edge are large as in the input data d3 and d4 shown in FIG. May appear small. In the example shown in the figure, the phase error becomes “0” when added.
[0033]
Therefore, in the present embodiment,
[0034]
Then, the
[0035]
The phase error detection unit 4 calculates the logical sum of the outputs from the AND
[0036]
Next, the feedback amount calculation unit 6 obtains the logical product of the data (H) representing the phase error output from the
[0037]
For this reason, as shown in FIG. 2, the feedback amount calculating unit 6 outputs the reference clock CLK only once immediately after the rising edge or the falling edge of the input data is detected (immediately after time points t1, t2, and t3). In synchronism with this, a feedback amount proportional to the phase error obtained by the
[0038]
Therefore, in the
[0039]
Note that the
[0040]
Next, the center frequency calculator 8 includes a 38-
[0041]
In addition, in the
[0042]
Also, the center frequency calculation unit 8 determines a predetermined value “2” in accordance with the synchronous / asynchronous signal output from the receiving device body. N (1) -1 "or" 2 " N (2) -1 "and a value" 2 "selected by the
[0043]
That is, in the center frequency calculation unit 8, the time determined by the multiplication value of the output value from the
[0044]
The value “2” selected by the selector 70 N (1) -1 "," 2 " N (2) -1 "is set to be several times to several tens times the period of the reproduced clock generated by the
[0045]
The
[0046]
Next, the center frequency calculator 8 stores a preset value “2” in accordance with the synchronous / asynchronous signal output from the receiving device main body. N (1) "Or" 2 N (2) And a value “2” selected by the
[0047]
Note that the
[0048]
As a result, as shown in FIG. 4, the center frequency calculation unit 8 divides the cumulative addition value (S) by the
[0049]
As described above, in the clock recovery device according to the present embodiment, the phase error detection unit 4 calculates the phase error between the input data as the received data and the recovered clock, and the feedback amount calculation unit 6 calculates the phase error. A feedback amount proportional to the phase error is obtained, and the
[0050]
For this reason, the reproduced clock generated by the
Further, the feedback amount calculation unit 6 generates a feedback amount proportional to the phase error between the input data and the recovered clock only once when there is an edge change of the input data which is the received data. Since the amount is held at "0", when input data is interrupted, the correction of the added data is continued as in the conventional device, and when the reception is resumed, the phase between the received data and the reproduced clock is restored. It is possible to prevent the error from becoming large.
[0051]
On the other hand, the center frequency calculation unit 8 updates the addition data representing the center frequency of the reproduced clock by averaging the addition value of the
[0052]
Further, when the data reception is normally performed on the receiving device main body side, the feedback amount calculating section 6 calculates the value M used by the
[0053]
For this reason, according to the present embodiment, during normal data reception, a reproduced clock can be generated stably so as not to be affected by noise. Can be phase-synchronized with the received data.
[0054]
As mentioned above, although one Example of this invention was described, this invention is not limited to the said Example, A various aspect can be employ | adopted.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a configuration of an entire clock recovery device according to an embodiment.
FIG. 2 is a time chart illustrating operations of a clock generation unit, a phase error detection unit, and a feedback amount calculation unit according to the embodiment.
FIG. 3 is an explanatory diagram illustrating a calculation procedure of a phase error in a movement error detection unit according to the embodiment.
FIG. 4 is a time chart illustrating an operation of a center frequency calculator 8 according to the embodiment.
[Explanation of symbols]
2 clock generator, 4 phase error detector, 6 feedback amount calculator, 8 center frequency calculator, 12, 14, 38, 62 adder, 16, 22, 24, 30, 32, 42, 64, 76: latch circuit, 26, 28, 74: AND circuit, 34, 36, 78: limiter circuit, 40: OR circuit, 50: AND circuit, 52, 68: divider, 54, 66, 70 ... selector, 72 ... Down counter.
Claims (5)
前記受信データと再生クロックとの位相誤差を数値化する位相誤差検出手段と、
該位相誤差検出手段にて数値化された位相誤差に比例した帰還量を算出する帰還量算出手段と、
前記再生クロックの中心周波数を決定する加算データを発生する中心周波数設定手段と、
前記加算データを前記帰還量にて補正すると共に、該補正後の加算データを一定周波数の基準クロックに同期して累積加算し、該累積加算データの最上位ビットを前記再生クロックとして出力するクロック発生手段と、
を備えたことを特徴とするクロック再生装置。A clock recovery device provided in the data receiving device and generating a recovered clock phase-synchronized with the received data,
Phase error detection means for quantifying the phase error between the received data and the recovered clock,
Feedback amount calculating means for calculating a feedback amount proportional to the phase error quantified by the phase error detecting means,
Center frequency setting means for generating addition data for determining the center frequency of the reproduced clock;
A clock generator for correcting the added data with the feedback amount, cumulatively adding the corrected added data in synchronization with a reference clock having a constant frequency, and outputting the most significant bit of the cumulative added data as the reproduction clock. Means,
A clock recovery device comprising:
前記帰還量算出手段は、前記位相誤差検出手段にて前記位相誤差が算出された直後に前記基準クロックに同期して前記帰還量を発生し、その後は、前記帰還量を零とすることを特徴とする請求項1記載のクロック再生装置。The phase error detection means fetches the cumulative addition data from the clock generation means in synchronization with an edge which is a change point of the reception data, calculates the phase error based on the cumulative addition data,
The feedback amount calculating means generates the feedback amount in synchronization with the reference clock immediately after the phase error is calculated by the phase error detecting means, and thereafter sets the feedback amount to zero. The clock recovery device according to claim 1, wherein
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