JP2004023101A - 半導体素子パッケージおよびその製造方法 - Google Patents
半導体素子パッケージおよびその製造方法 Download PDFInfo
- Publication number
- JP2004023101A JP2004023101A JP2003166203A JP2003166203A JP2004023101A JP 2004023101 A JP2004023101 A JP 2004023101A JP 2003166203 A JP2003166203 A JP 2003166203A JP 2003166203 A JP2003166203 A JP 2003166203A JP 2004023101 A JP2004023101 A JP 2004023101A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- package substrate
- contact pads
- chip
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 239000004020 conductor Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 24
- 230000007480 spreading Effects 0.000 abstract description 2
- 238000003892 spreading Methods 0.000 abstract description 2
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 176
- 229910000679 solder Inorganic materials 0.000 description 60
- 239000000945 filler Substances 0.000 description 17
- 239000000463 material Substances 0.000 description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 15
- 229910052802 copper Inorganic materials 0.000 description 15
- 239000010949 copper Substances 0.000 description 15
- 239000011368 organic material Substances 0.000 description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 3
- 239000005751 Copper oxide Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 229910000431 copper oxide Inorganic materials 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 238000006467 substitution reaction Methods 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910000480 nickel oxide Inorganic materials 0.000 description 2
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000008707 rearrangement Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 150000008064 anhydrides Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49204—Contact or terminal manufacturing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Wire Bonding (AREA)
Abstract
【課題】充填層からパッケージ基板に広がる割れ目ができにくい、改良された半導体素子パッケージおよびその製造方法を提供する。
【解決手段】半導体素子(30)は、パッケージ基板(34)、導電性材料層(40)、一群のチャネル(60)、およびチップ(52)を含む。パッケージ基板は最上層(42)を有する。最上層は、層を通って形成された一群の導電性バイア(36)を有する。導電性材料層は、パッケージ基板の最上層上に形成される。一群のチャネルは、バイア上に一群の接触パッドを定義するために、少なくともいくつかのバイアについて、導電性材料層において形成される。チップは、接触パッドを通してパッケージ基板に電気的に接続している。
【選択図】 図11
【解決手段】半導体素子(30)は、パッケージ基板(34)、導電性材料層(40)、一群のチャネル(60)、およびチップ(52)を含む。パッケージ基板は最上層(42)を有する。最上層は、層を通って形成された一群の導電性バイア(36)を有する。導電性材料層は、パッケージ基板の最上層上に形成される。一群のチャネルは、バイア上に一群の接触パッドを定義するために、少なくともいくつかのバイアについて、導電性材料層において形成される。チップは、接触パッドを通してパッケージ基板に電気的に接続している。
【選択図】 図11
Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子パッケージ構造、および、パッケージ化された半導体素子のための接触パッドを形成する方法に関する。
【0002】
【従来技術】
集積回路素子は通常、パッケージに組立てられた半導体チップを含む。パッケージには多くの型がある。このようなパッケージ構造のひとつにフリップ・チップ・ボール・グリッド・アレイがある。
【0003】
図1−6は、半導体素子パッケージのための典型的なフリップ・チップ・ボール・グリッド・アレイを形成する工程を示している。図1は、パッケージ化された半導体素子を組立てるのに使用するパッケージ基板34の断面図を示している。用語“半導体素子”および“集積回路素子”は、ここで置換え可能に使用されることに注意されたい。また、用語“チップ”は用語“ダイ”に置換えることができることに注意されたい。パッケージ基板34は、積層となった複数の層35と、それらを通して経路付けられているバイア36およびトレース38を有する。パッケージ基板34の層35は、例えば有機材料あるいはガラス繊維から成る。図2において、銅層40が、パッケージ基板34の最上層42上に形成されている。図3は、銅層40から形成されている一群の銅接触パッド44を示している。図2と図3の間には、図示されていないが従来の処理工程があり、その工程は、レジスト層を被せ、マスクを通してレジスト層を露光し、レジスト層を現像し、マスク・イメージからレジストに型を形成し、レジストに形成された型に銅層をエッチングし、そして、残りのレジストを剥離することを含んでもよい。この分野の技術者には、図2から図3への従来の処理工程は周知であろう。
【0004】
図4において、有機材料層46が、パッケージ基板の最上層42上に、接触パッド44を覆って被せられている。図5は、有機材料層から形成されたはんだマスク46を示している。図4と図5の間には、図示されていないが、この分野の技術者には周知の上記のような従来の処理工程がある。はんだマスク46は通常、接触パッド44より少なくとも約5−30ミクロン高い。図6において、そこに付着されたはんだボール50を有するチップ52が、接触パッド44と組み合わされ、はんだボール50は、(例えば、はんだをリフローすることによって)接触パッド44にはんだ付けされる。はんだマスク46は、はんだボール50のはんだがパッケージ基板34の最上層42に接着したり、隣接するはんだボール50に流れていくことを防止するためにある。
【0005】
図7は、パッケージ化された集積回路素子30を形成するために、はんだボール50を介してパッケージ基板34に取付けられているチップ52を示している。チップ52がパッケージ基板34に取付けられると、充填材54が、チップ52とパッケージ基板34との間の空間、および、はんだボール50の間と周囲に注入される。充填材54は液体として注入された後、固体層を形成するように硬化される。充填層54の目的のひとつは、チップ52とパッケージ基板34の複合体を形成し、チップ52をパッケージ基板34に機械的に結合させ、そして、充填層が無ければボール50にかかるであろう圧力を軽減することである。チップ52とパッケージ基板34の熱膨張率にはしばしばかなりの相違があり、温度が変化するに伴いはんだボール50におけるはんだ接合上に圧力を生じさせることがある。従って、いくらかの熱圧力を充填層54に移動させ、はんだ接合およびはんだボール50にかかる圧力を軽減することができる。充填材54は、例えば、エポキシ樹脂、無水物、ケイ素化合物、あるいはこれらの任意の組合せであってもよい。
【0006】
【発明が解決しようとする課題】
少なくとも部分的には充填層54を形成する処理のために、あるいは、充填層54内のガスの泡のために、充填層54は通常そこに形成された空所あるいは空洞を有する。これらの空所あるいは空洞は、圧力が集中する原因となり、充填層54に割れ目を作ることがある。充填材54は通常、はんだボール50の材料より砕けやすい。割れ目が発生すると、割れ目は圧力が集中する更なる場所となり、割れ目は、しばしば、圧力の集中が軽減されるまで広がり続ける傾向がある。図7において割れ目56が示され、充填層54において発生した割れ目56がどのようにはんだマスク46を通りパッケージ基板34にまで広がるかの例を示している。図7の場合において、割れ目56は、バイア36を通って広がり、バイア36において“開口”あるいは電気的断絶を引き起こす可能性がある。図7に示される現在の構造において、充填層54において広がる割れ目56は、しばしばはんだマスク46を通ってパッケージ基板34へと広がる。はんだマスク46およびパッケージ基板34は通常、例えば有機材料のような類似する材料からなるか、あるいは同様の材料性質を有するからである。従って、充填層54で発生した割れ目56が広がるのを軽減あるいは妨げることができる、パッケージ基板34のための改良された構造が必要である。
【0007】
【課題を解決するための手段】
上記の問題および必要性は、本発明のいくつかの面によって解決される。本発明のひとつの面により、集積回路素子のためのパッケージを形成する方法が提供される。この方法は、接触パッドをパッケージ基板の最上層上に形成し、板状層をパッケージ基板の最上層上に形成する工程を含む。これらの工程は順序を変更してもよい。板状層は、接触パッドの外側領域に置かれ、板状層は接触パッドの厚みとほぼ等しい厚みを持つ。
【0008】
本発明の他の面により、集積回路素子のためのパッケージを形成する方法が提供される。この方法は、パッケージ基板の最上層上に導電性材料層を形成し、チャネルを形成するために導電性材料層の一部を除去する工程を含む。これらの工程は順序を変更してもよい。各チャネルは、チャネルに囲まれている対応する接触パッドを定義する。各接触パッドは、導電性材料層から形成される。各チャネルは、チャネルの外側の導電性材料層の残りの部分に囲まれている。例えば、酸化物層を、接触パッド、チャネル、および導電性材料層の残りの部分の上に形成し、接触パッドを露光するために、酸化物層のある部分を接触パッドから除去してもよい。はんだボールは、少なくともいくつかの接触パッドの各々の上に付着されてもよく、酸化物層は、はんだボールが、酸化物層と共にチャネルを囲んでいる導電性材料層の残りの部分に接着するのを妨げる。代替的に、酸化物層の代わりあるいはそれに加えて、例えば有機材料層を使用してもよい。はんだボールがチップと基板の間に挟まれるように、また、接触パッドがはんだボールを通してチップに電気的に接続するように、チップをはんだボールにはんだ付けしてもよい。充填材を、パッケージ基板とチップの間および実質的にはんだボールの周りに、注入してもよい。充填材は硬化されると、チップとパッケージ基板との間に充填材層を形成し、はんだボールはそこに埋め込まれる。
【0009】
本発明の更なる面によると、パッケージ基板と、導電性材料層と、一群のチャネルと、チップ、とを含む半導体素子が提供される。パッケージ基板は、最上層を有する。最上層は、それを通って形成された一群の導電性バイアを有する。導電性材料層は、パッケージ基板の最上層上に形成される。一群のチャネルが、バイア上に一群の接触パッドを定義するために、少なくともいくつかのバイアについて、導電性材料層において形成される。チップは、接触パッドを通してパッケージ基板に電気的に接続している。
【0010】
本発明の上記特徴は、付随する図面を参照して記述される以下の説明により、より明確に理解されるであろう。
【0011】
【実施例】
ここで図面に言及すると、図面には本発明の好ましい実施例が図示および説明され、全図面を通して同じ要素を指示するためにここで同じ参照番号が使用される。この分野の技術者には、図面は必ずしも一定の比例で描かれているのではなく、いくつかの場合において、説明を容易にするためにのみ、図面はところどころ拡大あるいは簡素化して描かれていることが理解されるであろう。この分野の技術者には、本発明の好ましい実施例の以下の記述に照らして、本発明には多数の応用および変形があることが理解されるであろう。ここに説明される好ましい実施例は、本発明の説明的例示であり、本発明の範囲を記述される好ましい実施例に限定するものではない。
【0012】
概して本発明の実施例は、充填層からパッケージ基板に広がる割れ目ができにくい、改良された半導体素子パッケージを提供する。本発明の第1の実施例は、図8−11に示されている。図1および2もまた、第1の実施例を説明するために使用される。最初に、第1の実施例による半導体素子30のための改良されたパッケージ基板を製造する工程を説明する。図1および2に戻ると、工程は、図1に示されるような、そこを通って経路付けられたバイア36およびトレース38を有する従来の積層パッケージ基板34から始めることができる。本発明の実施例のためには、露光されパッケージ基板34の最上層42に沿って拡張するトレース38は無いほうが望ましい(図1参照)。言い換えれば、接触パッド44が形成されるバイア36のみが、最上層42において露光されることが望ましい。しかし、トレース38が最上層42上で露光された場合においても、本発明を実施することは可能である。しかし、短絡を防ぐための(例えば、誘電体層あるいは障壁を加える)工程が必要となるであろう。図2において、導電層40がパッケージ基板34の最上層42上に形成されている。
【0013】
導電層40は、多様な材料から形成することができる。これらの材料は、例えば、銅、アルミニウム、チタン、ニッケル、金、銀、あるいはこれらの任意の組合せを含むが、これらに限定されるものではない。導電層40は、充填層54およびパッケージ基板34に対して、より強度がありより延性があることが望ましい。また導電層40は、有機材料から成る従来のはんだマスク46(例えば図5−7参照)よりも、構造的剛性および強度を持つことが望ましい。接触パッド44は通常、銅あるいはアルミニウムのような金属から成るので、従って、導電層40は通常、接触パッド44に使用される大部分の金属に固有の望ましい特質を持つことになる。
【0014】
図8および9に示されるように、導電層40のある部分は、バイア36上に対応する一群の接触パッド44を定義する一群のチャネル60を形成するために、除去される。図8は、接触パッド44がその上に形成されたパッケージ基板34の上面図である。導電層40の残りの部分は、接触パッド44を取り囲む板状構造62を形成するために残される。図9は、図8のパッケージ基板34の線9−9に沿った断面図である。
【0015】
他の実施例において(図示されていない)、導電層40の板構造62は、接地面として機能することがある。そのような実施例において、回路の接地部分に結合する任意のパッド44は、板構造62に電気的に接続する。言い換えれば、一定のパッド44に対して、チャネル60は排除される。また、例えばVDDのような電力面を、導電層40の板構造62によって形成し、一定のパッド44に対して、電気面に電気的に接続するチップ52上のパッドに対応する場所からチャネル60を排除することもできる。
【0016】
図10において、はんだボール50を付着されたチップ52は、接触パッド44と組合わされ、はんだボール50を使用して取付けられる。図11もまた、はんだボール50によって、図10のパッケージ基板34に取付けあるいははんだ付けされたチップ52を示す。チップ52がはんだボール50によってパッケージ基板34に取付けられた後、充填材54が(液体の形で)チップ52とパッケージ基板34との間に、また実質的にはんだボール50の周囲に注入される。それから、充填材54は、充填層54を形成するために硬化される。従って、図11に示されるその結果の構造において、はんだボール50が埋め込まれた充填層54は、チップ52とパッケージ基板34との間に挟まれ、半導体素子30のための複合体を形成する。
【0017】
図7と図11を比較して、図11における充填層54が、図7における充填層54よりも厚いことに注意されたい。言い換えれば、パッケージ基板34とチップ52との間の距離は図7および11において同じであると推測され、また、はんだマスク46は通常接触パッド44よりも厚いので、図11の素子30は、図7におけるよりも厚い充填層54を有するのである。望ましくない開いた空所を作らずに金属層を形成することができるのと同じ最少の厚みで、パッケージ基板34を露光する望ましくない開いた空所を作らずに有機材料層を形成するのは、通常、より困難であり実際的ではなく、あるいは不可能であるので、通常はんだマスク46は接触パッド44より厚い。より厚い充填層54により、充填層における割れ目が広がる前に、より大きい応力を充填層54に移動することができる。他方、図11の素子パッケージ30は、はんだマスク層46が無いために、より薄く作ることができる。
【0018】
図11は、充填層54に発生した、充填層54における割れ目56を示している。しかし、図11における割れ目56が導電層40の板構造62に到達すると、導電層40は、図7におけるはんだマスク46の有機材料よりも割れ目が広がりにくい。これは、導電層40の機械的性質が、充填層54およびパッケージ基板34に対して異なることによる。例えば、導電層40が銅である場合、それは、従来的に使用されるパッケージ基板34の有機材料およびはんだマスク46の材料(有機材料)より、延性がある。従って、導電層40は、割れ目が大きくなり、充填層54からパッケージ基板34へと広がるのを妨げる。導電層40は通常金属(例えば、銅、アルミニウム)であるので、導電層40の板状構造62(図8参照)は、チップ52、充填層54、はんだボール50、およびパッケージ基板34によって形成された複合構造を強化する。このようなパッケージ基板34の強化は、パッケージ基板34およびチップ52が大きくなるにつれ、特に必要となる。従って、第1の実施例による図11に示される半導体素子30のための改良された構造は、図7の従来の構造に対する改良である。
【0019】
半導体素子の技術が進歩するにつれ、パッケージ基板34上の平方インチあたりの接触パッド44の数は増加する傾向にあり、各接触パッド44の大きさは減少する傾向にある。従って、所定の一群の接触パッド44に対する許容差がどれだけ厳しいかによって、場合によっては、はんだボール50を接触パッド44上に付着すること、あるいは、チャネル60を取り囲む板構造62(図10参照)上にはんだを置くことなく、チップ52の取付けの間はんだボール50にはんだをリフローすることが、できなくなることがある。図10における一以上のはんだボール50からのはんだが流れて板構造62に接着すると、それは、接触パッド44間に無作為に短絡を引き起こすことがあり、それにより、半導体素子30が欠陥を持ち、あるいは機能しなくなることがある。本発明の第2の実施例は、図13に示されるように、絶縁層68(例えば酸化物層)を、導電層40上に接触パッド44のある場所を除いて加えることによって、これらの問題を解決する。第2の実施例は、図9まで(つまり図1、2、および9)第1の実施例に対して上記したのと同じ処理手順に従って、形成することができる。図9から続けると、酸化物層68は、図12に示されるように、導電層40の上(つまり板構造62、チャネル60、および接触パッド44の上)に形成される。それから、上記のような従来の処理工程(例えば、レジスト、マスク、現像、エッチング、剥離)を使用し、接触パッド44を露光するために、図13に示されるように、接触パッド44の上の酸化物層68のある部分を除去する。それから、図14に示されるように(はんだボール50に取付けられているチップ52は図示されていない)はんだボール50がはんだ付けされると、酸化物層68は、はんだボール50と導電層40の板構造62の間に障壁を提供する。
【0020】
酸化物層68は、有機材料層から形成されている従来のはんだマスク46よりかなり薄いことが望ましい。酸化物層68は、オングストロームのオーダ(最大約1ミクロンまで)であるが、従来のはんだマスク層46は、最小約15ミクロンのオーダである。従って、板構造62の上に加えられた酸化物層68は、チップ52がパッケージ基板34に取付けられた時に、充填材層54の厚さをほとんど減少させない。酸化物層68は、多様な使用可能な材料から形成することができる。これらの材料は、例えば、酸化銅、酸化アルミニウム、酸化ニッケル、あるいは他の酸化物を含むが、これらに限定されない。実際には、酸化物層68は、導電層40の材料により、あるいはその材料から形成されることが多い。例えば、銅が導電層40を形成するのに使用されている場合、酸化物層68には酸化銅を使用することが効率的であり、比較的都合がよい。しかし、ある場合には、パッド44の早過ぎる酸化を防ぐために、ニッケルあるいは金が銅パッド44上にめっきされている。銅はニッケルあるいは金よりかなり速く酸化する傾向があるからである。このような場合、酸化物層68は、望ましくは酸化銅の上に酸化ニッケルを形成するために、ニッケルから形成される。以上の記述により、この分野の技術者には、本発明の実施例の構造および機能を提供するために使用される材料には、多くの他の変形および組合せがあることが理解されるであろう。
【0021】
第1の実施例のために示された接触パッド44(図8参照)は丸型であるが、接触パッド44は、他の実施例においては任意の形をしていてもよい。図15は、第1の実施例の変形である、本発明の第3の実施例の上面図である。第3の実施例において、接触パッド44は長方形をしている。
【0022】
本発明の第4の実施例において、接触パッド44は、図16に示されるように、板構造62とは異なる材料から形成されている。第4の実施例は、図2まで(つまり図1および2)第1の実施例と同じ工程を使用して形成することができる。図2から続いて、接触パッド44は、図17に示されるように、導電層40のある部分を除去することによって形成される。それから、第2の層72が、図18に示されるように、導電層40とパッケージ基板34の上に形成される。第2の層72は、導電層40とは異なる材料である。第2の層72のある部分は、図19に示されるように、従来の処理工程(例えば、レジスト、マスク、現像、エッチング、剥離)を使用して、接触パッド44を露光するために、接触パッド44の上で除去される。図19は、図16の線19−19に沿った断面図である。
【0023】
第2の層72は、多様な使用可能な材料から形成することができる。これらの材料は、例えば、金属化合物、銅、アルミニウム、ニッケル、金、銀、あるいは重合体を含むが、これらに限定されない。第2の層72は、通常のはんだマスク材料の厚さより薄く導電層40の厚さにほぼ等しい最少の厚さで、均一に付着することのできる材料から形成されることが望ましい。また、第2の層72は、導電層40以上の構造的剛性、強度、あるいは熱膨張係数を持つことが望ましい。第2の層72は、導電性、半導性、あるいは誘電性材料であってもよい。第2の層72が導電性である場合、酸化物層68が、図20に示されるように第2の層72上に必要であるが、(図12に示される第2の実施例に関して上に述べたように)接触パッド44上には必要ではない。第4の実施例の他の変形として、接触パッド44を露光するために第2の層72をマスクしエッチングする代わりに、第2の層72を、図21に示されるように、接触パッド44が露光されるまで、化学的、機械的、あるいは研磨により(例えば化学的機械的研磨により)厚みを減少させてもよい。
【0024】
【発明の効果】
この分野の技術者には、本開示により、本発明の実施例は半導体素子のための改良されたパッケージ構造および本改良された構造の製造方法を提供することが、理解されるであろう。ここに開示された図面および詳細な説明は例示であり、制限的なものでないこと、そして本発明をここに開示された特定の形式および例に限定するものでないことを理解されたい。他方、本発明は、以下の請求項により定義される本発明の精神および範囲から逸脱することなく、この分野の技術者には明白である、更なる改造、変更、再配置、代用、代替、設計選択、および実施例を含む。従って、以下の請求項は、それら全ての更なる改造、変更、再配置、代用、代替、設計選択、および実施例を含むように解釈されるよう意図されている。
【0025】
以上の説明に関して更に以下の項を開示する。
(1)集積回路素子のためのパッケージを形成する方法であって、
パッケージ基板の最上層上に接触パッドを形成し、
前記パッケージ基板の前記最上層上に板状層を形成し、当該板状層は前記接触パッドの外側の領域に置かれ、当該板状層は前記パッドの厚みとほぼ同等の厚みを持つ、ことを備えた前記方法。
(2)第1項記載の方法において、
上記パッケージ基板の上記最上面上に導電性材料層を形成し、
上記接触パッドを形成し一群のチャネルを形成するために前記導電性材料層のある部分を除去し、各上記接触パッドは前記チャネルのひとつに囲まれ、上記接触パッドおよび上記板状層は前記導電材料層から形成され、前記チャネルは上記板状層を少なくともいくつかの上記接触パッドから離し、各前記チャネルは前記チャネルの外側の上記板状層によって囲まれていることを特徴とする、上記方法。
(3)第1項あるいは第2項記載の方法において、
保護層を上記接触パッドおよび上記板状層の上に形成し、
上記接触パッドを露光するために上記接触パッドから前記保護層のある部分を除去することを特徴とする、上記方法。
(4)第1項、第2項、第3項のいずれかに記載の方法において、
上記接触パッドの少なくともいくつかの各々にはんだボールをはんだ付けし、前記はんだボールが上記保護層を有する上記板状層に接着することを妨げることを特徴とする、上記方法。
(5)集積回路素子のためのパッケージを形成する方法であって、
パッケージ基板の最上層上に、導電性材料層を形成し、
チャネルを形成するために前記導電性材料層のある部分を除去し、各当該チャネルは当該チャネルに囲まれている対応する接触パッドを定義し、各当該接触パッドは前記導電性材料層から形成され、各当該チャネルは当該チャネルの外側の前記導電性材料層の残りの部分に囲まれている、ことを備えた前記方法。
(6)第5項記載の方法において、
酸化物層を、上記接触パッド、上記チャネルおよび上記導電性材料層の上記残りの部分の上に形成し、
上記接触パッドを露光するために、上記接触パッドから前記酸化物層のある部分を除去することを特徴とする、上記方法。
(7)第5項あるいは第6項記載の方法において、チップを上記接触パッドにはんだボールを使用してはんだ付けすることを含み、当該はんだボールは当該チップと上記基板との間に挟まれ、上記接触パッドは当該はんだボールを通して当該チップに電気的に接続することを特徴とする、上記方法。
(8)半導体素子であって、
最上層を有するパッケージ基板を有し、当該最上層はそれを通って形成された一群の導電性バイアを有し、
前記パッケージ基板の前記最上層上に形成された導電性材料層を有し、
前記バイア上に一群の接触パッドを定義するために、少なくともいくつかの前記バイアについて、前記導電性材料層において形成された一群のチャネルを有し、
前記パッケージ基板に前記接触パッドを通して電気的に接続するチップを有する、前記半導体素子。
(9)第8項記載の半導体素子において、
上記導電層上に形成された酸化物層を有し、当該酸化物層のある部分が上記接触パッドの少なくともいくつかの上で除去されていることを特徴とする、上記半導体素子。
(10)第8項あるいは第9項記載の半導体素子において、上記接触パッドの少なくともいくつかの上にはんだ付けされているはんだボールを有し、上記チップが当該はんだボールを通して上記パッケージ基板上の上記接触パッドに電気的に接続していることを特徴とする、上記半導体素子。
(11)半導体素子パッケージおよびその製造方法が提供される。半導体素子(30)は、パッケージ基板(34)、導電性材料層(40)、一群のチャネル(60)、およびチップ(52)を含む。パッケージ基板は最上層(42)を有する。最上層は、層を通って形成された一群の導電性バイア(36)を有する。導電性材料層が、パッケージ基板の最上層上に形成される。一群のチャネルが、バイア上に一群の接触パッドを定義するために、少なくともいくつかのバイアについて、導電性材料層において形成される。チップは、接触パッドを通してパッケージ基板に電気的に接続している。
【図面の簡単な説明】
【図1】半導体素子の典型的なパッケージ基板の断面図である。
【図2】その上に銅層を加えられた、図1のパッケージ基板の断面図である。
【図3】その上に一群の接触パッドを形成された、図1のパッケージ基板の断面図である。
【図4】その上に有機材料層を形成された、図3のパッケージ基板の断面図である。
【図5】その上にはんだマスクを形成された、図3のパッケージ基板の断面図である。
【図6】接触パッド上にチップおよびはんだボールをはんだ付けされた、図5のパッケージ基板の断面図である。
【図7】間に充填材を有する、パッケージ基板に取付けられたチップの断面図である。
【図8】本発明の第1の実施例のパッケージ基板の上面図である。
【図9】図8のパッケージ基板の線9−9に沿った断面図である。
【図10】チップを接続するために接触パッド上にはんだボールをはんだ付けした、図8および図9のパッケージ基板の断面図である。
【図11】パッケージ基板に取付けられ、間に充填材を有するチップの断面図である。
【図12】その上に酸化物層を形成された、図9のパッケージ基板の断面図である。
【図13】本発明の第2の実施例である、酸化物層のある部分を接触パッドの上で除去された図12のパッケージ基板の断面図である。
【図14】接触パッド上にはんだボールを形成された図13のパッケージ基板の断面図である。
【図15】本発明の第3の実施例のパッケージ基板の上面図である。
【図16】本発明の第4の実施例のパッケージ基板の上面図である。
【図17】その上に一群の接触パッドを形成された図1および図2のパッケージ基板の断面図である。
【図18】その上に第2の層を形成された、図17のパッケージ基板の断面図である。
【図19】第2の層のある部分を接触パッドの上で除去した図18のパッケージ基板の断面図であり、図16のパッケージ基板の線19−19に沿った断面図である。
【図20】酸化物層を第2の層の上に被せられた、図19のパッケージ基板の断面図である。
【図21】接触パッドを露光するために第2の層の表面部分が除去された、図18のパッケージ基板の断面図である。
【符号の説明】
30 集積回路素子
34 パッケージ基板
35 層
36 バイア
38 トレース
40 銅層
42 最上層
44 銅接触パッド
46 有機材料
50 ボール
52 チップ
54 充填材
56 割れ目
62 板構造
68 絶縁層
【発明の属する技術分野】
本発明は、半導体素子パッケージ構造、および、パッケージ化された半導体素子のための接触パッドを形成する方法に関する。
【0002】
【従来技術】
集積回路素子は通常、パッケージに組立てられた半導体チップを含む。パッケージには多くの型がある。このようなパッケージ構造のひとつにフリップ・チップ・ボール・グリッド・アレイがある。
【0003】
図1−6は、半導体素子パッケージのための典型的なフリップ・チップ・ボール・グリッド・アレイを形成する工程を示している。図1は、パッケージ化された半導体素子を組立てるのに使用するパッケージ基板34の断面図を示している。用語“半導体素子”および“集積回路素子”は、ここで置換え可能に使用されることに注意されたい。また、用語“チップ”は用語“ダイ”に置換えることができることに注意されたい。パッケージ基板34は、積層となった複数の層35と、それらを通して経路付けられているバイア36およびトレース38を有する。パッケージ基板34の層35は、例えば有機材料あるいはガラス繊維から成る。図2において、銅層40が、パッケージ基板34の最上層42上に形成されている。図3は、銅層40から形成されている一群の銅接触パッド44を示している。図2と図3の間には、図示されていないが従来の処理工程があり、その工程は、レジスト層を被せ、マスクを通してレジスト層を露光し、レジスト層を現像し、マスク・イメージからレジストに型を形成し、レジストに形成された型に銅層をエッチングし、そして、残りのレジストを剥離することを含んでもよい。この分野の技術者には、図2から図3への従来の処理工程は周知であろう。
【0004】
図4において、有機材料層46が、パッケージ基板の最上層42上に、接触パッド44を覆って被せられている。図5は、有機材料層から形成されたはんだマスク46を示している。図4と図5の間には、図示されていないが、この分野の技術者には周知の上記のような従来の処理工程がある。はんだマスク46は通常、接触パッド44より少なくとも約5−30ミクロン高い。図6において、そこに付着されたはんだボール50を有するチップ52が、接触パッド44と組み合わされ、はんだボール50は、(例えば、はんだをリフローすることによって)接触パッド44にはんだ付けされる。はんだマスク46は、はんだボール50のはんだがパッケージ基板34の最上層42に接着したり、隣接するはんだボール50に流れていくことを防止するためにある。
【0005】
図7は、パッケージ化された集積回路素子30を形成するために、はんだボール50を介してパッケージ基板34に取付けられているチップ52を示している。チップ52がパッケージ基板34に取付けられると、充填材54が、チップ52とパッケージ基板34との間の空間、および、はんだボール50の間と周囲に注入される。充填材54は液体として注入された後、固体層を形成するように硬化される。充填層54の目的のひとつは、チップ52とパッケージ基板34の複合体を形成し、チップ52をパッケージ基板34に機械的に結合させ、そして、充填層が無ければボール50にかかるであろう圧力を軽減することである。チップ52とパッケージ基板34の熱膨張率にはしばしばかなりの相違があり、温度が変化するに伴いはんだボール50におけるはんだ接合上に圧力を生じさせることがある。従って、いくらかの熱圧力を充填層54に移動させ、はんだ接合およびはんだボール50にかかる圧力を軽減することができる。充填材54は、例えば、エポキシ樹脂、無水物、ケイ素化合物、あるいはこれらの任意の組合せであってもよい。
【0006】
【発明が解決しようとする課題】
少なくとも部分的には充填層54を形成する処理のために、あるいは、充填層54内のガスの泡のために、充填層54は通常そこに形成された空所あるいは空洞を有する。これらの空所あるいは空洞は、圧力が集中する原因となり、充填層54に割れ目を作ることがある。充填材54は通常、はんだボール50の材料より砕けやすい。割れ目が発生すると、割れ目は圧力が集中する更なる場所となり、割れ目は、しばしば、圧力の集中が軽減されるまで広がり続ける傾向がある。図7において割れ目56が示され、充填層54において発生した割れ目56がどのようにはんだマスク46を通りパッケージ基板34にまで広がるかの例を示している。図7の場合において、割れ目56は、バイア36を通って広がり、バイア36において“開口”あるいは電気的断絶を引き起こす可能性がある。図7に示される現在の構造において、充填層54において広がる割れ目56は、しばしばはんだマスク46を通ってパッケージ基板34へと広がる。はんだマスク46およびパッケージ基板34は通常、例えば有機材料のような類似する材料からなるか、あるいは同様の材料性質を有するからである。従って、充填層54で発生した割れ目56が広がるのを軽減あるいは妨げることができる、パッケージ基板34のための改良された構造が必要である。
【0007】
【課題を解決するための手段】
上記の問題および必要性は、本発明のいくつかの面によって解決される。本発明のひとつの面により、集積回路素子のためのパッケージを形成する方法が提供される。この方法は、接触パッドをパッケージ基板の最上層上に形成し、板状層をパッケージ基板の最上層上に形成する工程を含む。これらの工程は順序を変更してもよい。板状層は、接触パッドの外側領域に置かれ、板状層は接触パッドの厚みとほぼ等しい厚みを持つ。
【0008】
本発明の他の面により、集積回路素子のためのパッケージを形成する方法が提供される。この方法は、パッケージ基板の最上層上に導電性材料層を形成し、チャネルを形成するために導電性材料層の一部を除去する工程を含む。これらの工程は順序を変更してもよい。各チャネルは、チャネルに囲まれている対応する接触パッドを定義する。各接触パッドは、導電性材料層から形成される。各チャネルは、チャネルの外側の導電性材料層の残りの部分に囲まれている。例えば、酸化物層を、接触パッド、チャネル、および導電性材料層の残りの部分の上に形成し、接触パッドを露光するために、酸化物層のある部分を接触パッドから除去してもよい。はんだボールは、少なくともいくつかの接触パッドの各々の上に付着されてもよく、酸化物層は、はんだボールが、酸化物層と共にチャネルを囲んでいる導電性材料層の残りの部分に接着するのを妨げる。代替的に、酸化物層の代わりあるいはそれに加えて、例えば有機材料層を使用してもよい。はんだボールがチップと基板の間に挟まれるように、また、接触パッドがはんだボールを通してチップに電気的に接続するように、チップをはんだボールにはんだ付けしてもよい。充填材を、パッケージ基板とチップの間および実質的にはんだボールの周りに、注入してもよい。充填材は硬化されると、チップとパッケージ基板との間に充填材層を形成し、はんだボールはそこに埋め込まれる。
【0009】
本発明の更なる面によると、パッケージ基板と、導電性材料層と、一群のチャネルと、チップ、とを含む半導体素子が提供される。パッケージ基板は、最上層を有する。最上層は、それを通って形成された一群の導電性バイアを有する。導電性材料層は、パッケージ基板の最上層上に形成される。一群のチャネルが、バイア上に一群の接触パッドを定義するために、少なくともいくつかのバイアについて、導電性材料層において形成される。チップは、接触パッドを通してパッケージ基板に電気的に接続している。
【0010】
本発明の上記特徴は、付随する図面を参照して記述される以下の説明により、より明確に理解されるであろう。
【0011】
【実施例】
ここで図面に言及すると、図面には本発明の好ましい実施例が図示および説明され、全図面を通して同じ要素を指示するためにここで同じ参照番号が使用される。この分野の技術者には、図面は必ずしも一定の比例で描かれているのではなく、いくつかの場合において、説明を容易にするためにのみ、図面はところどころ拡大あるいは簡素化して描かれていることが理解されるであろう。この分野の技術者には、本発明の好ましい実施例の以下の記述に照らして、本発明には多数の応用および変形があることが理解されるであろう。ここに説明される好ましい実施例は、本発明の説明的例示であり、本発明の範囲を記述される好ましい実施例に限定するものではない。
【0012】
概して本発明の実施例は、充填層からパッケージ基板に広がる割れ目ができにくい、改良された半導体素子パッケージを提供する。本発明の第1の実施例は、図8−11に示されている。図1および2もまた、第1の実施例を説明するために使用される。最初に、第1の実施例による半導体素子30のための改良されたパッケージ基板を製造する工程を説明する。図1および2に戻ると、工程は、図1に示されるような、そこを通って経路付けられたバイア36およびトレース38を有する従来の積層パッケージ基板34から始めることができる。本発明の実施例のためには、露光されパッケージ基板34の最上層42に沿って拡張するトレース38は無いほうが望ましい(図1参照)。言い換えれば、接触パッド44が形成されるバイア36のみが、最上層42において露光されることが望ましい。しかし、トレース38が最上層42上で露光された場合においても、本発明を実施することは可能である。しかし、短絡を防ぐための(例えば、誘電体層あるいは障壁を加える)工程が必要となるであろう。図2において、導電層40がパッケージ基板34の最上層42上に形成されている。
【0013】
導電層40は、多様な材料から形成することができる。これらの材料は、例えば、銅、アルミニウム、チタン、ニッケル、金、銀、あるいはこれらの任意の組合せを含むが、これらに限定されるものではない。導電層40は、充填層54およびパッケージ基板34に対して、より強度がありより延性があることが望ましい。また導電層40は、有機材料から成る従来のはんだマスク46(例えば図5−7参照)よりも、構造的剛性および強度を持つことが望ましい。接触パッド44は通常、銅あるいはアルミニウムのような金属から成るので、従って、導電層40は通常、接触パッド44に使用される大部分の金属に固有の望ましい特質を持つことになる。
【0014】
図8および9に示されるように、導電層40のある部分は、バイア36上に対応する一群の接触パッド44を定義する一群のチャネル60を形成するために、除去される。図8は、接触パッド44がその上に形成されたパッケージ基板34の上面図である。導電層40の残りの部分は、接触パッド44を取り囲む板状構造62を形成するために残される。図9は、図8のパッケージ基板34の線9−9に沿った断面図である。
【0015】
他の実施例において(図示されていない)、導電層40の板構造62は、接地面として機能することがある。そのような実施例において、回路の接地部分に結合する任意のパッド44は、板構造62に電気的に接続する。言い換えれば、一定のパッド44に対して、チャネル60は排除される。また、例えばVDDのような電力面を、導電層40の板構造62によって形成し、一定のパッド44に対して、電気面に電気的に接続するチップ52上のパッドに対応する場所からチャネル60を排除することもできる。
【0016】
図10において、はんだボール50を付着されたチップ52は、接触パッド44と組合わされ、はんだボール50を使用して取付けられる。図11もまた、はんだボール50によって、図10のパッケージ基板34に取付けあるいははんだ付けされたチップ52を示す。チップ52がはんだボール50によってパッケージ基板34に取付けられた後、充填材54が(液体の形で)チップ52とパッケージ基板34との間に、また実質的にはんだボール50の周囲に注入される。それから、充填材54は、充填層54を形成するために硬化される。従って、図11に示されるその結果の構造において、はんだボール50が埋め込まれた充填層54は、チップ52とパッケージ基板34との間に挟まれ、半導体素子30のための複合体を形成する。
【0017】
図7と図11を比較して、図11における充填層54が、図7における充填層54よりも厚いことに注意されたい。言い換えれば、パッケージ基板34とチップ52との間の距離は図7および11において同じであると推測され、また、はんだマスク46は通常接触パッド44よりも厚いので、図11の素子30は、図7におけるよりも厚い充填層54を有するのである。望ましくない開いた空所を作らずに金属層を形成することができるのと同じ最少の厚みで、パッケージ基板34を露光する望ましくない開いた空所を作らずに有機材料層を形成するのは、通常、より困難であり実際的ではなく、あるいは不可能であるので、通常はんだマスク46は接触パッド44より厚い。より厚い充填層54により、充填層における割れ目が広がる前に、より大きい応力を充填層54に移動することができる。他方、図11の素子パッケージ30は、はんだマスク層46が無いために、より薄く作ることができる。
【0018】
図11は、充填層54に発生した、充填層54における割れ目56を示している。しかし、図11における割れ目56が導電層40の板構造62に到達すると、導電層40は、図7におけるはんだマスク46の有機材料よりも割れ目が広がりにくい。これは、導電層40の機械的性質が、充填層54およびパッケージ基板34に対して異なることによる。例えば、導電層40が銅である場合、それは、従来的に使用されるパッケージ基板34の有機材料およびはんだマスク46の材料(有機材料)より、延性がある。従って、導電層40は、割れ目が大きくなり、充填層54からパッケージ基板34へと広がるのを妨げる。導電層40は通常金属(例えば、銅、アルミニウム)であるので、導電層40の板状構造62(図8参照)は、チップ52、充填層54、はんだボール50、およびパッケージ基板34によって形成された複合構造を強化する。このようなパッケージ基板34の強化は、パッケージ基板34およびチップ52が大きくなるにつれ、特に必要となる。従って、第1の実施例による図11に示される半導体素子30のための改良された構造は、図7の従来の構造に対する改良である。
【0019】
半導体素子の技術が進歩するにつれ、パッケージ基板34上の平方インチあたりの接触パッド44の数は増加する傾向にあり、各接触パッド44の大きさは減少する傾向にある。従って、所定の一群の接触パッド44に対する許容差がどれだけ厳しいかによって、場合によっては、はんだボール50を接触パッド44上に付着すること、あるいは、チャネル60を取り囲む板構造62(図10参照)上にはんだを置くことなく、チップ52の取付けの間はんだボール50にはんだをリフローすることが、できなくなることがある。図10における一以上のはんだボール50からのはんだが流れて板構造62に接着すると、それは、接触パッド44間に無作為に短絡を引き起こすことがあり、それにより、半導体素子30が欠陥を持ち、あるいは機能しなくなることがある。本発明の第2の実施例は、図13に示されるように、絶縁層68(例えば酸化物層)を、導電層40上に接触パッド44のある場所を除いて加えることによって、これらの問題を解決する。第2の実施例は、図9まで(つまり図1、2、および9)第1の実施例に対して上記したのと同じ処理手順に従って、形成することができる。図9から続けると、酸化物層68は、図12に示されるように、導電層40の上(つまり板構造62、チャネル60、および接触パッド44の上)に形成される。それから、上記のような従来の処理工程(例えば、レジスト、マスク、現像、エッチング、剥離)を使用し、接触パッド44を露光するために、図13に示されるように、接触パッド44の上の酸化物層68のある部分を除去する。それから、図14に示されるように(はんだボール50に取付けられているチップ52は図示されていない)はんだボール50がはんだ付けされると、酸化物層68は、はんだボール50と導電層40の板構造62の間に障壁を提供する。
【0020】
酸化物層68は、有機材料層から形成されている従来のはんだマスク46よりかなり薄いことが望ましい。酸化物層68は、オングストロームのオーダ(最大約1ミクロンまで)であるが、従来のはんだマスク層46は、最小約15ミクロンのオーダである。従って、板構造62の上に加えられた酸化物層68は、チップ52がパッケージ基板34に取付けられた時に、充填材層54の厚さをほとんど減少させない。酸化物層68は、多様な使用可能な材料から形成することができる。これらの材料は、例えば、酸化銅、酸化アルミニウム、酸化ニッケル、あるいは他の酸化物を含むが、これらに限定されない。実際には、酸化物層68は、導電層40の材料により、あるいはその材料から形成されることが多い。例えば、銅が導電層40を形成するのに使用されている場合、酸化物層68には酸化銅を使用することが効率的であり、比較的都合がよい。しかし、ある場合には、パッド44の早過ぎる酸化を防ぐために、ニッケルあるいは金が銅パッド44上にめっきされている。銅はニッケルあるいは金よりかなり速く酸化する傾向があるからである。このような場合、酸化物層68は、望ましくは酸化銅の上に酸化ニッケルを形成するために、ニッケルから形成される。以上の記述により、この分野の技術者には、本発明の実施例の構造および機能を提供するために使用される材料には、多くの他の変形および組合せがあることが理解されるであろう。
【0021】
第1の実施例のために示された接触パッド44(図8参照)は丸型であるが、接触パッド44は、他の実施例においては任意の形をしていてもよい。図15は、第1の実施例の変形である、本発明の第3の実施例の上面図である。第3の実施例において、接触パッド44は長方形をしている。
【0022】
本発明の第4の実施例において、接触パッド44は、図16に示されるように、板構造62とは異なる材料から形成されている。第4の実施例は、図2まで(つまり図1および2)第1の実施例と同じ工程を使用して形成することができる。図2から続いて、接触パッド44は、図17に示されるように、導電層40のある部分を除去することによって形成される。それから、第2の層72が、図18に示されるように、導電層40とパッケージ基板34の上に形成される。第2の層72は、導電層40とは異なる材料である。第2の層72のある部分は、図19に示されるように、従来の処理工程(例えば、レジスト、マスク、現像、エッチング、剥離)を使用して、接触パッド44を露光するために、接触パッド44の上で除去される。図19は、図16の線19−19に沿った断面図である。
【0023】
第2の層72は、多様な使用可能な材料から形成することができる。これらの材料は、例えば、金属化合物、銅、アルミニウム、ニッケル、金、銀、あるいは重合体を含むが、これらに限定されない。第2の層72は、通常のはんだマスク材料の厚さより薄く導電層40の厚さにほぼ等しい最少の厚さで、均一に付着することのできる材料から形成されることが望ましい。また、第2の層72は、導電層40以上の構造的剛性、強度、あるいは熱膨張係数を持つことが望ましい。第2の層72は、導電性、半導性、あるいは誘電性材料であってもよい。第2の層72が導電性である場合、酸化物層68が、図20に示されるように第2の層72上に必要であるが、(図12に示される第2の実施例に関して上に述べたように)接触パッド44上には必要ではない。第4の実施例の他の変形として、接触パッド44を露光するために第2の層72をマスクしエッチングする代わりに、第2の層72を、図21に示されるように、接触パッド44が露光されるまで、化学的、機械的、あるいは研磨により(例えば化学的機械的研磨により)厚みを減少させてもよい。
【0024】
【発明の効果】
この分野の技術者には、本開示により、本発明の実施例は半導体素子のための改良されたパッケージ構造および本改良された構造の製造方法を提供することが、理解されるであろう。ここに開示された図面および詳細な説明は例示であり、制限的なものでないこと、そして本発明をここに開示された特定の形式および例に限定するものでないことを理解されたい。他方、本発明は、以下の請求項により定義される本発明の精神および範囲から逸脱することなく、この分野の技術者には明白である、更なる改造、変更、再配置、代用、代替、設計選択、および実施例を含む。従って、以下の請求項は、それら全ての更なる改造、変更、再配置、代用、代替、設計選択、および実施例を含むように解釈されるよう意図されている。
【0025】
以上の説明に関して更に以下の項を開示する。
(1)集積回路素子のためのパッケージを形成する方法であって、
パッケージ基板の最上層上に接触パッドを形成し、
前記パッケージ基板の前記最上層上に板状層を形成し、当該板状層は前記接触パッドの外側の領域に置かれ、当該板状層は前記パッドの厚みとほぼ同等の厚みを持つ、ことを備えた前記方法。
(2)第1項記載の方法において、
上記パッケージ基板の上記最上面上に導電性材料層を形成し、
上記接触パッドを形成し一群のチャネルを形成するために前記導電性材料層のある部分を除去し、各上記接触パッドは前記チャネルのひとつに囲まれ、上記接触パッドおよび上記板状層は前記導電材料層から形成され、前記チャネルは上記板状層を少なくともいくつかの上記接触パッドから離し、各前記チャネルは前記チャネルの外側の上記板状層によって囲まれていることを特徴とする、上記方法。
(3)第1項あるいは第2項記載の方法において、
保護層を上記接触パッドおよび上記板状層の上に形成し、
上記接触パッドを露光するために上記接触パッドから前記保護層のある部分を除去することを特徴とする、上記方法。
(4)第1項、第2項、第3項のいずれかに記載の方法において、
上記接触パッドの少なくともいくつかの各々にはんだボールをはんだ付けし、前記はんだボールが上記保護層を有する上記板状層に接着することを妨げることを特徴とする、上記方法。
(5)集積回路素子のためのパッケージを形成する方法であって、
パッケージ基板の最上層上に、導電性材料層を形成し、
チャネルを形成するために前記導電性材料層のある部分を除去し、各当該チャネルは当該チャネルに囲まれている対応する接触パッドを定義し、各当該接触パッドは前記導電性材料層から形成され、各当該チャネルは当該チャネルの外側の前記導電性材料層の残りの部分に囲まれている、ことを備えた前記方法。
(6)第5項記載の方法において、
酸化物層を、上記接触パッド、上記チャネルおよび上記導電性材料層の上記残りの部分の上に形成し、
上記接触パッドを露光するために、上記接触パッドから前記酸化物層のある部分を除去することを特徴とする、上記方法。
(7)第5項あるいは第6項記載の方法において、チップを上記接触パッドにはんだボールを使用してはんだ付けすることを含み、当該はんだボールは当該チップと上記基板との間に挟まれ、上記接触パッドは当該はんだボールを通して当該チップに電気的に接続することを特徴とする、上記方法。
(8)半導体素子であって、
最上層を有するパッケージ基板を有し、当該最上層はそれを通って形成された一群の導電性バイアを有し、
前記パッケージ基板の前記最上層上に形成された導電性材料層を有し、
前記バイア上に一群の接触パッドを定義するために、少なくともいくつかの前記バイアについて、前記導電性材料層において形成された一群のチャネルを有し、
前記パッケージ基板に前記接触パッドを通して電気的に接続するチップを有する、前記半導体素子。
(9)第8項記載の半導体素子において、
上記導電層上に形成された酸化物層を有し、当該酸化物層のある部分が上記接触パッドの少なくともいくつかの上で除去されていることを特徴とする、上記半導体素子。
(10)第8項あるいは第9項記載の半導体素子において、上記接触パッドの少なくともいくつかの上にはんだ付けされているはんだボールを有し、上記チップが当該はんだボールを通して上記パッケージ基板上の上記接触パッドに電気的に接続していることを特徴とする、上記半導体素子。
(11)半導体素子パッケージおよびその製造方法が提供される。半導体素子(30)は、パッケージ基板(34)、導電性材料層(40)、一群のチャネル(60)、およびチップ(52)を含む。パッケージ基板は最上層(42)を有する。最上層は、層を通って形成された一群の導電性バイア(36)を有する。導電性材料層が、パッケージ基板の最上層上に形成される。一群のチャネルが、バイア上に一群の接触パッドを定義するために、少なくともいくつかのバイアについて、導電性材料層において形成される。チップは、接触パッドを通してパッケージ基板に電気的に接続している。
【図面の簡単な説明】
【図1】半導体素子の典型的なパッケージ基板の断面図である。
【図2】その上に銅層を加えられた、図1のパッケージ基板の断面図である。
【図3】その上に一群の接触パッドを形成された、図1のパッケージ基板の断面図である。
【図4】その上に有機材料層を形成された、図3のパッケージ基板の断面図である。
【図5】その上にはんだマスクを形成された、図3のパッケージ基板の断面図である。
【図6】接触パッド上にチップおよびはんだボールをはんだ付けされた、図5のパッケージ基板の断面図である。
【図7】間に充填材を有する、パッケージ基板に取付けられたチップの断面図である。
【図8】本発明の第1の実施例のパッケージ基板の上面図である。
【図9】図8のパッケージ基板の線9−9に沿った断面図である。
【図10】チップを接続するために接触パッド上にはんだボールをはんだ付けした、図8および図9のパッケージ基板の断面図である。
【図11】パッケージ基板に取付けられ、間に充填材を有するチップの断面図である。
【図12】その上に酸化物層を形成された、図9のパッケージ基板の断面図である。
【図13】本発明の第2の実施例である、酸化物層のある部分を接触パッドの上で除去された図12のパッケージ基板の断面図である。
【図14】接触パッド上にはんだボールを形成された図13のパッケージ基板の断面図である。
【図15】本発明の第3の実施例のパッケージ基板の上面図である。
【図16】本発明の第4の実施例のパッケージ基板の上面図である。
【図17】その上に一群の接触パッドを形成された図1および図2のパッケージ基板の断面図である。
【図18】その上に第2の層を形成された、図17のパッケージ基板の断面図である。
【図19】第2の層のある部分を接触パッドの上で除去した図18のパッケージ基板の断面図であり、図16のパッケージ基板の線19−19に沿った断面図である。
【図20】酸化物層を第2の層の上に被せられた、図19のパッケージ基板の断面図である。
【図21】接触パッドを露光するために第2の層の表面部分が除去された、図18のパッケージ基板の断面図である。
【符号の説明】
30 集積回路素子
34 パッケージ基板
35 層
36 バイア
38 トレース
40 銅層
42 最上層
44 銅接触パッド
46 有機材料
50 ボール
52 チップ
54 充填材
56 割れ目
62 板構造
68 絶縁層
Claims (2)
- 集積回路素子のためのパッケージを形成する方法であって、
パッケージ基板の最上層上に接触パッドを形成し、
前記パッケージ基板の前記最上層上に板状層を形成し、当該板状層は前記接触パッドの外側の領域に置かれ、当該板状層は前記パッドの厚みとほぼ同等の厚みを持つ、ことを備えた前記方法。 - 半導体素子であって、
最上層を有するパッケージ基板を有し、当該最上層はそれを通って形成された一群の導電性バイアを有し、
前記パッケージ基板の前記最上層上に形成された導電性材料層を有し、
前記バイア上に一群の接触パッドを定義するために、少なくともいくつかの前記バイアについて、前記導電性材料層において形成された一群のチャネルを有し、
前記パッケージ基板に前記接触パッドを通して電気的に接続するチップを有する、前記半導体素子。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/167,894 US6780673B2 (en) | 2002-06-12 | 2002-06-12 | Method of forming a semiconductor device package using a plate layer surrounding contact pads |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004023101A true JP2004023101A (ja) | 2004-01-22 |
Family
ID=29732288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003166203A Abandoned JP2004023101A (ja) | 2002-06-12 | 2003-06-11 | 半導体素子パッケージおよびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6780673B2 (ja) |
JP (1) | JP2004023101A (ja) |
Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW550800B (en) * | 2002-05-27 | 2003-09-01 | Via Tech Inc | Integrated circuit package without solder mask and method for the same |
WO2005048307A2 (en) * | 2003-11-08 | 2005-05-26 | Chippac, Inc. | Flip chip interconnection pad layout |
US8853001B2 (en) | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
USRE47600E1 (en) | 2003-11-10 | 2019-09-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
US8026128B2 (en) | 2004-11-10 | 2011-09-27 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8574959B2 (en) | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump-on-lead interconnection |
US9029196B2 (en) | 2003-11-10 | 2015-05-12 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8216930B2 (en) | 2006-12-14 | 2012-07-10 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
US8129841B2 (en) | 2006-12-14 | 2012-03-06 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
US20070105277A1 (en) | 2004-11-10 | 2007-05-10 | Stats Chippac Ltd. | Solder joint flip chip interconnection |
USRE44500E1 (en) | 2003-11-10 | 2013-09-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
US7659633B2 (en) | 2004-11-10 | 2010-02-09 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
US8076232B2 (en) * | 2008-04-03 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
US8350384B2 (en) * | 2009-11-24 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
KR101249555B1 (ko) | 2003-11-10 | 2013-04-01 | 스태츠 칩팩, 엘티디. | 범프-온-리드 플립 칩 인터커넥션 |
US7098540B1 (en) * | 2003-12-04 | 2006-08-29 | National Semiconductor Corporation | Electrical interconnect with minimal parasitic capacitance |
JP2006108211A (ja) * | 2004-10-01 | 2006-04-20 | North:Kk | 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法 |
JP2008535225A (ja) * | 2005-03-25 | 2008-08-28 | スタッツ チップパック リミテッド | 基板上に狭い配線部分を有するフリップチップ配線 |
US8841779B2 (en) | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
US20060255473A1 (en) | 2005-05-16 | 2006-11-16 | Stats Chippac Ltd. | Flip chip interconnect solder mask |
US9258904B2 (en) * | 2005-05-16 | 2016-02-09 | Stats Chippac, Ltd. | Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings |
US7326636B2 (en) * | 2005-05-24 | 2008-02-05 | Agilent Technologies, Inc. | Method and circuit structure employing a photo-imaged solder mask |
DE102005033469B4 (de) * | 2005-07-18 | 2019-05-09 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleitermoduls |
US7667473B1 (en) * | 2005-09-28 | 2010-02-23 | Xilinx, Inc | Flip-chip package having thermal expansion posts |
US20070238222A1 (en) | 2006-03-28 | 2007-10-11 | Harries Richard J | Apparatuses and methods to enhance passivation and ILD reliability |
US9847309B2 (en) | 2006-09-22 | 2017-12-19 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate |
US7713782B2 (en) * | 2006-09-22 | 2010-05-11 | Stats Chippac, Inc. | Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps |
TWI331388B (en) * | 2007-01-25 | 2010-10-01 | Advanced Semiconductor Eng | Package substrate, method of fabricating the same and chip package |
US8349721B2 (en) | 2008-03-19 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding |
US7759137B2 (en) * | 2008-03-25 | 2010-07-20 | Stats Chippac, Ltd. | Flip chip interconnection structure with bump on partial pad and method thereof |
US9345148B2 (en) | 2008-03-25 | 2016-05-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad |
US20090250814A1 (en) * | 2008-04-03 | 2009-10-08 | Stats Chippac, Ltd. | Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof |
US7897502B2 (en) | 2008-09-10 | 2011-03-01 | Stats Chippac, Ltd. | Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers |
US8227295B2 (en) * | 2008-10-16 | 2012-07-24 | Texas Instruments Incorporated | IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV |
US8198186B2 (en) | 2008-12-31 | 2012-06-12 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material during reflow with solder mask patch |
US8659172B2 (en) | 2008-12-31 | 2014-02-25 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material with solder mask patch |
US20100237500A1 (en) * | 2009-03-20 | 2010-09-23 | Stats Chippac, Ltd. | Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site |
US8039384B2 (en) | 2010-03-09 | 2011-10-18 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces |
US8409978B2 (en) | 2010-06-24 | 2013-04-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe |
US8492197B2 (en) | 2010-08-17 | 2013-07-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate |
US8435834B2 (en) | 2010-09-13 | 2013-05-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP |
US20130277828A1 (en) * | 2012-04-18 | 2013-10-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for bump-on-trace Chip Packaging |
US9165796B2 (en) | 2012-04-18 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for bump-on-trace chip packaging |
US9293404B2 (en) * | 2013-01-23 | 2016-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pre-applying supporting materials between bonded package components |
US9691694B2 (en) | 2015-02-18 | 2017-06-27 | Qualcomm Incorporated | Substrate comprising stacks of interconnects, interconnect on solder resist layer and interconnect on side portion of substrate |
KR101672640B1 (ko) * | 2015-06-23 | 2016-11-03 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 |
US20160379913A1 (en) * | 2015-06-25 | 2016-12-29 | Alcatel-Lucent Ireland Ltd. | Apparatus and method with self-assembling metal microchannels |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5279711A (en) * | 1991-07-01 | 1994-01-18 | International Business Machines Corporation | Chip attach and sealing method |
US6274391B1 (en) * | 1992-10-26 | 2001-08-14 | Texas Instruments Incorporated | HDI land grid array packaged device having electrical and optical interconnects |
JP3638778B2 (ja) * | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
JPH10321631A (ja) * | 1997-05-19 | 1998-12-04 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US6239485B1 (en) * | 1998-11-13 | 2001-05-29 | Fujitsu Limited | Reduced cross-talk noise high density signal interposer with power and ground wrap |
JP3865989B2 (ja) * | 2000-01-13 | 2007-01-10 | 新光電気工業株式会社 | 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置 |
US6312974B1 (en) * | 2000-10-26 | 2001-11-06 | Industrial Technology Research Institute | Simultaneous bumping/bonding process utilizing edge-type conductive pads and device fabricated |
US6388207B1 (en) * | 2000-12-29 | 2002-05-14 | Intel Corporation | Electronic assembly with trench structures and methods of manufacture |
US6800947B2 (en) * | 2001-06-27 | 2004-10-05 | Intel Corporation | Flexible tape electronics packaging |
TWI286826B (en) * | 2001-12-28 | 2007-09-11 | Via Tech Inc | Semiconductor package substrate and process thereof |
US6734567B2 (en) * | 2002-08-23 | 2004-05-11 | Texas Instruments Incorporated | Flip-chip device strengthened by substrate metal ring |
-
2002
- 2002-06-12 US US10/167,894 patent/US6780673B2/en not_active Expired - Lifetime
-
2003
- 2003-06-11 JP JP2003166203A patent/JP2004023101A/ja not_active Abandoned
-
2004
- 2004-03-01 US US10/789,646 patent/US7135765B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20040164414A1 (en) | 2004-08-26 |
US7135765B2 (en) | 2006-11-14 |
US6780673B2 (en) | 2004-08-24 |
US20030232492A1 (en) | 2003-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2004023101A (ja) | 半導体素子パッケージおよびその製造方法 | |
KR100540243B1 (ko) | 반도체장치 및 그 제조방법 | |
US6333252B1 (en) | Low-pin-count chip package and manufacturing method thereof | |
US6596560B1 (en) | Method of making wafer level packaging and chip structure | |
JP2008085089A (ja) | 樹脂配線基板および半導体装置 | |
JP2007157844A (ja) | 半導体装置、および半導体装置の製造方法 | |
JP2009194079A (ja) | 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置 | |
US8349736B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
US20090184413A1 (en) | Insulative wiring board, semiconductor package using the same, and method for producing the insulative wiring board | |
WO2005114729A1 (ja) | 半導体装置及び配線基板 | |
US20090115036A1 (en) | Semiconductor chip package having metal bump and method of fabricating same | |
US6432748B1 (en) | Substrate structure for semiconductor package and manufacturing method thereof | |
TW200933831A (en) | Integrated circuit package and the method for fabricating thereof | |
JP4084737B2 (ja) | 半導体装置 | |
KR20030085449A (ko) | 개량된 플립 칩 패키지 | |
JP2936540B2 (ja) | 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法 | |
JP2008047710A (ja) | 半導体基板、半導体装置およびこれらの製造方法 | |
JP2006080356A (ja) | 半導体装置及びその製造方法 | |
JP7243750B2 (ja) | 半導体装置および半導体モジュール | |
WO2023090261A1 (ja) | 半導体装置 | |
JPH09246416A (ja) | 半導体装置 | |
JP4196954B2 (ja) | 半導体装置 | |
JP3277830B2 (ja) | 電子部品の組立て方法 | |
JP4817548B2 (ja) | 半導体装置およびその接続構造 | |
KR20030086192A (ko) | 개량된 와이어-접합된 칩 온 보드 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060612 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20081208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081219 |