JP2004012939A - 表示装置及び表示パネルの駆動方法 - Google Patents

Abstract

【課題】暗コントラストを向上させることが出来る表示装置及び表示パネルの駆動方法を提供することを目的とする。
【解決手段】表示パネル内の単位発光領域を第１放電セルと、光吸収層を備えた第２放電セルにて構築し、表示画像を司る発光を担うサスティン放電を上記第１放電セルにて生起させる一方、表示画像には関与しない発光を伴う各種制御放電を上記第２放電セルにて生起させる。
【選択図】　図５

Description

【０００１】
【発明が属する技術分野】
本発明は、表示パネルを搭載した表示装置に関する。
【０００２】
【従来の技術】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。
図１〜図３は、従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
【０００３】
プラズマディスプレイパネル（ＰＤＰ）には、互いに平行に配置された前面ガラス基板１と背面ガラス基板４との間に画素毎に放電を生じさせるための構成が形成されている。前面ガラス基板１の表面が表示面となる。前面ガラス基板１の裏面側には、長手の複数の行電極対（Ｘ’，Ｙ’）と、この行電極対（Ｘ’，Ｙ’）を被覆する誘電体層２と、この誘電体層２の裏面を被覆するＭｇＯからなる保護層３が順に設けられている。各行電極Ｘ’，Ｙ’は、それぞれ、幅の広いＩＴＯ等の透明導電膜からなる透明電極Ｘａ’，Ｙａ’と、その導電性を補う幅の狭い金属膜からなるバス電極Ｘｂ’，Ｙｂ’とから構成されている。行電極Ｘ’とＹ’とが放電ギャップｇ’を挟んで対向するように表示画面の垂直方向に交互に配置されており、各行電極対（Ｘ’，Ｙ’）によって、マトリクス表示の１表示ライン（行）Ｌが構成されている。背面ガラス基板４には、行電極対Ｘ’，Ｙ’と直交する方向に配列された複数の列電極Ｄ’と、この列電極Ｄ’間にそれぞれ平行に形成された帯状の隔壁５と、この隔壁５の側面と列電極Ｄ’を被覆するそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光材料によって形成された蛍光体層６とが設けられている。上記保護層３及び蛍光体層６間には、キセノンを含むＮｅ−Ｘｅガスが封入されている放電空間Ｓ’が存在する。各表示ラインＬには、列電極Ｄ’及び行電極対（Ｘ’，Ｙ’）の交差部において放電空間Ｓ’を隔壁５によって区画した、単位発光領域としての放電セルＣ’が形成されている。
【０００４】
上記の面放電方式交流型ＰＤＰにおける画像の形成には、中間調を表示させるための方法として、１フィールドの表示期間をＮビットの表示データの各ビット桁の重み付けに対応した回数だけ発光するＮ個のサブフィールドに分割する、いわゆる、サブフィールド法が用いられている。
このサブフィールド法において、１フィールドの表示期間が分割された各サブフィールドは、図４に示す如く、一斉リセット期間Ｒｃ、アドレス期間Ｗｃ、及びサスティン期間Ｉｃによって構成されている。一斉リセット期間Ｒｃでは、互いに対をなす行電極Ｘ_１’〜Ｘ_ｎ’とＹ_１’〜Ｙ_ｎ’間にリセットパルスＲＰｘ，ＲＰｙが一斉に印加されることによって、全ての放電セルにおいて一斉にリセット放電が行われ、これによって、一旦、各放電セル内に所定量の壁電荷が形成される。次のアドレス期間Ｗｃでは、行電極対の一方の行電極Ｙ_１’〜Ｙ_ｎ’に、順次、走査パルスＳＰが印加されるとともに、列電極Ｄ_１’〜Ｄ_ｍ’に、各表示ライン毎に画像の表示データに対応した表示データパルスＤＰ_１〜ＤＰ_ｎが印加されて、アドレス放電（選択消去放電）が生起される。このとき、各放電セルは、画像の表示データに対応して、消去放電が発生されずに壁電荷が形成されたままの発光セルと、消去放電が発生して壁電荷が消滅した非発光セルとに分けられる。次のサスティン期間Ｉｃでは、互いに対をなす行電極Ｘ_１’〜Ｘ_ｎ’とＹ_１’〜Ｙ_ｎ’間にサスティンパルスＩＰｘ，ＩＰｙが各サブフィールドの重み付けに対応した数だけ印加される。これによって、壁電荷が残留したままの発光セルのみが、印加されるサスティンパルスＩＰｘ，ＩＰｙの数に対応した数だけサスティン放電を繰り返す。かかるサスティン放電により、放電空間Ｓ’に封入されているキセノンＸｅから波長１４７ｎｍの真空紫外線が放射される。かかる真空紫外線により、背面基板上に形成されている赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層が励起して可視光を発生することにより、入力映像信号に対応した画像が得られるのである。
【０００５】
このようなＰＤＰにおける画像形成においては、上記のように、アドレス放電やサスティン放電の安定化のためにその放電の開始前にリセット放電が行われる。更に、アドレス放電も各サブフィールド毎に行われる。従来のＰＤＰでは、このリセット放電およびアドレス放電が、サスティン放電によって画像形成のための可視光を発生させる放電セルＣ’内において行われる。
【０００６】
よって、黒等の暗い画像の表示が行われる際にも、リセット放電やアドレス放電による発光がパネルの表示面に現れて画面が明るくなってしまうために、暗コントラストが低下する場合があった。
【０００７】
【発明が解決しようとする課題】
そこで、本発明は、かかる問題点を解決すべく為されたものであり、暗コントラストを向上させることが出来る表示装置及び表示パネルの駆動方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に第１放電セル及び光吸収層が設けられている第２放電セルからなる単位発光領域が形成されている表示パネルと、前記行電極対各々の一方の行電極に順次、走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス手段と、前記行電極対の各々にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン手段と、を含む。
【０００９】
又、本発明による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に第１放電セル及び光吸収層が設けられている第２放電セルからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動方法であって、前記行電極対各々の一方の行電極に順次、走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン行程と、を含む。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図５は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図５に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１１】
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ_１〜Ｄ_ｍが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ_０、Ｘ_１〜Ｘ_ｎ及び行電極Ｙ_１〜Ｙ_ｎが形成されている。一対の行電極、つまり行電極対（Ｘ_１、Ｙ_１）〜行電極対（Ｘ_ｎ、Ｙ_ｎ）各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担い、各表示ラインと列電極Ｄ_１〜Ｄ_ｍ各々との各交叉部に単位発光領域、つまり画素を担う画素セルＰＣが形成されている。つまり、ＰＤＰ５０には、図５に示す如き形態にて画素セルＰＣ_１，１〜ＰＣ_ｎ，ｍがマトリクス状に配列されているのである。尚、行電極Ｘ_０は、第１表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ各々に含まれる。
【００１２】
図６〜図８は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
図７に示すように、ＰＤＰ５０は、互いに平行に配置された前面ガラス基板１０と背面ガラス基板１３との間に画素毎に放電を生じさせるための上記列電極Ｄ、行電極Ｘ及びＹを含む各種構成が形成されている。前面ガラス基板１０の表面が表示面となり、その裏面側に、複数の長手の行電極対（Ｘ，Ｙ）が表示画面における水平方向（図５の左右方向）に夫々平行に配列されている。
【００１３】
行電極Ｘは、Ｔ字形状に形成されたＩＴＯ等の透明導電膜からなる透明電極Ｘａと、金属膜からなる黒色のバス電極Ｘｂとによって構成されている。バス電極Ｘｂは、表示画面における水平方向に伸張した帯状の電極である。透明電極Ｘａにおける幅狭の基端部が表示画面における垂直方向に伸張してバス電極Ｘｂに接続されている。透明電極Ｘａは、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々接続されている。すなわち、透明電極Ｘａは帯状のバス電極Ｘｂ上における各列電極Ｄに対応した位置から、対を為す行電極Ｙ側に向けて突起した突起電極端なのである。行電極Ｙも同様に、Ｔ字形状に形成されたＩＴＯ等の透明電極膜からなる透明電極Ｙａと、金属膜からなる黒色のバス電極Ｙｂとによって構成されている。バス電極Ｙｂは、表示画面における水平方向に伸張した帯状の電極である。透明電極Ｙａにおける幅狭の基端部が表示画面における垂直方向に伸張してバス電極Ｙｂに接続されている。透明電極Ｙａは、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々接続されている。すなわち、透明電極Ｙａは帯状のバス電極Ｙｂ上における各列電極Ｄに対応した位置から、対を為す行電極Ｘ側に向けて突起した突起電極端なのである。行電極Ｘ及びＹは、前面ガラス基板１０の垂直方向（図６の上下方向及び図７の左右方向）において交互に配列されている。バス電極Ｘｂ及びＹｂに沿って等間隔に並列されたそれぞれの透明電極Ｘａ及びＹａが、互いに対となる相手の行電極側に伸張している。これら透明電極Ｘａ及びＹａ各々における幅広の先端部が、互いに所定幅の放電ギャップｇを介して対向して配置されている。
【００１４】
前面ガラス基板１０の裏面には、図７に示すように、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１１が形成されている。誘電体層１１の表面における、制御放電セルＣ２（後述する）各々に対応した位置に、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ光吸収層からなり、バス電極Ｘｂ及びＹｂに対して平行方向に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯからなる図示しない保護層によって被覆されている。前面ガラス基板１０と放電空間を介して平行に配置された背面ガラス基板１３には、図７に示すように、突起リブ１７が嵩上げ誘電体層１２と対向する位置に形成されている。突起リブ１７は表示画面における水平方向に伸張している。また、背面ガラス基板１３上には、夫々、バス電極Ｘｂ及びＹｂと直交する方向（垂直方向）に伸張している複数の列電極Ｄが、互いに所定の間隔を開けて平行に配列されている。尚、各列電極Ｄは、図８に示すように、透明電極Ｘａ及びＹａに対向した背面ガラス基板１３上の位置に形成されている。更に、背面ガラス基板１３上には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、前面ガラス基板１０側から見て、各行電極Ｘのバス電極Ｘｂと対になっているバス電極Ｙｂ側の側部に沿ってそれぞれ水平方向に伸張して形成されている。第２横壁１５Ｂは、各行電極Ｙのバス電極Ｙｂと対になっているバス電極Ｘｂ側の側部に沿ってそれぞれ第１横壁１５Ａと所要の間隔を空けて平行に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ，Ｙｂに沿って等間隔に配置された各透明電極Ｘａ，Ｙａの間の位置においてそれぞれ垂直方向に伸張して形成されている。
【００１５】
第１横壁１５Ａおよび縦壁１５Ｃの高さは、嵩上げ誘電体層１２の背面側を被覆している保護層と列電極Ｄを被覆している列電極保護層１４との間の間隔と等しい。つまり、第１横壁１５Ａおよび縦壁１５Ｃは共に、嵩上げ誘電体層１２を被覆している保護層の背面側に当接されているのである。一方、第２横壁１５Ｂは、その高さが第１横壁１５Ａ及び縦壁１５Ｃの高さよりも僅かに低い。すなわち、第２横壁１５Ｂは嵩上げ誘電体層１２を被覆している保護層には当接されておらず、それ故に、第２横壁１５Ｂと嵩上げ誘電体層１２を被覆している保護層との間には、図７に示す如き隙間ｒが存在する。
【００１６】
図６に示されるように、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域が画素を担う画素セルＰＣとなる。画素セルＰＣは、更に、第２横壁１５Ｂによって表示放電セルＣ１及び制御放電セルＣ２に区分けされる。表示放電セルＣ１及び制御放電セルＣ２各々内には放電ガスが封入されており、両者は上記隙間ｒを介して互いに連通されている。
【００１７】
表示放電セルＣ１は、互いに対向する一対の透明電極Ｘａ及びＹａを含む。すなわち、表示放電セルＣ１内には、その画素セルＰＣが属する表示ラインに対応した行電極対（Ｘ、Ｙ）における行電極Ｘの透明電極Ｘａ、及び行電極Ｙの透明電極Ｙａが互いに放電ギャップｇを介して対向して形成されている。例えば、第２表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ各々の表示放電セルＣ１内には、行電極Ｘ_２の透明電極Ｘａと、行電極Ｙ_２の透明電極Ｙａが形成されているのである。
【００１８】
一方、制御放電セルＣ２は、突起リブ１７、バス電極Ｘｂ，Ｙｂ、及び嵩上げ誘電体層１２を含んでいる。尚、制御放電セルＣ２内に形成されているバス電極Ｙｂは、その画素セルＰＣが属する表示ラインに対応した行電極対（Ｘ、Ｙ）における行電極Ｙのバス電極である。又、制御放電セルＣ２内に形成されているバス電極Ｘｂは、この画素セルＰＣが属する表示ラインの上段側に隣接した表示ラインを担う行電極Ｘのバス電極である。例えば、第２表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ各々の制御放電セルＣ２内には、この第２表示ラインに対応した行電極Ｙ_２のバス電極Ｙｂ、及び第２表示ラインの上段側に隣接している第１表示ラインに対応した行電極Ｙ_１のバス電極Ｘｂが形成されているのである。尚、第１表示ラインの上段には表示ラインが存在しない。そこで、ＰＤＰ５０においては、第１表示ラインを担う行電極Ｙ_１の上段側の隣接した位置に行電極Ｘ_０を設けている。つまり、第１表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ各々の制御放電セルＣ２内には、第１表示ラインに対応した行電極Ｙ_１のバス電極Ｙｂと、行電極Ｘ_０のバス電極Ｘｂとが形成されているのである。
【００１９】
各表示放電セルＣ１の放電空間に面する隔壁１５の第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃの各側面と列電極保護層１４の表面には、これらの五つの面を覆うように蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。尚、制御放電セルＣ２内には、このような蛍光体層は形成されていない。
【００２０】
背面ガラス基板１３上において、各制御放電セルＣ２に対応した位置には、表示画面における水平方向に沿って帯状に伸張している突起リブ１７が形成されている。突起リブ１７は、第２横壁１５Ｂよりも高さが低い。突起リブ１７により、各制御放電セルＣ２内においては、図７に示す如く列電極Ｄ及び列電極保護層１４が背面ガラス基板１３から持ち上げられることになる。よって、表示放電セルＣ１に対応した位置に形成されている列電極Ｄと、透明電極Ｘａ（Ｙａ）との間隔ｓ１よりも、制御放電セルＣ２に対応した位置に形成されている列電極Ｄと、バス電極Ｘｂ（Ｙｂ）との間隔ｓ２の方が小になる。尚、突起リブ１７は、列電極保護層１４と同一の誘電材料によって形成するようにしても良く、あるいは背面ガラス基板１３上にサンドプラストやウェットエッチングなどの方法によって凹凸を形成することにより構成してもよい。
【００２１】
以上の如く、ＰＤＰ５０には、各々が、前面ガラス基板１０及び背面ガラス基板１３間に形成されている隔壁１５（第１横壁１５Ａ及び縦壁１５Ｃ）によって密封された画素セルＰＣ_１，１〜ＰＣ_ｎ，ｍがマトリクス状に形成されている。この際、各画素セルＰＣは、互いにその放電空間が連通している表示放電セルＣ１及び制御放電セルＣ２からなり、行電極Ｘ_０、Ｘ_１〜Ｘ_ｎ、行電極Ｙ_１〜Ｙ_ｎ、及び列電極Ｄ_１〜Ｄ_ｍを介して以下の如く駆動される。
【００２２】
奇数Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の奇数番目の行電極Ｘ、つまり行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_ｎ−３、及びＸ_ｎ−１各々に、各種駆動パルス（後述する）を印加する。偶数Ｘ電極ドライバ５２は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の偶数番目の行電極Ｘ、つまり行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２、及びＸ_ｎ各々に各種駆動パルス（後述する）を印加する。奇数Ｙ電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の奇数番目の行電極Ｙ、つまり行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に各種駆動パルス（後述する）を印加する。偶数Ｙ電極ドライバ５４は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の偶数番目の行電極Ｙ、つまり行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２、及びＹ_ｎ各々に各種駆動パルス（後述する）を印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ_１〜Ｄ_ｍに各種駆動パルス（後述する）を印加する。
【００２３】
駆動制御回路５６は、映像信号における各フィールド（フレーム）をＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々に分割して駆動する、いわゆるサブフィールド（サブフレーム）法に基づいてＰＤＰ５０を駆動制御する。駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す画素データに変換する。次に、かかる画素データを、各サブフィールドＳＦ１〜ＳＦ（Ｎ）毎に発光を実施させるか否かを指定する画素駆動データビット群ＤＢ１〜ＤＢ（Ｎ）に変換してアドレスドライバ５５に供給する。
【００２４】
更に、駆動制御回路５６は、図９に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生して、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４に供給する。
尚、図９に示す発光駆動シーケンスでは、先頭のサブフィールドＳＦ１において、奇数行リセット行程Ｒ_ＯＤＤ、奇数行アドレス行程Ｗ_ＯＤＤ、偶数行リセット行程Ｒ_ＥＶＥ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ、及び消去行程Ｅが順次実行される。又、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々では、奇数行アドレス行程Ｗ_ＯＤＤ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ、及び消去行程Ｅが順次実行される。
【００２５】
図１０は、先頭のサブフィールドＳＦ１内において上記奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５各々がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。又、図１１は、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々内において上記奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５各々がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。　先ず、サブフィールドＳＦ１の奇数行リセット行程Ｒ_ＯＤＤでは、偶数Ｘ電極ドライバ５２が図１０に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘを発生して、ＰＤＰ５０の偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎの各々に同時に印加する。リセットパルスＲＰ_Ｘの印加後、偶数Ｘ電極ドライバ５２は、図１０に示す如き一定高電圧を印加しつづける。上記リセットパルスＲＰ_Ｘの印加と同時に、奇数Ｙ電極ドライバ５３は、図１０に示す如き波形を有する正電圧のリセットパルスＲＰ_ＹをＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。尚、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。更に、リセットパルスＲＰ_Ｙにおける立ち下がり区間でのレベル推移は、リセットパルスＲＰ_Ｘの立ち上がり区間でのレベル推移よりも緩やかである。リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加に応じて、奇数表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ、ＰＣ_３，１〜ＰＣ_３，ｍ、ＰＣ_５，１〜ＰＣ_５，ｍ、・・・・、及びＰＣ_{（ｎ−１）}、_１〜ＰＣ_{（ｎ−１）}、_ｍ各々の制御放電セルＣ２内においてリセット放電が生起される。つまり、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加により、図６に示す如く制御放電セルＣ２内に形成されているバス電極Ｘｂ及びＹｂ間でリセット放電が生起されるのである。この際、リセットパルスＲＰ_Ｙの立ち上がり時において第１回目のリセット放電が生起され、その放電直後に制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。その後、リセットパルスＲＰ_Ｙの立ち下がり時において第２回目のリセット放電が生起され、制御放電セルＣ２内に形成されていた壁電荷が消滅する。尚、奇数行リセット行程Ｒ_ＯＤＤでは、偶数Ｙ電極ドライバ５４が、負電圧の放電防止パルスＢＰを上記リセットパルスＲＰ_Ｘ及びＲＰ_Ｙと同一タイミングにてＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。かかる放電防止パルスＢＰの印加後、偶数Ｙ電極ドライバ５４は、図１０に示す如き一定高電圧を印加しつづける。かかる一定高電圧の印加及び放電防止パルスＢＰの印加により、偶数表示ラインに属する画素セルＰＣでの誤った放電が防止される。
【００２６】
このように、上記奇数行リセット行程Ｒ_ＯＤＤでは、ＰＤＰ５０の奇数表示ラインに属する全ての画素セルＰＣの制御放電セルＣ２内から壁電荷を消滅させて、奇数表示ラインに属する全ての画素セルＰＣを消灯セル状態に初期化する。
次に、各サブフィールドの奇数行アドレス行程Ｗ_ＯＤＤでは、奇数Ｙ電極ドライバ５３が、負電圧の走査パルスＳＰをＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に順次印加する。この間、アドレスドライバ５５は、この奇数行アドレス行程Ｗ_ＯＤＤが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。つまり、アドレスドライバ５５は、奇数表示ラインに対応した画素駆動データビットＤＢ_１，１〜ＤＢ_１，ｍ、ＤＢ_３，１〜ＤＢ_３，ｍ、・・・・、ＤＢ_{（ｎ−１）}、_１〜ＤＢ_{（ｎ−１）}を、画素データパルスＤＰ_１，１〜ＤＰ_１，ｍ、ＤＰ_３，１〜ＤＰ_３，ｍ、・・・・、ＤＰ_{（ｎ−１）}、_１〜ＤＰ_{（ｎ−１）}に変換し、１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内における、列電極Ｄ及びバス電極Ｙｂ間、並びにバス電極Ｙａ及びＹｂ間においてアドレス放電（選択書込放電）が生起される。この際、アドレス放電の生起された制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、この画素セルＰＣの制御放電セルＣ２内には壁電荷が形成されない。
【００２７】
このように、上記奇数行アドレス行程Ｗ_ＯＤＤでは、ＰＤＰ５０の奇数表示ラインに属する画素セルＰＣの制御放電セルＣ２内に、画素データ（入力映像信号）に応じて選択的に壁電荷を形成する。
次に、サブフィールドＳＦ１の偶数行リセット行程Ｒ_ＥＶＥでは、奇数Ｘ電極ドライバ５１が図１０に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘを発生して、ＰＤＰ５０の奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−３）}及びＸ_{（ｎ−１）}の各々に同時に印加する。リセットパルスＲＰ_Ｘの印加後、奇数Ｘ電極ドライバ５１は図１０に示す如き一定高電圧を印加しつづける。上記リセットパルスＲＰ_Ｘの印加と同時に、偶数Ｙ電極ドライバ５４は、図１０に示す如き波形を有する正電圧のリセットパルスＲＰ_ＹをＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、Ｙ_６、・・・・、Ｙ_{（ｎ−１）}、及びＹ_ｎ各々に同時に印加する。尚、リセットパルスＲＰ_Ｘ及びＲＰ_Ｙ各々の立ち上がり区間及び立ち下がり区間でのレベル推移は、後述するサスティンパルスＩＰの立ち上がり区間及び立ち下がり区間でのレベル推移よりも緩やかである。更に、リセットパルスＲＰ_Ｙにおける立ち下がり区間でのレベル推移は、リセットパルスＲＰ_Ｘの立ち上がり区間でのレベル推移よりも緩やかである。これらリセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加に応じて、偶数表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ、ＰＣ_４，１〜ＰＣ_４，ｍ、ＰＣ_６，１〜ＰＣ_６，ｍ、・・・・、及びＰＣ_ｎ，１〜ＰＣ_ｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間においてリセット放電が生起される。この際、リセットパルスＲＰ_Ｙの立ち上がり時において第１回目のリセット放電が生起され、その放電直後に制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。その後、リセットパルスＲＰ_Ｙの立ち下がり時において第２回目のリセット放電が生起され、制御放電セルＣ２内に形成されていた壁電荷が消滅する。尚、偶数行リセット行程Ｒ_ＥＶＥでは、奇数Ｙ電極ドライバ５３が、負電圧の放電防止パルスＢＰを上記リセットパルスＲＰ_Ｘ及びＲＰ_Ｙと同一タイミングにてＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に同時に印加する。かかる放電防止パルスＢＰの印加後、奇数Ｙ電極ドライバ５３は、図１０に示す如き一定高電圧を印加しつづける。かかる一定高電圧の印加及び放電防止パルスＢＰの印加により、奇数表示ラインに属する画素セルＰＣでの放電が防止される。
【００２８】
このように、上記偶数行リセット行程Ｒ_ＥＶＥでは、ＰＤＰ５０の偶数表示ラインに属する全ての画素セルＰＣの制御放電セルＣ２内から壁電荷を消滅させて、偶数表示ラインに属する全ての画素セルＰＣを消灯セル状態に初期化する。
次に、各サブフィールドの偶数行アドレス行程Ｗ_ＥＶＥでは、偶数Ｙ電極ドライバ５４が、負電圧の走査パルスＳＰをＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、Ｙ_６、・・・・、Ｙ_ｎ各々に順次印加する。この間、アドレスドライバ５５は、この偶数行アドレス行程Ｗ_ＥＶＥが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。つまり、アドレスドライバ５５は、偶数表示ラインに対応した画素駆動データビットＤＢ_２，１〜ＤＢ_２，ｍ、ＤＢ_４，１〜ＤＢ_４，ｍ、・・・・、ＤＢ_ｎ，１〜ＤＢ_{（ｎ−１）}、_ｍ各々に対応した、画素データパルスＤＰ_２，１〜ＤＰ_２，ｍ、ＤＰ_４，１〜ＤＰ_４，ｍ、・・・・、ＤＰ_ｎ，１〜ＤＰ_ｎ，ｍを１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内における、列電極Ｄ及びバス電極Ｙｂ間、並びにバス電極Ｙａ及びＹｂ間においてアドレス放電（選択書込放電）が生起される。この際、アドレス放電の生起された制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、この画素セルＰＣの制御放電セルＣ２内には壁電荷が形成されない。
【００２９】
このように、上記偶数行アドレス行程Ｗ_ＥＶＥでは、ＰＤＰ５０の偶数表示ラインに属する画素セルＰＣの制御放電セルＣ２内に、画素データ（入力映像信号）に応じて選択的に壁電荷を形成する。
次に、各サブフィールドのプライミング行程Ｐでは、奇数Ｙ電極ドライバ５３が図１０に示す如く正電圧のプライミングパルスＰＰ_ＹＯを断続的に繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。又、プライミング行程Ｐでは、奇数Ｘ電極ドライバ５１が、図１０に示すように、正電圧のプライミングパルスＰＰ_ＸＯを断続的に繰り返し奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。又、かかるプライミング行程Ｐでは、偶数Ｘ電極ドライバ５２が、図１０に示すように、正電圧のプライミングパルスＰＰ_ＸＥを断続的に繰り返し偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。更に、プライミング行程Ｐでは、偶数Ｙ電極ドライバ５４が、正電圧のプライミングパルスＰＰ_ＹＥを断続的に繰り返し偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＥ及びＰＰ_ＹＥと、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＯ及びＰＰ_ＹＯとは、図１０に示す如く、その印加タイミングが互いにずれている。かかるプライミングパルスＰＰが印加される度に、壁電荷の形成されている制御放電セルＣ２のみでプライミング放電が生起される。つまり、上記奇数行アドレス行程Ｗ_ＯＤＤ又は偶数行アドレス行程Ｗ_ＥＶＥにおいて壁電荷が形成された制御放電セルＣ２のみで、この制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間でプライミング放電が生起されるのである。この際、かかるプライミング放電により生成された荷電粒子が図７に示す如き隙間ｒを通過して表示放電セルＣ１に流れ込んで、表示放電セルＣ１側に放電を拡張させる。従って、制御放電セルＣ２内においてプライミング放電が生起される度に表示放電セルＣ１側への放電拡張が進行し、表示放電セルＣ１内の誘電体層１１の表面上に壁電荷が蓄積されて行く。尚、図１０に示すように、プライミング行程Ｐ内において最初に印加するプライミングパルスＰＰは、放電遅れによる誤放電を防止すべくそれ以降に印加するプライミングパルスＰＰよりもそのパルス幅を広くしてある。又、プライミング行程Ｐ内での最終のプライミングパルスＰＰ_ＸＥ（又はＰＰ_ＹＥ）と同一タイミングにて、奇数Ｙ電極ドライバ５３は、図１０に示す如き負電圧の拡張補助パルスＫＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。更に、プライミング行程Ｐ内での最終のプライミングパルスＰＰ_ＸＯと同一タイミングにて、偶数Ｙ電極ドライバ５４は、図１０に示す如き負電圧の拡張補助パルスＫＰを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。かかる負電圧の拡張補助パルスＫＰと正電圧のプライミングパルスＰＰとの同時印加に応じて、制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間にプライミング放電が生起されると共に、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間において微弱な放電が生起される。かかる放電により、後述するサスティン放電を生起させる際に必要充分な量の壁電荷が表示放電セルＣ１の誘電体層１１の表面上に形成され、この表示放電セルＣ１を備えた画素セルＰＣは点灯セル状態に設定される。一方、上記奇数行アドレス行程Ｗ_ＯＤＤ又は偶数行アドレス行程Ｗ_ＥＶＥにおいて壁電荷が形成されず、それ故に、上記プライミング放電が生起されなかった表示放電セルＣ１内には壁電荷の形成が為されないので、この表示放電セルＣ１を備えた画素セルＰＣは消灯セル状態に設定される。尚、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間での誤った放電を防止させるべく、奇数Ｙ電極ドライバ５３は、上記拡張補助パルスＫＰの印加直後に、図１０に示す如き正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に印加する。
【００３０】
このように、プライミング行程Ｐでは、上記奇数行アドレス行程Ｗ_ＯＤＤ又は偶数行アドレス行程Ｗ_ＥＶＥにおいて壁電荷の形成された制御放電セルＣ２を有する画素セルＰＣのみを点灯セル状態、壁電荷の形成されなかった制御放電セルＣ２を有する画素セルＰＣを消灯セル状態に設定するのである。
次に、各サブフィールドのサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が図１０に示す如き正電圧のサスティンパルスＩＰ_ＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。偶数Ｘ電極ドライバ５２は、かかるサスティンパルスＩＰ_ＹＯ各々と同一タイミングにて、正電圧のサスティンパルスＩＰ_ＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。奇数Ｘ電極ドライバ５１は、図１０に示す如き正電圧のサスティンパルスＩＰ_ＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正電圧のサスティンパルスＩＰ_ＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、図１０に示すように、上記サスティンパルスＩＰ_ＸＥ及びＩＰ_ＹＯと、上記サスティンパルスＩＰ_ＸＯ及びＩＰ_ＹＥとは、その印加タイミングが互いにずれている。上記サスティンパルスＩＰ_ＸＯ、ＩＰ_ＸＥ、ＩＰ_ＹＯ又はＩＰ_ＹＥが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。尚、制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間での誤った放電を防止させるべく、奇数Ｙ電極ドライバ５３は、サスティン行程Ｉの最後尾において、図１０に示す如き正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。
【００３１】
このように、上記サスティン行程Ｉでは、点灯セル状態に設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、各サブフィールドの消去行程Ｅでは、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、図１０に示す如き消去パルスＥＰ_ＹをＰＤＰ５０の行電極Ｙ_１〜Ｙ_ｎに印加する。更に、かかる消去パルスＥＰ_Ｙと同時に、奇数Ｘ電極ドライバ５１及び偶数Ｘ電極ドライバ５２が、図１０に示す如き波形を有する消去パルスＥＰ_ＸをＰＤＰ５０の行電極Ｘ_１〜Ｘ_ｎに印加する。尚、消去パルスＥＰ_Ｘは、図１０に示すように、その立ち下がり時のレベル推移が緩やかになっている。上記消去パルスＥＰ_Ｙ及びＥＰ_Ｘの印加に応じて、この消去パルスＥＰ_Ｘの立ち下がり時のタイミングにて、点灯放電セルに設定されている画素セルＰＣの表示放電セルＣ１及び制御放電セルＣ２各々内で消去放電が生起される。かかる消去放電により、表示放電セルＣ１及び制御放電セルＣ２各々内に形成されていた壁電荷が消滅する。すなわち、ＰＤＰ５０の全ての画素セルＰＣが消灯セル状態に推移するのである。
【００３２】
上述した如き駆動により、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して各サスティン行程Ｉにおいて実施された発光回数の合計に対応した中間輝度が視覚される。つまり、各サブフィールド内のサスティン行程Ｉにて生起されたサスティン放電に伴う放電光によって、入力映像信号に対応した表示画像が得られるのである。
【００３３】
この際、図５に示すプラズマディスプレイ装置においては、表示画像に関与するサスティン放電を各画素セルＰＣ内の表示放電セルＣ１にて生起させる一方、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電は、制御放電セルＣ２にて生起させるようにしている。制御放電セルＣ２には、図７に示すように、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層１２が設けられている。よって、リセット放電、プライミング放電及びアドレス放電に伴う放電光は嵩上げ誘電体層１２によって遮断されるので、この放電光が前面ガラス基板１０を介して表示面に表れることはない。
【００３４】
従って、図５に示すプラズマディスプレイ装置によれば、表示画像のコントラスト、特に、全体的に暗い場面に対応した画像を表示させている際の暗コントラストを高めることが可能になる。
又、図５に示すプラズマディスプレイ装置では、ＰＤＰ５０として、表示放電セルＣ１及び制御放電セルＣ２からなる画素セルＰＣがマトリクス状に配列された構造を採用している。それ故に、表示放電セルＣ１の上下に隣接して制御放電セルＣ２が配置されることになる。この際、上下に隣接している制御放電セルＣ２がほぼ同時期に放電すると、これら制御放電セルＣ２に挟まれた位置に存在する表示放電セルＣ１内において誤って放電が生じる場合がある。そこで、図５に示すプラズマディスプレイ装置では、図９〜図１１に示すように、ＰＤＰ５０の全ての画素セルＰＣを消灯セル状態に初期化させるリセット放電を、奇数行リセット行程Ｒ_ＯＤＤと偶数行リセット行程Ｒ_ＥＶＥとで時間的に分離して実行させる。更に、画素データ（入力映像信号）に応じて選択的に画素セルＰＣの制御放電セルＣ２内に壁電荷を形成させるアドレス放電を、各サブフィールド内において奇数行アドレス行程Ｗ_ＯＤＤと偶数行アドレス行程Ｗ_ＥＶＥとで時間的に分離して実行させるようにしている。これにより、表示放電セルＣ１の上下に隣接している制御放電セルＣ２が同時に放電することは無いので、表示放電セルＣ１内での誤った放電が防止されるのである。
【００３５】
尚、上記実施例（図９）では先頭のサブフィールドＳＦ１において、奇数行リセット行程Ｒ_ＯＤＤ、奇数行アドレス行程Ｗ_ＯＤＤ、偶数行リセット行程Ｒ_ＥＶＥ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ、消去行程Ｅなる順に駆動を行っているが、その実行順番は適宜変更し得るものである。
例えば、図１２に示す如く、サブフィールドＳＦ１では、奇数行リセット行程Ｒ_ＯＤＤ、偶数行リセット行程Ｒ_ＥＶＥ、奇数行アドレス行程Ｗ_ＯＤＤ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ、消去行程Ｅなる順にて駆動を実行するようにしても良い。更に、図１３に示すように、サブフィールドＳＦ１において、奇数行リセット行程Ｒ_ＯＤＤ、奇数行アドレス行程Ｗ_ＯＤＤ、プライミング行程Ｐ、サスティン行程Ｉ_ＯＤＤ、消去行程Ｅ、偶数行リセット行程Ｒ_ＥＶＥ、偶数行アドレス行程Ｗ_ＥＶＥ、プライミング行程Ｐ、サスティン行程Ｉ_ＥＶＥ、消去行程Ｅなる順で駆動を実行するようにしても良い。すなわち、奇数表示ラインに対するリセット行程、アドレス行程、プライミング行程、サスティン行程、消去行程を順次実行してから、偶数表示ラインに対するリセット行程、アドレス行程、プライミング行程、サスティン行程、消去行程を実行するのである。
【００３６】
又、上記実施例（図９〜図１３）においては、ＰＤＰ５０の各画素セルを画素データに応じた壁電荷の形成状態に設定する為の画素データ書込方法として、画素データに応じて選択的に各画素セルにアドレス放電を生起せしめて壁電荷を形成させる選択書込アドレス法を採用した場合について述べた。しかしながら、本願発明においては、この画素データ書込方法として、予め全ての画素セル内に壁電荷を形成しておき、アドレス放電によって選択的に画素セル内の壁電荷を消去する、いわゆる選択消去アドレス法を採用した場合についても同様に適用可能である。
【００３７】
図１４は、選択消去アドレス法を採用した場合の発光駆動シーケンスを示す図である。
図１４に示す発光駆動シーケンスでは、先頭のサブフィールドＳＦ１において、奇数行リセット行程Ｒ_ＯＤＤ’、奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行リセット行程Ｒ_ＥＶＥ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ、及び消去行程Ｅ’を順次実行する。又、サブフィールドＳＦ２〜ＳＦ（Ｎ）の各々では、奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ、及び消去行程Ｅ’を順次実行する。
【００３８】
図１５は、サブフィールドＳＦ１の上記奇数行リセット行程Ｒ_ＯＤＤ’、奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行リセット行程Ｒ_ＥＶＥ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ及び消去行程Ｅ’にてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。又、図１６は、サブフィールドＳＦ２〜ＳＦ（Ｎ）各々の奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ及び消去行程Ｅ’にてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【００３９】
先ず、サブフィールドＳＦ１の奇数行リセット行程Ｒ_ＯＤＤ’では、偶数Ｘ電極ドライバ５２が図１５に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘ１を発生して、ＰＤＰ５０の偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。かかるリセットパルスＲＰ_Ｘ１と同時に、奇数Ｙ電極ドライバ５３は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｙ１をＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。リセットパルスＲＰ_Ｘ１及びＲＰ_Ｙ１の印加に応じて、奇数表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ、ＰＣ_３，１〜ＰＣ_３，ｍ、ＰＣ_５，１〜ＰＣ_５，ｍ、・・・・、及びＰＣ_{（ｎ−１），１}〜ＰＣ_{（ｎ−１），ｍ}各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間においてリセット放電が生起される。かかるリセット放電により制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。尚、この間、偶数表示ラインに属する画素セルＰＣ内での誤った放電を防止すべく、偶数Ｙ電極ドライバ５４が、負電圧の放電防止パルスＢＰ_１を偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。上記リセットパルスＲＰ_Ｘ１の印加直後に、偶数Ｘ電極ドライバ５２は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｘ２を偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。かかるリセットパルスＲＰ_Ｘ２の印加により奇数表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ、ＰＣ_３，１〜ＰＣ_３，ｍ、ＰＣ_５，１〜ＰＣ_５，ｍ、・・・・、及びＰＣ_{（ｎ−１），１}〜ＰＣ_{（ｎ−１），ｍ}各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間において再びリセット放電が生起される。かかるリセット放電により、制御放電セルＣ２内の嵩上げ誘電体層１２の表面に形成される壁電荷の量が増加する。尚、この間、偶数表示ラインに属する画素セルＰＣ内での誤った放電を防止すべく、偶数Ｙ電極ドライバ５４が、図１５に示す如き正電圧の放電防止パルスＢＰ_２を偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。上記リセットパルスＲＰ_Ｘ２が印加された直後、奇数Ｙ電極ドライバ５３は、図１５に示す如き正電圧のリセットパルスＲＰ_Ｙ２をＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。かかるリセットパルスＲＰ_Ｙ２の印加により奇数表示ラインに属する画素セルＰＣ_１，１〜ＰＣ_１，ｍ、ＰＣ_３，１〜ＰＣ_３，ｍ、ＰＣ_５，１〜ＰＣ_５，ｍ、・・・・、及びＰＣ_{（ｎ−１），１}〜ＰＣ_{（ｎ−１），ｍ}各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間において再びリセット放電が生起される。かかるリセット放電により、制御放電セルＣ２内の嵩上げ誘電体層１２の表面に形成される壁電荷の量が更に増加する。
【００４０】
このように、上記奇数行リセット行程Ｒ_ＯＤＤ’では、ＰＤＰ５０の奇数表示ラインに属する全ての画素セルＰＣの制御放電セルＣ２内に壁電荷を形成させて、奇数表示ラインに属する全ての画素セルＰＣを点灯セル状態に初期化する。
次に、図１５及び図１６に示される各サブフィールドの奇数行アドレス行程Ｗ_ＯＤＤ’では、奇数Ｙ電極ドライバ５３が、負電圧の走査パルスＳＰをＰＤＰ５０の奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に順次印加する。この間、アドレスドライバ５５は、この奇数行アドレス行程Ｗ_ＯＤＤ’が属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。つまり、アドレスドライバ５５は、奇数表示ラインに対応した画素駆動データビットＤＢ_１，１〜ＤＢ_１，ｍ、ＤＢ_３，１〜ＤＢ_３，ｍ、・・・・、ＤＢ_（ｎ−１）_，、_１〜ＤＢ_{（ｎ−１）}を、画素データパルスＤＰ_１，１〜ＤＰ_１，ｍ、ＤＰ_３，１〜ＤＰ_３，ｍ、・・・・、ＤＰ_（ｎ−１）_，、_１〜ＤＰ_{（ｎ−１）}に変換し、１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内における、列電極Ｄ及びバス電極Ｙｂ間、並びにバス電極Ｙａ及びＹｂ間においてアドレス放電（選択消去放電）が生起される。この際、アドレス放電の生起された制御放電セルＣ２内では、その嵩上げ誘電体層１２の表面に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、かかる制御放電セルＣ２はその直前までの状態（壁電荷が存在する状態、又は壁電荷が存在しない状態）を維持する。
【００４１】
このように、奇数行アドレス行程Ｗ_ＯＤＤ’では、ＰＤＰ５０の奇数表示ラインに属する画素セルＰＣの制御放電セルＣ２内に形成されていた壁電荷を、画素データ（入力映像信号）に応じて選択的に消去している。
次に、サブフィールドＳＦ１の偶数行リセット行程Ｒ_ＥＶＥ’では、奇数Ｘ電極ドライバ５１が図１５に示す如き波形を有する負電圧のリセットパルスＲＰ_Ｘ１を発生して、ＰＤＰ５０の奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に同時に印加する。かかるリセットパルスＲＰ_Ｘ１と同時に、偶数Ｙ電極ドライバ５４は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｙ１を発生してＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。リセットパルスＲＰ_Ｘ１及びＲＰ_Ｙ１の印加に応じて、偶数表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ、ＰＣ_４，１〜ＰＣ_４，ｍ、ＰＣ_６，１〜ＰＣ_６，ｍ、・・・・、及びＰＣ_ｎ，１〜ＰＣ_ｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間においてリセット放電が生起される。かかるリセット放電により制御放電セルＣ２内の嵩上げ誘電体層１２の表面に壁電荷が形成される。尚、この間、奇数表示ラインに属する画素セルＰＣ内での誤った放電を防止すべく、奇数Ｙ電極ドライバ５３が、負電圧の放電防止パルスＢＰ_１を奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。上記リセットパルスＲＰ_Ｘ１の印加直後に、偶数Ｘ電極ドライバ５１は、図１５に示す如き波形を有する正電圧のリセットパルスＲＰ_Ｘ２を奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に同時に印加する。かかるリセットパルスＲＰ_Ｘ２の印加により偶数表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ、ＰＣ_４，１〜ＰＣ_４，ｍ、ＰＣ_６，１〜ＰＣ_６，ｍ、・・・・、及びＰＣ_ｎ，１〜ＰＣ_ｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間において再びリセット放電が生起される。かかるリセット放電により、制御放電セルＣ２内の嵩上げ誘電体層１２の表面に形成される壁電荷の量が増加する。尚、この間、奇数表示ラインに属する画素セルＰＣ内での誤った放電を防止すべく、奇数Ｙ電極ドライバ５３が、図１５に示す如き正電圧の放電防止パルスＢＰ_２を奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。上記リセットパルスＲＰ_Ｘ２が印加された直後、偶数Ｙ電極ドライバ５４は、図１５に示す如き正電圧のリセットパルスＲＰ_Ｙ２を偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。かかるリセットパルスＲＰ_Ｙ２の印加により偶数表示ラインに属する画素セルＰＣ_２，１〜ＰＣ_２，ｍ、ＰＣ_４，１〜ＰＣ_４，ｍ、ＰＣ_６，１〜ＰＣ_６，ｍ、・・・・、及びＰＣ_ｎ，１〜ＰＣ_ｎ，ｍ各々の制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間において再びリセット放電が生起される。かかるリセット放電により、制御放電セルＣ２内の嵩上げ誘電体層１２の表面に形成される壁電荷の量が更に増加する。
【００４２】
このように、偶数行リセット行程Ｒ_ＥＶＥ’では、ＰＤＰ５０の偶数表示ラインに属する全ての画素セルＰＣの制御放電セルＣ２内に壁電荷を形成させて、この偶数表示ラインに属する全ての画素セルＰＣを点灯セル状態に初期化する。
次に、図１５及び図１６に示される各サブフィールドの偶数行アドレス行程Ｗ_ＥＶＥ’では、偶数Ｙ電極ドライバ５４が、負電圧の走査パルスＳＰをＰＤＰ５０の偶数の行電極Ｙ_２、Ｙ_４、Ｙ_６、・・・・、Ｙ_ｎ各々に順次印加する。この間、アドレスドライバ５５は、この偶数行アドレス行程Ｗ_ＥＶＥが属するサブフィールドＳＦに対応した画素駆動データビット群ＤＢの内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加して行く。つまり、アドレスドライバ５５は、偶数表示ラインに対応した画素駆動データビットＤＢ_２，１〜ＤＢ_２，ｍ、ＤＢ_４，１〜ＤＢ_４，ｍ、・・・・、ＤＢ_ｎ，１〜ＤＢ_{（ｎ−１），ｍ}各々に対応した、画素データパルスＤＰ_２，１〜ＤＰ_２，ｍ、ＤＰ_４，１〜ＤＰ_４，ｍ、・・・・、ＤＰ_ｎ，１〜ＤＰ_ｎ，ｍを１表示ライン分ずつ列電極Ｄ_１〜Ｄ_ｍに印加するのである。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内における、列電極Ｄ及びバス電極Ｙｂ間、並びにバス電極Ｙａ及びＹｂ間においてアドレス放電（選択消去放電）が生起される。この際、アドレス放電の生起された制御放電セルＣ２内では、その嵩上げ誘電体層１２の表面に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの負電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如きアドレス放電は生起されない。よって、かかる制御放電セルＣ２はその直前までの状態（壁電荷が存在する状態、又は壁電荷が存在しない状態）を維持する。
【００４３】
このように、上記偶数行アドレス行程Ｗ_ＥＶＥ’では、ＰＤＰ５０の偶数表示ラインに属する画素セルＰＣの制御放電セルＣ２内に形成されていた壁電荷を、画素データ（入力映像信号）に応じて選択的に消滅させるのである。
次に、各サブフィールドのプライミング行程Ｐでは、奇数Ｙ電極ドライバ５３が図１５に示す如く正電圧のプライミングパルスＰＰ_ＹＯを断続的に繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。又、プライミング行程Ｐでは、奇数Ｘ電極ドライバ５１が、図１５に示すように、正電圧のプライミングパルスＰＰ_ＸＯを断続的に繰り返し奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ− １）}各々に印加する。又、かかるプライミング行程Ｐでは、偶数Ｘ電極ドライバ５２が、図１５に示すように、正電圧のプライミングパルスＰＰ_ＸＥを断続的に繰り返し偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。更に、プライミング行程Ｐでは、偶数Ｙ電極ドライバ５４が、正電圧のプライミングパルスＰＰ_ＹＥを断続的に繰り返し偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＥ及びＰＰ_ＹＥと、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＯ及びＰＰ_ＹＯとは、図１５に示すようにその印加タイミングが互いにずれている。かかるプライミングパルスＰＰが印加される度に、壁電荷の形成されている制御放電セルＣ２のみでプライミング放電が生起される。つまり、上記偶数行アドレス行程Ｗ_ＥＶＥ’の終了段階において壁電荷が残留したままとなっている制御放電セルＣ２のみで、この制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間でプライミング放電が生起されるのである。この際、かかるプライミング放電により生成された荷電粒子が図７に示す如き隙間ｒを通過して表示放電セルＣ１に流れ込んで、表示放電セルＣ１側に放電を拡張させる。従って、制御放電セルＣ２内においてプライミング放電が生起される度に表示放電セルＣ１側への放電拡張が進行し、表示放電セルＣ１内の誘電体層１１の表面上に壁電荷が蓄積されて行く。尚、図１５に示すように、プライミング行程Ｐ内において最初に印加するプライミングパルスＰＰは、放電遅れによる誤放電を防止すべくそれ以降に印加するプライミングパルスＰＰよりもそのパルス幅を広くしてある。又、プライミング行程Ｐ内での最終のプライミングパルスＰＰ_ＸＥ（又はＰＰ_ＹＥ）と同一タイミングにて、奇数Ｙ電極ドライバ５３は、図１５に示す如き負電圧の拡張補助パルスＫＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。更に、プライミング行程Ｐ内での最終のプライミングパルスＰＰ_ＸＯと同一タイミングにて、偶数Ｙ電極ドライバ５４は、図１５に示す如き負電圧の拡張補助パルスＫＰを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。かかる負電圧の拡張補助パルスＫＰと正電圧のプライミングパルスＰＰとの同時印加に応じて、制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間にプライミング放電が生起されると共に、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間において微弱な放電が生起される。かかる放電により、後述するサスティン放電を生起させる際に必要充分な量の壁電荷が表示放電セルＣ１の誘電体層１１の表面上に形成され、この表示放電セルＣ１を備えた画素セルＰＣは点灯セル状態に設定される。一方、上記奇数行アドレス行程Ｗ_ＯＤＤ’又は偶数行アドレス行程Ｗ_ＥＶＥ’において壁電荷が消去されたが故に、上記プライミング放電が生起されなかった表示放電セルＣ１内には壁電荷が形成されないので、この表示放電セルＣ１を備えた画素セルＰＣは消灯セル状態に設定される。尚、表示放電セルＣ１内の透明電極Ｘａ及びＹａ間での誤った放電を防止させるべく、奇数Ｙ電極ドライバ５３は、上記拡張補助パルスＫＰの印加直後に、図１５に示す如き正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。
【００４４】
このように、プライミング行程Ｐでは、上記奇数行アドレス行程Ｗ_ＯＤＤ’又は偶数行アドレス行程Ｗ_ＥＶＥ’にて壁電荷の消去されなかった制御放電セルＣ２を有する画素セルＰＣのみを点灯セル状態、壁電荷の消去された制御放電セルＣ２を有する画素セルＰＣを消灯セル状態に設定するのである。
次に、各サブフィールドのサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が図１５に示す如き正電圧のサスティンパルスＩＰ_ＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。偶数Ｘ電極ドライバ５２は、かかるサスティンパルスＩＰ_ＹＯ各々と同一タイミングにて、正電圧のサスティンパルスＩＰ_ＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。奇数Ｘ電極ドライバ５１は、図１５に示す如き正電圧のサスティンパルスＩＰ_ＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正電圧のサスティンパルスＩＰ_ＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、図１５に示すように、上記サスティンパルスＩＰ_ＸＥ及びＩＰ_ＹＯと、上記サスティンパルスＩＰ_ＸＯ及びＩＰ_ＹＥとは、その印加タイミングが互いにずれている。上記サスティンパルスＩＰ_ＸＯ、ＩＰ_ＸＥ、ＩＰ_ＹＯ又はＩＰ_ＹＥが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。尚、制御放電セルＣ２内のバス電極Ｘｂ及びＹｂ間での誤った放電を防止させるべく、奇数Ｙ電極ドライバ５３は、サスティン行程Ｉの最後尾において、正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。
【００４５】
このように、サスティン行程Ｉでは、上記プライミング行程Ｐの終了段階において点灯セル状態に設定されている画素セルＰＣのみを、そのサスティン行程Ｉが属するサブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、各サブフィールドの壁電荷移動行程Ｔでは、偶数Ｘ電極ドライバ５２が図１５に示す如き負電圧の壁電荷移動パルスＭＰ_ＸＥ１を、偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。又、かかる壁電荷移動パルスＭＰ_ＸＥ１と同時に、奇数Ｙ電極ドライバ５３は、図１５に示す如き正電圧の壁電荷移動パルスＭＰ_ＹＯを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。これら壁電荷移動パルスＭＰ_ＸＥ１及び壁電荷移動パルスＭＰ_ＹＯの印加に応じて、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間において移動放電が生起される。更に、この間、奇数Ｘ電極ドライバ５１は、図１５に示す如き正電圧の壁電荷移動パルスＭＰ_ＸＯ１を奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に同時に印加する。これにより、奇数表示ラインに属する画素セルＰＣ各々の内で、点灯セル状態に設定されている画素セルＰＣの表示放電セルＣ１内に形成されていた壁電荷が図７に示す如き隙間ｒを介して制御放電セルＣ２側に移動する。壁電荷移動パルスＭＰ_ＸＯ１の印加後、奇数Ｘ電極ドライバ５１は、図１５に示す如き負電圧の壁電荷移動パルスＭＰ_ＸＯ２を奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に同時に印加する。又、かかる壁電荷移動パルスＭＰ_ＸＯ２と同一タイミングにて、偶数Ｙ電極ドライバ５４が、図１５に示す如き正電圧の壁電荷移動パルスＭＰ_ＹＥを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に同時に印加する。これら壁電荷移動パルスＭＰ_ＸＯ２及び壁電荷移動パルスＭＰ_ＹＥの印加に応じて、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２のバス電極Ｘｂ及びＹｂ間において移動放電が生起される。更に、この間、偶数Ｘ電極ドライバ５２は、図１５に示す如き正電圧の壁電荷移動パルスＭＰ_ＸＥ２を偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。これにより、偶数表示ラインに属する画素セルＰＣ各々の内で、点灯セル状態に設定されている画素セルＰＣの表示放電セルＣ１内に形成されていた壁電荷が図７に示す如き隙間ｒを介して制御放電セルＣ２側に移動する。
【００４６】
このように、壁電荷移動行程Ｔでは、点灯セル状態に設定されている画素セルＰＣの表示放電セルＣ１内に形成されていた壁電荷を、制御放電セルＣ２側に移動させる。
次に、各サブフィールドの消去行程Ｅ’では、奇数Ｙ電極ドライバ５３は、図１５に示す如き波形を有する正電圧の消去パルスＥＰ_Ｙを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に同時に印加する。尚、図１５に示すように、消去パルスＥＰ_Ｙにおける立ち下がり時のレベル推移は立ち上がり時のそれよりも緩やかである。かかる消去パルスＥＰ_Ｙと同一タイミングにて、奇数Ｘ電極ドライバ５１は、図１５に示す如き正電圧の消去パルスＥＰ_Ｘを奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_ｎ−３、及びＸ_ｎ−１各々に同時に印加する。これら消去パルスＥＰ_Ｙ及びＥＰ_Ｘの印加に応じて、奇数表示ラインに属する表示放電セルＣ１の内で壁電荷の残留している表示放電セルＣ１の透明電極Ｘａ及びＹｂ間において消去放電が生起され、この壁電荷が消去される。尚、この間、制御放電セルＣ２内での誤った放電を防止すべく、偶数Ｙ電極ドライバ５４は、図１５に示す如き正電圧の誤放電防止パルスＶＰを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。かかる誤放電防止パルスＶＰの印加直後に、偶数Ｙ電極ドライバ５４は、図１５に示す如き波形を有する正電圧の消去パルスＥＰ_Ｙを偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。かかる消去パルスＥＰ_Ｙと同一タイミングにて、偶数Ｘ電極ドライバ５２は、図１５に示す如き正電圧の消去パルスＥＰ_Ｘを偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に同時に印加する。これら消去パルスＥＰ_Ｙ及びＥＰ_Ｘの印加に応じて、偶数表示ラインに属する表示放電セルＣ１の内で壁電荷の残留している表示放電セルＣ１の透明電極Ｘａ及びＹｂ間において消去放電が生起され、この壁電荷が消去される。尚、この間、制御放電セルＣ２内での誤った放電を防止すべく、奇数Ｙ電極ドライバ５３は、図１５に示す如き正電圧の誤放電防止パルスＶＰを奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_ｎ−３、及びＹ_ｎ−１各々に印加する。
【００４７】
このように、消去行程Ｅ’では、ＰＤＰ５０の全ての表示放電セルＣ１内に残留している壁電荷を消去して、全ての画素セルＰＣを消灯セル状態に推移させるのである。
上述した如き駆動により、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して各サスティン行程Ｉにおいて実施された発光回数の合計に対応した中間輝度が視覚される。つまり、各サブフィールド内のサスティン行程Ｉにて生起されたサスティン放電に伴う放電光によって、入力映像信号に対応した表示画像が得られるのである。
【００４８】
この際、図１４〜図１６に示す如き選択消去アドレス法を採用した駆動によっても、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電を、光吸収層からなる嵩上げ誘電体層１２を備えた制御放電セルＣ２にて生起させるようにしている。よって、選択消去アドレス法を採用した場合にも同様に、リセット放電、プライミング放電及びアドレス放電に伴う放電光が前面ガラス基板１０を介して表示面に表れることはないので、暗コントラストを高めることが可能になる。
【００４９】
又、上記図１０及び図１１に示す駆動では、プライミング行程Ｐ内において拡張補助パルスＫＰの印加による最終のプライミング放電が終了してから、サスティン行程Ｉにて最初のサスティン放電を生起させるようにしているが、これらの放電を同時に実施することも可能である。
図１７及び図１８は、かかる点に鑑みて為された各種駆動パルスとその印加タイミングの他の一例を示す図である。
【００５０】
尚、図１７及び図１８においては、プライミング行程ＰＩを除く、各行程内において印加される各種駆動パルスとその印加タイミングは、図１０及び図１１に示されるものと同一である。
図１７及び図１８に示されるプライミング行程ＰＩでは、奇数Ｙ電極ドライバ５３が正電圧のプライミングパルスＰＰ_ＹＯを断続的に繰り返し奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。又、奇数Ｘ電極ドライバ５１が、正電圧のプライミングパルスＰＰ_ＸＯを断続的に繰り返し奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。又、偶数Ｘ電極ドライバ５２が、正電圧のプライミングパルスＰＰ_ＸＥを断続的に繰り返し偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。更に、偶数Ｙ電極ドライバ５４が、正電圧のプライミングパルスＰＰ_ＹＥを断続的に繰り返し偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＥ及びＰＰ_ＹＥと、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＯ及びＰＰ_ＹＯとは、その印加タイミングが互いにずれている。
【００５１】
ところが、プライミング行程ＰＩでは、図１７及び図１８に示すように、最終のプライミングパルスＰＰ_ＸＥと最終のプライミングパルスＰＰ_ＸＯとが同一タイミングにて印加される。更に、この間、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、図１７及び図１８に示されるが如き負電圧の共通放電パルスＣＰを全ての行電極Ｙ_１〜Ｙ_ｎに同時に印加している。共通放電パルスＣＰ及び最終のプライミングパルスＰＰ_ＸＥ及びＰＰ_ＸＯの印加によれば、壁電荷の形成されている制御放電セルＣ２で最終のプライミング放電が生起されると共に、プライミング放電によって壁電荷の形成された表示放電セルＣ１において第１回目のサスティン放電が生起されるのである。尚、このように最終のプライミング放電と、第１回目のサスティン放電とが同時に生起されることにより、サスティン行程Ｉにおいて最初に生起されるサスティン放電は２回目のサスティン放電となる。
【００５２】
又、選択消去アドレス法を採用した駆動（図１４〜図１６）においても、同様に、各サブフィード内における最終のプライミング放電と最初のサスティン放電とを同時に生起させることが可能である。
図１９及び図２０は、選択消去アドレス法を採用した駆動時において、各サブフィールド内における最終のプライミング放電と最初のサスティン放電とを同時に生起させる場合に、ＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。尚、図１９及び図２０に示される駆動では、プライミング行程ＰＩを除く各行程内において印加される各種駆動パルスとその印加タイミングは、図１５及び図１６に示されるものと同一である。
【００５３】
図１９及び図２０に示されるプライミング行程ＰＩでは、奇数Ｙ電極ドライバ５３が正電圧のプライミングパルスＰＰ_ＹＯを断続的に繰り返し、奇数の行電極Ｙ_１、Ｙ_３、Ｙ_５、・・・・、Ｙ_{（ｎ−１）}各々に印加する。又、奇数Ｘ電極ドライバ５１が、正電圧のプライミングパルスＰＰ_ＸＯを断続的に繰り返し奇数の行電極Ｘ_１、Ｘ_３、Ｘ_５、・・・・、Ｘ_{（ｎ−１）}各々に印加する。又、偶数Ｘ電極ドライバ５２が、正電圧のプライミングパルスＰＰ_ＸＥを断続的に繰り返し偶数の行電極Ｘ_０、Ｘ_２、Ｘ_４、・・・・、Ｘ_ｎ−２及びＸ_ｎ各々に印加する。更に、偶数Ｙ電極ドライバ５４が、正電圧のプライミングパルスＰＰ_ＹＥを断続的に繰り返し偶数の行電極Ｙ_２、Ｙ_４、・・・・、Ｙ_ｎ−２及びＹ_ｎ各々に印加する。尚、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＥ及びＰＰ_ＹＥと、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰ_ＸＯ及びＰＰ_ＹＯとは、その印加タイミングが互いにずれている。
【００５４】
ところが、プライミング行程ＰＩでは、図１９及び図２０に示すように、最終のプライミングパルスＰＰ_ＸＥと最終のプライミングパルスＰＰ_ＸＯとが同一タイミングにて印加される。更に、この間、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、図１９及び図２０に示されるが如き負電圧の共通放電パルスＣＰを全ての行電極Ｙ_１〜Ｙ_ｎに同時に印加している。共通放電パルスＣＰ及び最終のプライミングパルスＰＰ_ＸＥ及びＰＰ_ＸＯの印加によれば、壁電荷の形成されている制御放電セルＣ２で最終のプライミング放電が生起されると共に、プライミング放電によって壁電荷の形成された表示放電セルＣ１において第１回目のサスティン放電が生起される。
【００５５】
図２１は、選択書込アドレス法を採用してＰＤＰ５０を駆動する際における１フィールド（フレーム）での駆動パターンを示す図である。図２１に示すように、かかる駆動パターンは、最低輝度に対応した第１駆動パターン〜最高輝度に対応した第（Ｎ＋１）駆動パターンまでの（Ｎ＋１）種類の駆動パターンからなる。尚、図２１に示される二重丸は、そのサブフィールドのアドレス行程（Ｗ_ＯＤＤ、Ｗ_ＥＶＥ）においてアドレス放電（選択書込放電）を生起させ、このサブフィールドのサスティン行程において画素セルＰＣを繰り返し発光させることを示す。一方、二重丸の付されていないサブフィールドではアドレス放電（選択書込放電）を生起させないので、このサブフィールドのサスティン行程では画素セルＰＣは消灯状態となる。従って、例えば図２１に示される第１駆動パターンによれば、ＳＦ１〜ＳＦ（Ｎ）を通して画素セルＰＣが一切発光しないので、最低輝度となる黒表示が表現される。又、第３駆動パターンによれば、ＳＦ１及びＳＦ２各々のサスティン行程のでみ画素セルＰＣが発光するので、ＳＦ１のサスティン行程に割り当てられている発光回数と、ＳＦ２のサスティン行程に割り当てられている発光回数との合計回数に対応した中間輝度が表現される。
【００５６】
又、図２２は、選択消去アドレス法を採用してＰＤＰ５０を駆動する際における１フィールド（フレーム）での駆動パターンを示す図である。図２２に示すように、かかる駆動パターンは、最低輝度に対応した第１駆動パターン〜最高輝度に対応した第（Ｎ＋１）駆動パターンまでの（Ｎ＋１）種類の駆動パターンからなる。尚、図２２に示される黒丸は、そのサブフィールドのアドレス行程（Ｗ_ＯＤＤ、Ｗ_{ＥＶ Ｅ}）においてアドレス放電（選択消去放電）を生起させて制御放電セルＣ２内に形成されていた壁電荷を消滅させて画素セルＰＣを消灯状態にすることを示す。一方、白丸は、このサブフィールドのサスティン行程において画素セルＰＣを繰り返し発光させることを示す。従って、例えば図２１に示される第１駆動パターンによれば、ＳＦ１〜ＳＦ（Ｎ）を通して画素セルＰＣが一切発光しないので、最低輝度となる黒表示が表現される。又、第３駆動パターンによれば、ＳＦ１及びＳＦ２各々のサスティン行程のでみ画素セルＰＣが発光するので、ＳＦ１のサスティン行程に割り当てられている発光回数と、ＳＦ２のサスティン行程に割り当てられている発光回数との合計回数に対応した中間輝度が表現される。駆動制御回路５６は、図２１又は図２２に示されるが如き（Ｎ＋１）種類の駆動パターンの内から、入力映像信号によって表される輝度レベルに応じた１つを選択して実行する。つまり、図２１又は図２２に示されるが如き駆動状態となるように、入力映像信号に応じて上記画素駆動データビットＤＢ１〜ＤＢ（Ｎ）を生成してアドレスドライバ５５に供給するのである。かかる駆動により、入力映像信号によって表される輝度レベルを（Ｎ＋１）階調の中間輝度で表現することが可能になる。
【００５７】
尚、上記実施例においては、Ｎ個のサブフィールドによって表される２^Ｎ通りの駆動パターンの内から図２１又は図２２に示す如き（Ｎ＋１）種類の駆動パターンのみを用いてＰＤＰ５０を（Ｎ＋１）階調階調する場合について説明したが、２^Ｎ階調駆動する際にも同様に適用可能である。
図２３は、選択消去アドレス法を採用してＰＤＰ５０を２^Ｎ階調駆動する際における発光駆動シーケンスを示す図である。
【００５８】
図２３に示される発光駆動シーケンスでは、各サブフィールド内において、奇数行リセット行程Ｒ_ＯＤＤ’、奇数行アドレス行程Ｗ_ＯＤＤ’、偶数行リセット行程Ｒ_ＥＶＥ’、偶数行アドレス行程Ｗ_ＥＶＥ’、プライミング行程Ｐ’、サスティン行程Ｉ’、壁電荷移動行程Ｔ、及び消去行程Ｅ’を順次実行する。尚、各行程内においてＰＤＰ５０に印加される各種駆動パルスと、その印加タイミングは図１５に示されるものと同一である。尚、選択書込アドレス法を採用してＰＤＰ５０を２^Ｎ階調駆動する際には、先頭のサブフィールドＳＦ１においてのみで、奇数行リセット行程Ｒ_ＯＤＤ及び偶数行リセット行程Ｒ_ＥＶＥを実行する。
【００５９】
【発明の効果】
以上の如く、本発明においては、表示パネル内の単位発光領域（画素セルＰＣ）を第１放電セル（表示放電セルＣ１）及び光吸収層を備えた第２放電セル（制御放電セルＣ２）にて構築している。そして、表示画像を司る発光を担うサスティン放電を上記第１放電セルにて生起させる一方、表示画像には関与しない発光を伴う各種制御放電を上記第２放電セルにて生起させるようにしている。
【００６０】
よって、本発明によれば、リセット放電及びアドレス放電の如き制御放電に伴う放電光がパネル表示面に現れることは無いので、表示画像のコントラスト、特に、全体的に暗い場面に対応した画像を表示させている際の暗コントラストを向上させることが可能になる。
【図面の簡単な説明】
【図１】従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
【図２】図１に示されるＶ−Ｖ線上での断面を示す図である。
【図３】図１に示されるＷ−Ｗ線上での断面を示す図である。
【図４】１サブフィールド内においてプラズマディスプレイパネルに印加される各種駆動パルスとその印加タイミングを示す図である。
【図５】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図６】図５に示されるプラズマディスプレイ装置に搭載されているＰＤＰ５０の表示面側からＰＤＰ５０を眺めた平面図である。
【図７】図６に示されるＶ−Ｖ線上での断面を示す図である。
【図８】ＰＤＰ５０の表示面の斜め上方向からＰＤＰ５０を眺め図である。
【図９】選択書込アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図１０】図９に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１１】図９に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１２】選択書込アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの他の一例を示す図である。
【図１３】選択書込アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの更に他の一例を示す図である。
【図１４】選択消去アドレス法を採用してＰＤＰ５０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図１５】図１４に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１６】図１４に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１７】図９に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図１８】図９に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図１９】図１４に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図２０】図１４に示す発光駆動シーケンスに従ってサブフィールドＳＦ２以降の各サブフィールドにおいてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図２１】選択書込アドレス法を採用してＰＤＰ５０を（Ｎ＋１）階調駆動する際における各フィールド内での駆動パターンの一例を示す図である。
【図２２】選択消去アドレス法を採用してＰＤＰ５０を（Ｎ＋１）階調駆動する際における各フィールド内での駆動パターンの一例を示す図である。
【図２３】ＰＤＰ５０を２^Ｎ階調駆動する際に用いられる発光駆動シーケンスの一例を示す図である。
【符号の説明】
５０　ＰＤＰ
５１　奇数Ｘ電極ドライバ
５２　偶数Ｘ電極ドライバ
５３　奇数Ｙ電極ドライバ
５４　偶数Ｙ電極ドライバ
５５　アドレスドライバ
５６　駆動制御回路
Ｃ１　表示放電セル
Ｃ２　制御放電セル
ＰＣ　画素セル

Claims (20)

1. 入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、
   放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に第１放電セル及び光吸収層が設けられている第２放電セルからなる単位発光領域が形成されている表示パネルと、
   前記行電極対各々の一方の行電極に順次、走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス手段と、
   前記行電極対の各々にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン手段と、を含むことを特徴とする表示装置。
2. 前記アドレス手段は、前記アドレス放電が生起された後に前記行電極対の各々に交互にプライミングパルスを印加して前記アドレス放電の生起された前記第１放電セルのみをプライミング放電せしめることにより前記第１放電セル内に形成されている壁電荷を前記第２放電セル内に移動させて前記第２放電セルを前記点灯セル状態にするプライミング手段を含むことを特徴とする請求項１記載の表示装置。
3. 前記単位発光領域各々の前記放電空間は隔壁によって互いに密封されていることを特徴とする讃求項１記載の表示装置。
4. 前記単位発光領域内における前記第１放電セル及び前記第２放電セル間は前記隔壁よりも高さが低い横壁によって仕切られており、前記横壁と前記前面基板との間に形成される隙間によって前記放電空間が連通していることを特徴とする請求項１記載の表示装置。
5. 前記第１放電セル内のみに放電によって発光する蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
6. 前記行電極対を構成する行電極各々は水平方向に伸張して形成されているバス電極と、前記バス電極上における前記列電極各々に対応した位置から他方の行電極側に向けて夫々突起して形成されている突起電極端とを備え、
   前記第１放電セルは前記行電極対を担う前記行電極各々の前記突起電極端を含み、
   前記第２放電セルは前記行電極対における一方の行電極の前記バス電極と、前記行電極対に隣接する前記行電極対における一方の行電極の前記バス電極とを含むことを特徴とする請求項１記載の表示装置。
7. 前記アドレス手段による前記アドレス放電に先立って前記行電極対の一方の行電極と隣接する行電極対の一方の行電極との間にリセットパルスを印加して第２放電セル内においてリセット放電を生起せしめるリセット手段を更に備えたことを特徴とする請求項１記載の表示装置。
8. 前記リセット手段は、奇数表示ラインに属する前記第２放電セルにおいて生起させる前記リセット放電と偶数表示ラインに属する前記第２放電セルにおいて生起させる前記リセット放電とを時間的に分離して実行することを特徴とする請求項７記載の表示装置。
9. 前記アドレス手段は、奇数表示ラインに属する前記第２放電セルにおいて生起させる前記アドレス放電と偶数表示ラインに属する前記第２放電セルにおいて生起させる前記アドレス放電とを時間的に分離して実行することを特徴とする請求項１記載の表示装置。
10. 前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間及び立下り区間でのレベル推移が緩やかな波形を有することを特徴とする請求項７記載の表示装置。
11. 前記サスティン手段による前記サスティン放電の終了後、前記行電極対の一方の行電極に第１消去パルスを印加すると共に前記行電極対の他方の行電極に第２消去パルスを印加することにより前記第１放電セル及び前記第２放電セル内において消去放電を生じせしめる消去手段を更に有することを特徴とする請求項１記載の表示装置。
12. 前記サスティン手段による前記サスティン放電の終了後、前記行電極対の一方の行電極に壁電荷移動パルスを印加して放電させることにより、壁電荷の形成されている前記第１放電セルから前記第２放電セル内に前記壁電荷を移動させて前記第２放電セルを前記点灯セル状態に設定する壁電荷移動手段と、
    前記壁電荷移動手段による壁電荷の移動動作後、前記行電極対を担う行電極各々に消去パルスを印加することにより前記第１放電セル内においてのみで消去放電を生起せしめる消去手段と、を更に備えたことを特徴とする請求項１記載の表示装置。
13. 放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に第１放電セル及び光吸収層が設けられている第２放電セルからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動方法であって、
    前記行電極対各々の一方の行電極に順次、走査パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを１表示ライン分ずつ順次前記列電極各々に印加して前記第２放電セル内において選択的にアドレス放電を生起せしめることにより前記第１放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、
    前記行電極対の各々にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン行程と、を含むことを特徴とする表示パネルの駆動方法。
14. 前記アドレス行程は、前記アドレス放電が生起された後に前記行電極対の各々に交互にプライミングパルスを印加して前記アドレス放電の生起された前記第１放電セルのみをプライミング放電せしめることにより前記第１放電セル内に形成されている壁電荷を前記第２放電セル内に移動させて前記第２放電セルを前記点灯セル状態にするプライミング行程を含むことを特徴とする請求項１３記載の表示パネルの駆動方法。
15. 前記アドレス行程に先立って前記行電極対の一方の行電極と隣接する行電極対の一方の行電極にリセットパルスを印加することにより前記第２放電セル内においてリセット放電を生起せしめるリセット行程を備えたことを特徴とする請求項１３記載の表示パネルの駆動方法。
16. 前記リセット行程は、奇数表示ラインに属する前記第２放電セル各々に対して前記リセット放電を生起せしめる奇数リセット行程と、偶数表示ラインに属する前記第２放電セル各々に対して前記リセット放電を生起せしめる偶数リセット行程と、からなることを特徴とする請求項１３記載の表示パネルの駆動方法。
17. 前記アドレス行程は、奇数表示ラインに属する前記第２放電セル各々に対して前記アドレス放電を生起せしめる奇数アドレス行程と、偶数表示ラインに属する前記第２放電セル各々に対して前記アドレス放電を生起せしめる偶数アドレス行程と、からなることを特徴とする請求項１３記載の表示パネルの駆動方法。
18. 前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間及び立下り区間でのレベル推移が緩やかな波形を有することを特徴とする請求項１３記載の表示パネルの駆動方法。
19. 前記サスティン行程の終了後に、前記行電極対の一方の行電極に第１消去パルスを印加すると共に前記行電極対の他方の行電極に第２消去パルスを印加することにより前記第１放電セル及び前記第２放電セル内において消去放電を生じせしめる消去行程を更に含むことを特徴とする請求項１３記載の表示パネルの駆動方法。
20. 前記サスティン行程の終了後に、前記行電極対の一方の行電極に壁電荷移動パルスを印加して放電させることにより壁電荷の形成されている前記第１放電セルから前記第２放電セル内に前記壁電荷を移動させて前記第２放電セルを前記点灯セル状態に設定する壁電荷移動行程と、
    前記行電極対を担う行電極各々に消去パルスを印加することにより前記第１放電セル内においてのみで消去放電を生起せしめる消去行程と、を更に含むことを特徴とする請求項１３記載の表示パネルの駆動方法。

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