JP2003520407A - 多ランプ動作用の電力帰還力率修正方式 - Google Patents

多ランプ動作用の電力帰還力率修正方式

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JP2003520407A JP2001553347A JP2001553347A JP2003520407A JP 2003520407 A JP2003520407 A JP 2003520407A JP 2001553347 A JP2001553347 A JP 2001553347A JP 2001553347 A JP2001553347 A JP 2001553347A JP 2003520407 A JP2003520407 A JP 2003520407A
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Abstract

(57)【要約】 単一ランプまたは多ランプの並列動作用の安定化回路に関するものであり、共振インダクタ電流及び出力電圧の振幅が定常状態でほぼ一定になるように、各ランプでの状態を制御することができる。本発明の回路は、ＤＣ蓄積キャパシタの半ブリッジと、ＤＣ阻止キャパシタと、オンとオフを交互にスイッチして50％のデューティ比を有するパワートランジスタと、共振インダクタ及び１個以上の共振キャパシタを有する共振変換器とから構成される。本発明の回路はさらに、二重径路型の電力帰還方式用のガルバーニ絶縁を提供する出力変圧器から構成される。この出力変圧器の出力磁化インダクタンスは、電力帰還回路を最適化するために利用し、そしてＬＬＣ共振タンクの一部分として利用し、この出力磁化インダクタンスは半ブリッジ回路の共振インダクタの直後に挿入する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は電力帰還回路に関するものである。本発明は特に、多ランプの並列動
作用の二重径路型の電力帰還方式回路に関するものである。
【０００２】 （発明の背景） 慣例の電磁コンパクト蛍光灯（ＣＦＬ）の低い力率（ＰＦ）は、電圧と電流が
同相ではないこと、及び／または電流波形における高次高調波成分によるもので
ある。電子ＣＦＬ、並びに他のすべての電子装置における電子回路は高調波電流
を発生する。高調波電流はＰＦの低下と密接に関係し、他の装置への外乱となり
うる。さらに、電力系統網上の非常に高次の高調波歪みが変圧器の性能を低下さ
せて、結果的に変圧器を損傷しうる。
【０００３】 電子ＣＦＬは通常、0.5から0.6の間の力率を有するが、単にキャパシタで電流
を補償することはできない。その代わりに、ランプそのものの安定器内か、ある
いは電力網のどこかのいずれかにフィルタを導入しなければならない。国際電気
標準会議（ＩＥＣ）の基準を採用している国では、照明装置は0.96より良い力率
及び33％未満の全高調波歪み（ＴＨＤ）を有しなければならない。しかしＩＥＣ
の照明基準には、25Ｗ未満の定格電力を有する装置についての例外が設けられて
いる。
【０００４】 電力帰還原理にもとづく単一段の電子安定器が、米国特許第5,404,082号、発
明者A.F.Hernandez及びG.W.Bruning、発明の名称"High Frequency Inverter wit
h Power-line-controlled Frequency Modulation"、及び米国特許第5,410,221号
、発明者C.B.Mattas及びJ.R.Bergervoet、発明の名称"Lamp Ballast with Frequ
ency Modulated Lamp Frequency"を含む多数の特許に開示されている。これらの
特許に記載されている種類の安定器は、変調方式を電力変換プロセスに組み込む
ことによって、部品点数をより少なくしている。これらの特許は、適切に設計し
た電力帰還方式によって、低周波数の交流（ＡＣ）電圧源を、高周波数のＡＣ電
圧源に変換することについて記述している。これらの特許はさらに、出力電流の
波高率を許容可能なままにして、入力電流の高調波成分を国際電気標準（ＩＥＣ
）の基準内に制限することが可能な方法について記述している。トポロジ的には
、全ブリッジ整流器の出力とＤＣエレコキャップ（eleco cap）と間のノード（
節点）への電力帰還にもとづいて、単一段の力率修正を達成することができる。
【０００５】 今日まで、電力帰還方式のすべてが、調光付き及び調光なしの単一ランプ用及
び２個のランプの直列構成用に用いられている。こうしたクラスの応用では、調
光プロセス中に負荷電流が変化しうる場合でも、共振変換器のパラメータＬ及び
Ｃが固定であることを指摘することが重要である。このことは技術的には、尖鋭
度（Ｑ）は負荷と共に変化するが、回路の共振周波数は固定であることを意味し
ている。尖鋭度Ｑは共振周波数と帯域幅との比率として表現される。
【０００６】 図１に示す多ランプの動作回路１０では、ランプの独立動作（ＩＬＯ）の要求
のため、ランプＲlpの各々を安定キャパシタＣlpによって並列接続している。そ
してランプＲlpとキャパシタＣlpを変圧器Ｔ1に並列接続し、そして変圧器Ｔ1を
キャパシタＣ3に並列接続している。キャパシタＣ3を、ダイオードＤ1〜Ｄ4で表
わされる全ブリッジ整流器のダイオードＤ3、Ｄ4に並列接続し、ダイオードＤ1
、Ｄ2を共振インダクタＬ1に接続し、そして共振インダクタＬ1をダイオードＤ5 に接続している。さらにダイオードＤ5をトランジスタＱ2のドレイン端子に接続
し、トランジスタＱ2のソース端子をＰＮＰトランジスタＱ3のドレインに接続し
ている。トランジスタＱ1及びＱ2のゲートを共に、高電圧制御集積回路１２に接
続している。
【０００７】 抵抗Ｒ1の第１端子を、トランジスタＱ3のソース端子及びキャパシタＣ3、抵
抗Ｒ2、ダイオードＤ3及びＤ4の第１端子に接続している。さらに高電圧制御回
路１２を、トランジスタＱ3のソース端子と抵抗Ｒ1の第１端子との接続の中間点
、キャパシタＣ2、及びインダクタＬ2とキャパシタＣ3との接続の中間点に、別
個に接続している。キャパシタＣ2とインダクタＬ2とを直列に相互接続し、さら
にインダクタＬ2をキャパシタＣ3に接続している。
【０００８】 キャパシタＣ1は、その第１側をダイオードＤ5とトランジスタＱ2のドレイン
端子との間に接続し、そしてその第２側をダイオードＤ3、Ｄ4と抵抗Ｒ1との間
に接続している。トランジスタＱ1のドレイン端子を、インダクタＬ1とダイオー
ドＤ5との中間点に接続し、そしてトランジスタＱ1のソース端子を抵抗Ｒ2に接
続し、抵抗Ｒ2をダイオードＤ3、Ｄ4とキャパシタＣ1との中間点にも接続してい
る。力率制御装置１４を、インダクタＬ1、トランジスタＱ1のゲート、トランジ
スタＱ1のソース端子と抵抗Ｒ2との接続の中間点、及びダイオードＤ5とキャパ
シタＣ1との接続の中間点に接続している。
【０００９】 この構成では、共振キャパシタンスが負荷に強く依存する。この依存性を、０
個〜４個のランプの組合わせについて図２ａに示し、ここでは５本の別個の共振
周波数曲線が電圧／周波数の図上に描かれている。ここでは、0lampの曲線２０
がランプを接続していない場合を表わし、1lampの曲線２２がランプ１個を接続
した場合を表わし、2lampの曲線２４がランプ２個を接続した場合を表わし、3la
mpの曲線２６がランプ３個を接続した場合を表わし、最後に4lampの曲線２８が
ランプ４個を接続した場合を表わす。曲線２２、２４、２６及び２８の周波数ピ
ークはそれぞれ、9.554215×104、7.52929×104、6.503028×104、5.843909×10 4 である。
【００１０】 図２ｂに同じ共振周波数曲線を示し、これらは一次側の共振タンク入力の位相
／周波数の図上に描いてある。このグラフでは、ランプ０個の曲線３０が-90の
低位相点に達し、ランプ１個の曲線３２が-23.360583の低い位相点に達し、ラン
プ２個の曲線３４が-14.71952の低い位相点に達し、そしてランプ３個の曲線３
６が-5.566823の低い位相点に達している。曲線３８はランプ４個の場合である
。
【００１１】 従来より、力率修正回路の電力帰還は固定負荷の動作に限定されていた。負荷
が変動すると、入力ラインの力率及び電流のＴＨＤ性能が低下する。さらに過酷
な状況は、負荷が減少すると共にＤＣバス電圧が大幅に増加するということであ
る。通常、こうしたＤＣバス電圧の過大化により、パワースイッチが実質的に余
裕を見て設計されていなければパワースイッチの損傷に至る。４ランプの安定回
路用の電力帰還回路の開発中に、この問題に遭遇している。
【００１２】 （発明の開示） これらの変動及び正弦波入力電圧という観点から、多ランプ動作用の電力帰還
方式にもとづく簡略化した単一段の電子安定化回路を持つことが有利である。
【００１３】 本発明の安定化回路は、単一あるいは多数のランプの並列動作用に設計したも
のであり、各ランプにおいて、出力電圧の振幅が定常状態でほぼ一定であるよう
に、ランプの状態を制御する。本発明は、ガルバーニ絶縁を提供しつつ、従来法
よりも少数の、高定格リップル電流のキャパシタを用いる。本発明の回路はさら
に、より小さいサイズの入力フィルタを用いることに加えて、従来法の回路方式
に必要な高速の逆回復ダイオードを、より少数用いる。
【００１４】 本発明の電力帰還回路が、可変の負荷条件の下で、かつＤＣバス電圧を非常に
過大化することなしに、多数のランプの組合わせと共に動作するために、共振タ
ンクを、以前から用いられているＬＣ型の代わりにＬＬＣ型で設計する。従って
回路のスイッチング周波数をランプ数の状態毎に変化させる。ランプ数の状態を
設定すると、回路はライン周波数の変動成分なしに選択した周波数で動作する。
【００１５】 本発明の回路は、ＤＣ蓄積キャパシタ、ＤＣ阻止（ブロック）キャパシタ、オ
ンとオフに交互にスイッチして50％のデューティ比を有するパワートランジスタ
の半ブリッジと、共振インダクタを有するＬＬＣ共振変換器と、出力変圧器と、
１個以上の有効な共振キャパシタとを具えている。この回路は、二重径路型の電
力帰還用のガルバーニ絶縁を提供する変圧器を具えている。この出力変圧器は、
電力帰還回路の最適化に利用する磁化インダクタンスを提供し、そして半ブリッ
ジ回路の共振インダクタンス回路の直後に挿入する。
【００１６】 さらに本発明の回路は、入力電流を低ＴＨＤの正弦波形に近くするインダクタ
及びキャパシタを有する入力ラインフィルタと、複数のダイオードから構成され
る電流整流器と、複数の高速逆回復ダイオードと、共振容量に寄与し、かつ半ブ
リッジ回路に用いるキャパシタをより少なくできるようにする複数の安定化キャ
パシタとを具えている。
【００１７】 前述した本発明の目的及び利点は、以下に図面を参照して説明する好適な実施
例によって、当業者にとってより明らかになる。
【００１８】 （発明を実施するための最良の形態） 以下、本発明の実施例について図面を参照しながら説明する。各図面を通して
、類似の構成要素は同一参照番号で表わす。 図３に本発明の安定化回路４０を示す。回路４０の入力端子４４を共振インダ
クタＬ1に接続して、インダクタＬ1を、ダイオードＤ1〜Ｄ4で表わされる全ブリ
ッジ整流器のダイオードＤ1とＤ4の間に接続する。キャパシタＣ1を、共振イン
ダクタＬ1と、このインダクタをダイオードＤ3及びＤ1に接続した箇所との間に
接続して、さらに入力端子４５に接続する。入力端子４５はさらに、ダイオード
Ｄ2とＤ4の間に接続する。ダイオードＤ1、Ｄ2をダイオードＤ5に接続し、ダイ
オードＤ5をダイオードＤ6に接続する。そしてダイオードＤ6をキャパシタＣ10
に接続し、キャパシタＣ10を共振シンク回路４２に接続する。
【００１９】 共振シンク回路は、一方の側をインダクタＬ2に接続した変圧器Ｔ1を具え、そ
してインダクタＬ2をキャパシタＣ3に接続して、キャパシタＣ3をトランジスタ
Ｑ2に接続する。キャパシタＣ2の一方の側をダイオードＤ5とＤ6の間に接続して
、他方の側を変圧器Ｔ1とインダクタＬ2の間に接続する。トランジスタＱ1の一
方の側をダイオードＤ6とキャパシタＣ10の間に接続して、他方の側をキャパシ
タＣ3とトランジスタＱ2の間に接続する。キャパシタＣ8をダイオードＤ7の各端
子に接続する。多ランプユニット４６の各ランプＲlpを、キャパシタＣ4〜Ｃ7に
直列に接続する。最後に、接続変圧器Ｔ1の端子でダイオードＤ7に接続したもの
を、ダイオードＤ3、Ｄ4にも接続する。
【００２０】 単一ランプの応用に適応させた回路４０の簡略化版を、図４に示して以下に説
明する。本発明の回路４０は、ガルバーニ絶縁を提供しつつ、図５に示す従来法
の回路よりも少数の、高定格リップル電流のキャパシタを用いる。入力変圧器の
磁化インダクタンスが、１つの共振インダクタに寄与する。こうすることによっ
て、Ｌ2（図３）以外の追加的な共振インダクタが必要でなくなる。適切に設計
したＬＬＣ型の共振タンクで、従来法の回路１７では用いなければならなかった
Ｃy1（図５）を用いずに、ランプ電流の波高率が改善される。ランプの安定化キ
ャパシタＣ1は共振キャパシタの一部分としても作用しうるので、Ｃpを除くこと
もできる。さらに本発明の回路は、より小さいサイズの入力フィルタを用いるこ
とに加えて、例えば回路１６（図６）のような従来法の回路方式に必要な逆回復
ダイオード１８（図６）を、より少数用いる。本発明の回路は、４ランプの動作
のように多ランプの動作に使用可能であるということがより重要である。
【００２１】 上述した利点を達成するために、図３に示すように、インバータ回路４０はＬ
ＬＣ共振コンバータを有する半ブリッジを具えている。この半ブリッジは、２個
のパワー金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）Ｑ1、Ｑ2と
、ＤＣ蓄積キャパシタＣ10と、ＤＣ阻止キャパシタＣ3とを含む。共振インダク
タの１つはＬ2である。共振キャパシタは、キャパシタＣ2、Ｃ8、及び負荷を反
映した回路の等価容量を含む。ガルバーニ絶縁変圧器Ｔ1を共振インダクタＬ2と
ダイオードＤ7の間に配置して、適切な負荷整合を行う。
【００２２】 これに加えて、絶縁変圧器の磁化インダクタンスが、付加的インダクタンスと
共に共振タンクに寄与する。単一径路型の電力帰還方式と二重径路型の電力帰還
方式との相違は、各高周波数スイッチングサイクル（周期）において、ダイオー
ドＤ1、Ｄ4で表わす全ブリッジ整流器が、単一径路型の電力帰還方式については
１回、二重径路型の電力帰還方式については２回導通するという点である。同じ
電力送達容量については、二重径路型の電力帰還方式の方が共振タンク回路４２
での電流ストレスがより少ない。
【００２３】 各負荷の場合についての所定の動作条件の下で共振周波数を設定するように、
共振の構成要素を設計する。ＩＬＯを達成するために、電圧利得曲線が所定の要
求電圧レベルに達してこのレベルを超えるべきであり、多ランプユニット４６で
は、適切な制御によってこの電圧レベルをほぼ一定に保つことが好ましい。本発
明はさらに、逆回復ダイオードＤ5、Ｄ7を採用している。
【００２４】 図８ａに、低電力スイッチＱ2（図３）を駆動するために用いる電圧Ｖgs（図
３）の方形波曲線８０を示す。電力スイッチＱ1（図３）とＱ2（図３）を交互に
、50％のデューティ比でオン、オフすることによって、電圧Ｖs（図３）がピー
ク−ピーク振幅Ｖdcを有する。このような電圧が共振タンク回路４２（図３）を
励起して、ｉLr曲線８２で表わす入力電流ｉLr(t)１５が生じる。共振タンク回
路４２（図３）によって、点ｐにおける電圧Ｖp（図３）のＶp曲線８４、及び点
ｎ（図３）における電圧Ｖn（図３）のＶn曲線８６が、正弦波形に近くなる。さ
らに、複数のランプ、例えば１、２、３及び４の各々では、共振インダクタの電
流ｉLr(t)及び出力電圧Ｖo(t)（図３）の振幅が定常状態でほぼ一定になるよう
に、ランプの状態を制御することができる。
【００２５】 この状態では、本発明の回路の高周波数の動作は、図７ａに示す等価回路の構
成要素によって表わされる。この回路では、共振インダクタの電流を理想電流源
ＩLrとしてモデル化して、出力電圧を一次側に反映させて理想電圧源Ｖpnとして
モデル化している。さらに電流帰還回路７０は、２つの単純な電流帰還回路７２
及び７４（図７ｂ、７ｃ）に分解することができる。入力ライン周波数に比べて
高周波の、第１の高周波回路７２（図７ｂ）では、電圧源Ｖpnが充電キャパシタ
Ｃ2を介して点ｍの電圧を調整する。この調整によって、入力電流ｉin(t)（図７
ｂ）は、曲線８８（図８ｂ）で表わすような正弦波形になる。
【００２６】 第２の回路７４（図７c）では、電流源ＩLr１５がキャパシタＣ8を充電／放電
し、これに応じて入力電流を供給する。なお重要なこととして、信号Ｖpn(t)と
ＩLr(t)との間には位相差がある。この位相差によって、整流回路Ｄ1、Ｄ4が電
流を２回導通することができるようになって、回路７０が二重径路型の電力帰還
回路になる。各周波数サイクルにおいて、二重径路型の電力帰還回路７０が、入
力ラインに２個の小電流パルスを発生する。これらの小パルスの包絡線は擬似正
弦波形に従う。例えばインダクタＬ1及びキャパシタＣ1のような適切な入力ライ
ンのフィルタを用いることによって、入力電流が曲線８８（図８ｂ）で表わすよ
うな低ＴＨＤの正弦波形に近くなる。
【００２７】 図８〜図１１に、回路４０（図３）中の異なる点における電圧を表わす高周波
数のオシロスコープ波形曲線を示す。特に図８ａ、図９ａ、図１０ａ及び図１１
ａにそれぞれ、１個、２個、３個、及び４個のランプ構成についての次の波形曲
線を示す： スイッチＱ2（図３）に対するＶgs2(t)を示す駆動波形曲線８０； 電流ｉLr(t)（図３）に対する共振インダクタ電流曲線８２； 点ｐ１６（図３）における電圧Ｖp(t)に対する電圧波形曲線８４； 点ｎ（図３）における電圧Ｖn(t)に対する電圧波形曲線８６。 同様に、図８ｂ、図９ｂ、図１０ｂ及び図１１ｂにそれぞれ、１個、２個、３
個、及び４個のランプ構成についての、入力ライン電流Ｉin（図３）に対する波
形曲線８８；出力ランプ電流Ｉlamp（図３）に対する波形曲線９０；入力電圧Ｖ in （図３）に対する波形曲線９２；及び電圧Ｖdcに対する波形曲線９４を示す。
【００２８】 さらに説明すれば、図４を参照して、本発明の実施例である特定の簡略化回路
５０について、次の機能的記述を考える。Ｒ1及びＣ1の値を変化させることによ
って、４個のランプすべての負荷状態を説明することができる。例えば、Ｒ1及
びＣ1が１個のランプ及びこれに関連する安定器の等価インピーダンスを表わす
ならば、ｎ個のランプについては等価インピーダンスがＲ1/ｎになり、等価な直
列安定化容量がｎＣ1になる。
【００２９】 入力ライン電圧Ｖinは整流した正弦波形である。例えば60Hzのライン周波数は
、例えば43kHzの回路のスイッチング周波数よりもずっと低いので、高周波数サ
イクルでは入力ライン電圧Ｖinが一定であるものと仮定することができる。さら
にＣ10の容量が大きいため、ＤＣバス電圧のリップルは無視することができる。
以上の仮定により、高周波数スイッチングサイクルにおいては、８つの等価なト
ポロジ段階を識別することができる。
【００３０】 図１２に、時間区間[ｔj,ｔ(j+1)]、ｊ＝０,...,７に対応する８つの等価なト
ポロジ段階を有する回路５０のスイッチング波形を示す。これらの等価なトポロ
ジ段階について図１３ａ〜図１３ｈを参照しながら以下に説明する。図１３ａに
、第１時間区間[ｔ0,ｔ1]中の等価回路を示す。ｔ0から始まり、ダイオードＤ5
及びＤ6が、それぞれグラフ１２２及び１２４（図１２）に示す電流Ｉd5及びＩd 6 を導通させるが、ダイオードＤ7（図４）がオフ状態なのでキャパシタＣ10には
充電電流が到達しない。その上、キャパシタＣ8（図４）がさらに充電されない
ようになる。この時間区間中には、ライン電圧源ＶinがループII１００経由で負
荷に直接電力を送達するが、共振タンク回路４２はループI１０２内での自転モ
ードで動作する。キャパシタＣ2内の電流は、グラフ１２８（図１２）に示すル
ープI１０２内の共振タンク４２電流ｉLと、グラフ１２２（図１２）に示すルー
プII１００内の入力ライン電流ｉD5との差分となる。
【００３１】 図１３ｂに示すように、時間区間[ｔ1,ｔ2]中には、電流ｉLがまだループI１
０２で示す電流方向で自転状態であるが、ＭＯＳＦＥＴＱ1がオフ状態１２０（
図１２ａ）になって、電流がＭＯＳＦＥＴＱ2に送達される。なおＭＯＳＦＥＴ
Ｑ2は、ゼロ電圧のスイッチングでオン状態にすることができる。ループI１０４
経由でＤＣバルクキャパシタＣ10を充電することにより、グラフ１２８（図１２
）に示す共振インダクタＬ2の電流ｉLが次第にゼロまで減衰する。ゼロ点に達す
ると、ダイオードＤ6が自ずとオフ状態１２４（図１２）になって第２時間区間[
ｔ1,ｔ2]が終了する。
【００３２】 図１３ｃに示すように、第３時間区間[ｔ2,ｔ3]中には、ダイオードＤ6のスイ
ッチングオフに続いて、グラフ１２８（図１２）に示すように、ループI１０６
で示す共振インダクタ電流ｉLが方向を反転して、キャパシタＣ8の放電と共に増
加する。この時間区間中にはキャパシタＣ8がさらに放電すると共に、グラフ１
４０（図１２）に示す電圧Ｖpが連続的に低下する。この低下に追随してキャパ
シタＣ2が連続的に充電され、この間にライン電圧源Ｖinが負荷に電力を直接送
達する。
【００３３】 図１３ｄに示すように、キャパシタＣ8の端子間電圧Ｖnが０に低下（図１２の
１３８）した後に、ダイオードＤ7が電流を導通させ始める。この第４時間区間[
ｔ3,ｔ4]中には、グラフ１２８（図１２）に示すループI１０８内の共振タンク
４２の電流ＩLが、インダクタＬ2、キャパシタＣ8（図４）、キャパシタＣ1、及
び抵抗Ｒ1、出力変圧器の巻数比ｎ及び磁化インダクタンスＬmによって決まるグ
ラフ１３０（図１２）に示す共振周波数と共にさらに増加する。その間に、ダイ
オードＤ5の電流がそのピーク値から減少し始める、というのは、グラフ１４０
（図１２）に示す電圧Ｖpが０未満に降下して負の振動に入るからである。
【００３４】 図１３ｅに共振タンク電流ＩLを示し、これは第５時間区間[ｔ4,ｔ5]中にルー
プI１１０を流れる。時刻ｔ4でＭＯＳＦＥＴＱ2がスイッチオフされる。この時
間区間中には、グラフ１２０（図１２ａ）に示すようにＭＯＳＦＥＴＱ1がオン
状態になり、これはゼロ電圧スイッチング（ＺＶＳ）で達成することができる。
時刻がｔ5に達すると、グラフ１４０（図１２ｂ）に示す電圧Ｖpが最小値に達し
て、グラフ１２２（図１２ａ）に示す入力電流ＩD5が０に近づく。Ｃ2が充電ま
たは放電されないので、グラフ１４０（図１２ｂ）に示す電圧Ｖpが上昇すると
共に、これに対応してグラフ１３２（図１２ｂ）に示す電圧Ｖmが上昇する。同
時に、図１３ｆに示すように、第６時間区間[ｔ5,ｔ6]中には、グラフ１２８（
図１２ａ）に示す共振インダクタの電流ＩLが０に低下して、ダイオードＤ７が
導通を停止する。
【００３５】 図１３ｇに示すように、第７時間区間[ｔ6,ｔ7]中には、グラフ１３２（図１
２ｂ）に示す電圧Ｖmが電圧Ｖdcより大きくなると、グラフ１２４（図１２ａ）
に示すように、ダイオードＤ6が電流を導通させ始める。その瞬間にダイオード
Ｄ7がオン状態になって、電圧ＶmがループI１１２経由でキャパシタＣ10を充電
するようになる。同時にキャパシタＣ2が放電を始めて、キャパシタＣ2に蓄積さ
れたエネルギを共振インダクタ電流ｉL、即ち電磁エネルギに変換する。そして
グラフ１２８（図１２ａ）に示す電流ｉLが０から次第に立ち上がる。
【００３６】 図１３ｈに示すように、第８時間区間[ｔ7,ｔ8]中には、キャパシタＣ2がルー
プII１１４経由で放電する間に、キャパシタＣ8がＤＣバスキャパシタＣ10を有
するループI１１２経由で充電され始めて、負荷分岐を通る充電電流が供給され
る。結果として、グラフ１４０（図１２ｂ）に示す電圧Ｖpが増加して、グラフ
１３２（図１２ｂ）に示す電圧ＶmがＶdcよりも大きく保たれる。
【００３７】 正弦波の入力ライン電圧の動作点毎に等価回路５０（図４）が成り立つが、図
１２ａ、図１２ｂ中の波形及び図１３ａ〜図１３ｈ中の動作時間区間は１つの代
表的な動作点について示したものであり、これは入力ラインのピーク電圧の約80
％でありうる。他の動作点では、各時間区間の持続時間及び時間区間数さえも変
化しうるが、回路の動作原理は同じままである。ｔ0からｔ8までの各高周波数ス
イッチングサイクル中には、回路が２つの電流パルスをラインから取り出す２つ
の時間区間[ｔ0,ｔ2]及び[ｔ2,ｔ5]が存在する。これらのパルスのピーク値は、
単一径路型電力帰還方式の単一パルスの場合に比べて低い。結果として、共振タ
ンク電流がより小さくなり、これに関連する損失もより少なくなる。
【００３８】 本発明は、特に好適な実施例に関連して記述してきたが、本発明の範疇を逸脱
することなく、本発明の形態及び詳細部に、上述した変形及び他の変形を加えう
ることは当業者にとって明らかであり、本発明の範囲は請求項によってのみ限定
される。
【図面の簡単な説明】
【図１】 従来法の安定化キャパシタによる多数のランプの並列接続を図式的に
表現した図であり、共振キャパシタンスが負荷に強く依存する。
【図２】 図２ａは０個〜４個のランプの組合わせ毎の電圧／周波数の依存性を
示す図であり、図２ｂは０個〜４個のランプについての、一次側の共振タンク入
力の位相／周波数の依存性を示す図である。
【図３】 本発明の安定化回路を図式的に表現した図である。
【図４】 本発明の安定化回路の簡略化版を負荷の等価回路に適応させたものを
図式的に表現した図である。
【図５】 従来法の回路を単一ランプの応用に適応させたものを図式的に示す図
である。
【図６】 他の従来法の回路を単一ランプの応用に適応させたものを図式的に示
す図である。
【図７】 図７ａ、図７ｂ及び図７cの各々は、本発明の等価回路を図式的に表
現した図であり、共振インダクタ電流及び出力電圧の振幅が定常状態でほぼ一定
である。
【図８】 本発明の回路についての、１個、２個、３個及び４個のランプに関す
る、入力及び出力の電圧／周波数の依存性を示すオシロスコープ波形である。
【図９】 本発明の回路についての、１個、２個、３個及び４個のランプに関
する、入力及び出力の電圧／周波数の依存性を示すオシロスコープ波形である。
【図１０】 本発明の回路についての、１個、２個、３個及び４個のランプに関
する、入力及び出力の電圧／周波数の依存性を示すオシロスコープ波形である。
【図１１】 本発明の回路についての、１個、２個、３個及び４個のランプに関
する、入力及び出力の電圧／周波数の依存性を示すオシロスコープ波形である。
【図１２】 図４に示す本発明の回路の、図１３ａ〜図１３ｈで表わす８つの時
間区間の、一組のスイッチング波形を示す電圧、電流／時間オシロスコープ波形
図である。
【図１３】 図１３ａ〜図１３ｈの各々は、本発明の等価回路を図式的に表現し
た図であり、共振インダクタ電流及び出力電圧の振幅が、時間区間に応じて変化
する。
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Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２個のランプを並列動作させるための回路であり、 低周波のＡＣ電圧を供給する供給電圧源に接続するための入力端子と、 前記入力端子に結合され、前記低周波のＡＣ電圧を整流するための整流手段と
    、 前記整流手段の出力端子に結合したバッファキャパシタ手段と、 前記バッファキャパシタ手段に結合され、少なくとも１個のスイッチング素子
    を設けた、高周波のランプ電流を発生するための共振インバータと、 前記スイッチング素子の制御電極に接続され、前記スイッチング素子を交互に
    導通及び非導通にするための制御回路と、 前記スイッチング素子に結合され、共振インダクタ及び共振キャパシタを具え
    た負荷回路と、 前記高周波ランプ電流の各周期内の時間区間中に、前記供給電圧源から電流を
    取り出す電力帰還手段と を具えた回路において、 前記負荷回路がさらに、磁化インダクタンスを有し、かつ一次巻線及び二次巻
    線を具えた変圧器を具え、前記二次巻線を、各々がランプ接続用の端子及びラン
    プキャパシタから構成される少なくとも２個の直列配置で分路したことを特徴と
    する回路。
  2. 【請求項２】 前記共振インバータが、２個のスイッチング素子から構成される
    半ブリッジ回路であることを特徴とする請求項１に記載の回路。
  3. 【請求項３】 前記負荷回路が、前記スイッチング素子のうちの１つを分路し、
    かつ前記共振インダクタ、前記共振キャパシタ、及び前記変圧器の一次巻線から
    構成される直列配置を具えていることを特徴とする請求項２に記載の回路。
  4. 【請求項４】 前記電力帰還手段が、前記整流器の第１出力端子と前記バッファ
    キャパシタ手段との間に結合した第１単方向素子と、前記整流器の前記第１出力
    端子と前記第１単方向素子との間の第１端子を、前記負荷回路内の第２端子に接
    続する第１回路部分とを具えていることを特徴とする請求項１、２または３のい
    ずれかに記載の回路。
  5. 【請求項５】 前記第１回路部分が、第１電力帰還キャパシタで構成されること
    を特徴とする請求項４に記載の回路。
  6. 【請求項６】 前記電力帰還手段が、前記整流器の前記第１出力端子と前記第１
    端子との間に結合した第２単方向素子を具えていることを特徴とする請求項４ま
    たは５のいずれかに記載の回路。
  7. 【請求項７】 前記電力帰還手段が、前記スイッチング素子のうちの１つを分路
    する前記直列配置の一部分である第３単方向素子を具えていることを特徴とする
    請求項３または４のいずれかに記載の回路。
  8. 【請求項８】 前記第３単方向素子を、第２電力帰還キャパシタで構成される第
    ２回路部分によって分路したことを特徴とする請求項７に記載の回路。
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