JP2003518280A - 構成可能なプロセッサを設計するための自動プロセッサ生成システムおよび生成方法 - Google Patents

構成可能なプロセッサを設計するための自動プロセッサ生成システムおよび生成方法

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Abstract

(57)【要約】 【課題】構成可能なプロセッサを設計するための自動プロセッサ生成システムおよび生成方法 【解決手段】 構成可能なＲＩＳＣプロセッサは、高性能固定および可変長符号化を有するユーザ定義の命令を実行する。新しい命令セットを規定する処理は、ユーザが新しい命令を付加し、迅速に評価し、複数の命令セットを保有し、容易に切り換えることができるツールによってサポートされる。標準化言語は、ターゲット命令セットの構成可能な定義、命令セットを実行するのに必要なハードウエアのＨＤＬ記述、および検証およびアプリケーション開発のための開発ツールを開発するために使用されるので、設計処理の高度の自動化を可能にする。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、マイクロプロセッサシステムに向けられ、より詳細には、本発明は
、このシステムのプロセッサは、特定のアプリケーションに対するプロセッサの
適性を改善するためにプロセッサの設計時点で構成され、機能強化される、１つ
あるいはそれ以上のプロセッサを含むアプリケーションソリューションの設計に
向けられる。本発明は、アプリケーション開発者がユーザ定義のプロセッサ状態
を操作し、アプリケーション実行時間およびプロセッササイクル時間までの拡張
の影響を直ちに評価する新しい命令を含む、既存の命令セットアーキテクチャま
での新しい命令のような命令拡張を迅速に開発できるシステムに向けられている
。
【０００２】 （背景技術） プロセッサは、従来は設計し、変更するのが困難であった。この理由で、プロ
セッサを含む大部分システムは、汎用使用のために一度設計され、検証され、次
に時間にわたる複数のアプリケーションによって使用されたプロセッサを使用す
る。それ自体、特定のアプリケーションに対するプロセッサの適性は常に理想的
でない。特定のアプリケーションのコードを有益に実行するためにプロセッサを
変更する（例えば、より速く実行する、より少ない電力を消費する、より少ない
コストを要する）ことはしばしば適切である。しかしながら、既存のプロセッサ
設計を変更する困難、したがって時間、コストおよびリスクさえ高く、これは一
般的には行われない。
【０００３】 従来のプロセッサを構成可能にする際の困難をより良く理解するために、この
プロセッサの開発を考察する。先ず第一に、命令セットアーキテクチャ（ＩＳＡ
）が開発される。これは、本来は１回行われ、多数のシステムによって１０年間
使用された対策である。例えば、インテルペンティウム（登録商標）プロセッサ
は、セットされたプロセッサの命令のレガシーを１９７０年代の中頃に導入され
た８００８マイクロプロセッサおよび８０８０マイクロプロセッサにまで溯るこ
とができる。この変遷において、所定のＩＳＡ設計基準に基づいて、ＩＳＡ命令
、シンタックス等が開発され、アセンブラ、デバッガ、コンパイラ等のようなこ
のＩＳＡのためのソフトウエア開発ツールが開発されている。次に、この特定の
ＩＳＡのためのシミュレータが開発され、様々なベンチマークは、ＩＳＡの効率
を評価するために実行され、ＩＳＡは評価の結果に従って改訂される。ある点で
は、ＩＳＡは申し分なく考察され、ＩＳＡ処理は、例えば、アセンブラ、デバッ
ガ、コンパイラ等を含む十分に開発されたＩＳＡ使用、ＩＳＡシミュレータ、Ｉ
ＳＡ検証スイートおよび開発スイートで終了する。
【０００４】 次に、プロセッサ設計は開始する。プロセッサは多数の年数の有用な寿命を有
することができ、この変遷もかなりたまに行われ、一般的には、プロセッサは１
回設計され、数年間いくつかのシステムによって使用される。ＩＳＡ、ＩＳＡの
検証スイートおよびシミュレータならびに様々なプロセッサ開発目標を与えられ
ると、プロセッサのマイクロアーキテクチャが、設計され、シミュレートされ、
改訂される。一旦マイクロアーキテクチャが完成されると、マイクロアーキテク
チャはハードウエア記述言語（ＨＤＬ）で実行され、マイクロアーキテクチャ検
証スイートが開発され、ＨＤＬインプリメンテーション（この後でより多く）を
検証するために使用される。次に、この点まで記載されるマニュアル処理とは著
しく違って、自動設計ツールは、ＨＤＬ記述に基づいて回路を統合し、回路の構
成要素を配置し、経路選択してもよい。したがって、このレイアウトは、チップ
領域使用およびタイミングを最適化するために改訂される。それとは別に、付加
マニュアル処理は、ＨＤＬ記述に基づいてフロアプランを形成し、ＨＤＬを回路
に変換し、それから回路を手動および自動の両方で検証し、レイアウトしてもよ
い。最後に、このレイアウトは、自動ツールを使用してこの回路に一致すること
が確実であることを検証され、この回路はレイアウトパラメータに従って検証さ
れる。
【０００５】 プロセッサ開発が完了した後、全システムは設計される。ＩＳＡおよびプロセ
ッサの設計とは違って、システム設計（現在プロセッサを含むチップの設計を含
んでもよい）は、全く一般的であり、システムは一般的には連続して設計される
。各システムは、特定のアプリケーションによって比較的短い時間（１年あるい
は２年）使用される。コスト、性能、電力および機能性のような所定のシステム
目的、予め存在しているプロセッサの仕様、チップファンドリ（通常プロセッサ
ベンダーと密接に結合されている）の仕様に基づいて、全システムアーキテクチ
ャは設計され、プロセッサは設計目的に合わせるように選択され、チップファン
ドリは、選択される（これはプロセッサ選択に密接に結合される）。
【０００６】 次に、選択プロセッサ、ＩＳＡおよびファンドリならびにシミュレーション、
検証および予め開発された開発ツール（ならびに選択されたファンドリのための
標準セルライブラリ）が与えられると、システムのＨＤＬインプリメンテーショ
ンは設計され、検証スイートは、システムＨＤＬインプリメンテーションために
開発され、このインプリメンテーションが検証される。次に、システム開発は統
合され、回路板上に配置され、経路選択され、レイアウトおよびタイミングは再
最適化される。最後に、この回路板は設計され、レイアウトされ、このチップは
製造され、この回路板は組み立てられる。
【０００７】 任意の所与のアプリケーションだけが特定の機能のセットを必要とし、アプリ
ケーションによって必要とされない機能を有するプロセッサは、非常に高価で、
より多くの電力を消費し、製造することはより困難であるために、従来のプロセ
ッサ設計に関する他の困難は、全アプリケーションをカバーするためにより多く
の機能を有する従来のプロセッサを単に設計することは適切でないという事実か
ら生じる。さらに、プロセッサが最初に設計される場合、アプリケーションの目
標の全てを知ることはできない。プロセッサ変更処理が自動化され、信頼性があ
るようにすることができる場合、アプリケーションソリューションを形成するシ
ステム設計者の能力は著しく高められる。
【０００８】 一例として、複雑なプロトコルを使用してチャネルを介してデータを送受信す
るように設計される装置を考察する。プロトコルは複雑であるために、処理は、
完全にハードワイヤドで、例えば、組合せ、ロジックで適度に行うことができな
く、その代わりにプログラマブルプロセッサはプロトコル処理のためにシステム
に導入される。プログラム可能性は、バグ固定も可能にし、後で命令メモリを新
しいソフトウエアでロードすることによって行われるプロトコルまでアップグレ
ードする。しかしながら、従来のプロセッサは、おそらくこの特定のアプリケー
ションのために設計されなかった（アプリケーションは、プロセッサが設計され
た場合、存在さえしなくてもよい）、実行する必要があり、付加プロセッサロジ
ックに対する１つあるいはわずかな命令で行うことができる、実行するのに多数
の命令を必要とする操作があり得る。
【０００９】 プロセッサは容易に機能強化できないために、多数のシステム設計者は、この
ように機能強化をしようと試みなくて、その代わりに、使用可能な汎用プロセッ
サで役に立たない純ソフトウエアソリューションを実行することを選択する。非
能率は、より遅くてもよいし、あるいはより多くの電力を必要としてもよいし、
あるいはより高価であってもよいソリューションを生じる（例えば、このソリュ
ーションは、十分な速度でプログラムを実行するためにより大きく、より強力な
プロセッサを必要とし得る）。他の設計者は、コプロセッサのようなアプリケー
ションのために設計する専用ハードウエアの処理要求のいくつかを提供するよう
に選択し、次にプログラムの様々な点で専用ハードウエアに対するプログラマコ
ードアップアクセスを有する。しかしながら、かなり大きな作業ユニットだけが
十分スピードアップできるので、専用ハードウエアを使用することによって保存
される時間は、データを専用ハードウエアへおよび専用ハードウエアから転送す
るのに必要とされる付加時間よりも大きいために、プロセッサとこのような専用
ハードウエアとの間でデータを転送する時間はシステムに対するこの方式のユー
ティリティを制限する。
【００１０】 通信チャネルアプリケーション例では、プロトコルは、暗号化、エラー訂正、
あるいは圧縮／伸長を必要としてもよい。この処理は、しばしばプロセッサのよ
り大きいワードよりもむしろ個別のビットで作動する。計算のための回路は、む
しろ普通であってもよいが、各ビットを抽出するプロセッサに対する要求は、逐
次各ビットを処理し、次にビット加算のかなりのオーバーヘッドを再パックする
。非常に特有な例として、表１に示された規則を使用するハフマン復号化を考察
する（同様な符号化はＭＰＥＧ圧縮規格で使用される）。値および長さの両方が
計算されねばならないので、長さのビットは、ストリームで復号化される次の要
素の始めを探すためにシフトオフできる。
【表１】
【００１１】 従来の命令セットのためのこれを符号化する多数の方法があるが、この方法の
全ては、行われる多数のテストがあるために、多数の命令を要し、組合せロジッ
クのための単一のゲート遅延とは著しく違って、各ソフトウエアインプリメンテ
ーションは複数のプロセッササイクルを要する。例えば、ＭＩＰＳ命令セットを
使用する有効な従来のインプリメンテーションは、６つの論理演算、６つの条件
付分岐、算術演算、および関連レジスタロードを必要とし得る。有利に設計され
た命令セットを使用して、符号化は、いっそうよいが、時間すなわち１つの論理
演算、６つの条件付分岐、算術演算および関連レジスタロードに関して高価であ
る。
【００１２】 プロセッサ資源に関して、これは非常に高価であるので、２５６エントリルッ
クアップテーブルは、一般的には一連のビット毎の比較として処理を符号化する
代わりに使用される。しかしながら、２５６エントリルックアップテーブルは、
著しいペースをとり、アクセスするのにはまた数サイクルであり得る。より長い
ハフマン符号化の場合、テーブルサイズは法外になり、より複雑で、遅いコード
をもたらす。
【００１３】 プロセッサの特有のアプリケーション要求を受け入れる問題の可能な解決策は
、命令セットおよびプロセッサの機能性を高め、この機能性をカストマイズする
ために容易に変更し、拡張できるアーキテクチャを有する構成可能なプロセッサ
を使用することにある。最も簡単な種類の構成可能性は２進選択である。すなわ
ち、機能が有るか無しかのいずれかである。例えば、プロセッサは浮動小数点ハ
ードウエアを有しているか有していないかのいずれかで提供されてもよい。
【００１４】 汎用性は、より細かい等級づけを有する構成選択によって改良されてもよい。
例えば、このプロセッサによって、システム設計者は、レジスタファイルのレジ
スタ数、メモリ幅、キャッシュサイズ、キャッシュ関連性等を指定できる。しか
しながら、これらのオプションは、システム設計者によってカスタム化可能性の
レベルになお達しない。例えば、上記のハフマン符号化例において、従来技術に
おいて公知でないけれども、システム設計者は、特有の命令を含み、例えば、 ｈｕｆｆ８ｔ１，ｔ０ を復号化を実行することを好んでもよい。 ここで、この結果の最上位の８ビットは復号化値であり、最下位の８ビットは長
さである。前述されたソフトウエアインプリメンテーションとは著しく違って、
ハフマン復号化の直接ハードウエアインプリメンテーションは全く簡単であり、
命令を復号化するロジックは、命令復号化をまさに相容れない組合せロジック機
能等に対して約３０のゲート、あるいは典型的なプロセッサのゲート総数の０．
１％未満を示し、専用プロセッサ命令によって単一サイクルで計算できるので、
汎用命令だけを使用することに関して４〜２０の改善率を示す。
【００１５】 構成可能なプロセッサ生成の従来の試みは、一般に２つのカテゴリーに属する
。すなわち、パラメータ化ハードウエア記述と併用されたロジック統合および抽
象マシン記述からのコンパイラおよびアセンブラの自動再ターゲットである。第
１のカテゴリーには、ＳｙｎｏｐｓｙｓＤＷ８０５１プロセッサ、ＡＲＭ／Ｓｙ
ｎｏｐｓｙｓＡＲＭ７−Ｓ、ＬｅｘｒａＬＸ−４０８０、ＡＲＣ構成可能ＲＩＳ
Ｃコアおよびある程度までＳｙｎｏｐｓｙｓ統合可能／構成可能なＰＣＩバスイ
ンタフェースのような統合可能なプロセッサハードウエア設計が属する。
【００１６】 上記の中で、ＳｙｎｏｐｓｙｓＤＷ８０５１は、既存のプロセッサアーキテク
チャの２進コンパチブルインプリメンテーション、少数の統合パラメータ、例え
ば、１２８あるいは２５６バイトの内部ＲＡＭ、パラメータｒｏｍ ａｄｄｒ ｓｉｚｅによって決定されたＲＯＭアドレス範囲、オプショナル内部タイマ、可
変数（０〜２）の直列ポート、および６個あるいは１３個のソースのいずれかを
サポートする割り込み装置を含んでいる。ＤＷ８０５１アーキテクチャは幾分変
更できるけれども、ＤＷ８０５１の命令セットアーキテクチャの変更は全然でき
ない。
【００１７】 ＡＲＭ／ＳｙｎｏｐｓｙｓＡＲＭ７−Ｓプロセッサは、既存のアーキテクチャ
およびマイクロアーキテクチャの２進コンパチブルインプリメンテーションを含
む。このプロセッサは、２つの構成可能なパラメータ、すなわち、高性能あるい
は低性能の乗算器およびデバッグおよび回路内エミュレーションロジックの包含
を有する。ＡＲＭ７−Ｓの命令セットアーキテクチャの変更は可能であるけれど
も、この変更は、既存の非構成可能なプロセッサインプリメンテーションのサブ
セットであるので、新しいソフトウエアは全然必要とされない。
【００１８】 ＬｅｘｒａＬＸ−４０８０プロセッサは、標準ＭＩＰＳアーキテクチャの構成
可能な変形を有し、命令セット拡張に対してソフトウエアサポートを全然有しな
い。このプロセッサのオプションは、特定用途用演算に対してＭＩＰＳ ＡＬＵ
操作符号の拡張を可能にするカスタムエンジンインタフェースと、レジスタソー
スおよびレジスタあるいは１６ビット幅即値ソースならびにディスティネーショ
ン信号およびをストール信号含む内部ハードウエアインタフェースと、簡単なメ
モリ管理装置オプションと、３ＭＩＰＳコプロセッサインタフェースと、キャッ
シュ、スクラッチパッドＲＡＭあるいはＲＯＭへのフレキシブルローカルメモリ
インタフェースと、周辺機能およびメモリをプロセッサ専用のローカルバスを接
続するバスコントローラと、構成可能な深さの書き込みバッファとを含んでいる
。
【００１９】 ＡＲＣ構成可能なＲＩＳＣコアは、ターゲット技術およびクロック速度に基づ
いたオンザフライゲート総数概算、命令キャッシュ構成、命令セット拡張、タイ
マオプション、スクラッチパッドメモリオプション、およびメモリコントローラ
オプションに対するユーザインタフェースと、メモリへのブロック移動を有する
ローカルスクラッチパッドＲＡＭ、専用レジスタ、最高１６の余分の条件付コー
ド選択、３２×３２ビットスコアボード乗算ブロック、単一サイクル３２ビット
バレルシフタ／ローテトブロック、正規化（第１のビットを探す）命令、結果の
（レジスタファイルでなく）コマンドバッファへの直接書き込み、１６ビットＭ
ＵＬ／ＭＡＣブロックおよび３６ビットアキュムレータ、および線形算術を使用
するローカルＳＲＡＭへのスライドポインタアクセスのような選択可能なオプシ
ョンを命令セットと、ＶＨＤＬソースコードの手動編集によって規定されたユー
ザ命令とを有する。ＡＲＣ設計は、命令セット記述言語を実行する機能を全然有
しもしないしまた構成プロセッサに特有のソフトウエアツールも生成しない。
【００２０】 Ｓｙｎｏｐｓｙｓ構成可能なＰＣＩインタフェースは、設置、構成および統合
の活動のためのＧＵＩあるいはコマンドラインインタフェースと、前以て必要な
ユーザ活動が各ステップで行われることの検査と、構成に基づいた選択設計ファ
イル（Ｖｅｒｉｌｏｇ対ＶＨＤＬ）の設置と、組合せ有効性の検査に対する構成
値のためのユーザのパラメータ設定およびプロンプトおよびＨＤＬソースコード
のユーザ更新およびＨＤＬソースファイルの無編集に対するＨＤＬ生成のような
選択構成と、Ｉ／Ｏパッド、技術に左右されない制約および統合スクリプト、パ
ッド挿入を選択するために技術ライブラリを解析し、技術専用パッドおよび技術
に左右されない式の技術に依存するスクリプトへの変換のためにプロンプトする
ユーザインタフェースのような統合機能とを含んでいる。構成可能なＰＣＩバス
インタフェースは、パラメータの一貫性の検査、構成に基づいた設置、ＨＤＬフ
ァイルの自動変更を実行するために重要である。
【００２１】 さらに、従来の統合技術は、ユーザ目的仕様に基づいて異なるマッピングを選
択し、マッピングが速度、電力、領域、目標構成要素に対して最適化することが
できる。この点で、従来技術では、全マッピング処理によってこの設計を行わな
いで、プロセッサをこれらの方法で再構成する効果のフィードバックを得ること
ができない。このようなフィードバックは、システム設計目的が達成されるまで
、プロセッサの更なる再構成を行うために使用できる。
【００２２】 構成可能なプロセッサ生成の分野の従来技術の研究の第２のカテゴリー、すな
わちコンパイラおよびアセンブラの自動目標は、大学の研究の恵まれている分野
を包含する。例えば、Ｈａｎｏｎｏらの「ＡＶＩＶ再目標可能なコード生成器の
命令選択、資源割当ておよびスケジューリング」（コード生成器の自動作成のた
めに使用される機械命令の表示）；Ｆａｕｔｈらの「ｎＭＬを使用する命令セッ
トプロセッサを述べる」；Ｒａｍｓｅｙらの「埋め込まれたシステムのためのツ
ールを形成するマシン記述」；Ａｈｏらの「ツリーマッチングおよびダイナミッ
クプログラミングを使用するコード生成」（各機械命令に関連した変換を組合わ
せるアルゴリズム、例えば、加算、ロード、ストア、ブランチ等、一連のプログ
ラム操作は、パターンマッチングのような方法を使用するある機械に左右されな
い中間形式によって示される；およびＣａｔｔｅｌｌの「コード生成器の形式化
および自動導出」（コンパイラ研究のために使用されるマシンアーキテクチャの
抽象記述）を参照せよ。
【００２３】 一旦プロセッサが設計されたとすると、プロセッサの作動が検証されねばなら
ない。すなわち、プロセッサは、通常、命令実行の１つのフェーズに適する各段
を有するパイプラインを使用して記憶プログラムから命令を実行する。したがっ
て、命令を変えるかあるいは加算するかもしくは構成を変えることはプロセッサ
ロジックの広範囲に及ぶ変化を必要とし得るので、複数のパイプライン段は各々
のこのような命令の適切な動作を実行できる。プロセッサの構成は、プロセッサ
が再検証されるべきであり、この検証が変更および加算に適応することを要求す
る。これは簡単な仕事ではない。プロセッサは、広範囲にわたる内部および制御
状態を有する複雑なロジック装置であり、制御およびデータならびにプログラム
の連結解析は検証を要求の厳しい技術にする。プロセッサ検証の困難に付け加え
ることは適切な検証ツールを開発する際の困難である。検証は従来技術で自動化
されないので、検証の汎用性、速度および信頼性はあまり最適でない。
【００２４】 さらに、一旦プロセッサが設計され、検証されると、プロセッサが容易にプロ
グラム化できない場合、プロセッサは特に役に立たない。プロセッサは、通常、
コンパイラ、アセンブラ、リンカ、デバッガ、シミュレータおよびプロフィーラ
を含む広範囲に及ぶソフトウエアツールを使ってプログラム化される。プロセッ
サが変わる場合、ソフトウエアツールもまた変更されねばならない。この命令が
コンパイルし、アセンブルし、シミュレートあるいはデバッグすることができな
い場合、命令を付加することは全然役に立たない。プロセッサ修正および機能強
化に関連するソフトウエア変更のコストは従来技術の汎用プロセッサ設計の主要
な障害であった。
【００２５】 したがって、従来のプロセッサ設計は、プロセッサが通常特定用途のために一
般的には設計あるいは変更されない困難のレベルのものであることが分かる。さ
らに、プロセッサが特定用途のために構成あるいは拡張できる場合、システム効
率のかなりの改善は可能であることが分かる。さらに、万一プロセッサ設計を改
良する際に電力消費、速度等のようなインプリメンテーション特性のフィードバ
ックを使用できる場合、設計処理の効率および有効性を高めることができる。さ
らに、従来技術では、一旦プロセッサが変更されると、多くの努力が変更後プロ
セッサの正確な動作を検証するために必要である。最後に、従来技術は限られた
プロセッサ構成可能性のために提供しているけれども、この技術は、構成プロセ
ッサと併用するために合わせられたソフトウエア開発ツールの生成のために提供
できない。
【００２６】 上記の基準に合うシステムは確かに従来技術に対する改善であるが、改善を行
うことができ、例えば、特殊レジスタに記憶された情報、すなわち得ることがで
きる命令の範囲を著しく制限するプロセッサ状態をアクセスあるいは変更、した
がって達成可能な性能改善量を制限する命令を有するプロセッサシステムに対す
る要求がある。
【００２７】 さらに、新しい特定用途用命令を発明することは、サイクル総数削減、付加ハ
ードウエア資源およびＣＰＵサイクル時間影響間の複雑なトレードオフを必要と
する。他の挑戦は、高性能マイクロプロセッサインプリメンテーションのしばし
ば扱いにくい詳細にアプリケーション開発者を従事させないで新しい命令に対す
る有効なハードウエアインプリメンテーションを得ることにある。
【００２８】 上記のシステムは、ユーザのアプリケーションに最適なプロセッサを設計する
融通性をユーザに与える。この問題をより十分に理解するために、多数のソフト
ウエア設計者のソフトウエアプリケーションの性能に合わせるように多数のソフ
トウエア設計者によって使用された典型的な方式を考察する。多数のソフトウエ
ア設計者は、一般的には、可能性のある改善のことを考え、この可能性のある改
善を用いるためにこの設計者のソフトウエアを変更し、この設計者のソフトウエ
アソースを再コンパイルし、この可能性のある改善を含む実行可能なアプリケー
ションを生成し、次にこの可能性のある改善を評価する。この評価の結果に応じ
て、多数のソフトウエア設計者はこの可能性ある改善を保持あるいは捨ててもよ
い。一般的には、全処理は２、３分だけで完了できる。これによって、ユーザは
、自由に実験し、アイディアを迅速に試用し、保持あるいは捨てることができる
。いくつかの場合、可能性のあるアイディアを厳密に評価することは複雑である
。ユーザは、非常に多様な状況でアイディアを試したいかもしれない。このよう
な場合、ユーザは、コンパイルされたアプリケーションの多数のバージョン、す
なわち一方の元のバージョンおよび可能性のある改善を含む他方のバージョンを
所有する。いくつかの場合、可能性のある改善は互いに影響し合うかもしれなく
、ユーザはアプリケーションの２つ以上のコピーを所有してもよく、各々のコピ
ーは異なるサブセットの可能性のある改善を使用する。多数のバージョンを保持
することによって、ユーザは異なる環境の下で異なるバージョンを繰り返して容
易にテストできる。
【００２９】 構成可能なプロセッサは、ソフトウエア開発者が従来のプロセッサのソフトウ
エアを解決する方法と同様にハードウエアおよびソフトウエアを共同で対話して
開発することを望む。カスタム命令を構成可能なプロセッサに付加するユーザの
場合を考察する。ユーザは、対話して可能性のある命令を自分のプロセッサに加
え、自分の特定のアプリケーションでこれらの命令をテストし、評価することを
望む。従来のシステムの場合、これは３つの理由のために困難である。
【００３０】 先ず第一に、可能性のある命令を提案した後、ユーザは、命令を利用できるコ
ンパイラおよびシミュレータを得る前に一時間あるいはそれ以上待たなければな
らない。
【００３１】 第二に、ユーザが多数の可能性のある命令で実験したい場合、ユーザは、各々
の命令に対してソフトウエア開発システムを形成し、保持しなければならない。
ソフトウエア開発システムは非常に大きくてもよい。多数のバージョンを保持す
ることは管理できなくなり得る。
【００３２】 最後に、ソフトウエア開発システムは全プロセッサのために構成される。これ
は、異なる技術者の中で開発処理を分離することを困難にする。２人の開発者が
特定のアプリケーションで作業する例を考察する。一方の開発者は、プロセッサ
のキャッシュ特性を決定する責任を負うべきであり、他方の開発者はカストマイ
ズされた命令を付加する責任を負うべきであり得る。２人の開発者の作業は関連
しているが、各作業は十分分離可能であるので、各開発者は隔離して自分の仕事
を作業できる。キャッシュ開発者は特定の構成を最初に提案し得る。他方の開発
者は、この構成で開始し、いくつかの命令を試用し、各可能性のある命令に対す
るソフトウエア開発システムを形成する。次に、キャッシュ開発者は提案された
キャッシュ構成を変更する。開発者の構成の各々は最初のキャッシュ構成をとる
ので、他方の開発者は開発者の構成の中のあらゆる構成を再形成しなければなら
ない。プロジェクトで作業する多数の開発者に関して、異なる構成を編成するこ
とは直ぐに管理できないことになり得る。
【００３３】 （発明の簡単な概要） 本発明は、従来技術のこれらの問題を解決し、プロセッサのハードウエアイン
プリメンテーションの記述および同じ構成仕様からプロセッサをプログラミング
するソフトウエア開発ツールのセットの両方を生成することによってプロセッサ
を自動的に構成できるシステムを提供する目的を有する。
【００３４】 本発明の他の目的は、ハードウエアインプリメンテーションおよび様々な性能
基準のためのソフトウエアツールを最適化できるこのようなシステムを提供する
ことにある。
【００３５】 本発明のもう一つの目的は、伸長性、２進選択およびパラメータ変更を含む、
プロセッサのための様々な種類の構成可能性を可能にするこのようなシステムを
提供することにある。
【００３６】 本発明のもう一つの目的は、ハードウエアで容易に実行できる言語でプロセッ
サの命令セットアーキテクチャを示すことができるこのようなシステムを提供す
ることにある。
【００３７】 本発明の他の目的は、プロセッサ状態を変更する命令セット拡張を開発し、実
行するシステムおよび方法を提供することにある。
【００３８】 本発明の他の目的は、プロセッサレジスタを変更する命令セット拡張を開発し
、実行するシステムおよび方法を提供することにある。
【００３９】 本発明のもう一つの目的は、ユーザが新しい命令をこの特性を評価できる数分
内に付加することによってプロセッサ構成をカストマイズすることができること
にある。
【００４０】 上記の目的は、カストマイズされたプロセッサ命令セットオプションおよび標
準化言語の拡張の記述を使用し、ターゲット命令セットの構成定義、命令セット
を実行するのに必要な回路のハードウエア記述言語記述、およびプロセッサのた
めのソフトウエアを生成し、プロセッサを検証するために使用できるコンパイラ
、アセンブラ、デバッガおよびシミュレータのような開発ツールを開発する自動
プロセッサ生成システムを提供することによって達成される。プロセッサ回路の
インプリメンテーションは、領域、電力消費および速度のような様々な基準に対
して最適化できる。一旦プロセッサ構成が開発されると、プロセッサ構成は、試
験でき、プロセッサインプリメンテーションを繰り返して最適化するように変更
されるシステムに対して入力する。
【００４１】 本発明による自動プロセッサ生成システムを開発するために、命令セットアー
キテクチャ記述言語が定義され、アセンブラ、リンカ、コンパイラおよびデバッ
ガのような構成可能なプロセッサ／システム構成ツールおよび開発ツールが開発
される。このことは、大部分のツールは標準であるけれども、ＩＳＡ記述から自
動的に構成されるようにされなければならないために開発処理の一部である。こ
の設計処理の一部は、一般的には自動プロセッサ設計ツールそのものの設計者あ
るいは製造者によって行われる。
【００４２】 本発明による自動プロセッサ生成システムは下記のように作動する。ユーザ、
例えばシステム設計者は構成命令セットアーキテクチャを開発する。すなわち、
ＩＳＡ定義および予め開発されたツールを使用して、所定のＩＳＡ設計目的に従
う構成可能な命令セットアーキテクチャが開発される。次に、開発ツールおよび
シミュレータはこの命令セットアーキテクチャのために構成される。構成される
シミュレータを使用して、ベンチマークは、構成可能な命令セットアーキテクチ
ャの効率を評価するために実行され、この中心部は評価結果に基づいて改訂され
る。一旦、構成可能な命令セットアーキテクチャは満足な状態であると、検証ス
イートはそのために開発される。
【００４３】 この処理のこれらのソフトウエア態様とともに、このシステムは、構成可能な
プロセッサを開発することによってハードウエア態様に付随する。したがって、
コスト、性能、電力および機能性のようなシステム目的および使用可能なプロセ
ッサ製作の情報を使用して、このシステムは、構成可能なＩＳＡオプション、拡
張およびプロセッサ機能選択を考慮する全システムアーキテクチャを設計する。
全システムアーキテクチャ、開発ソフトウエア、シミュレータ、構成可能な命令
セットアーキテクチャおよびプロセッサＨＤＬインプリメンテーションを使用し
て、プロセッサＩＳＡ、ＨＤＬインプリメンテーション、ソフトウエアおよびシ
ミュレータは、システムによって構成され、システムＨＤＬはシステムオンアチ
ップ設計のために設計される。さらに、システムアーキテクチャおよびチップフ
ァンドリーの仕様に基づいて、チップファンドリーは、システムＨＤＬ（従来技
術のようにプロセッサ選択に関連しない）に関するファンドリー機能の評価に基
づいて選択される。最後に、ファンドリーの標準電池ライブラリを使用して、構
成システムは、回路を統合し、この回路を配置し、経路選択し、レイアウトおよ
びタイミングを再最適化する能力を与える。したがって、この設計が単一チップ
型のものでない場合、回路板レイアウトは設計され、チップが製造され、回路板
が組み立てられる。
【００４４】 上記で分かるように、いくつかの技術がプロセッサ設計処理の広範囲に及ぶ自
動化を容易にするために使用される。これらの問題を取り組むために使用される
第１の技術は、任意の変更あるいは拡張ほど柔軟でなく、それにもかかわらず著
しい機能性改善を可能にする特定の機構を設計し、実現することにある。変更の
任意性を抑制することによって、それに関連した問題が抑制される。
【００４５】 第２の技術は、変更のただ一つの記述を行い、全ての影響を及ぼされた構成要
素の変更および拡張を自動的に生成することにある。手動で１回何かを行うこと
は、ツールを記述し、このツールを自動的に行い、このツールを１回使用するこ
とよりもしばしば安価であるために、従来技術で設計されたプロセッサはこれを
行わなかった。タスクが数回繰り返される場合、自動化の長所を用いる。
【００４６】 使用される第３の技術は、その後のユーザ評価のための推定および自動構成を
補助するためにデータベースを形成することにある。
【００４７】 最後に、第４の技術は、構成に役に立つ形式でハードウエアおよびソフトウエ
アを提供することにある。本発明の実施例では、ハードウエアおよびソフトウエ
アのいくつかは標準ハードウエアおよびソフトウエア言語で直接記述されないで
、構成データベースの照会および置換、条件付、複製および他の修正を有する標
準ハードウエアおよびソフトウエア言語コードの生成を可能にするプリプロセッ
サの付加によって強化された言語で記述される。したがってコアプロセッサ設計
は、強化がリンクインできるフックで行われる。
【００４８】 これらの技術を示すために、特定用途用命令の付加を考察する。この方法をレ
ジスタおよび一定のオペランドを有し、レジスタ結果を生じる命令に抑制するこ
とによって、命令の操作は組合せ（無状態、自由フィードバック）ロジックだけ
で指定できる。この入力は、操作符号割当、命令名、アセンブラシンタックスお
よび命令のための組合せロジックを指定する。この命令からツールは、 ・ プロセッサが新しい操作符号を認識する命令復号化ロジック； ・ レジスタオペランドで組合せロジック機能を実行する機能ユニットの付加； ・ そのオペランドが有効である場合だけ命令発行を確認するプロセッサの命令
スケジューリングロジックの入力； ・ 新しい操作符号およびそのオペランドを受け取り、正しいマシンコードを生
成するアセンブラ変更； ・ 新しい命令をアクセスする新しい固有の機能を付加するコンパイラ変更； ・ マシンコードを新しい命令として受け取り、指定ロジック機能を実行するシ
ミュレータ変更；および ・ 付加命令の結果を含み、この結果を検査する直接コードシーケンスおよびラ
ンダムコードシーケンスの両方を生成する診断生成器を生成する。
【００４９】 上記の技術の全ては特定用途用命令を付加するために使用される。入力は、入
力オペランドおよび出力オペランドおよびこれらのオペランドを評価するロジッ
クに抑制される。この変更は１つの場所に記述され、全ハードウエア変更および
ソフトウエア変更はこの記述から得られる。この機能は、いかに単一入力が複数
の構成要素を高めるために使用できることを示している。
【００５０】 プロセッサとシステムロジックの他の部分との間のトレードオフは設計処理で
非常に遅れて行うことができるために、この処理の結果は、システムのアプリケ
ーション要求をかなえることで従来の技術よりも非常に優れたシステムである。
このシステムは、システムの構成は多数のより多くの表示形式に適用されてもよ
い点で前述の従来の方式の多くより優れている。単一ソースは、全ＩＳＡ符号化
ために使用されてもよく、ソフトウエアツールおよび高レベルシミュレーション
は構成可能パッケージに含められてもよく、流れは、構成値の最適結合を探すた
めに反復のために設計されてもよい。さらに、前述の方法は、制御のための単一
ユーザインタフェースあるいはユーザ向けの再定義のための測定システムなしだ
けでハードウエア構成あるいはソフトウエア構成だけに焦点を合わせていたが、
本発明は、プロセッサハードウエアおよびソフトウエアの構成のための流れを完
成することに寄与し、最適構成の選択を助けるハードウエア設計結果およびソフ
トウエア性能からフィードバックを含む。
【００５１】 これらの目的は、カストマイズされたプロセッサ命令セット拡張の記述を標準
化言語で使用し、ターゲット命令セットの構成可能な定義、命令セットを実行す
るのに必要な回路のハードウエア記述言語、およびプロセッサのためのアプリケ
ーションを開発し、検証するために使用できるコンパイラ、アセンブラ、デバッ
ガおよびシミュレータのような開発ツールを開発する自動プロセッサ設計を提供
することによって本発明の態様により達成される。標準化言語は、プロセッサ状
態を変更するかあるいは構成可能なプロセッサを使用する命令セット拡張を処理
できる。拡張および最適化の抑制領域を与えることによって、処理は高度まで自
動化でき、それによって高速で、信頼性のある開発を容易にする。
【００５２】 上記の目的は、さらにユーザが複数の可能性のある命令のセットあるいは状態
（以下、可能性のある構成可能な命令あるいは状態の組合せは、ひとまとめにし
て「プロセッサエンハンスメント」と呼ばれる）を保持し、プロセッサエンハン
スメントのアプリケーションを評価できる場合、プロセッサエンハンスメント間
で容易に切り換えることができるシステムを提供する本発明の他の態様により達
成される。
【００５３】 ユーザは、ここに示された方法を使用してベースプロセッサ構成を選択し、形
成する。ユーザは、新しいセットのユーザ定義のプロセッサエンハンスメントを
形成し、このプロセッサエンハンスメントをファイルディレクトリに入れる。次
に、ユーザは、ユーザエンハンスメントを処理し、ベースソフトウエア開発ツー
ルによって使用可能な形式に変換するツールを呼び出す。この変換は、ユーザ定
義のエンハンスメントだけを含み、全ソフトウエアシステムを形成しないので、
非常に速い。次にユーザは、ベースソフトウエア開発ツールを呼び出し、新しい
ディレクトリで形成されたプロセッサエンハンスメントを動的に使用することを
ツールに知らせる。好ましくは、ディレクトリの位置は、コマンドラインオプシ
ョンあるいは環境のいずれかによってツールに与えられる。処理をさらに簡単に
するために、ユーザは標準ソフトウエアメークファイルを使用できる。これらに
よって、ユーザは、そのプロセッサ命令を変更し、次に単一のメークコマンドに
よってエンハンスメントを処理し、新しいプロセッサエンハンスメントに関して
そのアプリケーションを再形成し、評価するためにベースソフトウエア開発シス
テムを使用できる。
【００５４】 本発明は、従来の方式の３つの制限を克服する。新しいセットの可能性のある
エンハンスメントを与えると、ユーザは瞬間の問題で新しいエンハンスメントを
評価できる。ユーザは、各セットに対する新しいディレクトリを形成することに
よって可能性のあるエンハンスメントの多数のバージョンを保持できる。ディレ
クトリは新しいエンハンスメントの記述を含むだけで全ソフトウエアシステムを
含まないので、必要とされる記憶空間は最少である。最後に、新しいエンハンス
メントは構成の他の部分から切り離される。一旦ユーザが可能性のあるセットの
新しいエンハンスメントを有するディレクトリで作成したとすると、ユーザは、
このディレクトリを任意のベース構成と併用できる。
【００５５】 （現在好ましい実施例の詳細な説明） 一般に、自動プロセッサ生成処理は、構成可能なプロセッサ定義およびそれの
ユーザ指定変更、ならびにプロセッサが構成されるべきユーザ指定アプリケーシ
ョンで始まる。この情報は、ユーザ変更を考慮する構成済プロセッサを生成し、
ソフトウエア開発ツール、例えば、このツールのためのコンパイラ、シミュレー
タ、アセンブラ、逆アセンブラ等を生成するために使用される。さらに、このア
プリケーションは、新しいソフトウエア開発ツールを使用して再コンパイルされ
る。再コンパイル済アプリケーションは、アプリケーションを実行する構成済プ
ロセッサの性能を記述するソフトウエアプロフィールを生成するためにシミュレ
ータを使用してシミュレートされ、構成済プロセッサは、プロセッサ回路インプ
リメンテーションを特徴とするハードウエアプロフィールを生成するためにシリ
コンチップエリア使用、電力消費、速度等に対して評価される。ソフトウエアお
よびハードウエアプロフィールはフィードバックされ、プロセッサがこの特定の
アプリケーションのために最適化できるように他の反復構成を可能にするように
ユーザに供給される。
【００５６】 本発明の好ましい実施例による自動プロセッサ生成システム１０は、図１に示
されるように４つの主要構成要素を有する。すなわち、４つの主要構成要素は、
プロセッサを設計することを望むユーザがユーザの構成可能性および伸長性オプ
ションおよび他の設計抑制を入力するユーザ構成インタフェース２０と、ユーザ
によって選択された基準のために設計されたプロセッサのためにカストマイズす
ることができる一連のソフトウエア開発ツール３０と、プロセッサ４０のハード
ウエアインプリメンテーションのパラメータ化伸長記述と、および入力データを
ユーザインタフェースから受信し、要求されたプロセッサのカストマイズされた
統合可能なハードウエア記述を生成し、ソフトウエア開発ツールを変更し、選択
された設計を受け入れる形成システム５０である。好ましくは、形成システム５
０は、さらに診断ツールを生成し、ハードウエアおよびソフトウエア設計および
推定器を検証し、ハードウエアおよびソフトウエア特性を推定する。
【００５７】 ここで使用され、かつ添付された特許請求の範囲に使用されるような「ハード
ウエアインプリメンテーション記述」は、プロセッサ設計の物理的インプリメン
テーションの態様を記述し、１つあるいはそれ以上の他の記述だけあるいはこの
記述とともにこの設計に従ってチップの製造を容易にする１つあるいはそれ以上
の記述を意味する。したがって、ハードウエアインプリメンテーション記述の構
成要素は、記述をマスクするネットリストおよびマイクロコーティングによるハ
ードウエア記述言語のような比較的高レベルから変化する抽象概念のレベルにあ
ってもよい。しかしながら、本実施例では、ハードウエアインプリメンテーショ
ン記述の主構成要素は、ＨＤＬ、ネットリストおよびスクリプトで記述される。
【００５８】 さらに、ここで使用され、添付された特許請求の範囲で使用されるようなＨＤ
Ｌは、マイクロアーキテクチャ等を記述するために使用される一般クラスのハー
ドウエア記述言語を示すことを意図し、このＨＤＬはこのような言語の任意の特
定の例を示すことを示すことを意図する。
【００５９】 この実施例では、プロセッサ構成のための基本は図２に示されたアーキテクチ
ャ６０である。多数のアーキテクチャの要素は、ユーザによって直接変更できな
い基本機能である。これらは、プロセッサ制御部６２と、整列・復号化部６４（
ただし、この部分の一部はユーザ指定構成に基づいている）と、ＡＬＵ・アドレ
ス生成部６６と、ブランチロジック・命令フェッチ６８と、プロセッサインタフ
ェース７０とを含む。他の装置は、基本プロセッサの一部であるが、ユーザ構成
可能可能である。これらは、割り込み制御部７２と、データおよび命令アドレス
監視部７４および７６と、ウィンドウレジスタファイル７８と、データおよび命
令キャッシュおよびタグ部８０と、書き込みバッファ８２と、タイマ８４とを含
む。図２に示された残りの部分は任意にはユーザによって含まれる。
【００６０】 プロセッサ構成システム１０の中央構成要素はユーザ構成インタフェース２０
である。これは、好ましくはコンパイラの再構成およびアセンブラ、逆アセンブ
ラおよび命令セットシミュレータ（ＩＳＳ）の再生と、全プロセッサ統合、配置
およびルーチングを始める入力の作成を含むプロセッサ機能性を選択できるグラ
フィックユーザインタフェース（ＧＵＩ）をユーザに提供するモジュールである
。それによって、ユーザも、プロセッサエリア、電力消費、サイクル時間、アプ
リケーション性能およびプロセッサ構成の他の反復およびエンハンスメントのた
めのコードサイズの迅速な推定を利用できる。好ましくは、ＧＵＩも、構成デー
タベースにアクセスし、デフォルト値を得て、ユーザ入力のエラーチェックを行
う。
【００６１】 プロセッサ６０を設計するために本実施例による自動プロセッサ生成システム
１０を使用するために、ユーザは、設計パラメータをユーザ構成インタフェース
２０に入力する。自動プロセッサ生成システム１０は、ユーザの制御の下でコン
ピュータシステムで実行するスタンドアロンシステムであってもよい。すなわち
、しかしながら、このシステム１０は、好ましくは自動プロセッサ生成システム
１０の製造の制御の下で主にシステムで実行する。次に、ユーザアクセスは、通
信ネットワークを介して提供されてもよい。例えば、ＧＵＩは、ＨＴＭＬおよび
ジャバで記述されているデータ入力スクリーンを有するウェバブラウザを使用し
て提供されてもよい。これは、任意の所有権を主張できるバックエンドソフトウ
エアの機密性を保有し、保守を簡単にし、バックエンドソフトウエア等を更新す
るようないくつかの長所を有する。この場合、ＧＵＩにアクセスするために、ユ
ーザは、自分のＩＤを証明するためにシステム１０に最初のログオンをしてもよ
い。
【００６２】 一旦ユーザがアクセス権を有すると、システムは図３に示されるように構成マ
ネージャスクリーン８６を表示する。構成マネージャ８６は、ユーザによってア
クセスできる構成の全てをリストするディレクトリである。図３の構成マネージ
ャ８６は、ユーザが２つの構成、「ｊｕｓｔ ｉｎｔｒ」および「ｈｉｇｈ ｐ
ｒｉｏ」、を有し、最初のものは既に形成された、すなわち製造のために終了さ
れ、第２番目のものは依然として形成されるべきであることを示している。この
スクリーン８６から、ユーザは選択構成を形成し、削除し、編集し、どの構成お
よび拡張がこの構成のために選択されるかあるいは新しい構成を形成するかを指
定するリポートを生成してもよい。「ｊｕｓｔ ｉｎｔｒ」のような形成された
これらの構成の場合、それのためにカストマイズされた一連のソフトウエア開発
ツール３０はダウンロードできる。
【００６３】 新しい構成を作成するかあるいは既存の構成を編集することは、図４に示され
た構成エディタ８８を持ち出す。構成エディタ８８は、構成および拡張できるプ
ロセッサ６０の様々な一般的な態様を示す左側に「オプション」セクションメニ
ューを有する。オプションセクションが選択される場合、このセクションのため
の構成セクションを有するスクリーンが右側に表示され、これらのオプションは
、当該技術分野で公知であるようにプルダウンメニュー、メモメニュー、メモボ
ックス、チェックボックス、ラジオボタン等でセットできる。ユーザは、オプシ
ョンを選択し、データをランダムに入力できるけれども、好ましくは、セクショ
ン間に論理従属関係があるので、データは各々に逐次入力される。例えば、「割
り込み」セクションにオプションを適切に表示するために割り込み数は「ＩＳＡ
Ｏｐｔｉｏｎｓ」セクションで選択されねばならない。
【００６４】 本実施例では、下記の構成オプションは各セクションに対して使用可能である
。 目的 推定のための技術 ターゲットＡＳＩＣ技術：．１８，．２５．．３５ミクロン ターゲット作動状態：典型的な、最悪の場合 インプリメンテーション目標 ターゲット速度：任意 ゲート総数：任意 ターゲット電力：任意 目的優先化：速度、領域電力、速度、電力、領域 ＩＳＡオプション 数値オプション ４０ビットアキュムレータを有するＭＡＣ１６：イエス、ノー １６ビット乗算器：イエス、ノー 例外オプション 割り込み数：０〜３２ 高優先順位割り込みレベル：０〜１４ イネーブルデバッギング：イエス、ノー タイマ数：０〜３ その他 バイト配列：リトル・エンディアン、ビッグ・エンディアン ウィンドウズ（登録商標）を呼び出すために使用可能なレジスタ数：３２、
６４プロセッサキャッシュ＆メモリ プロセッサインタフェース読み出し幅（ビット）：３２、６４、１２８ 書き込みバッファエントリ（アドレス／値対）：４、８、１６、３２ プロセッサキャッシュ 命令／データキャッシュサイズ（ｋＢ）：１、２、４、８、１６ 命令／データキャッシュラインサイズ（ｋＢ）：１６、３２、６４ 周辺構成要素 タイマ タイマ割り込み数 タイマ割り込みレベル デバッギングサポート 命令アドレスブレークポイントレジスタ数：０〜２ データアドレスブレークポイントレジスタ数：０〜２ デバッグ割り込みレベル トレースポート：イエス、ノー オンチップデバッグモジュール：イエス、ノー 全走査：イエス、ノー 割り込み ソース：外部、ソフトウエア 優先順位レベル システムメモリアドレス ベクトルおよびアドレス計算法：ＸＴＯＳ、マニュアル 構成パラメータ ＲＡＭサイズ、開始アドレス：任意 ＲＯＭサイズ、開始アドレス：任意 ＸＴＯＳ：任意 構成特定アドレス ユーザ例外ベクトル：任意 カーネル例外ベクトル：任意 レジスタウィンドウオーバーフロー／アンダーフローベクトルベース： 任意 リセットベクトル：任意 ＸＴＯＳ開始アドレス：任意 アプリケーション開始アドレス：任意 ＴＩＥ命令 （ＩＳＡ拡張を規定する） ターゲットＣＡＤ環境 シミュレーション Ｖｅｒｉｌｏｇ（登録商標）：イエス、ノー 統合 Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ（登録商標）：イエス、ノー 場所＆ルート Ａｐｏｌｌｏ（登録商標）：イエス、ノー さらに、システム１０は、３２ビット整数乗算／除算装置あるいは浮動小数点演
算装置、メモリ管理装置、オンチップＲＡＭおよびＲＯＭオプション、キャッシ
ュ連想性、機能拡張ＤＳＰおよびコプロセッサ命令セット、ライトバックキャッ
シュ、マルチプロセッサ同期化、コンパイラ指向推測、および付加ＣＡＤパッケ
ージのためのサポートのような他の付加装置を追加するためのオプションを提供
する。たとえどんな構成オプションが所与の構成プロセッサのために使用可能で
あっても、この構成オプションは好ましくは、一旦ユーザが適切なオプションを
選択したとしてもシステム１０がシンタックスチェック等のために使用する定義
ファイル（例えば、付録Ａに示された定義ファイル）に列挙される。
【００６５】 前述から、自動プロセッサ構成システム１０は、図５に示されるようにユーザ
に２つの一般的な種類の構成性３００、すなわちユーザがスクラッチからの任意
の機能および構造を規定できる伸長性３０２およびユーザが所定の制約されたオ
プションのセットから選択できる変更可能性３０４を提供する。変更可能性内で
、システムは、所定の機能、例えばＭＡＣ１６あるいはＤＳＰが、プロセッサ６
０に付加されるべきであるかどうかおよび他のプロセッサの機能、例えば割り込
み数およびキャッシュサイズのパラメータ仕様３０８の２進選択３０６を可能に
する。
【００６６】 上記の構成オプションの多くは当業者にはよく知られている。しかしながら、
他のものは特別の注意に値する。例えば、ＲＡＭおよびＲＯＭオプションによっ
て、設計者は、プロセッサ１０そのものにスクラッチパッドあるいはファームウ
エアを含めることができる。プロセッサ１０は、命令を取り出し、これらのメモ
リからのデータを読み出し、書き込む。メモリのサイズおよび配置は構成可能で
ある。この実施例では、これらのメモリの各々は、セットアソシアティブキャッ
シュの付加セットとしてアクセスされる。メモリのヒットは単一のタグメモリと
比較することによって検出できる。
【００６７】 システム１０は、割り込みのための別個の構成オプション（レベル１割り込み
を実行する）および高優先順位割り込みオプション（レベル２〜１５の割り込み
およびノンマスカブル割り込みを実行する）を行う。何故ならば、各高優先順位
割り込みレベルは３つの特別レジスタを必要とするので、これらのレジスタはよ
り高価であるためである。
【００６８】 ４０ビットアキュームレータオプションを有するＭＡＣ１６（図２の９０に示
されている）は、４０ビットアキュームレータを有する１６ビット乗算器／加算
機能、８つの１６ビットオペランドレジスタおよび乗算、累算、オペランドロー
ドおよびアドレス更新の命令を結合する複合命令のセットを付加する。オペラン
ドレジスタには、乗算／累算演算と並列にメモリから１６ビット値の対がロード
できる。この装置は、サイクル毎の２つのロードおよび乗算／累算を有するアル
ゴリズムを持続できる。
【００６９】 オンチップデバッグモジュール（図２の９２に示されている）は、ＪＴＡＧポ
ート９４を介してプロセッサ６０の内部ソフトウエアビジブルステートをアクセ
スするために使用される。モジュール９２は、プロセッサ６０をデバッグモード
にする例外生成のためのサポート、全プロセッサビジブルレジスタあるいはメモ
リロケーションへのアクセス、プロセッサ６０が実行するために構成される任意
の命令の実行、コードの所望の位置にジャンプするＰＣの変更、およびＪＴＡＧ
ポート９４を介するプロセッサ６０の外部から作動される通常の動作モードに戻
ることができるユーティリティ、を行う。
【００７０】 一旦プロセッサ１０がデバッグモードに入ると、プロセッサ１０は、有効命令
がＪＴＡＧポート９４を介してスキャンインされたことの外部領域からの指示を
待つ。次に、このプロセッサは、この命令を実行し、次の有効命令を待つ。一旦
プロセッサ１０のハードウエアインプリメンテーションが製造されたとすると、
このモジュール９２はシステムをデバッグするために使用できる。プロセッサ１
０の実行は、遠隔ホストで実行するデバッガを介して制御できる。このデバッガ
は、ＪＴＡＧポート９４を介してプロセッサとインタフェースし、オンチップデ
バッグモジュール９２の機能を使用し、命令の実行を制御するのと同様にプロセ
ッサ１０の状態を決定し、制御する。
【００７１】 最高３２ビットのカウンタ／タイマ８４が構成されてもよい。これは、割り込
み機能および同様な機能と併用するために、（各構成タイマに対して）比較レジ
スタおよび比較レジスタ内容と現クロックレジスタカウントとを比較する比較器
と同様に各クロックサイクルを増分する３２ビットのレジスタの使用を必要とす
る。このカウンタ／タイマはエッジトリガされるものとして構成でき、通常ある
いは高優先順位の内部割り込みを発生できる。
【００７２】 推測オプションは、ロードが必ずしも実行されない場合、ロードがフローを制
御するために推測して移動できることによってより大きいコンパイラスケジュー
リング融通性を提供する。ロードは例外を生じてもよいために、このロード移動
は、例外を最初に生じなかった有効プログラムに導入できる。ロードが実行され
ない場合、推測ロードは、これらの例外が生じることを防止するが、このデータ
が必要とされる場合、例外を与える。ロードエラーに対する例外を生じる代わり
に、推測ロードは、ディスティネーションレジスタの有効ビットをリセットする
（このオプションに関連した新しいプロセッサ状態）。
【００７３】 複数のプロセッサがシステムで使用される場合、コアプロセッサ６０は好まし
くは若干の基本パイプライン同期機能を有するけれども、プロセッサ間のある種
の通信および同期が必要である。いくつかの場合、入出力待ち行列のような自己
同期通信技術が使用される。他の場合、共有メモリモデルは通信のために使用さ
れ、共有メモリは必要とされるセマンティックスを提供するために、同期のため
の命令セットサポートを行うことが必要である。例えば、セマンティックスを得
て、解除する場合の付加ロード命令およびストア命令を付加できる。これらは、
同期基準間の正確な配列が保持されなければならないようにメモリロケーション
が同期およびデータのために使用されてもよいマイクロプロセッサシステムでメ
モリ参照の配列を制御するために役に立つ。
【００７４】 いくつかの場合、共有メモリモデルは通信のために使用され、共有メモリは必
要とされるセマンティックスを提供しないために同期に対する命令セットサポー
トを行う必要がある。これはマイクロプロセッサ同期オプションによって行われ
る。
【００７５】 おそらく構成オプションの中で最も顕著なものは、設計者定義の命令実行装置
９６が形成されるＴＩＥ命令定義である。カリフォルニア州のサンタクララ市の
テンシリカ社によって開発されたＴＩＥ（登録商標）（Tensilica Instruction
Set Extensions）言語によって、ユーザは、拡張および新しい命令の形でアプリ
ケーションのためのカスタム機能を記述し、ベースＩＳＡを拡張できる。さらに
、ＴＩＥの汎用性のために、ＴＩＥは、ユーザによって変更できないＩＳＡの部
分を記述するために使用されてもよい。このように、全ＩＳＡは、ソフトウエア
開発ツール３０およびハードウエアインプリメンテーション記述４０を均一に生
成するために使用できる。ＴＩＥ技術は、多数の形成ブロックを使用し、下記の
ように新しい命令の属性を記述する。
【００７６】 ‥命令フィールド ‥命令クラス ‥命令操作符号 ‥命令セマンティックス ‥命令オペランド ‥一定テーブル 命令フィールドステートメントｆｉｅｌｄは、ＴＩＥコードの可読性を改善す
るために使用される。フィールドは、一緒にグループ化され、名前によって参照
される他のフィールドの連結のサブセットである。命令のビットの全セットは、
最高レベルスパーセットフィールドｉｎｓｔであり、このフィールドはより小さ
いフィールドに分割できる。例えば、
【数１】
【００７７】 は、２つの４ビットフィールドを規定し、ｘおよびｙは、最高レベルフィールド
ｉｎｓｔのサブフィールド（ビット８〜１１および１２〜１５のそれぞれ）とし
て、８ビットフィールドｘｙはｘフィールドおよびｙフィールドの連結として規
定する。
【００７８】 ステートメント操作符号は特定のフィールドを符号化する操作符号を規定する
。このように規定された操作符号によって使用されるオペランド、例えば、レジ
スタあるいは即値定数を指定することを目的とする命令フィールドは、最初にフ
ィールドステートメントで規定され、次にオペランドステートメントで規定され
ねばならない。 例えば、
【数２】
【００７９】 は、予め規定された操作符号ＣＵＳＴＯ（４，ｂ｜００００は４ビットの長さの
２進定数００００を示す）に基づいて２つの新しい操作符号、ａｃｓおよびａｄ
ｓｅｌを規定する。好ましいコアＩＳＡのＴＩＥ仕様はそのベース定義の一部と
して下記のステートメントを有する。
【数３】
【００８０】 したがって、ａｃｓおよびａｄｓｅｌの定義によって、ＴＩＥコンパイラは、下
記によってそれぞれ示される命令復号化ロジックを生成する。
【数４】
【００８１】 命令オペランドステートメントオペランドは、レジスタおよび即値定数を識別
する。しかしながら、フィールドをオペランドとして規定する前に、このオペラ
ンドは前述のようなフィールドとして予め規定されねばならかった。オペランド
が即値定数である場合、定数の値はオペランドから生成できるかあるいは定数の
値は後述されるように規定された予め規定された定数テーブルからとることがで
きる。例えば、即値オペランドを符号化するために、下記のＴＩＥコードは、
【数５】
【００８２】 符号付数字およびオフセットフィールドに記憶された数の４倍であるオペランド
ｏｆｆｓｅｔ４を保有する１８ビットフィールド名オフセットを規定する。オペ
ランドステートメントの最後の部分は、当業者に明らかであるように、組合せ回
路を記述するＶｅｒｉｌｏｇ（登録商標）ＨＤＬのサブセットの計算を実行する
ために使用される回路を実際に記述する。
【００８３】 ここで、ｗｉｒｅステートメントは、ｔの名前の３２ビット幅の論理ワイヤの
セットを規定する。ｗｉｒｅステートメント後の最初のａｓｓｉｇｎステートメ
ントは、論理ワイヤを駆動する論理信号は右にシフトされたｏｆｆｓｅｔ４定数
であることを指定し、第２番目のａｓｓｉｇｎステートメントは、ｔの下部１８
ビットがｏｆｆｓｅｔフィールドに入れられることを指定する。まさしく最初の
ａｓｓｉｇｎステートメントは、ｏｆｆｓｅｔ４オペランドの値をｏｆｆｓｅｔ
の連結および２ビットの左シフトが続くその符号ビット（ビット１７）の１４の
複製として直接指定する。
【００８４】 定数テーブルオペランドに関しては、ＴＩＥコード
【数６】
【００８５】 は、テーブルステートメントの使用を行い、定数のアレイプライム（テーブル名
に続く数はテーブルの要素の数である）を規定し、オペランドをインデックスと
して使用し、テーブルプライムとし、オペランドｐｒｉｍｅ ｓのための値を符
号化する（インデクシングを規定する際のＶｅｒｉｌｏｇ（登録商標）ステート
メントの使用を注目せよ）。
【００８６】 命令クラスステートメントｉｃｌａｓｓは、操作符号を共通フォーマットのオ
ペランドに関連付ける。ｉｃｌａｓｓステートメントで規定された全命令は、同
じフォーマットおよびオペランド使用を有する。命令クラスを規定する前に、そ
の構成要素は、最初にフィールドとして、次に操作符号およびオペランドとして
規定されねばならない。例えば、オペランドａｃｓおよびａｄｓｅｌを規定する
前述の例で使用されるコードで形成すると、下記の付加ステートメント
【数７】
【００８７】 は、３つのレジスタオペランドａｒｔ、ａｒｓおよびａｒｒを規定するためにオ
ペランドステートメントを使用する（定義のＶｅｒｉｌｏｇ（登録商標）ステー
トメントの使用を再び注目せよ）。したがって、ｉｃｌａｓｓステートメント
【数８】
【００８８】 は、オペランドａｄｓｅｌおよびａｃｓが２つのレジスタオペランドａｒｔおよ
びａｒｓを入力として扱う普通のクラスの命令ｖｉｔｅｒｂｉに属することを指
定し、出力をレジスタオペランドａｒｒに書き込む。
【００８９】 命令セマンティックステートメントｓｅｍａｎｔｉｃは、オペランドを符号化
するために使用される同じサブセットのＶｅｒｉｌｏｇ（登録商標）を使用して
１つあるいはそれ以上の命令の働きを記述する。単一セマンティックステートメ
ントで複数命令を規定することによって、いくつかの共通式が共有でき、ハード
ウエアインプリメンテーションはより有効にされることができる。セマンティッ
クステートメントで許可された変数は、ステートメントの操作符号リストに規定
された操作符号のためのオペランドおよび操作符号リストで指定された各操作符
号のための単一ビット変数である。この変数は操作符号と同じ名前を有し、操作
符号が検出される場合、１に対する数値を求める。この変数は、対応する命令の
存在を示すために計算部（Ｖｅｒｉｌｏｇ（登録商標）サブセットセクション）
で使用される。
【００９０】 例えば、他の３２ビットワードのそれぞれの８ビットオペランドとともに３２
ビットワードの４つの８ビットオペランドの加算を実行する新しい命令ＡＤＤ８ ４および３２ビットワードの２つの１６ビットオペランドと他の３２ビットワ
ードのそれぞれの１６ビットオペランドとの間で最少値選択を実行する新しい命
令ＭＩＮ１６ ２を規定するＴＩＥコードは、下記を読み取ってもよい。
【数９】
【００９１】 ここで、ｏｐ２、ＣＵＳＴＯ、ａｒｒ、ａｒｔおよびａｒｓは、前述のような予
め規定されたオペランドおよび前述のようなｏｐｃｏｄｅおよびｉｃｌａｓｓス
テートメント関数である。
【００９２】 セマンティックステートメントは、新しい命令によって実行される計算を指定
する。当業者に容易に明らかであるように、セマンティックステートメント内の
第２行は、新しいＡＤＤ８ ４命令によって実行された計算を指定し、その中の
第３行および第４行は、新しいＭＩＮ１６ ２命令によって実行された計算を指
定し、このセクション内の最後の行はａｒｒレジスタに書き込まれた結果を指定
する。
【００９３】 ユーザ入力インタフェース２０の議論に戻ると、一旦ユーザが望む構成および
拡張オプションの全てを入力したとすると、形成システム５０が引き継ぐ。図５
に示されるように、形成システム５０は、ユーザによってセットされたパラメー
タによって構成された構成仕様およびユーザによって設計された伸長機能を受け
取り、これらをコアプロセッサアーキテクチャを規定する付加パラメータ、例え
ば、ユーザによって変更可能な機能と結合し、全プロセッサを記述する単一構成
仕様１００を形成する。例えば、ユーザによって選択された構成設定に加えて、
形成システム５０は、プロセッサの物理的アドレス空間のための物理アドレスビ
ット数を指定するパラメータ、リセット後のプロセッサ６０によって実行される
第１の命令の位置等を加算してもよい。
【００９４】 テンシリカ社によるＸｔｅｎｓａ（登録商標）命令セットアーキテクチャ（Ｉ
ＳＡ）基準マニュアル改訂１．０は、構成可能なプロセッサ内でコア命令として
実行できる命令および構成オプションの選択によって使用可能である命令の例を
示す目的のために参照してここに組み込まれている。
【００９５】 構成仕様１００は、ベースＩＳＡを指定するＴＩＥ言語ステートメントを含む
ＩＳＡパッケージ、コプロセッサパッケージ９６（図２を参照）あるいはＤＳＰ
パッケージのようなユーザによって選択された任意の付加パッケージ、およびユ
ーザによって供給された任意のＴＩＥ拡張も含む。さらに、構成仕様１００は、
所定の構造機能がプロセッサ６０に含まれるべきであるかどうかを示すフラグを
セットする多数のステートメントを有してもよい。例えば、
【数１０】
【００９６】 は、プロセッサが、オンチップデバッギングモジュール９２、割り込み機能７２
および例外処理を含むが、高優先順位割り込み機能を含まないことを示す。
【００９７】 構成仕様１００を使用すると、下記は、後記に示されるように自動的に生成で
きる。 ・ プロセッサ６０の命令復号化ロジック ・ プロセッサ６０のための不正命令検出ロジック ・ アセンブラ１１０の特定ＩＳＡ用部分 ・ コンパイラ１０８のための特定ＩＳＡ用サポートルーチン ・ 逆アセンブラ１００（デバッガによって使用される）の特定ＩＳＡ用部分 ・ シミュレータ１１２の特定ＩＳＡ用部分 重要な構成機能は命令のパッケージの包含を指定することにあるために、これ
らのことを自動的に生成することは有用である。いくつかのことに関して、命令
が構成された場合、これをツールの各々において条件付コードで実行し、命令を
処理することができるが、これは扱いにくい。より重要なことには、命令によっ
てシステム設計者は設計者のシステムのための命令を容易に加えることができる
。
【００９８】 構成仕様１００を設計者からの入力として扱うことに加えて、目標を受け入れ
、形成システム５０を有し、構成を自動的に決定することもできる。設計者はプ
ロセッサ６０のための目標を指定できる。例えば、クロック速度、面積、コスト
、典型的な電力消費、および最大電力消費は目標であってもよい。目標のいくつ
かは競合するので（例えば、しばしば性能は、面積あるいは電力消費あるいは両
方を増加させることによってのみ増加させることができる）、形成システム５０
は、目標に対する優先順位配列も行う。次に、形成システム５０は、サーチエン
ジン１０６を調べ、利用可能な構成オプションのセットを決定し、入力目標を同
時に実行しようと試みるアルゴリズムから各オプションをいかにセットするかを
決定する。
【００９９】 サーチエンジン１０６は、いろいろの距離に与える効果を記述するエントリを
有するデータベースを含む。エントリは、特定の構成設定が距離に加法的、乗法
的、あるいは制限する効果がある。エントリは、前提条件として他の構成オプシ
ョンを必要とするものとしてあるいは他のオプションと互換性がないものとして
も示すことができる。例えば、簡単なブランチ予測オプションは、命令毎のサイ
クル（ＣＰＩ‥性能の決定要素）にある乗法あるいは加法の効果、クロック速度
への制限、面積への加法効果、および電力への加法効果を指定できる。このオプ
ションは、より手の込んだブランチ予測子と一致しないものとして示すことがで
き、命令フェッチ待ち行列サイズを少なくとも２つのエントリに設定することに
左右される。これらの効果の値は、ブランチ予測テーブルサイズのようなパラメ
ータの関数であってもよい。一般に、データエントリは数値を求められる関数と
して示すことができる。
【０１００】 いろいろのアルゴリズムは、入力目標を達成することに最も接近する構成設定
を探すために可能である。例えば、簡単なナップザックパッキングアルゴリズム
は、コストで割られた値の分類配列の各オプションを考察し、コストを特定の制
限内に保持している間、値を増加させる任意のオプション仕様を受け入れる。そ
れで、例えば、電力を指定値以下に保持している間に性能を最少にするために、
このオプションは、電力で割られた性能によって分類され、電力制限を超えない
で構成できる性能を増加させる各オプションが受け入れられ。より込み入ったナ
ップザックアルゴリズムは若干のバックトラッキング量を提供する。
【０１０１】 目標および設計データベースから構成を決定する非常に異なる種類のアルゴリ
ズムはシミュレートアニーリングに基づいている。ランダム初期セットのパラメ
ータは、開始点として使用され、次に個別パラメータの変更は、グローバルユー
ティリティ関数の数値を求めることによって受け入れられるかあるいは拒否され
る。ユーティリティ関数の改良は常に、マイナスの変更は最適化が進行するとき
に低下する閾値に確率的に基づいて受け入れられている間に常に受け入れられる
。このシステムでは、ユーティリティ関数は入力目標から構成される。例えば、
目標性能＞２００、電力＜１００、面積＜４が与えられる、電力、面積および性
能の優先順位に関して、電力消費が１００以下で、次にニュートラルになるまで
、電力消費の減少に報い、面積が４以下で、次にニュートラルになるまで、面積
の減少に報い、性能が２００以上で、次にニュートラルになるまで、性能の増加
に報いる下記のユーティリティ関数が使用できる。
【数１１】
【０１０２】 電力が仕様外面積使用を減少させ、電力あるいは面積が仕様外である場合性能使
用を減少させる構成要素もある。
【０１０３】 これらのアルゴリズムおよび他のアルゴリズムは、指定された目標を満たす構
成を探すために使用できる。重要なことは、構成可能なプロセッサ設計が前提条
件、非互換性オプション仕様およびいろいろの距離に及ぼす構成オプションの影
響を有する設計データベースに記述されていることである。
【０１０４】 我々が示した例は、一般的であり、プロセッサ６０で実行された特定のアルゴ
リズムに左右されないハードウエア目標を使用した。記述されているアルゴリズ
ムは、特定のユーザプログラムに最適の構成を選択するために使用することもで
きる。例えば、ユーザプログラムは、異なるサイズ、異なるラインサイズおよび
異なるセットアソシアティブのような異なる特性を有する、異なる種類のキャッ
シュに対するキャッシュミス数を測定するためにキャッシュの正確なシミュレー
タで実行できる。これらのシミュレーションの結果は、ハードウエアインプリメ
ンテーション記述４０を選択するのに役立つように記述された検索アルゴリズム
１０６によって使用されるデータベースに付加できる。
【０１０５】 同様に、ユーザアルゴリズムは、ハードウエアで任意に実現できる所定の命令
の存在に対してプロフィールできる。例えば、ユーザアルゴリズムが乗算を行う
かなりの時間を行う。サーチエンジン１０６は、ハードウエア乗算器を含むこと
を自動的に示唆し得る。このようなアルゴリズムは１つのユーザアルゴリズムを
考察することに限定する必要がない。ユーザは、アルゴリズムのセットをシステ
ムに供給することができ、サーチエンジン１０６は、平均してユーザプログラム
のセットに役に立つ構成を選択できる。
【０１０６】 プロセッサ６０の予め構成された特性を選択することに加えて、サーチアルゴ
リズムは、ユーザ可能ＴＩＥ拡張を自動的に選択するかあるいはユーザ可能ＴＩ
Ｅ拡張に示唆するためにも使用できる。入力目標が与えられ、多分Ｃプログラミ
ング言語で記述されたユーザプログラムの例が与えられると、これらのアルゴリ
ズムは可能性があるＴＩＥ拡張を示唆する。状態がないＴＩＥ拡張の場合、コン
パイラのようなツールはパターン一致器で具体化される。これらのパターン一致
器は、単一命令と取り換えることができる複数の命令パターンを検索するボトム
アップ方法で式のノードを移動する。例えば、ユーザＣプログラムが下記のステ
ートメントを含むことを示す。
【０１０７】 ｘ＝（ｙ＋ｚ）＜＜２； ｘ２＝（ｙ２＋ｚ２）＜＜２； パターン一致器は、２つの異なる位置のユーザが２つの数を加算し、この結果を
２ビットを左にシフトすることを見つける。このシステムは、２つの数を加算し
、この結果を２ビットを左にシフトするＴＩＥ命令を生成する可能性をデータベ
ースに加える。
【０１０８】 形成システム５０は、ＴＩＥ命令が何回現れるかのカウントとともに多数の可
能性のあるＴＩＥ命令について常に知っている。プロフィリングツールを使用す
ると、システム５０は、どのくらい頻繁に各命令がアルゴリズムの全実行中実行
されるかについても常に知っている。ハードウエア推定器を使用すると、システ
ム５０は、各可能性のあるＴＩＥ命令を実行するべきであるハードウエアでどれ
ほど高価であるかについても常に知っている。これらの数は、入力目標、すなわ
ち性能、コードサイズ、ハードウエア複雑さ等のような目標を最大にする可能性
のあるＴＩＥ命令のセットを選択するために発見的探索アルゴリズムに供給され
る。
【０１０９】 同じであるが、より強力なアルゴリズムは状態を有する可能性のあるＴＩＥ命
令を見つけるために使用される。いくつかの異なるアルゴリズムは異なる種類の
好機を検出するために使用される。１つのアルゴリズムは、コンパイラのような
ツールを使用し、ユーザプログラムを走査し、ユーザプログラムがハードウエア
で使用可能であるよりも多くのレジスタを必要とするかどうかを検出する。当該
技術の専門家に公知であるように、これは、レジスタスピルの数をカウントする
ことによって検出でき、ユーザコードのコンパイルバージョンに再記憶する。コ
ンパイルのようなツールは、付加ハードウエアレジスタ９８を有するコプロセッ
サをサーチエンジンに示唆するが、多数のスピルを有し、再記憶するユーザのコ
ードの一部で使用される演算だけをサポートする。このツールは、ユーザのアル
ゴリズムがいかに改善されたかの推定と同様にコプロセッサのハードウエアコス
トの推定のサーチエンジン１０６によって使用されるデータベースを知らせる責
任を負う。前述のように、本サーチエンジン１０６は、示唆されたコプロセッサ
９８が十分な構成をもたらすか否かのグローバルに決定を行う。
【０１１０】 それとは別にあるいはそれとともに、ユーザプログラムが、コンパイルのよう
なツールは、ユーザプログラムが所定の変数が所定の制限よりも決して大きくな
いことを保証するためにビットマスク演算を使用するかどうかを検査する。この
状況では、このツールは、ユーザ制限に合致するデータタイプ（例えば、１２ビ
ットあるいは２０ビットもしくは任意の他の大きさの整数）を使用するコプロセ
ッサ９８をサーチエンジン１０６に示唆する。Ｃ＋＋におけるユーザプログラム
ために使用される他の実施例で使用される第３のアルゴリズムでは、コンパイル
のようなツールは、ユーザ定義の抽象データタイプで演算するのに多くの時間が
費やされることが分かる。データタイプの全演算がＴＩＥに適しているけれども
、アルゴリズムは、ＴＩＥコプロセッサによってデータタイプの全演算を実行す
ることをサーチエンジン１０６に示唆する。
【０１１１】 プロセッサ６０の命令復号化ロジックを生成するために、１つの信号が構成仕
様で規定された各操作符号のために発生される。このコードは宣言
【数１２】
【０１１２】 をＨＤＬステートメント
【数１３】
【０１１３】 に、および
【数１４】
【０１１４】 を
【数１５】 に単に再書き込みすることにより発生される。
【０１１５】 レジスタインターロックおよびパイプラインストールの信号の発生も自動化さ
れる。このロジックは構成仕様の情報に基づいても生成される。現命令のソース
オペランドが完了しなかった前の命令のディスティネーションオペランドによっ
て決まる場合、命令のｉｃｌａｓｓステートメントおよび待ち時間に含まれるレ
ジスタ使用情報に基づいて、生成されたロジックはストール（あるいはバブル）
を挿入する。このストール機能性を実行する機構はコアハードウエアの一部とし
て実現される。
【０１１６】 不正命令検出ロジックは、命令信号のフィールド制限とＡＮＤをとられた個別
の生成された命令信号と一緒にＮＯＲをとることにより生成される。
【数１６】
【０１１７】 命令復号化信号および不正命令信号は、復号化モジュールの出力としておよび
手で書かれたプロセッサロジックの入力として使用可能である。
【０１１８】 他のプロセッサ機能を生成するために、本実施例は、ペリベースプリプロセッ
サ言語で機能強化された構成可能なプロセッサ６０のＶｅｒｉｌｏｇ（登録商標
）記述を使用する。ペリは、複合制御構造、サブルーチンおよびＩ／Ｏ機能を含
む全機能言語である。本発明の実施例では、ＴＰＰ（付録Ｂに列挙するソースに
示されているように、ＴＰＰはペリプログラムそのものである）と呼ばれるプリ
プロセッサは、その入力を走査し、プリプロセッサ言語（ＴＰＰの場合はペリ）
で記述されたプリプロセッサコードとしての所定の行（これらの行は、ＴＰＰの
場合、セミコロンでプリフィックスされる）を識別し、抽出された行およびステ
ートメントからなるプログラムを構成し、他の行のテキストを生成する。非プリ
プロセッサ行は、その場所でＴＰＰ処理の結果として生成される式が代入され、
埋め込まれた式を有する。したがって、結果として生じるプログラムは、ソース
コード、すなわち詳細プロセッサロジック４０を記述するＶｅｒｉｌｏｇ（登録
商標）コード（下記で分かるように、ＴＰＰもソフトウエア開発ツール３０を構
成するために使用される）を生成するように実行される。
【０１１９】 このコンテキストで使用される場合、ＴＰＰは、前述のようにＶｅｒｉｌｏｇ
（登録商標）コードの構成仕様１００によって決まり埋め込まれた式を実行する
のと同様に構成仕様照会、条件付式およびＶｅｒｉｌｏｇ（登録商標）コードの
反復構造のような構成子の包含を可能にするために、強力な前処理言語である。
例えば、データベース照会に基づいたＴＰＰ割当は下記のようになりそうである
。
【数１７】
【０１２０】 ここで、ｃｏｎｆｉｇ ｇｅｔ ｖａｌｕｅは、構成仕様１００を照会するため
に使用されるＴＰＰ関数であり、ＩｓａＭｅｍｏｒｙＯｒｄｅｒは、構成仕様１
００でセットされたフラグであり、Ｓｅｎｄｉａｎは、Ｖｅｒｉｌｏｇ（登録商
標）コードを生成する際に後で使用されるべきＴＰＰ変数である。
【０１２１】 ＴＰＰ条件付式は、
【数１８】
【０１２２】 であってもよい。 反復ループは、下記のようなＴＰＰ構成子によって実行できる。
【数１９】
【０１２３】 ここで、Ｓｉは、ＴＰＰループインデックス変数であり、Ｓｎｉｎｔｅｒｒｕｐ
ｔｓは、プロセッサ６０のために指定された割り込み数である（ｃｏｎｆｉｇ ｇｅｔ Ｖａｌｕｅを使用して構成仕様１００から得られる）。
【０１２４】 最後に、ＴＰＰコードは、下記のようなＶｅｒｉｌｏｇ（登録商標）式に埋め
込むことができる。
【数２０】
【０１２５】 ここで、Ｓｎｉｎｔｅｒｒｕｐｔｓは、割り込み数を規定し、ｘｔｓｃｅｎｆｌ
ｏｐモジュール（フリップフロッププリミティブモジュール）の幅（ビットに関
する）を決定する。
【０１２６】 ｓｒＩｎｔｅｒｒｕｐｔＥｎは、適切なビット数のワイヤであると規定され
るフリップフロップの出力である。
【０１２７】 ｓｒＤａｔａＩｎ Ｗは、フリップフロップの入力であるが、関連ビットだ
けが割り込み数に基づいて入力される。
【０１２８】 ｓｒＩｎｔｅｒｒｕｐｔＥｎＷＥｎは、フリップフロップの書き込みイネー
ブルである。
【０１２９】 ｃＲｅｓｅｔは、フリップフロップのクリア入力である。
【０１３０】 ＣＬＫは、フリップフロップの入力クロックである。 例えば、下記の入力をＴＰＰ
【数２１】
【０１３１】 および宣言
【数２２】
【０１３２】 に与える。 ＴＰＰは下記を生成する。
【数２３】
【０１３３】 このように生成されたＨＤＬ記述１１４は、ブロック１２２で例えばＳｙｎｏ
ｐｓｙｓ社によって製造されたデザインコンパイラ（登録商標）を使用してプロ
セッサインプリメンテーションのためのハードウエアを統合するために使用され
る。一旦構成要素が経路選択されると、この結果は、例えばＳｙｎｏｐｓｙｓ社
によるプライムタイム（登録商標）を使用してブロック１３２でワイヤ逆注釈お
よびタイミング検証のために使用できる。この処理の成果物は、他の構成反復の
ため構成獲得ルーチン２０に他の入力を供給するようにユーザによって使用でき
るハードウエアプロファイルである。
【０１３４】 ロジック統合部１２２に関して述べられているように、プロセッサ６０を構成
する結果の１つは、特定のゲートレベルインプリメンテーションが多数の商用統
合ツールのいずれかを使用することによって得ることができるカスタマイズされ
たＨＤＬファイルのセットである。１つのこのようなツールは、Ｓｙｎｏｐｓｙ
ｓ社からのデザインコンパイラ（登録商標）である。正確な、高性能なゲートレ
ベルインプリメンテーションを保証するために、本実施例は、顧客の環境におい
て統合処理を自動化するのに必要なスクリプトを提供する。このようなスクリプ
トを提供する際の要求は、いろいろのユーザの統合方法論および異なるインプリ
メンテーション目的をサポートすることにある。第１の要求を取り扱うために、
この実施例は、このスクリプトをより小さいスクリプトおよび機能的に完全にス
クリプトに分解する。１つのこのような例は、特定プロセッサ構成６０に関連す
る全ＨＤＬファイルを読み出すことができる読み出しスクリプト、プロセッサ６
０に固有のタイミング要求をセットするタイミング抑制スクリプト、およびゲー
トレベルネットリストの配置および経路選択のために使用できる方法で統合結果
を詳しく書くスクリプトを提供することにある。第２の要求を取り扱うために、
本実施例は各インプリメンテーション目的のためのスクリプトを提供する。１つ
のこのような例は、より速いサイクルタイムを達成するスクリプト、最少シリコ
ン領域を達成するスクリプト、および最少電力消費を達成するスクリプトを提供
することにある。
【０１３５】 スクリプトは、他のフェーズのプロセッサ構成でもまた使用される。例えば、
一旦プロセッサ６０のＨＤＬが記述されたとすると、シミュレータは、ブロック
１３２に関して前述されたようにプロセッサ６０の正しい動作を検証するために
使用できる。これは、シミュレートされたプロセッサ６０で、多数のテストプロ
グラム、あるいは診断を実行することによってしばしば達成される。シミュレー
トプロセッサ６０でテストプログラムを実行することは、テストプログラムの実
行可能な画像を生成し、シミュレータ１１２によって読み出すことができるこの
実行可能な画像の表示を生成し、シミュレーションの結果が将来の解析のために
収集できるこの実行可能な画像の表示を形成し、このシミュレーションの結果等
を解析するような多数のステップを必要とし得る。従来技術では、これは、多数
の廃棄スクリプトで行われた。これらのスクリプトは、どのＨＤＬファイルが含
まれるべきであるか、これらのファイルのどの場所がディレクトリ構造にあり得
るか、どのファイルがテストベンチのために必要とされるか等のようなシミュレ
ーション環境の若干の組み込み知識を有した。最新の設計では、好ましい実施例
は、パラメータ置換によって構成されるスクリプトテンプレートを記述すること
にある。構成機構は、シミュレーションのために必要であるファイルのリストを
生成するためにＴＰＰも使用する。
【０１３６】 さらに、ブロック１３２の検証処理では、設計者が一連のテストプログラムを
実行できる他のスクリプトを記述することがしばしば必要である。これは、ＨＤ
Ｌモデルの所与の変更が新しいバグを導入しないという信用を設計者に与える回
帰スイートを実行するためにしばしば使用される。これらの回帰スクリプトも、
ファイル名、ロケーション等についての多数の組み込み前提を有するようにしば
しば廃棄された。単一のテストプログラムに対する実行スクリプトの形成に対し
て前述されるように、回帰スクリプトはテンプレートとして記述される。このテ
ンプレートは、構成時パラメータを実際の値の代わりにすることによって構成さ
れる。
【０１３７】 ＲＴＬ記述をハードウエアインプリメンテーションに変換する処理の最終ステ
ップは、抽象ネットリストを幾何学的表示に変換するために場所およびルート（
Ｐ＆Ｒ）ソフトウエアを使用することにある。Ｐ＆Ｒソフトウエアは、ネットリ
ストの結合性を解析し、セルの配置を決定する。次に、このソフトウエアは、全
セル間の接続の線を描くことを試みる。クロックネットは、通常特別の注意に値
し、最後のステップとして経路選択される。この処理は、両方とも、どのセルが
一緒に接近していると予想されるか（ソフトグルーピングとして公知である）、
セルの相対配置、どのネットがわずかな伝播遅延等を有すると予想されるかのよ
うな若干の情報をツールに提供することによって促進できる。
【０１３８】 この処理を容易にするためにおよび所望の性能目標、すなわちサイクル時間、
面積、電力消費が達成されることを保証するために、構成機構は、Ｐ＆Ｒソフト
ウエアのためのスクリプトのセットあるいは入力ファイルを生成する。これらの
スクリプトは、セルのための相対配置のような前述されたような情報を含む。こ
のスクリプトは、どれくらいの数の電源接続およびアース接続が必要であるか、
いかにこれらが境界等に沿って分布されるべきであるかのような情報も含む。こ
のスクリプトは、どれくらいの数のソフトグループを形成するかおよびどんなセ
ルがソフトグループに含まれるべきであるかおよびどのネットが重要なタイミン
グであるかの情報を含むデータベースを照会することによって生成される。この
パラメータは、どのオプションが選択されたかに基づいて変わる。これらのスク
リプトは、場所およびルートを変えるために使用されるツールに応じて構成可能
でなければならない。
【０１３９】 任意には、構成機構は、ユーザからより多くの情報を要求し、Ｐ＆Ｒスクリプ
トに送ることができる。例えば、インタフェースは、ユーザに最終のレイアウト
の所望のアスペクト比、どれくらいの数のバッファリングのレベルがクロックツ
リーに挿入されるべきであるか、どの側面に入出力ピンがこれらのピンの相対あ
るいは絶対の配置、電源およびアースのストラップ等にあるべきであるかを尋ね
ることができる。次に、これらのパラメータはＰ＆Ｒスクリプトに送られ、所望
のレイアウトを生成する。
【０１４０】 例えばより込み入ったクロックツリーを可能にするより込み入ったスクリプト
さえ使用できる。電力消費を減らすために行われた１つの共通最適化はクロック
信号をゲートすることにある。しかしながら、全ブランチの遅延をバランスさせ
ることは非常に困難であるので、これは、クロックツリー統合を非常に困難にす
る。構成インタフェースは、ユーザに、正しいセルがクロックツリーのために使
用し、クロックツリー統合の一部あるいは全部を実行することを尋ねることがで
きる。構成インタフェースは、どこのゲートクロックがこの設計にあるかの若干
の知識を有し、対象となるゲートからフリップフロップのクロック入力までの遅
延を推定することによってこれを行う。したがって、このインタフェースは、ク
ロックバッファの遅延をゲートセルの遅延と一致させるためにクロックツリー統
合ツールに抑制を与える。最新のインプリメンテーションでは、これは汎用ペリ
スクリプトによって行われる。このスクリプトは、どのオプションが選択される
かに基づいて構成エージェントによって発生されたゲートクロック情報を読み出
す。一旦設計が配置され、経路選択されたとするが、最終クロックツリー統合が
行われる前に、ペリスクリプトが実行される。
【０１４１】 更なる改善が前述されたプロフィール処理に対して行うことができる。特に、
我々は、ユーザがこれらのＣＡＤツールを実行する時間を費やさないで殆ど同時
に同様なハードウエアプロフィール情報を得ることができる処理を記述する。こ
の処理はいくつかのステップを有する。
【０１４２】 この処理の第１のステップは、ハードウエアプロフィールのグループのオプシ
ョンの効果が任意の他のグループのオプションとは無関係であるように全構成オ
プションのセットを直交オプションのグループに分離することにある。例えば、
ハードウエアプロフィールに対するＭＡＣ１６装置のインパクトは任意の他のオ
プションとは無関係である。それで、ＭＡＣオプションだけを有するオプション
グループが形成される。より複雑な例は、ハードウエアプロフィールに対するイ
ンパクトはこれらのオプションの特定の組合せによって決定されるので、割り込
みオプション、高レベル割り込みオプションおよびタイマオプションを含むオプ
ショングループである。
【０１４３】 第２のステップは、各オプショングループのハードウエアプロフィールのイン
パクトを特徴とすることにある。特徴付けは、グループのいろいろのオプション
の組合せに対するハードウエアプロフィールのインパクトを得ることによって行
われる。各組合せに関して、このプロフィールは、実際のインプリメンテーショ
ンが得られ、そのハードウエアプロフィールが測定される予め記述された処理を
使用して得られる。このような情報は推定データベースに記憶されている。
【０１４４】 最後のステップは、曲線取り付けおよび補間技術を使用してオプショングルー
プのオプションの特定組合せによってハードウエアプロフィールを計算する特定
の式を得ることにある。オプションの名前に応じて、異なる式が使用される。例
えば、各付加割り込みベクトルは同じロジックについてハードウエアに加えるの
で、我々は、線形関数を使用し、そのハードウエアインパクトをモデル化する。
他の例では、タイマ装置を有することは高優先順位割り込みオプションを必要と
するので、タイマオプションのハードウエアのインパクトのための式は多数のオ
プションを含む条件付式である。
【０１４５】 いかにアーキテクチャ選択がアプリケーションの実行時間性能およびコードサ
イズに影響を及ぼすかもしれないかの迅速フィードバックを提供することは役に
立つ。複数のアプリケーション領域からのいくつかのセットのベンチマークプロ
グラムがいくつかのセットが選択される。各領域に関して、いかに異なるアーキ
テクチャ設計決定が領域内のアプリケーションの実行時間性能およびコードサイ
ズに影響を及ぼすかを推定するデータベースは、予め形成される。ユーザはアー
キテクチャ設計を変えるので、データベースは、ユーザにあるいは複数の領域の
ために興味を引き起こさせるアプリケーション領域のために照会される。評価の
結果はユーザに提示されるので、ユーザは、ソフトウエアの長所とハードウエア
のコストとの間のトレードオフの推定を得る。
【０１４６】 迅速な評価システムは、プロセッサをさらに最適化するためにいかに構成を変
更するかの示唆をユーザに与えるために容易に拡張できる。１つのこのような例
は、各構成オプションを面積、遅延および電力のようないろいろのコスト距離の
オプションの増分インパクトを示す一組の数と関連付けることにある。所与のオ
プションのための増分コスト影響を計算することは迅速な評価システムで容易に
行われる。それは、オプションの有無の評価システムに対する２つの呼び出しを
単に必要とする。２つの評価に対するコストの差はオプションの増分インパクト
を示す。例えば、ＭＡＣ１６オプションの増分領域インパクトは、ＭＡＣ１６の
オプションの有無で２つの構成の領域コストを評価することによって計算される
。次に、この差異は、対話構成システムのＭＡＣ１６オプションで表示される。
このようなシステムは、一連の単一ステップ改善によって最適解決策の方へユー
ザを誘導できる。
【０１４７】 自動プロセッサ構成処理のソフトウエア側に移ると、本発明の本実施例は、ソ
フトウエア開発ツール３０がプロセッサに固有であるようにソフトウエア開発ツ
ール３０を構成する。構成処理は、いろいろの異なるシステムおよび命令セット
アーキテクチャに移植できるソフトウエアツール３０で始める。このような目標
を変えることができるツールは、幅広く研究され、周知である。本実施例は、フ
リーソフトウエアであり、例えば、ＧＮＵ Ｃコンパイラ、ＧＮＵアセンブラ、
ＧＮＵリンカ、ＧＮＵプロファイラ、およびいろいろのユーティリティプログラ
ムを含むＧＮＵファミリーのツールを使用する。次に、これらのツール３０は、
ＩＳＡ記述からソフトウエアの一部を直接生成し、手で記述されたソフトウエア
の一部を変更するためにＴＰＰを使用することによって自動的に構成される。
【０１４８】 ＧＮＵ Ｃコンパイラはいくつかの異なる方法で構成される。コアＩＳＡ記述
が与えられると、コンパイラの機械依存ロジックの多くが手で記述できる。コン
パイラのこの一部は構成可能なプロセッサ命令セットの全構成に共通であり、手
で目標を変更することは最善結果を得るための細かい調整を可能にする。しかし
ながら、コンパイラのこの手で符号された部分の場合さえ、若干のコードはＩＳ
Ａ記述から自動的に生成される。特に、ＩＳＡ記述は、いろいろの命令の即値フ
ィールドに使用できる一定値のセットを規定する。各即値フィールドの場合、述
語関数は、特定の定数値がフィールドで符号化できるかどうかを試験するために
生成される。コンパイラは、プロセッサ６０のためのコードを生成する場合、こ
れらの述語関数を使用する。コンパイラ構成のこのアスペクトを自動化すること
は、ＩＳＡ記述とコンパイラとの間の不一致に対する機会を取り除き、それは、
最少の努力でＩＳＡの定数を変えることを可能にする。
【０１４９】 コンパイラのいくつかのアスペクトはＴＰＰで前処理を介して構成される。パ
ラメータ選択によって制御された構成オプションの場合、コンパイラの対応する
パラメータはＴＰＰによってセットされる。例えば、コンパイラは、ターゲット
プロセッサ６０がビッグエンディアンあるいはリトルエンディアンバイト配列を
使用し、この変数は、構成仕様１００からエンディアンネスを読み出すＴＰＰコ
マンドを自動的に使用してセットされる。ＴＰＰは、対応するパッケージが構成
仕様１００で使用可能であるかどうかに基づいて任意のＩＳＡパッケージのため
のコードを生成するコンパイラの手で符号化された部分を条件付で使用可能ある
いは使用禁止するためにも使用できる。例えば、乗算／累算命令を生成するコー
ドは、構成仕様がＭＡＣ１６オプション９０を含む場合、コンパイラにだけ含ま
れる。
【０１５０】 コンパイラは、ＴＩＥ言語によって指定された設計者定義の命令をサポートす
るようにも構成される。このサポートには２つのレベルがある。最低レベルで、
設計者定義の命令は、コンパイルされるコードのマクロ関数、組込み関数、ある
いはインライン（外部）関数として利用可能である。本発明の本実施例は、「イ
ンラインアセンブリ」コードのようなインライン関数を規定するＣヘッダ（ＧＮ
Ｕ Ｃコンパイラの標準機能）を生成する。設計者定義の操作符号および操作符
号の対応するオペランドが与えられると、このヘッダファイルを生成することは
、ＧＮＵ Ｃコンパイラのインラインアセンブリシンタックスに変換する簡単な
処理である。他のインプリメンテーションは、インラインアセンブリ命令を指定
するＣプリプロセッサマクロを含むヘッダファイルを形成する。さらにもう一つ
の代替は、組込み関数をコンパイラの中に加えるためにＴＰＰを使用する。
【０１５１】 設計者定義の命令に対する第２のレベルのサポートは、命令を使用する機会を
コンパイラに自動的に認識させることによって提供される。これらの命令は、構
成処理中ユーザによって直接規定あるいは自動的に形成できる。ユーザアプリケ
ーションをコンパイルするより前に、ＴＩＥコードは、自動的に検査され、Ｃに
等しい機能に変換される。これはＴＩＥ命令の高速シミュレーションを可能にす
るために使用できる同じステップである。Ｃに等しい機能は、コンパイラによっ
て使用されるツリーベース中間表示に部分的にコンパイルされる。各ＴＩＥ命令
に対するこの表示はデータベースに記憶される。ユーザアプリケーションがコン
パイルされる場合、コンパイル処理の一部はパターン一致器である。ユーザアプ
リケーションはツリーベース表示にコンパイルされる。パターン一致器は、ユー
ザプログラムのツリー毎にボトムアップで移動する。移動の各ステップで、パタ
ーン一致器は、現ポイントにルートされた中間表示がデータベースのＴＩＥ命令
のいずれかに一致しているかどうかを検査する。一致がある場合、一致が示され
る。各ツリーを移動することを完了した後、最大のサイズにされた一致のセット
は選択される。ツリーの各最大一致は、等価のＴＩＥ命令と取り換えられる。
【０１５２】 前述のアルゴリズムは、無状態ＴＩＥ命令を使用する機会を自動的に認識する
。付加方式は、状態を有するＴＩＥ命令を使用する機会を自動的に認識するため
にも使用できる。前述の節は、状態を有する可能性のあるＴＩＥ命令を自動的に
選択するアルゴリズムを記載した。同じアルゴリズムは、ＣあるいはＣ＋＋アプ
リケーションのＴＩＥ命令を自動的に使用するために使用される。ＴＩＥコプロ
セッサがより多くのレジスタであるが限られた演算のセットを有するように規定
された場合、コードの領域は、レジスタスピリングを受けるかどうかおよびこれ
らのレジスタが使用可能な演算のセットを使用するだけであるかどうかを調べる
ために走査される。このような領域が見つかった場合、これらの領域のコードは
、コプロセッサ命令およびレジスタ９８を使用するために自動的に変更される。
変換動作は、データをコプロセッサ９８の内外へ移動させるように領域の境界で
発生される。同様に、ＴＩＥコプロセッサが異なる大きさの整数で作動するよう
に規定された場合、コードの領域は、この領域の全データがあたかも異なる大き
さであるかのようにアクセスされるかどうかを調べるように検査される。一致領
域に関しては、このコードが変更され、グルーコードは境界に付加される。同様
に、ＴＩＥコプロセッサ９８がＣ＋＋抽象データタイプを実行するために規定さ
れる場合、このデータタイプの全演算は、ＴＩＥコプロセッサ命令と取り換えら
れる。
【０１５３】 ＴＩＥ命令を自動的に暗示することおよびＴＩＥ命令を自動的に使用すること
の両方とも個別に役立つことを注目せよ。暗示されたＴＩＥ命令は、組込み機構
を介してユーザによっても手動で使用でき、アルゴリズムを利用することは手動
で設計されたＴＩＥ命令あるいはコプロセッサ９８に加えることができる。
【０１５４】 いかに設計者定義の命令がインライン関数あるいは自動認識のいずれかによっ
て生成されたかにかかわらず、コンパイラは、これらの命令を最適化し、スケジ
ュールできるように設計者定義の命令の可能性のある副作用を知る必要がある。
性能を改良するために、従来のコンパイラは、実行時間性能、コードサイズある
いは電力消費のような所望の特性を最大にするためにユーザコードを最適化する
。当該技術分野で十分熟練した人に公知であるように、このような最適化は、命
令を再配置するかあるいは所定の命令を他の意味論的に等価な命令と取り換える
ようなものを含む。最適化を十分実行するために、コンパイラは、いかにあらゆ
る命令がマシンの異なる部分に影響を及ぼすかを知らなければならない。マシン
状態の異なる部分を読み書きする２つの命令が自由に再配列できる。従来のプロ
セッサの場合、異なる命令によって読み出しおよび／または書き込みされる状態
は、時々テーブルによってコンパイラの中にハードワイヤードされる。本発明の
一実施例では、ＴＩＥ命令は、内輪に見積もってもプロセッサ６０の状態全てを
読み書きするものと仮定される。これによって、コンパイラは、正しいコードを
生成するがコンパイラの能力を制限し、ＴＩＥ命令がある場合のコードを最適化
できる。本発明の他の実施例では、ツールは、ＴＩＥ定義を自動的に読み出し、
各ＴＩＥ命令に対してどの状態が前記命令によって読み出しあるいは書き込みさ
れるかを見つける。次に、このツールは、コンパイラの最適化器によって使用さ
れるテーブルを変更し、各ＴＩＥ命令の効果を正確にモデル化する。
【０１５５】 コンパイラのように、アセンブラ１１０の機械依存部は、自動的に生成された
部分およびＴＰＰで構成された手で符号化された部分の両方とも含む。全構成に
共通の機能のいくつかは、手で記述されたコードでサポートされる。しかしなが
ら、アセンブラ１１０の主要タスクは、機械命令を符号化することであり、命令
符号化および復号化ソフトウエアはＩＳＡ記述から自動的に生成できる。
【０１５６】 命令符号化および復号化は異なるソフトウエアツールで有用であるために、本
発明の本実施例は、ソフトウエアをグループ化し、これらのタスクを実行し、別
個のソフトウエアライブラリにする。このライブラリは、ＩＳＡ記述の情報を使
用して自動的に生成される。このライブラリは、操作符号の一覧表、すなわち操
作符号ニーモニックのためのストリングを一覧表のメンバー上に効率的にマッピ
ングする関数（stringToOpcode）および各操作符号に対して命令長（instructio
nLength）、オペランド数（numberOfOperand）、オペランドフィールド、オペラ
ンドタイプ（すなわち、レジスタあるいは即値）（operandType）、２進符号化
（encodeOpcode）およびニーモニックストリング（opcodeName）を指定するテー
ブルを規定する。各オペランドフィールドに関しては、ライブラリは、命令ワー
ドの対応するビットを符号化するアクセスサ関数（fieldSetFunction）および復
号化するアクセスサ関数（fieldGetSetFunction）を提供する。この情報の全部
は、ＩＳＡ記述で容易に利用可能である。すなわち、ライブラリソフトウエアを
生成することは、単にこの情報を実行可能なＣコードに変換する問題である。例
えば、各エントリが各操作符号フィールドをＩＳＡ記述のこの命令に対して指定
された値に設定することによって生成された特定の命令に対する符号化である場
合、命令符号化は、Ｃアレイ変数に記録される。ｅｎｃｏｄｅＯｐｅｃｏｄｅ関
数は、単に所与の操作符号に対してアレイ値に戻る。
【０１５７】 ライブラリも、２進命令（decodeInstruction）の操作符号を復号化する関数
を提供する。この関数は、最も外側のスイッチが操作符号階層の上部でサブ操作
符号をテストする一連のネストスイッチステートメントとして生成され、ネスト
されたスイッチステートメントは操作符号階層の徐々により低いサブ操作符号を
テストする。したがって、この関数に対して生成されたコードは、操作符号その
ものと同じ構造を有する。
【０１５８】 命令を符号化および復号化するこのライブラリが与えられると、アセンブラ１
１０は容易に実行される。例えば、アセンブラの命令符号化ロジックは全く簡単
である。すなわち
【数２４】
【０１５９】 ２進命令をアセンブリコードに非常に類似している可読形式に変換する逆アセ
ンブラ１１０を実行することは同様に簡単である。
【数２５】
【０１６０】 この逆アセンブラアルゴリズムはスタンドアロン逆アセンブラツールにおいて
使用され、またマシーンコードのデバッギングをサポートするためにデバッガ１
３０においても使用される。
【０１６１】 リンカはコンパイラやアセンブラ１１０程機器構成に対してあまり敏感ではな
い。リンカの多くは標準型であり、機械依存部分でさえ主としてコアＩＳＡ記述
に依存しており、特定のコアＩＳＡに対して手動で符号化することができる。ｅ
ｎｄｉａｎｎｅｓｓ等のパラメータはＴＰＰを使用して構成仕様書１００から設
定される。ターゲットプロセッサ６０のメモリマップはリンカが必要とする構成
の他の１つの局面である。このように、メモリマップを指定するパラメータは、
ＴＰＰを使用してリンカに挿入される。本発明のこの実施形態では、ＧＮＵリン
カが一組のリンカスクリプトによって駆動され、それはメモリマップ情報を含む
これらのリンカスクリプトである。このアプローチの利点は、ターゲットシステ
ムのメモリマップが、プロセッサ６０を構成した時に指定されたメモリマップと
異なっている場合、プロセッサ６０を再構成することなく、またリンカを再構築
することなく、付加的なリンカスクリプトを後で発生させることができることで
ある。このように、この実施形態は、異なるメモリマップパラメータを備えた新
しいリンカスクリプトを構成するツールを含んでいる。
【０１６２】 一度に１つの命令の実行をシングルステップ化し、ブレークポイントを導入し
、また他の標準デバッギングタスクを遂行するために、デバッガ１３０はプログ
ラムを実施するにつれてのプログラムの状態を観察するための機構を提供する。
デバッギングされるプログラムは、構成されたプロセッサのハードウエアインプ
リメンテーション、あるいはＩＳＳ１２６のいずれに対しても実施することがで
きる。デバッガはいずれの場合にもユーザに対して同じインターフェイスを呈す
る。ハードウエアインプリメンテーションに対してプログラムを実施する場合、
ユーザのプログラム実行を制御し、シリアルポートを介してデバッガと通信する
ために、小さなモニタプログラムがターゲットシステムに含まれる。シミュレー
タ１２６に対してプログラムを実施する場合、シミュレータ１２６自体がこれら
の機能を果たす。デバッガ１３０は幾つかの方法でこの構成に依存している。デ
バッガ１３０内からの分解機コードをサポートする為に、デバッガ１３０は上述
の命令符号化・復号化ライブラリと接続される。どのレジスタがプロセッサ６０
に存在するかを見出すために、ＩＳＡ記述をスキャンすることによってプロセッ
サのレジスタ状態を表示するデバッガ１３０の部分、及びデバッガ１３０に対し
て情報を提供するデバッグモニタプログラムとＩＳＳ１２６の部分が生成される
。
【０１６３】 他のソフトウエア開発ツール３０は標準型であり、各プロセッサ構成のために
変更する必要はない。プロファイルビューア及び様々なユティリティプログラム
がこのカテゴリに含まれる。プロセッサ６０の全ての機器構成が共有するバイナ
リフォーマットでのファイルに対して作動するために、これらのツールをもう一
度目標とすることが必要であるかもしれないが、これらのツールはＩＳＡ記述あ
るいは構成仕様書１００内の他のパラメータのいずれにも依存しない。
【０１６４】 構成仕様書はまた、図１３に示すＩＳＳ１２６と呼ばれるシミュレータを構成
するためにも使用される。ＩＳＳ１２６は構成可能なプロセッサ命令セットの機
能的な行動をモデル化するソフトウエアアプリケーションである。Ｓｙｎｏｐｓ
ｙｓ ＶＣＳやＣａｄｅｎｃｅ Ｖｅｒｉｌｏｇ ＸＬやＮＣシミュレータ等の
その対応するプロセッサハードウエアモデルシミュレータとは異なり、ＩＳＳ
ＨＤＬモデルはその命令実行中はＣＰＵの抽象化である。ＩＳＳ１２６は各ゲー
トに対して各信号の推移をモデル化する必要がなく、また完全なプロセッサ設計
に登録する必要もないので、ハードウエアシミュレーションよりはるかに早く実
行する。
【０１６５】 ＩＳＳ１２６はホストコンピュータに対して実行すべき、構成されたプロセッ
サ６０のためにプログラムを生成できるようにする。ＩＳＳ１２６はプロセッサ
のリセットを正確に再生し、デバイスドライバ等の低レベルのプログラムや初期
化コードを展開させる行動を遮る。固有のコードを埋め込まれたアプリケーショ
ンに接続する場合に、これは特に有用である。
【０１６６】 実際の埋め込まれたターゲットにコードをダウンロードする必要なしに、構造
上の仮定やメモリオーダリング上の問題点等の潜在的な問題を特定するためにＩ
ＳＳ１２６を使用することができる。
【０１６７】 この実施形態では、ＩＳＳセマンティクスは、命令を機能に変えるＣオペレー
タ構築ブロックを構築するために、Ｃのような言語を原文通りに使用するものと
して表される。例えば、割込みレジスタやビット設定・割込みレベル・ベクトル
等の割込みに関する初歩の機能性は、この言語を使用してモデル化される。
【０１６８】 構成可能なＩＳＳ１２６は、システム設計及び確証プロセスの一部として、以
下の４つの目的または目標のために使用される： - ハードウエアが利用できるようになる前にソフトウエアアプリケーションを
デバッギングすること； - システムソフトウエア（例えば、コンパイラ及びオペレーティングシステム
成分）のデバッギング； - ハードウエア設計検証のためにＨＤＬシミュレーションと比較すること。Ｉ
ＳＳはＩＳＡのリファレンスインプリメンテーションとして作用し、ＩＳＳ及び
プロセッサＨＤＬは共に、プロセッサ設計検証中に診断法及びアプリケーション
のために実行され、両者からのトレースが比較される；及び - ソフトウエアアプリケーション性能の分析（これは構成プロセスの一部であ
ってもよいし、あるいはプロセッサ構成が選択された後で同調する更なるアプリ
ケーションのために使用されてもよい）。
【０１６９】 全ての目標にとって、構成可能なアッセンブラ１１０及びリンカを備えて作り
出されるプログラムをＩＳＳ１２６がロード・デコードできることが必要である
。また命令のＩＳＳ実行が、対応するハードウエア実行及びコンパイラの予測に
対して意味論的に同等であることも必要である。これらの理由のために、ＩＳＳ
１２６は、ハードウエア及びシステムソフトウエアを定義するために使用される
同じＩＳＡファイルから、そのデコード・実行行為を引き出す。
【０１７０】 上記した最初と最後の目標にとって、ＩＳＳ１２６が可及的に速く必要な精度
に達することが重要である。従って、ＩＳＳ１２６はシミュレーションの詳細レ
ベルの動的制御を可能にする。例えば、キャッシュの詳細は必要とされない限り
モデル化されず、キャッシュモデリングを動的にオン・オフに切り替えることが
できる。更に、実行時間にＩＳＳ１２６がほとんど構成に依存した所作選択をし
ないようにＩＳＳ１２６をコンパイルする前に、ＩＳＳ１２６の部分（例えば、
キャッシュ及びパイプラインモデル）が構成される。
【０１７１】 上記した最初と最後の目標にとって、設計（ターゲット）下で、システムにと
ってオペレーティングシステムサービスがＯＳから利用できない場合、ＩＳＳ１
２６がアプリケーションに対してこれらのサービスを提供することが重要である
。また、それがデバッギングプロセスの関連する部分である場合、これらのサー
ビスがターゲットＯＳによって提供されることが重要である。この方法で、シス
テムはＩＳＳホストとシミュレーションターゲット間でこれらのサービスを柔軟
に動かすための設計を提供する。現在の設計はＩＳＳ動的制御（ＳＹＳＣＡＬＬ
命令のトラッピングはオン・オフを切り替えてもよい）と、ホストＯＳサービス
を要求するための特別なＳＩＭＣＡＬＬ命令の使用との組み合わせに頼っている
。
【０１７２】 最後の目標は、ＩＳＳ１２６がＩＳＡによって指定されるレベル以下であるプ
ロセッサとシステムの行動のうち、一部の局面をモデル化することを必要とする
。特に、ＩＳＳキャッシュモデルは、機器構成データベース１００からパラメー
タを抽出するパール（Ｐｅｒｌ）スクリプトからのモデルのためにＣコードを発
生させることによって構成される。更に、命令のパイプライン行動の詳細（例え
ば、レジスタの使用及び機能ユニットの利用可能性要件に基づくインタロック）
も、機器構成データベース１００から引き出される。現在のインプリメンテーシ
ョンでは、特殊なパイプライン記述ファイルがリスプ状のシンタックス内のこの
情報を指定する。
【０１７３】 三番目の目標は割込み行動の正確な制御を必要とする。この目的のために、Ｉ
ＳＳ１２６内の特殊な非構造的レジスタを使用して、割込み可能を抑制する。
【０１７４】 ＩＳＳ１２６はその使用のために異なる目標をサポートするために幾つかのイ
ンターフェイスを提供する。 - バッチまたはコマンドラインモード（一般的に最初と最後の目標との関連で
使用される）； - コマンドループモード、これは非象徴的なデバッグ能力、例えば、ブレーク
ポイント・ウォッチポイント・ステップ等、４つ全ての目標のために頻繁に使用
されるデバッグ能力を提供する；及び - 実行バックエンドとして、ＩＳＳ１２６がソフトウエアデバッガにより使用
されるようにするソケットインターフェイス（これは特定の選択された構成のた
めにレジスタ状態を読み取り、書き込むように構成されなければならない）； - 非常に詳細なデバッギング及び性能分析を可能にするスクリプタブルインタ
ーフェイス。特に、このインターフェイスは異なる構成に対してアプリケーショ
ン行動を比較するために使用されてもよい。例えば、どのブレークポイントにお
いても、１つの構成に対するランからの状態を別の構成に対するランからの状態
と比較してもよいし、あるいは１つの構成に対するランからの状態を別の構成に
対するランからの状態に移行させてもよい。
【０１７５】 またシミュレータ１２６は手動でコード化され、自動発生された部分を有して
いる。ＩＳＡ記述言語から発生されるテーブルから作成される命令デコード及び
実行を除いて、手動でコード化された部分は従来よりのものである。これらのテ
ーブルは実行すべき命令ワードに見出される一次的操作符号から開始し、その分
野の値でテーブルへと索引付けし、一片の操作符号、つまり、他の操作符号の点
から定義されていない操作符号が見つかるまで続けることによって、命令を復号
化する。次に、テーブルはその命令に対するセマンティクス宣言書において指定
されるＴＩＥコードから翻訳されたコードに対するポインタを与える。このコー
ドは命令をシミュレートするために実行される。
【０１７６】 ＩＳＳ１２６はシミュレートされているプログラムの実行をプロファイルする
ことができる。このプロファイリングは業界で公知のプログラムカウンタサンプ
リング技術を使用する。定期的な間隔で、シミュレータ１２６はシミュレートさ
れているプロセッサのＰＣ（プログラムカウンタ）をサンプリングする。シミュ
レータ１２６は各コード領域におけるサンプル数でヒストグラムを構築する。ま
たシミュレータ１２６は、１つのコール命令がシミュレートされる度にカウンタ
を増分することによって、コールグラフ内の各エッジが実行される回数をカウン
トする。シミュレーションが完了すると、シミュレータ１２６は、標準のプロフ
ァイルビューアによって読み出すことができるフォーマットで、ヒストグラム及
びコールグラフのエッジカウントの両方を含む出力ファイルを書く。シミュレー
トされているプログラム１１８は（標準のプロファイリング技術におけるように
）計測コードで修正する必要がないので、プロファイリングオーバーヘッドはシ
ミュレーション結果に影響を及ぼさないし、プロファイリングは全く非侵略的で
ある。
【０１７７】 システムがハードウエアプロセッサエミュレーション及びソフトウエアプロセ
ッサエミュレーションを利用できるようにすることが好ましい。この目的のため
に、本実施形態はエミュレーションボードを提供する。図６に示すように、エミ
ュレーションボード２００は、ハードウエア内でプロセッサ構成６０をエミュレ
ートするために、Ａｌｔｅｒａ Ｆｌｅｘ １０Ｋ２００Ｅ等の複合プログラム
可能論理装置２０２を使用する。一旦システムにより発生されたプロセッサネッ
トリストでプログラムされると、ＣＰＬＤ装置２０２は機能的に最終的なＡＳＩ
Ｃ製品と同等になる。それは他の（ＩＳＳ１２６またはＨＤＬ等の）シミュレー
ション方法よりはるかに高速で稼動し、周期的に正確である、プロセッサ６０の
物理的実用化を利用できるという利点を提供する。しかしながら、それは最終的
なＡＳＩＣ装置が達成することができる高周波数ターゲットには達することがで
きない。
【０１７８】 このボードはデザイナが様々なプロセッサ構成オプションを評価でき、ソフト
ウエア展開及びデバッギングを設計サイクルの初期に開始できるようにする。そ
れはまたプロセッサ構成の機能的検証のためにも使用することができる。
【０１７９】 平易なソフトウエア展開、デバッギング及び検証を許すために、エミュレーシ
ョンボード２００はそれに対して利用できる幾つかの資源を有している。これら
の資源には、ＣＰＬＤ装置２０２自体、ＥＰＲＯＭ２０４、ＳＲＡＭ２０６、同
期ＳＲＡＭ２０８、フラッシュメモリ２１０及び２つのＲＳ２３２シリアルチャ
ネル２１２が含まれる。シリアルチャネル２１２はユーザプログラムをダウンロ
ードしてデバッギングするために、ＵＮＩＸ（登録商標）またはＰＣホストに対
する通信リンクを提供する。ＣＰＬＤネットリストを考慮して、装置の機器構成
ポート２１４に対する専用シリアルリンクを通して、あるいは専用機器構成ＲＯ
Ｍ２１６を通して、プロセッサ６０の構成がＣＰＬＤ２０２へとダウンロードさ
れる。
【０１８０】 ボード２００に対して利用できる資源もある程度まで構成可能である。容易に
変更可能であるプログラム可能論理装置（ＰＬＤ）２１７を通してマッピングが
行われるので、ボード上の様々なメモリ要素のメモリマップを容易に変更するこ
とができる。更に、プロセッサコアが利用するキャッシュ２１８及び２２８は、
より大きな記憶装置を使用して、キャッシュ２１８及び２２８に接続されるタグ
バス２２２及び２２４を適当な大きさに分けることによって拡張可能である。
【０１８１】 特定のプロセッサ構成をエミュレートするためのボードの使用は幾つかのステ
ップを含む。第１のステップはプロセッサの特定の構成を記述する一組のＲＴＬ
ファイルを入手することである。次のステップは多数の商業的統合ツールを使用
して、ＲＴＬ記述からゲートレベルのネットリストを統合することである。１つ
のこのような例はＳｙｎｏｐｓｙｓからのＦＰＧＡエクスプレスである。次にゲ
ートレベルのネットリストを使用して、業者により典型的に提供されるツールを
用いてＣＰＬＤインプリメンテーションを入手できる。このようなツールの１つ
は、アルテラ社（Altera Corporation）のＭａｘｐｌｕｓ２である。最後のステ
ップは、再びＣＰＬＤ業者により提供されるプログラマを使用して、エミュレー
ションボードのＣＰＬＤチップ上にインプリメンテーションをダウンロードする
ことである。
【０１８２】 エミュレーションボードの目的の１つはデバッギング目的のために迅速なプロ
トタイプ実用化をサポートすることであるので、前のパラグラフにおいて概説さ
れたＣＰＬＤ実用化プロセスが自動的であることが重要である。この目的を達成
するために、１つのディレクトリに全ての関連ファイルをグループ分けすること
によって、ユーザに配送されるファイルがカストマイズされる。そして、完全に
カストマイズされた統合スクリプトが提供され、顧客が選択した特定のＦＰＧＡ
装置に特定のプロセッサ構成を統合することができる。業者ツールによって使用
される完全にカストマイズされた実用化スクリプトも発生される。このような統
合及び実用化スクリプトは、最適の性能で機能的に正しい実用化を保証する。特
定のプロセッサ構成に関連する全てのＲＴＬファイルを読み込むために、スクリ
プト内に適切なコマンドを含むことにより、またプロセッサ構成内のＩ／Ｏ信号
に基づいてチップピンの位置を割り当てるための適当なコマンドを含むことによ
り、またゲート型クロックにおけるようなプロセッサ論理のある重大な部分のた
めに特定の論理実用化を入手するためのコマンドを含むことにより、機能的な正
確さが達成される。更に、このスクリプトは、全てのプロセッサＩ／Ｏ信号に詳
細なタイミング制限を割り当てることにより、またある重大な信号の特殊処理に
より、実用化の性能を改善する。タイミング制限の１つの例は、ボード上の１つ
の信号の遅延を考慮することによって、その信号に対して特定の入力遅延を割り
当てることである。重大な信号処理の例は、ＣＰＬＤチップに対して低クロック
スキューを達成するために、専用グローバルワイヤに対してクロック信号を割り
当てることである。
【０１８３】 好ましくは、該システムは構成されたプロセッサ６０用の検証スイートも構成
する。マイクロプロセッサのような複雑な設計の検証のほとんどは以下のような
流れで構成される： ━ 設計を刺激し、テストベンチ内で、またはＩＳＳ１２６のような外部モデル
を使用して出力を比較するために、テストベンチを構築する； ━ 刺激を発生させるための診断法を書き込む； ━ 制限された状態の機械カバレッジＨＤＬのラインカバレッジ、下降するバッ
グ率、設計上移動するベクトルの数等のスキームを使用して、検証カバレッジを
測定する；そして ━ そのカバレッジが充分でなければ、更に診断法を書き込み、おそらく診断法
を発生させるためのツールを使用して、更に設計を実行する。
【０１８４】 本発明は幾分似たような流れを使用するが、設計の構成可能性を説明するため
に、この流れの全ての成分を修正する。この方法論は以下のステップより成る： ━ 特定の構成用のテストベンチを構築する。テストベンチの構成はＨＤＬのた
めに記述したのと同様のアプローチを使用し、その中で支持される全てのオプシ
ョン及び拡張、つまり、キャッシュサイズ、バスインターフェイス、クロッキン
グ、及び割込み発生等をサポートする； ━ ＨＤＬの特定の構成に対してセルフチェッキング診断法を実行する。診断法
自体は特定のハードウエア部品に適応するように構成できる。どの診断法を実行
するかの選択も構成に応じて行う。 ━ 擬似乱数的に発生された診断法を実行し、ＩＳＳ１２６に対する各々の命令
実行後のプロセッサ状態を比較する；そして ━ 機能的カバレッジと共にラインカバレッジを測定するカバレッジツールを使
用した、検証カバレッジの測定。更に、非合法的な状態を探すために、その診断
法に沿ってモニタ及びチェッカを動かす。これらは全て、特定の構成仕様用に構
成可能である。
【０１８５】 全ての検証成分が構成可能である。構成可能性はＴＰＰを使用して実用化され
る。
【０１８６】 テストベンチは、構成されたプロセッサ６０が置かれるシステムのＶｅｒｉｌ
ｏｇ（登録商標）モデルである。本発明の場合、これらのテストベンチは以下の
ものを含む： ━ キャッシュ、バスインターフェイス及び外部メモリ； ━ 外部割込み機構及びバスエラー発生； ━ クロック発生。
【０１８７】 上記特徴のほとんど全てが構成可能であるので、テストベンチ自体は構成可能
性をサポートする必要がある。そこで、例えば、キャッシュサイズ及び外部割込
み機構の数は構成に基づいて自動的に調節される。
【０１８８】 テストベンチはテスト中の装置、プロセッサ６０に刺激を提供する。それはメ
モリ内に予めロードされるアッセンブリレベルの命令を（診断法から）提供する
ことによって行われる。更にテストベンチはプロセッサ６０の行動、例えば割込
み、を制御する信号を発生させる。また、これらの外部信号の周波数及びタイミ
ングは制御可能であり、テストベンチによって自動的に発生される。
【０１８９】 診断法には２つのタイプの構成可能性がある。まず第一に、診断法はＴＰＰを
使用して何をテストするかを決定する。例えば、ソフトウエア割込みをテストす
るために１つの診断法が書かれている。この診断法は正しいアセンブリコードを
発生させるために、幾つのソフトウエア割り込みがあるかを知っている必要があ
る。
【０１９０】 第二に、プロセッサ構成システム１０はこの構成にとってどの診断法が適して
いるかを決定しなければならない。例えば、ＭＡＣユニットをテストするために
書かれた診断法は、このユニットを含んでいないプロセッサ６０に対しては適用
できない。本実施形態では、これは各診断法についての情報を含むデータベース
の使用を通して実施される。データベースは各診断法に対して、以下の情報を含
んでいてよい： ━ 或るオプションが選択された場合、その診断法を使用する； ━ その診断法は割込みがあれば実行できないかどうか； ━ その診断法は実行するのに特別なライブラリまたはハンドラを必要とするか
否か；及び ━ ＩＳＳ１２６とのコシミュレーションがあればその診断法を実行できないか
どうか。
【０１９１】 好ましくは、プロセッサハードウエア記述は３つのタイプのテストツール：テ
スト発生器ツール、モニタ及びカバレッジツール（またはチェッカ）及びコシミ
ュレーション機構を含む。テスト発生器ツールとは、知的方法で一連のプロセッ
サ命令を作り出すツールである。これらのツールは擬似乱数的なテスト発生器の
シーケンスである。本実施形態は内部的に２つのタイプ：特別に展開されたＲＴ
ＰＧと呼ばれるものと、ＶＥＲＡ（ＶＳＧ）と呼ばれる外部ツールに基づくもの
を使用する。両者共そのまわりに作られる構成可能性を有する。１つの構成に対
する有効な命令に基づいて、それらは一連の命令を発生させる。これらのツール
はＴＩＥから新たに定義された命令を処理することができ、これらの新たに定義
された命令がテスト用に無作為に発生される。本実施形態は設計検証のカバレッ
ジを測定するモニタ及びチェッカを含む。
【０１９２】 モニタ及びカバレッジツールは、リグレッションランと並んで動かされるツー
ルである。カバレッジツールは診断法が何をしているか、それが働かせているＨ
ＤＬの機能及び論理をモニタする。この情報の全てがリグレッションランを通し
て集められ、後で分析されて、論理のどの部分が更にテストを必要としているか
に関するヒントを得る。本実施形態は構成可能である幾つかの機能的カバレッジ
ツールを使用する。例えば、特定の制限された状態の機械にとって、構成に応じ
て必ずしも全ての状態が含まれているとは限らない。従って、その構成に対して
、機能的カバレッジツールはこれらの状態または遷移をチェックしようとしては
ならない。これはＴＰＰを通してツールを構成可能にすることによって達成され
る。
【０１９３】 同様に、ＨＤＬシミュレーション内で発生する非合法的な条件をチェックする
モニタがある。これらの非合法的状態はバグとして現れ得る。例えば３状態バス
上で、２つのドライバが同時にオンになるべきではない。これらのモニタは構成
可能であり、その構成のために特定の論理が含まれているか否かに基づいてチェ
ックを追加または除去する。
【０１９４】 コシミュレーション機構はＨＤＬをＩＳＳ１２６に接続する。命令の終りにプ
ロセッサ状態がＨＤＬ及びＩＳＳ１２６において同じであることをチェックする
ために、このコシミュレーション機構が使用される。更に、各構成にどのような
特徴が含まれているか、また比較のためにどのような状態が必要であるかを知る
程度まで、このコシミュレーション機構は構成可能である。従って、例えば、デ
ータブレークポイント特徴が特殊なレジスタを追加する。この機構はこの新しい
特殊なレジスタを比較するために知っていることが必要である。
【０１９５】 ＩＳＳ１２６において使用するために、またテスト及び検証のために使用する
ためのシステムデザイナのために、ＴＩＥを介して指定される命令セマンティク
スを機能的に同等のＣ関数に翻訳することができる。機器構成データベース１０
６内の命令セマンティクスは、標準のパーサツールを使用してパーサツリーを作
るツールによってＣ関数に翻訳され、次にそのツリーを歩き、Ｃ言語で対応する
表現を出力するコードに翻訳される。その翻訳は全ての表現にビット幅を指定し
、構文解析木を書き直して一部の翻訳を簡略化するためにプレパスを必要とする
。これらの翻訳機構は、ＨＤＬからＣへの、あるいはＣからアッセンブリ言語コ
ンパイラへの他の翻訳機構に比べて比較的簡単であり、ＴＩＥ及びＣ言語仕様書
から始めて、当業者により書き換えることができる。
【０１９６】 機器構成ファイル１００及びアッセンブラ／逆アセンブラ１００を用いて構成
されるコンパイラを使用して、ベンチマークアプリケーションソースコード１１
８が編纂されて組み付けられ、サンプルデータセット１２４を使用してシミュレ
ートされてソフトウエアプロファイル１３０を入手し、このソフトウエアプロフ
ァイル１３０はユーザへのフィードバックのためにユーザ構成捕捉ルーチンにも
設けられる。
【０１９７】 どの構成パラメータ選択に対してもハードウエア及びソフトウエア両方のコス
ト／利益特性記述を得る能力を有することで、デザイナによるシステムの更なる
最適化の新たな機会が開かれる。特に、これはデザイナが最適の構成パラメータ
を選択できるようにし、最適の構成パラメータはある長所の形式に従ってシステ
ム全体を最適化する。１つの可能なプロセスは、構成パラメータを繰り返し選択
する、あるいは選択を解除することによる貪欲な戦略に基づいている。各ステッ
プにおいて、システム全体の性能及びコストに最良の影響を有するパラメータが
選択される。システムの性能及びコストを改良するために１つのパラメータも変
更できなくなるまでこのステップが繰り返される。他の拡張は、一度に一群の構
成パラメータを見ること、あるいはより洗練されたサーチアルゴリズムを使用す
ることを含む。
【０１９８】 最適の構成パラメータ選択を得ることに加えて、このプロセスは最適のプロセ
ッサ拡張を構成するためにも使用することができる。プロセッサ拡張における多
数の可能性のために、拡張候補数を制限することが重要である。１つの技術は、
アプリケーションソフトウエアを分析し、システム性能またはコストを改善する
ことができる命令拡張だけを見ることである。
【０１９９】 本実施形態による自動化されたプロセッサ構成システムの操作をカバーしてき
たので、次にプロセッサマイクロアーキテクチャ構成に対するシステムのアプリ
ケーションの例について説明する。最初の例は画像圧縮に適用された場合の本発
明の利点を示している。
【０２００】 モーション評価は、ＭＰＥＧビデオ及びＨ２６３会議用アプリケーションを含
む多くの画像圧縮アルゴリズムの重要な成分である。ビデオ画像圧縮は、各フレ
ームのために必要な記憶量を減少させるために、１つのフレームから次のフレー
ムへの類似性を使用しようとする。最も簡単な場合、圧縮すべき画像の各ブロッ
クを基準画像（圧縮される画像のすぐ前または後の画像）の対応するブロック（
同じＸ、Ｙ位置）と比較することができる。フレーム間の画像差の圧縮は、個々
の画像の圧縮より概してビット効率的である。ビデオシーケンスにおいて、明確
な画像特徴はしばしばフレームからフレームへと移動するので、異なるフレーム
間の最も近い対応関係はしばしば正確に同じＸ、Ｙ位置にはなく、幾分オフセッ
トしている。画像の重大な部分がフレーム間で移動している場合、その差を計算
する前に、その動きを特定し補償することが必要であるかもしれない。この事実
は、はっきりした差異のある特徴に対しては、計算された差において使用される
サブ画像内のＸ、Ｙオフセットを含む、連続画像間の差を符号化することによっ
て最も濃厚な表示を達成できることを意味する。画像差を計算するために使用さ
れる位置でのオフセットはモーションベクトルと称される。
【０２０１】 この種の画像圧縮において最も計算上集中的なタスクは、各ブロックに対して
最も適切なモーションベクトルの決定である。モーションベクトルを選択するこ
とに対する共通の距離は、圧縮される画像の各ブロックと、前の画像の一組の候
補ブロック間のピクセル毎の最も低い平均差を備えたベクトルを見出すためであ
る。候補ブロックは圧縮されるブロックの位置近傍にある全てのブロックのセッ
トである。画像のサイズやブロックのサイズ及び近傍のサイズ全てがモーション
推定アルゴリズムの実行時間に影響を及ぼす。
【０２０２】 単純なブロックベースのモーション推定は、圧縮すべき画像の各サブ画像を基
準画像と比較する。基準画像はビデオシーケンスにおいて被写体像の前にあるか
、または後に続いているものであってよい。いずれの場合にも、被写体像がデコ
ンプレッションされる前に、減圧システムにとって基準画像を利用可能であるこ
とが知られている。圧縮下の画像の一ブロックを基準画像の候補ブロックと比較
することについて下記に説明する。
【０２０３】 被写体像内の各ブロックに対して、基準画像内の対応する位置付近でサーチを
実施する。通常、画像の各カラー成分（例えばＹＵＶ）が別々に分析される。時
には、モーション推定が１つの成分、特に輝度についてのみ実施される。ピクセ
ルごとの平均差はその被写体像と、基準画像のサーチゾーン内にある全ての可能
なブロック間で計算される。その差はピクセル値の大きさの差の絶対値である。
その平均は一対のブロックにおけるＮ２のピクセル（Ｎはブロックの寸法）全体
の合計に比例する。最も小さい平均ピクセル差を作り出す基準画像のブロックが
、被写体像のそのブロックに対するモーションベクトルを限定する。
【０２０４】 以下の例は簡単な形態のモーション推定アルゴリズムを示しており、小さな特
定用途の機能単位のためにＴＩＥを使用するアルゴリズムを最適化する。この最
適化は１０の因数より大きなスピードアップを生じさせ、多くのビデオ用途のた
めにプロセッサベースの圧縮を実現可能にする。それは高レベル言語でのプログ
ラミングの容易さと、特殊目的のハードウエアの効率とを組み合わせた構成可能
なプロセッサの能力を示している。
【０２０５】 この例は、古い画像と新しい画像を各々表すために、２つのマトリックス、Ｏ
ｌｄＢとＮｅｗＢを使用する。画像のサイズはＮＸとＮＹによって決定される。
ブロックサイズはＢＬＯＣＫＸとＢＬＯＣＫＹによって決定される。従って、画
像はＮＸ／ＢＬＯＣＫＸ×ＮＹ／ＢＬＯＣＫＹブロックで構成される。１つのブ
ロックのサーチ領域はＳＥＡＲＣＨＸとＳＥＡＲＣＨＹによって決定される。最
良のモーションベクトル及び値がＶｅｃｔＸ、ＶｅｃｔＹ及びＶｅｃｔＢに格納
される。ベース（基準）のインプリメンテーションによって計算される最良のモ
ーションベクトル及び値がＢａｓｅＸ、ＢａｓｅＹ及びＢａｓｅＢに格納される
。これらの値は命令拡張を使用するインプリメンテーションによって計算される
ベクトルをチェックするために使用される。これらの基本的な定義は以下のＣコ
ードセグメントにおいてデータ捕捉される。
【数２６】
【０２０６】 モーション推定アルゴリズムは３つの入れ子構造のループで構成される。 １．古い画像内の各ソースブロックに対して。 ２．ソースブロックの周囲領域内の新しい画像の各目的ブロックに対して。 ３．各ピクセルペア間の絶対差を計算する。 このアルゴリズムに対する完全なコードを下記に記す。
【０２０７】 基準ソフトウエアインプリメンテーション
【数２７】
【０２０８】 基本的なインプリメンテーションが単純である一方、それはこのブロック対ブ
ロック比較の本質的な平行関係の多くを利用し損ねている。構成可能なプロセッ
サアーキテクチャは、このアプリケーションのかなりのスピードアップを許容す
るために２つの主なツールを提供する。
【０２０９】 第一に、命令セットアーキテクチャはメモリ内の未整列フィールドの急速抽出
を可能にするために、強力な漏斗状シフティング基関数を含む。これはピクセル
比較の内部ループがメモリから効率的に隣接するピクセル群をフェッチできるよ
うにする。このループは同時に４つのピクセル（バイト）を操作するために書き
換えることができる。特に、この例の目的のために、一度に４つのピクセルペア
の絶対差を計算するために新しい命令を定義することが望ましい。しかしながら
、この新しい命令を定義する前に、このような命令を利用できるようにアルゴリ
ズムを再実用化することが必要である。
【０２１０】 この命令の存在が、ループ展開が同様に魅力的になるような内部ループピクセ
ル差計算の改善を許容する。新しい絶対差合計命令と効率的なシフティングを利
用するために、内部ループに対するＣコードが書き直される。基準画像の４つの
重なり合うブロックの部分を同じループにおいて比較することができる。ＳＡＤ
（ｘ、ｙ）は付加された命令に対応する新しい組込み関数である。ＳＲＣ（ｘ、
ｙ）は、ＳＡＲレジスタに格納されているシフト量分だけ、ｘとｙの連結状態の
右シフトを実施する。
【０２１１】 ＳＡＤ命令を使用するモーション推定の高速バージョン
【数２８】
【０２１２】
【数２９】
【０２１３】 このインプリメンテーションは最後の新規命令をエミュレートするために以下
のＳＡＤ関数を使用する。
【０２１４】 ４バイトの絶対差の合計
【数３０】
【０２１５】 この新規インプリメンテーションをデバッグするために、以下のテストプログ
ラムを使用して、モーションベクトルと、新規インプリメンテーションとベース
インプリメンテーションによって計算された値とを比較する。
【０２１６】 主テスト
【数３１】
【０２１７】 この簡単なテストプログラムは開発プロセスを通して使用される。ここで従わ
なければならない１つの重要な慣例は、エラーが検出された場合、主プログラム
が０に復帰しなければならず、その他の場合は１に復帰しなければならないこと
である。
【０２１８】 ＴＩＥの使用が新規命令の急速な特定化を可能にする。構成可能なプロセッサ
発生器は、ハードウエアインプリメンテーション及びソフトウエア開発ツールの
両方においてこれらの命令を完全に実行することができる。ハードウエア統合は
新しい関数のハードウエアデータパスへの最適の統合化を生じさせる。Ｃ及びＣ
＋＋コンパイラ、アッセンブラ、象徴的デバッガ、プロファイラ及び正確なサイ
クルの命令セットシミュレータにおいて、構成可能なプロセッサソフトウエア環
境が新しい命令を完全にサポートする。ハードウエアとソフトウエアの急速な再
生が、特定用途の命令をアプリケーション加速用の素早く確実なツールにする。
【０２１９】 本例は簡単な命令を実行して、４つのピクセルに対して、ピクセル区別化、絶
対値及び累算を平行して実施するためにＴＩＥを使用する。この簡単な命令は１
１の基本的な操作（従来のプロセスでは、別々の命令を必要とするかもしれない
）を１つの原子操作として実施する。以下はその完全な説明である。
【数３２】
【０２２０】 この説明は新規命令を定義するのに必要な最低のステップを表している。まず
第一に、その命令のために新しい操作符号を定義する必要がある。この場合、新
しい操作符号ＳＡＤは、ＣＵＳＴ０のサブ操作符号として定義される。上記のよ
うに、ＣＵＳＴ０は以下のように予め定義されている。
【数３３】
【０２２１】 ＯＲＳＴはトップレベルの操作符号であり、ＣＵＳＴ０はＯＲＳＴのサブ操作符
号であり、次にＳＡＤはＣＵＳＴ０のサブ操作符号であることが容易に解る。こ
の操作符号の階層組織が操作符号スペースの論理的グループ化と管理を許容する
。覚えておかなければならない１つの重要な事は、ＣＵＳＴ０（及びＣＵＳＴ１
）はユーザが新規命令を付加するために取って置かれる操作符号スペースとして
定義されることである。ユーザはＴＩＥ記述の将来の再利用可能性を保証するた
めに、この割り当てられた操作符号スペース内に留まることが好ましい。
【０２２２】 このＴＩＥ記述における第２のステップは、新規命令ＳＡＤを含む新規命令ク
ラスを定義することである。これはＳＡＤ命令のオペランドが定義される場合で
ある。この場合、ＳＡＤは３つのレジスタオペランドと、送出先レジスタａｒｒ
と、ソースレジスタａｒｓ及びａｒｔよりなる。前述のように、ａｒｒは命令の
ｒフィールドによって索引付けられたレジスタとして定義され、ａｒｓ及びａｒ
ｔは命令のｓ及びｔフィールドによって索引付けられたレジスタとして定義され
る。
【０２２３】 この記述における最後のブロックは、ＳＡＤ命令用の正式の意味論的定義を与
える。この記述は組み合わせ論理を説明するために、Ｖｅｒｉｌｏｇ ＨＤＬの
サブセットを使用している。ＩＳＳが如何にしてＳＡＤ命令をシミュレートし、
如何にして付加的な回路が統合され、構成可能なプロセッサハードウエアに付加
されて、新規命令をサポートするかを正確に定義するのがこのブロックである。
【０２２４】 次に、ＴＩＥ記述がデバッギングされて、前述のツールを用いて検証される。
ＴＩＥ記述の正確さを確証した後、次のステップはハードウエアサイズ及び性能
に対する新規命令の影響力を推定することである。上記のように、これは、例え
ば、Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ（登録商標）を使用して実施できる。Ｄｅ
ｓｉｇｎ Ｃｏｍｐｉｌｅｒ（登録商標）が完了すると、ユーザは詳細な面積及
び速度に関するレポートの出力を見ることができる。
【０２２５】 ＴＩＥ記述が正しく効率的であることを確証した後、新しいＳＡＤ命令をサポ
ートする構成可能なプロセッサを構成し組み立てる時である。これは上述のよう
にＧＵＩを使用して実施される。
【０２２６】 次に、モーション推定コードが構成可能なプロセッサ用のコードに編集され、
そのプロセッサはそのプログラムの正確さを確証するために、またより重要なこ
とには、その性能を測定するために、命令セットシミュレータを使用する。これ
は３つのステップ：シミュレータを使用してテストプログラムを実行する、ベー
スインプリメンテーションだけを実行して命令カウントを得る、そして新しいイ
ンプリメンテーションだけを実行して命令カウントを得る、ステップにおいて行
われる。
【０２２７】 以下は第２のステップのシミュレーション出力である。
【数３４】
【０２２８】 以下は最後のステップのシミュレーション出力である。
【数３５】
【０２２９】 ２つのレポートから、約４倍のスピードアップが発生したことが解る。構成可
能なプロセッサの命令セットシミュレータは他の多くの有用な情報を提供できる
ことに注意されたい。
【０２３０】 プログラムの正確さ及び性能を確証した後、次のステップは上述のようにＶｅ
ｒｉｌｏｇシミュレータを使用してテストプログラムを実行することである。当
業者なら、アペンディクスＣのメイクファイル（アペンディクスＣに関連ファイ
ルも示されている）からこのプロセスの詳細を収集することができるであろう。
このシミュレーションの目的は、新しいインプリメンテーションの正確さを更に
確証し、またより重要なことは、このテストプログラムをこの構成されたプロセ
ッサ用のリグレッションテストの一部とすることである。
【０２３１】 最後に、プロセッサ論理は、例えば、Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ（登録
商標）を使用して統合し、例えばＡｐｏｌｌｏ（登録商標）使用して配置及び経
路選択することができる。
【０２３２】 本例は、説明を明確かつ簡略にするために、ビデオ圧縮及びモーション推定の
簡略化された図を例に取ってきた。実際には、標準の圧縮アルゴリズムには多く
の付加的なニュアンスがある。例えば、ＭＰＥＧ２は典型的にモーション推定を
行い、サブピクセルの解像度で補正を実施する。ピクセルの２つの隣接した列ま
たは縦列を平均化して、その２つの隣接した列または行間の中間の仮想位置に対
して補間された一組のピクセルを作り出すことができる。並列したピクセル平均
化命令はＴＩＥコードの３つまたは４つのラインで容易に実用化されるので、構
成可能プロセッサのユーザが定義する命令はここでも有用である。１つの列内に
あるピクセル間の平均化はプロセッサの標準命令セットの効率的な配列操作を使
用する。
【０２３３】 このように、簡単な絶対差合計命令の組込みは数百ゲートを付加するが、１０
因数より大きくモーション推定性能を改善する。この加速は最終的なシステムの
コスト及び電力効率におけるかなりの改善を表す。更に、新しいモーション推定
命令を含むためのソフトウエア開発ツールの縫い目なしの拡張は、急速なプロト
タイピング及び性能分析及び完全なソフトウエアアプリケーション解決法のリリ
ースを許す。本発明の解決法は特定用途のプロセッサ構成を簡単な、確実な、そ
して完全なものにし、最終的なシステム製品のコスト、性能、機能性及び電力効
率の劇的なエンハンスメントを提供する。
【０２３４】 機能的なハードウエアユニットの付加に焦点を当てた例として、図６に示した
基本的な構成を考えてみよう。この構成はプロセッサ制御機能と、プログラムカ
ウンタ（ＰＣ）と、ブランチセレクションと、命令メモリまたはキャッシュ及び
命令デコーダと、主レジスタファイル、バイパスマルチプレクサ、パイプライン
レジスタ、ＡＬＵ、アドレス発生器及びキャッシュ用データメモリを含む基本的
な整数データパスとを含んでいる。
【０２３５】 倍率器論理の存在が「倍率器」パラメータが設定されていることを条件として
、ＨＤＬが書き込まれ、図７に示すように、新しいパイプライン段階として倍率
器装置が付加される（正確な特例をサポートすべきである場合、特例処理に対す
る変更が必要であるかもしれない）。もちろん、倍率器を利用するための命令は
好ましくは新しいユニットに付随して付加される。
【０２３６】 第２の例として、積算・累算ユニット等のデジタル信号プロセッサのために、
完全なコプロセッサを図８に示した基本的な構成に付加してもよい。これは、拡
張された命令からのレジスタソース及び送出先の復号化と、制御信号に対する適
切なパイプライン遅延の付加と、レジスタ送出先論理の拡張と、累積レジスタか
らの動きに対するレジスタバイパスマルチプレクサ用の制御の追加と、命令結果
用の可能なソースとして積算・累算ユニットの包含とを含む、積算・累算演算用
の復号化制御信号の追加等のプロセッサ制御の変化を必然的に伴う。それに加え
て、それは付加的なアキュムレータレジスタと、積算・累算アレイと、主レジス
タソース用のソースセレクトマルチプレクサとを伴う積算・累算ユニットの追加
を必要とする。更に、コプロセッサの追加は、累積レジスタからのソースを取り
入れるために、累積レジスタからのレジスタバイパスマルチプレクサの延長と、
倍率器の結果からのソースを取り入れるために、ロード／アラインメントマルチ
プレクサの延長とを必然的に必要とする。やはり、システムは好ましくは実際の
ハードウエアと共に新しい機能ユニットを使用するための命令を付加する。
【０２３７】 デジタル信号プロセッサとの関連で特に有用である別のオプションは、浮動小
数点ユニットである。例えば、ＩＥＥＥ７５４単精度浮動小数点演算基準を実用
化するこのような機能単位を、それにアクセスするための命令と共に付加しても
よい。浮動小数点ユニットは、例えば、音声圧縮・減圧等のデジタル信号処理ア
プリケーションにおいて使用しても良い。
【０２３８】 更にシステムのフレキシビリティの別の例として、図９に示した４ｋＢメモリ
インターフェイスを考えてみよう。本発明の構成可能性を使用して、コプロセッ
サレジスタ及びデータパスは主整数レジスタファイル及びデータパスより幅広く
ても狭くても良く、ローカルメモリ幅は、メモリ幅が最も幅広いプロセッサまた
はコプロセッサ幅に等しくなるように変化してもよい（読取及び書込みに対する
メモリのアドレス指定はそれに従って調節される）。例えば、図１０は同じアレ
イにアドレス指定するプロセッサ・コプロセッサの組み合わせに対して３２ビッ
トのロード動作と記憶装置をサポートするが、コプロセッサは１２８ビットのロ
ード動作と記憶装置をサポートする、プロセッサ用のローカルメモリシステムを
示している。これはＴＰＰコードを使用して実用化できる。
【数３６】
【０２３９】 但し、ＳＢｙｔｅｓは、書き込み信号Ｗ１の制御下にデータバスＤ１を用いるバ
イトアドレスＡ１における幅Ｂ１バイトとして、あるいは対応するパラメータＢ
２、Ａ２、Ｄ２、およびＷ２を使用してアクセスされる全メモリサイズである。
Ｓｅｌｅｃｔにより定義される一組の信号だけが所定のサイクルにおいて活動し
ている。ＴＰＰコードはメモリバンクのコレクションとしてメモリを実用化する
。各バンクの幅は最小のアクセス幅によって与えられ、またバンク数は最大及び
最小のアクセス幅の比率によって与えられる。ループ用Ａは各メモリバンク及び
その関連する書き込み信号、つまり書き込みイネーブル及び書込みデータを例示
するために使用される。ループ用第２は全てのバンクから読み取られたデータを
１つのバスに集めるために使用される。
【０２４０】 図１１は基本の機器構成にユーザ限定命令を含めた例を示している。この図に
示すように、ＡＬＵのものと同様のタイミングとインターフェイスを備えたプロ
セッサパイプラインに簡単な命令を付加することができる。この方法で付加され
る命令は如何なる機能停止も特例も発生させてはならず、如何なる状態も含んで
はならず、２つの正常なソースレジスタ値と命令ワードのみを入力として使用し
、１つの出力値だけを発生させなければならない。しかしながら、ＴＩＥ言語が
プロセッサ状態を指定する規定を有している場合、このような制限は必要ではな
い。
【０２４１】 図１２はこのシステムの下でのユーザが定義したユニットのインプリメンテー
ションの別の例を示している。この図に示した機能単位、ＡＬＵの８／１６パラ
レルデータユニットエクステンション、は以下のＩＳＡコードから発生される。
【数３７】
【０２４２】 本発明の別の局面において特に関心のあることは、設計者が定義した命令実行
ユニット９６である。なぜなら、これらの修正プロセッサ状態を含むＴＩＥ限定
命令が復号化され実行されるのがここにおいてであるからである。本発明のこの
局面において、多数の組立てブロックが言語に付加され、新規命令によって読取
り・書込みを実施できる付加的なプロセッサ状態を宣言することができる。これ
らの「状態」ステートメントはプロセッサ状態の付加を宣言するために使用され
る。宣言はキーワード状態で始まる。状態ステートメントの次のセクションはビ
ット及び状態のサイズと数、及び状態のビットがどのように索引付けられるかを
記述する。それに続くセクションは他の記述セクションにおける状態を特定する
ために使用される状態名である。「状態」ステートメントの最後のセクションは
その状態に関連する属性リストである。例えば、
【数３８】
【０２４３】 は３つの新しいプロセッサ状態、ＤＡＴＡ、ＫＥＹＣ及びＫＥＹＤを定義する。
状態ＤＡＴＡは６４ビット幅であり、ビットは６３から０へと索引付けられる。
ＫＥＹＣ及びＫＥＹＤは共に２８ビット状態である。ＤＡＴＡはどのコプロセッ
サにデータＤＡＴＡが属しているかを指示するコプロセッサ番号属性ｃｐｎを有
する。
【０２４４】 属性「ａｕｔｏｐａｃｋ」は、ＤＡＴＡの値をソフトウエアツールによって読
取り、書き込むことができるように、状態ＤＡＴＡがユーザレジスタファイル内
にあるレジスタに自動的に配置されることを示す。
【０２４５】 ｕｓｅｒ＿ｒｅｇｉｓｔｅｒセクションは、ユーザレジスタファイル内のレジ
スタに対する状態のマッピングを示すために定義される。１つのｕｓｅｒ＿ｒｅ
ｇｉｓｔｅｒセクションはキーワードｕｓｅｒ＿ｒｅｇｉｓｔｅｒで始まり、次
にレジスタ番号を示す数字が続き、レジスタ上に配置されるべき状態ビットを示
す式で終了する。例えば、
【数３９】
【０２４６】 は、ＤＡＴＡの下位ワードが第１のユーザレジスタファイルにマッピングされ、
上位ワードが第２のユーザレジスタファイルにマッピングされることを明記して
いる。次の２つのユーザレジスタファイルのエントリはＫＥＹＣ及びＫＥＹＤの
値を保持するために使用される。明らかに、このセクションにおいて使用される
状態情報は、ｓｔａｔｅセクションのものと一致していなければならない。ここ
で、コンピュータプログラムによって一貫性を自動的にチェックすることができ
る。
【０２４７】 本発明の別の実施形態では、ユーザレジスタファイルエントリに対する状態ビ
ットのこのような割り当ては、ビンパッキングアルゴリズムを使用して自動的に
引き出される。更に別の実施形態では、例えば、上向きの互換性を確実にするた
めに、手動及び自動割当の組み合わせを使用することができる。
【０２４８】 命令フィールドステートメントｆｉｅｌｄはＴＩＥコードの可読性を改良する
ために使用される。フィールドは共にグループ分けされ、１つの名前で参照符が
付けられる他のフィールドのサブセットまたは連接である。１つの命令における
完全なビットセットが最高レベルのスーパーセットフィールドｉｎｓｔであり、
このフィールドは更に小さなフィールドに分けることができる。例えば、
【数４０】
【０２４９】 は、最高レベルのフィールドｉｎｓｔのサブフィールド（各々ビット８〜１１、
１２〜１５）として２つの４ビットフィールド、ｘ及びｙを定義し、ｘ及びｙフ
ィールドの連接として８ビットのフィールドｘｙを定義する。
【０２５０】 ステートメントｏｐｃｏｄｅは特殊なフィールドを符号化するための操作符号
を定義する。このように定義された操作符号により使用されるオペランド、例え
ば、レジスタまたは即時定数を指定するための命令フィールドは、まずフィール
ドステートメントで定義され、次にオペランドステートメントで定義されなけれ
ばならない。
【０２５１】 例えば、
【数４１】
【０２５２】 は、前に定義された操作符号ＣＵＳＴ０（４’ｂ０００は４ビット長のバイナリ
定数００００を示す）に基づいて、２つの新しい操作符号、ａｃｓ及びａｄｓｅ
ｌを定義する。好ましいコアＩＳＡのＴＩＥ仕様書は、その基本的定義として、
以下のステートメントを有する。
【数４２】
【０２５３】 このように、ａｃｓ及びａｄｓｅｌの定義は、以下により各々表される命令復号
化論理をＴＩＥコンパイラに発生させる。
【数４３】
【０２５４】 命令オペランドステートメントｏｐｅｒａｎｄはレジスタ及び即時定数を特定す
る。しかしながら、オペランドとして１つのフィールドを定義する前に、それは
上述のように１つのフィールドとして以前に定義されていなければならない。オ
ペランドが即時定数である場合、その定数の値をオペランドから発生させること
ができるし、あるいは下記のように定義される、以前に定義された定数表からそ
の定数の値を取り出すことができる。例えば、即時オペランドを符号化するため
に、ＴＩＥコード
【数４４】
【０２５５】 は有符号数字及びオフセットフィールドに格納された数の４倍であるオペランド
ｏｆｆｓｅｔｓ４を保持する、オフセットという名前の１８ビットフィールドを
定義する。ｏｐｅｒａｎｄステートメントの最後の部分は、当業者にとっては自
明であるように、組み合せの回路を説明するためのＶｅｒｉｌｏｇ（登録商標）
ＨＤＬのサブセットにおける計算を実施するために使用されるサーキットリを実
際に説明している。
【０２５６】 ここで、ｗｉｒｅステートメントは３２ビット幅のｔという名前の一組の論理
回線を定義している。ｗｉｒｅステートメントの後の最初のａｓｓｉｇｎステー
トメントは、論理回線を駆動する論理信号が右にシフトされたｏｆｆｓｅｔｓ４
定数であることを明記しており、第２のａｓｓｉｇｎステートメントはｔの下位
１８ビットがｏｆｆｓｅｔフィールドに置かれることを明記している。最初のａ
ｓｓｉｇｎステートメントはｏｆｆｓｅｔの１連接としてｏｆｆｓｅｔｓ４オペ
ランドの値と、そのサインビット（ｂｉｔ１７）の１４の反復及びそれに続く２
ビットの左シフトを直接指定している。
【０２５７】 １つの定数表オペランドに対して、ＴＩＥコード
【数４５】
【０２５８】 は、定数のアレイｐｒｉｍｅを限定するためにｔａｂｌｅステートメントを利用
し（テーブル名に続く数字はそのテーブル内の要素の数である）、テーブルｐｒ
ｉｍｅへのインデックスとしてそのオペランドを使用してそのオペランドｐｒｉ
ｍｅ＿ｓを符号化する（索引付けを定義する際にＶｅｒｉｌｏｇ（登録商標）ス
テートメントを使用することに注意）。
【０２５９】 命令クラスステートメントｉｃｌａｓｓは共通のフォーマットでのオペランド
に操作符号を関連付ける。ｉｃｌａｓｓステートメントにおいて定義される全て
の命令は同じフォーマットとオペランド使用法を有する。命令クラスを定義する
前に、その成分を、まずフィールドとして、次に操作符号及びオペランドとして
定義しなければならない。例えば、操作符号ａｃｓ及びａｄｓｅｌを定義する前
述の例において使用したコード上に構築する際に、付加的なステートメント
【数４６】
【０２６０】 は３つのレジスタオペランドａｒｔ・ａｒｓ・ａｒｒ（やはりこの場合も、この
定義においてＶｅｒｉｌｏｇ（登録商標）ステートメントを使用することに注意
）を定義するためにｏｐｅｒａｎｄステートメントを使用する。次に、ｉｃｌａ
ｓｓステートメント
【数４７】
【０２６１】 はオペランドａｄｓｅｌ及びａｃｓが、命令ｖｉｔｅｒｂｉの共通のクラスに属
し、それは入力として２つのレジスタオペランドａｒｔ及びａｒｓを取り、レジ
スタオペランドａｒｒに出力を書き込むことを明記している。
【０２６２】 本発明において、命令の状態アクセス情報の指定を許容するために命令クラス
ステートメント「ｉｃｌａｓｓ」が修正される。それはキーワード「ｉｃｌａｓ
ｓ」で始まり、次に命令クラス名、続いてその命令クラスに属する操作符号のリ
スト及びオペランドアクセス情報のリストが続き、状態アクセス情報のために新
たに定義されたリストで終了する。例えば、
【数４８】
【０２６３】 は幾つかの命令クラスと、如何に様々の新規命令がその状態にアクセスするかを
定義している。ｉｃｌａｓｓ内の命令によって、その状態が読み取られ、書き込
まれ、または修正（読取り及び書込み）されることを示すために、キーワード「
ｉｎ」、「ｏｕｔ」及び「ｉｎｏｕｔ」が使用される。この例では、状態「ＤＡ
ＴＡ」は命令「ＬＤＤＡＴＡ」によって読み取られ、状態「ＫＥＹＣ」及び「Ｋ
ＥＹＤ」は命令「ＳＴＫＥＹ」によって書き込まれ、「ＫＥＹＣ」と「ＫＥＹＤ
」と「ＤＡＴＡ」が命令「ＤＥＳ」によって修正される。
【０２６４】 命令セマンティックステートメントｓｅｍａｎｔｉｃはオペランドをコード化
するために使用されるＶｅｒｉｌｏｇ（登録商標）の同じサブセットを使用して
、１つ以上の命令の所作を説明する。１つのセマンティックステートメントにお
いて多数の命令を定義することにより、一部の共通の表現が共有され、ハードウ
エアインプリメンテーションをより効率的にすることができる。セマンティック
ステートメントにおいて許容される変数は、ステートメントの操作符号リスト内
で定義される操作符号用のオペランドであり、操作符号リスト内で指定される各
操作符号用の単ビットの変数である。この変数は操作符号として同じ名前を有し
、操作符号が検出された時に１と評価する。それは対応する命令の存在を示すた
めに、計算セクション（Ｖｅｒｉｌｏｇ（登録商標）サブセットセクション）に
おいて使用される。
【数４９】
【０２６５】 上記コードの第１セクションはＢＹＴＥＳＷＡＰと呼ばれる新しい命令用の操
作符号を定義する。
【数５０】
【０２６６】 ここで、新しい操作符号ＢＹＴＥＳＷＡＰはＣＵＳＴ０のサブ操作符号として
定義される。下記において詳述するＸｔｅｎｓａ（登録商標）の命令セットアー
キテクチャ参照マニュアル（Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ）から、ＣＵＳＴ０が以下のよ
うに定義される。
【数５１】
【０２６７】 但し、ｏｐ０及びｏｐ２は命令内のフィールドであることが解る。操作符号は典
型的に階層的に組織化される。ここで、ＯＲＳＴはトップレベルの操作符号であ
り、ＣＵＳＴ０はＯＲＳＴのサブ操作符号であり、次にＢＹＴＥＳＷＡＰはＣＵ
ＳＴ０のサブ操作符号である。この操作符号の階層組織は操作符号スペースの論
理的グループ分けと管理を許容する。
【０２６８】 第２の宣言はＢＹＴＥＳＷＡＰ命令が必要とする付加的なプロセッサ状態を宣
言する。
【数５２】
【０２６９】 ここで、ＣＯＵＮＴは３２ビット状態として宣言され、ＳＷＡＰは１ビット状態
と宣言される。ＴＩＥ言語はＣＯＵＮＴ内のビットが３１から０に索引付けられ
、ビット０が最下位ビットであることを明記している。
【０２７０】 Ｘｔｅｎｓａ（登録商標） ＩＳＡは、特殊なシステムレジスタをセーブしリ
ストアするために、２つの命令、ＲＳＲとＷＳＲを提供する。同様に、それはＴ
ＩＥ内で宣言される状態をセーブしリストアするために、２つの他の命令、ＲＵ
ＲとＷＵＲ（下記において詳述する）を提供する。ＴＩＥにおいて宣言された状
態をセーブ・リストアするために、ＲＵＲとＷＵＲ命令がアクセスすることがで
きるユーザレジスタファイルへのエントリに対して、その状態のマッピングを指
定しなければならない。上記コードの以下のセクションがこのマッピングを指定
し、
【数５３】
【０２７１】 以下の命令がａ２に対するＣＯＵＮＴの値とａ５に対するＳＷＡＰの値をセーブ
するであろう。
【数５４】
【０２７２】 この機構は状態の内容を検証するためにテストプログラムにおいて実際に使用さ
れる。Ｃでは、上記２つの命令は以下のように見えるであろう。
【数５５】
【０２７３】 ＴＩＥ記述における入れ子セクションは、新規命令ＢＹＴＥＳＷＡＰを含む新規
命令クラスの定義である。
【数５６】
【０２７４】 但し、ｉｃｌａｓｓはキーワードであり、ｂｓはｉｃｌａｓｓの名前である。次
の節はこの命令クラス（ＢＹＴＥＳＷＡＰ）における命令のリストを作成する。
ｔｈａｎの後の節はこのクラス内の命令によって使用されるオペランド（この場
合、入力オペランドａｒｓと出力オペランドａｒｒ）を指定する。ｉｃｌａｓｓ
定義における最後の節は、このクラスにおける命令によってアクセスされる状態
を指定する（この場合、命令は状態ＳＷＡＰを読み取り、状態ＣＯＵＮＴを読み
取って書き込むであろう）。
【０２７５】 上記コードの最後のブロックはＢＹＴＥＳＷＡＰ命令のために正式の意味論的
定義を与える。
【数５７】
【０２７６】 この記述は組合せ論理を説明するためにＶｅｒｉｌｏｇ ＨＤＬ用のサブセット
を使用する。命令セットシミュレータがＢＹＴＥＳＷＡＰ命令をどのようにシミ
ュレートし、付加的なサーキットリがどのように合成されてＸｔｅｎｓａ（登録
商標）プロセッサハードウエアに付け加えられ、新しい命令をサポートするかを
正確に定義するのがこのブロックである。
【０２７７】 本発明において、ユーザ定義状態を実用化する際に、状態に格納されている情
報にアクセスするための他の変数と同様に、宣言された状態を使用することがで
きる。式の右手側に現れる状態識別子がその状態からの読取りを示す。状態への
書込みは、状態識別子に値または式を割り当てることによって行われる。例えば
、以下のセマンティックコードセグメントは命令によって状態がどのようにして
読み取られ、書き込まれるかを示している。
【数５８】
【０２７８】 コア命令及び構成オプションの選択を介して利用できる命令として、構成可能
プロセッサ内で実用化することができる命令の例を説明する目的のために、テン
シリカ社（Tensilica、Inc.）のＸｔｅｎｓａ（登録商標）命令セットアーキテク
チャ（Instruction Set Architecture）（ＩＳＡ）参照マニュアル、改訂版１．
０がここに参照して組み込まれる。更に、このようなユーザ定義命令を実用化す
るために使用することができるＴＩＥ言語命令の例を示すために、やはりテンシ
ル社の命令エクステンション言語（ＴＩＥ）参照マニュアル、改訂版１．３がこ
こに参照して組み込まれる。
【０２７９】 ＴＩＥ記述から、例えば、付属書Ｄに示したものと同じようなプログラムを使
用して、命令を実行する新しいハードウエアを発生させることができる。付属書
Ｅは組込み関数として新しい命令をサポートするために必要なヘッダファイル用
のコードを示している。
【０２８０】 構成仕様書を使用して、以下のものを自動的に発生させることができる。 ・ プロセッサ６０の命令デコード論理； ・ プロセッサ６０用の非合法的命令検出論理； ・ アッセンブラの特定ＩＳＡ用部分； ・ コンパイラのための特定ＩＳＡ用サポートルーチン； ・ （デバッガにより使用される）デアッセンブラの特定ＩＳＡ用部分；及び ・ シミュレータの特定ＩＳＡ用部分。
【０２８１】 図１６はこれらのソフトウエアツールの特定ＩＳＡ用部分をどのように発生さ
せるかを示す図である。ユーザが作成したＴＩＥ記述ファイル４００から、ＴＩ
Ｅパーサプログラム４１０が幾つかのプログラム用のＣコードを発生させ、ユー
ザが定義した命令及び状態に関する情報のために、そのプログラムの各々が、ソ
フトウエア展開ツールの１つ以上によってアクセスされるファイルを作り出す。
例えば、プログラムｔｉｅ２ｇｃｃ４２０はｘｔｅｎｓａ−ｔｉｅ．ｈと呼ばれ
るＣヘッダファイル４７０を発生させ、このファイルは新しい命令用の組込み関
数定義を含んでいる。プログラムｔｉｅ２ｉｓａ４３０は動的接続ライブラリ（
ＤＬＬ）４８０を発生させ、これはユーザが定義した命令フォーマットに関する
情報を含み、（下記に述べるＷｉｌｓｏｎらの出願では、これは効果的にここで
論じるエンコード・デコードＤＬＬの組み合わせである）。プログラムｔｉｅ２
ｉｓｓ４４０は性能モデル化ルーチンを発生させ、命令セマンティクスを含むＤ
ＬＬ４９０を作り出し、それは、Ｗｉｌｓｏｎらの出願において論じられている
ように、シミュレータにより使用されるシミュレータＤＬＬを作り出すためにホ
ストコンパイラによって使用される。プログラムｔｉｅ２ｖｅｒ４５０は適切な
ハードウエア記述言語でユーザが定義した命令に必要な記述５００を作り出す。
最後に、プログラムｔｉｅ２ｘｔｏｓ４６０はＲＵＲ及びＷＵＲ命令が使用する
セーブ・リストアコード５１０を作り出す。
【０２８２】 命令及びそれらがどのようにして状態にアクセスするかについての正確な記述
が、既存の高性能マイクロプロセッサ設計にプラグインできる効率的な論理を作
り出すことを可能にする。本発明の本実施形態との関連で説明した方法は、特に
これらの新しい命令を処理し、それらは１つ以上の状態レジスタから／へと読み
取って、書き込む。特に、本実施形態は文脈上状態レジスタ用のハードウエア論
理を如何にして引き出すかを示しており、高性能を達成するための技術として、
全てパイプライン方式を使用するマイクロプロセッサインプリメンテーションス
タイルのクラス。
【０２８３】 図１７に示したようなもの等のパイプライン式インプリメンテーションにおい
て、状態レジスタは典型的に何度も重複しており、各々の具体化が特定のパイプ
ライン段階における状態値を表している。本実施形態では、１つの状態が基礎を
なすコアプロセッサインプリメンテーションと矛盾しない多数のレジスタのコピ
ーに移される。やはり基礎をなすコアプロセッサインプリメンテーションと矛盾
しない方法で、付加的なバイパス及びフォワード論理も発生される。例えば、３
つの実行段階よりなるコアプロセッサインプリメンテーションを目標にするため
に、本実施形態は１つの状態を図１８に示すように接続される３つのレジスタへ
と移すであろう。このインプリメンテーションでは、各レジスタ６１０〜６３０
が３つのパイプライン段階の１つにおける状態値を表す。ｃｔｒｌ−１と、ｃｔ
ｒｌ−２とｃｔｒｌ−３は、対応するフリップフロップ６１０〜６３０において
データラッチングを可能化するために使用される制御信号である。
【０２８４】 基礎をなすプロセッサインプリメンテーションと矛盾なく状態レジスタの多数
のコピーを動作させるために、付加的な論理と制御信号が必要である。「矛盾な
く」とは、割込みや特例・パイプラインの機能停止などの状態下で、状態が残り
のプロセッサと全く同じようにふるまうべきであることを意味する。典型的に、
所定のプロセッサインプリメンテーションは様々なパイプライン状態を表す或る
信号を限定する。このような信号はパイプライン状態のレジスタを適切に作動さ
せるために必要である。
【０２８５】 典型的なパイプライン式インプリメンテーションにおいて、実行ユニットは多
数のパイプライン段階よりなる。１つの命令の計算はこのパイプライン内の多数
の段階において実施される。命令ストリームは制御論理により方向付けられるよ
うなシーケンスでパイプラインを通って流れる。所定の時間に、パイプラインに
おいて実行されるｎ個の命令があってよく、ｎは段階の数である。やはり本発明
を使用して実用化できるスーパースカラープロセッサでは、パイプライン内の命
令の数はｎ・ｗであってよく、ｗはプロセッサのイシュー幅である。
【０２８６】 制御論理の役割は、命令間の依存性に従い、命令間の干渉が散らされることを
保証することである。１つの命令が初期の命令により計算されたデータを使用す
る場合、パイプラインを機能停止させることなく後の命令へとデータを進めるた
めには特殊なハードウエアが必要である。割込みが発生した場合、パイプライン
内の全ての命令を削り、後に再実行することが必要である。１つの命令が必要と
するその入力データまたは計算用ハードウエアが利用できないためにその命令を
実行できない場合、その命令は機能停止されなければならない。命令を機能停止
させる１つの費用効果的な方法は、その第１実行段階でその命令を削り、次のサ
イクルでその命令を再実行することである。この技術の結果がパイプライン内に
無効な段階（バブル）を作り出している。このバブルが他の命令と共にパイプラ
インを流れる。命令が遂行されるパイプラインの終りで、バブルが捨てられる。
【０２８７】 上記の３段階パイプラインの例を使用して、このようなプロセッサ状態の典型
的なインプリメンテーションは図１９に示した付加的な論理と接続を必要とする
。
【０２８８】 正常な状態では、１つの段階で計算された値は、データ依存性により導入され
るパイプライン機能停止の数を減少させるために、その値がパイプラインの終り
に達するのを待つことなく、直ちに次の命令へと進められるであろう。これは、
第１のフリップフロップ６１０の出力を直接セマンティックブロックへと送り、
それを次の命令によって直ちに使用できるようにすることによって達成される。
割込みや特例等の異常な状態を処理するために、該インプリメンテーションは以
下の制御信号、Ｋｉｌｌ＿１、Ｋｉｌｌ＿ａｌｌ、Ｖａｌｉｄ＿３を必要とする
。
【０２８９】 信号「Ｋｉｌｌ＿１」は、収益のために必要とするデータを有していない等の
理由のために、現在第１パイプライン段階１１０にある命令を削らなければなら
ないことを示している。一旦その命令が削られると、次のサイクルにおいて再度
試みられるであろう。信号「Ｋｉｌｌ＿ａｌｌ」は、それらの前の命令が特例を
発生させたか、または割込みが発生した等の理由のために、現在第１パイプライ
ン段階１１０にある全ての命令を削らなければならないことを示している。信号
「Ｖａｌｉｄ＿３」は、現在最後の段階６３０にある命令が有効であるか否かを
示している。このような条件は、しばしば第１のパイプライン段階６１０内の命
令を削り、パイプラインにバブル（無効な命令）を生じさせた結果である。「Ｖ
ａｌｉｄ＿３」は単に３番目のパイプライン段階における命令が有効であるかバ
ブルであるかを示している。明らかに、有効な命令だけをラッチすべきである。
【０２９０】 図２０は状態レジスタを実用化するために必要な付加的な論理及び接続を示し
ている。更に、この状態レジスタインプリメンテーションが上記の要件を満たす
ように、信号「ｃｔｒｌ−１」、「ｃｔｒｌ−２」、および「ｃｔｒｌ−３」を
駆動するための制御論理を如何にして構築するかも示している。以下は図１９に
示したような状態レジスタを実用化するために自動的に発生されるサンプルＨＤ
Ｌコードである。
【数５９】
【０２９１】 上記パイプライン式状態レジスタモデルを使用して、セマンティックブロック
がその入力として状態を指定する場合、状態の現在の状態値が入力変数としてセ
マンティックブロックへと送られる。セマンティックブロックが１つの状態に対
する新しい値を発生させるための論理を有している場合、出力信号が作られる。
この出力信号はパイプライン式状態レジスタへの次の状態入力として使用される
。
【０２９２】 本実施形態は多数のセマンティック記述ブロックを許容し、その各々が多数の
命令に対する所作を説明する。この無制限の記述スタイルの下で、セマンティッ
クブロックの１つのサブセットだけが所定の状態に対する次の状態出力を作り出
すことができる。更に、所定の時間にそれがどの命令を実行しているかに応じて
条件付きで、所定のセマンティックブロックが次の状態出力を作り出すこともで
きる。その結果、全てのセマンティックブロックからの次の状態出力を組み合わ
せて、パイプライン式状態レジスタに対する入力を形成するために、付加的なハ
ードウエア論理が必要である。本発明の本実施形態では、このブロックがその状
態に対する新しい値を作り出したかどうかを示す各セマンティックブロックのた
めに、１つの信号が自動的に引き出される。別の実施形態では、このような信号
を、設計者が指定するように残すことができる。
【０２９３】 図２０は幾つかのセマンティックブロックｓ１〜ｓｎからの状態の次の状態出
力を如何に組み合わせ、状態レジスタに入力するために如何に適切にその１つを
選択するかを示している。この図において、ｏｐ１＿１及びｏｐ１＿２は第１の
セマンティックブロックに対する操作符号信号であり、ｏｐ２＿１及びｏｐ２＿
２は第２のセマンティックブロックに対する操作符号信号である。セマンティッ
クブロックｉの次の状態出力はｓｉである（多数の状態レジスタがある場合、そ
のブロックに対して多数の次の状態出力がある）。セマンティックブロックｉが
その状態に対して１つの新しい値を作り出したことを示す信号がｓｉ＿ｗｅであ
る。信号ｓ＿ｗｅはいずれかのセマンティックブロックがその状態に対して１つ
の新しい値を作り出すかどうかを示しており、書込みイネーブル信号としてパイ
プライン式状態レジスタへの入力として使用される。
【０２９４】 多数のセマンティックブロックの表現力が１つのセマンティックブロックのも
のより低くても、それは、典型的に関連する命令を１つのブロックにグループ分
けすることにより、より多くの構造化した記述を与える１つの方法を提供する。
多数のセマンティックブロックは、命令が実行される更に制限された範囲のため
に、命令効果のより簡単な分析へと導くことができる。他方、１つのセマンティ
ックブロックが多数の命令の所作を説明することに対して、しばしば多くの理由
がある。最も頻繁に、それはこれらの命令のハードウエアインプリメンテーショ
ンが共通の論理を共有するからである。多数の命令を１つのセマンティックブロ
ックで説明することは、通常、より効率的なハードウエア設計ハードウエア設計
へと導く。
【０２９５】 割込み及び特例のために、ソフトウエアが状態の値をデータメモリへとリスト
アし、データメモリからロードすることが必要である。新しい状態及び新しい命
令の正式の記述に基づいて、このようなリストア・ロード命令を自動的に発生さ
せることができる。本発明の本実施形態では、リストア・ロード命令用の論理が
２つのセマンティックブロックとして自動的に発生され、それは次に他のブロッ
クと全く同様に、反復的に実際のハードウエアに移すことができる。例えば、以
下の状態宣言書から、
【数６０】
【０２９６】 以下のセマンティックブロックを発生させて、「ＤＡＴＡ」、「ＫＥＹＣ」、お
よび「ＫＥＹＤ」の値を汎用レジスタに読み込むことができる。
【数６１】
【０２９７】 図２１はこの種のセマンティックロジックに対応する論理のブロック線図を示
している。入力信号「ｓｔ」を様々な定数と比較して様々な選択信号を形成し、
それらはｕｓｅｒ＿ｒｅｇｉｓｔｅｒ仕様書と矛盾しない方法で、状態レジスタ
から或るビットを選択するために使用される。前の状態宣言書を使用して、ＤＡ
ＴＡのビット３２を第２のユーザレジスタのビット０に配置する。従って、この
図においてＭＵＸの第２入力はＤＡＴＡ状態の３２番目のビットに接続されるべ
きである。
【０２９８】 以下のセマンティックブロックを発生させて、状態「ＤＡＴＡ」、「ＫＥＹＣ
」、「ＫＥＹＤ」に汎用レジスタからの値を書き込むことができる。
【数６２】
【０２９９】 図２２はｉ番目のユーザレジスタのｋ番目のビットに配置される場合の、状態
Ｓのｊ番目のビットに対する論理を示している。ＷＵＲ命令内のｕｓｅｒ＿ｒｅ
ｇｉｓｔｅｒ番号「ｓｔ」が「ｉ」である場合、「ａｒｓ」のｋ番目のビットが
Ｓ［ｊ］レジスタ内へとロードされ、他の場合には、Ｓ［ｊ］の元の値が再循環
される。更に、状態Ｓのどのビットも再ロードされない場合、信号Ｓ＿ｗｅが可
能化される。
【０３００】 ＴＩＥのｕｓｅｒ＿ｒｅｇｉｓｔｅｒ宣言書が、状態宣言書によって定義され
た付加的なプロセッサ状態から、これらのＲＵＲ及びＷＵＲ命令により使用され
る識別子へのマッピングを指定して、ＴＩＥ命令とは別個にこの状態を読み取り
、書き込む。
【０３０１】 付属書ＦはＲＵＲ及びＷＵＲ命令を発生させるコードを示している。
【０３０２】 ＲＵＲ及びＷＵＲの主な目的はタスク切替えのためである。多重タスク環境で
は、或るスケジューリングアルゴリズムに従って、多数のソフトウエアタスクが
プロセッサを共有する。活動的である場合、タスクの状態はプロセッサレジスタ
内にある。スケジューリングアルゴリズムが別のタスクへの切替えを決定した場
合、プロセッサレジスタに保持されている状態がメモリにセーブされ、別のタス
クの状態がメモリからプロセッサレジスタへとロードされる。Ｘｔｅｎｓａ（登
録商標）命令セットアーキテクチャ（ＩＳＡ）はＩＳＡによって定義される状態
を読み取り、書き込むためのＲＳＲ及びＷＳＲ命令を含む。例えば、以下のコー
ドはタスク「メモリにセーブ」の一部である。
【数６３】
【０３０３】 また以下のコードはタスク「メモリからリストア」の一部である。
【数６４】
【０３０４】 但し、ＳＡＲ、ＬＣＯＵＮＴ、ＬＢＥＧ、ＬＥＮＤはコアＸｔｅｎｓａ（登録商
標） ＩＳＡのプロセッサ状態レジスタ部分であり、ＡＣＣＬＯ、ＡＣＣＨＩ、
ＭＲ＿０、ＭＲ＿１、ＭＲ＿２、およびＭＲ＿３はＭＡＣ１６ Ｘｔｅｎｓａ（
登録商標） ＩＳＡオプションの一部である。（レジスタはパイプラインインタ
ーロックを避けるために、ペアでセーブ・リストアされる。） 設計者がＴＩＥで新しい状態を定義する場合、上記の状態と同様に、タスク切
替えされなければならない。１つの可能性は、設計者が単にタスクスイッチコー
ド（その一部が上述したものである）の編集に進み、次に上記コードに類似した
ＲＵＲ／Ｓ３２Ｉ及びＬ３２Ｉ／ＷＵＲ命令を付加することであろう。しかしな
がら、ソフトウエアが自動的に発生され、構成によって正しい場合、構成可能プ
ロセッサが最も効果的である。このように、本発明は自動的にタスクスイッチコ
ードを増大させる機構を含んでいる。以下のトップラインが上記セーブタスクに
付加される。
【数６５】
【０３０５】 また以下のラインが上記リストアタスクに付加される。
【数６６】
【０３０６】 最後に、メモリ内のタスク状態エリアはユーザレジスタ記憶装置のために割り
当てられる付加的なスペースを有していなければならないし、またタスクセーブ
ポインタのベースからのこのスペースのオフセットがアッセンブラ定数ＵＥＸＣ
ＵＲＥＧとして定義される。このセーブエリアは以下のコードによって予め定義
されている。
【数６７】
【０３０７】 これは次のように変更される。
【数６８】
【０３０８】 このコードはユーザレジスタ番号のリストと共に、ｔｐｐ変数＠ｕｓｅｒ＿ｒ
ｅｇｉｓｔｅｒｓがあることに依存する。これは単にあらゆるｕｓｅｒ＿ｒｅｇ
ｉｓｔｅｒステートメントの最初のアーギュメントから作られるリストである。
【０３０９】 一部の更に複雑なマイクロプロセッサインプリメンテーションでは、異なるパ
イプライン状態で１つの状態を計算することができる。これを処理することは、
ここで説明するプロセスに幾つかのエクステンション（とはいえ簡単なもの）を
必要とする。第１に、セマンティックブロックをパイプライン段階と関連付ける
ことができるようにするために、仕様記述言語を拡張する必要がある。これは幾
つかの方法のうちの１つで達成することができる。一実施形態では、関連するパ
イプライン段階を各セマンティックブロックで明白に指定することができる。別
の実施形態では、パイプライン段階の範囲を各セマンティックブロックのために
指定することができる。更に別の実施形態では、所定のセマンティックブロック
用のパイプライン段階を、必要な計算上の遅延に応じて、自動的に引き出すこと
ができる。
【０３１０】 異なるパイプライン段階における状態発生をサポートする際の第２のタスクは
、割込み及び特定・機能停止を処理することである。通常これは、パイプライン
制御信号の制御下に、適切なバイパス及びフォワードロジックの追加を含む。一
実施形態では、状態が発生された時とその状態が使用される時との間の関係を示
すために、使用法発生図を発生させることができる。アプリケーション分析に基
づいて、適切なフォワードロジックを実用化して、共通の状況を処理することが
でき、インターロックロジックを発生させて、フォワーディングロジックによっ
て処理されない場合のためにパイプラインを機能停止させることができる。
【０３１１】 ベースプロセッサの命令発行論理を修正する方法は、ベースプロセッサにより
使用されるアルゴリズムに依存する。しかしながら、概して、ほとんどのプロセ
ッサ用の命令発行論理は、それがシングル・イッシューであろうと、あるいはス
ーパー・スカラーであろうと、シングルサイクル命令用であろうと、あるいは多
重サイクル命令用であろうと、命令が以下の信号を発行するためにテストされる
ことにのみ依存する。 １．命令がその状態をソースとして使用するか否かを各プロセッサ状態成分のた
めに指示する信号； ２．命令がその状態を送出先として使用するか否かを各プロセッサ状態成分のた
めに指示する信号；及び ３．命令が機能単位を使用するか否かを各機能単位のために指示する信号。
【０３１２】 これらの信号はパイプラインに対する発行及びクロス・イッシューチェックを
実施し、パイプライン依存発行論理におけるパイプライン状態を更新するために
使用される。ＴＩＥは新しい命令のために信号及びその式を増加させるために全
ての必要な情報を含んでいる。
【０３１３】 まず第１に、各ＴＩＥ状態宣言書が命令発行論理のために新しい信号が作られ
るようにする。ｉｃｌａｓｓ宣言に対して第３または第４のアーギュメントに表
記される各ｉｎまたはｉｎｏｕｔオペランドまたは状態が、指定されたプロセッ
サ状態成分に対する第１組の式に対して、第２のアーギュメントに表記される命
令に対する命令デコード信号を付加する。
【０３１４】 第２に、ｉｃｌａｓｓ宣言に対して第３または第４のアーギュメントに表記さ
れる各ｏｕｔまたはｉｎｏｕｔオペランドまたは状態が、指定されたプロセッサ
状態成分に対する第２組の式に対して、第２のアーギュメントに表記される命令
に対する命令デコード信号を付加する。
【０３１５】 第３に、各ＴＩＥセマンティックブロックから作られた論理が新しい機能単位
を表し、新しい単位信号が作られ、セマンティックブロックのために指定された
ＴＩＥ命令用のデコード信号が共にＯＲされて、第３組の式を形成する。
【０３１６】 命令が発せられた時、パイプラインステータスを将来の発行決定のために更新
しなければならない。ここでも、ベースプロセッサの命令発行論理を修正する方
法は、ベースプロセッサにより使用されるアルゴリズムに依存する。しかしなが
ら、やはり幾つかの一般的な考察が可能である。パイプラインステータスは発行
論理に対して以下のステータスを戻さなければならない。 ４．各々の発行された命令送出先のために、その結果がバイパスのために利用可
能になる時を指示する信号； ５．機能単位が別の命令のために実行可能状態になっていることを、各機能単位
のために示す信号。
【０３１７】 ここで説明した実施形態は、シングル・イッシュープロセッサであり、設計者
が定義する命令が論理計算のシングルサイクルに制限される。この場合、上記の
ことがかなり簡略化される。機能単位がチェックまたはクロス・イッシューチェ
ックをする必要がなく、如何なるシングルサイクル命令もプロセッサ状態成分を
次の命令のためにパイプレディにすることができない。このように、発行式は以
下のようになる。
【数６９】
【０３１８】 またこの場合、ｓｒｃ［ｉ］ｐｉｐｅｒｅａｄｙ信号が付加的な命令による影響
を受けず、またｓｒｃ［ｉ］ｕｓｅが上記において説明したように、記述され修
正される第１組の式である。本実施形態では、第４及び第５組の信号を必要とし
ない。マルチサイクルでマルチイッシューである代替実施形態に対しては、各命
令が計算をパイプラインで送るサイクル数を与えるために、ＴＩＥ仕様記述を待
ち時間仕様記述で増大させるであろう。
【０３１９】 第４組の信号は、仕様書に従ってその段階において完了する各命令のために、
命令デコード信号を共にＯＲすることによって、各セマンティックブロックパイ
プ段階において発生されるであろう。
【０３２０】 デフォルトによって、発生された論理が完全にパイプライン化され、ＴＩＥ発
生機能単位が、１つの命令を受け入れてから１サイクル後に、常にレディになっ
ているであろう。この場合、ＴＩＥセマンティックブロック用の第５組の信号が
常に主張される。多数のサイクルに亘ってセマンティックブロック内の論理を再
使用する必要がある場合、機能単位がこのような命令によって如何に多くのサイ
クルで使用されるかを更なる仕様記述が指定するであろう。この場合、その段階
において指定されたサイクルカウントで終了する各命令のために、命令デコード
信号を共にＯＲすることによって、各セマンティックブロックパイプ段階におい
て第５組の信号が発生されるであろう。
【０３２１】 あるいは、更に異なる実施形態において、設計者が結果レディ信号及び機能単
位レディ信号を指定するように、それはＴＩＥに対するエクステンションとして
残されてもよい。
【０３２２】 本実施形態により処理されたコードの例が添付付属書に示されている。簡潔さ
のために、これらについて詳細に説明しないが、上述の参照マニュアルを再検討
すれば、当業者によって容易に理解されるであろう。付属書ＧはＴＩＥ言語を用
いた命令の実行例であり、付属書Ｈはこれらのコードを使用するコンパイラのた
めにＴＩＥコンパイラが発生させるものを示している。同様に、付属書Ｉはシミ
ュレータのためにＴＩＥコンパイラが発生させるものを示しており、付属書Ｊは
ユーザアプリケーションにおけるＴＩＥ命令を拡大するマクロのためにＴＩＥコ
ンパイラが発生させるものを示しており、付属書Ｋはネイティブモードにおいて
ＴＩＥ命令をシミュレートするためにＴＩＥコンパイラが発生させるものを示し
ており、付属書Ｌは付加的なハードウエアのためのＶｅｒｉｌｏｇ ＨＤＬ記述
としてＴＩＥコンパイラが発生させるものを示している。また、付属書Ｍは上記
のＶｅｒｉｌｏｇ ＨＤＬ記述を最適化して、ＣＰＵ全体のサイズ及び性能に対
するＴＩＥ命令のエリア及び速度の影響を推定するために、設計コンパイラスク
リプトとしてＴＩＥコンパイラが発生させるものを示している。
【０３２３】 上記のように、プロセッサ構成手順を始めるために、ユーザは上述のＧＵＩを
介してベースプロセッサ構成を選択することによって開始する。プロセスの一部
として、ソフトウエア展開システム３０が組み立てられ、図１に示すようにユー
ザに送られる。ソフトウエア展開システム３０は、図６において詳細に示される
、本発明の別の局面に関する４つの主な成分、つまり、コンパイラ１０８と、ア
ッセンブラ１１０と、命令セットシミュレータ１１２とデバッガ１３０とを含ん
でいる。
【０３２４】 当業者に公知であるように、コンパイラはＣまたはＣ＋＋等の高レベルプログ
ラミング言語で書かれたユーザアプリケーションを特定用途用アッセンブリ言語
に変換する。ＣまたはＣ＋＋等の高レベルプログラミング言語はアプリケーショ
ンライタが正確に記載するのが容易なフォームでそれらのアプリケーションを記
載できるようにするために設計されている。これらはプロセッサによって理解さ
れる言語ではない。アプリケーションライタは必ずしも使用されるプロセッサの
特殊な特徴について心配する必要はない。多くの異なるタイプのプロセッサに対
して、典型的に同じＣまたはＣ＋＋プログラムをほとんど修正なしに使用するこ
とができる。
【０３２５】 コンパイラはＣまたはＣ＋＋プログラムをアッセンブリ言語に翻訳する。アッ
センブリ言語は機械言語により近く、プロセッサによって直接サポートされる。
異なるタイプのプロセッサはそれ自体のアッセンブリ言語を有するであろう。各
アッセンブリ命令はしばしば１つの機械命令を表すが、その両者は必ずしも同じ
でなくてもよい。アッセンブリ命令は人間が読むことのできる文字列であるよう
に設計されている。各命令及びオペランドは意味のある名前または簡略記憶であ
り、人間がアッセンブリ命令を読み、機械によってどの操作が行われるかを容易
に理解できるようにする。アッセンブラはアッセンブリ言語から機械言語へと変
換する。各アッセンブリ命令文字列はアッセンブラによって１つ以上の機械命令
へと効率的に符号化され、機械命令はプロセッサによって直接かつ効率的に実行
され得る。
【０３２６】 機械コードはプロセッサ上で直接実行することができるが、物理的なプロセッ
サは常に直ちに利用できるとは限らない。物理的プロセッサの組立ては時間のか
かる高価なプロセスである。可能性のあるプロセッサ構成を選択する場合、ユー
ザは各々の可能性のある選択のために物理的プロセッサを組み立てることができ
ない。その代わりに、ユーザにはシミュレータと呼ばれるソフトウエアプログラ
ムが提供される。シミュレータ、つまり汎用体コンピュータで実行されるプログ
ラム、はユーザが構成したプロセッサでユーザアプリケーションを実行する効果
をシミュレートすることができる。シミュレータはシミュレートされたプロセッ
サのセマンティクスを真似ることができ、また実際のプロセッサが如何に速くユ
ーザのアプリケーションを実行することができるかをユーザに告げることができ
る。
【０３２７】 デバッガはユーザがソフトウエアと対話形式で問題を見出すことができるよう
にするツールである。デバッガはユーザが対話形式でそのプログラムを実行する
ことができるようにする。ユーザはいつでもプログラムの実行を停止して、その
Ｃソースコードまたは結果的に生じるアッセンブリコードまたは機械コードを見
ることができる。また、ユーザはブレークポイントにおいて、変数またはハード
ウエアレジスタのどの値も、あるいは全ての値を調べ、または修正することがで
きる。次に、ユーザは実行を、おそらく一度に１つのステートメント、おそらく
一度に１つの機械命令を、新しいユーザが選択したおそらく１つのブレークポイ
ントまで続けることができる。
【０３２８】 ４つ全ての成分１０８、１１０、１１２、および１３０はユーザが定義した命
令７５０（図３を参照）を知っている必要があり、またシミュレータ１１２及び
デバッガ１３０も付加的にユーザが定義した状態７５２を知っていなければなら
ない。システムは、ユーザのＣ及びＣ＋＋アプリケーションに付加されるイント
リンシックを介して、ユーザが定義した命令７５０にユーザがアクセスできるよ
うにする。コンパイラ１０８はユーザが定義した命令７５０のためにイントリン
シックコールをアッセンブリ言語命令７３８に翻訳しなければならない。ユーザ
によって直接書かれたか、またはコンパイラ１０８によって翻訳された時はいつ
でも、アッセンブラ１１０は新しいアッセンブリ言語命令７３８を取り入れ、そ
れらをユーザが定義した命令７５０に対応する機械命令７４０に符号化しなけれ
ばならない。シミュレータ１１２はユーザが定義した機械命令７４０をデコード
しなければならない。シミュレータ１１２はその命令のセマンティクスをモデル
化し、構成されたプロセッサ上での命令の性能をモデル化しなければならない。
シミュレータ１１２はユーザが定義した状態の値及び性能の含意をモデル化しな
ければならない。デバッガ１３０はユーザが定義した命令７５０を含むアッセン
ブリ言語命令７３８をユーザが印刷できるようにしなければならない。またデバ
ッガ１３０はユーザが定義した状態の値をユーザが調べて修正できるようにしな
ければならない。 本発明のこの局面では、ユーザはツール、つまりＴＩＥコンパイラ７０２を呼出
して、現在可能性のあるユーザが定義したエンハンスメント７３６を処理する。
ＴＩＥコンパイラ７０２はユーザアプリケーションをアッセンブリ言語７３８に
翻訳するコンパイラ７０８とは異なっている。ＴＩＥコンパイラ７０２は既に組
み立てられているベースソフトウエアシステム３０（コンパイラ７０８、アッセ
ンブリ７１０、シミュレータ７１２及びデバッガ７３０）を可能化して、その新
しいユーザが定義したエンハンスメント７３６を使用できるようにする成分を組
み立てる。ソフトウエアシステム３０の各要素は幾分異なる成分セットを使用す
る。 図２４はこれらのソフトウエアツールの特定ＴＩＥ部分が如何に発生されるかを
示す図である。ユーザが定義したエクステンションファイル７３６から、ＴＩＥ
コンパイラ７０２は幾つかのプログラム用のＣコードを発生させ、その各々が、
ユーザが定義した命令及び状態に関する情報のために、１つ以上のソフトウエア
展開ツールによってアクセスされるファイルを作り出す。例えば、プログラムｔ
ｉｅ２ｇｃｃ８００は、ｘｔｅｎｓａ−ｔｉｅ．ｈと呼ばれるＣヘッダファイル
８４２（下記に詳述する）を発生させ、それは新しい命令に対する組込み関数定
義を含んでいる。プログラムｔｉｅ２ｉｓａ８１０は、動的接続ライブラリ（Ｄ
ＬＬ）８４４／８４８を発生させ、これらはユーザが定義した命令フォーマット
に関する情報（下記に詳述するエンコードＤＬＬ８４４とデコードＤＬＬ８４８
の組み合わせ）を含む。プログラムｔｉｅ２ｉｓｓ８４０は性能モデル化及び命
令セマンティクス用のＣコード８７０を発生させ、それは、後述するように、ホ
ストコンパイラ８４６によって使用され、下記に詳述するように、シミュレータ
７１２により使用されるシミュレータＤＬＬ８４９を作り出す。プログラムｔｉ
ｅ２ｖｅｒ８５０は適切なハードウエア記述言語でユーザが定義した命令に必要
な記述８５０を作り出す。最後に、プログラムｔｉｅ２ｘｔｏｓ８６０は、文脈
切替えのために、ユーザが定義した状態をセーブ・リストアするためのセーブ・
リストアコード８１０を作り出す。ユーザが定義した状態のインプリメンテーシ
ョンについての付加的な情報は、前述のＷａｎｇらの出願に見ることができる。コンパイラ７０８ 本実施形態では、コンパイラ７０８はユーザが定義したエンハンスメント７３
６のために、ユーザのアプリケーション内のイントリンシックコールをアッセン
ブリ言語命令７３８に翻訳する。コンパイラ７０８はＧＮＵコンパイラ等の標準
コンパイラに見出されるマクロ及びインラインアッセンブリ機構の上で、この機
構を実行する。これらの機構に関する更に詳しい情報については、ＧＮＵ Ｃ及
びＣ＋＋コンパイラユーザガイド、ＥＧＣＳバージョン１．０．３を参照。
【０３２９】 ２台のレジスタで操作し、結果を第３のレジスタに戻す新しい命令ｆｏｏを作
りたいと望むユーザを考えてみよう。ユーザは特別なディレクトリ内のユーザが
定義した命令ファイル７５０に命令記述を置き、ＴＩＥコンパイラ７０２を呼出
す。ＴＩＥコンパイラ７０２はｘｔｅｎｓａ−ｔｉｅ．ｈ等の標準の名前を付け
たファイルを作り出す。このファイルはｆｏｏについての以下の定義を含んでい
る。
【数７０】
【０３３０】 ユーザがそのアプリケーションでコンパイラ７０８を呼出した時、ユーザは、コ
マンドラインオプションを介して、あるいは環境変数を介して、ユーザが定義し
たエンハンスメント７３６を備えたディレクトリの名前をコンパイラ７０８に告
げる。そのディレクトリはｘｔｅｎｓａ−ｔｉｅ．ｈファイル７４２も含んでい
る。コンパイラ７０８は、あたかもユーザ自身でｆｏｏの定義を書いたかのよう
に編集されているユーザのＣまたはＣ＋＋アプリケーションプログラム内に、フ
ァイルｘｔｅｎｓａ−ｔｉｅ．ｈを自動的に含める。ユーザはイントリンシック
コールをユーザアプリケーション内の命令ｆｏｏに含んでいる。この含まれてい
る定義のために、コンパイラ７０８はこれらのイントリンシックコールを含まれ
た定義に対する呼出しとして処理する。コンパイラ７０８により提供される標準
のマクロ機構に基づいて、コンパイラ７０８は、あたかもユーザがマクロコール
ではなく、アッセンブリ言語ステートメント７３８を直接書いたかのように、そ
のマクロｆｏｏに対する呼出しを処理する。つまり、標準のインラインアッセン
ブリ機構に基づいて、コンパイラ７０８はその呼出しを１つのアッセンブリ命令
ｆｏｏに翻訳する。例えば、ユーザはイントリンシックｆｏｏに対する呼出しを
含む関数を有しているかもしれない。
【数７１】
【０３３１】 コンパイラはユーザが定義したイントリンシックｆｏｏを使用して、その関数を
以下のアッセンブリ言語サブルーチンに翻訳する。
【数７２】
【０３３２】 ユーザが新しいユーザ定義エンハンスメント７３６のセットを作成する場合、
新しいコンパイラを再構築する必要はない。ＴＩＥコンパイラ７０２が単にファ
イルｘｔｅｎｓａ−ｔｉｅ．ｈ７４２を作成し、それは予め構築されているコン
パイラ７８によって、ユーザのアプリケーション内に自動的に包含される。アッセンブラ７１０ 本実施形態では、アッセンブラ７１０がエンコードライブラリ７４４を使用し
て、アッセンブリ命令７５０を符号化する。このライブラリ７４４に対するイン
ターフェイスは以下の機能を含む： ・ 操作符号の簡略記憶文字列を内部操作符号表現に翻訳する； ・ 機械命令７４０内の操作符号フィールド用の各操作符号のために発生すべき
ビットパターンを提供する；そして ・ 各命令オペランドに対するオペランド値を符号化し、その符号化されたオペ
ランドビットパターンを機械命令７４０のオペランドフィールドに挿入する。
【０３３３】 一例として、イントリンシックｆｏｏを呼出すユーザ関数の以前の例を考えて
みよう。アッセンブラは「ｆｏｏ ａ２、ａ２、ａ３」命令を取り入れ、それを
１６進数０ｘ６２２３０により表される機械命令に変換する。この場合、上位の
６と下位の０は共にｆｏｏに対する操作符号を表し、２、２、３は各々３つのレ
ジスタａ２、ａ２、ａ３を表す。
【０３３４】 これらの関数の内部インプリメンテーションはテーブルと内部関数の組み合わ
せに基づいている。テーブルはＴＩＥコンパイラ７０２によって容易に発生され
るが、その表現能力は制限される。例えば、オペランド符号化関数を表す時等、
更に柔軟性が必要である場合、ＴＩＥコンパイラ７０２はライブラリ７４４に含
まれるべき任意のＣコードを発生させることができる。
【０３３５】 再び「ｆｏｏ ａ２、ａ２、ａ３」の例を考えてみよう。全てのレジスタフィ
ールドはレジスタ番号で単に符号化される。ＴＩＥコンパイラ７０２は合法的レ
ジスタ値に対してチェックする以下の関数を作り出し、その値がリーガルである
場合、そのレジスタ番号を戻す。
【数７３】
【０３３６】 全ての符号化が簡単である場合、符号化関数は必要ではないであろう。１つの
テーブルで充分であろう。しかしながら、ユーザはもっと複雑な符号化を選ぶこ
とが許される。ＴＩＥ言語で記述された以下の符号化は、１０２４で割られたオ
ペランドの値である数で、全てのオペランドを符号化する。このような符号化は
１０２４の倍数であることが必要な値を密集して符号化するのに有用である。
【数７４】
【０３３７】 ＴＩＥコンパイラはオペランド符号化記述を以下のＣ関数に変換する。
【数７５】
【０３３８】 そのオペランドにとって可能な値の領域が非常に大きいので、このような符号化
のために１つのテーブルを使用することができない。１つのテーブルは非常に大
きくなければならないであろう。
【０３３９】 エンコードライブラリ７４４の実施形態では、１つのテーブルが内部操作符号
表示に対して操作符号簡略記憶文字列を配置する。効率のために、このテーブル
は分類されてもよいし、あるいはそれはハッシュテーブルまたは効率的なサーチ
を許容する他のデータ構造であってもよい。別のテーブルが各操作符号を機械命
令のテンプレートに配置し、その操作符号フィールドがその操作符号用の適切な
ビットパターンに初期化される。同じオペランドフィールドとオペランドエンコ
ードを備えた操作符号が共にグループ分けされる。これらのグループの１つにあ
る各操作符号のために、ライブラリはオペランド値をビットパターンに符号化す
るための関数と、これらのビットを機械命令内の適切なフィールドに挿入するた
めの別の関数とを含んでいる。別の内部テーブルが各命令オペランドをこれらの
関数に対して配置する。結果レジスタ番号が命令のビット１２．．１５に符号化
された例を考えてみよう。ＴＩＥコンパイラ７０２は以下の関数を発生させ、そ
れは命令のビット１２．．１５に結果レジスタの値（番号）を設定する。
【数７６】
【０３４０】 アッセンブラ７１０を再構築することなく、ユーザが定義した命令を変更でき
るようにするために、エンコードライブラリ７４４は動的に接続されたライブラ
リ（ＤＬＬ）として実用化される。ＤＬＬはプログラムがその機能性を動的に伸
ばすことができるようにする標準的な方法である。ＤＬＬ処理についての詳細は
異なるホストオペレーティングシステムに応じて変化するが、基本的なコンセプ
トは同じである。ＤＬＬはプログラムコードのエクステンションとして実行中の
プログラムに動的にロードされる。ランタイムリンカがＤＬＬと主プログラム間
、及びＤＬＬと既にロードされている他のＤＬＬ間の象徴的な関係を決定する。
エンコードライブラリまたはＤＬＬ７４４の場合、コードのほんの一部がアッセ
ンブラ７１０に静的に結び付けられる。このコードはＤＬＬをロードすること、
予め組み立てられている命令セット７４６用の既存のエンコード情報（これは別
のＤＬＬからロードされていてもよい）とＤＬＬ内の情報を組み合わせること、
また上述のインターフェイス機能を介してその情報をアクセス可能にすることに
対して責任がある。
【０３４１】 ユーザが新しいエンハンスメント７３６を作り出す場合、ユーザはエンハンス
メント７３６の記述に対してＴＩＥコンパイラ７０２を呼出す。ＴＩＥコンパイ
ラ７０２は内部テーブルと、そのエンコードＤＬＬ７４４を実用化する関数とを
定義するＣコードを発生させる。次にＴＩＥコンパイラ７０２はホストシステム
コンパイラ７４６（これは構成中のプロセッサではなく、むしろホストに対して
実行するコードを編集する）を呼出して、ユーザが定義した命令７５０に対して
該エンコードＤＬＬ１４４を作成する。ユーザはユーザが定義したエンハンスメ
ント７３６を含むディレクトリを指摘するフラグまたは環境変数を備えたアプリ
ケーションで、予め組み立てられているアッセンブラ７１０を呼出す。予め組み
立てられているアッセンブラ７１０はそのディレクトリ内のＤＬＬ７４４を動的
に開く。各アッセンブリ命令に対して、予め組み立てられているアッセンブラ７
１０は該エンコードＤＬＬ７４４を使用して操作符号簡略記憶を調べ、機械命令
内の操作符号フィールドに対するビットパターンを見つけ、各命令オペランドを
符号化する。
【０３４２】 例えば、アッセンブラ７１０がＴＩＥ命令「ｆｏｏ ａ２、ａ２、ａ３」を参
照する場合、アッセンブラ７１０は１つのテーブルから、「ｆｏｏ」操作符号が
ビット位置１６〜２３において数字６に訳すことを見る。１つのテーブルから、
アッセンブラ７１０は各レジスタ用の符号化関数を見つける。それらの関数はａ
２を数字２に符号化し、もう１つのａ２を数字２に、またａ３を数字３に符号化
する。１つのテーブルから、アッセンブラ７１０は適当な集合関数を見つける。
Ｓｅｔ＿ｒ＿ｆｉｅｌｄがその結果値２を命令のビット位置１２．．１５に置く
。同様の集合関数が他の２と３を適宜配置する。シミュレータ７１２ シミュレータ７１２は幾つかの方法でユーザが定義したエンハンスメント７３
６と相互作用する。機械命令７４０を仮定すれば、シミュレータ７１２は該命令
を復号化、つまり、該命令を成分操作符号とオペランドに分解しなければならな
い。ユーザが定義したエンハンスメント７３６のデコーディングはデコードＤＬ
Ｌ７４８内の関数を介して行われる（エンコードＤＬＬ７４４とデコードＤＬＬ
７４８は実際には１台のＤＬＬであることも可能である）。例えば、ユーザが各
々命令ビット１６〜２３におけるエンコーディング０ｘ６、０ｘ１６、０ｘ２６
及びビット０〜３における０で、３つの操作符号；ｆｏｏ１と、ｆｏｏ２とｆｏ
ｏ３とを定義する場合を考えてみよう。ＴＩＥコンパイラ７０２は以下のデコー
ド関数を発生させ、それはその操作符号を全てのユーザが定義した命令７５０の
操作符号と比較する。
【数７７】
【０３４３】 ユーザが定義した多数の命令７５０があるので、全ての可能なユーザ定義命令
７５０に対して操作符号を比較することはコストがかかり、そこでＴＩＥコンパ
イラはその代わりにスイッチステートメントの階層的セットを使用することがで
きる。
【数７８】
【０３４４】 デコーディング命令操作符号に加えて、デコードＤＬＬ７４８は命令オペラン
ドをデコードするための関数を含んでいる。これはエンコードＤＬＬ７４４にお
けるオペランドのエンコーディングと同じ方法で行われる。まず第１に、デコー
ドＤＬＬ７４８は機械命令からオペランドフィールドを抽出するための関数を提
供する。前の例を続けて、ＴＩＥコンパイラ７０２は１つの命令のビット１２〜
１５から値を抽出するために以下の関数を発生させる。
【数７９】
【０３４５】 オペランドのＴＩＥ記述はエンコーディング及びデコーディング両方の仕様記
述を含むので、エンコードＤＬＬ７４４がオペランドエンコード仕様記述を使用
する一方、デコードＤＬＬ７４８がオペランドデコード仕様記述を使用する。例
えば、以下のＴＩＥオペランド仕様記述：
【数８０】
【０３４６】 は以下のオペランドデコード関数を作り出す：
【数８１】
【０３４７】 ユーザがシミュレータ７１２を呼出す場合、ユーザはユーザが定義したエンハ
ンスメント７３６に対するデコードＤＬＬ７４８を含むディレクトリをシミュレ
ータ７１２に告げる。シミュレータ７１２は適切なＤＬＬを開く。シミュレータ
７１２が命令をデコードする時はいつでも、その命令が予め組立てられている命
令セット用のデコード関数によってうまくデコードされない場合、シミュレータ
７１２はＤＬＬ７４８内のデコード関数を呼出す。
【０３４８】 デコードされた命令７５０を仮定すると、シミュレータ７１２はその命令７５
０のセマンティクスを解釈してモデル化しなければならない。これは機能的に行
われる。全ての命令７５０が対応する関数を有しており、それはシミュレータ７
１２が該命令７５０のセマンティクスをモデル化できるようにする。シミュレー
タ７１２はシミュレートされたプロセッサのあらゆる状態のトラックを内部的に
保持している。シミュレータ７１２はプロセッサ状態を更新するか、あるいは尋
ねるために固定されたインターフェイスを有している。上述のように、ユーザが
定義したエンハンスメント７３６は、ＶｅｒｉｌｏｇのサブセットであるＴＩＥ
ハードウエア記述言語で書かれる。新しいエンハンスメント７３６をモデル化す
るために、ＴＩＥコンパイラ７０２はハードウエア記述を、シミュレータ７１２
が使用するＣ関数に変換する。ハードウエア記述言語の演算子は対応するＣ演算
子に直接翻訳される。プロセッサ状態を更新するか、あるいは尋ねるために、状
態を読み取るか、または状態を書き込む操作がシミュレータインターフェイスに
翻訳される。
【０３４９】 本実施形態の一例として、ユーザが２つのレジスタに加えるために１つの命令
７５０を作成する場合を考えてみよう。簡略化のためにこの例を選んだ。ハード
ウエア記述言語で、ユーザは以下のように、追加のセマンティクスを記述するか
もしれない：
【数８２】
【０３５０】 内蔵されている名前ａｒｒによって示される出力レジスタが、内蔵されている
名前ａｒｓとａｒｔによって示される２つの入力レジスタの合計に指定される。
ＴＩＥコンパイラ７０２はこの記述を認めて、シミュレータ７１２が使用するセ
マンテック関数を発生させる。
【数８３】
【０３５１】 ハードウエア演算子「＋」はＣ演算子「＋」に直接翻訳される。ハードウエア
レジスタａｒｓとａｒｔの読取りがシミュレータ７１２関数呼出し「ａｒ」の呼
出しに翻訳される。ハードウエアレジスタａｒｒの書込みがシミュレータ７１２
関数「ｓｅｔ＿ａｒ」に対する呼出しに翻訳される。あらゆる命令がプログラム
カウンタｐｃを命令のサイズ分だけ明白に増分するので、ＴＩＥコンパイラ７０
２は、追加（ａｄｄ）命令のサイズである３だけｓｉｍｕｌａｔｅｄｐｃを増分
するシミュレータ７１２関数に対する呼出しを発生させる。
【０３５２】 ＴＩＥコンパイラ７０２が呼出されると、ＴＩＥコンパイラ７０２は上述のよ
うにあらゆるユーザ定義命令のためにセマンティック関数を作成する。また関連
するセマンティック関数に対する全ての操作符号名を配置するテーブルも作成す
る。該テーブル及び関数は標準のコンパイラ７４６を使用してシミュレータＤＬ
Ｌ７４９内に編集される。ユーザがシミュレータ７１２を呼出すと、ユーザはユ
ーザが定義したエンハンスメント７３６を含むディレクトリをシミュレータ７１
２に告げる。シミュレータ７１２は適切なＤＬＬを開く。シミュレータ７１２が
呼出される時はいつでも、シミュレータ７１２はプログラム内の全ての命令をデ
コードして、関連するセマンティック関数に対して命令を配置するテーブルを作
成する。マッピングを作成する場合、シミュレータ７１２はＤＬＬを開き、適当
なセマンティック関数をサーチする。ユーザ定義命令７３６のセマンティクスを
シミュレートする場合、シミュレータ７１２はＤＬＬ内の関数を直接呼出す。
【０３５３】 シミュレートされたハードウエアでアプリケーションを実行するのにどの位の
時間がかかるかをユーザに告げるために、シミュレータ７１２は命令７５０の性
能効果をシミュレートすることが必要である。シミュレータ７１２はこの目的の
ためにパイプラインモデルを使用する。あらゆる命令が幾つかのサイクルに亘っ
て実行する。各サイクルにおいて、命令は機械の異なる資源を使用する。シミュ
レータ７１２は全ての命令を平行して実行しようとし始める。多数の命令が同じ
サイクルにおいて同じ資源を使用しようとすれば、遅い方の命令は資源が自由に
なるのを待って立ち往生する。遅い方の命令が後のサイクルにおいて、早い方の
命令によって書かれた状態を読む場合、遅い方の命令は書かれた値を待って立ち
往生する。シミュレータ７１２は各命令の性能をモデル化するために機能的イン
ターフェイスを使用する。あらゆるタイプの命令のために１つの関数が作られる
。その関数はプロセッサの性能をモデル化するシミュレータのインターフェイス
に対する呼出しを含んでいる。
【０３５４】 例えば、簡単な３レジスタ命令ｆｏｏを考えてみよう。ＴＩＥコンパイラは以
下のシミュレータ関数を作成するかもしれない：
【数８４】
【０３５５】 ｐｉｐｅ＿ｕｓｅ＿ｉｆｅｔｃｈに対する呼出しが、命令が３バイトをフェッ
チすることを必要としていることをシミュレータ７１２に伝える。ｐｉｐｅ＿ｕ
ｓｅに対する２つの呼出しが、２つの入力レジスタがサイクル１において読み取
られることをシミュレータ７１２に伝える。ｐｉｐｅ＿ｄｅｆに対する呼出しが
、出力レジスタがサイクル２において書き込まれることをシミュレータ７１２に
伝える。ｐｉｐｅ＿ｄｅｆ＿ｉｆｅｔｃｈに対する呼出しが、この命令はブラン
チではなく、従って次の命令を次のサイクルでフェッチできることをシミュレー
タ７１２に伝える。
【０３５６】 これらの関数に対するポインタがセマンテック関数と同じテーブルに置かれる
。関数自体はセマンテック関数と同じＤＬＬ７４９内に編集される。シミュレー
タ７１２が呼出されると、シミュレータ７１２は命令と性能関数間のマッピング
を作成する。マッピングを作成する場合、シミュレータ７１２はＤＬＬ７４９を
開いて、適当な性能関数をサーチする。ユーザ定義命令７３６の性能をシミュレ
ートする場合、シミュレータ７１２はＤＬＬ７４９内の関数を直接呼出す。デバッガ７３０ デバッガはユーザが定義したエンハンスメント７５０と２つの方法で相互作用
する。これを実施するために、デバッガ７３０は機械命令７４０をアッセンブリ
命令７３８にデコードしなければならない。これは命令をデコードするためにシ
ミュレータ７１２が使用するのと同じ機構であり、デバッガ７３０は好ましくは
デコーディングを行うためにシミュレータ７１２が使用するのと同じＤＬＬを使
用する。命令のデコーディングに加えて、デバッガはデコードされた命令を文字
列に変換しなければならない。この目的のために、デコードＤＬＬ７４８は各々
の内部操作符号表示を対応する簡略記憶文字列に配置するための関数を含む。こ
れは簡単なテーブルを用いて実行できる。
【０３５７】 ユーザはユーザが定義したエンハンスメント７５０を含むディレクトリを指摘
するフラグまたは環境変数を備えた予め組み立てられているデバッガを呼出すこ
とができる。予め組み立てられているデバッガは適当なＤＬＬ７４８を動的に開
く。
【０３５８】 更に、デバッガ７３０はユーザが定義した状態７５２とも相互作用する。デバ
ッガ７３０はその状態７５２を読み取り、修正できなければならない。それを実
施するために、デバッガ７３０はシミュレータ７１２と通信する。デバッガ７３
０はシミュレータ７１２に対して、該状態がどの程度の大きさであるか、また該
状態変数の名前が何であるかを尋ねる。デバッガ７３０が一部のユーザ状態の値
を印刷するように求められた時はいつでも、予め定義されている状態について請
求するのと同じ方法で、デバッガ７３０はその値をシミュレータ７１２に尋ねる
。同様に、ユーザ状態を修正するために、デバッガ７３０は所定の値に状態を設
定するようにシミュレータ７１２に伝える。
【０３５９】 このように、本発明によるユーザが定義した命令セット及び状態に対するサポ
ートのインプリメンテーションは、コアソフトウエア展開ツールにプラグインさ
れるユーザ機能性を定義するモジュールを用いて達成することができる。このよ
うに、ユーザが定義したエンハンスメントの特定セットのためのプラグインモジ
ュールが、組織及び操作の容易さのために、システム内で１つのグループとして
維持されるシステムを開発することができる。
【０３６０】 更に、コアソフトウエア展開ツールは特定のコア命令セット及びプロセッサ状
態にとって特有のものであってよく、ユーザが定義したエンハンスメント用の一
組のプラグインモジュールを、システムに存在する多数組のコアソフトウエア展
開ツールとの関連で評価してもよい。
【図面の簡単な説明】
本発明の上記および他の目的は、添付図面とともに行われる上記の詳細な説明
を読む場合容易に明らかになる。
【図１】 本発明の好ましい実施例による命令セットを実行するプロセッサのブロック図
である。
【図２】 本実施例によるプロセッサで使用されるパイプラインのブロック図である。
【図３】 本実施例によるＧＵＩの構成マネージャを示している。
【図４】 本実施例によるＧＵＩの構成エディタを示している。
【図５】 本実施例による異なる種類の構成可能性を示している。
【図６】 本実施例のプロセッサ構成のフローを示すブロック図である。
【図７】 本実施例による命令セットシミュレータのブロック図である。
【図８】 本実施例により構成されたプロセッサと併用するためのエミュレーションボー
ドのブロック図である。
【図９】 本実施例による構成可能なプロセッサの論理アーキテクチャを示すブロック図
である。
【図１０】 図９のアーキテクチャへの乗算器の付加を示すブロック図である。
【図１１】 図９のアーキテクチャへの乗算‐累算装置の付加を示すブロック図である。
【図１２】 本実施例のメモリの構成を示す図である。
【図１３】 本実施例のメモリの構成を示す図である。
【図１４】 図８のアーキテクチャのユーザ定義の機能装置の付加を示す図である。
【図１５】 図８のアーキテクチャのユーザ定義の機能装置の付加を示す図である。
【図１６】 他の好ましい実施例のシステム構成要素間の情報のフローを示すブロック図で
ある。
【図１７】 いかにカスタムコードが本実施例のソフトウエア開発ツールのために生成され
るかを示すブロック図である。
【図１８】 本発明の他の好ましい実施例で使用されるいろいろのソフトウエアモジュール
の生成を示すブロック図である。
【図１９】 本実施例による構成可能なプロセッサのパイプライン構造のブロック図である
。
【図２０】 本実施例によるゲートレジスタインプリメンテーションである。
【図２１】 本実施例で状態レジスタインプリメンテーションを実行するのに必要である付
加ロジックの図である。
【図２２】 本実施例によるいろいろのセマンティックブロックおよび選択ブロックから状
態レジスタの入力への状態の次の状態出力の結合を示す図である。
【図２３】 本実施例によるセマンティックロジックに対応するロジックを示している。
【図２４】 状態のビットが本実施例のユーザレジスタのビットにマッピングされる場合、
状態のビットのためのロジックを示している。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０９／３２２，７３５ (32)優先日 平成11年５月28日(1999．5．28) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ゴンザレス、リカルド・イー アメリカ合衆国、カリフォルニア州 94025 メンロ・パーク、ミドル・アベニ ュー 1026、アパートメント・ディー (72)発明者 ディキシット、アシシュ・ビー アメリカ合衆国、カリフォルニア州 94040 マウンテン・ビュー、ステイシ ー・コート 3419 (72)発明者 ラム、モニカ アメリカ合衆国、カリフォルニア州 94025 メンロ・パーク、セミナリー・ド ライブ 184 (72)発明者 リヒテンシュタイン、ワルター・ディー アメリカ合衆国、マサチューセッツ州 02478 ベルモント、エルム・ストリート 22 (72)発明者 ローエン、クリストファー アメリカ合衆国、カリフォルニア州 95060 サンタ・クルズ、ミッション・ス トリート 210 (72)発明者 ルッテンバーグ、ジョン アメリカ合衆国、マサチューセッツ州 04168 ニュートン、ホリー・ロード ８ (72)発明者 ウィルソン、ロバート・ピー アメリカ合衆国、カリフォルニア州 94303 パロ・アルト、ウインターグリー ン・ウェイ 849 (72)発明者 ワン、アルバート・レン−ルイ アメリカ合衆国、カリフォルニア州 94539 フレモント、ハンター・レーン 863 (72)発明者 メイダン、ドロール・エリーザー アメリカ合衆国、カリフォルニア州 94301 パロ・アルト、パーキンソン・ア ベニュー 1314 (72)発明者 ジアン、ウェン・キアン アメリカ合衆国、マサチューセッツ州 04168 ニュートン、ホリー・ロード ８ (72)発明者 ルデル、リチャード アメリカ合衆国、カリフォルニア州 95030 ロス・ガトス、ワイルダー・アベ ニュー 146 Ｆターム(参考） 5B042 GA13 HH07 HH20 HH32 5B046 AA08 BA02 5B081 AA07 AA10 CC11 CC51

Claims (136)

    【特許請求の範囲】
  1. 【請求項１】 構成仕様に基づいてプロセッサのハードウエアインプリメン
    テーションの記述を生成する手段と、 前記構成仕様に基づいて、前記ハードウエアインプリメンテーションに特有の
    ソフトウエア開発ツールを生成する手段と、 を備えている構成可能なプロセッサを設計するシステム。
  2. 【請求項２】 前記ソフトウエア開発ツールを生成する手段が、前記プロセ
    ッサで実行するコードを生成できるソフトウエア開発ツールを生成する手段を含
    む請求項１のシステム。
  3. 【請求項３】 前記ソフトウエア開発ツールが、構成仕様に合わせられ、ア
    プリケーションを前記プロセッサによって実行可能なコードにコンパイルするコ
    ンパイラを含む請求項１のシステム。
  4. 【請求項４】 前記ソフトウエア開発ツールが、構成仕様に合わせられ、ア
    プリケーションを前記プロセッサによって実行可能なコードにアセンブルするア
    センブラを含む請求項１のシステム。
  5. 【請求項５】 前記ソフトウエア開発ツールが、構成仕様に合わせられ、前
    記プロセッサによって実行可能なコードをリンクするリンカを含む請求項１のシ
    ステム。
  6. 【請求項６】 前記ソフトウエア開発ツールが、構成仕様に合わせられ、前
    記プロセッサによって実行可能なコードを逆アセンブルする逆アセンブラを含む
    請求項１のシステム。
  7. 【請求項７】 前記ソフトウエア開発ツールが、構成仕様に合わせられ、前
    記プロセッサによって実行可能なコードをデバッグするデバッガを含む請求項１
    のシステム。
  8. 【請求項８】 前記デバッガが、命令セットシミュレータおよびハードウエ
    アインプリメンテーションのための共通インタフェースおよび構成を含む請求項
    ７のシステム。
  9. 【請求項９】 前記ソフトウエア開発ツールが、構成仕様に合わせられ、前
    記プロセッサによって実行可能なコードをシミュレートする命令セットシミュレ
    ータを含む請求項１のシステム。
  10. 【請求項１０】 前記命令セットシミュレータが、実行のサイクルを含む基
    本的な性能基準を測定するようにシミュレートされるコードの実行をモデル化で
    きる請求項９のシステム。
  11. 【請求項１１】 前記性能基準が特定の構成可能なマイクロアーキテクチャ
    機能を基づいている請求項１０のシステム。
  12. 【請求項１２】 前記命令セットシミュレータが、各シミュレートされた機
    能で実行される多数のサイクルを含む基準プロファイリング統計を記録するよう
    にシミュレートされるプログラムの実行をプロファイルできる請求項１０のシス
    テム。
  13. 【請求項１３】 前記ハードウエアインプリメンテーション記述が、詳細Ｈ
    ＤＬハードウエアインプリメンテーション記述、統合スクリプト、場所およびル
    ートのスクリプト、プログラム可能論理装置スクリプト、テストベンチ、検証の
    ための診断テスト、シミュレータで診断テストを実行するスクリプト、およびテ
    ストツールの少なくとも１つを含む請求項１のシステム。
  14. 【請求項１４】 前記ハードウエアインプリメンテーション記述を生成する
    手段が、 前記ハードウエアインプリメンテーション記述のハードウエア記述言語記述を
    生成する手段と、 前記ハードウエア記述言語記述に基づいて前記ハードウエアインプリメンテー
    ションのためのロジックを統合する手段と、 回路を形成するために統合ロジックに基づいて構成要素をチップ上に配置し、
    かつ経路選択する手段とを備えている請求項１のシステム。
  15. 【請求項１５】 前記ハードウエアインプリメンテーション記述を生成する
    手段が、 前記回路のタイミングを検証する手段と、 前記回路の面積、サイクル時間および電力消費を決定する手段とをさらに含む
    請求項１４のシステム。
  16. 【請求項１６】 前記構成仕様を生成する手段をさらに含む請求項１のシス
    テム。
  17. 【請求項１７】 前記構成仕様を生成する手段が、ユーザによる構成パラメ
    ータの選択に応動する請求項１６のシステム。
  18. 【請求項１８】 前記構成仕様を生成する手段が、前記プロセッサのための
    設計目標に応じて前記仕様を生成するためのものである請求項１６のシステム。
  19. 【請求項１９】 前記構成仕様が、前記プロセッサの変更可能な特性の少な
    くとも１つのパラメータ仕様を含む請求項１のシステム。
  20. 【請求項２０】 前記少なくとも１つのパラメータ仕様が、機能ユニットの
    包含および前記機能ユニットを作動させる少なくとも１つのプロセッサ命令を指
    定する請求項１９のシステム。
  21. 【請求項２１】 前記少なくとも１つのパラメータ仕様構成が、プロセッサ
    状態に影響を及ぼす構造の包含、除外および特性の１つを指定する請求項１９の
    システム。
  22. 【請求項２２】 前記構造がレジスタファイルであり、かつ前記パラメータ
    仕様が前記レジスタファイルのレジスタ数を指定する請求項２１のシステム。
  23. 【請求項２３】 前記構造が命令キャッシュである請求項２１のシステム。
  24. 【請求項２４】 前記構造がデータキャッシュである請求項２１のシステム
    。
  25. 【請求項２５】 前記構造が書き込みバッファである請求項２１のシステム
    。
  26. 【請求項２６】 前記構造がオンチップＲＯＭおよびオンチップＲＡＭの１
    つである請求項２１のシステム。
  27. 【請求項２７】 前記少なくとも１つのパラメータ仕様が、前記プロセッサ
    のデータおよび命令の少なくとも１つの解釈を制御するセマンティック特性を指
    定する請求項１９のシステム。
  28. 【請求項２８】 前記少なくとも１つのパラメータ仕様が、前記プロセッサ
    の命令を制御する実行特性を指定する請求項１９のシステム。
  29. 【請求項２９】 前記少なくとも１つのパラメータ仕様が前記プロセッサの
    デバッグ特性を指定する請求項１９のシステム。
  30. 【請求項３０】 前記構成仕様が、所定の特性の選択、プロセッサ要素のサ
    イズあるいは数、および値の割当ての少なくとも１つを指定するパラメータ仕様
    を含む請求項１９のシステム。
  31. 【請求項３１】 前記構成仕様の適否を評価する手段をさらに含む請求項１
    のシステム。
  32. 【請求項３２】 前記評価する手段が、対話型推定ツールを含む請求項３１
    のシステム。
  33. 【請求項３３】 前記評価する手段が、前記構成仕様によって記述されたプ
    ロセッサのハードウエア特性を評価するためのものである請求項３１のシステム
    。
  34. 【請求項３４】 前記評価する手段が、前記プロセッサの推定性能特性に基
    づいて前記構成仕様の適否を評価するためのものである請求項３１のシステム。
  35. 【請求項３５】 前記推定性能特性に基づいて前記構成仕様の変更を可能に
    する情報を供給する手段をさらに含む請求項３４のシステム。
  36. 【請求項３６】 前記性能特性が、チップ上に前記プロセッサを実現するの
    に必要とされる面積、前記プロセッサによって消費される電力、および前記プロ
    セッサのクロック速度の少なくとも１つを含む請求項３４のシステム。
  37. 【請求項３７】 前記評価する手段が、前記プロセッサの推定ソフトウエア
    特性に基づいて前記構成仕様の適否を評価するためのものである請求項３１のシ
    ステム。
  38. 【請求項３８】 前記評価する手段が、コードサイズおよび前記構成仕様に
    よって記述されたプロセッサ上で一連のベンチマークプログラムを実行するのに
    必要とされるサイクルの少なくとも１つを推定することによって適否評価を対話
    してユーザに表示するためのものである請求項３７のシステム。
  39. 【請求項３９】 前記評価する手段が、前記構成仕様によって記述されたプ
    ロセッサのハードウエア特性およびソフトウエア特性を評価するためのものであ
    る請求項３１のシステム。
  40. 【請求項４０】 前記発生する手段が、さらに前記構成仕様の変更を容易に
    するためにハードウエア性能およびコストおよびソフトウエアプリケーション性
    能の特徴付けを一緒に行うためのものである請求項１のシステム。
  41. 【請求項４１】 前記発生する手段が、さらに前記構成仕様の拡張を容易に
    するためにハードウエア性能およびコストおよびソフトウエアプリケーション性
    能の特徴付けを一緒に行うためのものである請求項１のシステム。
  42. 【請求項４２】 前記発生する手段が、さらに前記構成仕様の拡張を容易に
    するためにハードウエア性能およびコストおよびソフトウエアプリケーション性
    能の特徴付けを一緒に行うためのものであり、かつ前記構成仕様の拡張を容易に
    するためにハードウエア性能およびコストおよびソフトウエアプリケーション性
    能の特徴付けを一緒に行うためのためのものである請求項１のシステム。
  43. 【請求項４３】 拡張によって前記プロセッサの構成を生成する手段をさら
    に含む請求項１のシステム。
  44. 【請求項４４】 前記構成仕様が、前記プロセッサの拡張可能な特性の少な
    くとも１つの拡張仕様を含む請求項１のシステム。
  45. 【請求項４５】 前記拡張仕様が、付加命令を指定する請求項４４のシステ
    ム。
  46. 【請求項４６】 前記拡張仕様が、ユーザ定義の命令の包含および前記命令
    のためのインプリメンテーションを指定する請求項４４のシステム。
  47. 【請求項４７】 前記ソフトウエア開発ツールを生成する手段が、少なくと
    も１つのアプリケーションに特に適しているユーザポテンシャルユーザ定義の命
    令に示唆する手段を含む請求項４６のシステム。
  48. 【請求項４８】 前記ソフトウエア開発ツールが、ユーザ定義の命令を生成
    できるコンパイラを含む請求項４６のシステム。
  49. 【請求項４９】 前記コンパイラがユーザ定義の命令を含むコードを最適化
    できる請求項４８のシステム。
  50. 【請求項５０】 前記ソフトウエア開発ツールが、前記ユーザ定義の命令を
    生成できるアセンブラ、前記ユーザ定義の命令を使用するユーザコードの実行を
    シミュレートできるシミュレータ、および前記ユーザ定義の命令のユーザインプ
    リメンテーションを検証できるツールの少なくとも１つを含む請求項４６のシス
    テム。
  51. 【請求項５１】 前記コンパイラが、付加命令を自動的に生成できる請求項
    ４５のシステム。
  52. 【請求項５２】 前記拡張仕様が、ユーザによって抽象形式で実質的に設計
    された機能性を有する新しい特性を指定し、かつ前記ハードウエアインプリメン
    テーション記述を生成する手段が、さらに前記新しい特性を再定義し、かつ前記
    詳細ハードウエアインプリメンテーション記述に統合するためのものである請求
    項４４のシステム。
  53. 【請求項５３】 前記拡張仕様が、演算符号割当および命令セマンティック
    を指定する命令セットアーキテクチャ言語におけるステートメントである請求項
    ５２のシステム。
  54. 【請求項５４】 前記ハードウエアインプリメンテーション記述を生成する
    手段が、前記命令セットアーキテクチャ言語定義から命令復号化ロジックを生成
    する手段を含む請求項５３のシステム。
  55. 【請求項５５】 前記ハードウエアインプリメンテーション記述を生成する
    手段が、前記命令セットアーキテクチャ言語定義に基づいて命令インターロック
    およびストールロジックのためのレジスタオペランド使用を指定する信号を発生
    する手段を含む請求項５４のシステム。
  56. 【請求項５６】 前記ソフトウエア開発ツールを生成する手段が、前記構成
    仕様に合わせられた命令セットシミュレータで使用される命令復号化処理を生成
    する手段を含む請求項５２のシステム。
  57. 【請求項５７】 前記ソフトウエア開発ツールを生成する手段が、前記構成
    仕様に合わせられたアセンブラで使用される符号化テーブルを生成する手段を含
    む請求項５２のシステム。
  58. 【請求項５８】 前記ハードウエアインプリメンテーション記述を生成する
    手段が、さらに前記新しい特性のためのデータパスハードウエアの記述を生成す
    るためのものであり、前記データパスハードウエアが、前記プロセッサの特定の
    パイプラインアーキテクチャと一致する請求項５２のシステム。
  59. 【請求項５９】 前記付加命令が、新しい状態を前記プロセッサに全然付加
    しない請求項４４のシステム。
  60. 【請求項６０】 前記付加命令が、状態を前記プロセッサに付加する請求項
    ４４のシステム。
  61. 【請求項６１】 前記構成仕様が、命令セットアーキテクチャ記述言語記述
    によって指定される少なくとも一部を含む請求項１のシステム。
  62. 【請求項６２】 前記ハードウエアインプリメンテーション記述を生成する
    手段が命令復号化ロジックを前記命令セットアーキテクチャ言語記述から自動的
    に生成する手段を含む請求項６１のシステム。
  63. 【請求項６３】 前記ソフトウエア開発ツールを生成する手段が、アセンブ
    ラコアを前記命令セットアーキテクチャ言語記述から自動的に生成する手段を含
    む請求項６１のシステム。
  64. 【請求項６４】 前記ソフトウエア開発ツールを生成する手段が、コンパイ
    ラを前記命令セットアーキテクチャ言語記述から自動的に生成する手段を含む請
    求項６１のシステム。
  65. 【請求項６５】 前記ソフトウエア開発ツールを生成する手段が、逆アセン
    ブラを前記命令セットアーキテクチャ言語記述から自動的に生成する手段を含む
    請求項６１のシステム。
  66. 【請求項６６】 前記ソフトウエア開発ツールを生成する手段が、命令セッ
    トシミュレータを前記命令セットアーキテクチャ言語記述から自動的に生成する
    手段を含む請求項６１のシステム。
  67. 【請求項６７】 前記ハードウエアインプリメンテーション記述を生成する
    手段が、前記構成仕様に基づいて前記ハードウエアインプリメンテーション記述
    および前記ソフトウエアツールのそれぞれを変更するために前記ハードウエアイ
    ンプリメンテーション記述および前記ソフトウエア開発ツールの少なくとも１つ
    の一部を前処理する手段を含む請求項１のシステム。
  68. 【請求項６８】 前記前処理する手段が、前記ハードウエアインプリメンテ
    ーション記述および前記ソフトウエア開発ツールの中の１つの式の数値を求め、
    かつ前記構成仕様に基づいて前記式を値と取り換えるためのものである請求項６
    ７のシステム。
  69. 【請求項６９】 前記式が、対話型構成子、条件付構成子およびデータベー
    ス問い合わせの少なくとも１つを含む請求項６８のシステム。
  70. 【請求項７０】 前記構成仕様が、前記プロセッサの変更可能な特性を指定
    する少なくとも１つのパラメータ仕様および前記プロセッサの拡張可能な特性を
    指定する少なくとも１つの拡張仕様を含む請求項１のシステム。
  71. 【請求項７１】 前記変更可能な特性が、前記コア仕様の変更および前記変
    更仕様に指定されない選択機能の１つである請求項７０のシステム。
  72. 【請求項７２】 前記構成仕様が、前記プロセッサの２進の選択可能な特性
    を指定する少なくとも１つの仕様と、前記プロセッサの少なくとも１つのパラメ
    ータの指定可能な特性と、前記プロセッサの拡張可能特性を指定する少なくとも
    １つの拡張仕様とを含む請求項１のシステム。
  73. 【請求項７３】 構成可能なプロセッサを設計する方法であって、 構成仕様に基づいて前記プロセッサのハードウエアインプリメンテーションの
    記述を生成し、 前記構成仕様に基づいて前記ハードウエアインプリメンテーションに特有のソ
    フトウエア開発ツールを生成することとを含む構成可能なプロセッサを設計する
    方法。
  74. 【請求項７４】 構成可能なプロセッサを設計するシステムであって、 ユーザ定義可能な部分を有する構成仕様を生成する手段であって、前記構成仕
    様の前記ユーザ定義可能な部分が、 ユーザ定義のプロセッサ状態の仕様と、 少なくとも１つのユーザ定義の命令およびそれに関連したユーザ定義の機能と
    を含み、前記機能が、前記ユーザ定義のプロセッサ状態からの読み出しおよび前
    記ユーザ定義のプロセッサ状態への書き込みの少なくとも１つであることと、 構成仕様に基づいて前記プロセッサのハードウエアインプリメンテーションの
    記述を生成する手段とを備えているシステム。
  75. 【請求項７５】 前記プロセッサの前記ハードウエアインプリメンテーショ
    ンの記述が、前記少なくとも１つのユーザ定義の命令の実行および前記ユーザ定
    義のプロセッサ状態のインプリメンテーションに必要な制御ロジックの記述を含
    む請求項７４のシステム。
  76. 【請求項７６】 前記プロセッサの前記ハードウエアインプリメンテーショ
    ンが、命令実行パイプラインを記述し、かつ 前記制御ロジックが、前記命令実行パイプラインの各段に関連した部分を含む
    請求項７５のシステム。
  77. 【請求項７７】 前記ハードウエアインプリメンテーション記述が、命令実
    行を打ち切る回路の記述を含み、かつ 前記制御ロジックが、打ち切られた命令によって前記ユーザ定義の状態の変更
    を防止する回路を含む請求項７６のシステム。
  78. 【請求項７８】 前記制御ロジックが、命令発行、オペランドバイパス、お
    よび前記少なくとも１つのユーザ定義の命令のためのオペランド書き込みイネー
    ブルの少なくとも１つを実行する回路を含む請求項７７のシステム。
  79. 【請求項７９】 前記ハードウエアインプリメンテーション記述が、複数の
    段の前記命令実行パイプラインで前記ユーザ定義の状態を実行するレジスタを含
    む請求項７６のシステム。
  80. 【請求項８０】 前記ハードウエアインプリメンテーション記述が、出力オ
    ペランドが発生されるパイプライン段とは異なるパイプライン段で記述される状
    態レジスタを含み、かつ 前記ハードウエアインプリメンテーションが、前記ユーザ定義のプロセッサ状
    態への書き込みがコミットされる前にこのような書き込みが前記ユーザ定義のプ
    ロセッサ状態を参照する次の命令へバイパスされる請求項７６のシステム。
  81. 【請求項８１】 前記構成仕様が、前記ユーザ定義の部分に加えて所定の部
    分を含み、かつ 前記仕様の所定の部分が、前記ユーザ定義の状態をメモリに保存することを容
    易にする命令および前記ユーザ定義の状態をメモリから復元することを容易にす
    る命令を含む請求項７４のシステム。
  82. 【請求項８２】 前記命令を使用して前記ユーザ定義の状態をコンテキスト
    切り換えるソフトウエアを生成する手段をさらに含む請求項８１のシステム。
  83. 【請求項８３】 前記ユーザ定義のプロセッサ状態および前記少なくとも１
    つのユーザ定義の命令をアセンブルするアセンブラ、前記ユーザ定義のプロセッ
    サ状態および前記少なくとも１つのユーザ定義の命令をコンパイルするコンパイ
    ラ、前記ユーザ定義のプロセッサ状態および前記少なくとも１つのユーザ定義の
    命令をシミュレートするシミュレータ、および前記ユーザ定義のプロセッサ状態
    および前記少なくとも１つのユーザ定義の命令をデバッグするデバッガの少なく
    とも１つを生成する手段をさらに含む請求項７４のシステム。
  84. 【請求項８４】 前記ユーザ定義のプロセッサ状態および前記少なくとも１
    つのユーザ定義の命令をアセンブルするアセンブラ、前記ユーザ定義のプロセッ
    サ状態および前記少なくとも１つのユーザ定義の命令をコンパイルするコンパイ
    ラ、前記ユーザ定義のプロセッサ状態および前記少なくとも１つのユーザ定義の
    命令をシミュレートするシミュレータ、および前記ユーザ定義のプロセッサ状態
    および前記少なくとも１つのユーザ定義の命令をデバッグするデバッガを生成す
    る手段をさらに含む請求項７４のシステム。
  85. 【請求項８５】 前記仕様の前記ユーザ定義の一部が、前記ユーザ定義の状
    態をサイズおよびインデクシングを指定する少なくとも１つのステートメントを
    含む請求項７４のシステム。
  86. 【請求項８６】 前記仕様の前記ユーザ定義の一部が、前記ユーザ定義の状
    態に関連し、かつプロセッサレジスタの前記ユーザ定義の状態のパッキングを指
    定する少なくとも１つの属性を含む請求項８５のシステム。
  87. 【請求項８７】 前記仕様の前記ユーザ定義の一部が、プロセッサレジスタ
    への前記ユーザ定義の状態のマッピングを指定する少なくとも１つのステートメ
    ントを含む請求項７４のシステム。
  88. 【請求項８８】 前記ハードウエアインプリメンテーション記述を生成する
    手段が、前記ユーザ定義の状態をプロセッサレジスタに自動的にマッピングする
    手段を含む請求項７４のシステム。
  89. 【請求項８９】 前記仕様の前記ユーザ定義の一部が、ユーザ定義の命令の
    クラスおよび前記ユーザ定義の状態に対するその効果を指定する少なくとも１つ
    のステートメントを含む請求項７４のシステム。
  90. 【請求項９０】 前記仕様の前記ユーザ定義の一部が、ある値を前記ユーザ
    定義の状態に割当てる少なくとも１つの割当ステートメントを含む請求項７４の
    システム。
  91. 【請求項９１】 構成可能なプロセッサを設計するシステムであって、 命令セットアーキテクチャ仕様に基づいて、前記仕様に特有のソフトウエア開
    発ツールを生成するコアソフトウエアツールと、 ユーザ定義の命令仕様に基づいて、前記ユーザ定義の命令を実行する際の前記
    コアソフトウエアによる使用のための少なくとも１つのモジュールを生成するユ
    ーザ定義の命令モジュールとを備えている構成可能なプロセッサを設計するシス
    テム。
  92. 【請求項９２】 前記コアソフトウエアツールが前記プロセッサで実行する
    コードを生成することができるソフトウエアツールを含む請求項９１のシステム
    。
  93. 【請求項９３】 前記少なくとも１つのモジュールが動的に結合されたライ
    ブラリとして実現される請求項９１のシステム。
  94. 【請求項９４】 前記少なくとも１つのモジュールがテーブルとして実現さ
    れる請求項９１のシステム。
  95. 【請求項９５】 前記コアソフトウエアツールが、前記ユーザ定義の命令モ
    ジュールを使用し、アプリケーションを前記ユーザ定義の命令を使用し、かつ前
    記プロセッサによって実行可能なコードにコンパイルするコンパイラを含む請求
    項９１のシステム。
  96. 【請求項９６】 前記少なくとも１つのモジュールが、前記ユーザ定義の命
    令をコンパイルする際に前記コンパイラによって使用するためのモジュールを含
    む請求項９５のシステム。
  97. 【請求項９７】 前記コアソフトウエアツールが、前記ユーザ定義のモジュ
    ールを使用し、アプリケーションを前記ユーザ定義の命令を使用し、かつ前記プ
    ロセッサによって実行可能なコードにアセンブルするアセンブラを含む請求項９
    １のシステム。
  98. 【請求項９８】 前記少なくとも１つのモジュールが、アセンブリ言語命令
    を前記ユーザ定義の命令にマッピングする際に前記アセンブラによって使用する
    ためのモジュールを含む請求項９７のシステム。
  99. 【請求項９９】 前記システムが、非ユーザ定義の命令を指定するコア命令
    セット仕様をさらに含み、かつ 前記コア命令セット仕様が、前記アプリケーションを前記プロセッサによって
    実行可能なコードにアセンブルする前記アセンブラによって使用される請求項９
    ８のシステム。
  100. 【請求項１００】前記コアソフトウエアツールが、前記プロセッサによって
    実行可能なコードをシミュレートする命令セットシミュレータを含む請求項９１
    のシステム。
  101. 【請求項１０１】前記少なくとも１つのモジュールが、前記ユーザ定義の命
    令の実行をシミュレートする際に前記シミュレータによって使用するためのシミ
    ュレータモジュールを含む請求項１００のシステム。
  102. 【請求項１０２】前記シミュレータによって使用するための前記モジュール
    が、前記ユーザ定義の命令を復号化するデータを含む請求項１０１のシステム。
  103. 【請求項１０３】前記シミュレータが、命令が予め定義された命令として復
    号化できない場合、前記シミュレータモジュールを使用して命令を復号化するモ
    ジュールを使用する請求項１０２のシステム。
  104. 【請求項１０４】前記コアソフトウエアツールが、前記ユーザ定義の命令を
    使用し、かつ前記プロセッサによって実行可能なコードをデバッグするために前
    記ユーザ定義のモジュールを使用するデバッガを含む請求項９１のシステム。
  105. 【請求項１０５】前記少なくとも１つのモジュールが、マシン命令をアセン
    ブリ命令に復号化するように前記デバッガによって使用可能なモジュールを含む
    請求項１０４のシステム。
  106. 【請求項１０６】前記少なくとも１つのモジュールが、アセンブリ命令をス
    トリングに変換するように前記デバッガによって使用可能なモジュールを含む請
    求項１０４のシステム。
  107. 【請求項１０７】前記コアソフトウエアツールが、前記プロセッサによって
    実行可能なコードをシミュレートする命令セットシミュレータを含み、かつ 前記デバッガが、デバッグするために前記ユーザ定義の状態の情報を得るため
    に前記シミュレータと通信するためのものである請求項１０４のシステム。
  108. 【請求項１０８】単一のユーザ定義の命令が、異なるコア命令セット仕様に
    基づいて複数のコアソフトウエアツールによって未変更されないで使用できる請
    求項９１のシステム。
  109. 【請求項１０９】構成可能なプロセッサを設計するシステムであって、 命令セットアーキテクチャ仕様に基づいて、前記仕様に特有のソフトウエア開
    発ツールを生成するコアソフトウエアツールと、 ユーザ定義の命令仕様に基づいて、前記ユーザ定義の命令を実行する際の前記
    コアソフトウエアによる使用のための少なくとも１つのモジュールのグループを
    生成するユーザ定義の命令モジュールと、 前記ユーザ定義の命令モジュールによって生成されたグループを同時に記憶す
    るメモリ手段とを備え、前記グループの各々が異なるセットのユーザ定義の命令
    に対応する構成可能なプロセッサを設計するシステム。
  110. 【請求項１１０】前記少なくとも１つのモジュールが動的に結合されたライ
    ブラリとして実現される請求項１０９のシステム。
  111. 【請求項１１１】前記少なくとも１つのモジュールがテーブルとして実現さ
    れる請求項１０９のシステム。
  112. 【請求項１１２】前記コアソフトウエアツールが、前記ユーザ定義の命令モ
    ジュールを使用し、アプリケーションを前記ユーザ定義の命令を使用し、かつ前
    記プロセッサによって実行可能なコードにコンパイルするコンパイラを含む請求
    項１０９のシステム。
  113. 【請求項１１３】前記少なくとも１つのモジュールが、前記ユーザ定義の命
    令をコンパイルする際に前記コンパイラによって使用するためのモジュールを含
    む請求項１１２のシステム。
  114. 【請求項１１４】前記コアソフトウエアツールが、前記ユーザ定義のモジュ
    ールを使用し、アプリケーションを前記ユーザ定義の命令を使用し、かつ前記プ
    ロセッサによって実行可能なコードにアセンブルするアセンブラを含む請求項１
    ０９のシステム。
  115. 【請求項１１５】前記少なくとも１つのモジュールが、アセンブリ言語命令
    を前記ユーザ定義の命令にマッピングする際に前記アセンブラによって使用する
    ためのモジュールを含む請求項１１４のシステム。
  116. 【請求項１１６】前記コアソフトウエアツールが、前記プロセッサによって
    実行可能なコードをシミュレートする命令セットシミュレータを含む請求項１０
    ９のシステム。
  117. 【請求項１１７】前記少なくとも１つのモジュールが、前記ユーザ定義の命
    令の実行をシミュレートする際に前記シミュレータによって使用するためのモジ
    ュールを含む請求項１１６のシステム。
  118. 【請求項１１８】前記シミュレータによって使用するための前記モジュール
    が、前記ユーザ定義の命令を復号化するデータを含む請求項１１７のシステム。
  119. 【請求項１１９】前記シミュレータが、命令が予め定義された命令として復
    号化できない場合、前記シミュレータモジュールを使用して命令を復号化するモ
    ジュールを使用する請求項１１８のシステム。
  120. 【請求項１２０】前記コアソフトウエアツールが、前記ユーザ定義の命令を
    使用し、かつ前記プロセッサによって実行可能なコードをデバッグするために前
    記ユーザ定義のモジュールを使用するデバッガを含む請求項１０９のシステム。
  121. 【請求項１２１】前記少なくとも１つのモジュールが、マシン命令をアセン
    ブリ命令に復号化するように前記デバッガによって使用可能なモジュールを含む
    請求項１２０のシステム。
  122. 【請求項１２２】前記少なくとも１つのモジュールが、アセンブリ命令をス
    トリングに変換するように前記デバッガによって使用可能なモジュールを含む請
    求項１２０のシステム。
  123. 【請求項１２３】構成可能なプロセッサを設計するシステムであって、 各々のグループが、命令セットアーキテクチャ仕様に基づいて、前記仕様に特
    有のソフトウエア開発ツールを生成する複数のグループのコアソフトウエアツー
    ルと、 ユーザ定義の命令仕様に基づいて、前記ユーザ定義の命令を実行する際にコア
    ソフトウエアツールのグループによって使用するための少なくとも１つのモジュ
    ールを生成するユーザ定義の命令モジュールとを備えているシステム。
  124. 【請求項１２４】前記少なくとも１つのモジュールが、動的に結合されたラ
    イブラリとして実現される請求項１２３のシステム。
  125. 【請求項１２５】前記少なくとも１つのモジュールが、テーブルとして実現
    される請求項１２３のシステム。
  126. 【請求項１２６】少なくとも１つのグループのコアソフトウエアツールが、
    前記ユーザ定義の命令モジュールを使用し、アプリケーションを前記ユーザ定義
    の命令を使用し、かつ前記プロセッサによって実行可能なコードにコンパイルす
    るコンパイラを含む請求項１２３のシステム。
  127. 【請求項１２７】前記少なくとも１つのモジュールが、前記ユーザ定義の命
    令をコンパイルする際に前記コンパイラによって使用するためのモジュールを含
    む請求項１２６のシステム。
  128. 【請求項１２８】少なくとも１つのグループのコアソフトウエアツールが、
    前記ユーザ定義のモジュールを使用し、アプリケーションを前記ユーザ定義の命
    令を使用し、かつ前記プロセッサによって実行可能なコードにアセンブルするア
    センブラを含む請求項１２３のシステム。
  129. 【請求項１２９】前記少なくとも１つのモジュールが、アセンブリ言語命令
    を前記ユーザ定義の命令にマッピングする際に前記アセンブラによって使用する
    ためのモジュールを含む請求項１２８のシステム。
  130. 【請求項１３０】少なくとも１つのグループのコアソフトウエアツールが、
    前記プロセッサによって実行可能なコードをシミュレートする命令セットシミュ
    レータを含む請求項１２３のシステム。
  131. 【請求項１３１】前記少なくとも１つのモジュールが、前記ユーザ定義の命
    令の実行をシミュレートする際に前記シミュレータによって使用するためのモジ
    ュールを含む請求項１３０のシステム。
  132. 【請求項１３２】前記シミュレータによって使用するための前記モジュール
    が、前記ユーザ定義の命令を復号化するデータを含む請求項１３１のシステム。
  133. 【請求項１３３】前記シミュレータが、命令が予め定義された命令として復
    号化できない場合、前記シミュレータモジュールを使用して命令を復号化するモ
    ジュールを使用する請求項１３２のシステム。
  134. 【請求項１３４】少なくとも１つのグループのコアソフトウエアツールが、
    前記ユーザ定義の命令を使用し、かつ前記プロセッサによって実行可能なコード
    をデバッグするために前記ユーザ定義のモジュールを使用するデバッガを含む請
    求項１２３のシステム。
  135. 【請求項１３５】前記少なくとも１つのモジュールが、マシン命令をアセン
    ブリ命令に復号化するように前記デバッガによって使用可能なモジュールを含む
    請求項１３４のシステム。
  136. 【請求項１３６】前記少なくとも１つのモジュールが、アセンブリ命令をス
    トリングに変換するように前記デバッガによって使用可能なモジュールを含む請
    求項１３４のシステム。
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