JP2003513504A - 片方向単線通信インターフェース - Google Patents

片方向単線通信インターフェース

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JP2003513504A
JP2003513504A JP2001533641A JP2001533641A JP2003513504A JP 2003513504 A JP2003513504 A JP 2003513504A JP 2001533641 A JP2001533641 A JP 2001533641A JP 2001533641 A JP2001533641 A JP 2001533641A JP 2003513504 A JP2003513504 A JP 2003513504A
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JP2001533641A
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フリール，ダニエル，ディー．
ザンダース，ゲリイ，ヴイ．
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パワースマート，インク．
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    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 少なくとも１つのデータビットをホストプロセッサに転送するためのデータ通信インターフェース。そのインターフェースは、単線データ線と、データ線に接続され、データ線上の電圧を変化させるためのプルダウン回路を含むスレーブプロセッサとを含む。スレーブプロセッサは受動的であり、データ線からのデータをサンプリングすることができない。スレーブプロセッサは、少なくとも１つのデータビットを伝達するために、データ線に電圧が印加される際に、データ線上の電圧を変化させるようにプログラミングされる。

Description

【発明の詳細な説明】
【０００１】 ［関連特許出願の相互参照］ 本特許出願は、本開示の譲受人に譲渡され、参照として本明細書に援用される
、１９９９年１０月２８日出願の米国仮特許出願第６０／１６１，９４０号に対
する優先権を主張する。
【０００２】 ［開示の背景］ １．開示の分野 本開示は２つのデータプロセッサ間で信号を伝送するための装置に関する。よ
り詳細には、本開示はホストプロセッサとスレーブプロセッサとの間でデータを
交換するための装置に関する。２つのプロセッサ間の接続は、1本のデータ線に
よって与えられ、通信は、スレーブプロセッサからホストプロセッサへの一方向
に行われる。
【０００３】 ２．関連技術 たとえば、セルラー電話、携帯情報端末およびカムコーダのようなポータブル
電子装置の場合に、ポータブル電子装置の種々の構成要素を互いに接続し、その
構成要素が通信できるようにするためのアーキテクチャ／プロトコルが開発され
ている。１つの簡単な例には、ポータブル電子装置（「ホスト」装置）に着脱可
能に接続することができるバッテリパック（「スレーブ」装置）がある。最低で
も、そのバッテリパックは、ポータブル電子装置と通信し、バッテリ内に含まれ
るエネルギーの量をカムコーダに通知することができなければならない。
【０００４】 通信アーキテクチャは、できる限り少ない接続を用いて設計されることが好ま
しい。現在、最もよく用いられているアーキテクチャの１つにシステム管理（Ｓ
Ｍ）バスがあり、そのバスには、ホスト構成装置とスレーブ構成要素とを相互接
続するために３本のワイヤが含まれる。装置および構成要素は、ワイヤのうちの
１本を用いて通信し、その間、第２のワイヤ上ではクロック信号が供給され、第
３のワイヤはグランドとして用いられる。
【０００５】 現在、ＳＭバス上で用いるのに一般的なプロトコルはＩ2Ｃ（Inter-Integrate
d Circuit）であり、これは、当初、フィリップスセミコンダクタ社によって開
発されたものである。そのプロトコルは同期信号を用いており、多数のマスター
および多数のスレーブ構成要素（多数のバッテリを含み、その場合に、システム
は、各バッテリの条件の種々の態様をモニタする）に対応するという利点を有す
る。
【０００６】 しかしながら、セルラー電話製造業者の場合、２本のみのワイヤを含む通信ア
ーキテクチャを用いることを重要視してきている。大部分のセルラー電話会社に
よって採用されているアーキテクチャ／プロトコルは、ダラスセミコンダクタ社
、ベンチマーク社、ユニトロード社およびテキサス・インスツルメント社によっ
て開発された「ＤＱ」システムである。ＤＱシステムは、１本のワイヤおよびグ
ランドワイヤを用いて、ホスト装置と多数のスレーブ構成要素とを接続する。デ
ータは、グランド以外の１本のワイヤ上で双方向に伝送される。そのアーキテク
チャは、その線をハイ状態に保持するプルアップ抵抗を含み、その線をプルダウ
ンすることによりデータが送信されるようにしており、結果として、その線の状
態は、各ビットが送信される場合にアップあるいはダウンされる。
【０００７】 双方向で単線のバスの１つの短所は、多数のスレーブ構成要素が１つのマスタ
ー装置に接続されている場合に、ハンドシェークが複雑になり、ホスト装置が各
スレーブ構成要素に個別に問い合わせを行わなければならないことである。
【０００８】 双方向単線バスの別の短所は、２つのハーフチャネルの通信を追跡するために
、ある程度、時間領域あるいは周波数領域の関係を使用する必要があることであ
る。システムの費用を最小に抑えるために、不安定な振動子を用いることにより
、精度の低い時間基準が与えられる。この精度の低い時間基準は、電気的な関係
とともに、単線バス上の双方向通信のために必要な基準を供給する。
【０００９】 双方向単線バスのさらに別の短所は、双方向型の通信に起因して、スレーブ構
成要素が、データ線をサンプリングし、ホストからのメッセージを受信するため
の能力を必要としなければならないことである。それゆえ、Ｉ2Ｃシステムのス
レーブ構成要素は、大部分の場合に、スレーブがメッセージを受信できるように
するために必要とされるアーキテクチャを必要とし、それによりスレーブのコス
トが上昇し、構成が複雑になる。
【００１０】 したがって、スレーブ構成要素のプロセッサをホスト構成要素のプロセッサに
接続するための、新しい改善された通信アーキテクチャ／プロトコルが依然とし
て望まされている。新しいアーキテクチャ／プロトコルは、上記のＩ2Ｃおよび
ＤＱシステムと比べて、簡単で、かつ低コストであることが好ましい。
【００１１】 ［開示の概要］ 上記を鑑みて、本開示は、少なくとも１つのデータビットをホストプロセッサ
に転送するためのデータ通信インターフェースを提供する。そのインターフェー
スは、単線データ線と、データ線に接続され、データ線上の電圧を変化させるた
めのプルダウン回路を含むスレーブプロセッサを備える。スレーブプロセッサは
、データ線からのデータをサンプリングすることはできないが、データ線に電圧
が印加される際に、少なくとも１つのデータビットを伝達するために、プルダウ
ン回路を用いてデータ線上の電圧を変化させるようにプログラミングされる。
【００１２】 本開示の一態様によれば、スレーブプロセッサは、電圧を印加されたデータ線
上の電圧をローレベルに降下させることにより「０」を伝達し、電圧を印加され
たデータ線上の電圧をハイレベルに上昇させることにより「１」を伝達するよう
にプログラミングされる。
【００１３】 本開示の別の態様によれば、そのインターフェースは、データ線に接続され、
ホストプロセッサの要求時に、データ線上の電圧を変化させるためのプルダウン
回路を含むホストプロセッサを備える。ホストプロセッサは、データ線からのデ
ータをサンプリングすることができ、スレーブプロセッサから少なくとも１つの
データビットが望まれる際に、プルダウン回路を用いてデータ線に電圧を印加す
るようにプログラミングされる。またホストプロセッサは、電圧を印加されたデ
ータ線上の電圧をサンプリングし、スレーブプロセッサによって伝達されたビッ
トの値を判定するようにもプログラミングされる。
【００１４】 以下にさらに詳細に記載されるように、ここで開示される通信アーキテクチャ
／プロトコルは、最小限のハードウエアを用いて、スレーブからホストに予め選
択された情報を伝達する。その通信フォーマットは簡単であり、連続してモニタ
することを必要とせず、結果として、当然ポータブル電子装置において重要であ
る、ホストおよびスレーブ両方のための電力消費の低減につながる。したがって
、ここで開示される片方向単線通信インターフェースは、たとえばセルラー電話
、携帯情報端末およびカムコーダのような携帯電子装置あるいは他の低電力ポー
タブル電子装置の場合に特に注目に値する。
【００１５】 本開示は、添付の図面を参照して記載される。
【００１６】 なお、いくつかの図面を通して、同様の参照符号は同一あるいは対応する構成
要素およびユニットを示す。
【００１７】 ［開示の詳細な説明］ 図１〜図４を参照すると、本開示は、単線データ線上でスレーブプロセッサか
らホストプロセッサに少なくとも１つのデータビットを伝達する方法を提供する
。その方法は、データ線からのデータをサンプリングすることができないスレー
ブプロセッサを設けるステップを含む。またその方法は、スレーブプロセッサか
ら少なくとも１つのデータビットが望まれる際に、ホストプロセッサを用いてデ
ータ線に電圧を印加するステップと、スレーブプロセッサを用いて、電圧を印加
されたデータ線上の電圧を変化させるステップと、ホストプロセッサを用いて、
電圧を印加されたデータ線上の電圧をサンプリングし、スレーブプロセッサによ
って伝達されたビットの値を判定するステップとを含む。
【００１８】 スレーブプロセッサにより所望のデータビットが伝達された際に、ホストプロ
セッサはデータ線への電圧の印加を中止する。スレーブプロセッサは、ホストに
よってデータ線に電圧が印加され、ホストが全データ信号を受信する準備をした
後の予め選択された時間まで、データビットを伝達するために電圧を印加された
データ線上の電圧を変化させ始めないことが好ましい。
【００１９】 図２に最もわかりやすく示されるように、ホストプロセッサを用いるデータ線
の電圧の印加は、データ線を論理ハイレベルに上昇させることによってなされる
。その後、スレーブプロセッサは、電圧を印加されたデータ線上の電圧をローレ
ベルに降下させることにより「０」を伝達し、電圧を印加されたデータ線上の電
圧をハイレベルに上昇させることにより「１」を伝達する。その通信方法は、モ
ジュール内のバッテリからの電荷の移動を最小限に抑えるように設計されること
が好ましい。したがって、スレーブプロセッサは決してデータ線に電流を供給す
ることはなく、電流を受け取るだけである。
【００２０】 図１に示されるように、コンピュータ処理ユニット（ＣＰＵ）を有するホスト
装置は、ホストプロセッサを含む。またＣＰＵは、データ線上の電圧を変化させ
るために、ホストプロセッサによって制御されるプルダウントランジスタも備え
る。スレーブ構成要素は、スレーブプロセッサを備えるＣＰＵを有し、データ線
上の電圧を変化させるための、非常にインピーダンスの高いプルダウン抵抗も備
える（非常にインピーダンスの高いプルダウン抵抗は、スレーブ構成要素におい
て、ノードが浮動状態になる危険性を回避するためにのみ用いられる）。図示さ
れるように、そのシステムは、装置と構成要素との間に延在する電源線およびグ
ランド線も含む。全ての線は、スレーブ構成要素とホスト構成要素との間に接続
可能に分配され、それらの線を所望により再接続することができ、それによりス
レーブがホストに差し込まれることができるようにする（たとえば、セルラー電
話にプラグインされるバッテリ）。
【００２１】 図３は、図１のホストプロセッサによって用いるための、本開示による「デー
タ開始」アルゴリズムを示し、一方、図４は、図１のスレーブプロセッサによっ
て用いるための、本開示による「データ送信」アルゴリズムを示す。図４の「デ
ータ送信」アルゴリズムを用いる場合、スレーブプロセッサは、ホストプロセッ
サがデータ線に電圧を印加し、ホストプロセッサによって起動されるまで動作し
ない。
【００２２】 図５は、図１のゲスト装置によって用いるための、本開示による別の「データ
送信」アルゴリズムを示す。その別のアルゴリズムを用いるとき、スレーブプロ
セッサは、データ線がホストによって電圧を印加されていない場合であっても、
単に予め選択されたインターバルでデータを伝達しようとする。
【００２３】 図６には、図１のスレーブＣＰＵを含む、バッテリパックを含むスレーブ構成
要素が示される。スレーブＣＰＵの他に、そのバッテリパックは、バッテリと、
バッテリの可変の特性を測定し、かつその測定値を指示するアナログ信号を生成
するための少なくとも１つの測定装置と、その測定値を指示するアナログ信号を
少なくとも１つのデータビットに変換するためのアナログ／デジタルコンバータ
とを備える。スレーブＣＰＵはコンバータに接続されており、コンバータから少
なくとも１つのデータビットを受信し、かつデータ線に電圧が印加されるまで、
少なくとも１つのデータビットを格納するためのメモリ（図示せず）を備える。
【００２４】 図６に示されるように、バッテリパックの少なくとも１つの測定装置は、電圧
レベル、電流、温度および電流使用量を測定するための手段を備える。また図示
されるように、バッテリパックは、図１のホストＣＰＵを含むポータブル製品（
たとえば、セルラー電話）に接続することができる。
【００２５】 図７に示されるように、別のスレーブＣＰＵは、信号入力線、データ出力線お
よび信号出力線を含む。またスレーブＣＰＵは、信号出力線上の電圧を変化させ
るためのプルダウン回路を含むプロセッサも備える。プロセッサは、信号入力線
およびデータ出力線に接続され、信号入力線の電圧が変化する際に、データ出力
線上で少なくとも１つのデータビットを転送するようにプログラミングされる。
またプロセッサは、データ線上での少なくとも１つのデータビットの転送が完了
する際に、信号出力線上の電圧を変化させるようにもプログラミングされる。
【００２６】 図７のスレーブＣＰＵは、ホスト装置とシーケンシャルに通信するために、他
のスレーブ構成要素と直列に接続されるように構成される。図８は、本開示にし
たがって構成され、ホスト装置とシーケンシャルに通信するために互いに直列に
接続される図７の複数のスレーブ構成要素を含むバッテリパックを示す。各スレ
ーブ構成要素は、バッテリに接続される。図には示されないが、各スレーブ構成
要素は、バッテリの可変の特性を測定するための少なくとも１つの測定装置と、
その測定装置によって生成されるアナログ信号をデジタル信号に変換するための
アナログ／デジタルコンバータとを含む。
【００２７】 図示されるように、スレーブＣＰＵの信号入力線および信号出力線は直列に接
続される。またそのアセンブリは、プロセッサを有するアセンブリＣＰＵと、ホ
スト構成要素（図示せず）に接続するための単線データ線と、スレーブ構成要素
の各データ出力線から信号を受信するように構成される情報線と、接続されるス
レーブ構成要素のうちの第１の構成要素の信号入力線に接続されるコマンド線と
を含む。
【００２８】 アセンブリプロセッサはアセンブリデータ線に接続されており、データ線に接
続されるホストに信号を伝達するために、データ線上の電圧を変化させるための
第１のプルダウン回路を備える。またプロセッサはコマンド線に接続されており
、コマンド線上の電圧を変化させるための第２のプルダウン回路も備える。プロ
セッサはさらに情報線にも接続される。
【００２９】 プロセッサは、データ線に電圧が印加される際に、第２のプルダウン回路を用
いてコマンド線上の電圧を変化させ、第１のスレーブＣＰＵに信号を伝達し、情
報を報告するようにプログラムされる。またアセンブリプロセッサは、スレーブ
構成要素からの少なくとも１つのデータビットが情報線において受信される際に
、データ線上で、スレーブ構成要素（すなわち、第１のスレーブ、第２のスレー
ブ・・・）の識別情報と、特定のスレーブ構成要素の少なくとも１つのデータビ
ット（すなわち、スレーブの各バッテリについての情報）とを含む情報を伝達す
るために、第１のプルダウン回路を用いて、データ線上の電圧を変化させるよう
にもプログラムされる。
【００３０】 こうして、ホストがアセンブリのデータ線に電圧を印加するとき、アセンブリ
プロセッサは、第１のスレーブＣＰＵに、第１のバッテリに関する情報を情報線
上でアセンブリＣＰＵに伝達するように指示するために、コマンド線上の電圧を
プルダウンする。その後、アセンブリプロセッサは、図２のプロトコルを用いて
、データ線上でバッテリ番号および情報をホストに伝達する。
【００３１】 その後、第２、第３および第４のスレーブが、そのバッテリ情報をアセンブリ
ＣＰＵにシーケンシャルに報告し、それにより、バッテリ識別子およびバッテリ
情報がホストにシーケンシャルに報告される。スレーブＣＰＵのうちの最後のＣ
ＰＵ（特定の実施形態では第４のスレーブ）の信号出力線は、アセンブリプロセ
ッサの情報線にも接続される。最後のスレーブが、アセンブリＣＰＵへの情報の
報告を終了した時点で、その最後のスレーブは、最後のスレーブがスレーブの信
号出力線およびアセンブリＣＰＵの情報線を通して報告を行ったことをアセンブ
リに伝達する。その後、アセンブリＣＰＵは、そのアセンブリの全てのスレーブ
が報告を行ったことをホストに伝達する。
【００３２】 スレーブＣＰＵの信号入力線および信号出力線は電圧レベルシフタを介して接
続され、データ出力線は、オプトアイソレータを介して、アセンブリＣＰＵの情
報線に接続されることが好ましい。さらに、スレーブの信号出力線およびアセン
ブリＣＰＵの情報線はオプトアイソレータを介して接続される。
【００３３】 したがって、本開示は、ホストプロセッサとスレーブプロセッサとの間に１つ
のデータ線を接続することを含む、新しく、改善された通信アーキテクチャおよ
びプロトコルを提供する。このアプローチでは、ホストプロセッサ（セルラー電
話、ＰＤＡあるいはカムコーダのようなポータブル電子装置内に存在する場合が
ある）は、正の電圧をデータ線に結合するためのスイッチを含む。その際、スレ
ーブプロセッサ（バッテリをモニタするためにバッテリパックに収容される場合
がある）は、所定のプロトコルを用いて、ある設定された速度で、データ線に沿
って一方向にのみデータを伝達する。
【００３４】 したがって、ホストプロセッサが情報を必要とするとき、ホストはデータ線に
電圧を印加し、スレーブプロセッサは、ホストに情報を送信することができる。
スレーブプロセッサからのデータ伝送が完了するとき、あるいはその伝送が完了
する前（すなわち、ホストプロセッサの判断による）であっても、ホストプロセ
ッサはデータ線から電圧源を除去し、データ線がロー状態になるようにすること
ができる。スレーブは、データ線に電圧が印加される際に起動され、そのときに
のみデータを送信するようにプログラムされるか、データ線の状態に関係なく、
データを連続して送信することができる。
【００３５】 本開示による多数のスレーブプロセッサを含む装置では、ホストプロセッサに
よる各スレーブの問合せは、シーケンシャルに、かつ周期的に行われる。一実施
形態（図示せず）では、各スレーブは、ホストに送信するための所望の情報を用
いて、リアルタイムに連続して更新されることができる、シフトレジスタのよう
な記憶装置を備えることができる。その後、ホストによって起動される際に、ス
レーブは、直前に更新された情報をホストに供給する。さらに別の実施形態（図
示せず）は、周期的に、かつ時間差のある時間遅延で多数のバッテリをモニタす
るためのシステムか、あるいはどのスレーブが問い合わせられているかを判定す
るためのワイヤードＯＲ論理構成を含む場合もある。種々の任意の方式あるいは
論理構成を用いて、別のスレーブが単線データ線を使用しているか否かを判定す
ることもできる。
【００３６】 上記の実施形態が例示にすぎないことは当業者には理解されよう。これらの例
は、本発明の概念の範囲のうちのある部分を示すための一助となるが、これらの
例は、開示される新規の概念内にある全ての範囲の変形形態に到底及ぶものでは
ない。したがって、本開示に記載される革新的な概念の範囲は、添付の特許請求
の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】 一方向単線バスを介してホスト装置に接続されるスレーブ構成要素を含む、本
開示による通信インターフェースを示す簡略化した概略図である。
【図２】 図１のインターフェースで用いるための、本開示による一方向通信を示す、デ
ータ線電圧対時間のグラフである。
【図３】 図１のホスト装置によって用いるための、本開示による「データ開始」アルゴ
リズムを示す流れ図である。
【図４】 図１のスレーブ構成要素によって用いるための、本開示による「データ送信」
アルゴリズムを示す流れ図である。
【図５】 図１のゲスト装置によって用いるための、本開示による「データ送信」アルゴ
リズムを示す流れ図である。
【図６】 バッテリパックを含むスレーブ構成要素を、ポータブル電子製品を含むホスト
装置に接続する一方向単線バスを含む、本開示による通信インターフェースを示
す簡略化した概略図である。
【図７】 ホスト装置とシーケンシャルに通信するためのコンピュータ処理装置と類似の
、他のユニットと直列に接続されるように構成される、本開示によるコンピュー
タ処理ユニットを示す簡略化した概略図である。
【図８】 本開示にしたがって構成され、ホスト装置とシーケンシャルに通信するために
互いに直列に接続される図７の複数のコンピュータ処理装置を含むバッテリパッ
クを示す簡略化した概略図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ Ｆターム(参考） 5K027 AA11 BB14 CC08 GG02 5K029 AA18 CC01 DD02 DD12 GG07 LL20 5K034 AA10 DD01 EE05 HH01 HH02 KK04 SS01

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 単線データ線上でスレーブプロセッサからホストプロセッサ
    に少なくとも１つのデータビットを伝達する方法であって、 前記データ線からのデータをサンプリングすることができないスレーブプロセ
    ッサを設けるステップと、 前記スレーブプロセッサから少なくとも１つのデータビットが望まれる際に、
    ホストプロセッサを用いて前記データ線に電圧を印加するステップと、 前記スレーブプロセッサを用いて、前記電圧を印加されたデータ線上の電圧を
    変化させるステップと、 前記スレーブプロセッサによって伝達されるビットの値を判定するために、前
    記ホストプロセッサを用いて、前記電圧を印加されたデータ線上の電圧をサンプ
    リングするステップとを含む方法。
  2. 【請求項２】 所望のデータビットが前記スレーブプロセッサによって伝達
    された際に、前記データ線への電圧の印加を中止するステップをさらに含む請求
    項１に記載の方法。
  3. 【請求項３】 予め選択された時間が経過した後にのみ、前記スレーブプロ
    セッサは、前記電圧を印加されたデータ線上の電圧を変化させる請求項１に記載
    の方法。
  4. 【請求項４】 前記スレーブプロセッサは、「０」を伝達するために、前記
    電圧を印加されたデータ線上の電圧をローレベルに降下させる請求項１に記載の
    方法。
  5. 【請求項５】 前記スレーブプロセッサは、「１」を伝達するために、前記
    電圧を印加されたデータ線上の電圧をハイレベルに上昇させる請求項１に記載の
    方法。
  6. 【請求項６】 前記ホストプロセッサを用いる前記データ線の電圧の印加は
    、前記データ線を論理ハイレベルに上昇させることによってなされる請求項１に
    記載の方法。
  7. 【請求項７】 少なくとも１つのデータビットをホストプロセッサに転送す
    るためのデータ通信インターフェースであって、 単線データ線と、 該データ線に接続されるスレーブプロセッサであって、前記スレーブプロセッ
    サは前記スレーブプロセッサの要求時に前記データ線上の電圧を変化させるため
    のプルダウン回路を備え、また前記スレーブプロセッサは前記データ線からデー
    タをサンプリングすることができない、該スレーブプロセッサとを備え、 該スレーブプロセッサは、少なくとも１つのデータビットを伝達するために、
    前記データ線に電圧が印加される際に、前記プルダウン回路を用いて前記データ
    線上の電圧を変化させるようにプログラミングされるデータ通信インターフェー
    ス。
  8. 【請求項８】 前記スレーブプロセッサはクロックを含み、予め選択された
    時間が経過した後にのみ前記電圧を印加されたデータ線上の電圧を変化させるよ
    うにプログラミングされる請求項７に記載のインターフェース。
  9. 【請求項９】 前記スレーブプロセッサは、「０」を伝達するために、前記
    電圧を印加されたデータ線上の電圧をローレベルに降下させる請求項７に記載の
    インターフェース。
  10. 【請求項１０】 前記スレーブプロセッサは、「１」を伝達するために、前
    記電圧を印加されたデータ線上の電圧をハイレベルに上昇させる請求項７に記載
    のインターフェース。
  11. 【請求項１１】 前記データ線に接続されるホストプロセッサをさらに備え
    、前記ホストプロセッサは、前記ホストプロセッサの要求時に前記データ線上の
    電圧を変化させるためのプルダウン回路を含み、また前記ホストプロセッサは前
    記データ線からデータをサンプリングすることができ、 前記ホストプロセッサは、前記スレーブプロセッサから少なくとも１つのデー
    タビットが望まれる際に、前記プルダウン回路を用いて前記データ線に電圧を印
    加し、かつ前記スレーブプロセッサによって伝達されるビットの値を判定するた
    めに、前記電圧を印加されたデータ線上の電圧をサンプリングするようにプログ
    ラミングされる請求項７に記載のインターフェース。
  12. 【請求項１２】 前記ホストプロセッサを用いる前記データ線の電圧の印加
    は、前記データ線を論理ハイレベルに上昇させることによってなされる請求項１
    １に記載のインターフェース。
  13. 【請求項１３】 請求項７に記載のインターフェースを含むバッテリパック
    であって、 バッテリと、 前記バッテリの可変の特性を測定し、かつ測定値を指示するアナログ信号を生
    成するための少なくとも１つの測定装置と、 前記測定値を指示するアナログ信号を少なくとも１つのデータビットに変換す
    るために、前記測定装置に接続されるアナログ／デジタルコンバータとをさらに
    備え、 前記スレーブプロセッサは前記アナログ／デジタルコンバータに接続され、前
    記コンバータから前記少なくとも１つのデータビットを受信し、前記データ線に
    電圧が印加されるまで、前記少なくとも１つのデータビットを格納するためのメ
    モリを備えるバッテリパック。
  14. 【請求項１４】 少なくとも１つのデータビットをホスト装置に転送するた
    めのスレーブ構成要素であって、 信号入力線と、 データ出力線と、 信号出力線と、 前記信号出力線上の電圧を変化させるためのプルダウン回路を含むプロセッサ
    であって、前記プロセッサは前記信号入力線と前記データ出力線とに接続される
    、該プロセッサとを含み、 前記プロセッサは、前記信号入力線の電圧が変化する際に、前記データ出力線
    上で少なくとも１つのデータビットを転送し、前記データ出力線上で前記少なく
    とも１つのデータビットを転送した後に、前記信号出力線上の電圧を変化させる
    ようにプログラミングされるスレーブ構成要素。
  15. 【請求項１５】 請求項１４に記載されるインターフェースを含むバッテリ
    パックであって、 バッテリの可変の特性を測定し、かつ測定値を指示するアナログ信号を生成す
    るための少なくとも１つの測定装置と、 前記測定装置に接続され、前記測定値を指示するアナログ信号を少なくとも１
    つのデータビットに変換するためのアナログ／デジタルコンバータとをさらに含
    み、 前記プロセッサは前記コンバータに接続され、前記コンバータから前記少なく
    とも１つのデータビットを受信し、かつ前記信号入力線上の電圧が変化するまで
    前記少なくとも１つのデータビットを格納するためのメモリを備えるバッテリパ
    ック。
  16. 【請求項１６】 バッテリをさらに含む請求項１５に記載のバッテリパック
    。
  17. 【請求項１７】 請求項１４に記載される複数のスレーブ構成要素を含むア
    センブリであって、前記スレーブ構成要素は、前記信号入力線と前記信号出力線
    とを介して直列に接続され、前記アセンブリはさらにアセンブリインターフェー
    スを含み、前記アセンブリインターフェースは、 ホスト構成要素に接続するための単線データ線と、 前記スレーブ構成要素の前記各データ出力線から前記少なくとも１つのデータ
    ビットを受信するように配置される情報線と、 前記接続されるスレーブ構成要素のうちの第１のスレーブ構成要素の前記信号
    入力線に接続されるコマンド線と、 前記データ線に接続され、前記データ線上の電圧を変化させるための第１のプ
    ルダウン回路を含むプロセッサであって、前記プロセッサは前記データ線からの
    データをサンプリングすることはできず、また前記プロセッサは前記情報線に接
    続され、また前記プロセッサは前記コマンド線に接続され、前記コマンド線上の
    電圧を変化させるための第２のプルダウン回路を含む、該プロセッサとを備え、 前記プロセッサは、 前記データ線に電圧が印加される際に、前記第２のプルダウン回路を用いて前
    記コマンド線上の電圧を変化させ、 前記データ線上で前記スレーブ構成要素の識別情報と特定のスレーブ構成要素
    の前記少なくとも１つのデータビットとを含む情報を伝達するために、前記情報
    線上で前記スレーブ構成要素のうちの１つからの少なくとも１つのデータビット
    が受信される際に、前記第１のプルダウン回路を用いて前記データ線上の電圧を
    変化させるようにプログラミングされるアセンブリ。
  18. 【請求項１８】 前記スレーブ構成要素は、電圧レベルシフタを介して直列
    に接続される請求項１７に記載のアセンブリ。
  19. 【請求項１９】 前記スレーブ構成要素の前記データ出力線は、オプトアイ
    ソレータによって前記アセンブリプロセッサの前記情報線に接続される請求項１
    ７に記載のアセンブリ。
  20. 【請求項２０】 前記スレーブ構成要素のうちの最後のスレーブ構成要素の
    前記信号出力線は、前記アセンブリプロセッサの前記情報線に接続される請求項
    １７に記載のアセンブリ。
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