JP2003510912A - クロック回復 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
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- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
- H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
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- Engineering & Computer Science (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
本発明は、到来データストリーム（例えばＭＰＥＧ）のタイムスタンプ（ＰＣＲ）にクロック周波数をロックするクロック回復システムを有するデータ処理装置に関する。基準周波数（ＦＲＥＦ）を生成する自走クロック（２０）を使用することが提案される。所望のロックされたクロック周波数は、ロックされたクロック周波数をタイムスタンプ（ＰＣＲ）と比較する（２４１，３４１）処理ユニット（２４，３４）の制御下において、基準周波数から合成される（２５，３５）。ＭＰＥＧオーディオ及びビデオ処理クロック周波数は、自走基準周波数（Ｆ ＲＥＦ）から合成され（２５，３５）、ＭＰＥＧデータストリームに供給されるタイムスタンプ（ＰＣＲ）に基づいてＭＰＥＧタイムベースにロックされる。他のサブシステム（２３，２３’）は、例えば自走基準周波数（ＦＲＥＦ）の単純な倍数（２２，２２’）等のタイムベースにロックされない周波数上で走る。オーディオ及びビデオＤ／Ａ変換器（２８，３８）は、同じクロック周波数上で走るか、又はタイムベースにロックせずに自走基準周波数（ＦＲＥＦ）から合成される、単純な相互比率を有する２つの異なるクロック周波数上で走る。処理ユニット（２６，３６）の出力信号をＤ／Ａ変換器（２８，３８）の入力に合わせるため、サンプルレート変換器（２７，３７）が信号経路に存在する。オーディオ（２４，２５，２６１）及びビデオ（３４，３５，３６１）のためのタイムベース調整は個別に実施される。
Description
【０００１】
本発明は、クロック周波数を、データストリームのタイムベースを表すタイム
スタンプと比較することにより、クロック周波数をタイムベースにロックするク
ロック回復システムを有する、データストリームを処理する装置に関する。
スタンプと比較することにより、クロック周波数をタイムベースにロックするク
ロック回復システムを有する、データストリームを処理する装置に関する。
【０００２】
本発明は更に、クロック周波数を、データストリームのタイムベースを表すタ
イムスタンプと比較することにより、クロック周波数をタイムベースにロックす
る方法に関する。
イムスタンプと比較することにより、クロック周波数をタイムベースにロックす
る方法に関する。
【０００３】
米国特許第５，６９９，３９２号は、ＭＰＥＧ−２のトランスポートストリー
ムからエンコーダクロックを回復するためのシステムを開示している。デコーダ
クロックの周波数は、デジタル情報ストリームに含まれるプログラムクロック基
準（ＰＣＲ）値に基づいて、エンコーダクロックと概ね同じ周波数に維持される
。電圧制御発振器が、２７ＭＨｚのデコーダクロック周波数を生成する。デコー
ダクロックは、局所システムタイムクロック（ＳＴＣ）を生成するためにカウン
タに帰還される。カウンタには、まず、デジタルデータストリームからＰＣＲ値
がロードされる。その後のＰＣＲ値が受け取られると、減算器は、エラー信号を
生成するために局所ＳＴＣ値からＰＣＲの値を減ずる。制御信号を生成するため
に、エラー信号が、ローパスフィルタ及びプロセッサ内でフィルタリングされ、
スケーリングされ、制御変数に加えられる。制御信号は、発振器の発振周波数を
調整するために電圧制御発振器に供給される。
ムからエンコーダクロックを回復するためのシステムを開示している。デコーダ
クロックの周波数は、デジタル情報ストリームに含まれるプログラムクロック基
準（ＰＣＲ）値に基づいて、エンコーダクロックと概ね同じ周波数に維持される
。電圧制御発振器が、２７ＭＨｚのデコーダクロック周波数を生成する。デコー
ダクロックは、局所システムタイムクロック（ＳＴＣ）を生成するためにカウン
タに帰還される。カウンタには、まず、デジタルデータストリームからＰＣＲ値
がロードされる。その後のＰＣＲ値が受け取られると、減算器は、エラー信号を
生成するために局所ＳＴＣ値からＰＣＲの値を減ずる。制御信号を生成するため
に、エラー信号が、ローパスフィルタ及びプロセッサ内でフィルタリングされ、
スケーリングされ、制御変数に加えられる。制御信号は、発振器の発振周波数を
調整するために電圧制御発振器に供給される。
【０００４】
ＭＰＥＧ標準は、デジタルデータを多数のパケットに分割することにより複数
ソースからのデジタル情報の伝送を行う。パケットは、単一データチャネルに多
重化され、相対的に多くのユーザが共通データチャネルを通してデータを伝送し
、受け取ることを可能にする。所与のデータチャネル内で運ばれるすべてのオー
ディオ、ビデオ及び補助情報は、１８８バイト長のトランスポートパケットに分
割される。それぞれのトランスポートパケットは、ヘッダ及びペイロードに再分
割される。ヘッダは、ペイロード内で運ばれるデータのタイプを識別する情報と
、トランスポートパケットストリームを復号するために必要とされる情報を運ぶ
。ＰＣＲは、ＭＰＥＧ−２エンコーダ内のエンコーダクロックによりクロックさ
れる関連するＳＴＣからのタイムスタンプを表す４２ビット値である。ＰＣＲ値
の４２ビットのうち第１の３３ビットは、ＰＣＲベースと呼ばれ、エンコーダシ
ステムタイムクロックの値を９０ｋＨｚのタイムベース単位で表す。ＰＣＲ値の
残りの９ビットは、ＰＣＲエクステンションと呼ばれ、システムタイムクロック
の値を２７ＭＨｚ（モジュロ３００）のタイムベース単位で表す。ＭＰＥＧ−２
標準は、ＰＣＲ値がトランスポートストリーム内で１００ミリ秒以下の間隔で供
給されなければならないことを必要とする。ＭＰＥＧ−２のトランスポートスト
リーム内のＰＣＲ値は、ＭＰＥＧ−２デコーダ内で正確にエンコーダクロックを
回復するために使用される。オーディオ及びビデオデータを適正にデマルチプレ
クスし、復号するために、データを符号化するために使用されるエンコーダクロ
ックと、データを復号するために使用されるデコーダクロックとの間で正確な同
期を維持することが必要である。エンコーダクロック周波数と、デコーダクロッ
ク周波数との差は、バッファのアンダーフロー又はオーバーフローを引き起こす
。
ソースからのデジタル情報の伝送を行う。パケットは、単一データチャネルに多
重化され、相対的に多くのユーザが共通データチャネルを通してデータを伝送し
、受け取ることを可能にする。所与のデータチャネル内で運ばれるすべてのオー
ディオ、ビデオ及び補助情報は、１８８バイト長のトランスポートパケットに分
割される。それぞれのトランスポートパケットは、ヘッダ及びペイロードに再分
割される。ヘッダは、ペイロード内で運ばれるデータのタイプを識別する情報と
、トランスポートパケットストリームを復号するために必要とされる情報を運ぶ
。ＰＣＲは、ＭＰＥＧ−２エンコーダ内のエンコーダクロックによりクロックさ
れる関連するＳＴＣからのタイムスタンプを表す４２ビット値である。ＰＣＲ値
の４２ビットのうち第１の３３ビットは、ＰＣＲベースと呼ばれ、エンコーダシ
ステムタイムクロックの値を９０ｋＨｚのタイムベース単位で表す。ＰＣＲ値の
残りの９ビットは、ＰＣＲエクステンションと呼ばれ、システムタイムクロック
の値を２７ＭＨｚ（モジュロ３００）のタイムベース単位で表す。ＭＰＥＧ−２
標準は、ＰＣＲ値がトランスポートストリーム内で１００ミリ秒以下の間隔で供
給されなければならないことを必要とする。ＭＰＥＧ−２のトランスポートスト
リーム内のＰＣＲ値は、ＭＰＥＧ−２デコーダ内で正確にエンコーダクロックを
回復するために使用される。オーディオ及びビデオデータを適正にデマルチプレ
クスし、復号するために、データを符号化するために使用されるエンコーダクロ
ックと、データを復号するために使用されるデコーダクロックとの間で正確な同
期を維持することが必要である。エンコーダクロック周波数と、デコーダクロッ
ク周波数との差は、バッファのアンダーフロー又はオーバーフローを引き起こす
。
【０００５】
トランスポートストリームは、ビデオ及びオーディオデータの個々のフレーム
をユーザに呈示すべきときをＭＰＥＧ−２デコーダに指示するためにプレゼンテ
ーションタイムスタンプ（ＰＴＳ）を具えている。それぞれのＰＴＳの値は、結
局、ＭＰＥＧ−２エンコーダにおいてＳＴＣをクロックするエンコーダ内のエン
コーダクロックの周波数に影響される。データを符号化するとき、ＭＰＥＧ−２
エンコーダは、ＳＴＣのサンプルに基づいてＰＴＳをトランスポートストリーム
に挿入する。従って、データストリームがユーザに適正に呈示されなければなら
ない場合、ＭＰＥＧ−２デコーダ内のデコーダクロックは、エンコーダクロック
と同じ周波数で動作しなければならない。この説明の目的で、エンコーダクロッ
クとデコーダクロックとの間の「同期(synchronization)」とは、同じ周波数で
あるがそれらの間に起こりうる位相オフセットを伴ってクロックが動作している
ことを意味する。
をユーザに呈示すべきときをＭＰＥＧ−２デコーダに指示するためにプレゼンテ
ーションタイムスタンプ（ＰＴＳ）を具えている。それぞれのＰＴＳの値は、結
局、ＭＰＥＧ−２エンコーダにおいてＳＴＣをクロックするエンコーダ内のエン
コーダクロックの周波数に影響される。データを符号化するとき、ＭＰＥＧ−２
エンコーダは、ＳＴＣのサンプルに基づいてＰＴＳをトランスポートストリーム
に挿入する。従って、データストリームがユーザに適正に呈示されなければなら
ない場合、ＭＰＥＧ−２デコーダ内のデコーダクロックは、エンコーダクロック
と同じ周波数で動作しなければならない。この説明の目的で、エンコーダクロッ
クとデコーダクロックとの間の「同期(synchronization)」とは、同じ周波数で
あるがそれらの間に起こりうる位相オフセットを伴ってクロックが動作している
ことを意味する。
【０００６】
エラーフリーの環境を仮定すると、エンコーダクロックとデコーダクロックと
の同期は、伝送されたデータを表示する際に発生するフレームスキップ又はフレ
ームホールドを除去する。フレームスキップは、ＰＴＳが示すより後にデータが
受け取られるときに発生しうる。フレームホールドは、デコーダ内のバッファが
復号を実施するのに不十分なオーディオ又はビデオデータを受け取るきに発生し
うる。同期を維持するため、フェーズロックループが、クロック回復システム内
に設けられる。電圧制御発振器は、２７ＭＨｚの公称発振周波数で動作し、２７
ＭＨｚの公称周波数近傍の狭い範囲内に周波数を調整するために制御入力を有す
る。デコーダクロックは、オーディオ及びビデオをデマルチプレクスし、復号し
、表示するために使用される。
の同期は、伝送されたデータを表示する際に発生するフレームスキップ又はフレ
ームホールドを除去する。フレームスキップは、ＰＴＳが示すより後にデータが
受け取られるときに発生しうる。フレームホールドは、デコーダ内のバッファが
復号を実施するのに不十分なオーディオ又はビデオデータを受け取るきに発生し
うる。同期を維持するため、フェーズロックループが、クロック回復システム内
に設けられる。電圧制御発振器は、２７ＭＨｚの公称発振周波数で動作し、２７
ＭＨｚの公称周波数近傍の狭い範囲内に周波数を調整するために制御入力を有す
る。デコーダクロックは、オーディオ及びビデオをデマルチプレクスし、復号し
、表示するために使用される。
【０００７】
本発明の目的は、特に、より柔軟性が高く経済的なクロック回復システムを提
供することである。
供することである。
【０００８】
このために、本発明は、独立項に規定されるように、データストリームのタイ
ムベースにクロック周波数をロックするデータ処理装置及び方法を提供する。有
利な実施例が従属項に規定されている。
ムベースにクロック周波数をロックするデータ処理装置及び方法を提供する。有
利な実施例が従属項に規定されている。
【０００９】
本発明の第１の実施例は、前記クロック回復システムが、自走基準周波数を生
成する自走クロックと、前記タイムスタンプの制御下において前記基準周波数か
ら前記クロック周波数を合成する手段とを有することを特徴とする。自走クロッ
クは、従来技術から知られている実施例において使用されているような同調不可
(de-tunable)の水晶より経済的である。より高速なロック及びより大きいトラッ
キング幅を達成することができる。本発明は更に、他の周波数を選ぶときにより
高い柔軟性を提供する。
成する自走クロックと、前記タイムスタンプの制御下において前記基準周波数か
ら前記クロック周波数を合成する手段とを有することを特徴とする。自走クロッ
クは、従来技術から知られている実施例において使用されているような同調不可
(de-tunable)の水晶より経済的である。より高速なロック及びより大きいトラッ
キング幅を達成することができる。本発明は更に、他の周波数を選ぶときにより
高い柔軟性を提供する。
【００１０】
本発明の実施例は、前記タイムベースにロックせずに前記基準周波数から他の
クロック周波数を合成する他の手段を有する。到来データストリームのタイムベ
ースへのロックが必要でない他のクロック周波数は、例えば専用のフェーズロッ
クループにより、自走基準周波数から生成される。この実施例は、ロックされた
クロック及びロックされないクロックを供給するクロックシステムを提供する。
自走基準周波数は、両方のタイプのクロックについて基準クロックとして使用さ
れる。本当にロックを必要とするクロック（例えばＭＰＥＧオーディオ及びビデ
オ処理ユニットに用いられるクロック）についてのみロックが実施される。本発
明の実際の実施例において、前記他の手段は、前記他のクロック周波数を得るた
めに適当な整数で前記基準周波数を逓倍するための周波数逓倍器を有する。この
ような周波数逓倍器がフェーズロックループの使用により実現される場合、整数
分周器が必要とされ、これにより設計が簡素化される。さまざまなブロックの間
の個々のクロックツリーの異なる負荷によるクロックスキューが最小限にされる
とともに、付加の同期回路を用いずにデータを交換することができる。
クロック周波数を合成する他の手段を有する。到来データストリームのタイムベ
ースへのロックが必要でない他のクロック周波数は、例えば専用のフェーズロッ
クループにより、自走基準周波数から生成される。この実施例は、ロックされた
クロック及びロックされないクロックを供給するクロックシステムを提供する。
自走基準周波数は、両方のタイプのクロックについて基準クロックとして使用さ
れる。本当にロックを必要とするクロック（例えばＭＰＥＧオーディオ及びビデ
オ処理ユニットに用いられるクロック）についてのみロックが実施される。本発
明の実際の実施例において、前記他の手段は、前記他のクロック周波数を得るた
めに適当な整数で前記基準周波数を逓倍するための周波数逓倍器を有する。この
ような周波数逓倍器がフェーズロックループの使用により実現される場合、整数
分周器が必要とされ、これにより設計が簡素化される。さまざまなブロックの間
の個々のクロックツリーの異なる負荷によるクロックスキューが最小限にされる
とともに、付加の同期回路を用いずにデータを交換することができる。
【００１１】
本発明の他の実施例において、前記合成手段は、前記クロック周波数を得るた
めに、基準周波数を前記タイムスタンプの制御下において導き出される適当な数
で逓倍する制御周波数逓倍器を有する。柔軟性のため、前記適当な数は、処理ユ
ニットにより制御可能にされる。到来データストリームのタイムベースへのロッ
クは、ロックされたクロック周波数を到来タイムスタンプと比較し、処理ユニッ
トにより適当な数を計算することにより達成される。
めに、基準周波数を前記タイムスタンプの制御下において導き出される適当な数
で逓倍する制御周波数逓倍器を有する。柔軟性のため、前記適当な数は、処理ユ
ニットにより制御可能にされる。到来データストリームのタイムベースへのロッ
クは、ロックされたクロック周波数を到来タイムスタンプと比較し、処理ユニッ
トにより適当な数を計算することにより達成される。
【００１２】
実際の実施例において、制御周波数逓倍器は、発振器に結合された位相検出器
と、整数分周器を有し、位相検出器の入力に発振周波数を供給する帰還ループと
を有する、基準周波数の整数倍の発振周波数を得るフェーズロックループ（ＰＬ
Ｌ）回路と、クロック周波数として出力される分周された周波数を得るために、
前記タイムスタンプの制御下において導き出される非整数分周数で発振周波数を
分周する制御分周器とを備える。これは、帰還ループが単純な整数分周器のみを
必要とする本発明の実際的な具体例である。フェーズロックループの使用により
クロック周波数をロックする合成手段の上述の直接的な具体例は、クロックジッ
タ及びクロックスキューを最小限にしないので、いくつかの特別な方策が他の実
施例において規定される。
と、整数分周器を有し、位相検出器の入力に発振周波数を供給する帰還ループと
を有する、基準周波数の整数倍の発振周波数を得るフェーズロックループ（ＰＬ
Ｌ）回路と、クロック周波数として出力される分周された周波数を得るために、
前記タイムスタンプの制御下において導き出される非整数分周数で発振周波数を
分周する制御分周器とを備える。これは、帰還ループが単純な整数分周器のみを
必要とする本発明の実際的な具体例である。フェーズロックループの使用により
クロック周波数をロックする合成手段の上述の直接的な具体例は、クロックジッ
タ及びクロックスキューを最小限にしないので、いくつかの特別な方策が他の実
施例において規定される。
【００１３】
本発明のクロックスキューを低減する実施例において、前記制御周波数逓倍器
は、発振器に結合された位相検出器を有し、基準周波数の整数倍の発振周波数を
得るフェーズロックループ回路と、分周された周波数を得るために、前記タイム
スタンプの制御下において導き出される非整数分周数で発振周波数を分周する制
御分周器と、基準周波数のサイクル毎に分周された周波数におけるポジティブエ
ッジの数を計数するカウンタと、分周された周波数における前記ポジティブエッ
ジの数に等しいポジティブエッジの量をあらかじめ決められた位置に含み、クロ
ック周波数として出力されるあらかじめ決められた周波数を生成する手段と、前
記ポジティブエッジの数に等しい分周数でクロック周波数を分周するように構成
されたカスケードされた分周器を有し、位相検出器の入力部にクロック周波数を
供給するための帰還ループと、を備える。
は、発振器に結合された位相検出器を有し、基準周波数の整数倍の発振周波数を
得るフェーズロックループ回路と、分周された周波数を得るために、前記タイム
スタンプの制御下において導き出される非整数分周数で発振周波数を分周する制
御分周器と、基準周波数のサイクル毎に分周された周波数におけるポジティブエ
ッジの数を計数するカウンタと、分周された周波数における前記ポジティブエッ
ジの数に等しいポジティブエッジの量をあらかじめ決められた位置に含み、クロ
ック周波数として出力されるあらかじめ決められた周波数を生成する手段と、前
記ポジティブエッジの数に等しい分周数でクロック周波数を分周するように構成
されたカスケードされた分周器を有し、位相検出器の入力部にクロック周波数を
供給するための帰還ループと、を備える。
【００１４】
本発明の有利な実施例は、オーディオ処理及びビデオ処理についてクロック周
波数を個別に合成する手段を有する。オーディオ及びビデオクロックを個別にロ
ックすることは、正確なタイムベースの合致が調整により達成されうる該調整に
ＰＴＳタイムスタンプさえ含むことができるという付加的な利点を有する。更に
、タイムベースの不連続性を個別に最適化することもできる。
波数を個別に合成する手段を有する。オーディオ及びビデオクロックを個別にロ
ックすることは、正確なタイムベースの合致が調整により達成されうる該調整に
ＰＴＳタイムスタンプさえ含むことができるという付加的な利点を有する。更に
、タイムベースの不連続性を個別に最適化することもできる。
【００１５】
他の実施例は、前記クロック周波数を使用して第１の処理ステップを実施する
第１の処理手段と、前記他のクロック周波数を使用して第２の処理ステップを実
施する第２の処理手段と、第１の処理手段の出力信号のサンプルレートを変換し
て、第２の処理手段に変換された出力信号を供給するサンプルレート変換器とを
有する。この実施例は、ロックされたクロック周波数上で走るユニットと、ロッ
クされない、すなわち異なる周波数上で走る第２のユニットとを結合させるため
の解決策を提供する。サンプルレート変換器がクロックジッタを補償するので、
難しい高性能のアナログＰＬＬは必要としない。この実施例は、特に、ロックさ
れたクロック周波数上でオーディオ及びビデオ処理ユニットを走らせ、それらの
処理ユニットに結合されたデジタル−アナログ変換器を、ロックされないクロッ
ク周波数上で走らせるのに役立つ。有利な実施例において、ビデオ部に関するＤ
／Ａ変換器は、オーディオＤ／Ａ変換器のクロック周波数の整数倍で走る。この
整数は１であってもよく、これにより、オーディオ及びビデオＤ／Ａ変換器は同
じクロック周波数で走る。オーディオ及びビデオＤ／Ａ変換器に関する同じクロ
ック周波数又は単純な相互のクロック比は、同一チップ上への集積化を簡素化す
る。サンプルレート変換器は、制御周波数逓倍器からの位相情報により制御され
てもよい。
第１の処理手段と、前記他のクロック周波数を使用して第２の処理ステップを実
施する第２の処理手段と、第１の処理手段の出力信号のサンプルレートを変換し
て、第２の処理手段に変換された出力信号を供給するサンプルレート変換器とを
有する。この実施例は、ロックされたクロック周波数上で走るユニットと、ロッ
クされない、すなわち異なる周波数上で走る第２のユニットとを結合させるため
の解決策を提供する。サンプルレート変換器がクロックジッタを補償するので、
難しい高性能のアナログＰＬＬは必要としない。この実施例は、特に、ロックさ
れたクロック周波数上でオーディオ及びビデオ処理ユニットを走らせ、それらの
処理ユニットに結合されたデジタル−アナログ変換器を、ロックされないクロッ
ク周波数上で走らせるのに役立つ。有利な実施例において、ビデオ部に関するＤ
／Ａ変換器は、オーディオＤ／Ａ変換器のクロック周波数の整数倍で走る。この
整数は１であってもよく、これにより、オーディオ及びビデオＤ／Ａ変換器は同
じクロック周波数で走る。オーディオ及びビデオＤ／Ａ変換器に関する同じクロ
ック周波数又は単純な相互のクロック比は、同一チップ上への集積化を簡素化す
る。サンプルレート変換器は、制御周波数逓倍器からの位相情報により制御され
てもよい。
【００１６】
本発明の上述及び他の側面は、以下に説明する実施例から明らかになり、それ
らの実施例を参照して容易に理解されるであろう。
らの実施例を参照して容易に理解されるであろう。
【００１７】
図面は、本発明を理解するのに必要な構成要素のみをを示している。
【００１８】
図１のクロック回復システムは、従来技術から知られているようなシステムを
概略的に示している。このシステムは、比較器１０、制御ユニット１１及び発振
器１２を有する。発振器は、制御ユニット１１により制御可能である。発振器の
出力は、約２７ＭＨｚであり、比較器１０に帰還される。２７ＭＨｚの出力周波
数は、約１００ｐｐｍの狭い範囲内では同調不可である。比較器１０は、クロッ
ク周波数を到来タイムスタンプＰＣＲと比較する。比較器において実施される比
較に基づいて、発振器の周波数が調整される。２７ＭＨｚの周波数は、デコーダ
においてクロック周波数として使用される。従来の２７ＭＨｚは、標準ＩＴＵ６
５６ベースのビデオ用に最適化されているにすぎない。オーディオデコーディン
グ、グラフィクスオーバーレイ、ＣＰＵ、周辺装置等の他の一体化された機能の
ためには、他のクロックがより最適でありうる。このため、そのようなシステム
においては多くの異なるＰＬＬ又は複数の水晶が必要とされるが、これは設計を
かなり複雑にする。オーディオ部は、オーディオサンプリング周波数の倍数の低
ジッタクロックを必要とする。ここで、付加の非整数分周器及び高性能ＰＬＬが
必要とされるが、他のクロックドメインによるクロックスキューが未知であると
いう不利益を伴う。更に、オーディオＤ／Ａ変換器に関するクロックジッタの非
常に厳しい要求を満足することはかなり難しい。
概略的に示している。このシステムは、比較器１０、制御ユニット１１及び発振
器１２を有する。発振器は、制御ユニット１１により制御可能である。発振器の
出力は、約２７ＭＨｚであり、比較器１０に帰還される。２７ＭＨｚの出力周波
数は、約１００ｐｐｍの狭い範囲内では同調不可である。比較器１０は、クロッ
ク周波数を到来タイムスタンプＰＣＲと比較する。比較器において実施される比
較に基づいて、発振器の周波数が調整される。２７ＭＨｚの周波数は、デコーダ
においてクロック周波数として使用される。従来の２７ＭＨｚは、標準ＩＴＵ６
５６ベースのビデオ用に最適化されているにすぎない。オーディオデコーディン
グ、グラフィクスオーバーレイ、ＣＰＵ、周辺装置等の他の一体化された機能の
ためには、他のクロックがより最適でありうる。このため、そのようなシステム
においては多くの異なるＰＬＬ又は複数の水晶が必要とされるが、これは設計を
かなり複雑にする。オーディオ部は、オーディオサンプリング周波数の倍数の低
ジッタクロックを必要とする。ここで、付加の非整数分周器及び高性能ＰＬＬが
必要とされるが、他のクロックドメインによるクロックスキューが未知であると
いう不利益を伴う。更に、オーディオＤ／Ａ変換器に関するクロックジッタの非
常に厳しい要求を満足することはかなり難しい。
【００１９】
本発明によるデータ処理装置は図２に示されている。本発明は、タイムスタン
プを有するいかなるデータストリームにも適用できるが、以下、ＭＰＥＧ符号化
データストリームを中心に説明する。
プを有するいかなるデータストリームにも適用できるが、以下、ＭＰＥＧ符号化
データストリームを中心に説明する。
【００２０】
この装置は、２４．５７６ＭＨｚの典型的な自走周波数を生成する自走クロッ
ク２０を有する。これは、ＤＶＢセットトップボックスに関する実際の周波数で
ある。特定のアプリケーションに依存して、他の周波数がより実際的でありうる
。ＴＶに関する実際の周波数は、例えば２４．０ＭＨｚである。
ク２０を有する。これは、ＤＶＢセットトップボックスに関する実際の周波数で
ある。特定のアプリケーションに依存して、他の周波数がより実際的でありうる
。ＴＶに関する実際の周波数は、例えば２４．０ＭＨｚである。
【００２１】
分周器２１は、自走クロック２０の周波数を分周するために使用することがで
きる任意の構成要素である。分周器２１は、自走クロックの一部であってもよく
、又は省かれてもよい。以下の説明において、分周器２１は、存在しており、６
．１４４ＭＨｚの自走基準周波数ＦＲＥＦを得るために、自走クロック２０の周
波数を４で分周するものとする。この単一の低い基準周波数ＦＲＥＦは、上記の
装置において分配される。自走クロック２０により生成される自走周波数又はそ
こから派生したものは、例えば外部ＳＤＲＡＭ、ＩＥＥＥ１３９４インタフェー
ス又はモデムのような外部装置又は通信バスに任意に出力される。分周器２１が
省かれる場合、基準周波数ＦＲＥＦは、自走クロック２０により生成される周波
数に等しい。
きる任意の構成要素である。分周器２１は、自走クロックの一部であってもよく
、又は省かれてもよい。以下の説明において、分周器２１は、存在しており、６
．１４４ＭＨｚの自走基準周波数ＦＲＥＦを得るために、自走クロック２０の周
波数を４で分周するものとする。この単一の低い基準周波数ＦＲＥＦは、上記の
装置において分配される。自走クロック２０により生成される自走周波数又はそ
こから派生したものは、例えば外部ＳＤＲＡＭ、ＩＥＥＥ１３９４インタフェー
ス又はモデムのような外部装置又は通信バスに任意に出力される。分周器２１が
省かれる場合、基準周波数ＦＲＥＦは、自走クロック２０により生成される周波
数に等しい。
【００２２】
この装置は、サブシステムユニット２３及び２３’のための局所周波数をそれ
ぞれ生成するＰＬＬ２２及び２２’を有する。ユニット２３及び２３’は、いく
つかの処理機能を実施する。サブシステムユニット２３及び２３’の例は、特に
、メモリインタフェース、中央処理装置（ＣＰＵ）、周辺装置、デコーダ等であ
る。
ぞれ生成するＰＬＬ２２及び２２’を有する。ユニット２３及び２３’は、いく
つかの処理機能を実施する。サブシステムユニット２３及び２３’の例は、特に
、メモリインタフェース、中央処理装置（ＣＰＵ）、周辺装置、デコーダ等であ
る。
【００２３】
タイムスタンプＰＣＲは従来技術から知られており、到来データストリームの
タイムベースを表す。本発明の第１の側面によれば、タイムベースへのロックを
必要とするクロックは、タイムスタンプＰＣＲの制御下において基準周波数ＦＲ ＥＦ から合成される。例えば、ＭＰＥＧプレゼンテーションユニットは、到来デ
ータストリームのタイムベースにロックされたクロック周波数を必要とする。Ｍ
ＰＥＧビデオ処理クロック周波数をタイムスタンプＰＣＲにロックするために、
装置は、ＣＰＵ２４及び制御周波数逓倍器２５（ＰＬＬ）を有する。到来データ
ストリームのタイムベースへのロックは、ビデオタイムベースを比較し、すなわ
ちＣＰＵ２４によりビデオ処理クロック周波数を到来タイムスタンプＰＣＲと比
較し、適当な逓倍数を計算することにより達成される。実際には、ＣＰＵ２４は
、図３に関して後述する制御周波数逓倍器２５を形成するＰＬＬ内で使用される
非整数分周器の適当な分周数を計算する。ＣＰＵ２４は、比較ユニット２４１及
び制御ユニット２４０を有する。ビデオ処理クロック周波数は、ＰＬＬ２５から
ビデオ処理ユニット２６に出力される。ビデオ処理ユニット２６にはビデオ時間
カウンタ２６１が結合されている。ビデオ時間カウンタ２６１は、必要とされる
ビデオタイムベースを分周し、ＣＰＵ２４内の比較ユニット２４１に帰還するた
めに使用される。
タイムベースを表す。本発明の第１の側面によれば、タイムベースへのロックを
必要とするクロックは、タイムスタンプＰＣＲの制御下において基準周波数ＦＲ ＥＦ から合成される。例えば、ＭＰＥＧプレゼンテーションユニットは、到来デ
ータストリームのタイムベースにロックされたクロック周波数を必要とする。Ｍ
ＰＥＧビデオ処理クロック周波数をタイムスタンプＰＣＲにロックするために、
装置は、ＣＰＵ２４及び制御周波数逓倍器２５（ＰＬＬ）を有する。到来データ
ストリームのタイムベースへのロックは、ビデオタイムベースを比較し、すなわ
ちＣＰＵ２４によりビデオ処理クロック周波数を到来タイムスタンプＰＣＲと比
較し、適当な逓倍数を計算することにより達成される。実際には、ＣＰＵ２４は
、図３に関して後述する制御周波数逓倍器２５を形成するＰＬＬ内で使用される
非整数分周器の適当な分周数を計算する。ＣＰＵ２４は、比較ユニット２４１及
び制御ユニット２４０を有する。ビデオ処理クロック周波数は、ＰＬＬ２５から
ビデオ処理ユニット２６に出力される。ビデオ処理ユニット２６にはビデオ時間
カウンタ２６１が結合されている。ビデオ時間カウンタ２６１は、必要とされる
ビデオタイムベースを分周し、ＣＰＵ２４内の比較ユニット２４１に帰還するた
めに使用される。
【００２４】
この装置のオーディオ部は、同様の方法で実現され、比較ユニット３４１及び
制御ユニット３４０を有するＣＰＵ３４を備える。オーディオ部は更に、制御周
波数逓倍器３５（ＰＬＬ）と、オーディオ時間カウンタ３６１に結合されたオー
ディオ処理ユニット３６とを有する。オーディオ部における構成要素は、装置の
ビデオ部における対応要素と同様である。
制御ユニット３４０を有するＣＰＵ３４を備える。オーディオ部は更に、制御周
波数逓倍器３５（ＰＬＬ）と、オーディオ時間カウンタ３６１に結合されたオー
ディオ処理ユニット３６とを有する。オーディオ部における構成要素は、装置の
ビデオ部における対応要素と同様である。
【００２５】
この装置のオーディオ部及びビデオ部についてタイムベース調整を個別に行う
ことは、タイムベースの不連続性を個別に最適化することができるという付加的
な利点を有する。さらに、復号タイムスタンプ及びプレゼンテーションタイムス
タンプは、正確なタイムベースの合致が達成されうるように上述の調整の中に含
まれうる。ＭＰＥＧ−２の復号タイムスタンプ及びプレゼンテーションタイムス
タンプは、米国特許第５，６５２，６２７号の明細書に記述されている。プレゼ
ンテーションタイムスタンプ（ＰＴＳ）は、それぞれのピクチャが表示されるべ
き時間を指定し、復号タイムスタンプ（ＤＴＳ）は、復号タイムがプレゼンテー
ションタイムと異なるとき、ピクチャが復号されるべき時間を指定する。それぞ
れのＭＰＥＧ−２のピクチャ及びオーディオフレームには、ピクチャ又はオーデ
ィオフレームが復号されるべきデコーダクロックの時間を示すＤＴＳが（明示的
又は暗示的に）タグ付けされている。特定のピクチャ又はオーディオフレームの
ためのＤＴＳが、ＭＰＥＧ−２ビットストリームに明示的にコード化されていな
い場合、そのピクチャ又はオーディオフレームは、前のフレームの直後に復号さ
れる。ピクチャ及びオーディオフレームは双方とも、ＤＴＳ値の昇順に伝送され
る。ＭＰＥＧ−２は、いくつかのピクチャが、それらが示されるよりもシーケン
スの数ピクチャ前（すなわちＢピクチャの前）に伝送されることを要求するので
、これらのピクチャは、ピクチャが示されるべきクロック値を示すプレゼンテー
ションタイムスタンプ（ＰＴＳ）と呼ばれる第２のタイムスタンプを必要とする
。単一のタイムスタンプしかコード化されていない（オーディオの場合は常にそ
うであるように）場合、それはＤＴＳ及びＰＴＳの両方であると仮定される。そ
れらの個々のＰＴＳフィールドに示された時間にビデオ及びオーディオの双方を
開始することは、オーディオ及びビデオの同期（リップシンク）を確実にする。
ＤＴＳへのロックは、ＰＴＳをロックするのと同様の方法で行うことができる。
ことは、タイムベースの不連続性を個別に最適化することができるという付加的
な利点を有する。さらに、復号タイムスタンプ及びプレゼンテーションタイムス
タンプは、正確なタイムベースの合致が達成されうるように上述の調整の中に含
まれうる。ＭＰＥＧ−２の復号タイムスタンプ及びプレゼンテーションタイムス
タンプは、米国特許第５，６５２，６２７号の明細書に記述されている。プレゼ
ンテーションタイムスタンプ（ＰＴＳ）は、それぞれのピクチャが表示されるべ
き時間を指定し、復号タイムスタンプ（ＤＴＳ）は、復号タイムがプレゼンテー
ションタイムと異なるとき、ピクチャが復号されるべき時間を指定する。それぞ
れのＭＰＥＧ−２のピクチャ及びオーディオフレームには、ピクチャ又はオーデ
ィオフレームが復号されるべきデコーダクロックの時間を示すＤＴＳが（明示的
又は暗示的に）タグ付けされている。特定のピクチャ又はオーディオフレームの
ためのＤＴＳが、ＭＰＥＧ−２ビットストリームに明示的にコード化されていな
い場合、そのピクチャ又はオーディオフレームは、前のフレームの直後に復号さ
れる。ピクチャ及びオーディオフレームは双方とも、ＤＴＳ値の昇順に伝送され
る。ＭＰＥＧ−２は、いくつかのピクチャが、それらが示されるよりもシーケン
スの数ピクチャ前（すなわちＢピクチャの前）に伝送されることを要求するので
、これらのピクチャは、ピクチャが示されるべきクロック値を示すプレゼンテー
ションタイムスタンプ（ＰＴＳ）と呼ばれる第２のタイムスタンプを必要とする
。単一のタイムスタンプしかコード化されていない（オーディオの場合は常にそ
うであるように）場合、それはＤＴＳ及びＰＴＳの両方であると仮定される。そ
れらの個々のＰＴＳフィールドに示された時間にビデオ及びオーディオの双方を
開始することは、オーディオ及びビデオの同期（リップシンク）を確実にする。
ＤＴＳへのロックは、ＰＴＳをロックするのと同様の方法で行うことができる。
【００２６】
ビデオ部について実際の周波数は２７ＭＨｚである。オーディオ部について実
際の周波数は、２４．６又は２２．６ＭＨｚ、すなわちオーディオサンプリング
周波数の倍数である。図２のクロックシステムは、水晶の安定性をもつロックさ
れたクロック及びロックされないクロックを供給する。
際の周波数は、２４．６又は２２．６ＭＨｚ、すなわちオーディオサンプリング
周波数の倍数である。図２のクロックシステムは、水晶の安定性をもつロックさ
れたクロック及びロックされないクロックを供給する。
【００２７】
本発明の実施例において、ビデオ及びオーディオのデジタル／アナログ（Ｄ／
Ａ）変換器２８及び３８は、到来データストリームのタイムベースにロックせず
に、自走基準周波数ＦＲＥＦから導き出される周波数上で走る。実際の実施例に
おいて、ＰＬＬ２２及び２２’と同様のＰＬＬが使用される。しかしながら、代
替の方法において、Ｄ／Ａ変換器２８及び３８用のクロック周波数を導き出すこ
とも可能である。単一の集積回路（ＩＣ）への集積化のため、単純な相互のクロ
ック比をもつ周波数上で、又は同じクロック周波数上でＤ／Ａ変換器２８、３８
を走らせることが有利であり、例えばオーディオＤ／Ａ変換器３８のクロック周
波数の整数倍の周波数上でビデオＤ／Ａ変換器２８を走らせてもよい。
Ａ）変換器２８及び３８は、到来データストリームのタイムベースにロックせず
に、自走基準周波数ＦＲＥＦから導き出される周波数上で走る。実際の実施例に
おいて、ＰＬＬ２２及び２２’と同様のＰＬＬが使用される。しかしながら、代
替の方法において、Ｄ／Ａ変換器２８及び３８用のクロック周波数を導き出すこ
とも可能である。単一の集積回路（ＩＣ）への集積化のため、単純な相互のクロ
ック比をもつ周波数上で、又は同じクロック周波数上でＤ／Ａ変換器２８、３８
を走らせることが有利であり、例えばオーディオＤ／Ａ変換器３８のクロック周
波数の整数倍の周波数上でビデオＤ／Ａ変換器２８を走らせてもよい。
【００２８】
図３は、本発明によるＰＬＬクロック合成の概略ブロック図を示している。概
して、ＰＬＬは、閉ループ周波数制御システムであり、その機能は、制御発振器
の入力信号と出力信号との間の位相差の位相依存の検出に基づく。ＰＬＬは、発
振器が基準信号に対して一定の位相角を維持するようにその発振器を制御する。
して、ＰＬＬは、閉ループ周波数制御システムであり、その機能は、制御発振器
の入力信号と出力信号との間の位相差の位相依存の検出に基づく。ＰＬＬは、発
振器が基準信号に対して一定の位相角を維持するようにその発振器を制御する。
【００２９】
図３は、到来データストリームのタイムベースにクロック周波数をロックしな
いＰＬＬ２２と、到来データストリームのタイムベースにロックされると共にビ
デオプレゼンテーションクロックを生成するＰＬＬ２５と、を示している。ＰＬ
Ｌ２２’及びＰＬＬ３５は、それぞれＰＬＬ２２及びＰＬＬ２５と同様である。
いＰＬＬ２２と、到来データストリームのタイムベースにロックされると共にビ
デオプレゼンテーションクロックを生成するＰＬＬ２５と、を示している。ＰＬ
Ｌ２２’及びＰＬＬ３５は、それぞれＰＬＬ２２及びＰＬＬ２５と同様である。
【００３０】
ＰＬＬ２２は、位相検出器２２１（ＰＤ）と、ループフィルタ２２２（ＬＰＦ
）と、制御発振器２２３（Ｏｓｃ）と、第１の分周器２２４（ＤｉｖＮ１）と、
帰還ループ内に配置された第２の分周器２２５（ＤｉｖＮ２）とを有する。この
実施例において、サブシステムにおいて使用されるロックされない他のクロック
周波数は、自走基準周波数ＦＲＥＦの整数倍である。従って、分周器２２４、２
２５は、単純な整数分周器である。発振器２２３は、基準周波数ＦＲＥＦの整数
倍である周波数を生成する。その後、発振器２２３の周波数は、サブシステム２
３において使用される他のクロック周波数ＦＯＵＴ（１）を生成するために第１
の分周器２２４において整数Ｎ１で分周される。他のクロック周波数ＦＯＵＴ（
１）は、基準周波数ＦＲＥＦとの比較を可能にするために、第２の分周器２２５
において第２の整数Ｎ２で分周した後、位相検出器２２１に帰還される。これは
、他のクロック周波数ＦＯＵＴ（１）が基準周波数ＦＲＥＦの整数倍であるので
必要となる。他のクロック周波数ＦＯＵＴ（１）と、基準周波数との間の一定の
位相角を維持するために、位相検出器２２１において検出される位相差に依存し
て、制御発振器２２３の生成された周波数が、ループフィルタ２２２を使用する
ことにより変更される。
）と、制御発振器２２３（Ｏｓｃ）と、第１の分周器２２４（ＤｉｖＮ１）と、
帰還ループ内に配置された第２の分周器２２５（ＤｉｖＮ２）とを有する。この
実施例において、サブシステムにおいて使用されるロックされない他のクロック
周波数は、自走基準周波数ＦＲＥＦの整数倍である。従って、分周器２２４、２
２５は、単純な整数分周器である。発振器２２３は、基準周波数ＦＲＥＦの整数
倍である周波数を生成する。その後、発振器２２３の周波数は、サブシステム２
３において使用される他のクロック周波数ＦＯＵＴ（１）を生成するために第１
の分周器２２４において整数Ｎ１で分周される。他のクロック周波数ＦＯＵＴ（
１）は、基準周波数ＦＲＥＦとの比較を可能にするために、第２の分周器２２５
において第２の整数Ｎ２で分周した後、位相検出器２２１に帰還される。これは
、他のクロック周波数ＦＯＵＴ（１）が基準周波数ＦＲＥＦの整数倍であるので
必要となる。他のクロック周波数ＦＯＵＴ（１）と、基準周波数との間の一定の
位相角を維持するために、位相検出器２２１において検出される位相差に依存し
て、制御発振器２２３の生成された周波数が、ループフィルタ２２２を使用する
ことにより変更される。
【００３１】
ＰＬＬ２５は、位相検出器２５１と、ループフィルタ２５２と、発振器２５３
と、第１の分周器２５４（ＤｉｖＭ１）と、第２の分周器２５５（ＤｉｖＭ２）
とを有する。ＰＬＬ２２の場合のように、自走基準周波数ＦＲＥＦが基準として
使用される。しかしながら、ＭＰＥＧタイムベースに関連するブロックのための
ロックされたクロック周波数ＦＯＵＴ（Ｐ）を生成するため、分周器２５４は、
非整数分周数Ｍ１で分周する非整数分周器であることが必要とされる。柔軟性の
ため、非整数分周数Ｍ１は、ＣＰＵ２４により制御可能である。概して、非整数
分周器２５４は、図４Ａに示されるように実現されうる。非整数分周器２５４は
、アキュムレータ２５６及び帰還レジスタ２５７を有する。このような分周器は
、離散時間発振器又は数値的に制御される発振器とも呼ばれる。レジスタ２５７
は、発振器２５３により生成された周波数ＦＯＳＣを受け取る。典型的な実施例
において、ＦＯＳＣは、７３．７２８ＭＨｚであり、２２ビット幅を有する。分
周器２５４は、発振周波数を、２７ＭＨｚの所望のロックされた周波数に分周す
る。レジスタ２５７の２３ビット出力のうち最上位ビットｍｓｂが出力周波数Ｆ ＯＵＴ を表す。レジスタ２５７の残りの２２ビット出力は、アキュムレータ２５
６に帰還される。アキュムレータ２５６は、更に、ＣＰＵ２４から得られる２２
ビット数ｍを受け取る。帰還信号及び数ｍは、アキュムレータ２５６において累
積され、そののち、レジスタ２５７に２３ビット数として伝送される。ＦＯＵＴ は、７３，７２８，０００／２２２のｍ倍、すなわち１７．６Ｈｚのｍ倍に等し
い。２７．０ＭＨｚの出力周波数ＦＯＵＴの場合、数ｍは、１，５３６，０００
でなければならない。この数ｍは、上述したようにタイムスタンプＰＣＲの制御
下にＣＰＵにおいて計算され、分周数Ｍ１を表す。図示した２２ビットの具体例
における調整の精度は、０．６５ｐｐｍ（１７．６／２７，０００，０００）で
ある。出力周波数ＦＯＵＴについてより高い精度が必要とされる場合、帰還ルー
プにおけるデータ経路は、あらゆる係数２ごとに１ビットずつ広げられなければ
ならない。帰還ループにおけるデータが、ＦＯＵＴとＦＯＳＣとの間の位相関係
ｐｈｓを表す点に注意すべきである。
と、第１の分周器２５４（ＤｉｖＭ１）と、第２の分周器２５５（ＤｉｖＭ２）
とを有する。ＰＬＬ２２の場合のように、自走基準周波数ＦＲＥＦが基準として
使用される。しかしながら、ＭＰＥＧタイムベースに関連するブロックのための
ロックされたクロック周波数ＦＯＵＴ（Ｐ）を生成するため、分周器２５４は、
非整数分周数Ｍ１で分周する非整数分周器であることが必要とされる。柔軟性の
ため、非整数分周数Ｍ１は、ＣＰＵ２４により制御可能である。概して、非整数
分周器２５４は、図４Ａに示されるように実現されうる。非整数分周器２５４は
、アキュムレータ２５６及び帰還レジスタ２５７を有する。このような分周器は
、離散時間発振器又は数値的に制御される発振器とも呼ばれる。レジスタ２５７
は、発振器２５３により生成された周波数ＦＯＳＣを受け取る。典型的な実施例
において、ＦＯＳＣは、７３．７２８ＭＨｚであり、２２ビット幅を有する。分
周器２５４は、発振周波数を、２７ＭＨｚの所望のロックされた周波数に分周す
る。レジスタ２５７の２３ビット出力のうち最上位ビットｍｓｂが出力周波数Ｆ ＯＵＴ を表す。レジスタ２５７の残りの２２ビット出力は、アキュムレータ２５
６に帰還される。アキュムレータ２５６は、更に、ＣＰＵ２４から得られる２２
ビット数ｍを受け取る。帰還信号及び数ｍは、アキュムレータ２５６において累
積され、そののち、レジスタ２５７に２３ビット数として伝送される。ＦＯＵＴ は、７３，７２８，０００／２２２のｍ倍、すなわち１７．６Ｈｚのｍ倍に等し
い。２７．０ＭＨｚの出力周波数ＦＯＵＴの場合、数ｍは、１，５３６，０００
でなければならない。この数ｍは、上述したようにタイムスタンプＰＣＲの制御
下にＣＰＵにおいて計算され、分周数Ｍ１を表す。図示した２２ビットの具体例
における調整の精度は、０．６５ｐｐｍ（１７．６／２７，０００，０００）で
ある。出力周波数ＦＯＵＴについてより高い精度が必要とされる場合、帰還ルー
プにおけるデータ経路は、あらゆる係数２ごとに１ビットずつ広げられなければ
ならない。帰還ループにおけるデータが、ＦＯＵＴとＦＯＳＣとの間の位相関係
ｐｈｓを表す点に注意すべきである。
【００３２】
図４ｂは、非整数分周器２５４のタイミング図を示している。ＦＯＵＴのエッ
ジは、ＦＯＳＣのエッジに一致する。ＦＯＵＴとＦＯＳＣとの間の比は非整数で
あるので、２つの連続する出力パルス間の距離は、２つの隣接する整数値の間で
切り替わる。２７ＭＨｚの出力周波数の例においては、平均値が分周数７３．２
７８／２７＝２．７３に等しくなるように、距離が２と３との間で交互する。従
って、出力信号は、±０．５ＴＯＳＣのジッタを呈する。
ジは、ＦＯＳＣのエッジに一致する。ＦＯＵＴとＦＯＳＣとの間の比は非整数で
あるので、２つの連続する出力パルス間の距離は、２つの隣接する整数値の間で
切り替わる。２７ＭＨｚの出力周波数の例においては、平均値が分周数７３．２
７８／２７＝２．７３に等しくなるように、距離が２と３との間で交互する。従
って、出力信号は、±０．５ＴＯＳＣのジッタを呈する。
【００３３】
分周数Ｍ１が非整数であるので、ＦＯＵＴとＦＲＥＦとの間に非整数の関係が
存在する。ＦＯＵＴの位相検出器への所望の帰還を実現するためのいくつかの可
能な方法がある。
存在する。ＦＯＵＴの位相検出器への所望の帰還を実現するためのいくつかの可
能な方法がある。
【００３４】
図５は、非整数分周器２５４を有するロックドクロックジェネレータの実際の
具体例を示している。周波数ＦＯＵＴ（Ｐ）は、ＣＰＵ制御された分周器２５４
を介して、ＭＰＥＧタイムベースにロックされる。出力周波数ＦＯＵＴではなく
発振周波数ＦＯＳＣが、分周器２５５＊を介して位相検出器２５１に帰還される
。この実施例の利点は、ＦＯＳＣがＦＲＥＦの整数倍であるので、分周器２５５
*を単純な整数分周器として実現することができることである。ＭＰＥＧクロッ
クツリーにおける未知の負荷のため、分周器２５４の遅延ｄ、すなわちＦＲＥＦ との関係は無くなる。この実施例において、クロックスキュー及びクロックジッ
タは最小限にされない。
具体例を示している。周波数ＦＯＵＴ（Ｐ）は、ＣＰＵ制御された分周器２５４
を介して、ＭＰＥＧタイムベースにロックされる。出力周波数ＦＯＵＴではなく
発振周波数ＦＯＳＣが、分周器２５５＊を介して位相検出器２５１に帰還される
。この実施例の利点は、ＦＯＳＣがＦＲＥＦの整数倍であるので、分周器２５５
*を単純な整数分周器として実現することができることである。ＭＰＥＧクロッ
クツリーにおける未知の負荷のため、分周器２５４の遅延ｄ、すなわちＦＲＥＦ との関係は無くなる。この実施例において、クロックスキュー及びクロックジッ
タは最小限にされない。
【００３５】
本発明の有利な実施例において、クロックジッタ及びクロックスキューを最小
限にするための解決策が提案される。
限にするための解決策が提案される。
【００３６】
図５の実施例におけるクロックジッタは、発振周波数ＦＯＳＣを例えば２９４
．９ＭＨｚまで係数４ずつ増加させることにより低減することが可能である。こ
の利点は、デジタル部の設計が簡素化されるということである。不利な点は、Ｄ
／Ａ変換器２８に関するクロック要求が満足されないことである。また、オーデ
ィオに関する既存の具体化の場合のようにＰＬＬ以後のものは信号品質の制限を
有する。
．９ＭＨｚまで係数４ずつ増加させることにより低減することが可能である。こ
の利点は、デジタル部の設計が簡素化されるということである。不利な点は、Ｄ
／Ａ変換器２８に関するクロック要求が満足されないことである。また、オーデ
ィオに関する既存の具体化の場合のようにＰＬＬ以後のものは信号品質の制限を
有する。
【００３７】
図６は、有利な方法でクロックジッタを補償するための実施例を示している。
Ｄ／Ａ変換器２８は、ＭＰＥＧタイムベースにロックすることなく基準周波数Ｆ ＲＥＦ から導き出される周波数上で走り、その周波数は、低いジッタを有する。
図６に示した実施例において、Ｄ／Ａ変換器２８は、実際に基準周波数ＦＲＥＦ の整数倍であるロックされない周波数ＦＯＳＣ上で走る。ＰＬＬ内の帰還は、図
５に関連して既に説明したような方法で分周器２５５＊により実施される。ビデ
オ処理ユニット２６の出力信号のサンプルレートを変換し、変換されたビデオス
トリームをＤ／Ａ変換器２８に供給するために、サンプルレート変換器２７（Ｓ
ＲＣ）が信号経路において使用される。これは、Ｄ／Ａ変換器２８が、ロックさ
れたクロック周波数ＦＯＵＴ（Ｐ）上で走るビデオ処理ユニット２６とは異なる
周波数上で走るので必要となる。Ｄ／Ａ変換器について述べているが、本発明に
よれば、ロックされない周波数上で走り且つロックされた周波数上で走る他のユ
ニットに結合されている如何なる処理ユニットも、信号のサンプルレートを変換
するためのサンプルレート変換器と共に使用することが可能であることを述べて
おく。サンプルレート変換器２７は、非整数分周器２５４からの位相情報ｐｈｓ
により制御することができる。
Ｄ／Ａ変換器２８は、ＭＰＥＧタイムベースにロックすることなく基準周波数Ｆ ＲＥＦ から導き出される周波数上で走り、その周波数は、低いジッタを有する。
図６に示した実施例において、Ｄ／Ａ変換器２８は、実際に基準周波数ＦＲＥＦ の整数倍であるロックされない周波数ＦＯＳＣ上で走る。ＰＬＬ内の帰還は、図
５に関連して既に説明したような方法で分周器２５５＊により実施される。ビデ
オ処理ユニット２６の出力信号のサンプルレートを変換し、変換されたビデオス
トリームをＤ／Ａ変換器２８に供給するために、サンプルレート変換器２７（Ｓ
ＲＣ）が信号経路において使用される。これは、Ｄ／Ａ変換器２８が、ロックさ
れたクロック周波数ＦＯＵＴ（Ｐ）上で走るビデオ処理ユニット２６とは異なる
周波数上で走るので必要となる。Ｄ／Ａ変換器について述べているが、本発明に
よれば、ロックされない周波数上で走り且つロックされた周波数上で走る他のユ
ニットに結合されている如何なる処理ユニットも、信号のサンプルレートを変換
するためのサンプルレート変換器と共に使用することが可能であることを述べて
おく。サンプルレート変換器２７は、非整数分周器２５４からの位相情報ｐｈｓ
により制御することができる。
【００３８】
上述した方策は、オーディオ及びビデオの両方に関して使用される。付加的な
利点は、オーディオ及びビデオＤ／Ａ変換器２８、３８は、同じクロック周波数
上で走ることができ、又は単純な相互比率（例えば整数）を有する異なるクロッ
ク周波数上で走ることができることである。このことは、両方の変換器を同じチ
ップ上に集積化することを大幅に簡素化する。
利点は、オーディオ及びビデオＤ／Ａ変換器２８、３８は、同じクロック周波数
上で走ることができ、又は単純な相互比率（例えば整数）を有する異なるクロッ
ク周波数上で走ることができることである。このことは、両方の変換器を同じチ
ップ上に集積化することを大幅に簡素化する。
【００３９】
クロックスキューの低減は、図７Ａに示しているように、ＦＯＵＴ（Ｐ）から
ＦＲＥＦへの帰還ループを取り入れることにより達成することができる。これは
、図３に示した非整数ＰＬＬに一致している。図５と、図７Ａとに示した実施例
の間の主な相違は、図７Ａに示した帰還ループ内の分周器２５５は、整数分周器
でなく、非整数分周器でなければならないことである。分周器２５５は、非整数
分周器２５４と同様に実現することができる。図７Ａの実施例のタイミング図は
、図７Ｂに示されている。非整数分周数Ｍ２は、４．３９（２７．０／６．１４
４）に等しい。これにより明らかなように、この実施例において、ＦＯＵＴは、
ＦＲＥＦに関してクロックジッタを呈する。このクロックジッタを最小限にする
ための付加的な施策が提案される。
ＦＲＥＦへの帰還ループを取り入れることにより達成することができる。これは
、図３に示した非整数ＰＬＬに一致している。図５と、図７Ａとに示した実施例
の間の主な相違は、図７Ａに示した帰還ループ内の分周器２５５は、整数分周器
でなく、非整数分周器でなければならないことである。分周器２５５は、非整数
分周器２５４と同様に実現することができる。図７Ａの実施例のタイミング図は
、図７Ｂに示されている。非整数分周数Ｍ２は、４．３９（２７．０／６．１４
４）に等しい。これにより明らかなように、この実施例において、ＦＯＵＴは、
ＦＲＥＦに関してクロックジッタを呈する。このクロックジッタを最小限にする
ための付加的な施策が提案される。
【００４０】
これらの付加的な方策を含む実施例は、図８ａに示されている。非整数分周器
２５４は、上述したものと同じである。この分周器は、７２．７２８ＭＨｚのＦ ＯＳＣ を、２７．０ＭＨｚであるＦＯＵＴ（Ｐ）に変換する。このＦＯＵＴ（Ｐ
）は、ＭＰＥＧタイムベースにロックされたものである。各ＦＲＥＦサイクルＴ ＲＥＦ におけるポジティブエッジの数が、エッジカウンタ２５９において計数さ
れる。ＦＯＳＣが７２．７２８ＭＨｚであり、ＦＯＵＴ（Ｐ）が２７．０ＭＨｚ
である場合、２７．０／６．１４４は４．７３であるので、ポジティブエッジの
数は４又は５である。エッジカウンタ２５９は、分周器２５８においてＦＲＥＦ の表現するものとしてＦＯＳＣを１２で割ったものを使用する。エッジカウンタ
２５９の出力は、計数されたポジティブエッジの数であり、その数はこの具体例
において４又は５である。この情報により、ＦＯＵＴ（Ｐ）は、ＦＲＥＦサイク
ルと全く同じ数のポジティブエッジをあらかじめ決められた位置にもつように生
成される。従って、この実施例は、出力のために計数されるポジティブエッジの
数に依存して、あらかじめ決められたシーケンス４ＦＸ又は５ＦＸをＦＯＵＴ（
Ｐ）として選択するセレクタ２６０を有する。分周器２５５は、カスケードされ
た分周器として配置され、エッジカウンタにより供給される計数されたポジティ
ブエッジの数に依存して、２つの整数の間で切り替えを行うことによりＦＯＵＴ （Ｐ）を６．１４４ＭＨｚまでもっていく。結果として得られる周波数ＦＸは、
適正な周波数をもっており、ＦＲＥＦに対するジッタをもたない。従って、周波
数ＦＸを位相検出器において使用することができる。ＦＯＵＴとＦＲＥＦとの間
の位相関係は、分周器２５５の遅延によってのみ決定される。このように、クロ
ックツリー負荷の独立が達成され、この結果、クロックスキューは、他のドメイ
ンを用い、ＦＲＥＦに関して整数関係を有するクロック周波数を用いても最小限
にされる。このように、本発明は、水晶の安定性を有し、低いクロックスキュー
を呈し、大きい周波数範囲において制御可能なクロックを供給する。
２５４は、上述したものと同じである。この分周器は、７２．７２８ＭＨｚのＦ ＯＳＣ を、２７．０ＭＨｚであるＦＯＵＴ（Ｐ）に変換する。このＦＯＵＴ（Ｐ
）は、ＭＰＥＧタイムベースにロックされたものである。各ＦＲＥＦサイクルＴ ＲＥＦ におけるポジティブエッジの数が、エッジカウンタ２５９において計数さ
れる。ＦＯＳＣが７２．７２８ＭＨｚであり、ＦＯＵＴ（Ｐ）が２７．０ＭＨｚ
である場合、２７．０／６．１４４は４．７３であるので、ポジティブエッジの
数は４又は５である。エッジカウンタ２５９は、分周器２５８においてＦＲＥＦ の表現するものとしてＦＯＳＣを１２で割ったものを使用する。エッジカウンタ
２５９の出力は、計数されたポジティブエッジの数であり、その数はこの具体例
において４又は５である。この情報により、ＦＯＵＴ（Ｐ）は、ＦＲＥＦサイク
ルと全く同じ数のポジティブエッジをあらかじめ決められた位置にもつように生
成される。従って、この実施例は、出力のために計数されるポジティブエッジの
数に依存して、あらかじめ決められたシーケンス４ＦＸ又は５ＦＸをＦＯＵＴ（
Ｐ）として選択するセレクタ２６０を有する。分周器２５５は、カスケードされ
た分周器として配置され、エッジカウンタにより供給される計数されたポジティ
ブエッジの数に依存して、２つの整数の間で切り替えを行うことによりＦＯＵＴ （Ｐ）を６．１４４ＭＨｚまでもっていく。結果として得られる周波数ＦＸは、
適正な周波数をもっており、ＦＲＥＦに対するジッタをもたない。従って、周波
数ＦＸを位相検出器において使用することができる。ＦＯＵＴとＦＲＥＦとの間
の位相関係は、分周器２５５の遅延によってのみ決定される。このように、クロ
ックツリー負荷の独立が達成され、この結果、クロックスキューは、他のドメイ
ンを用い、ＦＲＥＦに関して整数関係を有するクロック周波数を用いても最小限
にされる。このように、本発明は、水晶の安定性を有し、低いクロックスキュー
を呈し、大きい周波数範囲において制御可能なクロックを供給する。
【００４１】
同じ構成をオーディオ部のクロック周波数の生成のために使用することができ
る。その場合、クロック周波数は２４．６又は２２．６ＭＨｚである。更に、こ
こで、基準クロックサイクルＴＲＥＦ毎のクロックの数は、４と５との間である
。適正な出力周波数値を達成するために、切り替えは異なる比率においてのみ行
われる。
る。その場合、クロック周波数は２４．６又は２２．６ＭＨｚである。更に、こ
こで、基準クロックサイクルＴＲＥＦ毎のクロックの数は、４と５との間である
。適正な出力周波数値を達成するために、切り替えは異なる比率においてのみ行
われる。
【００４２】
クロックエッジを切り換える構成は、デジタルドメインにおいてのみ効果的で
あり、平均周波数を変更しない。必要とされるバッファリングは、１サンプルだ
け大きくする必要がありうるが、Ｄ／Ａ変換器２８、３８の前のサンプルレート
変換器２７、３７は、いかなる変形も必要としない。
あり、平均周波数を変更しない。必要とされるバッファリングは、１サンプルだ
け大きくする必要がありうるが、Ｄ／Ａ変換器２８、３８の前のサンプルレート
変換器２７、３７は、いかなる変形も必要としない。
【００４３】
上述した実施例は、本発明を制限するのではなく実例を示すものであり、当業
者であれば、請求項から逸脱することなく多くの代替実施例を設計することがで
きるであろうことに注意されたい。請求項において、括弧内のいかなる符号も請
求項を制限するものとして解釈されてはならない。「含む、有する」という用語
は、請求項に挙げられていない他の構成要素又はステップの存在を排除しない。
本発明は、いくつかの個々の構成要素を有するハードウェアにより、及び適切に
プログラムされたコンピュータにより実現することができる。いくつかの手段を
列挙している装置の請求項において、それらの手段のいくつかは、１つの同じハ
ードウェア要素により具体化することができる。
者であれば、請求項から逸脱することなく多くの代替実施例を設計することがで
きるであろうことに注意されたい。請求項において、括弧内のいかなる符号も請
求項を制限するものとして解釈されてはならない。「含む、有する」という用語
は、請求項に挙げられていない他の構成要素又はステップの存在を排除しない。
本発明は、いくつかの個々の構成要素を有するハードウェアにより、及び適切に
プログラムされたコンピュータにより実現することができる。いくつかの手段を
列挙している装置の請求項において、それらの手段のいくつかは、１つの同じハ
ードウェア要素により具体化することができる。
【００４４】
以上のことをまとめると、本発明は、到来データストリーム（例えばＭＰＥＧ
）のタイムスタンプにクロック周波数をロックするためのクロック回復システム
を有するデータ処理装置に関する。基準周波数を生成する自走クロックを使用す
ることが提案されており、所望のロックされたクロック周波数は、ロックされた
クロック周波数をタイムスタンプと比較する処理ユニットの制御下において、上
記の基準周波数から合成される。本発明は、経済的であり且つ柔軟性のあるシス
テムを提供する。ＭＰＥＧオーディオ及びビデオ処理クロック周波数は、自走基
準周波数から合成され、ＭＰＥＧデータストリームの中に与えられるタイムスタ
ンプに基づきＭＰＥＧタイムベースにロックされる。他のサブシステムは、例え
ば自走基準周波数の単純な倍数のようなタイムベースにロックされないクロック
周波数上で走る。オーディオ及びビデオＤ／Ａ変換器は、同じクロック周波数上
で走るか、又はタイムベースにロックせずに自走基準周波数から合成される単純
な相互比率を有する２つの異なるクロック周波数上で走る。処理ユニットの出力
信号をＤ／Ａ変換器の入力に合わせるため、サンプルレート変換器が信号経路に
存在する。オーディオ及びビデオのためのタイムベース調整は個別に実施される
。
）のタイムスタンプにクロック周波数をロックするためのクロック回復システム
を有するデータ処理装置に関する。基準周波数を生成する自走クロックを使用す
ることが提案されており、所望のロックされたクロック周波数は、ロックされた
クロック周波数をタイムスタンプと比較する処理ユニットの制御下において、上
記の基準周波数から合成される。本発明は、経済的であり且つ柔軟性のあるシス
テムを提供する。ＭＰＥＧオーディオ及びビデオ処理クロック周波数は、自走基
準周波数から合成され、ＭＰＥＧデータストリームの中に与えられるタイムスタ
ンプに基づきＭＰＥＧタイムベースにロックされる。他のサブシステムは、例え
ば自走基準周波数の単純な倍数のようなタイムベースにロックされないクロック
周波数上で走る。オーディオ及びビデオＤ／Ａ変換器は、同じクロック周波数上
で走るか、又はタイムベースにロックせずに自走基準周波数から合成される単純
な相互比率を有する２つの異なるクロック周波数上で走る。処理ユニットの出力
信号をＤ／Ａ変換器の入力に合わせるため、サンプルレート変換器が信号経路に
存在する。オーディオ及びビデオのためのタイムベース調整は個別に実施される
。
【図１】従来技術から知られているクロック回復システムの概要図。
【図２】本発明のいくつかの側面を含む、データストリームを処理する装置
を示す図。
を示す図。
【図３】本発明によるＰＬＬクロック同期の概略ブロック図。
【図４Ａ】非整数分周器を示す図。
【図４Ｂ】図４Ａの非整数分周器に対応するタイミング図。
【図５】本発明によるロックされたクロックの他の実施例を示す図。
【図６】クロックジッタを補償するための本発明の実施例を示す図。
【図７Ａ】クロックスキューを補償するための本発明の実施例を示す図。
【図７Ｂ】図７Ａの本発明の実施例に対応するタイミング図。
【図８Ａ】本発明による非整数分周器をもつＰＬＬを示す図。
【図８Ｂ】図８ＡのＰＬＬに対応するタイミング図。
２０ 自走クロック
２４,３４ ＣＰＵ
２２,２２’,２５,３５ ＰＬＬ
２６ ビデオ処理ユニット
２７,３７ サンプルレート変換器
２８,３８ Ｄ／Ａコンバータ
３６ オーディオ処理ユニット
２５１ 位相検出器
２５３ 発振器
２５４ 非整数分周器
２５５* 整数分周器
２５９ カウンタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5C059 MA00 UA05 UA09
5J106 AA04 CC01 CC21 CC41 CC53
CC54 DD34 DD35 FF07 GG09
KK25 PP03 QQ02 QQ07 RR01
RR03 RR06 RR07 RR13 RR15
5K047 AA05 AA16 AA18 BB15 DD02
MM45 MM46 MM49 MM55 MM62
【要約の続き】
な相互比率を有する２つの異なるクロック周波数上で走
る。処理ユニット（２６，３６）の出力信号をＤ／Ａ変
換器（２８，３８）の入力に合わせるため、サンプルレ
ート変換器（２７，３７）が信号経路に存在する。オー
ディオ（２４，２５，２６１）及びビデオ（３４，３
５，３６１）のためのタイムベース調整は個別に実施さ
れる。
Claims (12)
- 【請求項１】クロック周波数をデータストリームのタイムベースを表すタイ
ムスタンプと比較することにより、該クロック周波数を該タイムベースにロック
するクロック回復システムを有する、データストリームを処理する装置であって
、前記クロック回復システムが、 自走基準周波数を生成する自走クロックと、 前記タイムスタンプの制御下において前記基準周波数から前記クロック周波数
を合成する手段と、 を有することを特徴とする装置。 - 【請求項２】前記クロック回復システムは更に、前記タイムベースにロック
せずに前記基準周波数から他のクロック周波数を合成する他の手段を有する、請
求項１に記載の装置。 - 【請求項３】前記他の手段は、前記他のクロック周波数を得るために、前記
基準周波数を適当な整数で逓倍する周波数逓倍器を有する、請求項２に記載の方
法。 - 【請求項４】前記合成手段は、前記クロック周波数を得るために、前記タイ
ムスタンプの制御下において導き出される適当な数で前記基準周波数を逓倍する
制御周波数逓倍器を有する、請求項１に記載の装置。 - 【請求項５】前記制御周波数逓倍器が、 発振器に結合された位相検出器と、整数分周器を有し且つ前記位相検出器の入
力部に前記発振周波数を供給する帰還ループとを備え、前記基準周波数の整数倍
の発振周波数を得るフェーズロックループ回路と、 前記クロック周波数を得るために、前記タイムスタンプの制御下において導き
出される非整数分周数で前記発振周波数を分周する制御分周器と、 を有する、請求項４に記載の装置。 - 【請求項６】前記制御周波数逓倍器は、 発振器に結合された位相検出器を有し、前記基準周波数の整数倍の発振周波数
を得るフェーズロックループ回路と、 分周された周波数を得るために、前記タイムスタンプの制御下において導き出
される非整数分周数で前記発振周波数を分周する制御分周器と、 前記基準周波数のサイクル毎に、前記分周された周波数におけるポジティブエ
ッジの数を計数するカウンタと、 前記分周された周波数における前記ポジティブエッジの数に等しいポジティブ
エッジの量をあらかじめ決められた位置に含み、前記クロック周波数として出力
されるあらかじめ決められた周波数を生成する手段と、 前記ポジティブエッジの数に等しい分周数で前記クロック周波数を分周するよ
うに構成されたカスケードされた分周器を有し、前記位相検出器の入力部に前記
クロック周波数を供給する帰還ループと、 を有する、請求項４に記載の装置。 - 【請求項７】前記データストリームがビデオストリーム及びオーディオスト
リームを含み、前記クロック回復システムが、 前記ビデオストリームを処理する手段において使用されるビデオクロック周波
数を合成する第１手段と、 前記オーディオストリームを処理する手段において使用されるオーディオクロ
ック周波数を合成する第２手段と、 を有することを特徴とする、請求項１に記載の装置。 - 【請求項８】前記クロック周波数を使用して第１の処理ステップを実施する
第１の処理手段と、 前記他のクロック周波数を使用して第２の処理ステップを実施する第２の処理
手段と、 前記第１の処理手段の出力信号のサンプルレートを変換して、前記第２の処理
手段に変換された出力信号を供給するサンプルレート変換器と、 を有する、請求項２に記載の装置。 - 【請求項９】前記合成手段は、前記クロック周波数を得るために、前記タイ
ムスタンプの制御下において導き出される適当な数で前記基準周波数を逓倍する
制御周波数逓倍器を有し、 前記サンプルレート変換器は、前記制御周波数逓倍器から位相情報を受け取る
制御入力を有する、請求項８に記載の装置。 - 【請求項１０】第１の自走クロック周波数上で走るのに適した第１のデジタ
ル−アナログ変換器と、 第２の自走クロック周波数上で走るのに適した第２のデジタル−アナログ変換
器と、 前記ビデオストリームを処理する手段の出力信号のサンプルレートを変換して
、前記第１のデジタル−アナログ変換器に変換されたビデオストリームを供給す
る第１のサンプルレート変換器と、 前記オーディオストリームを処理する手段の出力信号のサンプルレートを変換
して、前記第２のデジタル−アナログ変換器に変換されたオーディオストリーム
を供給する第２のサンプルレート変換器と、 を更に有する、請求項７に記載の装置。 - 【請求項１１】前記第２の自走クロック周波数は、前記第１の自走クロック
周波数の整数倍である、請求項１０に記載の装置。 - 【請求項１２】クロック周波数をデータストリームのタイムベースを表すタ
イムスタンプと比較することにより、該クロック周波数を該タイムベースにロッ
クする方法であって、 自走基準周波数を生成するステップと、 前記タイムスタンプの制御下において前記自走基準周波数から前記クロック周
波数を合成するステップと、 を含むことを特徴とする方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99203092 | 1999-09-21 | ||
| EP99203092.4 | 1999-09-21 | ||
| PCT/EP2000/008967 WO2001022736A1 (en) | 1999-09-21 | 2000-09-12 | Clock recovery |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=8240661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001525970A Expired - Fee Related JP4618960B2 (ja) | 1999-09-21 | 2000-09-12 | クロック回復 |
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| Country | Link |
|---|---|
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| EP (1) | EP1129580B1 (ja) |
| JP (1) | JP4618960B2 (ja) |
| KR (1) | KR100720199B1 (ja) |
| CN (1) | CN1169374C (ja) |
| DE (1) | DE60038533T2 (ja) |
| WO (1) | WO2001022736A1 (ja) |
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| JP2009118334A (ja) * | 2007-11-08 | 2009-05-28 | Nec Electronics Corp | 信号処理装置 |
| JP2012138826A (ja) * | 2010-12-27 | 2012-07-19 | Hitachi Ulsi Systems Co Ltd | ビデオエンコーダシステム |
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|---|---|---|---|---|
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