JP2003510683A - Ａｔａエミュレーション・ホストインターフェイスを備える、ｒａｉｄ記憶装置コントローラーおよび方法。 - Google Patents

Ａｔａエミュレーション・ホストインターフェイスを備える、ｒａｉｄ記憶装置コントローラーおよび方法。

Info

Publication number
JP2003510683A
JP2003510683A JP2001525522A JP2001525522A JP2003510683A JP 2003510683 A JP2003510683 A JP 2003510683A JP 2001525522 A JP2001525522 A JP 2001525522A JP 2001525522 A JP2001525522 A JP 2001525522A JP 2003510683 A JP2003510683 A JP 2003510683A
Authority
JP
Japan
Prior art keywords
controller
ide
storage device
host
ata
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001525522A
Other languages
English (en)
Inventor
シー ストロヴィッツ マイケル
Original Assignee
ネットセル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ネットセル コーポレイション filed Critical ネットセル コーポレイション
Publication of JP2003510683A publication Critical patent/JP2003510683A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0662—Virtualisation aspects
    • G06F3/0664—Virtualisation aspects at device level, e.g. emulation of a storage device or system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0689—Disk arrays, e.g. RAID, JBOD

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】 ＲＡＩＤ記憶装置コントローラ（７０）は、同コントローラーをホストシステムバスに接合させるホストインターフェイス（５６）を供給する。このホストインターフェイスは、接続される記憶装置、例えば、ＩＤＥディスクドライブから分離されるので、実際に接続されるドライブは、数やインタフェイスプロトコールにおいて制限されない。各種装置ポートを装備することが可能であり、かつ、各種ＲＡＩＤ方策、例えば、レベル３やレベル５を使用することが可能である。上記全ての場合において、ホストインターフェイスは、ホストにたいして標準的均一的インターフェイス、すなわち、ＡＴＡインターフェイス（８２、８４および８６）を、かつ、好ましくはデュアルチャネルＡＴＡインターフェイスを供給する。ホストインターフェイスは、コントローラーに物理的に接続される装置の実際数とは無関係に、ＡＴＡで、単一またはデュアルチャネルインターフェイスをエミュレートし、かつ、チャネル当り１個または２個の付属ＩＤＥ装置をエミュレートする。従って、ＲＡＩＤレベル５プロトコールにおいては、ＰＣＩホストシステムの標準ＢＩＯＳを何ら変更することなく、５個または７個のＩＤＥドライブを装備することが可能である。従って、このＲＡＩＤコントローラーは、標準的デュアルチャネルＡＴＡコントローラーボードにたいしてトランスペアレントである。

Description

【発明の詳細な説明】
【０００１】発明の属する技術分野 本発明はコンピュータのデータ記憶装置コントローラに関わり、さらに特定的
には、ＡＴＡ標準コントローラーおよび付属するＩＤＥ装置をエミュレートする
ホストインターフェイスを有するＲＡＩＤコントローラーに関わる。関連出願 本出願は、１９９９年９月２２日出願の米国暫定特許出願第６０／１５６，０
０１号の継続出願であり、同出願による優先権を主張するものである。
【０００２】発明の背景 最初のＩＢＭ ＰＣおよびその互換機は、大量保存用としてフロッピー（登録
商標）ディスクドライブしか持たなかった。それに続くＸＴおよびＡＴモデルは
、大量データ保存用として、５．２５インチ固定ディスク（取り外し不能）接続
用アダプターを含んでいた。これら初期のアダプターは、読み取り信号および、
あらかじめ補償された書き込み信号用のデータ分離回路を含むドライブにたいし
て低レベル制御信号の大部分を供給した。これらの機能をアダプターに含めるこ
とによって、一時に一つしかアクセスされない一対のドライブでの複製が回避さ
れた。残念ながら、このアダプターにおける５Ｍビット読み取り／書き込みチャ
ネルのため、技術は向上したのに、それよりも速いドライブの接続は不可能であ
った。
【０００３】 コントローラーの「リアルタイム」局面をドライブ側に移動させることによっ
てこの問題は解決された。統合型ドライブエレクトロニクス、すなわちＩＤＥド
ライブは、ドライブからの読み取り、または、ドライブへの書き込みを実行し、
ローカルバッファーと媒体の間でデータを転送するのに必要な制御とデータチャ
ネルの全てを包含する。メーカーはデータ速度を選択することが可能である。新
規のインターフェイス、ＡＴＡ（パケットインターフェイス拡張型を伴うＡＴ接
続機構（ＡＴＡ／ＡＴＡＰＩ−４））（ＩＢＭ ＡＴ接続インターフェイス）が
、データ記憶装置のホストシステムにたいする接続のために定義された。最初の
ＩＤＥインターフェイスはたかだかアドレス復号化と、ＩＳＡバスとＡＴＡケー
ブルコネクターの間のバッファー作用しか含まなかった。インターフェイスプロ
トコールは、ＩＤＥ装置のレジスターにアクセスするのに、プログラムされた入
出力指令を用いた。データ転送は、付属ドライブの転送速度に合わせた、ホスト
プロセッサーの入力ストリングおよび出力ストリング指令を用いた。これらの転
送速度は、その後の仕様改訂において毎秒１６メガバイトに達した。これは、記
憶装置のバッファーと、ＩＳＡバスにおけるメモリーとの間における転送速度で
ある。媒体とバッファー間の転送速度はそれよりもはるかに低かった。
【０００４】 ＰＣＩバスの登場と共に、インテル社はＰＣＩ ＩＤＥ文書（ＰＣＩ ＩＤＥ
コントローラー仕様、改訂１．０版、３／４／９４）を発行した。これは、ＰＣ
Ｉバスにたいする、従来のＩＳＡバス準拠ホストインターフェイスの標準マッピ
ングを提供した。標準はデュアル（二重）ＩＤＥチャネルコントローラーを記載
した。マスターとスレーブから成る一対の装置を、各チャネルに接続させること
が可能になった。データ転送のためには、装置は依然としてＰＣＩバス標的とし
てアクセスされた。
【０００５】 インテル社はさらにバスマスターＩＤＥ文書（バスマスターＩＤＥコントロー
ラー用プログラミングインターフェイス、改訂１．０版、５／１６／９４）を発
行した。この文書は、ＤＭＡ装置のＩＤＥチャネル内への取り込みに関する標準
を定義する。このバスマスターインターフェイスによって、ＩＤＥチャネルは、
バスマスター（ＰＣＩバス起動装置）として、ＰＣＩバスを通じて、システムメ
モリーから、または、システムメモリーへ、データを転送することが可能になっ
た。３２ビット／３３ＭＨｚＰＣＩバスにたいするピーク転送速度は毎秒１３３
メガバイトである。
【０００６】 ＡＴＡ仕様の改訂は、新規の転送モード、ウルトラＤＭＡを定義した。従来の
転送速度改善は、設定と、ケーブルにおけるデータ転送に要求される保持時間と
を切り詰めることによって獲得された。毎秒１６メガバイトでは、リードストロ
ーブ信号を送出し、データにアクセスし、かつ、そのデータを返送するという周
回移動によって、読み取り転送速度は極めて制限された。ウルトラＤＭＡプロト
コールは最初、信号やケーブル全ての電気的特性を保存し、信号の内の三つにつ
いてその機能を再定義して新規プロトコールを供給したに過ぎなかった。このプ
ロトコールでは、データタイミングを与えるストローブ信号は、データと同じ端
末から、すなわち、書き込みの場合にはコントローラから、読み取りの場合には
装置から送出される。この構成では、転送速度は、ケーブルの単一転送のケーブ
ルスキュー（cable skew）即ちケーブル内の信号のずれによってのみ制限される
。最初のＵＤＭＡ装置は、前記プログラム化ＩＯ転送速度を倍増し、毎秒３３メ
ガバイトとした。その後の改訂により、最初の転送速度は倍増して毎秒６６メガ
バイトとなったが、交互信号コンダクターおよびアースコンダクターを含む、８
０本のコンダクターから成るリボンケーブルの使用を必要とした。現行改訂版は
、毎秒１００メガバイトの転送速度をサポートする。現在、ＡＴＡパラレルイン
ターフェイスを、高速シリアルリンクで交換しようという動きがあるが、さらに
もう一段のパラレルによるスピード増加が最初にリリースされる可能性がある。
【０００７】問題 通常のパソコンは、プロセッサー、ＤＲＡＭインターフェイス、各種インプッ
ト／アウトプットアダプター、および、ＢＩＯＳ ＲＯＭを含むチップセット周
囲に設計されるマザーボードから成る。ＩＯアダプターは一般にＩＤＥインター
フェイスを含む。ＩＤＥコントローラーの現行版の特長は、それぞれが一対のＩ
ＤＥ記憶装置に接続可能な、一対のＩＤＥポートを含むことである。これらの装
置は典型的には、１個以上のＩＤＥハードディスクと、ＣＤ ＲＯＭ、ＤＶＤ
ＲＯＭ、または、ＣＤ ＷＯＲＭドライブを含む。基本入出力システムまたはＢ
ＩＯＳは、ＰＣを立ち上げ、かつ、マザーボード上のアダプターにたいして低レ
ベルＩＯルーチンを供給するために使用されるプログラムである。事実上、これ
らのＰＣ全てが、マザーボードＢＩＯＳを用いてＩＤＥハードディスクから起動
・動作することが可能である。
【０００８】 パソコンも、ＳＯＨＯ（小規模事務所／家庭内ビジネス）市場では、次第にサ
ーバーまたはワークステーションアプリケーションを装備するようになっている
。歴史的に見ると、小型計算機システムインターフェイス（ＳＣＳＩ）を備えた
ハードディスクが、これら比較的要求度の高いアプリケーションにたいしていく
つかの性能利得を供給した。しかしながら、全ドライブの８５％以上がＩＤＥド
ライブとして生産されている現在、ＳＣＳＩドライブは、同じ媒体と読み取り／
書き込みヘッドを用いて構築した場合、ほとんどまたは全く性能利得は無いのに
、コストは大きく増大する傾向がある。もう一つの広く行われている別法として
は、始めてＰａｔｔｅｒｓｏｎによって提案された安価ディスクの冗長アレイ（
ＲＡＩＤ）を利用するやり方がある（Ｄ． Ｐａｔｔｅｒｓｏｎ他、“Ａ Ｃａ
ｓｅ ｆｏｒ Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉ
ｖｅ Ｄｉｓｋｓ （ＲＡＩＤ）”（Ｕｎｉｖ． Ｃａｌ． Ｒｅｐｏｒｔ Ｎ
ｏ． ＵＣＢ／ＣＳＤ８７／３９１、１９８７年１２月）。ＲＡＩＤシステムは
、信頼性および性能の両問題解決に向けられたものである。先ず、信頼性は、２
個以上のドライブでデータを重複的に保存することにより、単一ドライブが失っ
たとしてもデータが失われることはないことによって確保される。第二に、配列
の集合性能により、単一ドライブにたいする性能向上が得られる。重複的に保存
されたデータの内別々のセクションを、二つのドライブから同時に読み取ること
が可能である。さらに、データは、現在利用可能なドライブの全てを横断する縞
状に書き込みが可能であるから、データを読み返す場合、集約的転送速度の実現
が可能である。ＲＡＩＤ配列コントローラーは、本発明者による米国特許第６，
０１８，７７８号にさらに詳細に記載される。
【０００９】 残念なことに、現在利用可能ないくつかのＲＡＩＤ解決法には欠点がある。あ
るクラスのＲＡＩＤ解決法を特徴付けるものは、局地的知能とＳＣＳＩディスク
ドライブの使用である。このクラスは高性能を示すが、それもドライブとコント
ローラーの両方に極めて高いコストを課しての上のことである。また別のクラス
の一般的ＲＡＩＤ解決法は、ＩＤＥドライブの使用と、局地的知能やバッファー
作用の欠如によって特徴付けられる。これは事実上ソフトウェア解決法である。
重複性を維持するために、または、データを縞状に配置するために多数のドライ
ブを制御するのに必要なソフトウェアは全てホストシステム上で動作しなければ
ならないから、プロセッサーやシステムバスにおけるディスクドライブ付帯部分
を大きく増大させる。かくして、ＲＡＩＤの利点は、この付帯部分増大によるシ
ステム性能低下という犠牲の上に達成される。上記解決法はいずれもさらに別の
問題点を共有する。これらのＲＡＩＤコントローラーは、マザーボード上のＢＩ
ＯＳによって直接にはサポートされない。追加のソフトウェアドライバーが必要
になる。これらのドライバーは、オペレーティングシステム、例えば、ウィンド
ウズ（登録商標）、ウィンドウズ（登録商標）ＮＴ、ＵＮＩＸ（登録商標）、Ｌ
ＩＮＵＸ等の関数として変動することがあるから、コントローラー製造業者、Ｏ
ＥＭ、販売団体やシステム統合者にたいして余分な負担を招く。
【００１０】 従って、ホストコンピュータの上で実行される特別のソフトウェアを要求しな
い、従って、追加のソフトウェアドライバーや、ＢＩＯＳにたいする変更を要求
しないＲＡＩＤ記憶装置コントローラにたいしては需要が依然としてある。ＢＩ
ＯＳにたいする変更を要求しないＲＡＩＤコントローラーは、ＡＴＡ適合性イン
ターフェイスを搭載するほとんど全ての標準的な、購入したままのコンピュータ
と、「刺し込んでそのままＯＫ」の適合性を与える利点を持つと考えられる。こ
のＲＡＩＤコントローラーは、ホストにたいしてトランスぺアレントであるから
、いずれの装置インターフェイスの結合においても多数の記憶装置（４個に限定
されない）を装備するのに使用が可能であり、従って、ホストにたいして付帯部
分を添加することなく、ＲＡＩＤ鏡像処理、縞状配置等を導入することが可能と
なろう。このようなＲＡＩＤコントローラーは、ＲＡＩＤ性能を、全てのＰＣユ
ーザーにたいして、低コストで、かつ、極めて簡単なインストール法によっても
たらすことになろう。
【００１１】発明の概要 本発明は、標準的ＩＤＥコントローラーやＩＤＥドライブを用いて、任意のＰ
Ｃマザーボード上で起動・動作させることが可能な全てのオペレーティングシス
テムと適合性を持つＲＡＩＤコントローラーを搭載する。本発明は、この適合性
を、標準的コントローラと、付属のドライブをエミュレートすることによって実
現する。例えば、ある任意のシステムは、ＲＡＩＤ１において、すなわち、信頼
性のための「ミラーリング」構成において、一対のドライブを要求することがあ
る。本発明に記載されるコントローラーに接続された場合、ＢＩＯＳは、単一の
、極めて信頼性の高いドライブを見ることになる。この同じシステムはさらに、
ＲＡＩＤ３またはＲＡＩＤ５構成のいずれかとして構成される、３個のドライブ
から成る配列を要求することがある。これによって、３個のドライブのいずれに
たいしても、高い信頼性を持つ２倍の転送速度が供給されることになる。本発明
のこの場合においても、３個のドライブから成るこの配列は、ＢＩＯＳにとって
は、３個のドライブのいずれについてもその２倍の容量を報告し、かつ、高い信
頼性を持つ２倍の転送速度を示す、単一ドライブのように見える。いずれにしろ
、このＲＡＩＤは、ＢＩＯＳにおける既存のドライバーにたいしてトランスペア
レントである。
【００１２】 本発明のコントローラーは、標準的２チャネルＩＤＥコントローラーをエミュ
レートする。標準的コントローラー同様、そのコントローラーはロジック的には
ＰＣＩバスに接続される。それは、物理的にマザーボード上にあって、マザーボ
ードのチップセット内部で統合されていてもよいし、あるいは、ＰＣＩスロット
におけるプラグインカードの上にあってもよい。それは、標準的コントローラー
に接続される４個の装置全てをエミュレートしてもよい。これらロジック装置の
それぞれが、このコントローラーに接続される物理装置から成る配列にたいして
インターフェイスを供給する可能性を持つ。本実施態様は、物理的ドライブの接
続にたいしてＡＴＡポートを供給するものではあるが、他の型のインターフェイ
ス、または、インターフェイスの結合を使用することも可能である。
【００１３】 本発明の、その他の目的や利点は、付属の図面を参照しながら進められる、本
発明の好ましい実施態様に関する下記の詳細な説明から明らかとなろう。
【００１４】好ましい実施態様の詳細な説明 図１の上半分は、パソコンのＡＴＡコントローラー１０であって、システムバ
ス１２と記憶装置１４の間のインターフェイスを供給するＡＴＡコントローラー
の従来技術による典型的運用を示す。システムバス１２はＰＣＩバスである。ロ
ジック的にはＰＣＩバスに接続されるものの、ＡＴＡコントローラーは通常はマ
ザーボードチップセットに統合される。ある任意の運用において、別の、または
、追加のコントローラーを、マザーボード上のＰＣＩバススロット（図示せず）
にプラグインすることが可能である。ＰＣＩバスは、それを通じて各コントロー
ラーに一意のアドレスが割り当てられる形態機構を供給する。典型的なコントロ
ーラー１０は、一次（プライマリ）および二次（セカンダリ）ＩＤＥコネクター
と特定される一対のコネクター１６，１８に終わる二つのチャネルを供給する。
各チャネルは、コネクターとケーブルを共有する一対の記憶装置をサポートする
。例えば、図１において、二次チャネルケーブル１９は、マスター記憶装置２０
とスレーブ記憶装置２２に接続される。別の一対のドライブも同様に一次（プラ
イマリ）チャネルケーブル２４に接続される。このようにして、この２チャネル
コントローラー１０は、図１に示すように合計４個の装置をサポートする。
【００１５】 図１の下半分は、ＰＣＩバスから見た場合の、ＩＤＥコントローラーとドライ
ブのプログラミングインターフェイスを示す。各ブロックの物理的アドレスは、
業界で一般に知られるように、また、前述のインテル社ＰＣＩ ＩＤＥコントロ
ーラー仕様文書に記載されるように、コントローラーのＰＣＩバス構成スペース
を通じて割り当てられる。もう一つの前述のインテル社文書、バスマスターＩＤ
Ｅコントローラー用プログラミングインターフェイスは、バスマスターＩＤＥコ
ントローラー用プログラミングインターフェイスを記載する。この機構の標準化
前は、記憶装置データは典型的にはプログラム化Ｉ／Ｏを通じて転送された。こ
のＩ／Ｏでは、データ転送に必要なロードや保存は、システムプロセッサーによ
って実行された。プログラム化Ｉ／Ｏ機構は依然としてサポートされてはいるも
のの、バスマスターインターフェイスによって、ＡＴＡコントローラーは、シス
テムメモリーへの直接アクセス、すなわち、ＤＭＡを通じてデータを転送するこ
とが可能になった。前記バスマスターＩＤＥコントローラー文書は、一つは一次
ＡＴＡチャネル用、もう一つは二次ＡＴＡチャネル用から成る、一対のバスマス
ターコントローラーをサポートする、１６バイトブロックのレジスターを定義す
る。このレジスターブロックは物理的にはコントローラーの一部である。これは
、それぞれが各チャネルに関連する二つの部分３０と３２に分かれて図示される
。
【００１６】 前記ＡＴＡ仕様は記憶装置のプログラミングインターフェイスを定義する。こ
のインターフェイスは２個のレジスターブロック、指令ブロックと制御ブロック
から成る。指令ブロックは、バイト幅のレジスターから成る８バイトブロックで
ある。これらレジスターの導入詳細の全てはＡＴＡ仕様に公刊されている。
【００１７】 図１の右側は、一組が、４個の付属の記憶装置のそれぞれに対応する、４組の
指令および制御レジスターブロックを示す。例えば、一組のレジスターブロック
３６は、指令ブロック３８と、対応する制御ブロック４０から成る。これらのレ
ジスターは、物理的には、図１の上半分に示した対応する記憶装置の一部である
。従って、レジスター組３６（一次チャネル）はマスター記憶装置２５の中に位
置付けられる。ある任意の記憶装置が接続されていない場合、その指令・制御レ
ジスターブロックはプログラミングインターフェイスに現れない。
【００１８】 ＡＴＡ仕様はさらに、これらの記憶装置によってサポートされるプロトコール
を定義する。一般に、アクセス指令および全関連パラメータは、指令ブロックの
レジスターにロードされる。次にこの記憶装置はその指令を実行する。装置の書
き込みの場合、装置は先ず書き込みデータを要求する。プログラム化Ｉ／Ｏ動作
の場合、ホストプロセッサーがシステムメモリーからデータを読み取り、指令ブ
ロックの一部を用いて、それを装置内のバッファー（図示せず）に、バッファー
中の１６ビットウィンドウとして書き込む。バスマスターＤＭＡ動作の場合、Ａ
ＴＡコントローラーは、そのチャネルにたいするバスマスターコントローラーレ
ジスターブロックの構成に基づいて、直接システムメモリーのデータにアクセス
する。次にこの記憶装置は保存媒体にアクセスして、この媒体とローカルバッフ
ァーとの間でデータを転送する。媒体読み取りの場合は、ローカルバッファー中
のデータは次に、プログラム化Ｉ／Ｏか、前述のバスマスターＤＭＡのいずれか
を用いて、システムメモリーに転送される。最後に、記憶装置は、ＡＴＡコント
ローラーを通じて、状態レジスターのポーリングか、割込みのいずれかを介して
ホストシステムに終了を示す。
【００１９】 電源をオンすると、パソコンは、マザーボード上の不揮発性メモリーに物理的
に保存されるコードを実行する。この基本入出力システムまたはＢＩＯＳコード
は、ＡＴＡコントローラーに接続するＡＴＡ記憶装置から、そのパソコンのオペ
レーティングシステムをロードし、それらの記憶装置のために低レベルＩ／Ｏシ
ステムドライバーを供給する。
【００２０】 本発明は、図１に示して前述したＡＴＡコントロラーをエミュレートするので
、プログラミングレベルにおいて同コントローラーと完全に互換性がある。ここ
で図２を参照すると、図２の上半分は、本発明によるコントローラー、例えばＲ
ＡＩＤコントロラーとして構成することが可能なコントローラーのブロック図で
ある。コントローラーブロック５０の左側は、標準的デュアルチャネルＡＴＡコ
ントローラーの代わりにＰＣＩバスに接続し、１個から４個の付属ＡＴＡ記憶装
置をエミュレートする。この、ＡＴＡ記憶装置のエミュレーションは下記にさら
に詳細に説明されるが、これは、コントローラーの対ホストインターフェイスを
、物理的装置インターフェイスと切り離すことになるから、供給される装置イン
ターフェイスの型式・数において相当の自由度を許すことになる。例えば、本発
明の一つの運用は、Ｘ個のＳＣＳＩポート、および／または、Ｙ個のＡＴＡポー
トであって、ここにＸとＹは、ホストに見える４個のロジック的ドライブに全く
制限されない、そのようなポートを導入する。図２は、０からＮ−１迄番号を付
された、Ｎ＋１個のＡＴＡポートを導入した例である。
【００２１】 図２の下半分は、本発明のプログラミングインターフェイスを示す。ホストイ
ンターフェイス５６は、標準的ＡＴＡコントローラーのＰＣＩバスの側から見え
るレジスターブロックの全てを備える。すなわち、デュアルチャネルバスマスタ
ーコントローラーブロック５８、６０、および、４組の指令・制御レジスターブ
ロックで、６２，６４，６６および６８と番号の付されたものである。ホストイ
ンターフェイスブロック５６は、ＡＴＡ仕様プロトコールをサポートするのに必
要なレベルまで、ＡＴＡコントローラーおよびＡＴＡ記憶装置のレジスターをエ
ミュレートする。
【００２２】 図２下部のブロック７０は、コントローラーブロック５０の主要成分を示す。
ホストインターフェイスブロック５６の他に、コントローラー７０は、後述のよ
うにＲＡＭバッファーキャッシュ７２、ＤＭＡチャネル７４、および、プロセッ
サー８０を含む。コントローラーブロック７０はさらに複数のＡＴＡポートイン
ターフェイス、例えば、インターフェイス８２，８４および８６を含む。各ＡＴ
Ａポートインタフェイスは、ディスクドライブのようなＩＤＥタイプ記憶装置に
たいする標準的インターフェイス接続を供給する。前述したように、各記憶装置
は、ボード上に指令および制御レジスターブロックを含む。これらは、例えば、
指令レジスターブロック９０および制御ブロック９２として示されるが、これら
いずれも単一装置、すなわち、マスタードライブに関連し、このマスタードライ
ブはＡＴＡポートインターフェイス８２、標準接続ケーブル９６に接続される。
制御ブロック７０は、ホストＰＣＩバス１２にたいしては標準的デュアルチャネ
ルコントローラーインターフェイス５６を供給する一方で、所望の数のＡＴＡポ
ートを含むように構成することが可能である。
【００２３】 本発明の、現在好ましいとされる実施態様の詳細なブロック図を図３に示す。
本システムは、０．１８ミクロンＣＭＯＳ行程における特定用途向けＩＣ（ＡＳ
ＩＣ）として導入される。デバイスはロジック的には４つのモジュールに分割さ
れ、各モジュールは、デバイスの外側にたいして関連ポートを持つ。
【００２４】 ホストインターフェイス１００は、インシリコンから成るＰＣＩコア１０４の
周囲に構築される。このＣＳ６４６４ＡＦは、３２ビット、６４ビットの両ＰＣ
Ｉバスを、３３ＭＨＺまたは６６ＭＨＺのＰＣＩバスクロック速度でサポートす
るソフトコア（特定の用途のために合成されるベリログソース）である。このコ
アは、マスター動作、標的動作の両方をサポートする。標的機能１０６は、前述
のＡＴＡ適合性レジスターファイルへのアクセスを供給する。マスター性能１０
８は、ＡＴＡコントローラーのバスマスターＤＭＡ性能をエミュレートするのに
使用される。このＰＣＩコアは、デュアルポートＡＴＡコントローラーの構成空
間１１０をエミュレートする構成空間を含む。
【００２５】 ＤＲＡＭインターフェイスブロック１２０は、外部的に接続されるＳＤＲＡＭ
１２２をサポートする。この６４ビット幅、１００ＭＨＺ単一データ速度を持つ
ポート１２４は、毎秒８００メガバイトのピーク転送速度をサポートする。局所
的に、このＤＲＡＭインターフェイスは、ホストインターフェイス１００を介し
てのＰＣＩバスとのやり取り、ドライブインターフェイス１３０を介してのディ
スクドライブとのやり取り、および、プロセッサーブロック１５０中のローカル
プロッセサーによるアクセスによって共有される。
【００２６】 ドライブインターフェイスブロック１３０は、例えば、５個のＡＴＡポートを
サポートし、各ポートは１個のマスタードライブトと１個のスレーブドライブを
サポートする。各ポートは、プログラム化入出力（ＰＩＯ）を、最大毎秒１６メ
ガバイトの転送速度でサポートするが、ウルトラＤＭＡは、最大毎秒１００メガ
バイトの転送速度で転送する。
【００２７】 プロセッサーブロックは、ＬＳＩロジックから成るＥＺ４１０２ ＴｉｎｙＲ
ＩＳＣコア１６０の周囲に構築される。このプロセッサーはＭＩＰＳプロセッサ
ーの一変種である。電源がオンされると、このプロセッサーは、拡張バスポート
１６６を介してアクセスされる、外部フラッシュメモリー１６２からコードをロ
ードする。このコードは、同プロセッサーブロック内のＳＲＡＭブロック１７０
に転送される。プロセッサー１６０は、他のモジュールのそれぞれを構成し、こ
れらのモジュールを通じて、ＰＣＩバス、ＳＤＲＡＭ、または、ＡＴＡドライブ
にアクセスする。一般に、システムの転送速度は、プロセッサーにデータ処理を
要求しないことによって強化される。本プロセッサーは、ドライブとＤＳＲＡＭ
間において、それらのブロックにＤＭＡエンジン１３６、１４６を構成して、ブ
ロック間のＦＩＦＯ１４８のロード、アンロードを実行することによって、両ブ
ロック間のデータの動きを指揮する。同様に、本プロセッサーは、ＳＤＲＡＭと
ＰＣＩバス標的の間において、ＤＲＡＭインターフェイスとホストインターフェ
イスにＤＭＡエンジン１７２、１０２を構成して、ブロック間のＦＩＦＯ１７４
をロード、アンロードすることによって、両ブロック間の転送を指揮する。
【００２８】 図４はＡＴＡレジスターファイル装備の詳細を示す。レジスターは皆、デュア
ル（二重）ポート機能を持ち、ホストシステムによりＰＣＩバスを介して、ある
いは、ローカルプロセッサー１６０により、アクセスが可能である。ＰＣＩバス
から見た場合、各ＡＴＡチャネルは、関連する２ブロックのレジスターを有する
。指令ブロック２０８は、バイト幅レジスターの内８バイト範囲のものである。
制御ブロック２１０は４バイト範囲であるが、その内単一場所のみが使用される
。前述したように、単一ＡＴＡポートは、共通のケーブルに接続される一対の装
置にアクセスするよう使用することが可能である。各装置はそれ独自の指令・制
御レジスターブロックを持つ。装置は、一つをマスター、他方をスレーブと表示
するジャンパーを備えて物理的に構成される。ある特定の装置は、指令ブロック
のアドレスオフセット６において、デバイス／ヘッド（Device Head）レジスタ
ーに１バイトのデータを書き込むことによって選択される。ビット４が確認され
た場合、スレーブ装置が選択され、その後の動作にマスターは非選択状態にされ
る。ビット４をクリアーして同じレジスターに書き込みをすると、マスター装置
が選択され、スレーブは非選択状態にされる。本発明においてこの振る舞いをエ
ミュレートするために、マスターとスレーブレジスターの両セットが装備されて
いる。さらに、装置ヘッドレジスターにたいする最新書き込みビット４を記録す
る、単一ビットスレーブレジスター２３０が供給される。このスレーブレジスタ
ーは、読み取り多重化と、ＰＣＩバスからの書き込みアドレス復号化を制御し、
それによって、適当なペアのレジスターブロックが、最新の装置選択に基づいて
アクセスされるようにする。
【００２９】 電源オンまたはリセット後は、ＡＴＡ装置は最初ビジー（飽和活動状態）であ
る。このビジー状態は、指令ブロックのアドレスオフセット７の状態レジスター
、または、制御ブロックの代替状態レジスターブロックを読み取ることによって
検出が可能である。一つの装置がビジーである間は、他のレジスターのいずれに
たいしてもアクセスはできない。本発明ではこの振る舞いをエミュレートするた
めに、単一ビットのビジーレジスター２３２が供給される。このレジスターは、
制御ブロックの装置制御レジスター中のソフトリセットにたいする書き込みによ
って、または、指令レジスターにおいて、指令レジスターブロックのアドレスオ
フセット７に書き込みが行われた時、ＰＣＩバスからのリセットによって設定さ
れる。ローカルプロセッサーは、ビジーレジスターをクリアーすることが可能で
ある。
【００３０】 各ＡＴＡ装置は、その装置内部で割込みが可能となった場合、ホストシステム
にたいして割込み要求を主張することが可能である。この振る舞いをエミュレー
トするために、単一ビット割込み要求２３４および割込み可能２３６レジスター
が、マスターとスレーブ両装置に供給される。割込み可能は、それぞれの装置の
装置コントロールを通じて制御される。各装置は、データを転送するために、ま
たは、終了状態を戻すために、ホストシステムにたいして割込み要求を主張する
ことが可能である。本発明では、割込み要求は、ローカルプロセッサーによって
設定または解除が可能である。割込み要求はまた、ＡＴＡ仕様のプロトコールに
おいて前述したように、装置の状態レジスター（しかし、代替(alternate)状態
レジスターではない）によっても解除される。マスター・スレーブ装置における
割込み要求・割込み可能状態は、ホストが装置選択を変更した場合適正な振る舞
いが実行されるよう、それぞれ独立に維持される。
【００３１】 マスターおよびスレーブ装置の指令・制御レジスターファイルは、スレーブ、
ビジーおよび割込み「副作用」をも含めて全て二次チャネル用に複製される。４
個全ての装置用の指令・制御レジスターファイルは全て、ローカルプロセッサー
のアドレス空間に直線的にマップされる。
【００３２】 共有されるデュアルチャネルバスマスター制御（コントロール）ブロック２５
０は、ＰＣＩバスまたはローカルプロセッサーのいずれかからアクセスが可能で
ある。
【００３３】 ＡＴＡプロトコールによれば、装置が選択され、任意の指令に必要とされる全
てのパラメータが指令レジスターにロードされ、次いで、オフセット７のレジス
ターに指令そのものがロードされる。前述したように、これはそのチャネルをビ
ジーに設定する。ビジーの立ち上がりエッジはローカルプロセッサーに割込みを
引き起こし、同プロセッサーは、それにたいし指令とそのパラメータを解釈する
ことによって応答する。多くの指令は、付属の物理的装置配列へのアクセスに向
けて再マップされる。これらのアクセスは、ＲＡＩＤレベル０，１，３および５
を含む（ただしそれらに限定されない）一般的ＲＡＩＤプロトコールのいずれか
を導入するのに使用が可能である。ローカルプロセッサーは、要求されたもの以
上のデータを読み取るという選択を取ることもできる。この余分のデータは、そ
の後の読み取りを期待してＳＤＲＡＭにキャッシュ保存される。ローカルプロセ
ッサーは、指令に請求されるように、プログラム化ＩＯまたはＤＭＡを用いて、
ＳＤＲＡＭとホストシステムの間でデータをやり取りするよう手配することが可
能である。
【００３４】 簡単に要約すると、本発明は、ＲＡＩＤ記憶装置コントローラであって、同コ
ントローラーをホストシステムのバスに接合させるためのホストインターフェイ
スを供給する、ＲＡＩＤ記憶装置コントローラを含む。このホストインターフェ
イスは、付属の記憶装置、例えばＩＤＥディスク装置とは分離されるので、実際
の付属ドライブは、数やインターフェイスプロトコールにおいて制限されない。
各種装置ポートの導入が可能であり、かつ、各種ＲＡＩＤ方策、例えば、レベル
３やレベル５の使用が可能である。いずれの場合でも、ホストインターフェイス
は、ホストにたいする標準的均一的インターフェイス、すなわちＡＴＡインター
フェイスを、好ましくはデュアルチャネルＡＴＡインターフェイスを供給する。
このホストインターフェイスはＡＴＡ単一またはデュアルチャネルインターフェ
イスをエミュレートし、かつ、そのコントローラーに物理的に接続される装置の
実際数に無関係に、チャネル当り１個または２個の付属ＩＤＥ装置をエミュレー
トする。従って、例えば５ないし７個のＩＤＥドライブを、ＰＣＩホストシステ
ムにおける標準ＢＩＯＳを変更することなく、ＲＡＩＤレベル５プロトコール中
に装備することが可能である。従って、このＲＡＩＤコントローラーは、標準的
デュアルチャネルＡＴＡコントローラーボードにたいしてはトランスペアレント
である。
【００３５】 当業者であれば、本発明の基礎的原理から逸脱することなく、本発明の、前述
の実施態様の細部にたいして多くの変更を加えることが可能であることは明白で
あろう。従って、本発明の範囲は、ただ上述の請求項によってのみ判断されなけ
ればならない。
【図面の簡単な説明】
【図１】 物理的およびソフトウェア／レジスター像を示す、従来技術によるＡ
ＴＡデュアルチャネルコントロラー運用を単純化したブロック図である。
【図２Ａ】 本発明による、ＡＴＡポートエミュレーションを備えたＲＡＩＤコ
ントローラーの単純化したブロック図である。
【図２Ｂ】 本発明による、ＡＴＡポートエミュレーションを備えたＲＡＩＤコ
ントローラーの単純化したブロック図である。
【図３】 ＡＴＡポートエミュレーションを備えたＲＡＩＤコントローラーの現
在好適な市販品の実施態様の高レベルブロック図である。
【図４】 図３のコントローラーのＡＴＡレジスターファイルの一つの導入例の
さらに詳細を示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ 【要約の続き】 準ＢＩＯＳを何ら変更することなく、５個または７個の ＩＤＥドライブを装備することが可能である。従って、 このＲＡＩＤコントローラーは、標準的デュアルチャネ ルＡＴＡコントローラーボードにたいしてトランスペア レントである。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 記憶装置コントローラであって、 前記コントローラーをホストシステムバスに接合させるホストインターフェイ
    スであって、標準ＩＤＥチャネルをエミュレートし、さらに前記標準ＩＤＥチャ
    ネルに接続されているかのようにＩＤＥ装置をエミュレートする、ホストインタ
    ーフェイス、および、 前記記憶装置コントローラを物理的記憶装置に接続する、少なくとも１個の物
    理的インターフェイス、 を含むことを特徴とする記憶装置コントローラ。
  2. 【請求項２】 前記物理的インターフェイスの少なくとも一つは、ＡＴＡ互換記
    憶装置を前記コントローラーに接続するためのＡＴＡポートを装備することを特
    徴とする、請求項１による記憶装置コントローラ。
  3. 【請求項３】 前記ホストインターフェイスは、少なくとも一つの一次チャネル
    と一つの二次チャネルをエミュレートすることを特徴とする、請求項１による記
    憶装置コントローラ。
  4. 【請求項４】 前記ホストインターフェイスは、前記一次および二次チャネルの
    それぞれに接続される単一ＩＤＥ装置をエミュレートすることを特徴とする、請
    求項３による記憶装置コントローラ。
  5. 【請求項５】 前記ホストインターフェイスは、いずれも前記一次および二次チ
    ャネルの内の一つに接続される、マスターＩＤＥ記憶装置およびスレーブＩＤＥ
    記憶装置の両方をエミュレートすることを特徴とする、請求項３による記憶装置
    コントローラ。
  6. 【請求項６】 請求項３による記憶装置コントローラであって、かつ、標準デュ
    アルポートＩＤＥコントローラーのバスマスターＤＭＡコントローラーをエミュ
    レートする手段をさらに含むことを特徴とする記憶装置コントローラ。
  7. 【請求項７】 前記ホストインターフェイスは、前記ＩＤＥチャネルに接続され
    る単一ＩＤＥ装置をエミュレートすることを特徴とする、請求項１による記憶装
    置コントローラ。
  8. 【請求項８】 前記ホストインターフェイスは、前記ＩＤＥチャネルに接続され
    るマスターＩＤＥ記憶装置およびスレーブＩＤＥ記憶装置の両方をエミュレート
    することを特徴とする、請求項１による記憶装置コントローラ。
  9. 【請求項９】 請求項１による記憶装置コントローラで、かつ、標準デュアルポ
    ートＩＤＥコントローラーのバスマスターＤＭＡコントローラーをエミュレート
    する手段をさらに含むことを特徴とする記憶装置コントローラ。
  10. 【請求項１０】 ＲＡＩＤ記憶装置コントローラであって、 前記コントローラーをホストシステムバスに接合させるホストインターフェイ
    スであって、少なくとも１個のＡＴＡコントローラーチャネルをエミュレートす
    るホストインターフェイス； 前記ホストインターフェイスは、ＩＤＥ準拠指令および制御レジスターブロッ
    クを装備することによって、前記エミュレートされたＩＤＥチャネルに接続され
    ているかのように少なくとも一つのＩＤＥ装置をさらにエミュレートする、ホス
    トインターフェイス、 前記記憶装置コントローラを複数の記憶装置に接続する、少なくとも２個の物
    理的インターフェイス、および、 物理的記憶装置アクセス動作を制御する、前記コントローラーに搭載されるロ
    ーカルプロセッサー、 を含むことを特徴とするＲＡＩＤ記憶装置コントローラ。
  11. 【請求項１１】 請求項１０によるＲＡＩＤ記憶装置コントローラで、かつ、標
    準デュアルポートＩＤＥコントローラーのバスマスターＤＭＡコントローラーを
    エミュレートする手段をさらに含むことを特徴とするＲＡＩＤ記憶装置コントロ
    ーラ。
  12. 【請求項１２】 請求項１０によるＲＡＩＤ記憶装置コントローラで、かつ、ホ
    ストシステムバスと、接続される記憶装置との間のデータ転送をバッファーする
    バッファーメモリー、および、ホストインターフェイスとバッファーメモリーと
    の間でデータを転送するよう配されるＤＭＡエンジンをさらに含むことを特徴と
    する、ＲＡＩＤ記憶装置コントローラ。
  13. 【請求項１３】 請求項１２によるＲＡＩＤ記憶装置コントローラであって、前
    記バッファーメモリーと前記ポートインターフェイスとの間でデータを転送する
    よう配されるＤＭＡエンジンを含むことを特徴とする、ＲＡＩＤ記憶装置コント
    ローラ。
  14. 【請求項１４】 前記ホストインターフェイスは、一次ＡＴＡチャネルと二次Ａ
    ＴＡチャネルとの両方をエミュレートすることを特徴とする、請求項１０による
    ＲＡＩＤ記憶装置コントローラ。
  15. 【請求項１５】 前記ホストインターフェイスは、前記一次および二次チャネル
    のそれぞれに接続される単一ＩＤＥ装置をエミュレートすることを特徴とする、
    請求項１４によるＲＡＩＤ記憶装置コントローラ。
  16. 【請求項１６】 前記ホストインターフェイスは、前記一次および二次チャネル
    の少なくとも一つに接続される、マスターＩＤＥ記憶装置とスレーブＩＤＥ記憶
    装置の両方をエミュレートすることを特徴とする、請求項１４によるＲＡＩＤ記
    憶装置コントローラ。
  17. 【請求項１７】 前記ホストインタフェイスは、前記ＩＤＥチャネルに接続され
    るマスターＩＤＥ装置とスレーブＩＤＥ装置の両方をエミュレートすることを特
    徴とする、請求項１０によるＲＡＩＤ記憶装置コントローラ。
  18. 【請求項１８】 前記ホストインターフェイスは、前記ＩＤＥチャネルに接続さ
    れる単一ＩＤＥ装置をエミュレートすることを特徴とする請求項１０によるＲＡ
    ＩＤ記憶装置コントローラ。
  19. 【請求項１９】 前記ホストインターフェイスは、前記ＩＤＥチャネルに接続さ
    れるマスターＩＤＥ装置とスレーブＩＤＥ装置の両方をエミュレートすることを
    特徴とする請求項１０によるＲＡＩＤ記憶装置コントローラ。
  20. 【請求項２０】 既存のホストＢＩＯＳソフトウェアを修正することなしに、Ｒ
    ＡＩＤ記憶装置コントローラをＰＣＩバスホストに接合させる方法であって、 前記コントローラーにおいて、ホストに接合するＡＴＡコントローラーをエミ
    ュレートすること； 前記コントローラーにおいて、前記ＡＴＡコントローラーに接続されているか
    のようにＩＤＥ記憶装置をさらにエミュレートすること； 前記コントローラーに一つの物理的記憶装置を接続するために少なくとも２個
    の物理的ポートインターフェイスを供給すること；および、 前記コントローラーのホストインターフェイスを物理的記憶装置から結合解除
    することであって、それによって前記記憶装置コントローラは、コントローラー
    の物理的ポートインターフェイスに実際に接続される物理的記憶装置の、実際の
    数およびインターフェイスの型と無関係に、ホストにとっては、ＡＴＡインター
    フェイスを介して接続される一つのＩＤＥ装置と見えるように結合解除すること
    、 から成るステップを含む方法。
JP2001525522A 1999-09-22 2000-09-21 Ａｔａエミュレーション・ホストインターフェイスを備える、ｒａｉｄ記憶装置コントローラーおよび方法。 Pending JP2003510683A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15600199P 1999-09-22 1999-09-22
US60/156,001 1999-09-22
PCT/US2000/026343 WO2001022221A1 (en) 1999-09-22 2000-09-21 Raid controller system and method with ata emulation host interface

Publications (1)

Publication Number Publication Date
JP2003510683A true JP2003510683A (ja) 2003-03-18

Family

ID=22557665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001525522A Pending JP2003510683A (ja) 1999-09-22 2000-09-21 Ａｔａエミュレーション・ホストインターフェイスを備える、ｒａｉｄ記憶装置コントローラーおよび方法。

Country Status (9)

Country Link
EP (1) EP1236106A4 (ja)
JP (1) JP2003510683A (ja)
KR (1) KR100441189B1 (ja)
CN (1) CN1222876C (ja)
AU (1) AU7714700A (ja)
CA (1) CA2385492C (ja)
HK (1) HK1050935A1 (ja)
TW (1) TW476030B (ja)
WO (1) WO2001022221A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005092884A (ja) * 2003-09-19 2005-04-07 Harman Becker Automotive Systems Gmbh データ転送インターフェース
JP2007087053A (ja) * 2005-09-21 2007-04-05 Oki Electric Ind Co Ltd ディスクアレイ制御装置および制御方法
JP2008537219A (ja) * 2005-03-31 2008-09-11 インテル・コーポレーション ホストコントローラで独立および同時データ転送を行う方法および装置
JP2008276691A (ja) * 2007-05-07 2008-11-13 Kwok-Yan Leung ハードディスクインターフェースを模擬したインターフェースカード
JP2010191912A (ja) * 2009-02-20 2010-09-02 Nec Computertechno Ltd ディスク装置実装方式、方法及びディスク装置実装用アダプタ

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3812928B2 (ja) * 1999-07-14 2006-08-23 株式会社日立製作所 外部記憶装置及び情報処理システム
JP4742443B2 (ja) * 2001-04-25 2011-08-10 ソニー株式会社 記録再生装置、記録再生制御方法及び記録再生制御装置
US6763398B2 (en) 2001-08-29 2004-07-13 International Business Machines Corporation Modular RAID controller
US6904498B2 (en) 2002-10-08 2005-06-07 Netcell Corp. Raid controller disk write mask
CN1296845C (zh) * 2003-01-24 2007-01-24 华为技术有限公司 一种磁盘存储***
US8301809B2 (en) * 2003-07-02 2012-10-30 Infortrend Technology, Inc. Storage virtualization computer system and external controller thereof
CN100383757C (zh) * 2003-09-23 2008-04-23 华为技术有限公司 磁盘数据备份***及其方法
JP4578794B2 (ja) * 2003-09-30 2010-11-10 ソニー株式会社 マルチシステム、データ格納部アクセス装置およびデータ格納部アクセス方法
DE10351019A1 (de) * 2003-10-31 2005-06-30 P21 - Power For The 21St Century Gmbh Verfahren zum Steuern und/oder Regeln wenigstens eines Aggregats in einem technischen System sowie technisches System
TWI306241B (en) * 2004-07-12 2009-02-11 Infortrend Technology Inc A controller capable of self-monitoring, a redundant storage system having the same, and its method
US7694038B2 (en) * 2004-11-17 2010-04-06 International Business Machines Corporation Maintaining and using nexus information on a host, port and device connection
TWI344602B (en) 2005-01-13 2011-07-01 Infortrend Technology Inc Redundant storage virtualization computer system
CN100447731C (zh) * 2005-01-13 2008-12-31 普安科技股份有限公司 冗余存储虚拟化计算机***
US7774514B2 (en) 2005-05-16 2010-08-10 Infortrend Technology, Inc. Method of transmitting data between storage virtualization controllers and storage virtualization controller designed to implement the method
US7568075B2 (en) * 2005-09-22 2009-07-28 Hitachi, Ltd. Apparatus, system and method for making endurance of storage media
KR100736928B1 (ko) * 2005-12-05 2007-07-10 삼성전자주식회사 호스트 디바이스 간의 데이터 통신이 가능한 복합기기 및호스트 디바이스 간의 데이터 통신방법
KR100843199B1 (ko) 2006-08-10 2008-07-02 삼성전자주식회사 고속 아이.디.이. 인터페이스 장치 및 그 방법
KR20100069067A (ko) * 2008-12-16 2010-06-24 (주)인디링스 독립적으로 파일 시스템을 관리하는 레이드 컨트롤러
US8504767B2 (en) * 2010-04-20 2013-08-06 Taejin Info Tech Co., Ltd. Raid controlled semiconductor storage device
KR101209914B1 (ko) * 2011-06-08 2012-12-11 주식회사 태진인포텍 프로그램 가능한 호스트 인터페이스를 갖는 반도체 저장 장치 메모리 디스크 유닛
KR101212809B1 (ko) * 2011-06-08 2012-12-18 주식회사 태진인포텍 복수의 호스트 인터페이스를 갖는 반도체 저장 장치 메모리 디스크 유닛 및 그 구동 방법
US9117037B2 (en) 2011-11-21 2015-08-25 Acer Incorporated Interface apparatus, cascading system thereof and cascading method thereof
TWI465923B (zh) * 2011-11-21 2014-12-21 Acer Inc 介面裝置及其串接系統與串接方法
KR101988287B1 (ko) * 2012-11-26 2019-06-12 삼성전자주식회사 저장 장치 및 그것을 포함하는 컴퓨팅 시스템, 및 그것의 데이터 전송 방법
TW201634190A (zh) 2015-03-18 2016-10-01 Hong Ann Tool Ind Co Ltd 具有卡掣裝置之扳手
DE102015115950A1 (de) 2015-09-22 2017-03-23 Powagrip Industrial Co., Ltd. Befestigungsmittel für einen Schraubenschlüssel
KR102567279B1 (ko) * 2016-03-28 2023-08-17 에스케이하이닉스 주식회사 비휘발성 듀얼 인 라인 메모리 시스템의 파워 다운 인터럽트

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5483641A (en) * 1991-12-17 1996-01-09 Dell Usa, L.P. System for scheduling readahead operations if new request is within a proximity of N last read requests wherein N is dependent on independent activities
CA2097762A1 (en) * 1992-06-05 1993-12-06 Dennis J. Alexander Disk drive controller with a posted write cache memory
US5794063A (en) * 1996-01-26 1998-08-11 Advanced Micro Devices, Inc. Instruction decoder including emulation using indirect specifiers
US6018778A (en) * 1996-05-03 2000-01-25 Netcell Corporation Disk array controller for reading/writing striped data using a single address counter for synchronously transferring data between data ports and buffer memory
US5890014A (en) * 1996-08-05 1999-03-30 Micronet Technology, Inc. System for transparently identifying and matching an input/output profile to optimal input/output device parameters

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005092884A (ja) * 2003-09-19 2005-04-07 Harman Becker Automotive Systems Gmbh データ転送インターフェース
JP2008537219A (ja) * 2005-03-31 2008-09-11 インテル・コーポレーション ホストコントローラで独立および同時データ転送を行う方法および装置
JP2007087053A (ja) * 2005-09-21 2007-04-05 Oki Electric Ind Co Ltd ディスクアレイ制御装置および制御方法
JP2008276691A (ja) * 2007-05-07 2008-11-13 Kwok-Yan Leung ハードディスクインターフェースを模擬したインターフェースカード
JP2010191912A (ja) * 2009-02-20 2010-09-02 Nec Computertechno Ltd ディスク装置実装方式、方法及びディスク装置実装用アダプタ

Also Published As

Publication number Publication date
KR20020048414A (ko) 2002-06-22
HK1050935A1 (zh) 2003-07-11
EP1236106A1 (en) 2002-09-04
EP1236106A4 (en) 2002-10-30
CA2385492C (en) 2005-08-16
CN1222876C (zh) 2005-10-12
CA2385492A1 (en) 2001-03-29
WO2001022221A1 (en) 2001-03-29
CN1391672A (zh) 2003-01-15
TW476030B (en) 2002-02-11
KR100441189B1 (ko) 2004-07-21
AU7714700A (en) 2001-04-24

Similar Documents

Publication Publication Date Title
JP2003510683A (ja) Ａｔａエミュレーション・ホストインターフェイスを備える、ｒａｉｄ記憶装置コントローラーおよび方法。
US8073675B2 (en) ATA emulation host interface in a RAID controller
US6131132A (en) High performance peripheral interface
TW468111B (en) An apparatus and method for coupling devices to a PCI-to-PCI bridge in an intelligent I/O controller
JP5128079B2 (ja) ユニバーサルストレージバスアダプタ
US6813688B2 (en) System and method for efficient data mirroring in a pair of storage devices
US7191268B2 (en) Combined host interface controller for conducting communication between a host system and multiple devices in multiple protocols
US6529989B1 (en) Intelligent expansion ROM sharing bus subsystem
JP3403284B2 (ja) 情報処理システム及びその制御方法
US6636927B1 (en) Bridge device for transferring data using master-specific prefetch sizes
US6513102B2 (en) Internal copy for a storage controller
US20120239885A1 (en) Memory hub with internal cache and/or memory access prediction
US20080065796A1 (en) High-Level Bridge From PCIE to Extended USB
US5887157A (en) Local bus interface
US5996045A (en) IDE disk drive arrangement that combines the capacity of a master drive and slave drive while hiding the presence of slave drive to a host computer
US5668957A (en) Method and apparatus for providing virtual DMA capability on an adapter connected to a computer system bus with no DMA support
US20040205269A1 (en) Method and apparatus for synchronizing data from asynchronous disk drive data transfers
EP1573542A2 (en) Bios storage array
US6154789A (en) Peripheral controller comprising first messaging unit for communication with first OS driver and second messaging unit for communication with second OS driver for mass-storage peripheral
JP2003186818A (ja) 集積化大量記憶部を具備するシステム用集積化ドライブ制御器
US20030229727A1 (en) Method and apparatus of virtual COM port
US7032054B1 (en) Method and apparatus for increasing the device count on a single ATA bus
US7730233B2 (en) Data transfer control device and electronic instrument
KR19990074053A (ko) 아타피(아이디이) 방식의 레이드 컨트롤러

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040428

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060801

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070109