JP2003505843A - Insulated gate electron field emission device and manufacturing process thereof - Google Patents
Insulated gate electron field emission device and manufacturing process thereofInfo
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Abstract
(57)【要約】 横方向エミッタ電界放出デバイスは、このデバイスの他の素子を含む真空またはガス入り環境から絶縁層(40)により分離されたゲート(30)を有する。例えば、ゲートは、マイクロチャンバ(110)の外部に配置されうる。絶縁層は、横方向エミッタから放出される電子がゲートに達するための、真空またはガス入り経路が存在しないように配置される。エミッタとゲートとの間に配置される絶縁層は、好ましくは1より大きい比誘電率を有する材料から構成される。絶縁層はまた、好ましくは、デバイスの電子エネルギーの動作範囲にわたり、2次電子の発生率が低いものとする。ディスプレイアプリケーションのためには、絶縁層は透明であることが好ましい。放出電子は、それらの電子のエミッタを含むマイクロチャンバ内へ閉じ込められる。従って、エミッタ電流のゲート電流成分は、変位電流のみから成り、エミッタからゲートへの直接的な電子電流は阻止される。デバイスのアレイは、それぞれのエミッタからの電子電流が、たとえゲート電極のないダイオードデバイスの場合でも、同じマイクロチャンバ内のアノードへのみ到達しうるように、マイクロチャンバのアレイを含む。製造プロセスは、真空マイクロチャンバの本来の場所における形成を含め、デバイスおよびそのようなデバイスのアレイを製造するのに特に適したものとされる。 Abstract: A lateral emitter field emission device has a gate (30) separated by an insulating layer (40) from a vacuum or gas-filled environment containing other elements of the device. For example, the gate can be located outside the microchamber (110). The insulating layer is arranged such that there is no vacuum or gas entry path for electrons emitted from the lateral emitter to reach the gate. The insulating layer disposed between the emitter and the gate is preferably composed of a material having a relative permittivity greater than 1. The insulating layer also preferably has a low rate of secondary electron generation over the electronic energy operating range of the device. For display applications, the insulating layer is preferably transparent. Emitted electrons are confined in a microchamber containing the emitters of those electrons. Therefore, the gate current component of the emitter current consists only of the displacement current, and direct electron current from the emitter to the gate is blocked. The array of devices includes an array of microchambers so that the electron current from each emitter can only reach the anode in the same microchamber, even for a diode device without a gate electrode. The fabrication process is particularly suited for fabricating devices and arrays of such devices, including in-situ formation of vacuum microchambers.
Description
【0001】
(技術分野)
本発明は、一般的にはマイクロエレクトロニックデバイスおよびその製造プロ
セスに関し、特に、エミッタおよびアノードを含むチャンバの外部に配置された
ゲート電極を有する、絶縁ゲート電界放出マイクロエレクトロニックデバイスに
関する。TECHNICAL FIELD The present invention relates generally to microelectronic devices and manufacturing processes therefor, and more particularly to insulated gate field emission microelectronic devices having a gate electrode disposed outside a chamber containing an emitter and an anode. Regarding
【0002】
(表記法および用語)
「ゲート」および「ゲート電極」という用語は、本明細書および添付の特許請
求の範囲を通じて交換可能に用いられ、電子電界放出(electron field emission
)デバイスのエミッタまたはアノード以外の、どのような電極をも意味し、ゲー
トは、制御電極、または抽出電極として用いられるものであってもよく、または
ある他の機能を行うものであってもよい。本マイクロエレクトロニックデバイス
は、1つより多くのゲートを有することができ、物理的に別個のゲートは、電気
的に独立したものであってもよく、あるいは関連する電位を印加されるものであ
ってもよい。Notation and Terminology The terms "gate" and "gate electrode" are used interchangeably throughout this specification and the appended claims to refer to electron field emission.
) By any electrode other than the device's emitter or anode, the gate may be used as a control or extraction electrode, or may perform some other function. . The microelectronic device can have more than one gate, and the physically distinct gates can be electrically independent or have an associated potential applied. Good.
【0003】
「横(ラテラル)方向」という用語は、一般に、上部に電子デバイスが形成さ
れている基板に平行な方向を指す。従って、「横方向電界放出デバイス」とは、
基板上に形成され、かつ、アノードが少なくとも基板に平行な方向に沿ってフィ
ールドエミッタから間隔をおくような構造に形成された、電界放出デバイスのこ
とである。同様にして、「横方向エミッタ」という用語は、横方向デバイスの基
板に実質的に平行に作られたフィールドエミッタであって、それによりアノード
へ向けての電子の放出がほぼ基板に平行に行われるフィールドエミッタを指す。
薄膜から形成されたそのような横方向エミッタの例は、関連技術において公知で
ある。The term “lateral” generally refers to the direction parallel to the substrate on which the electronic device is formed. Therefore, "lateral field emission device" means
A field emission device formed on a substrate and having a structure in which an anode is spaced from a field emitter at least along a direction parallel to the substrate. Similarly, the term "lateral emitter" is a field emitter made substantially parallel to the substrate of the lateral device, such that the emission of electrons towards the anode occurs substantially parallel to the substrate. Field emitter.
Examples of such lateral emitters formed from thin films are known in the related art.
【0004】
「基板」という用語は、以下のいずれかを指す:単一材料から成る簡単なベー
ス基板、または上部に異なる材料の1つまたはそれ以上の層が追加されたベース
基板から成る複合基板、またはそのような複合基板の頂部層。The term “substrate” refers to any of the following: a simple base substrate made of a single material, or a composite substrate consisting of a base substrate on top of which is added one or more layers of different materials. , Or the top layer of such a composite substrate.
【0005】
(背景技術)
ダイオード、トライオード、およびテトロードを含む、多くの電界放出デバイ
ス構造は、電子回路における使用のために発展せしめられた。電界放出デバイス
のあるものは、特にディスプレイに応用された。そのようなディスプレイにおい
ては、それぞれの画素セルは1つまたはそれ以上の電界放出デバイスを用いる。
電界放出ディスプレイは、製造コストが低く、複雑性が低く、電力消費が低く、
輝度が高く、視角範囲が改善されるために、フラットパネル液晶ディスプレイの
魅力的な代替品と考えられている。殊にフラットパネルディスプレイのための、
改善されたマイクロエレクトロニックデバイス構造および製造プロセスが引き続
いて必要とされている。BACKGROUND OF THE INVENTION Many field emission device structures, including diodes, triodes, and tetrodes, have been developed for use in electronic circuits. Some field emission devices have particular application in displays. In such displays, each pixel cell uses one or more field emission devices.
Field emission displays have low manufacturing costs, low complexity, low power consumption,
Due to its high brightness and improved viewing angle range, it is considered an attractive alternative to flat panel liquid crystal displays. Especially for flat panel displays,
There is a continuing need for improved microelectronic device structures and manufacturing processes.
【0006】
多くの電界放出デバイス構造が公知であり、その大部分は一般に、例えば、米
国特許第3,755,704号に説明されているようなスピント(Spindt
)タイプのものであった。以下の米国特許は、横方向フィールドエミッタを有す
るさまざまな電界放出デバイスおよび/またはその製造プロセスを説明している
:ランベ(Lambe)第4,728,851号、リー(Lee)外第4,82
7,177号、ジョーンズ(Jones)外第5,144,191号、クロニン
(Cronin)外第5,233,263号および第5,308,439号、ク
シー(Xie)外第5,528,099号および第5,445,550号、マン
デルマン(Mandelman)外第5,629,580号、およびポッタ(P
otter)第5,616,061号、第5,618,216号、第5,628
,663号、第5,630,741号、第5,644,188号、第5,644
,190号、第5,647,998号、第5,666,019号、第5,669
,802号、第5,691,599号、第5,700,176号、第5,703
,380号、第5,811,929号、第5,831,384号、第5,850
,123号、第5,872,421号、第5,920,148号、第5,965
,192号、第6,004,830号、第6,005,335号、第6,015
,324号、第6,015,326号、第6,017,257号、第6,037
,708号、および第6,071,633号。Many field emission device structures are known, most of which are generally Spindt as described, for example, in US Pat. No. 3,755,704.
) Was of the type. The following U.S. Patents describe various field emission devices having lateral field emitters and / or their manufacturing processes: Lambe 4,728,851, Lee et al. 4,82.
7,177, Jones Outer 5,144,191, Cronin Outer 5,233,263 and 5,308,439, Xie Outer 5,528,099. And No. 5,445,550, Mandelman Outer No. 5,629,580, and Potter (P
5), No. 5,616,061, No. 5,618,216, No. 5,628
, 663, 5,630,741, 5,644,188, 5,644
, 190, 5,647,998, 5,666,019, 5,669.
, No. 802, No. 5,691,599, No. 5,700,176, No. 5,703
, 380, 5,811,929, 5,831,384, 5,850
, 123, 5,872,421, 5,920,148, 5,965.
, 192, 6,004,830, 6,005,335, 6,015
, 324, 6,015,326, 6,017,257, 6,037.
, 708, and 6,071,633.
【0007】
これまでは、(スピントタイプのデバイスおよび横方向エミッタタイプのデバ
イスを含む)関連技術におけるマイクロエレクトロニック電界放出デバイスは、
エミッタと同じ真空またはガス入り環境に曝されていたので、ゲート電極を電界
放出カソードからの電子の直流電流に曝し、ゲート電極の表面からの2次放出を
許していた。Heretofore, microelectronic field emission devices in related art (including Spindt-type devices and lateral emitter-type devices) have been
Since it was exposed to the same vacuum or gas-filled environment as the emitter, it exposed the gate electrode to the direct current of electrons from the field emission cathode, allowing secondary emission from the surface of the gate electrode.
【0008】
(発明の開示)
横方向エミッタ電界放出デバイスは、このデバイスの他の素子を含む真空また
はガス入り環境から絶縁層により分離されたゲートを有する。例えば、ゲートは
、マイクロチャンバの外部に配置されうる。絶縁層は、横方向エミッタから放出
される電子がゲートに達するための、真空またはガス入り経路が存在しないよう
に配置される。エミッタとゲートとの間に配置される絶縁層は、好ましくは1よ
り大きい比誘電率を有する材料から構成される。絶縁層はまた、好ましくは、デ
バイスの電子エネルギーの動作範囲にわたり、2次電子の発生率が低いものとす
る。ディスプレイアプリケーションのためには、絶縁層は透明であることが好ま
しい。放出電子は、それらの電子のエミッタを含むマイクロチャンバ内へ閉じ込
められる。従って、エミッタ電流のゲート電流成分は、変位電流のみから成り、
エミッタからゲートへの直接的な電子電流は阻止される。デバイスのアレイは、
それぞれのエミッタからの電子電流が、たとえゲート電極のないダイオードデバ
イスの場合でも、同じマイクロチャンバ内のアノードへのみ到達しうるように、
マイクロチャンバのアレイを含む。製造プロセスは、真空マイクロチャンバの本
来の場所における形成を含め、デバイスおよびそのようなデバイスのアレイを製
造するのに特に適したものとされる。DISCLOSURE OF THE INVENTION A lateral emitter field emission device has a gate separated by an insulating layer from a vacuum or gas-filled environment that includes the other elements of the device. For example, the gate may be located outside the microchamber. The insulating layer is arranged so that there is no vacuum or gas entry path for electrons emitted from the lateral emitter to reach the gate. The insulating layer arranged between the emitter and the gate is preferably composed of a material having a relative dielectric constant of greater than 1. The insulating layer also preferably has a low secondary electron generation rate over the operating range of the electron energy of the device. For display applications, the insulating layer is preferably transparent. Emitted electrons are confined within a microchamber containing the emitters of those electrons. Therefore, the gate current component of the emitter current consists only of the displacement current,
Direct electron current from the emitter to the gate is blocked. The array of devices is
So that the electron current from each emitter can only reach the anode in the same microchamber, even in the case of a diode device without a gate electrode,
Includes an array of microchambers. The manufacturing process is made particularly suitable for manufacturing devices and arrays of such devices, including in situ formation of vacuum microchambers.
【0009】
(第I部−「反転」閉じ込め電子電界放出デバイスおよびディスプレイ素子)
以下の文献の全開示を、ここで参照することにより本願に取り込むこととする
:1998年2月9日出願の米国特許出願第09/020,547号および第0
9/020,548号(共に放棄されている)、1999年3月25日出願の米
国特許出願第09/276,198号および第09/276,200号、199
9年12月21日公告の米国特許第6,004,830号、および1999年2
月6日出願の国際特許出願PCT/US99/02609。Part I- "Inverted" Confined Electron Field Emission Devices and Display Elements The entire disclosure of the following documents is incorporated herein by reference: US Application filed Feb. 9, 1998 Patent applications 09 / 020,547 and 0
9 / 020,548 (both abandoned), U.S. Patent Applications 09 / 276,198 and 09 / 276,200, 199, filed March 25, 1999.
U.S. Pat. No. 6,004,830, published Dec. 21, 1997, and 1999-2.
International patent application PCT / US99 / 02609 filed June 6th.
【0010】
(発明の実施態様)
ここで説明されるのは、新しい反転閉じ込め電子電界放出デバイスである。そ
の構造は、デバイスのエミッタとゲートとの間に真空経路をもたない。この新し
い構造は、ありうる直流ゲート電流を解消し、それによりデバイスは、純粋な弾
道電子電界効果トランジスタとして動作する。それは、CMOS、NMOS、P
MOS、バイポーラ、バイCMOS、などを含む、シリコンまたはIII−V材料
などの、同様の複数のデバイス構造、固体デバイス構造から作られた集積回路を
有しうる。この新しいデバイスはまた、ディスプレイ素子、またはディスプレイ
システムとしても用いられうる。それは、一体化された発光材料を取入れること
もでき、あるいは、分離されたサブアセンブリ上の発光材料と共に用いることも
できる。それはまた、一体化されたディスプレイドライバ回路を有しうる。DETAILED DESCRIPTION OF THE INVENTION Described herein is a novel inverted confinement electron field emission device. The structure has no vacuum path between the device emitter and gate. This new structure eliminates possible DC gate currents, which allows the device to operate as a pure ballistic electron field effect transistor. It is CMOS, NMOS, P
It may have integrated circuits made from similar multiple device structures, solid state device structures, such as silicon or III-V materials, including MOS, bipolar, bi-CMOS, etc. The new device can also be used as a display element or display system. It can incorporate integrated luminescent material or can be used with luminescent material on separate subassemblies. It can also have an integrated display driver circuit.
【0011】
図1から図11までは、本発明によるデバイス製造の全体的プロセスにおける
さまざまな段階を示す側面断面図である。図14は、本発明による第1のデバイ
ス製造の全体的プロセスを示すフローチャートである。1 to 11 are side cross-sectional views showing various stages in the overall process of manufacturing a device according to the present invention. FIG. 14 is a flowchart showing the overall process of manufacturing a first device according to the present invention.
【0012】
もし導電性基板15が用いられるならば、第1絶縁層が導電性基板15上に堆
積され、絶縁基板20を形成する。もし図1に示されているように絶縁基板20
が用いられるならば、このステップは省略される。If a conductive substrate 15 is used, a first insulating layer is deposited on the conductive substrate 15 to form an insulating substrate 20. Insulating substrate 20 as shown in FIG.
If is used, this step is omitted.
【0013】
第1絶縁層上には、導電性ゲート材料30が堆積(デポジット)されパターン
形成される(図1)。ゲート層30上には、第2絶縁層40が堆積される(図2
)。第2絶縁層40上には導電性エミッタ層50が堆積されパターン形成される
(図3)。エミッタ層50上には第3絶縁層60が堆積される(図4)。トレン
チ70が形成され(図5)、これは、第3絶縁層60の部分をエミッタ層50に
至るまで除去する。トレンチ画定領域内のエミッタ材料は除去され(図6)、エ
ミッタ層50には少なくともエミッタエッジ80が残される。第2絶縁層40の
一部は除去されてもよい。しかし、第2絶縁層40の一部は残されて真空経路を
解消し、エミッタ50とゲート30との間の直流電流を阻止する。
従来のコンタクトホール、層間スタッドなど(図示せず)は、従来の半導体製
造手段により形成される。A conductive gate material 30 is deposited and patterned on the first insulating layer (FIG. 1). A second insulating layer 40 is deposited on the gate layer 30 (see FIG. 2).
). A conductive emitter layer 50 is deposited and patterned on the second insulating layer 40 (FIG. 3). A third insulating layer 60 is deposited on the emitter layer 50 (FIG. 4). Trenches 70 are formed (FIG. 5), which remove portions of the third insulating layer 60 down to the emitter layer 50. The emitter material in the trench definition region is removed (FIG. 6), leaving at least the emitter edge 80 in the emitter layer 50. A part of the second insulating layer 40 may be removed. However, a part of the second insulating layer 40 is left to break the vacuum path and block the direct current between the emitter 50 and the gate 30. Conventional contact holes, interlayer studs, etc. (not shown) are formed by conventional semiconductor manufacturing means.
【0014】
このプロセスにより作られた構造は、フラットパネルディスプレイのようなさ
まざまなシステムのためのサブシステムを形成しうる。この場合は、発光材料に
より被覆され分離された表面プレート100がトレンチ領域上に配置され(図7
)、チャンバ110を形成する。特定の実施例においては、エミッタ50(すな
わち、エミッタエッジ80)と表面プレート100との間に、集束グリッド(図
示せず)が挿入されうる。別の実施例においては、表面プレートは、アノードと
して作用する導電性材料により置換されうる。スペーサ柱90および/または封
止もまた用いられうる。The structures created by this process may form subsystems for various systems such as flat panel displays. In this case, the surface plate 100, which is covered and separated by the luminescent material, is arranged on the trench region (FIG. 7).
), Forming chamber 110. In particular embodiments, a focusing grid (not shown) may be inserted between emitter 50 (ie, emitter edge 80) and surface plate 100. In another example, the face plate can be replaced by a conductive material that acts as the anode. Spacer posts 90 and / or seals may also be used.
【0015】
以上に説明した構造(図1から図6まで)は、集積デバイスの一部でありうる
。この集積デバイスは、能動トライオード素子またはディスプレイ素子でありう
る。能動トライオード素子の場合には、トレンチ70が形成された後、犠牲材料
120が堆積されてパターン形成され(図8)、これは少なくともトレンチ画定
領域70を完全に満たす。The structure described above (FIGS. 1-6) may be part of an integrated device. The integrated device can be an active triode element or a display element. In the case of active triode devices, after the trench 70 is formed, the sacrificial material 120 is deposited and patterned (FIG. 8), which completely fills at least the trench defining region 70.
【0016】
第3絶縁層60および犠牲層120の組合せ上には、導電性アノード130が
堆積される(図9)。この導電性アノード130は、もし所望ならばパターン形
成されうる。
標準的な半導体製造技術により、アノード導電層130を通してアクセスホー
ル140が作られる(図10)。このアクセスホール140を経て犠牲(sacrifi
cial)材料120が除去され、空チャンバ160が残される。A conductive anode 130 is deposited on the combination of the third insulating layer 60 and the sacrificial layer 120 (FIG. 9). The conductive anode 130 can be patterned if desired. Access holes 140 are made through the anode conductive layer 130 by standard semiconductor manufacturing techniques (FIG. 10). Sacrifice (sacrifi
cial) material 120 is removed, leaving empty chamber 160.
【0017】
シーラント材料150、155が、真空システム内に堆積される(図11)。
真空レベルは、トライオードデバイスの動作のために十分であるように定められ
る。シーラント材料150、155は、もし必要ならば、本来の場所においてリ
フローされうる。シーラント材料150、155は、もし必要ならばパターン形
成されうる。Sealant material 150, 155 is deposited in a vacuum system (FIG. 11).
The vacuum level is defined to be sufficient for operation of the triode device. The sealant material 150, 155 can be reflowed in situ if needed. The sealant material 150, 155 can be patterned if desired.
【0018】
従来のコンタクトホール、層間スタッドなど(図示せず)は、従来の半導体製
造手段により形成される。
ディスプレイ素子の場合には、トレンチ70が形成された後、犠牲材料120
が堆積されてパターン形成され、これは少なくともトレンチ画定領域70を完全
に満たす。(図8参照)Conventional contact holes, interlayer studs, etc. (not shown) are formed by conventional semiconductor manufacturing means. In the case of a display device, the sacrificial material 120 is formed after the trench 70 is formed.
Are deposited and patterned, which completely fills at least the trench defining region 70. (See Figure 8)
【0019】
第3絶縁層60および犠牲層120の組合せ上には、発光アノード材料135
が堆積される。この発光アノード材料135は、もし所望ならばパターン形成さ
れうる。発光材料層135上には、もし必要ならば、第4透明絶縁層(図示せず
)が堆積されうる。標準的な半導体製造技術により、アノード材料層135を通
してアクセスホール140が作られる。このアクセスホール140を経て犠牲材
料120が除去される。(図10参照。)On the combination of the third insulating layer 60 and the sacrificial layer 120, the light emitting anode material 135 is formed.
Are deposited. This light emitting anode material 135 can be patterned if desired. A fourth transparent insulating layer (not shown) may be deposited on the luminescent material layer 135, if desired. Access holes 140 are made through the anode material layer 135 by standard semiconductor manufacturing techniques. The sacrificial material 120 is removed through the access holes 140. (See FIG. 10.)
【0020】
シーラント材料150、155が、真空システム内に堆積される(図13)。
真空レベルは、ディスプレイ素子の動作のために十分であるように与えられる。
シーラント材料150、155は、もし必要ならば、本来の場所においてリフロ
ーされうる。シーラント材料150、155は、ディスプレイ素子の発光領域上
から除去されるようにパターン形成されうる。この層150、155は、もしそ
れが透明材料であれば、そのまま残してもよい。Sealant material 150, 155 is deposited in a vacuum system (FIG. 13).
The vacuum level is provided to be sufficient for the operation of the display element.
The sealant material 150, 155 can be reflowed in situ if needed. The sealant material 150, 155 can be patterned to be removed over the light emitting areas of the display element. This layer 150, 155 may be left as is if it is a transparent material.
【0021】[0021]
【表1】 表I 図14のプロセスステップ S1 基板を準備する S1a もし必要ならば、絶縁層を堆積する S2 ゲート電極を堆積しパターン形成する S3 ゲート電極を被覆する絶縁層を堆積する S4 エミッタを堆積しパターン形成する S5 エミッタ上に絶縁層を堆積する S6 ゲート電極を露出させることなく絶縁層に開口を形成する S7 エミッタに放出エッジを形成する S8 アノードを配設する S9 チャンバを密閉し(S9a)、ステップS11、S12、S13 、S14、およびS15を行う S9a チャンバを密閉する S10 (ステップS8およびS9aの組合せを同時に行う) S11 犠牲材料を堆積しパターン形成する S12 被覆層を堆積する S13 被覆層を通してアクセス開口を形成する S14 アクセス開口を経て犠牲材料を除去する S15 アクセス開口を塞ぎチャンバを封止する S16 バイアス電圧を印加する手段を配設する S17 制御信号を印加する手段を配設する[Table 1] Table I Process steps of Figure 14 Prepare S1 board S1a deposit an insulating layer if necessary S2 gate electrode deposition and patterning Deposit an insulating layer overlying the S3 gate electrode S4 Emitter deposition and patterning Deposit an insulating layer on the S5 emitter S6 Form an opening in the insulating layer without exposing the gate electrode Form emission edge on S7 emitter S8 Anode is installed S9 chamber is sealed (S9a), steps S11, S12, S13 , S14, and S15 S9a Seal the chamber S10 (steps S8 and S9a are combined at the same time) S11 Deposit and pattern sacrificial material S12 Deposit coating layer S13: forming an access opening through the cover layer S14 Remove sacrificial material through access opening S15 Block the access opening and seal the chamber S16: Arrangement of means for applying bias voltage S17: Arrangement of means for applying control signal
【0022】
図14は、この全体的製造プロセスを示すフローチャートであり、さまざまな
プロセスステップは参照番号S1、S2、...、S17により指示されている
。これらのステップのそれぞれにおいて行われる処理は、表1(上記)にリスト
されている。FIG. 14 is a flow chart showing this overall manufacturing process, wherein the various process steps are designated by reference numerals S1, S2 ,. . . , S17. The processing performed in each of these steps is listed in Table 1 (above).
【0023】
(第II部−絶縁ゲート電子電界放出デバイスおよびプロセス)
以下の説明(第II部)においては、新しい絶縁ゲート電子電界放出デバイスを
説明する。その構造は、デバイスのエミッタとゲートとの間に真空経路をもたな
い。この新しい構造は、ありうる直流ゲート電流を解消し、それによりデバイス
は、純粋な弾道(バリスティック)電子電界効果(ballistic electron field ef
fect)トランジスタとして動作する。それは、CMOS、NMOS、PMOS、
バイポーラ、バイCMOSなどを含む、シリコンまたはIII−V材料などの、同
様の複数のデバイス構造、固体デバイス構造から作られた集積回路を有しうる。
この新しいデバイスは、無線通信システムを含む高周波アプリケーションにおい
て特に有用である。
この節(第II部)において説明される第1の場合は、プロセスの簡単化のため
の共通ゲート構造に関してである。実施例は、この節(第II部)において第2の
場合として説明される。(Part II-Insulated Gate Electron Field Emission Device and Process) In the following description (Part II), a new insulated gate electron field emission device will be described. The structure has no vacuum path between the device emitter and gate. This new structure eliminates possible DC gate currents, which allows the device to have a pure ballistic electron field effect.
fect) Operates as a transistor. CMOS, NMOS, PMOS,
It may have integrated circuits made from similar multiple device structures, solid state device structures, such as silicon or III-V materials, including bipolar, bi-CMOS, etc.
This new device is particularly useful in high frequency applications including wireless communication systems. The first case described in this section (Part II) is with respect to a common gate structure for process simplification. The example is described as the second case in this section (Part II).
【0024】
図15に示されているように、導電性基板15が用いられ、第1絶縁層25が
導電性基板15上に堆積されて、絶縁基板を形成する。第1絶縁層上には、第2
絶縁層40が堆積される。第1絶縁層25および第2絶縁層40は、本プロセス
において後に用いられるエッチング剤に対し異なるエッチング特性を有すること
により互いに区別される。As shown in FIG. 15, a conductive substrate 15 is used and a first insulating layer 25 is deposited on the conductive substrate 15 to form an insulating substrate. A second insulating layer is formed on the first insulating layer.
The insulating layer 40 is deposited. The first insulating layer 25 and the second insulating layer 40 are distinguished from each other by having different etching characteristics with respect to the etchant used later in the process.
【0025】
第2絶縁層上には、導電性エミッタ層50が堆積されパターン形成される(図
16)。エミッタ層50上には第3絶縁層60(やはり図16に示す)が堆積さ
れる。
第3絶縁層60は、エッチングによりパターン形成され(図17)、エミッタ
コンタクトスタッドおよびアノード部材のそれぞれのための開口65および75
が形成される。このエッチングプロセスは、図17に示されているように、エミ
ッタ層50上および第1絶縁層25上において停止される。A conductive emitter layer 50 is deposited and patterned on the second insulating layer (FIG. 16). A third insulating layer 60 (also shown in FIG. 16) is deposited on the emitter layer 50. The third insulating layer 60 is patterned by etching (FIG. 17) and has openings 65 and 75 for the emitter contact stud and the anode member, respectively.
Is formed. This etching process is stopped on the emitter layer 50 and on the first insulating layer 25, as shown in FIG.
【0026】
開口65および75は、それぞれエミッタコンタクトスタッド85およびアノ
ード95を形成するための導電性材料により満たされ(図18)、従来の化学機
械研摩(CMP)を用いて平坦化される。トレンチ70がエッチングされ(図1
9)、これは、エミッタ層50の少なくとも一部を露出させてエミッタ層50の
エミッタエッジ80を残し、またアノード95の少なくとも一部を露出させる。
このエッチングは、図19に示されているように、第1絶縁層25上において停
止される。The openings 65 and 75 are filled with a conductive material to form the emitter contact stud 85 and the anode 95, respectively (FIG. 18) and planarized using conventional chemical mechanical polishing (CMP). The trench 70 is etched (see FIG. 1).
9), this exposes at least a portion of the emitter layer 50 leaving the emitter edge 80 of the emitter layer 50 and at least a portion of the anode 95 exposed.
This etching is stopped on the first insulating layer 25, as shown in FIG.
【0027】
第3絶縁層60、エミッタコンタクトスタッド85、およびアノード95上に
は、犠牲層120が堆積される(図20)。この犠牲層は、図20にしめされて
いるようにパターン形成される。第3絶縁層60および犠牲層120上には、第
4絶縁層165が堆積される(図21)。第4絶縁層165を通してアクセスホ
ール170および180がパターン形成されてエッチングされ、アクセスホール
170および180を経て犠牲材料120が除去されて(図22)、空の開口7
0が残される。アクセスホール170および180は、それぞれのアクセスホー
ルの少なくとも一部が下にある素子にアラインされ、図22に示されているよう
に、一方のアクセスホール(170)はエミッタコンタクトスタッド85上にア
ラインされ、他方のアクセスホール(180)はアノード95上にアラインされ
る。A sacrificial layer 120 is deposited on the third insulating layer 60, the emitter contact stud 85, and the anode 95 (FIG. 20). This sacrificial layer is patterned as shown in FIG. A fourth insulating layer 165 is deposited on the third insulating layer 60 and the sacrificial layer 120 (FIG. 21). The access holes 170 and 180 are patterned and etched through the fourth insulating layer 165, and the sacrificial material 120 is removed through the access holes 170 and 180 (FIG. 22), leaving empty openings 7
0 is left. Access holes 170 and 180 are aligned with the elements underlying at least a portion of each access hole, and one access hole (170) is aligned with emitter contact stud 85, as shown in FIG. , The other access hole (180) is aligned on the anode 95.
【0028】
真空内において、第4絶縁体165上に、金属のような材料190が堆積され
る(図23)。材料190は、アクセスホール170および180を封止するよ
うに、本来の場所においてリフローされる。封止材料190は、実質的にアクセ
スホール170および180上に材料が残り、それらを封止するようにパターン
形成される。このようにして、チャンバボデーは、本来の場所に真空チャンバ1
60として製造される。材料190により形成された封止プラグは、さらにエミ
ッタおよびアノードに対する導電性接点を与えうる(図23)。A material 190, such as a metal, is deposited on the fourth insulator 165 in a vacuum (FIG. 23). Material 190 is reflowed in situ to seal access holes 170 and 180. The encapsulation material 190 is patterned to substantially encapsulate the material leaving access holes 170 and 180. In this way, the chamber body is in its original place in the vacuum chamber 1
Manufactured as 60. The sealing plug formed by the material 190 may also provide conductive contacts to the emitter and anode (FIG. 23).
【0029】
第2の場合(また実施例)においては、非共通ゲートが以下において開示され
、それは、ゲートからエミッタへ、またゲートからアノードへのキャパシタンス
をかなり減少させる。この減少せしめられたキャパシタンスは、デバイスのスイ
ッチング速度および全体的パフォーマンスを最大化する。In the second case (and also the embodiment), a non-common gate is disclosed below, which significantly reduces the gate-to-emitter and gate-to-anode capacitances. This reduced capacitance maximizes the switching speed and overall performance of the device.
【0030】
もし導電性基板15が用いられれば、デバイスを絶縁するために第1絶縁体2
5が堆積される。もし絶縁基板20が用いられれば、追加の第1絶縁層25は不
必要となりうる。絶縁基板20の場合のためのプロセスを、以下に説明する。絶
縁基板内へ、ゲートトレンチ200がパターン形成されエッチングされる(図2
4)。この絶縁基板上に第1導電性ゲート層210が堆積され、ゲート電極30
を形成するように、トレンチを満たすレベルに平坦化される(図25)。
この段階からのプロセスの説明は、第1絶縁層の堆積ないし第3絶縁層の堆積
の段階からの前の説明と同じである(図15から図16まで)。If a conductive substrate 15 is used, the first insulator 2 may be used to insulate the device.
5 are deposited. If the insulating substrate 20 is used, the additional first insulating layer 25 may be unnecessary. The process for the case of insulating substrate 20 is described below. Gate trenches 200 are patterned and etched into the insulating substrate (FIG. 2).
4). A first conductive gate layer 210 is deposited on the insulating substrate to form a gate electrode 30.
Are planarized to a level that fills the trench (FIG. 25). The description of the process from this stage is the same as the previous description from the stage of depositing the first insulating layer to the deposit of the third insulating layer (FIGS. 15 to 16).
【0031】
(図17におけるような)エミッタコンタクトスタッドおよびアノードのため
に用いる開口のための第3絶縁層のパターン形成およびエッチングのステップに
おいては、第3開口(図示せず)が配設され、これはゲート電極30に接触する
ゲート導電接点用として働く。ゲート導電層210までエッチするエッチングは
、ゲート接点を配設するために行われる。(このゲート接点は、図26および図
27の断面の外側にあり、図示されていない)。
もしディスプレイデバイスの製造が所望されるならば、アノード95は、少な
くとも部分的に発光材料から構成される。In the step of patterning and etching the third insulating layer for the openings used for the emitter contact studs and the anode (as in FIG. 17), a third opening (not shown) is provided, It serves as a gate conductive contact that contacts the gate electrode 30. Etching that etches to the gate conductive layer 210 is performed to provide the gate contact. (This gate contact is outside the cross-section of FIGS. 26 and 27 and is not shown). If display device fabrication is desired, the anode 95 is at least partially composed of a luminescent material.
【0032】
双方向性デバイスは、図27に示されているように、アノードを、エミッタ部
材50およびゲート部材30の鏡像により置換することにより製造されうる。ゲ
ート30は、2つのエミッタ50の間で共有されるようにすることができ、また
は、分離されたゲート30がそれぞれのエミッタ50を制御するようにすること
もできる。従来のコンタクトホール、層間スタッドなどは、従来の半導体製造手
段により形成される。The bidirectional device can be manufactured by replacing the anode with a mirror image of the emitter member 50 and the gate member 30, as shown in FIG. The gate 30 may be shared between the two emitters 50, or a separate gate 30 may control each emitter 50. Conventional contact holes, interlayer studs, etc. are formed by conventional semiconductor manufacturing means.
【0033】
(産業上の適用性)
本発明は、電界放出デバイスの製造に有用であり、殊に電界放出デバイスのア
レイから成る電界放出ディスプレイに対して有用である。そのわけは、アレイ内
のそれぞれのデバイスが、エミッタと、それ自身のエミッタからの電子のみに応
答するカソードルミネセントアノードと、を含む分離されたマイクロチャンバを
有しうるからである。もし絶縁層によりそれぞれのマイクロチャンバから分離さ
れたゲート電極が作られていれば、それぞれのマイクロエレクトロニックデバイ
スは、改善されたパフォーマンスを有する。本製造プロセスは、そのようなアレ
イ内の多数のデバイスの同時製造に特に適している。INDUSTRIAL APPLICABILITY The present invention is useful in the manufacture of field emission devices, especially field emission displays comprising arrays of field emission devices. This is because each device in the array can have a separate microchamber containing an emitter and a cathodoluminescent anode that responds only to electrons from its own emitter. Each microelectronic device has improved performance if a gate electrode is created that is separated from each microchamber by an insulating layer. The fabrication process is particularly suitable for the simultaneous fabrication of multiple devices in such an array.
【0034】
本発明は、電子電界放出マイクロエレクトロニックデバイスのエミッタからゲ
ートへ流れる直流電流を、解消するか、または大きく減少させる。本発明はまた
、2次電子放出を抑制するための追加の電極の導入を必要とすることなく、望ま
しくない2次電子放出を減少させうる。そのようにしない場合は、ゲート電極か
らの2次電子放出は、ゲート電極によるアノード電流の制御に悪影響を及ぼしう
る。それぞれの画素のアノードの少なくとも一部が蛍光体から構成されるディス
プレイデバイスにおいては、画素間のクロストークが解消される。The present invention eliminates or greatly reduces the direct current flowing from the emitter to the gate of electron field emission microelectronic devices. The present invention may also reduce undesired secondary electron emission without requiring the introduction of additional electrodes to suppress secondary electron emission. Otherwise, secondary electron emission from the gate electrode can adversely affect the control of anode current by the gate electrode. In a display device in which at least part of the anode of each pixel is made of phosphor, crosstalk between pixels is eliminated.
【0035】
本発明の特定の実施例を添付図面に示し、かつ以上の詳細な説明において説明
してきたが、本発明は、ここで説明した特定の実施例へ限定されるものではない
ことを理解すべきである。以上の説明から明らかなように、本発明は、特に以上
に説明したものと異なる、さまざまな変更および改変を伴って実施されうる。例
えば、諸ステップを行う順序は変更することができ、また機能的に等価な材料で
の置換も行いうる。もう1つの例としては、やはり絶縁されたさらなるゲート電
極(図示せず)を用い、マルチゲートデバイスのチャンバ内に、3つまたはそれ
以上のゲート電極を配設しうる。特許請求の範囲は、全てのそのような改変を包
含するように意図されている。従って、本発明の範囲は、説明された実施例によ
り決定されるべきではなく、添付の特許請求の範囲およびその正当な等価物によ
り決定されるべきである。While particular embodiments of the present invention have been illustrated in the accompanying drawings and described above in the detailed description, it is understood that the invention is not limited to the particular embodiments described herein. Should. As will be apparent from the above description, the present invention can be carried out with various changes and modifications which are different from those described above. For example, the order in which the steps are performed can be changed, and substitution can be made with functionally equivalent materials. As another example, additional gate electrodes (not shown), also insulated, may be used to place three or more gate electrodes within the chamber of the multi-gate device. The claims are intended to cover all such modifications. Therefore, the scope of the invention should not be determined by the embodiments described, but by the appended claims and their legal equivalents.
【図1】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 1 is one of a series of side cross-sectional views illustrating overall fabrication of a confined electronic device made in accordance with the present invention.
【図2】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 2 is one of a series of side cross-sectional views showing the overall fabrication of a confined electronic device made in accordance with the present invention.
【図3】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 3 is one of a series of side cross-sectional views showing the overall fabrication of a confined electronic device made in accordance with the present invention.
【図4】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 4 is one of a series of side cross-sectional views showing the overall fabrication of a confined electronic device made in accordance with the present invention.
【図5】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 5 is one of a series of side cross-sectional views showing the overall fabrication of a confined electronic device made in accordance with the present invention.
【図6】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 6 is one of a series of side cross-sectional views showing the overall fabrication of a confined electronic device made in accordance with the present invention.
【図7】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 7 is one of a series of side cross-sectional views showing the overall fabrication of a confined electronic device made in accordance with the present invention.
【図8】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 8 is one of a series of side cross-sectional views illustrating overall fabrication of a confined electronic device made in accordance with the present invention.
【図9】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 9 is one of a series of side cross-sectional views illustrating overall fabrication of a confined electronic device made in accordance with the present invention.
【図10】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 10 is one of a series of side cross-sectional views showing the overall fabrication of a confined electronic device made in accordance with the present invention.
【図11】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 11 is one of a series of side cross-sectional views showing the overall fabrication of a confined electronic device made in accordance with the present invention.
【図12】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 12 is one of a series of side cross-sectional views illustrating overall fabrication of a confined electronic device made in accordance with the present invention.
【図13】
本発明により製造される閉じ込め電子デバイスの全体的製造を示す一連の側面
断面図の1つである。FIG. 13 is one of a series of side cross-sectional views illustrating overall fabrication of a confined electronic device made in accordance with the present invention.
【図14】 本発明により行われる全体的製造プロセスを示すフローチャートである。FIG. 14 3 is a flow chart showing the overall manufacturing process performed by the present invention.
【図15】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 15 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図16】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 16 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図17】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 17 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図18】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 18 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図19】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 19 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図20】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 20 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図21】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 21 is one of a series of side cross-sectional views showing the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図22】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 22 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図23】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 23 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図24】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 24 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図25】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 25 is one of a series of side cross-sectional views showing the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図26】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 26 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
【図27】
本発明により製造される絶縁ゲート電子電界放出デバイスの製造を示す一連の
側面断面図の1つである。FIG. 27 is one of a series of side cross-sectional views illustrating the manufacture of an insulated gate electron field emission device manufactured according to the present invention.
───────────────────────────────────────────────────── 【要約の続き】 到達しうるように、マイクロチャンバのアレイを含む。 製造プロセスは、真空マイクロチャンバの本来の場所に おける形成を含め、デバイスおよびそのようなデバイス のアレイを製造するのに特に適したものとされる。─────────────────────────────────────────────────── ─── [Continued summary] An array of microchambers is included so that they can be reached. The manufacturing process is in place in the vacuum microchamber. Device and such device, including forming in Are particularly suitable for manufacturing the array of.
Claims (46)
出するように配置された放出エッジを有する電子エミッタと、 を含む、絶縁ゲート電子電界放出デバイスにおいて、該デバイスが、 f)前記チャンバと、前記ゲート電極の前記部分と、の間に配置された絶縁層で
あって、それにより前記電子エミッタから前記ゲート電極への電子の直流が阻止
される前記絶縁層、 を有することを特徴とする、絶縁ゲート電子電界放出デバイス。1. A) an insulating substrate, b) a conductive gate electrode adjacent to the insulating substrate, c) a chamber coextensive with at least a portion of the gate electrode, and d) released into the chamber. An insulated gate electron comprising an anode arranged to receive an electron and an electron emitter having an emission edge arranged to emit an electron into and through the chamber toward the anode. In a field emission device, the device is: f) an insulating layer disposed between the chamber and the portion of the gate electrode, which directs electrons from the electron emitter to the gate electrode. An insulated gate electron field emission device, the insulating layer being blocked.
、 e)前記チャンバ内へ放出された電子を受取るように配置されたアノードと、 f)前記アノードへ向かって前記チャンバ内へ且つ該チャンバを通して電子を放
出するように配置された放出エッジを有する電子エミッタと、 を含む、絶縁ゲート電子電界放出デバイス。2. A) an insulating substrate, b) a conductive gate electrode adjacent to the insulating substrate, c) a chamber having at least the same extent as a portion of the gate electrode, d) the chamber and the gate. An insulating layer disposed between the portion of the electrode, and e) an anode disposed to receive electrons emitted into the chamber, and f) into the chamber and toward the anode. An electron emitter having an emission edge arranged to emit an electron therethrough, and an insulated gate electron field emission device.
。4. The device of claim 1, further comprising a plurality of gate electrodes.
コン、窒化シリコン、酸化アルミニウム、窒化ホウ素、およびダイヤモンドから
成るリストから選択された材料を含む、請求項1に記載のデバイス。5. The device according to claim 1, wherein the insulating substrate (a) comprises a material selected from the list consisting of glass, ceramic materials, silicon oxide, silicon nitride, aluminum oxide, boron nitride, and diamond. .
、請求項1に記載のデバイス。6. The device according to claim 1, wherein the insulating substrate (a) comprises a substantially transparent substrate.
する手段であって、該電圧が前記放出エッジから前記アノードへの電子の電界放
出電流を効果的に発生させるためのものである前記手段、 をさらに含む、請求項1に記載のデバイス。7. A means for applying a bias voltage to said emitter and said anode, said voltage being effective for generating a field emission current of electrons from said emission edge to said anode. The device of claim 1 further comprising the means.
に印加する手段、 をさらに含む、請求項7に記載のデバイス。8. The device of claim 7, further comprising: h) means for applying a control voltage to the gate electrode to control the current.
求項1に記載のデバイス。9. The device of claim 1, further comprising means for applying an extraction voltage to the gate electrode.
1より小さい2次電子放出発生率を有する材料を含む、請求項1に記載のデバイ
ス。10. The insulating film is characterized by:
The device of claim 1, comprising a material having a secondary electron emission yield of less than 1.
、請求項1に記載のデバイス。11. The device of claim 1, wherein the insulating film comprises a material having a dielectric constant greater than about 4.
料から成り、 ii)前記第2層が、前記第1層に比し低い2次電子発生率を有するように選択
された材料から成り、前記第2層が、前記チャンバの内部表面形成するように配
置されている、 請求項1に記載のデバイス。12. The insulating film comprises first and second layers, i) the first layer being made of a material selected to have a higher dielectric constant than the second layer, ii. ) The second layer comprises a material selected to have a lower secondary electron generation rate than the first layer, the second layer being arranged to form an internal surface of the chamber. A device according to claim 1.
、動作範囲内の入射電子エネルギーに対し、1より小さい2次電子放出発生率を
有する、請求項12に記載のデバイス。13. The first layer has a dielectric constant greater than about 4, and the second layer has a secondary electron emission incidence less than 1 for incident electron energy in the operating range. 12. The device according to 12.
ス。14. The device of claim 12, including a plurality of said gate electrodes.
タン、炭化タングステン、二ホウ化バナジウム、二ホウ化チタン、チタン酸バリ
ウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、および酸化
タンタルから成るグループから選択された物質を含む、請求項1に記載のデバイ
ス。15. The insulating film comprises silicon nitride, aluminum oxide, titanium carbide, tungsten carbide, vanadium diboride, titanium diboride, barium titanate, strontium titanate, barium strontium titanate, and tantalum oxide. The device of claim 1 comprising a material selected from the group.
イス。16. The device of claim 1, wherein the insulating film is substantially transparent.
バの前記内部表面と前記ゲート電極との間に配置される、請求項1に記載のデバ
イス。17. The device of claim 1, wherein the chamber has an interior surface and the insulating film is disposed between the interior surface of the chamber and the gate electrode.
バの前記内部表面の少なくとも一部を形成する、請求項1に記載のデバイス。18. The device of claim 1, wherein the chamber has an interior surface and the insulating film forms at least a portion of the interior surface of the chamber.
蛍光体を含む、請求項1に記載のデバイス。19. The device of claim 1, wherein the anode comprises a phosphor to form a display device.
れる、請求項1に記載のデバイス。20. The device of claim 1, wherein the gate electrode is composed of a substantially transparent conductive material.
化インジウムスズから成るグループから選択された、透明な導電性材料から構成
される、請求項1に記載のデバイス。21. The device of claim 1, wherein the gate electrode is composed of a transparent conductive material selected from the group consisting of indium oxide, tin oxide, and indium tin oxide.
c)前記ゲート電極を被覆する第1絶縁層を堆積するステップと、 d)導電性物質を堆積してパターン形成し、エミッタを形成するステップと、 e)前記エミッタ上に第2絶縁層を堆積するステップと、 f)前記第2絶縁層を通して開口を形成し、前記ゲート電極を露出させることな
く前記エミッタの一部を露出させるステップと、 g)前記エミッタの前記露出部分の放出エッジを形成するステップと、 h)アノードを配設するステップと、 を含む、電界放出デバイスの製造方法。22. a) providing an insulating substrate; and b) depositing and patterning a conductive material to form a gate electrode.
c) depositing a first insulating layer covering the gate electrode, d) depositing and patterning a conductive material to form an emitter, and e) depositing a second insulating layer on the emitter. F) forming an opening through the second insulating layer to expose a portion of the emitter without exposing the gate electrode, and g) forming an emission edge of the exposed portion of the emitter. A method of manufacturing a field emission device, comprising the steps of: h) disposing an anode.
出デバイス。23. An insulated gate electron field emission device manufactured by the method of claim 22.
プと、 により行われる、請求項22に記載の方法。24. The insulating substrate preparing step (a) comprises i) preparing a conductive substrate, and ii) depositing a third insulating layer on the conductive substrate to form an insulating insulating substrate. The method of claim 22, wherein the method is performed by:
るステップ、 により行われる、請求項22に記載の方法。25. The method of claim 22, wherein said emitting edge forming step (g) is performed by removing at least a portion of said exposed portion of said emitter to form an emitting edge.
を残しつつ、該第1絶縁層の一部を除去するステップをさらに含む、請求項22
に記載の方法。26. The method further comprising removing a portion of the first insulating layer while leaving a certain amount of the first insulating layer covering the entire gate electrode.
The method described in.
る量が所定の厚さを有する、請求項26に記載の方法。27. The method of claim 26, wherein the amount of the first insulating layer that covers all of the gate electrode has a predetermined thickness.
を含むチャンバを密閉するステップをさらに含む、請求項22に記載の方法。28. The method of claim 22, further comprising coating the opening to seal the chamber containing the emission edge and the anode.
28に記載の方法。29. The method of claim 28, further comprising applying a vacuum to the chamber.
る手段であって、該バイアス電圧が前記放出エッジから前記アノードへの電子の
電界放出電流を効果的に発生させるためのものである前記手段を配設するステッ
プ、 をさらに含む、請求項22に記載の方法。30. Means for applying a bias voltage to the emitter and the anode, the bias voltage being for effectively generating a field emission current of electrons from the emission edge to the anode. 23. The method of claim 22, further comprising the step of providing means.
印加する手段を配設するステップ、 をさらに含む、請求項30に記載の方法。31. The method of claim 30, further comprising the step of providing a means for applying a control voltage to the gate electrode to control the current.
を配設するステップ、 をさらに含む、請求項30に記載の方法。32. The method of claim 30, further comprising the step of providing means for applying a voltage to the gate electrode to extract the electrons.
が、複数のゲート電極を形成するための前記導電性物質のパターン形成により行
われる、請求項22に記載の方法。33. Depositing and patterning the conductive material (b).
23. The method of claim 22, wherein is performed by patterning the conductive material to form a plurality of gate electrodes.
隔をあけてアノードプレートを配置することにより行われる、請求項22に記載
の方法。34. The method of claim 22, wherein said anode disposing step (h) is performed by disposing an anode plate spaced from said emitter.
トと前記第2絶縁層との間に少なくとも1つのスペーサを配置することにより行
われる、請求項34に記載の方法。35. The method of claim 34, wherein said anode disposing step (h) is performed by disposing at least one spacer between said anode plate and said second insulating layer.
たアノードプレートを配置することにより行われる、請求項34に記載の方法。36. The method of claim 34, wherein said anode disposing step (h) is performed by disposing an anode plate coated with a luminescent material.
ステップ、 をさらに含む、請求項22に記載の方法。37. The method of claim 22, further comprising: placing a grid between the emitter and the anode.
するサブステップと、 ii)前記犠牲材料および前記第2絶縁層の上に被覆層を堆積するサブステップ
であって、前記被覆層が導体および発光材料から選択された材料である前記サブ
ステップと、 iii)前記被覆層を通して前記犠牲材料に至るアクセス開口を形成するサブス
テップと、 iv)前記アクセス開口を経て前記犠牲材料を除去するサブステップと、 v)前記開口を塞ぐためのシーラントを前記アクセス開口内へ堆積しつつ、効
果的な真空環境を実現し、それにより前記放出エッジおよび前記アノードを含む
チャンバを密閉するサブステップと、 を行うことにより行われる、請求項28に記載の方法。38. The step of covering the opening comprises the steps of: i) depositing and patterning a sacrificial material at least filling the opening in the opening; and ii) covering the sacrificial material and the second insulating layer. A sub-step of depositing a layer, wherein the cover layer is a material selected from a conductor and a light emitting material; and iii) forming an access opening through the cover layer to the sacrificial material. iv) a sub-step of removing the sacrificial material through the access opening, and v) depositing a sealant to seal the opening into the access opening while providing an effective vacuum environment, thereby providing the release edge. 29. The method of claim 28, wherein the method comprises: and a substep of sealing the chamber containing the anode.
求項38に記載の方法。40. The method of claim 38, wherein the effective vacuum environment comprises an amount of inert gas.
が前記デバイスの動作を可能にするよう十分に低い、請求項38に記載の方法。41. The method of claim 38, wherein the effective vacuum environment has a residual gas pressure, the residual gas pressure being low enough to allow operation of the device.
料から選択されている、請求項38に記載の方法。42. The method of claim 38, wherein the selected coating layer material is selected from transparent conductors and transparent light emitting materials.
c)前記ゲート電極を被覆する第1絶縁層を堆積するステップと、 d)導電性物質を堆積してパターン形成し、エミッタを形成するステップと、 e)前記エミッタ上に第2絶縁層を堆積するステップと、 f)前記第2絶縁層を通して開口を形成し、前記ゲート電極を露出させることな
く前記エミッタの一部を露出させるステップと、 g)前記エミッタの前記露出部分の少なくとも一部を除去して、前記エミッタの
前記露出部分の放出エッジを形成するステップと、 h)前記開口を被覆しつつアノードを配設して、前記放出エッジおよび前記アノ
ードを含むチャンバを密閉するステップと、 j)前記エミッタおよび前記アノードにバイアス電圧を印加する手段であって、
該電圧が前記放出エッジから前記アノードへの電子の電界放出電流を効果的に発
生させるためのものである前記手段を配設するステップと、 k)前記電流を制御するための制御電圧を、前記ゲート電極に印加する手段を配
設するステップと、 を含む、電界放出デバイスの製造方法。43. a) providing an insulating substrate; and b) depositing and patterning a conductive material to form a gate electrode.
c) depositing a first insulating layer covering the gate electrode, d) depositing and patterning a conductive material to form an emitter, and e) depositing a second insulating layer on the emitter. F) forming an opening through the second insulating layer to expose a portion of the emitter without exposing the gate electrode, and g) removing at least a portion of the exposed portion of the emitter. And forming an emission edge of the exposed portion of the emitter, h) disposing an anode while covering the opening to seal the chamber containing the emission edge and the anode, and j). Means for applying a bias voltage to the emitter and the anode,
Arranging said means, wherein said voltage is for effectively generating a field emission current of electrons from said emission edge to said anode; k) a control voltage for controlling said current, Arranging means for applying to the gate electrode, and a method for manufacturing a field emission device.
するサブステップと、 ii)前記犠牲材料および前記第2絶縁層の上に被覆層を堆積するサブステップ
であって、前記被覆層が導体および発光材料から選択された材料である前記サブ
ステップと、 iii)前記被覆層を通して前記犠牲材料に至るアクセス開口を形成するサブス
テップと、 iv)前記アクセス開口を経て前記犠牲材料を除去するサブステップと、 v)前記開口を塞ぐためのシーラントを前記アクセス開口内へ堆積しつつ、効
果的な真空環境を実現し、それにより前記放出エッジおよび前記アノードを含む
チャンバを密閉するサブステップと、 を行うことにより行われる、請求項43に記載の方法。44. The anode disposing and opening coating step (h) comprises the steps of: i) depositing and patterning a sacrificial material within the opening to fill at least the opening; and ii) the sacrificial material and the third step. 2 a sub-step of depositing a cover layer on top of the insulating layer, said cover layer being a material selected from a conductor and a luminescent material, and iii) an access opening through said cover layer to said sacrificial material. And iv) removing the sacrificial material through the access opening, and v) depositing a sealant to seal the opening into the access opening while achieving an effective vacuum environment. 44. The sub-step of: thereby sealing a chamber containing the discharge edge and the anode; the method of.
も部分的にアラインして配置するステップ、 を含む、請求項22に記載の方法。45. The method of claim 22, wherein said opening forming step (f) comprises placing said opening at least partially aligned with at least one of said emitter and said anode. .
なくとも部分的にアラインして配置するステップ、 を含む、請求項45に記載の方法。46. The method of claim 45, wherein said opening forming step (f) comprises: arranging at least two openings at least partially aligned with each of said emitter and said anode. .
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