JP2003504909A - 予備的計算による電力節約型整合フィルタ - Google Patents
予備的計算による電力節約型整合フィルタInfo
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Abstract
(57)【要約】
信号標本値の1つの系列と予め定められた1つのディジタル符号との相関を取って、予め定められた符号に相対的な信号標本値系列のシフトに関する相関値を生成する方法。本方法は、系列中の信号標本値のサブグループを組み合せて予備的組合せの複数組を形成し、次に予備的組合せの各組から1つの予備的組合せを選ぶことによって複数個の選ばれた予備的組合せを提供することによって実現される。次に、複数個の選ばれた予備的組合せを加算または減算することによって、信号標本系列中のシフトに対応する相関値を生成する。
Description
【0001】
(関連出願へのクロスリファレンス)
本特許出願は、その全体をここに参照によって取り込む “スライディング・
ウインドウでの効率的相関(Efficient Correlation O
ver a Sliding Window)”と題する1997年11月11
日付けの米国特許出願第08/967,444号の一部継続出願である。
ウインドウでの効率的相関(Efficient Correlation O
ver a Sliding Window)”と題する1997年11月11
日付けの米国特許出願第08/967,444号の一部継続出願である。
【0002】
本特許出願は、上で引用した米国特許出願第08/967,444号の一部継
続出願でもありまたここにその全体を参照によって取り込む “電力節約型整合
フィルタ(Reduced Power Matched Filter)”と
題する1998年11月23日付けの米国特許出願第09/197,597号に
関連する。
続出願でもありまたここにその全体を参照によって取り込む “電力節約型整合
フィルタ(Reduced Power Matched Filter)”と
題する1998年11月23日付けの米国特許出願第09/197,597号に
関連する。
【0003】
(発明の分野)
本発明は一般的にディジタル符号化された信号用の整合フィルタに関するもの
であって、更に詳細には、符号分割多元接続(CDMA)信号の無線受信機にお
いて電力消費を節約するために予備計算を用いた整合フィルタに関する。
であって、更に詳細には、符号分割多元接続(CDMA)信号の無線受信機にお
いて電力消費を節約するために予備計算を用いた整合フィルタに関する。
【0004】
(発明の背景)
セルラ電話産業は米国およびその他の世界中の経済的活動において驚くべき発
展を遂げた。主要な都市部での成長は予想を大幅に上回り、システム容量を超え
ている。もしこの傾向が続けば、急速な成長の結果として近いうちに最小規模の
市場にさえ到達しよう。このような急増する容量への需要に応ずるためには、高
品質なサービス維持および価格高騰の回避に加えて新規な解決策が求められる。
展を遂げた。主要な都市部での成長は予想を大幅に上回り、システム容量を超え
ている。もしこの傾向が続けば、急速な成長の結果として近いうちに最小規模の
市場にさえ到達しよう。このような急増する容量への需要に応ずるためには、高
品質なサービス維持および価格高騰の回避に加えて新規な解決策が求められる。
【0005】
世界中で、セルラ・システムでなされた重要な1つのステップはアナログから
ディジタル送信への変化である。同様に重要なことは、次世代のセルラ技術を実
現するための有効なディジタル送信方式の選択である。更に、便利に携帯でき、
家庭、オフィス、街中、車の中等で通話するために使用できる低価格でポケット
・サイズのコードレス電話器を採用する第1世代のパーソナル通信網(PCN)
は、次世代のディジタル・セルラ・システム基盤およびセルラ周波数を採用する
セルラ担体によって提供されるであろうと広く信じられている。このような新し
いシステムで必要な鍵となる技術は通信容量の増大である。
ディジタル送信への変化である。同様に重要なことは、次世代のセルラ技術を実
現するための有効なディジタル送信方式の選択である。更に、便利に携帯でき、
家庭、オフィス、街中、車の中等で通話するために使用できる低価格でポケット
・サイズのコードレス電話器を採用する第1世代のパーソナル通信網(PCN)
は、次世代のディジタル・セルラ・システム基盤およびセルラ周波数を採用する
セルラ担体によって提供されるであろうと広く信じられている。このような新し
いシステムで必要な鍵となる技術は通信容量の増大である。
【0006】
現状では、チャンネル・アクセスは、周波数分割多元接続(FDMA)、時分
割多元接続(TDMA)、および符号分割多元接続(CDMA)の方法を用いて
実現される。FDMAシステムでは、通信チャンネルは単一の無線周波数帯であ
り、その中には1つの信号の送信電力が集中される。隣接チャンネルとの干渉は
、フィルタの指定された周波数帯域内の信号電力だけを通過させる帯域通過フィ
ルタを使用することで制限される。このように、各チャンネルをそれぞれ異なる
周波数に割り当てることで、システムの容量は、チャンネル再利用によって課さ
れる制限とともに、利用可能な周波数によって制限される。
割多元接続(TDMA)、および符号分割多元接続(CDMA)の方法を用いて
実現される。FDMAシステムでは、通信チャンネルは単一の無線周波数帯であ
り、その中には1つの信号の送信電力が集中される。隣接チャンネルとの干渉は
、フィルタの指定された周波数帯域内の信号電力だけを通過させる帯域通過フィ
ルタを使用することで制限される。このように、各チャンネルをそれぞれ異なる
周波数に割り当てることで、システムの容量は、チャンネル再利用によって課さ
れる制限とともに、利用可能な周波数によって制限される。
【0007】
TDMAシステムでは、1つのチャンネルは同じ周波数上の周期的時間幅の列
中の1つのタイムスロットで構成される。タイムスロットの各周期はフレームと
呼ばれる。与えられた信号電力はそれらタイムスロットの1つに集中される。隣
接チャンネルの干渉は、時間的なゲートあるいはその他の同期化要素を使用して
正しい時刻に受信される信号電力のみを通過させることで制限される。このよう
に、異なる相対信号強度レベルからの干渉問題は低減される。
中の1つのタイムスロットで構成される。タイムスロットの各周期はフレームと
呼ばれる。与えられた信号電力はそれらタイムスロットの1つに集中される。隣
接チャンネルの干渉は、時間的なゲートあるいはその他の同期化要素を使用して
正しい時刻に受信される信号電力のみを通過させることで制限される。このよう
に、異なる相対信号強度レベルからの干渉問題は低減される。
【0008】
TDMAシステムの容量は、送信信号を短時間のタイムスロットに圧縮するこ
とによって増大させることができる。この結果、情報はそれに応じたより高速の
バースト・レートで送信しなければならず、そのため、占有されるスペクトル幅
はそれに比例して増大する。
とによって増大させることができる。この結果、情報はそれに応じたより高速の
バースト・レートで送信しなければならず、そのため、占有されるスペクトル幅
はそれに比例して増大する。
【0009】
FDMAまたはTDMAシステム、あるいはFDMA/TDMA混合方式では
、目標は2つの干渉の可能性のある信号が同じ時刻に同じ周波数を占有しないこ
とを保証することである。これと対照的に、CDMAシステムは信号が時間的に
も周波数的にも重なることを許容する。すなわち、すべてのCDMA信号が同じ
周波数スペクトルを共有する。周波数および時間の両ドメインで、多元接続信号
が重畳する。CDMA通信の多様な側面について、例えば、1991年5月発行
のIEEE Trans.on Vehicular Technologyに
掲載されたギルハウゼン(Gilhousen)、ジャコブス(Jacobs)
、ビテルビ(Viterbi)、ウィーバ(Weaver)、およびホイットレ
イ(Wheatley)著の論文“セルラCDMAシステムの容量について(O
n the Capacity of a Cellular CDMA Sy
stem)”に述べられている。
、目標は2つの干渉の可能性のある信号が同じ時刻に同じ周波数を占有しないこ
とを保証することである。これと対照的に、CDMAシステムは信号が時間的に
も周波数的にも重なることを許容する。すなわち、すべてのCDMA信号が同じ
周波数スペクトルを共有する。周波数および時間の両ドメインで、多元接続信号
が重畳する。CDMA通信の多様な側面について、例えば、1991年5月発行
のIEEE Trans.on Vehicular Technologyに
掲載されたギルハウゼン(Gilhousen)、ジャコブス(Jacobs)
、ビテルビ(Viterbi)、ウィーバ(Weaver)、およびホイットレ
イ(Wheatley)著の論文“セルラCDMAシステムの容量について(O
n the Capacity of a Cellular CDMA Sy
stem)”に述べられている。
【0010】
典型的なCDMAシステムでは、送信すべき情報データ・ストリームは、擬似
ランダム雑音符号(PNcode)発生器によって生成される、より高速ビット
レートのデータ・ストリームに含まれる。この情報データ・ストリームおよびよ
り高速ビットレートの符号データ・ストリームは相互に乗算されるのが普通であ
る。より低速ビットレートの情報データ・ストリームをより高速ビットレートの
符号データ・ストリームと組み合せるこのやり方は、情報データ・ストリーム信
号のコーディングまたはスプレッディング(拡散)と呼ばれる。情報データ・ス
トリームまたはチャンネルは、各々独自の拡散符号(spreading co
de)を割り当てられる。複数の符号化された情報信号は無線周波数搬送波に乗
せて送信され、受信機において合成信号として結合されて受信される。符号化信
号の各々は、周波数的にも時間的にも、雑音関連の信号とともに他のすべての符
号化信号と重畳する。この合成信号を独特の拡散符号と関連付けることによって
、対応する情報信号が分離され復号される。
ランダム雑音符号(PNcode)発生器によって生成される、より高速ビット
レートのデータ・ストリームに含まれる。この情報データ・ストリームおよびよ
り高速ビットレートの符号データ・ストリームは相互に乗算されるのが普通であ
る。より低速ビットレートの情報データ・ストリームをより高速ビットレートの
符号データ・ストリームと組み合せるこのやり方は、情報データ・ストリーム信
号のコーディングまたはスプレッディング(拡散)と呼ばれる。情報データ・ス
トリームまたはチャンネルは、各々独自の拡散符号(spreading co
de)を割り当てられる。複数の符号化された情報信号は無線周波数搬送波に乗
せて送信され、受信機において合成信号として結合されて受信される。符号化信
号の各々は、周波数的にも時間的にも、雑音関連の信号とともに他のすべての符
号化信号と重畳する。この合成信号を独特の拡散符号と関連付けることによって
、対応する情報信号が分離され復号される。
【0011】
CDMA通信技術には多くの利点がある。CDMAに基づくセルラ・システム
の容量限度は、符号化利得/変調密度の改善、ボイス・アクティビティ・ゲーテ
ィング、セクタ化、およびすべてのセルで同じスペクトルを再利用する等、広帯
域化CDMAシステムの特性の結果として、既存のアナログ技術の20倍にまで
達すると予測される。CDMAはマルチパス干渉に対して実質的に耐性を有し、
フェージングおよび空電を解消して市街地での動作性能を改善する。高ビットレ
ートのエンコーダによる音声のCDMA送信は優れた再現性の高い音声品質を保
証する。CDMAはまた、可変データレートを提供するため、多くの異なるグレ
ードの音声品質を提供できる。CDMAのスクランブル信号形式は漏話をなくし
、呼のトラッキングまたは盗聴を非常に困難およびコスト高なものとするため、
発呼者のプライバシーを保護し、エアタイム犯罪(air−time frau
d)に強いものとする。CDMAまたは“スペクトラム拡散”の概念に従う通信
システムでは、情報データ・ストリームの周波数スペクトルはデータ信号のそれ
とは相関のない符号を用いて拡散される。符号もまたユーザ毎に独自のものであ
る。これが、意図する送信機の符号について知識を有する受信機が所望の信号を
選ぶことのできる理由である。
の容量限度は、符号化利得/変調密度の改善、ボイス・アクティビティ・ゲーテ
ィング、セクタ化、およびすべてのセルで同じスペクトルを再利用する等、広帯
域化CDMAシステムの特性の結果として、既存のアナログ技術の20倍にまで
達すると予測される。CDMAはマルチパス干渉に対して実質的に耐性を有し、
フェージングおよび空電を解消して市街地での動作性能を改善する。高ビットレ
ートのエンコーダによる音声のCDMA送信は優れた再現性の高い音声品質を保
証する。CDMAはまた、可変データレートを提供するため、多くの異なるグレ
ードの音声品質を提供できる。CDMAのスクランブル信号形式は漏話をなくし
、呼のトラッキングまたは盗聴を非常に困難およびコスト高なものとするため、
発呼者のプライバシーを保護し、エアタイム犯罪(air−time frau
d)に強いものとする。CDMAまたは“スペクトラム拡散”の概念に従う通信
システムでは、情報データ・ストリームの周波数スペクトルはデータ信号のそれ
とは相関のない符号を用いて拡散される。符号もまたユーザ毎に独自のものであ
る。これが、意図する送信機の符号について知識を有する受信機が所望の信号を
選ぶことのできる理由である。
【0012】
信号を拡散させるための技術はいくつか存在する。最も広く用いられている2
つの方法は、ダイレクト・シーケンス(DS)および周波数ホッピング(FH)
であり、これらはどちらも当業者に良く知られている。DS技術に従えば、デー
タ信号は非相関の擬似ランダム符号(すなわち、前に述べたPNcode)を乗
算される。PNcodeは、−1および1の値を有する(ポーラ)か、あるいは
0および1の値を有する(ノン・ポーラ)チップ(ビット)の系列であり、雑音
的な特性を有する。PNcodeを生成する1つの方法は、少なくとも1個のシ
フト・レジスタによるものである。そのようなシフト・レジスタの長さがNであ
る場合、周期TDSは次の式TDS=2N−1で与えられる。
つの方法は、ダイレクト・シーケンス(DS)および周波数ホッピング(FH)
であり、これらはどちらも当業者に良く知られている。DS技術に従えば、デー
タ信号は非相関の擬似ランダム符号(すなわち、前に述べたPNcode)を乗
算される。PNcodeは、−1および1の値を有する(ポーラ)か、あるいは
0および1の値を有する(ノン・ポーラ)チップ(ビット)の系列であり、雑音
的な特性を有する。PNcodeを生成する1つの方法は、少なくとも1個のシ
フト・レジスタによるものである。そのようなシフト・レジスタの長さがNであ
る場合、周期TDSは次の式TDS=2N−1で与えられる。
【0013】
CDMAシステムの受信機では、受信された信号に再び同じ(同期した)PN
codeが乗算される。符号は+1および−1を含むので(ポーラ)、この演算
によって信号から符号が取り除かれて、もとのデータ信号が残される。言い換え
れば、この逆拡散(despreading)演算は拡散演算と同じである。
codeが乗算される。符号は+1および−1を含むので(ポーラ)、この演算
によって信号から符号が取り除かれて、もとのデータ信号が残される。言い換え
れば、この逆拡散(despreading)演算は拡散演算と同じである。
【0014】
図1を参照すると、従来技術の相関器10の模式図が示されており、これを用
いて受信された最後のM個の信号標本とMビットのコードワードとの相関が計算
される。M要素の遅延ライン11が受信した信号標本を記憶し、それらを逐次的
にシフトしてM段ステージの各々へ送る。従って、この遅延ラインである記憶要
素は受信した最後のM個の信号標本値を含む。新しい信号標本がシフト入力され
、古い信号標本がシフト出力される度に、M個の信号標本値が遅延ラインからM
サイン変換器13へ読み出される。そこでは、M個の信号標本値に対して、それ
との相関を計算すべき、符号ストア12中に記憶されている予め定められた符号
のビットb1...bMに応じた+1または−1が乗算される。サイン変換され
た値は次に加算器14で加算されて、相関結果が生成される。
いて受信された最後のM個の信号標本とMビットのコードワードとの相関が計算
される。M要素の遅延ライン11が受信した信号標本を記憶し、それらを逐次的
にシフトしてM段ステージの各々へ送る。従って、この遅延ラインである記憶要
素は受信した最後のM個の信号標本値を含む。新しい信号標本がシフト入力され
、古い信号標本がシフト出力される度に、M個の信号標本値が遅延ラインからM
サイン変換器13へ読み出される。そこでは、M個の信号標本値に対して、それ
との相関を計算すべき、符号ストア12中に記憶されている予め定められた符号
のビットb1...bMに応じた+1または−1が乗算される。サイン変換され
た値は次に加算器14で加算されて、相関結果が生成される。
【0015】
一般に、M要素のベクトルA=(a1,a2...aM)とM要素のベクトル
B=(b1,b2...bM)との相関を取る演算は内積A・B=a1・b1+
a2・b2+...aM・bMを形成する演算を含む。ベクトルの1つ(例えば
B)の要素がバイナリ値(算術的には+1か−1)のみを含む場合、a1・b1
のような積は±a1と簡略化されるが、M個の値±a1,±a2,...±aM
を加算する演算は、受信した“a”の新しい値毎に実行しなければならない場合
には、尚かなりの作業である。
B=(b1,b2...bM)との相関を取る演算は内積A・B=a1・b1+
a2・b2+...aM・bMを形成する演算を含む。ベクトルの1つ(例えば
B)の要素がバイナリ値(算術的には+1か−1)のみを含む場合、a1・b1
のような積は±a1と簡略化されるが、M個の値±a1,±a2,...±aM
を加算する演算は、受信した“a”の新しい値毎に実行しなければならない場合
には、尚かなりの作業である。
【0016】
従来技術には図1に示す相関器10の各種変形が含まれる。例えば,信号標本
は多重ビット量でなく、単一ビットまたは+1または−1のみの“ハード的に制
限された”量であってもよい。その場合に使用されるサイン変換器13は単なる
XORゲートであるのが一般的である。その場合には、加算器14はまず単一ビ
ット値の対を加算してM/2個の2ビット値を求め、次にM/4個の2ビット加
算器が2ビット値を加算してM/4個の3ビット値を求める、等々となる。その
ような構造は“加算器木”として知られており、入力値が多重ビット値ではなく
て単一ビットである場合にはより単純なものとなる。
は多重ビット量でなく、単一ビットまたは+1または−1のみの“ハード的に制
限された”量であってもよい。その場合に使用されるサイン変換器13は単なる
XORゲートであるのが一般的である。その場合には、加算器14はまず単一ビ
ット値の対を加算してM/2個の2ビット値を求め、次にM/4個の2ビット加
算器が2ビット値を加算してM/4個の3ビット値を求める、等々となる。その
ような構造は“加算器木”として知られており、入力値が多重ビット値ではなく
て単一ビットである場合にはより単純なものとなる。
【0017】
単一ビット値の信号標本に対して、加算器木は、M個の値をスキャンして、+
1が来たらカウントアップし、−1が来たらカウントダウンするアップ/ダウン
計数器で置き換えることができる。同様に、多重ビット値の信号標本に対して、
並列の加算器木を、M個の各値を遅延ライン記憶から順に抽出し、それをアキュ
ミュレータに加える逐次的加算器で置き換えることができる。後者の場合には、
採用される論理回路は並列加算器の場合と同じような高速でM回の演算を行わな
ければならない。従って、相関器の全体的速度と論理回路の複雑さとの間で妥協
を図ることになる。それにも拘わらず、上述の従来技術相関器の各変形では、新
しい信号標本が受信される度に、新たにM個の値を組み合せることが必要である
。これは、特に電源がバッテリのような携帯型の場合に大量の電力消費につなが
る。
1が来たらカウントアップし、−1が来たらカウントダウンするアップ/ダウン
計数器で置き換えることができる。同様に、多重ビット値の信号標本に対して、
並列の加算器木を、M個の各値を遅延ライン記憶から順に抽出し、それをアキュ
ミュレータに加える逐次的加算器で置き換えることができる。後者の場合には、
採用される論理回路は並列加算器の場合と同じような高速でM回の演算を行わな
ければならない。従って、相関器の全体的速度と論理回路の複雑さとの間で妥協
を図ることになる。それにも拘わらず、上述の従来技術相関器の各変形では、新
しい信号標本が受信される度に、新たにM個の値を組み合せることが必要である
。これは、特に電源がバッテリのような携帯型の場合に大量の電力消費につなが
る。
【0018】
図2を参照すると、別の従来技術相関器20の模式図が示されており、これは
アドレス計数器21、スイッチ・マトリクス22、複数個のストア23、それに
対応する複数個のサイン変換器24、および加算器木25を有する。各々の新し
い信号標本S(i)は、アドレス計数器21が制御するスイッチ・マトリクス2
2の第1ステージ22aへ入力され、その信号標本の入力値は次に利用可能な1
つのストア23へ送られる。このストアは、“n”標本だけ前に標本S(i−n
)を記憶するために使用したストアとなろう。従って、標本S(i−n)は新し
い標本S(i)で上書きされる。スイッチ・マトリクス22の目的は、入力標本
ラインをアドレス計数器22によって選ばれたストアのみへつなぐことであり、
それによって入力ラインの容量性負荷を減らし、それによって高標本化レートで
動作する時の電力消費を削減することである。スイッチ・マトリクス22の第1
ステージ22aはアドレス計数器21の第1ビットによって制御されて、入力値
を第2ステージ・スイッチ22bの第1のものか、あるいは第2ステージ・スイ
ッチ22bの第2のもののいずれかへ送る。アドレス計数器21の第2ビットは
第2ステージ・スイッチに作用して、入力値を4個の第3ステージ22cの1つ
へ送るようにする。同様にして、最終的にはスイッチ22dの最終ステージは入
力値をストア23の特有な1つへ送るようにする。スイッチ22aを制御するた
めに用いられるアドレス計数器の第1ビットは最も高速に変化するアドレス計数
器ビットであることが好ましく、他方、スイッチ22dの最終ステージにあるよ
り多くのスイッチはアドレス計数器21の最も低速で変化するビットによって制
御されることが好ましい。これによってスイッチをトグルするのに消費される電
力が最小化される。この手段によって、ストア23は最後の“n”個の入力標本
値を記憶する。ここで、“n”はこの例では2の冪である。もちろん、“n”を
2の冪より小さくして、アドレス計数器21は0からn−1へカウントし、その
後にゼロへリセットするように構成してもよい。各標本クロックの時点で修正さ
れるのは1つのストア値のみであるので、この構成で消費される電力は、“n”
段のシフト・レジスタを通して入力値をシフトする場合よりもずっと少ない電力
消費でよい。ここで“n”値はすべて、図1の相関器10でそうであるように、
各標本クロック時に変化する。違いは、シフト・レジスタの場合には、最初のレ
ジスタは常に最新の信号標本S(i)を含むということである。しかし、図2の
相関器20では、最新の信号標本S(i)を含むストアは“i”が増分する毎に
循環するが、それにでもアドレス計数器21の値によって指示される。
アドレス計数器21、スイッチ・マトリクス22、複数個のストア23、それに
対応する複数個のサイン変換器24、および加算器木25を有する。各々の新し
い信号標本S(i)は、アドレス計数器21が制御するスイッチ・マトリクス2
2の第1ステージ22aへ入力され、その信号標本の入力値は次に利用可能な1
つのストア23へ送られる。このストアは、“n”標本だけ前に標本S(i−n
)を記憶するために使用したストアとなろう。従って、標本S(i−n)は新し
い標本S(i)で上書きされる。スイッチ・マトリクス22の目的は、入力標本
ラインをアドレス計数器22によって選ばれたストアのみへつなぐことであり、
それによって入力ラインの容量性負荷を減らし、それによって高標本化レートで
動作する時の電力消費を削減することである。スイッチ・マトリクス22の第1
ステージ22aはアドレス計数器21の第1ビットによって制御されて、入力値
を第2ステージ・スイッチ22bの第1のものか、あるいは第2ステージ・スイ
ッチ22bの第2のもののいずれかへ送る。アドレス計数器21の第2ビットは
第2ステージ・スイッチに作用して、入力値を4個の第3ステージ22cの1つ
へ送るようにする。同様にして、最終的にはスイッチ22dの最終ステージは入
力値をストア23の特有な1つへ送るようにする。スイッチ22aを制御するた
めに用いられるアドレス計数器の第1ビットは最も高速に変化するアドレス計数
器ビットであることが好ましく、他方、スイッチ22dの最終ステージにあるよ
り多くのスイッチはアドレス計数器21の最も低速で変化するビットによって制
御されることが好ましい。これによってスイッチをトグルするのに消費される電
力が最小化される。この手段によって、ストア23は最後の“n”個の入力標本
値を記憶する。ここで、“n”はこの例では2の冪である。もちろん、“n”を
2の冪より小さくして、アドレス計数器21は0からn−1へカウントし、その
後にゼロへリセットするように構成してもよい。各標本クロックの時点で修正さ
れるのは1つのストア値のみであるので、この構成で消費される電力は、“n”
段のシフト・レジスタを通して入力値をシフトする場合よりもずっと少ない電力
消費でよい。ここで“n”値はすべて、図1の相関器10でそうであるように、
各標本クロック時に変化する。違いは、シフト・レジスタの場合には、最初のレ
ジスタは常に最新の信号標本S(i)を含むということである。しかし、図2の
相関器20では、最新の信号標本S(i)を含むストアは“i”が増分する毎に
循環するが、それにでもアドレス計数器21の値によって指示される。
【0019】
計算すべき相関は次のように表現される。
【0020】
【数1】
Cn・S(i)+C(n−1)・S(i−1)+C(n−2)・S(i−2)
・・・+C(1)・S(i−n+1)・・・ (1)
・・・+C(1)・S(i−n+1)・・・ (1)
【0021】
ここで、(C1,C2,C3...C(n))はnビット符号であり、各符号
ビットは+1または−1の値を有する。+1または−1を乗算することは、対応
する符号ビットによって制御されるサイン変換器24を用いてサインを変化させ
る(−1に対して)か、あるいはさせない(+1に対して)かのいずれかを行う
ことである。符号ビットは符号発生器(図示されていない)によって供給される
。これは、アドレス計数器21によって指示される最新の信号標本S(i)を含
むストア23へつながれるサイン変換器24中の乗算器へCnが供給されるよう
にその符号を循環させなければならない。この符号は単一ビット値を含むので、
多重ビット信号標本を保持するストア23の内容ではなく、この符号を循環させ
るほうが好ましい。
ビットは+1または−1の値を有する。+1または−1を乗算することは、対応
する符号ビットによって制御されるサイン変換器24を用いてサインを変化させ
る(−1に対して)か、あるいはさせない(+1に対して)かのいずれかを行う
ことである。符号ビットは符号発生器(図示されていない)によって供給される
。これは、アドレス計数器21によって指示される最新の信号標本S(i)を含
むストア23へつながれるサイン変換器24中の乗算器へCnが供給されるよう
にその符号を循環させなければならない。この符号は単一ビット値を含むので、
多重ビット信号標本を保持するストア23の内容ではなく、この符号を循環させ
るほうが好ましい。
【0022】
サイン変換器24からのサイン変換された出力は、同時に対加算を行なう加算
器木25へ加算される。最終的な相関値出力を生成するために要する加算器木2
5のステージ数は、ユニークな1つのストア23を指定するために要するスイッ
チ・ステージ22a、..22dの数(すなわち、LOG2(n)ステージ)と
同じである。従って、64ビット相関器は64個のストア23、入力操作用スイ
ッチ22の6個のステージ、および加算器木25の6ステージ、合計で32+1
6+8+4+2+1=63個の加算器を含む。
器木25へ加算される。最終的な相関値出力を生成するために要する加算器木2
5のステージ数は、ユニークな1つのストア23を指定するために要するスイッ
チ・ステージ22a、..22dの数(すなわち、LOG2(n)ステージ)と
同じである。従って、64ビット相関器は64個のストア23、入力操作用スイ
ッチ22の6個のステージ、および加算器木25の6ステージ、合計で32+1
6+8+4+2+1=63個の加算器を含む。
【0023】
図2の相関器20の入力操作構成はシフト・レジスタと比べて電力の点では経
済的であるが、計算される相関値当たりの加算回数はまだ63に等しい。すなわ
ち、加算回数は図2の相関器20を使用しても減っていない。このように、図1
の相関器10と同様に、図2の相関器20で必要な加算回数のため、消費される
電力量は、特に電源がバッテリのような携帯型電源である場合には大量のものと
なる。
済的であるが、計算される相関値当たりの加算回数はまだ63に等しい。すなわ
ち、加算回数は図2の相関器20を使用しても減っていない。このように、図1
の相関器10と同様に、図2の相関器20で必要な加算回数のため、消費される
電力量は、特に電源がバッテリのような携帯型電源である場合には大量のものと
なる。
【0024】
以上のことから、計算を最小化し、それによって電力消費を削減する整合フィ
ルタを提供することが望まれる。
ルタを提供することが望まれる。
【0025】
(発明の概要)
本発明に従えば、信号標本値系列と予め定められたディジタル符号との相関を
取って、前記信号標本系列の前記予め定められたディジタル符号に相対的なシフ
トに関する相関値を生成するための方法が提供される。1つの実施の形態では、
本方法は前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せ
の組を構成し、次に予備的組合せの各組から1つの予備的組合せを選ぶことによ
って複数の選ばれた予備的組合せを提供することによって実現される。前記複数
の選ばれた予備的組合せは次に加算または減算されて、信号標本値の前記系列の
シフトに対応する相関値が生成される。
取って、前記信号標本系列の前記予め定められたディジタル符号に相対的なシフ
トに関する相関値を生成するための方法が提供される。1つの実施の形態では、
本方法は前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せ
の組を構成し、次に予備的組合せの各組から1つの予備的組合せを選ぶことによ
って複数の選ばれた予備的組合せを提供することによって実現される。前記複数
の選ばれた予備的組合せは次に加算または減算されて、信号標本値の前記系列の
シフトに対応する相関値が生成される。
【0026】
前記予め定められたディジタル符号はダイレクト・シーケンス式スペクトラム
拡散(Direct Sequence Spread Spectrum)の
拡散符号の1つのセグメントであることが普通である。前記予め定められたディ
ジタル符号は実数の符号でよく、前記信号標本値も実数値でよい。あるいは、前
記予め定められたディジタル符号は実数符号および虚数符号を含み,前記信号標
本値が複素数値であってもよい。
拡散(Direct Sequence Spread Spectrum)の
拡散符号の1つのセグメントであることが普通である。前記予め定められたディ
ジタル符号は実数の符号でよく、前記信号標本値も実数値でよい。あるいは、前
記予め定められたディジタル符号は実数符号および虚数符号を含み,前記信号標
本値が複素数値であってもよい。
【0027】
本発明のその他の態様に従えば、予備的組合せの組は、信号標本値対の和およ
び差から形成される。予備的組合せの組は信号標本値の実数対または虚数対の和
および差から形成することもできる。そのような場合には、予備的組合せの組は
、1つの信号標本値の実数部と別の信号標本値の虚数部との和および差から形成
するのが好ましい。
び差から形成される。予備的組合せの組は信号標本値の実数対または虚数対の和
および差から形成することもできる。そのような場合には、予備的組合せの組は
、1つの信号標本値の実数部と別の信号標本値の虚数部との和および差から形成
するのが好ましい。
【0028】
本発明の更に別の態様に従えば、予備的組合せの組は与えられた個数の信号標
本値の和および差のあらゆる可能な組合せから形成される。そのような場合には
、信号標本値の1つに関して1つのサイン極性のみを使用するのが有利である。
そうすることによって予備的組合せの各組中に形成される予備的組合せの数が半
分になる。
本値の和および差のあらゆる可能な組合せから形成される。そのような場合には
、信号標本値の1つに関して1つのサイン極性のみを使用するのが有利である。
そうすることによって予備的組合せの各組中に形成される予備的組合せの数が半
分になる。
【0029】
本発明の更に別の態様に従えば、最も古い予備的組合せの組からの予備的組合
せの複数対を組み合せて、前記最も古い予備的組合せ中の信号標本値の最も古い
ものの寄与を消去するのが便利である。この結果を次に、最も新しい信号標本値
と組み合せることによって、予備的組合せの更新された1組が生成される。好ま
しくは、この更新された予備的組合せの1組は新しい信号標本値が受信される度
に生成され、その更新された予備的組合せの組によって記憶装置中の予備的組合
せの最も古いものが上書きされる。予備的組合せの最も古い組は、その寄与がま
だ消去されていない最も古い信号標本値に依存する予備的組合せの組である。
せの複数対を組み合せて、前記最も古い予備的組合せ中の信号標本値の最も古い
ものの寄与を消去するのが便利である。この結果を次に、最も新しい信号標本値
と組み合せることによって、予備的組合せの更新された1組が生成される。好ま
しくは、この更新された予備的組合せの1組は新しい信号標本値が受信される度
に生成され、その更新された予備的組合せの組によって記憶装置中の予備的組合
せの最も古いものが上書きされる。予備的組合せの最も古い組は、その寄与がま
だ消去されていない最も古い信号標本値に依存する予備的組合せの組である。
【0030】
本発明の更に別の態様に従えば、予備的組合せの各組は形成された後で記憶さ
れることが好ましい。予備的組合せの組は、好ましくは環状バッファ(circ
ular buffer)である記憶装置に記憶されるのが普通である。記憶装
置は1組の予備的組合せを指定された記憶要素の組へ経路指定するための経路切
換木を含むのが便利である。そのような経路切換木は好ましくは2進木であって
、予備的組合せの組についての記憶場所の個数の2を底とする対数に等しいステ
ージ数を含む。より少数のスイッチ要素を有する2進経路切換木の1つのステー
ジは、より多数のスイッチ要素を有するステージよりもより頻繁に経路切換を行
うことが好ましい。好ましくは、記憶装置は予備的組合せの組を、それらが形成
されたときの時間的な順序に対してビットを逆にした順序で記憶する。
れることが好ましい。予備的組合せの組は、好ましくは環状バッファ(circ
ular buffer)である記憶装置に記憶されるのが普通である。記憶装
置は1組の予備的組合せを指定された記憶要素の組へ経路指定するための経路切
換木を含むのが便利である。そのような経路切換木は好ましくは2進木であって
、予備的組合せの組についての記憶場所の個数の2を底とする対数に等しいステ
ージ数を含む。より少数のスイッチ要素を有する2進経路切換木の1つのステー
ジは、より多数のスイッチ要素を有するステージよりもより頻繁に経路切換を行
うことが好ましい。好ましくは、記憶装置は予備的組合せの組を、それらが形成
されたときの時間的な順序に対してビットを逆にした順序で記憶する。
【0031】
本発明の更に別の態様に従えば、予備的組合せの選択は予め定められたディジ
タル符号の対応するビットのサブグループによって制御されることが好ましく、
また各々の選ばれた予備的組合せは次に前記対応するビットのサブグループのう
ちの1ビットの極性に従って加算または減算されるのが好ましい。各々の選ばれ
た予備的組合せは、予め定められたディジタル符号から予め選ばれた対応するビ
ットを乗算して、各々の選ばれた予備的組合せの極性を変更または確認するのが
便利である。
タル符号の対応するビットのサブグループによって制御されることが好ましく、
また各々の選ばれた予備的組合せは次に前記対応するビットのサブグループのう
ちの1ビットの極性に従って加算または減算されるのが好ましい。各々の選ばれ
た予備的組合せは、予め定められたディジタル符号から予め選ばれた対応するビ
ットを乗算して、各々の選ばれた予備的組合せの極性を変更または確認するのが
便利である。
【0032】
本発明の更に別の態様に従えば、予め定められたディジタル符号は第1の個数
の符号シンボルを含み、また予備的組合せの組は第1の個数に分割できない第2
の個数の信号標本値を含むサブグループから構成される。その場合本発明は、前
記第2の個数によって分割可能な長さの予め定められた符号との相関を取る相関
器を含む整合フィルタとして実現できる。
の符号シンボルを含み、また予備的組合せの組は第1の個数に分割できない第2
の個数の信号標本値を含むサブグループから構成される。その場合本発明は、前
記第2の個数によって分割可能な長さの予め定められた符号との相関を取る相関
器を含む整合フィルタとして実現できる。
【0033】
本発明の完全な理解を容易にするためにここで添付図面を参照する。これらの
図面は本発明を限定するものとして構成されたのではなく、単なる例示として意
図されたものである。
図面は本発明を限定するものとして構成されたのではなく、単なる例示として意
図されたものである。
【0034】
(好適な実施の形態の詳細な説明)
図3を参照すると、本発明に従って、和および差を予備計算することによって
信号標本とコードワードとの相関を取るための相関器100が示されている。相
関器100は予備結合器101、一対の同心リング状のストア102、1組のセ
レクタ・スイッチ103、32入力の加算器木104、符号発生器105、6ビ
ットのアドレス計数器106、および乗算器107を含む。図2と同じように、
図3の相関器100に対しても64ビット相関が仮定され、図2の64個のスト
ア12はここでは図3の一対の同心リング状ストア102として示されている。
一対の同心リング状ストア102は各リング中に32個で合計64個の記憶バッ
ファ要素を有する。6ビットのアドレス計数器106は標本クロックを64で割
るが、最上位の5ビットだけを使用して2つの同心リング102の32個のスト
アをアドレッシングするので、アドレッシングされるストアは標本クロックの1
つ置きに変化する。
信号標本とコードワードとの相関を取るための相関器100が示されている。相
関器100は予備結合器101、一対の同心リング状のストア102、1組のセ
レクタ・スイッチ103、32入力の加算器木104、符号発生器105、6ビ
ットのアドレス計数器106、および乗算器107を含む。図2と同じように、
図3の相関器100に対しても64ビット相関が仮定され、図2の64個のスト
ア12はここでは図3の一対の同心リング状ストア102として示されている。
一対の同心リング状ストア102は各リング中に32個で合計64個の記憶バッ
ファ要素を有する。6ビットのアドレス計数器106は標本クロックを64で割
るが、最上位の5ビットだけを使用して2つの同心リング102の32個のスト
アをアドレッシングするので、アドレッシングされるストアは標本クロックの1
つ置きに変化する。
【0035】
入力信号標本は予備結合器101へ送られる。予備結合器101の目的は、入
力標本対の和および差を計算することである。例えば、所望の相関のための上式
(1)を次のように書き直すことができる。
力標本対の和および差を計算することである。例えば、所望の相関のための上式
(1)を次のように書き直すことができる。
【0036】
【数2】
Cn・((S(i)+Cn・C(n−1)・S(i−1))
+ C(n−2)・(S(i−2)+C(n−2)・C(n−3)・S(i−3
)) + C(n−4)・(S(i−4)+C(n−4)・C(n−5)・S(n−5
)) ・・・ ・・・ ・・・ + C(2)・(S(i−n+2))+C(2)・C(1)・S(i−n+1)
)・・・ (2)
)) + C(n−4)・(S(i−4)+C(n−4)・C(n−5)・S(n−5
)) ・・・ ・・・ ・・・ + C(2)・(S(i−n+2))+C(2)・C(1)・S(i−n+1)
)・・・ (2)
【0037】
ここで、S(i−2)+C(n−2)・C(n−3)・S(n−3)のような各
項は和
項は和
【0038】
【数3】
S(i−2)+S(i−3)
【0039】
か、あるいは差
【0040】
【数4】
S(i−2)−S(i−3)
【0041】
のいずれかであり、それはC(n−2)・C(n−3)が+1であるか−1であ
るかに依存する。もし符号ビットC(n−2)およびC(n−3)が同じ極性で
あれば+1値が適用され、そうでなければ−1値が適用される。従って、もしも
和と差の両方が予め計算されていれば、もし2つの連続する符号ビットが異なれ
ば差を選び、そうでなければ入力標本のi個の和を選んで、他方のリングがそれ
らの差を記憶する。
るかに依存する。もし符号ビットC(n−2)およびC(n−3)が同じ極性で
あれば+1値が適用され、そうでなければ−1値が適用される。従って、もしも
和と差の両方が予め計算されていれば、もし2つの連続する符号ビットが異なれ
ば差を選び、そうでなければ入力標本のi個の和を選んで、他方のリングがそれ
らの差を記憶する。
【0042】
分かりやすいようにスイッチ番号“k”の1個のみを示してあるセレクタ・ス
イッチ103の組が、符号発生器105によって供給される、選ばれた2つの連
続する符号ビットである2つのビットb(k,1)およびb(k,2)の2を余
剰とする和に依存して、内側リングか、外側リングのいずれかのストアを選択す
る。b(k,j)という表記は、符号ビットCの選ばれたものが、ビット“b”
とビットCとの間の対応が一定ではなく、符号ビットを記憶された値に対して循
環させなければならないために環状的に変化することを示すようにするために用
いられる。セレクタ・スイッチ103によって選ばれる各和または差は、付随す
る乗算器107中でb(k,1)の値に従ってサイン変換される。32個のサイ
ン変換された和または差が、次に32入力の加算器木104へ加算されて相関値
が形成される。32入力の加算器木104は、図2の加算器木13が行うのと同
じように、対加算を行うが、ここでは16+8+4+2+1=31個、あるいは
図2のそれと比べておよそ半分の数の加算器しか含んでいない。相関値を形成す
るための加算回数はこのように半分になり、それによって加算器木104での電
力消費も半分になる。
イッチ103の組が、符号発生器105によって供給される、選ばれた2つの連
続する符号ビットである2つのビットb(k,1)およびb(k,2)の2を余
剰とする和に依存して、内側リングか、外側リングのいずれかのストアを選択す
る。b(k,j)という表記は、符号ビットCの選ばれたものが、ビット“b”
とビットCとの間の対応が一定ではなく、符号ビットを記憶された値に対して循
環させなければならないために環状的に変化することを示すようにするために用
いられる。セレクタ・スイッチ103によって選ばれる各和または差は、付随す
る乗算器107中でb(k,1)の値に従ってサイン変換される。32個のサイ
ン変換された和または差が、次に32入力の加算器木104へ加算されて相関値
が形成される。32入力の加算器木104は、図2の加算器木13が行うのと同
じように、対加算を行うが、ここでは16+8+4+2+1=31個、あるいは
図2のそれと比べておよそ半分の数の加算器しか含んでいない。相関値を形成す
るための加算回数はこのように半分になり、それによって加算器木104での電
力消費も半分になる。
【0043】
もし和および差で表した相関についての式(2)を、S(i+1)の受信によ
る次の標本クロックについて書き直せば、次式を得る。
る次の標本クロックについて書き直せば、次式を得る。
【0044】
【数5】
Cn・(S(i+1)+C(n)・C(n−1)・S(i))
+ C(n−2)・(S(i−1)+C(n−2)・C(n−3)・S(i−
2)) ・・・ ・・・ ・・・ + C2・(S(i−n+3)+C2・C1・S(i−n+2))・・・ (3)
2)) ・・・ ・・・ ・・・ + C2・(S(i−n+3)+C2・C1・S(i−n+2))・・・ (3)
【0045】
これは、式(2)と比べて、異なる1対の値、S(i+2)およびS(i)の
和および差に依存することが既に分かっている。1つの解決策は、偶数の標本ク
ロック・サイクルとは別に奇数の標本クロック・サイクルに対する相関を計算す
るために複製の構成を使用することである。それぞれ半分の時間でよいので、各
々の電力消費は図2のそれの4分の1になり、合計の電力は目論見通りに図2の
半分になる。しかし、ストアの数は2倍になり、集積回路を実現するための基板
面積は増大する。複製を避けるために、次の相関に対する式(3)を次のように
書き換える。
和および差に依存することが既に分かっている。1つの解決策は、偶数の標本ク
ロック・サイクルとは別に奇数の標本クロック・サイクルに対する相関を計算す
るために複製の構成を使用することである。それぞれ半分の時間でよいので、各
々の電力消費は図2のそれの4分の1になり、合計の電力は目論見通りに図2の
半分になる。しかし、ストアの数は2倍になり、集積回路を実現するための基板
面積は増大する。複製を避けるために、次の相関に対する式(3)を次のように
書き換える。
【0046】
【数6】
C(n−1)・(S(i)+C(n−1)・C(n−2)・S(i−1)
) + C(n−3)・(S(i−2)+C(n−3)・C(n−4)・S(i−
3)) ・・・ ・・・ ・・・ + C3・(S(i−n+4)+C3・C2・S(i−n+3)) + C1・(S(i−n+2)+C1・Cn・S(i+1))・・・ (4)
) + C(n−3)・(S(i−2)+C(n−3)・C(n−4)・S(i−
3)) ・・・ ・・・ ・・・ + C3・(S(i−n+4)+C3・C2・S(i−n+3)) + C1・(S(i−n+2)+C1・Cn・S(i+1))・・・ (4)
【0047】
これはここでは、最新の標本S(i+1)と2番目に古い標本S(i−n+2)
との間の同じ複数対の値の和および差に依存することが分かるであろう。これは
次のように、和および差だけでなく古い標本値を覚えている必要なく計算できる
。
との間の同じ複数対の値の和および差に依存することが分かるであろう。これは
次のように、和および差だけでなく古い標本値を覚えている必要なく計算できる
。
【0048】
和のストアAが古い和の値
【0049】
【数7】
S(i−n+2)+S(i−n+1)
【0050】
を保持しており、他方、差のストアBが古い値
【0051】
【数8】
S(i−n+2)−S(i−n+1)
【0052】
を保持していると仮定する。そうすると、2番目に古い標本値S(i−n+2)
は次のように再構成されよう。
は次のように再構成されよう。
【0053】
【数9】
(A+B)/2
【0054】
ここでS(i−n+1)は打ち消されている。従って、予備結合器101は、最
も古い和および差の値AおよびBを次式に従って最新の標本S(i+1)と組み
合せるように配置される。
も古い和および差の値AおよびBを次式に従って最新の標本S(i+1)と組み
合せるように配置される。
【0055】
【数10】
新A値=S(i+1)+(A+B)/2=S(i+1)+S(i−n+2)
(5a)
【0056】
および
【0057】
【数11】
新B値=S(i+1)−(A+B)/2=S(i+1)−S(i−n+2)
(5b)
【0058】
値b(k,2)およびb(k,1)を符号ビットC(i)から正しく選んだも
のと等しくなるように選ぶことによって、正しい相関値は、複数の古い和および
差と、式(5)によって与えられる1つの新しい和および差から計算される。
のと等しくなるように選ぶことによって、正しい相関値は、複数の古い和および
差と、式(5)によって与えられる1つの新しい和および差から計算される。
【0059】
次の標本クロック時点では、S(i+2)が到着し、予備結合器101は式(
5)に従う同じ演算を、アドレッシングされるストアAおよびBを変更すること
なしに再び実行することによって次を得る。
5)に従う同じ演算を、アドレッシングされるストアAおよびBを変更すること
なしに再び実行することによって次を得る。
【0060】
【数12】
新A値=S(i+2)+(A+B)/2=S(i+2)+S(i+1)
(6a)
【0061】
および
【0062】
【数13】
新B値=S(i+2)−(A+B)/2=S(i+2)−S(i+1)
(6b)
【0063】
ここで、S(i−n+2)の寄与は打ち消される。この場合にも、符号ビットC
(i)からのビットb(k,2)およびb(k,1)を符号発生器105が正し
く選べば正しい相関結果が得られよう。予備結合器101が式(6)を計算した
後で、再び式(2)を使用するためには記憶されている和および差が必要とされ
、ここで“i”の値は2だけ増分されており、アドレス計数器106はリング・
バッファ102中の和/差ストアA,Bの次の対をアドレッシングしている。こ
のように、相関器100は、予備結合器101を使用して奇数の相関を計算する
ために式(5)を使用して、既に記憶されている和および差A、Bを変換し、ま
た次の偶数の相関値を計算する前にAおよびBのアドレスをアドレス計数器10
6が先へ進める前に式(6)を使用して同じストアA、Bを再び変換することに
よって、記憶されている本質的に同じ和および差に基づいて偶数および奇数の両
相関値を計算することができる。式(5)および(6)は基本的に同じであるの
で、予備結合器101は偶数と奇数の両相関について正確に同じ演算を実行する
。これは本発明の簡便な特徴である。更に、符号発生器105は、新しい偶数の
相関毎に単に出力を位置1つ分だけ循環させることによってすべての偶数相関に
ついて同じ64個の出力ビット値を供給し、これと交番的に、これも常に同じで
あるが引き続く奇数相関同士の間で循環しただけの、奇数の相関についての別の
64個の出力ビット値を供給する。
(i)からのビットb(k,2)およびb(k,1)を符号発生器105が正し
く選べば正しい相関結果が得られよう。予備結合器101が式(6)を計算した
後で、再び式(2)を使用するためには記憶されている和および差が必要とされ
、ここで“i”の値は2だけ増分されており、アドレス計数器106はリング・
バッファ102中の和/差ストアA,Bの次の対をアドレッシングしている。こ
のように、相関器100は、予備結合器101を使用して奇数の相関を計算する
ために式(5)を使用して、既に記憶されている和および差A、Bを変換し、ま
た次の偶数の相関値を計算する前にAおよびBのアドレスをアドレス計数器10
6が先へ進める前に式(6)を使用して同じストアA、Bを再び変換することに
よって、記憶されている本質的に同じ和および差に基づいて偶数および奇数の両
相関値を計算することができる。式(5)および(6)は基本的に同じであるの
で、予備結合器101は偶数と奇数の両相関について正確に同じ演算を実行する
。これは本発明の簡便な特徴である。更に、符号発生器105は、新しい偶数の
相関毎に単に出力を位置1つ分だけ循環させることによってすべての偶数相関に
ついて同じ64個の出力ビット値を供給し、これと交番的に、これも常に同じで
あるが引き続く奇数相関同士の間で循環しただけの、奇数の相関についての別の
64個の出力ビット値を供給する。
【0064】
この原理を拡張してより多くの入力標本を含むより多くの予備的組合せを計算
することができる。例えば、4個の入力標本の場合には可能な組合せが16個あ
る。そのうちの8個は残りの8個の否定である。従って、4入力標本の場合、8
個の予備的組合せを計算および記憶すれば十分である。この場合、必要な予備的
組合せの個数は元の標本数の2倍であり、リング・バッファのサイズも2倍にな
り、それは64ビットの相関器について16×8のバッファとなろう。64ビッ
ト相関を、8個の各グループから1個を選んで、16個の予備的組合せの和とし
て表現することによって、相関を8+4+2+1=15回の加算だけで計算する
ことが可能となる。所望の相関は次式で表される。
することができる。例えば、4個の入力標本の場合には可能な組合せが16個あ
る。そのうちの8個は残りの8個の否定である。従って、4入力標本の場合、8
個の予備的組合せを計算および記憶すれば十分である。この場合、必要な予備的
組合せの個数は元の標本数の2倍であり、リング・バッファのサイズも2倍にな
り、それは64ビットの相関器について16×8のバッファとなろう。64ビッ
ト相関を、8個の各グループから1個を選んで、16個の予備的組合せの和とし
て表現することによって、相関を8+4+2+1=15回の加算だけで計算する
ことが可能となる。所望の相関は次式で表される。
【0065】
【数14】
Cn・(S(i)+Cn・C(n−1)・S(i−1)+Cn・C(n−2)
・S(i−2)+Cn・C(n−3)・S(i−3)) +C(n−4)・(S(i−4)+C(n−4)・C(n−5)・S(i−5)
+C(n−4)・C(n−6)・S(i−6)+C(n−4)・C(n−7)・
S(i−7)) ・・・ ・・・ ・・・ +C4・(S(i−n+4)+C4・C3・S(i−n+3)+C4・C2・S
(i−n+2)+C4・C1・S(i−n+1)) (7)
・S(i−2)+Cn・C(n−3)・S(i−3)) +C(n−4)・(S(i−4)+C(n−4)・C(n−5)・S(i−5)
+C(n−4)・C(n−6)・S(i−6)+C(n−4)・C(n−7)・
S(i−7)) ・・・ ・・・ ・・・ +C4・(S(i−n+4)+C4・C3・S(i−n+3)+C4・C2・S
(i−n+2)+C4・C1・S(i−n+1)) (7)
【0066】
式(7)の次のような項
【0067】
【数15】
S(i)+Cn・C(n−1)・S(i−1)+Cn・C(n−2)・S(i
−2)+Cn・C(n−3)・S(i−3)
−2)+Cn・C(n−3)・S(i−3)
【0068】
は次の8個の組合せのうちの1個にすぎない。
【0069】
【数16】
S(i)+S(i−1)+S(i−2)+S(i−3)
S(i)+S(i−1)+S(i−2)−S(i−3)
S(i)+S(i−1)−S(i−2)+S(i−3)
S(i)+S(i−1)−S(i−2)−S(i−3)
S(i)−S(i−1)+S(i−2)+S(i−3)
S(i)−S(i−1)+S(i−2)−S(i−3)
S(i)−S(i−1)−S(i−2)+S(i−3)
S(i)−S(i−1)−S(i−2)−S(i−3)
【0070】
これは次の3個の係数の極性に依存している。
【0071】
【数17】
Cn・C(n−1); Cn・C(n−2); Cn・C(n−3)
【0072】
標本S(i+1)の受信直後に、それに続く相関が同じように計算された場合
は、次の8個の予備的組合せの1個を必要としよう。
は、次の8個の予備的組合せの1個を必要としよう。
【0073】
【数18】
S(i+1)+S(i)+S(i−1)+S(i−2)
S(i+1)+S(i)+S(i−1)−S(i−2)
S(i+1)+S(i)−S(i−1)+S(i−2)
S(i+1)+S(i)−S(i−1)−S(i−2)
S(i+1)−S(i)+S(i−1)+S(i−2)
S(i+1)−S(i)+S(i−1)−S(i−2)
S(i+1)−S(i)−S(i−1)+S(i−2)
S(i+1)−S(i)−S(i−1)−S(i−2)
【0074】
これらは最初の8個の予備的組合せと同じではない。同様に、次の2つの相関
も異なる予備的組合せおよび同じ予備的組合せを必要とし、異なる点は古い8個
に置き換わる新しい8個が4番目の相関毎にのみ使用されることである。もちろ
ん、これは1標本ずつずらして連続的に動作する同じハードウエアの4個の複製
によって実行される。各々が4個の値から8個の予備的組合せを計算するので、
もし先に参照した特許である米国特許出願第08/967,444号に開示され
ているグレイ・コードの順番で行われるとすれば、10回の加算だけですむ。次
に、相関を完成させるために、記憶されている予備的組合せの選ばれた16個を
組み合せるために15回の加算が必要とされ、合計で25回の加算となる。4個
の相関の各々は時間の4分の1だけ動作する。相関当たりの正味の加算回数であ
る25回というのは、図3に述べた相関器100に従って2つの標本値の予め組
み合わされた対に対して必要な34回よりも少し少ないだけであるが、リング・
バッファの記憶要素の数は8倍必要である。従って、偶数および奇数の相関を処
理するためにハードウエアを複製することを避けるために、ここではハードウエ
アを4倍にする必要がないように、図3に述べた相関器100で使用されるもの
と等価な装置を使用することが望ましい。そのような装置は、同じ標本値の4分
の1の8個の予備的組合せの同じ15個の組で、引き続く4個の相関を表現でき
るものであり、その度に8個からなる新しい組を1つだけ計算するものであるべ
きである。
も異なる予備的組合せおよび同じ予備的組合せを必要とし、異なる点は古い8個
に置き換わる新しい8個が4番目の相関毎にのみ使用されることである。もちろ
ん、これは1標本ずつずらして連続的に動作する同じハードウエアの4個の複製
によって実行される。各々が4個の値から8個の予備的組合せを計算するので、
もし先に参照した特許である米国特許出願第08/967,444号に開示され
ているグレイ・コードの順番で行われるとすれば、10回の加算だけですむ。次
に、相関を完成させるために、記憶されている予備的組合せの選ばれた16個を
組み合せるために15回の加算が必要とされ、合計で25回の加算となる。4個
の相関の各々は時間の4分の1だけ動作する。相関当たりの正味の加算回数であ
る25回というのは、図3に述べた相関器100に従って2つの標本値の予め組
み合わされた対に対して必要な34回よりも少し少ないだけであるが、リング・
バッファの記憶要素の数は8倍必要である。従って、偶数および奇数の相関を処
理するためにハードウエアを複製することを避けるために、ここではハードウエ
アを4倍にする必要がないように、図3に述べた相関器100で使用されるもの
と等価な装置を使用することが望ましい。そのような装置は、同じ標本値の4分
の1の8個の予備的組合せの同じ15個の組で、引き続く4個の相関を表現でき
るものであり、その度に8個からなる新しい組を1つだけ計算するものであるべ
きである。
【0075】
図4を参照すると、加算器201およびバタフライ回路202を使用した、4
標本の8個の予備的組合せを更新するためのトレリス構造(trellis s
tructure)200が示されている。トレリス構造200は、同じ標本値
の4分の1の8個の予備的組合せの同じ15個の組で、引き続く4個の相関を表
現できるものであり、その度に8個からなる新しい組を1つだけ計算するもので
ある。8個の予備的組合せの新しい組は、図4のトレリス構造200に示すよう
に、最も古い標本値に1個の新しい標本を加えたものを含む8個の予備的組合せ
の1組から計算される。図4で最も古い予備的組合せの組はA...Hで表記さ
れており、それらの式が4個の最も古い標本S(i−n+4);S(i−n+3
);S(i−n+2);およびS(i−n+1)の項を用いて与えられている。
標本の8個の予備的組合せを更新するためのトレリス構造(trellis s
tructure)200が示されている。トレリス構造200は、同じ標本値
の4分の1の8個の予備的組合せの同じ15個の組で、引き続く4個の相関を表
現できるものであり、その度に8個からなる新しい組を1つだけ計算するもので
ある。8個の予備的組合せの新しい組は、図4のトレリス構造200に示すよう
に、最も古い標本値に1個の新しい標本を加えたものを含む8個の予備的組合せ
の1組から計算される。図4で最も古い予備的組合せの組はA...Hで表記さ
れており、それらの式が4個の最も古い標本S(i−n+4);S(i−n+3
);S(i−n+2);およびS(i−n+1)の項を用いて与えられている。
【0076】
最も古い標本S(i−n+1)の寄与を除くために、加算器201は、それら
の成分S(i−n+1)のサインが異なる複数対の値を組み合せる。例えば、
の成分S(i−n+1)のサインが異なる複数対の値を組み合せる。例えば、
【0077】
【数19】
A+B=2(S(i−n+4)+S(i−n+3)+S(i−n+2))
【0078】
因子2があるため、最下位ビット(LSB)はゼロでなければならず、(A+
B)/2を得るためには単に無視される。次に、バタフライ回路202が新しい
標本S(i+1)と(A+B)/2との和および差を計算して、図4の一番下に
示す式によって与えられるように新しい値A...Hを与える。新しい値が前と
同じサイン・パターンに対応する場所に記憶されることを保証するために、十文
字のトレリス接続が用いられる。こうして、例えば、CおよびDの古い値が組み
合わされて、CおよびDの新しい値ではなく、BおよびGの新しい値が得られる
。図4のトレリス構造200での演算全体を4個の加算器201および4個のバ
タフライ回路202を用いて並列的に行えば、新しい値はすべて同時に計算され
て古い値を上書きすることになり、今でも必要な古い値を上書きする危険性はな
い。あるいは、もしも1個の加算器201およびバタフライ回路202を逐次的
に4回使用すれば、古いA...Hを先走って上書きするのを避けるために、新
しい値A...Hは8個のストア含む組に交番的に書き込まれる必要がある。図
4のトレリス構造200を、新しい入力標本S(i)、S(i+1)、S(i+
2)、およびS(i+3)について繰り返すことによって、引き続く相関に対し
て必要な予備的組合せを提供できる。ここでS(i)、S(i+1)、S(i+
2)、およびS(i+3)は連続的に受信される。次に、アドレス計数器は、同
じように最新の標本S(i+4)に関する相関を計算する前に、16×8のリン
グ・バッファ中の8個のストアA...Hの次の組をアドレッシングするように
増分される。前に用いられた8個のストアA...HはここではS(i+3)、
S(i+2)、S(i+1)、およびS(i)の予備的組合せを含んでおり、そ
れらは4個の前の最も古い標本の組合せに置き換わる。
B)/2を得るためには単に無視される。次に、バタフライ回路202が新しい
標本S(i+1)と(A+B)/2との和および差を計算して、図4の一番下に
示す式によって与えられるように新しい値A...Hを与える。新しい値が前と
同じサイン・パターンに対応する場所に記憶されることを保証するために、十文
字のトレリス接続が用いられる。こうして、例えば、CおよびDの古い値が組み
合わされて、CおよびDの新しい値ではなく、BおよびGの新しい値が得られる
。図4のトレリス構造200での演算全体を4個の加算器201および4個のバ
タフライ回路202を用いて並列的に行えば、新しい値はすべて同時に計算され
て古い値を上書きすることになり、今でも必要な古い値を上書きする危険性はな
い。あるいは、もしも1個の加算器201およびバタフライ回路202を逐次的
に4回使用すれば、古いA...Hを先走って上書きするのを避けるために、新
しい値A...Hは8個のストア含む組に交番的に書き込まれる必要がある。図
4のトレリス構造200を、新しい入力標本S(i)、S(i+1)、S(i+
2)、およびS(i+3)について繰り返すことによって、引き続く相関に対し
て必要な予備的組合せを提供できる。ここでS(i)、S(i+1)、S(i+
2)、およびS(i+3)は連続的に受信される。次に、アドレス計数器は、同
じように最新の標本S(i+4)に関する相関を計算する前に、16×8のリン
グ・バッファ中の8個のストアA...Hの次の組をアドレッシングするように
増分される。前に用いられた8個のストアA...HはここではS(i+3)、
S(i+2)、S(i+1)、およびS(i)の予備的組合せを含んでおり、そ
れらは4個の前の最も古い標本の組合せに置き換わる。
【0079】
図5を参照すると、4個の標本値を含む予備的組合せを使用する64ビット相
関器300の一部分が示されている。相関器300は、予備結合器301、スイ
ッチ木302、リング・バッファ303、複数個の8方向セレクタ304、対応
する複数個のサイン変換器305、加算器木306、符号スケジューラ307、
およびアドレス計数器308を含む。予備結合器301は図4のトレリス構造2
00に従って動作し、新しい標本が受信される度に、予備的組合せの選ばれた8
個を更新する。同じ8個のストアも引き続いて8回更新され、その後に、アドレ
ス計数器308は増分されて、リング・バッファ303中の8個のストアを含む
次のグループをアドレッシングする。アドレス計数器308はここで、新しい値
をそれらの入力へ送ることのほかに、8個のストアを含むグループの出力を選択
するので、スイッチ木302は値をストアへ送るための入力スイッチ木と、スト
アから値を選択する出力スイッチ木の両方を含む。スイッチ木302は、もし必
要ならCMOS双方向スイッチを用いた単一の双方向スイッチ木でよく、またス
トアは読出し(すなわち、それらの記憶された値を関連するI/Oバス上へ置く
)または書込み(すなわち、I/Oバス上の値を記憶するために受け入れる)を
許可される。64ビット相関器用のアドレス計数器308は、64で割り算を行
う6ビット計数器である。最上位の4ビットはスイッチ木302によって選ばれ
る8個のストアを含む組のアドレスを供給する。他方、最下位の2ビットは4個
の引き続く相関の間に符号スケジューラ307からの4個の明確な出力ビット・
パターンのうちの適切な1個を選択する。このパターンは次に、符号スケジュー
ラ307からの出力ビット・パターンを位置1個分だけ循環させて繰り返される
。符号スケジューラ307は、式(7)に従って、3個の制御ビットを含む16
個の組を16方向セレクタ304(簡単のためにそのうちの4個だけを示してあ
る)へ供給し、また16個のサイン変換ビットを16個の対応するサイン変換器
305(簡単のためにそのうちの4個だけを示してある)へ供給する。符号ビッ
トC(1)...C(64)の使用は、制御ビットb(i)を計算する前に各々
の引き続く相関相互間で場所を1個分だけ循環させたものである。加算器木30
6は、8+4+2+1=15個の対になった加算器を用いて、16個の選ばれた
予備的組合せを加算して、各々の新しい相関を得る。このように、各々の相関は
、図4に示すトレリス構造においては12回の加算または減算を必要とし、また
図5に示す相関器300においてはそれに加えて15回、合計で27回が必要で
ある。
関器300の一部分が示されている。相関器300は、予備結合器301、スイ
ッチ木302、リング・バッファ303、複数個の8方向セレクタ304、対応
する複数個のサイン変換器305、加算器木306、符号スケジューラ307、
およびアドレス計数器308を含む。予備結合器301は図4のトレリス構造2
00に従って動作し、新しい標本が受信される度に、予備的組合せの選ばれた8
個を更新する。同じ8個のストアも引き続いて8回更新され、その後に、アドレ
ス計数器308は増分されて、リング・バッファ303中の8個のストアを含む
次のグループをアドレッシングする。アドレス計数器308はここで、新しい値
をそれらの入力へ送ることのほかに、8個のストアを含むグループの出力を選択
するので、スイッチ木302は値をストアへ送るための入力スイッチ木と、スト
アから値を選択する出力スイッチ木の両方を含む。スイッチ木302は、もし必
要ならCMOS双方向スイッチを用いた単一の双方向スイッチ木でよく、またス
トアは読出し(すなわち、それらの記憶された値を関連するI/Oバス上へ置く
)または書込み(すなわち、I/Oバス上の値を記憶するために受け入れる)を
許可される。64ビット相関器用のアドレス計数器308は、64で割り算を行
う6ビット計数器である。最上位の4ビットはスイッチ木302によって選ばれ
る8個のストアを含む組のアドレスを供給する。他方、最下位の2ビットは4個
の引き続く相関の間に符号スケジューラ307からの4個の明確な出力ビット・
パターンのうちの適切な1個を選択する。このパターンは次に、符号スケジュー
ラ307からの出力ビット・パターンを位置1個分だけ循環させて繰り返される
。符号スケジューラ307は、式(7)に従って、3個の制御ビットを含む16
個の組を16方向セレクタ304(簡単のためにそのうちの4個だけを示してあ
る)へ供給し、また16個のサイン変換ビットを16個の対応するサイン変換器
305(簡単のためにそのうちの4個だけを示してある)へ供給する。符号ビッ
トC(1)...C(64)の使用は、制御ビットb(i)を計算する前に各々
の引き続く相関相互間で場所を1個分だけ循環させたものである。加算器木30
6は、8+4+2+1=15個の対になった加算器を用いて、16個の選ばれた
予備的組合せを加算して、各々の新しい相関を得る。このように、各々の相関は
、図4に示すトレリス構造においては12回の加算または減算を必要とし、また
図5に示す相関器300においてはそれに加えて15回、合計で27回が必要で
ある。
【0080】
図3に示す相関器100(34回の加算)から、図4に示すトレリス構造20
0と図5に示す相関器300との組合せ(27回の加算)への労力の節約は多分
見かけよりも大きい。それはバタフライ回路が和または差だけの複雑さの2倍未
満の複雑さで和および差を同時に形成できるからである。図4のトレリス構造の
等価的な複雑さは、従って、12ではなくて約10回の操作となる。しかし、4
個の値を含む予備的組合せを用いることによる利得は図3の相関器100と比べ
てまだ小さいであろうため、複雑さの増加を正当化できない。しかし、同時に1
個よりも多い64ビットコードワードで64ビット相関を実行することが望まし
い場合には、予備的組合せを計算および記憶するための労力およびハードウエア
はすべての相関について共通しており、符号スケジューラおよび加算器木のみが
符号毎に複製される必要がある。このように、4個の64ビット相関を実行する
ための複雑さは、例えば、図3の相関器についての3+4×31=127回の等
価的加算と比べて12+4×15=72回の等価的加算である。更に、もしもそ
の加算器木が、それを用いて1つの標本周期内に異なる64ビット符号で4回連
続して成功するのに十分高速なものであれば、4個の異なるコードワードで4個
の相関を実行するためにハードウエアを追加する必要はない。本発明は加算器木
中のステージ数を減らすことができるため、リップルを含む伝播を減らす手助け
になり、また速度増加を許容し、それによって同一のハードウエアでより多くの
相関を実行できる。
0と図5に示す相関器300との組合せ(27回の加算)への労力の節約は多分
見かけよりも大きい。それはバタフライ回路が和または差だけの複雑さの2倍未
満の複雑さで和および差を同時に形成できるからである。図4のトレリス構造の
等価的な複雑さは、従って、12ではなくて約10回の操作となる。しかし、4
個の値を含む予備的組合せを用いることによる利得は図3の相関器100と比べ
てまだ小さいであろうため、複雑さの増加を正当化できない。しかし、同時に1
個よりも多い64ビットコードワードで64ビット相関を実行することが望まし
い場合には、予備的組合せを計算および記憶するための労力およびハードウエア
はすべての相関について共通しており、符号スケジューラおよび加算器木のみが
符号毎に複製される必要がある。このように、4個の64ビット相関を実行する
ための複雑さは、例えば、図3の相関器についての3+4×31=127回の等
価的加算と比べて12+4×15=72回の等価的加算である。更に、もしもそ
の加算器木が、それを用いて1つの標本周期内に異なる64ビット符号で4回連
続して成功するのに十分高速なものであれば、4個の異なるコードワードで4個
の相関を実行するためにハードウエアを追加する必要はない。本発明は加算器木
中のステージ数を減らすことができるため、リップルを含む伝播を減らす手助け
になり、また速度増加を許容し、それによって同一のハードウエアでより多くの
相関を実行できる。
【0081】
先に引用した特許である、米国特許出願第08/967,444号に述べられ
ているように、一般に、入力標本の相関を取るべき符号が多ければそれだけ、あ
るいは符号が長くなればそれだけ予備的組合せの個数は大きくなり、そのうちの
1つを合計の電力複雑さを最小化するための計算時に正当化しなければならない
。
ているように、一般に、入力標本の相関を取るべき符号が多ければそれだけ、あ
るいは符号が長くなればそれだけ予備的組合せの個数は大きくなり、そのうちの
1つを合計の電力複雑さを最小化するための計算時に正当化しなければならない
。
【0082】
図6を参照すると、4個の64ビット符号と相関を取るための符号スケジュー
ラ400が示されている。符号スケジューラ400は、4個の再循環シフト・レ
ジスタ401、402、403、404、nビット幅のバス405、タイミング
・コントローラ406、および結合器407を含む。4個の再循環シフト・レジ
スタ401、402、403、404は、受信した信号標本との相関を取るべき
4個のnビット符号のそれぞれ1つを記憶する。シフト・レジスタの出力はnビ
ット幅のバス405へつながれ、また許可されるか、あるいは出力許可制御ライ
ンOE1、OE2、OE3、OE4の関連する1つを励起することによって“3
状態”化することができる。出力を順番に許可することによって、nビット符号
(u1...un)、(v1...vn)、(w1...wn)、および(x1
...xn)をうまく使って相関を形成することができる。各符号が使用された
後で、それの再循環シフト・レジスタは、シフト・ラインの1本を励起すること
によって場所1個分循環される。OEおよびシフト・ラインは、こうして新しい
信号標本が受信される度に、各符号に対して1個ずつ、4個の相関を生成するた
めにタイミング・コントローラ406によって4個の符号に対して逐次的に励起
される。
ラ400が示されている。符号スケジューラ400は、4個の再循環シフト・レ
ジスタ401、402、403、404、nビット幅のバス405、タイミング
・コントローラ406、および結合器407を含む。4個の再循環シフト・レジ
スタ401、402、403、404は、受信した信号標本との相関を取るべき
4個のnビット符号のそれぞれ1つを記憶する。シフト・レジスタの出力はnビ
ット幅のバス405へつながれ、また許可されるか、あるいは出力許可制御ライ
ンOE1、OE2、OE3、OE4の関連する1つを励起することによって“3
状態”化することができる。出力を順番に許可することによって、nビット符号
(u1...un)、(v1...vn)、(w1...wn)、および(x1
...xn)をうまく使って相関を形成することができる。各符号が使用された
後で、それの再循環シフト・レジスタは、シフト・ラインの1本を励起すること
によって場所1個分循環される。OEおよびシフト・ラインは、こうして新しい
信号標本が受信される度に、各符号に対して1個ずつ、4個の相関を生成するた
めにタイミング・コントローラ406によって4個の符号に対して逐次的に励起
される。
【0083】
図4のトレリス構造200および図5の相関器300のように、4個の信号標
本の予備的組合せを用いて加算器木を縮小する場合、各8方向セレクタに関する
3個の制御ビットをサイン変換器ビットと一緒に供給しなければならない。これ
らは図6の結合器400中で形成される。選ばれた符号レジスタのステージ1、
5、9...からのビットは図5のサイン変換器305へ直接出力される。他方
、ビット2、3、および4はビット1と排他的ORを取られて、第1の8方向セ
レクタ304aのための3個の制御ビットを生成する。ビット6、7、および8
はビット5と排他的ORを取られて第2の8方向セレクタ304bのための制御
ビットを生成する。以下同様である。
本の予備的組合せを用いて加算器木を縮小する場合、各8方向セレクタに関する
3個の制御ビットをサイン変換器ビットと一緒に供給しなければならない。これ
らは図6の結合器400中で形成される。選ばれた符号レジスタのステージ1、
5、9...からのビットは図5のサイン変換器305へ直接出力される。他方
、ビット2、3、および4はビット1と排他的ORを取られて、第1の8方向セ
レクタ304aのための3個の制御ビットを生成する。ビット6、7、および8
はビット5と排他的ORを取られて第2の8方向セレクタ304bのための制御
ビットを生成する。以下同様である。
【0084】
このように、図4のトレリス構造200、図5の相関器、および図6の符号ス
ケジューラに関連して上で説明した概念を組み合せることによって、新規な低電
力の相関器が得られ、それは新しい標本が受信される度に、最後の64個の標本
と4個の64ビット符号の各々との間の相関を生成する。これに伴う合計の労力
は、4個の相関について約12+4×15=72回の等価的加算となる。すなわ
ち、相関当たりに18回の加算であり、これは図2の従来技術の相関器20の相
関当たり63回の加算よりも大幅に効率的である。
ケジューラに関連して上で説明した概念を組み合せることによって、新規な低電
力の相関器が得られ、それは新しい標本が受信される度に、最後の64個の標本
と4個の64ビット符号の各々との間の相関を生成する。これに伴う合計の労力
は、4個の相関について約12+4×15=72回の等価的加算となる。すなわ
ち、相関当たりに18回の加算であり、これは図2の従来技術の相関器20の相
関当たり63回の加算よりも大幅に効率的である。
【0085】
この時点で注意すべき点は図3および5の2例において予備的に組み合わされ
た標本の個数2および4は、それぞれ相関長64を分割可能であるということで
ある。Nビットについて必要とされる予備的組合せの個数は2N-1のように指数
的に増大するため、予備的組合せの個数は2から8へそれぞれ増加する。4個よ
りも多い標本を予備的に組み合せることにより、64の相関長を分割可能な個数
を組合せながら、128の結果を得るためには予備的に組み合せるべき標本を8
個必要とするが、これは過剰であり複雑さを最小化する最適値を超えている。し
かし、その他、相関長を分割可能ではない個数、例えば3または5の標本を予備
的に組み合せられることは、更に少ない複雑さが実現できるかどうかを調べるた
めには望ましいことである。
た標本の個数2および4は、それぞれ相関長64を分割可能であるということで
ある。Nビットについて必要とされる予備的組合せの個数は2N-1のように指数
的に増大するため、予備的組合せの個数は2から8へそれぞれ増加する。4個よ
りも多い標本を予備的に組み合せることにより、64の相関長を分割可能な個数
を組合せながら、128の結果を得るためには予備的に組み合せるべき標本を8
個必要とするが、これは過剰であり複雑さを最小化する最適値を超えている。し
かし、その他、相関長を分割可能ではない個数、例えば3または5の標本を予備
的に組み合せられることは、更に少ない複雑さが実現できるかどうかを調べるた
めには望ましいことである。
【0086】
例えば、図7を参照すると、63ビット相関器501、サイン変換器502、
および加算器503を含む64ビット相関器500が示されている。64ビット
相関器500は63ビット相関器501を用いて動作するが、これは3で分割す
ることが可能であり、64ビット相関器を提供するために、追加の標本を加える
か、あるいは差し引くことができる。図7の相関器500では、3個の標本の予
備的組合せによって4つの可能性がある。すなわち、リング・バッファ504は
、それぞれ4個のバッファ要素を含む21個のステージとして構成されており、
それら4個のバッファ要素は、63個の連続した標本に対して3個の連続した信
号標本を含む各グループの予備的組合せを4個保持している。63ビット相関器
501内では、21個の4方向セレクタが4バッファ要素の各グループにつなが
れ、2ビット、例えば(b1+b2)および(b1+b3)によって制御されて
、符号ビットに従って各々4個の予備的組合せの1つを選択するようになってい
る。
および加算器503を含む64ビット相関器500が示されている。64ビット
相関器500は63ビット相関器501を用いて動作するが、これは3で分割す
ることが可能であり、64ビット相関器を提供するために、追加の標本を加える
か、あるいは差し引くことができる。図7の相関器500では、3個の標本の予
備的組合せによって4つの可能性がある。すなわち、リング・バッファ504は
、それぞれ4個のバッファ要素を含む21個のステージとして構成されており、
それら4個のバッファ要素は、63個の連続した標本に対して3個の連続した信
号標本を含む各グループの予備的組合せを4個保持している。63ビット相関器
501内では、21個の4方向セレクタが4バッファ要素の各グループにつなが
れ、2ビット、例えば(b1+b2)および(b1+b3)によって制御されて
、符号ビットに従って各々4個の予備的組合せの1つを選択するようになってい
る。
【0087】
b1符号ビットおよび最初の63個の符号ビットの毎第3ビットが、63ビッ
ト相関器501内の21個のサイン変換器へ送られ、その21個のサイン変換器
の出力は63ビット相関器501内の21入力の加算器木へ送られる。64番目
の信号標本はサイン変換器502によって符号ビット64を直接乗算され、その
結果が図示のように加算器503によって21入力の加算器木の出力へ加えられ
る。21入力の加算器木は、例えば、2つの入力を未使用の24入力加算器木で
よい。そのような24入力加算器木は、3個の8入力加算器木であって、それら
の出力を3入力加算器で加算するように構成することができる。
ト相関器501内の21個のサイン変換器へ送られ、その21個のサイン変換器
の出力は63ビット相関器501内の21入力の加算器木へ送られる。64番目
の信号標本はサイン変換器502によって符号ビット64を直接乗算され、その
結果が図示のように加算器503によって21入力の加算器木の出力へ加えられ
る。21入力の加算器木は、例えば、2つの入力を未使用の24入力加算器木で
よい。そのような24入力加算器木は、3個の8入力加算器木であって、それら
の出力を3入力加算器で加算するように構成することができる。
【0088】
65番目の信号標本が受信されると、第1の信号標本は64個の古い信号標本
を越えて相関ウインドウから溢れ出てしまうため、最早必要でなくなる。従って
、第1の信号標本の寄与は最新の信号標本である信号標本64の寄与で置き換え
られ、古い信号標本1、2、および3の予備的組合せは信号標本2、3、および
64の予備的組合せに修正される。これは図8に示すようなトレリス構造を用い
て行うことができる。
を越えて相関ウインドウから溢れ出てしまうため、最早必要でなくなる。従って
、第1の信号標本の寄与は最新の信号標本である信号標本64の寄与で置き換え
られ、古い信号標本1、2、および3の予備的組合せは信号標本2、3、および
64の予備的組合せに修正される。これは図8に示すようなトレリス構造を用い
て行うことができる。
【0089】
図8を参照すると、トレリス構造600が示され、そこでは4個のバッファ要
素A、B、C、およびDが、信号標本S64が受信されそれを用いて64ビット
の相関が完成したときの、3個の最も古い信号標本S1、S2、およびS3の組
合せを4個保持している。従って、第1の信号標本S1は相関ウインドウから出
て行き、信号標本S64が入ってくる。次の相関を前と同じ3標本の同じ組合せ
の20個で表現し、予備的組合せを1個だけ修正するために、A、B、C、およ
びDの古い値を、最後に受信した信号標本S64とともに用いて、最も古い信号
標本S1の寄与を消去し、その代わりにS64、S3、およびS2の予備的組合
せを形成するためのトレリス構造600が示されている。次の信号標本S65が
到着し、それを用いて別の相関の組が完成した後で、S2の寄与は消去され、S
65、S64、およびS3の予備的組合せが形成される。次の信号標本S66が
到着し、それを用いて更に別の相関の組が完成した後で、バッファ要素A、B、
C、およびDは再び修正されて、S3の寄与は消去され、その代わりにS66、
S65、およびS64の組合せが形成される。これらの後者の予備的組合せは最
早最も古い信号標本S1を含まないので、次に処理されるバッファ要素A、B、
C、およびDは、4個の組を21個含むリング・バッファの周りにある4個から
なる次の組へ変更される。これは今や最も古くなった信号標本S6、S5、およ
びS4の予備的組合せを含む。このように、予め組み合わされた信号標本の数が
相関長を分割できないときでも、どのようにすれば予備的組合せを用いた相関器
を構築できるかについて示した。
素A、B、C、およびDが、信号標本S64が受信されそれを用いて64ビット
の相関が完成したときの、3個の最も古い信号標本S1、S2、およびS3の組
合せを4個保持している。従って、第1の信号標本S1は相関ウインドウから出
て行き、信号標本S64が入ってくる。次の相関を前と同じ3標本の同じ組合せ
の20個で表現し、予備的組合せを1個だけ修正するために、A、B、C、およ
びDの古い値を、最後に受信した信号標本S64とともに用いて、最も古い信号
標本S1の寄与を消去し、その代わりにS64、S3、およびS2の予備的組合
せを形成するためのトレリス構造600が示されている。次の信号標本S65が
到着し、それを用いて別の相関の組が完成した後で、S2の寄与は消去され、S
65、S64、およびS3の予備的組合せが形成される。次の信号標本S66が
到着し、それを用いて更に別の相関の組が完成した後で、バッファ要素A、B、
C、およびDは再び修正されて、S3の寄与は消去され、その代わりにS66、
S65、およびS64の組合せが形成される。これらの後者の予備的組合せは最
早最も古い信号標本S1を含まないので、次に処理されるバッファ要素A、B、
C、およびDは、4個の組を21個含むリング・バッファの周りにある4個から
なる次の組へ変更される。これは今や最も古くなった信号標本S6、S5、およ
びS4の予備的組合せを含む。このように、予め組み合わされた信号標本の数が
相関長を分割できないときでも、どのようにすれば予備的組合せを用いた相関器
を構築できるかについて示した。
【0090】
最後の例では、6+21=27回の加算を用いて64ビットの相関が取られた
。4個の64ビット相関が、従来技術で必要とされる252回の加算と比べて、
新しい信号標本毎に6+4×21=90回の加算を用いて実行できる。当業者に
は、64ビット相関器は65ビット相関器としても構築できることを認識されよ
う。この場合、65番目の信号標本の寄与を除くことによって、5個の信号標本
の予備的組合せを使用できる。同様な方法で、素数であってもよい任意長の相関
器を、より便利な長さの相関器を用いて構築することができる。その場合、付加
的な標本の寄与は追加するし、余分な標本は除くようにされる。
。4個の64ビット相関が、従来技術で必要とされる252回の加算と比べて、
新しい信号標本毎に6+4×21=90回の加算を用いて実行できる。当業者に
は、64ビット相関器は65ビット相関器としても構築できることを認識されよ
う。この場合、65番目の信号標本の寄与を除くことによって、5個の信号標本
の予備的組合せを使用できる。同様な方法で、素数であってもよい任意長の相関
器を、より便利な長さの相関器を用いて構築することができる。その場合、付加
的な標本の寄与は追加するし、余分な標本は除くようにされる。
【0091】
本発明に関する主な現実的応用は、広帯域のダイレクト・シーケンスの符号分
割多元接続信号(WBCDMA)の復調である。そのようなWBCDMA信号の
信号標本は、一般に実数および虚数を含む複素数であり、信号との相関を取るべ
き符号も実数および虚数の符号部を含む。既に実証されたように、複素数の相関
は、実数符号と実数信号部との間、虚数符号と虚数信号部との間、虚数符号と虚
数信号部との間、および虚数符号と実数信号部との間で相関を取る4個の実数相
関を使用して実行することができる。これら4個の相関を次に組み合せて対とし
、実数および虚数の相関結果を得る。複素数符号と複素数信号との間で2回だけ
の実数相関を計算すればよく、従って複雑さと電力消費を半分にする複素数相関
の実行方法が、それの全体をここに参照によって取り込む、“ダイレクト・シー
ケンス式スペクトラム拡散信号の逆拡散(Despreading of Di
rect Sequence Spread Spectrum Signal
s)”と題する米国特許出願第08/748,755号に述べられている。ここ
に述べられた方法は、与えられたN個の信号標本を含む1組と、与えられたN+
Nビットの複素数符号との間の相関を取る問題に対処するが、新しい信号標本毎
に、符号と信号標本との間でシフトを行いながら、相関を繰り返すことは行って
いなかった。本発明は、標本のシフトごとに相関を計算する問題を解決し、他方
ではまた、複素数値を用いた演算に対しても複雑さを4倍にするのではなく、2
倍だけの複雑さですむ。
割多元接続信号(WBCDMA)の復調である。そのようなWBCDMA信号の
信号標本は、一般に実数および虚数を含む複素数であり、信号との相関を取るべ
き符号も実数および虚数の符号部を含む。既に実証されたように、複素数の相関
は、実数符号と実数信号部との間、虚数符号と虚数信号部との間、虚数符号と虚
数信号部との間、および虚数符号と実数信号部との間で相関を取る4個の実数相
関を使用して実行することができる。これら4個の相関を次に組み合せて対とし
、実数および虚数の相関結果を得る。複素数符号と複素数信号との間で2回だけ
の実数相関を計算すればよく、従って複雑さと電力消費を半分にする複素数相関
の実行方法が、それの全体をここに参照によって取り込む、“ダイレクト・シー
ケンス式スペクトラム拡散信号の逆拡散(Despreading of Di
rect Sequence Spread Spectrum Signal
s)”と題する米国特許出願第08/748,755号に述べられている。ここ
に述べられた方法は、与えられたN個の信号標本を含む1組と、与えられたN+
Nビットの複素数符号との間の相関を取る問題に対処するが、新しい信号標本毎
に、符号と信号標本との間でシフトを行いながら、相関を繰り返すことは行って
いなかった。本発明は、標本のシフトごとに相関を計算する問題を解決し、他方
ではまた、複素数値を用いた演算に対しても複雑さを4倍にするのではなく、2
倍だけの複雑さですむ。
【0092】
2ビット(Bx,By)を含む複素数符号を用いてCDMA信号を拡散すると
きには、一般に複素数値をBx+jByと表し、それらが4つの座標点1+j、
1−j、−1+j、または−1−jのどれかであると考える。しかし、上で引用
した第08/748,755号の出願が教えるように、このグラフを45度回転
して、この代わりに、座標点1+j0、0+j1、−1+j0、および0−j1
、簡単には1、j、−1、および−jとして、次のようにビット対(Bx,By
)によってラベル付けできるようにするのが便利である。
きには、一般に複素数値をBx+jByと表し、それらが4つの座標点1+j、
1−j、−1+j、または−1−jのどれかであると考える。しかし、上で引用
した第08/748,755号の出願が教えるように、このグラフを45度回転
して、この代わりに、座標点1+j0、0+j1、−1+j0、および0−j1
、簡単には1、j、−1、および−jとして、次のようにビット対(Bx,By
)によってラベル付けできるようにするのが便利である。
【0093】
【数20】
Bx=0,By=0(ブール表現)は座標点+1を表す
Bx=0,By=1は座標点+jを表す
Bx=1,By=0は座標点−jを表す
Bx=1,By=1は座標点−1を表す
【0094】
従って、Bx=Byのとき、符号値は+1または−1となり、そうでなくてB
xとByとが異なるときは+jまたは−jとなることが分かるであろう。事実、
Bx=Byのときは、符号値はBx(数値的には+1または−1)で、そうでな
くてBxがByに等しくないときはjBxとなる。
xとByとが異なるときは+jまたは−jとなることが分かるであろう。事実、
Bx=Byのときは、符号値はBx(数値的には+1または−1)で、そうでな
くてBxがByに等しくないときはjBxとなる。
【0095】
ここで複素数信号標本
【0096】
【数21】
(I1,Q1); (I2,Q2); (I3,Q3)・・・・(I64,Q
64)
64)
【0097】
と、64複素数シンボル符号
【0098】
【数22】
(Bx1,By1);(Bx2,By2);(Bx3,By3)・・・・(B
x64,By64)
x64,By64)
【0099】
との相関を計算することを考えよう。これは符号に相対的な信号標本の第1シフ
トについては次のように与えられる。
トについては次のように与えられる。
【0100】
【数23】
(Bx1,By1)(I1,Q1)+(Bx2,By2)(I2,Q2)・・・
・+(Bx64、By64)(I64,Q64)
・+(Bx64、By64)(I64,Q64)
【0101】
45度の座標回転を用いると、By1が零でBx1が非零であるか、あるいは
その逆になる。以下同様である。4つの場合の各々について、これらの項の第1
の対は次のように与えられる。
その逆になる。以下同様である。4つの場合の各々について、これらの項の第1
の対は次のように与えられる。
【0102】
【数24】
By1=By2=0の場合:(Bx1・I1+Bx2・I2)+j(Bx1・
Q1+Bx2・Q2) ...(8) By1=Bx2=0の場合:(Bx1・I1−By2・Q2)+j(Bx1・
Q1+By2・I2) ...(9) Bx1=By2=0の場合:(−By1・Q1+Bx2・I2)+j(By1
・I1+Bx2・Q2) ...(10) Bx1=Bx2=0の場合:(−By1・Q1−By2・Q2)+j(By1
・I1+By2・I2) ...(11)
Q1+Bx2・Q2) ...(8) By1=Bx2=0の場合:(Bx1・I1−By2・Q2)+j(Bx1・
Q1+By2・I2) ...(9) Bx1=By2=0の場合:(−By1・Q1+Bx2・I2)+j(By1
・I1+Bx2・Q2) ...(10) Bx1=Bx2=0の場合:(−By1・Q1−By2・Q2)+j(By1
・I1+By2・I2) ...(11)
【0103】
明らかなように、(8)の場合および(11)の場合には、I1とI2との和
および差が必要であり、またQ1およびQ2とについても必要である。(9)お
よび(10)の場合には、I1とQ2との和および差が必要であり、またQ1と
I2とについても必要である。もしもこれら8個の和および差が予め計算されて
いれば、相関の実数部はそれぞれ8個を含む、選ばれた32個の和として表現さ
れ、他方、虚数部はそれぞれ8個を含む、選ばれたその他の32個の和で表現さ
れる。このように、複素数の相関器についての加算で表した複雑さは実数の相関
器の複雑さの2倍でよく、また各々の実数の相関の複雑さは標本対の予備的組合
せを利用することによって半分になる。この複素数相関器用に形成しなければな
らない予備的組合せの個数は8であり、これは2個の実数相関器のために必要な
数の2倍である。従って、複素数相関器のために必要なメモリ要素の数は1個の
実数相関器のために必要なメモリ要素の数の4倍である。ただし、電力消費は2
倍にすぎない。図9は、上述の複素数相関器で8個の予備的組合せを更新するた
めのトレリス構造700を示している。
および差が必要であり、またQ1およびQ2とについても必要である。(9)お
よび(10)の場合には、I1とQ2との和および差が必要であり、またQ1と
I2とについても必要である。もしもこれら8個の和および差が予め計算されて
いれば、相関の実数部はそれぞれ8個を含む、選ばれた32個の和として表現さ
れ、他方、虚数部はそれぞれ8個を含む、選ばれたその他の32個の和で表現さ
れる。このように、複素数の相関器についての加算で表した複雑さは実数の相関
器の複雑さの2倍でよく、また各々の実数の相関の複雑さは標本対の予備的組合
せを利用することによって半分になる。この複素数相関器用に形成しなければな
らない予備的組合せの個数は8であり、これは2個の実数相関器のために必要な
数の2倍である。従って、複素数相関器のために必要なメモリ要素の数は1個の
実数相関器のために必要なメモリ要素の数の4倍である。ただし、電力消費は2
倍にすぎない。図9は、上述の複素数相関器で8個の予備的組合せを更新するた
めのトレリス構造700を示している。
【0104】
このように、どうすればディジタル符号化信号用の整合フィルタとして知られ
ているスライディング相関器を、従来技術と比べて電力消費を削減して作製する
ことができるかについて説明してきた。本発明は入力標本の予備的組合せを形成
することを含み、それらは次に環状バッファに記憶されて、最も古い予備的組合
せを上書きする。次にセレクタが環状バッファから特定の予備的組合せを選んで
加算器木に加える。加算器木のサイズは予備的組合せの形成によって縮小される
。本発明の別の態様では、新しい信号標本が受信されると、最も古く受信された
信号標本を含む記憶されている予備的組合せが操作されて、最も古い信号標本の
寄与が除かれ、最新の信号標本の寄与が取り込まれる。このようにして、前の信
号標本の、前に形成された予備的組合せと一緒に前の信号標本の記憶を行わない
ようにする。また、本発明は、電力消費および複雑さを有利に削減しながら、実
数値または複素数値の相互間で相関を取るように適応できることも述べた。本発
明はまた、ディジタル信号プロセッサ、コンピュータ、またはマイクロプロセッ
サを使用した、記憶プログラム(ソフトウエア)によって実現される相関器の効
率改善のためにも応用できる。
ているスライディング相関器を、従来技術と比べて電力消費を削減して作製する
ことができるかについて説明してきた。本発明は入力標本の予備的組合せを形成
することを含み、それらは次に環状バッファに記憶されて、最も古い予備的組合
せを上書きする。次にセレクタが環状バッファから特定の予備的組合せを選んで
加算器木に加える。加算器木のサイズは予備的組合せの形成によって縮小される
。本発明の別の態様では、新しい信号標本が受信されると、最も古く受信された
信号標本を含む記憶されている予備的組合せが操作されて、最も古い信号標本の
寄与が除かれ、最新の信号標本の寄与が取り込まれる。このようにして、前の信
号標本の、前に形成された予備的組合せと一緒に前の信号標本の記憶を行わない
ようにする。また、本発明は、電力消費および複雑さを有利に削減しながら、実
数値または複素数値の相互間で相関を取るように適応できることも述べた。本発
明はまた、ディジタル信号プロセッサ、コンピュータ、またはマイクロプロセッ
サを使用した、記憶プログラム(ソフトウエア)によって実現される相関器の効
率改善のためにも応用できる。
【0105】
要約すると、受信した信号の最後の“n”個の標本とn桁のコードワードとの
間で相関を取るための相関器について述べた。ここで、新しい信号標本が受信さ
れる度に1つの相関結果が新たに計算される。連続動作時の電力消費は2つの技
術を組み合せて使用することによって削減される。最初に、“L”個の信号標本
のグループが集められ予備的に組み合わされて2L-1個の予備的組合せが得られ
る。予備的に組み合わされた値はM要素の環状バッファに書き込まれる。ここで
間で相関を取るための相関器について述べた。ここで、新しい信号標本が受信さ
れる度に1つの相関結果が新たに計算される。連続動作時の電力消費は2つの技
術を組み合せて使用することによって削減される。最初に、“L”個の信号標本
のグループが集められ予備的に組み合わされて2L-1個の予備的組合せが得られ
る。予備的に組み合わされた値はM要素の環状バッファに書き込まれる。ここで
【0106】
【数25】
M=(n/L)・2L-1
【0107】
次に、新たに予備的に組み合わされた値がM要素の環状バッファ・ストアの次
の場所に逐次的に書き込まれ、“n”標本分先に受信されていた標本を上書きす
るので、各新しい標本時にバッファ中で“n”個の多重ビット標本すべてをシフ
トしなくてもよい。セレクタ・スイッチを介してバッファ記憶要素の出力につな
がれた加算器木が、相関符号の桁に依存して選ばれた値を加算または減算するこ
とによって所望の相関を計算する。加算器木へ入力されるように選ばれるのは記
憶されている予備的組合せの各グループのうちの1つだけであるので、加算器木
のサイズは縮小できる。
の場所に逐次的に書き込まれ、“n”標本分先に受信されていた標本を上書きす
るので、各新しい標本時にバッファ中で“n”個の多重ビット標本すべてをシフ
トしなくてもよい。セレクタ・スイッチを介してバッファ記憶要素の出力につな
がれた加算器木が、相関符号の桁に依存して選ばれた値を加算または減算するこ
とによって所望の相関を計算する。加算器木へ入力されるように選ばれるのは記
憶されている予備的組合せの各グループのうちの1つだけであるので、加算器木
のサイズは縮小できる。
【0108】
例示的な64ビット相関器は32×2要素の環状バッファを含む。新しい信号
標本の1対が集められ、予備的に組み合わされて、2個の標本クロック・サイク
ル毎にそれらの和および差が形成される。この和および差は32対のバッファ要
素の次に続く対中へ記憶されることになっている。2方向出力セレクタが各バッ
ファ要素対の出力へつながれて、64ビットの相関符号ビットの対応する対の2
を余剰とする和によって制御されて、記憶されている和または記憶されている差
のいずれを32入力の加算器木へ供給すべきかを選択する。加算器木は、相関符
号ビットの関連する対の1つに依存して、各入力値の加算あるいは減算のいずれ
かを行うことによって、加算器木のサイズを64入力加算器木から32入力加算
器木へ縮小する。このことは1つ置きの標本クロックのみで動作することと併せ
て、合計の電力消費を約4分の1に削減する一方で、2クロック・サイクルごと
に相関結果を提供する。クロック・サイクル毎の相関を完成するために必要な中
間の相関結果は、1標本ずつずらして動作する複製装置を使用して形成するか、
あるいは寄与する標本を除く構成を持つ同じ装置を使用して、予備的組合せを形
成しない相関器に比べて半分の電力消費で標本クロック・サイクル当りに1つの
相関出力を与えることができる。
標本の1対が集められ、予備的に組み合わされて、2個の標本クロック・サイク
ル毎にそれらの和および差が形成される。この和および差は32対のバッファ要
素の次に続く対中へ記憶されることになっている。2方向出力セレクタが各バッ
ファ要素対の出力へつながれて、64ビットの相関符号ビットの対応する対の2
を余剰とする和によって制御されて、記憶されている和または記憶されている差
のいずれを32入力の加算器木へ供給すべきかを選択する。加算器木は、相関符
号ビットの関連する対の1つに依存して、各入力値の加算あるいは減算のいずれ
かを行うことによって、加算器木のサイズを64入力加算器木から32入力加算
器木へ縮小する。このことは1つ置きの標本クロックのみで動作することと併せ
て、合計の電力消費を約4分の1に削減する一方で、2クロック・サイクルごと
に相関結果を提供する。クロック・サイクル毎の相関を完成するために必要な中
間の相関結果は、1標本ずつずらして動作する複製装置を使用して形成するか、
あるいは寄与する標本を除く構成を持つ同じ装置を使用して、予備的組合せを形
成しない相関器に比べて半分の電力消費で標本クロック・サイクル当りに1つの
相関出力を与えることができる。
【0109】
本発明はここに説明した特定の実施の形態によってスコープを制限されるべき
ではない。以上の説明および添付図面から、実際にはここに述べたものに加えて
本発明の各種修正が当業者には明らかであろう。すなわち、そのような修正は特
許請求の範囲のスコープに含まれると考えている。
ではない。以上の説明および添付図面から、実際にはここに述べたものに加えて
本発明の各種修正が当業者には明らかであろう。すなわち、そのような修正は特
許請求の範囲のスコープに含まれると考えている。
【図1】
予備的組合せを計算しない、第1の従来技術の相関器の模式図。
【図2】
予備的組合せを計算しない、第2の従来技術の相関器の模式図。
【図3】
本発明に従う、和および差を予備計算する相関器の模式図。
【図4】
本発明に従う、4標本の8個の予備的組合せを更新するためのトレリス構造。
【図5】
本発明に従う、4標本の予備的組合せを使用する64ビット相関器の一部の模
式図。
式図。
【図6】
本発明に従って、4個の符号との相関を取るための符号スケジューラの模式図
。
。
【図7】
本発明に従う、3標本の予備的組合せの21組を採用する63ビット相関器を
使用する64ビット相関器の模式図。
使用する64ビット相関器の模式図。
【図8】
本発明に従う、3標本の予備的組合せの更新のためのトレリス構造。
【図9】
本発明に従う、実数または虚数標本の対の予備的組合せを使用して複素数相関
器を更新するためのトレリス構造。
器を更新するためのトレリス構造。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成13年7月27日(2001.7.27)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】 予め定められた1つのディジタル符号に相対的なシフトが信 号標本値の1つの系列中で発生する度に1つの相関値を生成することによって、 前記信号標本値の1つの系列と前記予め定められた1つのディジタル符号との相 関を取る
整合フィルタであって:
前記系列中の前記信号標本値のサブグループを組み合せて、最新の信号標本値 の複数対の複数和および複数差である
予備的組合せの組を形成するための予備結
合器; 前記予備的組合せの複数組を記憶するための記憶装置; 現在の符号ビットが最新の信号標本値に対応するように前記信号標本値に相対 的に循環される符号ビットを供給するための符号発生器; 記憶された予備的組合せの各組から、2つの引き続く符号ビットの2を剰余と する和に基づいて 1つの予備的組合せを選ぶことによって、複数個の選ばれた予
備的組合せを提供するための複数個のセレクタ;および 前記複数個の選ばれた予備的組合せを加算または減算して、前記信号標本値系
列中のシフトに対応する相関値を生成するための加算器; を含む整合フィルタ。
合器; 前記予備的組合せの複数組を記憶するための記憶装置; 現在の符号ビットが最新の信号標本値に対応するように前記信号標本値に相対 的に循環される符号ビットを供給するための符号発生器; 記憶された予備的組合せの各組から、2つの引き続く符号ビットの2を剰余と する和に基づいて 1つの予備的組合せを選ぶことによって、複数個の選ばれた予
備的組合せを提供するための複数個のセレクタ;および 前記複数個の選ばれた予備的組合せを加算または減算して、前記信号標本値系
列中のシフトに対応する相関値を生成するための加算器; を含む整合フィルタ。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 EP(AT,BE,CH,CY,
DE,DK,ES,FI,FR,GB,GR,IE,I
T,LU,MC,NL,PT,SE),OA(BF,BJ
,CF,CG,CI,CM,GA,GN,GW,ML,
MR,NE,SN,TD,TG),AP(GH,GM,K
E,LS,MW,MZ,SD,SL,SZ,TZ,UG
,ZW),EA(AM,AZ,BY,KG,KZ,MD,
RU,TJ,TM),AE,AG,AL,AM,AT,
AU,AZ,BA,BB,BG,BR,BY,CA,C
H,CN,CR,CU,CZ,DE,DK,DM,DZ
,EE,ES,FI,GB,GD,GE,GH,GM,
HR,HU,ID,IL,IN,IS,JP,KE,K
G,KP,KR,KZ,LC,LK,LR,LS,LT
,LU,LV,MA,MD,MG,MK,MN,MW,
MX,NO,NZ,PL,PT,RO,RU,SD,S
E,SG,SI,SK,SL,TJ,TM,TR,TT
,TZ,UA,UG,UZ,VN,YU,ZA,ZW
(72)発明者 レヴィソン、ヤコブ
スウェーデン国 マルモ、エリク ダール
ベルグスガタン 11
(72)発明者 デント、ポール、ダブリュ
アメリカ合衆国 ノースカロライナ、ピッ
ツボロ、 イーグルポイント ロード
637
Fターム(参考) 5K022 EE02 EE14 EE32 EE33
Claims (37)
- 【請求項1】 信号標本値の1つの系列と予め定められた1つのディジタル
符号との相関を取って、前記予め定められたディジタル符号に相対的な前記信号
標本値系列中のシフトに関する相関値を生成するための整合フィルタであって: 前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せの複数
組を形成するための予備結合器; 前記予備的組合せの複数組を記憶するための記憶装置; 記憶された予備的組合せの各組から1つの予備的組合せを選択することによっ
て、複数個の選ばれた予備的組合せを提供するための複数個のセレクタ;および 前記複数個の選ばれた予備的組合せを加算または減算して、前記信号標本値系
列中のシフトに対応する相関値を生成するための加算器; を含む整合フィルタ。 - 【請求項2】 請求項1に記載の整合フィルタであって、前記信号標本値が
実数値である整合フィルタ。 - 【請求項3】 請求項1に記載の整合フィルタであって、前記信号標本値が
複素数値であり、また前記予め定められたディジタル符号が1個の実数符号およ
び1個の虚数符号を含んでいる整合フィルタ。 - 【請求項4】 請求項3に記載の整合フィルタであって、前記予備結合器が
信号標本値の実数の複数対または虚数の複数対の複数和および複数差から前記予
備的組合せの組を形成する整合フィルタ。 - 【請求項5】 請求項3に記載の整合フィルタであって、前記予備結合器が
1つの信号標本値の実数部と別の1つの信号標本値の虚数部との和および差から
前記予備的組合せの複数組を形成する整合フィルタ。 - 【請求項6】 請求項1に記載の整合フィルタであって、前記予め定められ
た1つのディジタル符号がダイレクト・シーケンス式スペクトラム拡散の1つの
拡散符号の1つのセグメントである整合フィルタ。 - 【請求項7】 請求項1に記載の整合フィルタであって、前記整合フィルタ
がRAKE受信機中のダイレクト・シーケンス式スペクトラム拡散の信号を復号
する整合フィルタ。 - 【請求項8】 請求項1に記載の整合フィルタであって、前記予備結合器が
前記信号標本値の複数対間の複数和および複数差から前記予備的組合せの複数組
を形成する整合フィルタ。 - 【請求項9】 請求項1に記載の整合フィルタであって、前記予備結合器が
、与えられた複数の前記信号標本値の複数和および複数差のあらゆる可能な組合
せから前記予備的組合せの複数組を形成する整合フィルタ。 - 【請求項10】 請求項9に記載の整合フィルタであって、前記信号標本値
の1つに関して1つのサイン極性のみを使用することによって、予備的組合せの
各組中に形成される予備的組合せの個数を半分にする整合フィルタ。 - 【請求項11】 請求項1に記載の整合フィルタであって、前記予備結合器
が、予備的組合せの最も古い1組から予備的組合せの複数対を組み合せることに
よって、予備的組合せの前記最も古い1組中の信号標本値の最も古い1つの寄与
を除き、更に、その結果を最新の1つの信号標本値と組み合せて予備的組合せの
更新された1組を得る整合フィルタ。 - 【請求項12】 請求項11に記載の整合フィルタであって、新しい1つの
信号標本値が受信される度に、予備的組合せの前記更新された1組が生成される
整合フィルタ。 - 【請求項13】 請求項11に記載の整合フィルタであって、予備的組合せ
の前記更新された1組が前記記憶装置中の予備的組合せの最も古い1組を上書き
する整合フィルタ。 - 【請求項14】 請求項11に記載の整合フィルタであって、予備的組合せ
の前記最も古い1組が、その寄与がまだ消去されていない最も古い1つの信号標
本値に依存する予備的組合せの組である整合フィルタ。 - 【請求項15】 請求項1に記載の整合フィルタであって、前記記憶装置が
環状バッファである整合フィルタ。 - 【請求項16】 請求項1に記載の整合フィルタであって、前記記憶装置が
、予備的組合せの1組を記憶要素の指定された1組へ送るための経路切換木を含
んでいる整合フィルタ。 - 【請求項17】 請求項16に記載の整合フィルタであって、前記経路切換
木が2進木であり、予備的組合せの複数組に関する複数の記憶場所の2を底とす
る対数に等しい個数のステージを含んでいる整合フィルタ。 - 【請求項18】 請求項17に記載の整合フィルタであって、前記2進経路
切換木の、より少ない個数のスイッチ要素を含む1つのステージが、より多くの
スイッチ要素を含むステージよりも頻繁に経路を切換える整合フィルタ。 - 【請求項19】 請求項17に記載の整合フィルタであって、前記記憶装置
が、予備的組合せの複数組を形成するときの時間的な順序に対して逆のビット順
で前記予備的組合せの複数組を記憶する整合フィルタ。 - 【請求項20】 請求項1に記載の整合フィルタであって、前記複数個のセ
レクタの各々が、前記予め定められた1つのディジタル符号の複数ビットの、そ
れに対応するサブグループによって制御される整合フィルタ。 - 【請求項21】 請求項20に記載の整合フィルタであって、前記加算器が
、前記対応するサブグループの複数ビットのうちの1つのものの極性に従って、
対応する、選ばれた1つの予備的組合せを加算または減算する整合フィルタ。 - 【請求項22】 請求項1に記載の整合フィルタであって、前記予め定めら
れたディジタル符号が第1の複数の符号シンボルを含み、また前記予備結合器が
前記第1の数を分割できない第2の複数の信号標本値を含む1つのサブグループ
の予備的組合せの複数組を形成するようになっており、ここで、前記整合フィル
タが、前記第2の数によって分割できる長さの予め定められた1つの符号との相
関を取るための相関器を含んでいる整合フィルタ。 - 【請求項23】 請求項1に記載の整合フィルタであって、更に: 選ばれた各予備的組合せと、前記予め定められた1つのディジタル符号からの対
応する予め選ばれた1ビットとを乗算して、選ばれた各予備的組合せの前記極性
を変更または確認するための乗算器; を含む整合フィルタ。 - 【請求項24】 信号標本値の1つの系列と予め定められた1つのディジタ
ル符号との相関を取って、前記予め定められたディジタル符号に相対的な前記信
号標本値系列中のシフトに関する相関値を生成するための方法であって: 前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せの複数
組を形成する工程; 予備的組合せの各組から1個の予備的組合せを選択することによって、複数の
選ばれた予備的組合せを提供する工程;および 前記複数の選ばれた予備的組合せを加算または減算して、前記信号標本値系列
中のシフトに対応する相関値を生成する工程; を含む方法。 - 【請求項25】 請求項24に記載の方法であって、更に: 前記予備的組合せの複数組が形成された後で、それらを記憶する工程; を含む方法。
- 【請求項26】 請求項24に記載の方法であって、更に: 選ばれた各予備的組合せと、前記予め定められたディジタル符号からの対応す
る予め選ばれた1ビットとを乗算して、選ばれた各予備的組合せの前記極性を変
更または確認する工程; を含む方法。 - 【請求項27】 請求項24に記載の方法であって、前記系列中の前記信号
標本値のサブグループを組み合せて予備的組合せの複数組を形成する前記工程が
、予備的組合せの最も古い1組から予備的組合せの複数対を組み合せて、予備的
組合せの前記最も古い1組中の信号標本値の最も古い1つの寄与を除き、またそ
の結果を最新の1つの信号標本値と組み合せることによって予備的組合せの更新
された1組を生成する工程を含んでいる方法。 - 【請求項28】 請求項27に記載の方法であって、新しい1つの信号標本
値が受信される度に予備的組合せの前記更新された1組が生成される方法。 - 【請求項29】 請求項27に記載の方法であって、予備的組合せの前記更
新された1組が予備的組合せの前記最も古い1組を上書きする方法。 - 【請求項30】 請求項27に記載の方法であって、予備的組合せの前記最
も古い1組が、それの寄与がまだ消去されていない最も古い1つの信号標本値に
依存する予備的組合せの組である方法。 - 【請求項31】 信号標本値系列と予め定められたディジタル符号との相関
を取って、前記予め定められたディジタル符号に相対的な前記信号標本値系列中
のシフトに関する相関値を生成するための製造機器であって: コンピュータが読み取り可能な記憶媒体;および 前記記憶媒体に記憶されたコンピュータ・プログラミングであって、ここで、
前記記憶されたコンピュータ・プログラミングは、少なくとも1台のコンピュー
タによって前記コンピュータが読み取り可能な記憶媒体から読み取り可能なよう
に構成されており、それによって前記少なくとも1台のコンピュータを: 前記系列中の前記信号標本値のサブグループを組み合せて予備的組合せの複数
組を形成する; 予備的組合せの各組から1つの予備的組合せを選ぶことによって、複数の選ば
れた予備的組合せを提供する;および 前記複数の選ばれた予備的組合せを加算または減算して、前記信号標本値系列
中のシフトに対応する相関値を生成する; ように動作させるコンピュータ・プログラミング、 を含む製造機器。 - 【請求項32】 請求項31に記載の製造機器であって、更に、前記少なく
とも1台のコンピュータを: 前記予備的組合せの複数組が形成された後で、それらを記憶する; ように動作させる製造機器。 - 【請求項33】 請求項31に記載の製造機器であって、更に、前記少なく
とも1台のコンピュータを: 選ばれた各予備的組合せと、前記予め定められたディジタル符号からの対応する
予め選ばれた1ビットとを乗算して、選ばれた各予備的組合せの前記極性を変更
または確認する; ように動作させる製造機器。 - 【請求項34】 請求項31に記載の製造機器であって、更に、前記少なく
とも1台のコンピュータを、 予備的組合せの最も古い1組からの予備的組合せの複数対を組み合せて前記最も
古い予備的組合せの1組中の信号標本値の最も古い1つの寄与を除くことによっ
て、またその結果を最も新しい1つの信号標本値と組み合せて予備的組合せの更
新された1組を生成することによって、前記系列中の前記信号標本値のサブグル
ープを組み合せて予備的組合せの複数組を形成するように動作させる製造機器。 - 【請求項35】 請求項34に記載の製造機器であって、新しい1つの信号
標本値が受信される度に予備的組合せの前記更新された1組が生成される製造機
器。 - 【請求項36】 請求項34に記載の製造機器であって、予備的組合せの前
記更新された1組が予備的組合せの前記最も古い1組を上書きする製造機器。 - 【請求項37】 請求項34に記載の製造機器であって、予備的組合せの前
記最も古い1組が、それの寄与がまだ消去されていない最も古い1つの信号標本
値に依存する予備的組合せの組である製造機器。
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US09/343,468 | 1999-06-30 | ||
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