JP2003347934A - Transmission apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a Polar loop transmission apparatus for decreasing frequency shift of a VCO (voltage-controlled oscillator) even when two digital and analog phase detectors are switched. <P>SOLUTION: After the VCO 260 is locked through a path including the DPD (digital phase detector) 221, the control is shifted to the APD (analog phase detector) 231. In this case, the DPD 221 is stepwise turned off and the APD 231 is stepwise turned on. Since the DPD 221 and the APD 231 are switched momentarily in a conventional configuration, the deviation in the frequency of the VCO 260 has been caused by a phase difference due to a delay difference or the like between the path including the DPD 221 and the path including the APD 231. In Figure 1, since the DPD 221 and the APD 231 are slowly switched, the phase difference is slowly shifted, the frequency shift of the VCO 260 can be decreased. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、送信装置に係り、
特に送信信号の包絡線が一定ではない信号を送信するの
に好適な送信装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmitting device,
In particular, the present invention relates to a transmission device suitable for transmitting a signal whose envelope is not constant.

【０００２】[0002]

【従来の技術】電圧制御発信器を含むＰＬＬを用いて希
望周波数にロックされた信号を発生する信号発生器にお
いて、ＰＬＬのアンロック時にはデジタル位相比較器を
選択し、ＰＬＬのロック時にはアナログ位相比較器を選
択するスイッチング手段を備えたものが特開２００１−
１４４６０７号に開示されている。2. Description of the Related Art In a signal generator for generating a signal locked to a desired frequency using a PLL including a voltage control oscillator, a digital phase comparator is selected when the PLL is unlocked, and an analog phase comparator is selected when the PLL is locked. Japanese Unexamined Patent Application Publication No.
No. 144607.

【０００３】[0003]

【発明が解決しようとする課題】上記従来技術はＰＬＬ
がロック時かアンロック時かでデジタル位相比較器とア
ナログ位相比較器とを切換えるものであり、ポーラール
ープ送信装置におけるデジタル位相比較器とアナログ位
相比較器との切換え時の位相差および経路の切り替えに
伴う回路的な遅延差により生じる発信器の周波数ずれに
ついては何ら配慮されていない。The above prior art is a PLL.
Switches between a digital phase comparator and an analog phase comparator depending on whether lock or unlock is performed, and switches the phase difference and path when switching between the digital phase comparator and the analog phase comparator in the polar loop transmitter. No consideration is given to the frequency shift of the oscillator caused by the circuit delay difference accompanying the above.

【０００４】本発明の目的はデジタル、アナログ２つの
位相比較器を切り替えてもVCOの周波数のずれを減少さ
せることができる送信装置を提供することにある。It is an object of the present invention to provide a transmitting apparatus capable of reducing a frequency shift of a VCO even when two digital and analog phase comparators are switched.

【０００５】[0005]

【課題を解決するための手段】上記課題を解決するため
に、本発明は、変調器と、第１の発振器と、所望送信周
波数帯における周波数で発振可能な第２の発振器と、第
１の発振器の出力に関連する信号の利得を可変する第１
の可変利得増幅器と、この第１の可変利得増幅器の出力
に関連する信号の利得を可変する第２の可変利得増幅器
と、第１の可変利得増幅器と第２の可変利得増幅器の利
得を制御するランピング信号発生器と、第２の可変利得
増幅器の出力に関連する信号を電源電圧、第２の発振器
の出力信号を入力信号とし、第２の発振器の出力信号の
電力増幅を行うパワーアンプと、第２の発振器の出力信
号の位相と変調器の出力信号の位相とを比較しその位相
差に応じた出力信号を出力するデジタル位相比較器と、
第１の発振器の出力に関連する信号の位相と変調器の出
力に関連する信号の位相とを比較しその位相差に応じた
出力信号を出力するアナログ位相比較器とを備え、デジ
タル位相比較器およびアナログ位相比較器は、動作当初
はデジタル位相比較器の出力が、第１の発振器の周波数
が確定するとアナログ位相比較器の出力がそれぞれ選択
されてデジタル位相比較器の出力に関連する信号または
前記アナログ位相比較器の出力に関連する信号が選択的
に第２の発振器に供給されるよう構成され、ランピング
信号発生器は第１の可変利得増幅器と第２の可変利得増
幅器の利得の和を一定に保ちつつ、アナログ位相比較器
の出力が選択されたときに第１の可変利得増幅器の利得
を上昇させ、第２の可変利得増幅器を下降させる制御を
行うよう構成され、アナログ位相比較器は選択されたと
きに出力を段階的にオンにするよう構成されたことを特
徴とする送信装置である。In order to solve the above problems, the present invention provides a modulator, a first oscillator, a second oscillator capable of oscillating at a frequency in a desired transmission frequency band, and a first oscillator. A first variable gain of a signal related to the output of the oscillator;
, A second variable gain amplifier for varying the gain of a signal related to the output of the first variable gain amplifier, and controlling the gains of the first and second variable gain amplifiers. A ramping signal generator, a power amplifier that uses a signal related to an output of the second variable gain amplifier as a power supply voltage, an output signal of the second oscillator as an input signal, and amplifies power of an output signal of the second oscillator, A digital phase comparator that compares the phase of the output signal of the second oscillator with the phase of the output signal of the modulator and outputs an output signal corresponding to the phase difference;
An analog phase comparator for comparing the phase of a signal related to the output of the first oscillator with the phase of a signal related to the output of the modulator and outputting an output signal according to the phase difference; And an analog phase comparator, wherein the output of the digital phase comparator is initially selected, the output of the analog phase comparator is selected when the frequency of the first oscillator is determined, and the signal related to the output of the digital phase comparator or the signal A signal related to the output of the analog phase comparator is configured to be selectively provided to a second oscillator, and the ramping signal generator maintains a sum of gains of the first variable gain amplifier and the second variable gain amplifier. And when the output of the analog phase comparator is selected, the gain of the first variable gain amplifier is increased and the control of decreasing the second variable gain amplifier is performed. Analog phase comparator is a transmitting apparatus characterized in that it is configured to stepwise on the output when selected.

【０００６】好ましい実施態様においては、前記デジタ
ル位相比較器の出力からアナログ位相比較器の出力に切
り替えるとき、デジタル位相比較器は出力を段階的にオ
フするよう構成される。In a preferred embodiment, when switching from the output of the digital phase comparator to the output of the analog phase comparator, the digital phase comparator is configured to gradually turn off the output.

【０００７】好ましい他の実施態様においては、デジタ
ル位相比較器の出力からアナログ位相比較器の出力に切
り替えるとき、デジタル位相比較器は出力を瞬時にオフ
するよう構成される。In another preferred embodiment, when switching from the output of the digital phase comparator to the output of the analog phase comparator, the digital phase comparator is configured to turn off the output instantaneously.

【０００８】また、本発明は、さらに変調器からの信号
を位相回転させる位相回転器を備え、位相回転器は、デ
ジタル位相比較器を含む経路がロックしているときと、
アナログ位相比較器を含む経路がロックしているときと
の遅延差に相当する位相回転を変調器の出力信号に加え
るよう構成されたことを特徴とするものである。The present invention further comprises a phase rotator for phase-rotating a signal from the modulator, wherein the phase rotator is provided when a path including a digital phase comparator is locked,
A phase rotation corresponding to a delay difference from when the path including the analog phase comparator is locked is added to the output signal of the modulator.

【０００９】さらに本発明は、可変発振器と、該可変発
振器からの出力信号の振幅を制限する第１の振幅制限器
と、基準発振器と、該基準発振器からの出力信号の振幅
を制限する第２の振幅制限器と、第１の振幅制限器の出
力信号の位相と第２の振幅制限器の出力信号の位相とを
比較しその位相差に応じた出力信号を出力するデジタル
位相比較器と、第１の振幅制限器の出力信号の位相と第
２の振幅制限器の出力信号の位相とを比較しその位相差
に応じた出力信号を出力するアナログ位相比較器と、デ
ジタル位相比較器またはアナログ位相比較器の出力信号
の所望帯域以外の信号を減衰させる低域通過フィルタを
有する位相比較ループ装置において、デジタル位相比較
器および前記アナログ位相比較器は、動作当初は前記デ
ジタル位相比較器の出力が、第１の発振器の周波数が確
定するとアナログ位相比較器の出力がそれぞれ選択され
て低域通過フィルタに供給されるよう構成され、可変発
振器は低域通過フィルタ出力に応じた周波数で発振し、
デジタル位相比較器の出力が選択された状態から、アナ
ログ位相比較器の出力が選択されるよう切り替えられる
ときに、アナログ位相比較器は出力を段階的にオンにす
るよう構成されたことを特徴とする位相比較ループ装置
である。Further, the present invention provides a variable oscillator, a first amplitude limiter for limiting the amplitude of an output signal from the variable oscillator, a reference oscillator, and a second amplitude limiter for limiting the amplitude of an output signal from the reference oscillator. And a digital phase comparator that compares the phase of the output signal of the first amplitude limiter with the phase of the output signal of the second amplitude limiter and outputs an output signal according to the phase difference; An analog phase comparator for comparing the phase of the output signal of the first amplitude limiter with the phase of the output signal of the second amplitude limiter and outputting an output signal corresponding to the phase difference; In a phase comparison loop device having a low-pass filter for attenuating a signal other than a desired band of an output signal of a phase comparator, a digital phase comparator and the analog phase comparator are configured such that the digital phase comparator initially operates. The output is configured such that when the frequency of the first oscillator is determined, the output of the analog phase comparator is selected and supplied to the low-pass filter, and the variable oscillator oscillates at a frequency corresponding to the output of the low-pass filter. ,
When the output of the digital phase comparator is switched from the selected state to the output of the analog phase comparator, the analog phase comparator is configured to turn on the output in a stepwise manner. This is a phase comparison loop device.

【００１０】好ましい実施態様においては、デジタル位
相比較器の出力から前記アナログ位相比較器の出力に切
り替えられるとき、デジタル位相比較器は出力を段階的
にオフするか、あるいは出力を瞬時にオフするよう構成
される。In a preferred embodiment, when the output of the digital phase comparator is switched to the output of the analog phase comparator, the digital phase comparator turns off the output stepwise or turns off the output instantaneously. Be composed.

【００１１】なお、以上の説明において、「出力に関連
する信号」とは出力信号そのものまたは出力信号に対し
て増幅あるいは減衰、振幅制限、掛算（ミキシング）、
減算、濾波等の処理を加えた信号のことである。In the above description, the term "signal related to output" means amplification or attenuation, amplitude limitation, multiplication (mixing) of the output signal itself or the output signal.
A signal that has been subjected to processing such as subtraction and filtering.

【００１２】[0012]

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図１０を用いて説明する。GSM(Global System for Mo
bile communications)方式の第２世代の携帯電話システ
ムは、現在、世界２００カ国以上で採用されており、事
実上の世界標準といえる状況である。GSM方式の携帯電
話ネットワークをベースにしたデータ通信システムであ
るEDGE(Enhanced Data Rate for GSM Evolution)は、
２.５世代の携帯電話システムと呼ばれ(第３世代と呼ば
れることもある)、W-CDMA(Wideband - Code Division M
ultiple Access)などの第３世代の携帯電話システムへ
移行する前段階としての高速通信サービスの提供を可能
とする技術として期待されている。FIG. 1 is a block diagram showing an embodiment of the present invention.
This will be described with reference to FIG. GSM (Global System for Mo
The second-generation mobile phone system of the "bile communications" type is currently adopted in more than 200 countries around the world, and is in a situation that can be said to be a de facto global standard. EDGE (Enhanced Data Rate for GSM Evolution), which is a data communication system based on the GSM mobile phone network,
It is called the 2.5 generation mobile phone system (sometimes called the 3rd generation), and W-CDMA (Wideband-Code Division M
It is expected as a technology that enables provision of a high-speed communication service as a stage prior to a shift to a third-generation mobile phone system such as ultra access.

【００１３】EDGEは、シンボル毎に３/８πラジアン位
相をシフトした８相PSK(Phase ShiftKeying)変調方式を
採用している。GSMで用いられているGMSK(Gaussian-fil
tered Minimum Shift Keying)は、信号の包絡線が一定
であったため、信号を送信するパワーアンプ(以下、PA
と記す)の効率を高く出来たが、EDGEの変調信号の包絡
線は一定ではないためPAの効率が下がる。従って、電池
で駆動するのが一般的な携帯電話の通話時間や待受け時
間を削減してしまうことになる。そのため、EDGEのよう
な信号の包絡線が一定ではない信号を効率良く送信する
ために、ポーラーループと呼ばれる送信装置が用いられ
る。The EDGE employs an eight-phase PSK (Phase Shift Keying) modulation method in which a 3 / 8π radian phase is shifted for each symbol. GMSK (Gaussian-fil used in GSM
tered Minimum Shift Keying) is a power amplifier (hereinafter referred to as PA) that transmits signals because the envelope of the signal was constant.
), But the envelope of the EDGE modulated signal is not constant, so the PA efficiency drops. Therefore, driving with a battery reduces the talk time and standby time of a general mobile phone. Therefore, a transmitting device called a polar loop is used in order to efficiently transmit a signal whose envelope is not constant, such as EDGE.

【００１４】図１は本発明の第１の実施形態におけるポ
ーラーループ送信装置のブロック図である。図１におい
て、１０は変調器、２０は第１のデジタル−アナログ変
換器(以下、第１DAC)、３０は第１の振幅制限器(以下、
第１リミッタ)、３１は第２の振幅制限器(以下、第２リ
ミッタ)、４０は第１の掛算器（ミキサ）、４１は第２
の掛算器（ミキサ）、４２は減算器、５０は第１の低域
通過フィルタ(以下、第１LPF)、６０は第１の可変利得
増幅器(以下、IVGA)、７０は第２の低域通過フィルタ
(以下、第２LPF)、８０は低ドロップレギュレータ(以
下、LDO)、９０はパワーアンプ(以下、PA)、１００はカ
ップラー、１１０は信号出力端子、１２０は減衰器(以
下、ATT)、１３０は第１の発振器(以下、RF−VCO)、１
４０は第１のミキサ、１５０は第１のフィルタ、１６０
は第２の可変利得増幅器(以下、VGA)、１７０は第２の
フィルタ、１８０はランピング信号発生器、１９０は第
２のデジタル−アナログ変換器(以下、第２DAC)、２０
０は第２のミキサ、２１０は第３の振幅制限器(以下、
第３リミッタ)、２２１はデジタル位相比較器(以下、DP
D)、２３１はアナログ位相比較器(以下、APD)、２５０
は第３の低域通過フィルタ(以下、第３LPF)、２６０は
第２の発振器(以下、VCO)である。FIG. 1 is a block diagram of a polar loop transmitting apparatus according to a first embodiment of the present invention. In FIG. 1, reference numeral 10 denotes a modulator, 20 denotes a first digital-analog converter (hereinafter, referred to as a first DAC), and 30 denotes a first amplitude limiter (hereinafter, referred to as a first DAC).
A first limiter), 31 is a second amplitude limiter (hereinafter, referred to as a second limiter), 40 is a first multiplier (mixer), and 41 is a second multiplier.
, 42 is a subtractor, 50 is a first low-pass filter (hereinafter, first LPF), 60 is a first variable gain amplifier (hereinafter, IVGA), 70 is a second low-pass filter filter
(Hereinafter, the second LPF), 80 is a low drop regulator (hereinafter, LDO), 90 is a power amplifier (hereinafter, PA), 100 is a coupler, 110 is a signal output terminal, 120 is an attenuator (hereinafter, ATT), 130 is 1st oscillator (hereinafter, RF-VCO), 1
40 is a first mixer, 150 is a first filter, 160
Is a second variable gain amplifier (hereinafter, VGA), 170 is a second filter, 180 is a ramping signal generator, 190 is a second digital-analog converter (hereinafter, second DAC), 20
0 is a second mixer, 210 is a third amplitude limiter (hereinafter, referred to as a third amplitude limiter).
3rd limiter), 221 is a digital phase comparator (hereinafter, DP)
D), 231 is an analog phase comparator (hereinafter, APD), 250
Is a third low-pass filter (hereinafter, third LPF), and 260 is a second oscillator (hereinafter, VCO).

【００１５】本実施の形態の構成と信号の流れを説明す
る。変調器１０からのデジタル信号は第１ＤＡＣ２０で
アナログ信号に変換され、第１ＤＡＣ２０の出力は第２
リミッタ３１を介して振幅が制限された後第２の掛算器
４１に供給されるとともに、第２リミッタ３１をバイパ
スして直接第２の掛算器４１に供給され、第１ＤＡＣの
出力信号と第２リミッタ３１の出力信号が第２の掛算器
４１で乗算される。一方、第２リミッタ３１の出力はＤ
ＰＤ２２１、ＡＰＤ２３１にも供給される。The configuration and signal flow of this embodiment will be described. The digital signal from the modulator 10 is converted to an analog signal by the first DAC 20, and the output of the first DAC 20 is
After the amplitude is limited via the limiter 31, the signal is supplied to the second multiplier 41 while being supplied directly to the second multiplier 41 bypassing the second limiter 31, and the output signal of the first DAC and the second The output signal of the limiter 31 is multiplied by a second multiplier 41. On the other hand, the output of the second limiter 31 is D
It is also supplied to PD221 and APD231.

【００１６】ＤＰＤ２２１には第３リミッタ２１０の出
力も供給され、ＤＰＤ２２１は第２リミッタ３１の出力
信号の位相と第３リミッタ２１０の出力信号の位相とを
比較しその位相差に応じた出力信号を出力する。ＡＰＤ
２３１には第１リミッタ３０の出力も供給され、ＡＰＤ
２３１は第１リミッタ３０の出力信号の位相と第２リミ
ッタ３１の出力信号の位相とを比較しその位相差に応じ
た出力信号を出力する。ＤＰＤ２２１の出力側とＡＰＤ
２３１の出力側とは接続され、送信装置動作当初はＤＰ
Ｄ２２１が選択され、RF−VCO１３０の周波数が確定す
るとＡＰＤ２３１が選択される。本実施の形態では、Ｄ
ＰＤ２２１またはＡＰＤ２３１の選択は、図１に記載さ
れたブロックの外部に設けられた制御装置（図示せず）
からの制御信号により行われる。これによりＤＰＤ２２
１の出力またはＡＰＤ２３１の出力が選択的に第３LPF
２５０に接続されて出力信号の低域を通過させることに
より、所望帯域以外の信号を減衰させる。第３ＬＰＦ２
５０の出力は所望送信周波数帯における周波数で発振可
能なVCO２６０に接続され、これによりＶＣＯ２６０に
は送信装置動作当初はＤＰＤ２２１の出力が、ＲＦ−Ｖ
ＣＯ１３０の周波数が確定するとＡＰＤ２３１の出力が
それぞれ第３ＬＰＦ２５０を介して供給されることにな
る。すなわち、送信装置動作当初においては、スイッチ
２４０の出力信号は第３LPF２５０で所望帯域以外の信
号を減衰されてVCO２６０の周波数制御端子へ入力さ
れ、VCO２６０の出力信号周波数と出力信号位相は第３L
PF２５０の出力信号に基づいて制御される。これは、第
１DAC２０から出力されたアナログ信号と同位相を有す
る一定包絡線の信号となる。The output of the third limiter 210 is also supplied to the DPD 221. The DPD 221 compares the phase of the output signal of the second limiter 31 with the phase of the output signal of the third limiter 210, and outputs an output signal corresponding to the phase difference. Output. APD
231 is also supplied with the output of the first limiter 30, and the APD
231 compares the phase of the output signal of the first limiter 30 with the phase of the output signal of the second limiter 31, and outputs an output signal corresponding to the phase difference. Output side of DPD221 and APD
231 is connected to the output side, and the DP is initially set when the transmitting device operates.
When D221 is selected and the frequency of the RF-VCO 130 is determined, the APD 231 is selected. In the present embodiment, D
The selection of the PD 221 or the APD 231 is performed by a control device (not shown) provided outside the block shown in FIG.
This is performed according to a control signal from. This allows the DPD 22
1 or the output of the APD 231 is selectively output to the third LPF.
The signal outside the desired band is attenuated by passing the low band of the output signal by being connected to 250. Third LPF2
The output of 50 is connected to a VCO 260 capable of oscillating at a frequency in a desired transmission frequency band.
When the frequency of the CO 130 is determined, the output of the APD 231 is supplied via the third LPF 250, respectively. That is, at the beginning of the operation of the transmission device, the output signal of the switch 240 is attenuated by a third LPF 250 in a signal other than the desired band and input to the frequency control terminal of the VCO 260, and the output signal frequency and output signal phase of the VCO 260
It is controlled based on the output signal of PF250. This is a signal with a constant envelope having the same phase as the analog signal output from the first DAC 20.

【００１７】ＶＣＯ２６０の出力はPA９０と第２のミキ
サ２００に供給される。第２のミキサ２００はＶＣＯ２
６０の出力とＲＦ−ＶＣＯ１３０の出力が供給され、RF
-VCO１３０から出力される発振信号とVCO２６０の出力
信号を乗算し、その出力を第３リミッタ２１０に供給す
る。第３リミッタ２１０は第２のミキサ２００の出力信
号の振幅を制限してＤＰＤ２２１に供給する。これによ
り第２リミッタ３１の出力信号と第３リミッタ２１０の
出力信号とはDPD２２０で位相比較され、スイッチ２４
０へ出力される。ＲＦ−ＶＣＯ１３０はＶＣＯ２６０と
は異なる発振周波数を出力し、ＶＣＯ２６０の発振周波
数との和、あるいは差が前記第１ＤＡＣ２０の出力信号
の中心周波数と等しくなるよう設定される。The output of VCO 260 is supplied to PA 90 and second mixer 200. The second mixer 200 has a VCO2
The output of the RF-VCO 130 and the output of the RF-VCO 130 are supplied.
-Multiply the oscillation signal output from the VCO 130 with the output signal of the VCO 260, and supply the output to the third limiter 210. The third limiter 210 limits the amplitude of the output signal of the second mixer 200 and supplies the output signal to the DPD 221. As a result, the output signal of the second limiter 31 and the output signal of the third limiter 210 are compared in phase by the DPD 220, and the switch 24
Output to 0. The RF-VCO 130 outputs an oscillation frequency different from that of the VCO 260, and is set so that the sum or difference with the oscillation frequency of the VCO 260 becomes equal to the center frequency of the output signal of the first DAC 20.

【００１８】カップラー１００はＰＡ９０の出力信号を
電力分岐する。これによりPA９０の出力信号は、カップ
ラー１００を通し、出力端子１１０から出力されると共
に分岐され、ATT１２０へ入力される。出力端子１１０
はカップラー１００の出力をアンテナ（図示せず）、あ
るいはケーブル（図示せず）に出力する。ATT１２０は
カップラー１００のアンテナあるいはケーブルへの出力
側ではない出力端子から出力される出力信号を減衰し、
第１のミキサ１４０へ入力する。第１のミキサ１４０は
RF-VCO１３０から出力される発振信号とATT１２０の出
力信号を乗算し、ATT１２０からの信号を周波数変換し
て第１のフィルタ１５０へ供給する。第１のフィルタ１
５０は、ミキサ１４０の出力信号に含まれる所望帯域以
外の信号を減衰させてVGA１６０に供給する。The coupler 100 power-divides the output signal of the PA 90. Thus, the output signal of the PA 90 passes through the coupler 100, is output from the output terminal 110, is branched, and is input to the ATT 120. Output terminal 110
Outputs the output of the coupler 100 to an antenna (not shown) or a cable (not shown). The ATT 120 attenuates an output signal output from an output terminal that is not an output side to the antenna or cable of the coupler 100,
Input to the first mixer 140. The first mixer 140
The oscillation signal output from the RF-VCO 130 is multiplied by the output signal of the ATT 120, and the signal from the ATT 120 is frequency-converted and supplied to the first filter 150. First filter 1
The attenuator 50 attenuates signals other than the desired band included in the output signal of the mixer 140 and supplies the signals to the VGA 160.

【００１９】ランピング信号発生器１８０から出力され
た信号は第２DAC１９０へ入力され、VGA１６０とIVGA６
０の利得制御端子へ入力される。VGA１６０の利得とIVG
A６０の利得は第２DAC１９０の出力信号により制御され
る。第２DAC１９０の出力信号は、DPD２２０を含む経路
がロックした後に変化し、VGA１６０の利得GVGAと、IVG
A６０の利得GIVGAとの和を一定にしつつ、VGA１６０の
利得を減少させ、IVGA６０の利得を上昇させるように制
御する。このとき、VGA１６０の利得GVGAと、IVGA６０
の利得GIVGAとの和は、第２DAC１９０の出力信号の値に
よらず、一定であるように制御する。これにより第１の
フィルタ１５０の出力信号はＶＧＡ１６０により増幅あ
るいは減衰されて第２のフィルタ１７０に供給され、こ
こで所望帯域以外の信号が減衰される。The signal output from the ramping signal generator 180 is input to the second DAC 190, and the VGA 160 and the IVGA 6
0 is input to the gain control terminal. VGA160 gain and IVG
The gain of A60 is controlled by the output signal of the second DAC 190. The output signal of the second DAC 190 changes after the path including the DPD 220 is locked, and the gain GVGA of the VGA 160 and the IVG
Control is performed so that the gain of the VGA 160 is reduced and the gain of the IVGA 60 is increased while the sum of the gain of the A60 and the GIVGA is kept constant. At this time, the gain GVGA of the VGA 160 and the IVGA 60
Is controlled so as to be constant regardless of the value of the output signal of the second DAC 190. As a result, the output signal of the first filter 150 is amplified or attenuated by the VGA 160 and supplied to the second filter 170, where the signal outside the desired band is attenuated.

【００２０】すなわち、ランピング信号発生器１８０
は、ＶＧＡ１６０とＩＶＧＡ６０の利得の和を一定に保
ちつつ、スイッチ２４０がＡＰＤ２３１の出力側へ接続
された後に、ＩＶＧＡ６０の利得を上昇させ、ＶＧＡ１
６０の利得を下降させるように制御する。このようにす
ると、PA９０の出力信号は上昇する(これをパワーラン
ピングと呼ぶ)。That is, the ramping signal generator 180
Increases the gain of the IVGA 60 after the switch 240 is connected to the output side of the APD 231 while keeping the sum of the gains of the VGA 160 and the IVGA 60 constant.
Control is performed to lower the gain of 60. By doing so, the output signal of PA 90 rises (this is called power ramping).

【００２１】第２のフィルタ１７０の出力は第１リミッ
タ３０を介して第１の掛算器４０に供給されるととも
に、直接第１の掛算器４０に供給される。第２のフィル
タ１７０の出力信号と第１リミッタ３０により振幅が制
限された第２のフィルタ１７０の出力信号とは第１の掛
算器４０で乗算される。The output of the second filter 170 is supplied to the first multiplier 40 via the first limiter 30, and is also directly supplied to the first multiplier 40. The output signal of the second filter 170 and the output signal of the second filter 170 whose amplitude is limited by the first limiter 30 are multiplied by the first multiplier 40.

【００２２】第１の掛算器４０の出力信号と第２の掛算
器４１の出力信号は減算器４２に供給され、減算処理を
施されて第１LPF５０へ入力される。第１LPF５０は、減
算器４２の出力信号に含まれる所望帯域以外の信号を減
衰させ、IVGA６０へ入力する。IVGA６０は、第１LPF５
０の出力信号を増幅、あるいは減衰させ、第２LPF７０
へ入力する。第２LPFは、IVGA６０の出力信号に含まれ
る所望帯域以外の信号を減衰させ、LDO８０へ入力す
る。LDO８０は、第２LPF７０の出力信号を電力増幅し、
PA９０の電源電圧端子へ入力する。PA９０の電源電圧端
子へ入力された信号は、第１DAC２０から出力されたア
ナログ信号の包絡線に比例した出力電圧に相当する。Ｐ
Ａ９０はＬＤＯ８０の出力信号を電源電圧、ＶＣＯ２６
０の出力信号を入力信号とし、ＶＣＯ２６０の出力信号
の電力増幅を行う。PA９０の入力信号となるVCO２６０
の出力信号は、第１DAC２０から出力されたアナログ信
号と同位相を有する一定包絡線の信号である。従って、
PA９０の出力信号は第１DAC２０の信号を所望の帯域に
周波数変換した信号となる。The output signal of the first multiplier 40 and the output signal of the second multiplier 41 are supplied to a subtractor 42, subjected to a subtraction process, and input to a first LPF 50. The first LPF 50 attenuates signals other than the desired band included in the output signal of the subtractor 42 and inputs the signals to the IVGA 60. IVGA60 is the first LPF5
0 is amplified or attenuated, and the second LPF 70
Enter The second LPF attenuates signals other than the desired band included in the output signal of the IVGA 60 and inputs the signals to the LDO 80. The LDO 80 power-amplifies the output signal of the second LPF 70,
Input to the power supply voltage terminal of PA90. The signal input to the power supply voltage terminal of the PA 90 corresponds to an output voltage proportional to the envelope of the analog signal output from the first DAC 20. P
A90 outputs the output signal of LDO 80 to the power supply voltage, VCO 26
Using the output signal of 0 as an input signal, power amplification of the output signal of the VCO 260 is performed. VCO 260 to be input signal of PA90
Is a constant envelope signal having the same phase as the analog signal output from the first DAC 20. Therefore,
The output signal of the PA 90 is a signal obtained by frequency-converting the signal of the first DAC 20 into a desired band.

【００２３】一方、第１リミッタ３０により振幅が制限
された第２のフィルタ１７０の出力信号と、第２リミッ
タ３１により振幅が制限された第１ＤＡＣ２０の出力は
ＡＰＤ２３１に供給され、APD２３１は第１リミッタ３
０の出力信号と、第２リミッタ３１の出力信号とを位相
比較する。On the other hand, the output signal of the second filter 170 whose amplitude is limited by the first limiter 30 and the output of the first DAC 20 whose amplitude is limited by the second limiter 31 are supplied to the APD 231, and the APD 231 is connected to the first limiter 3
The output signal of 0 and the output signal of the second limiter 31 are compared in phase.

【００２４】次に本実施の形態で用いられるデジタル位
相比較器とアナログ位相比較器の構成の詳細を図２、図
３を用いて説明する。Next, details of the configurations of the digital phase comparator and the analog phase comparator used in the present embodiment will be described with reference to FIGS.

【００２５】段階的にオフにすることが可能なデジタル
位相比較器であるDPD２２１の回路例を図２に示す。図
２において、１２０１は第１の入力端子、１２０２は第
２の入力端子、１２０３はバイアス電流制御端子、１２
０４は出力端子、１２０５〜１２０８はスイッチ、１２
０９〜１２１０はバイアス電流、１２１１〜１２１２は
電源電圧、１２２０〜１２２１はDフリップフロップ(以
下、D-FFと記す)、１２２２はANDゲート、１２４０〜１
２４７はトランジスタ、１２６０〜１２６１はコンデン
サである。FIG. 2 shows a circuit example of the DPD 221 which is a digital phase comparator which can be turned off step by step. 2, reference numeral 1201 denotes a first input terminal; 1202, a second input terminal; 1203, a bias current control terminal;
04 is an output terminal, 1205-1208 are switches, 12
Reference numerals 09 to 1210 denote bias currents, reference numerals 1211 to 1212 denote power supply voltages, reference numerals 1220 to 1221 denote D flip-flops (hereinafter, referred to as D-FFs), reference numeral 1222 denotes an AND gate, and reference numerals 1240 to 1240.
247 is a transistor, and 1260 to 1261 are capacitors.

【００２６】D-FF１２２０、１２２１の動作を説明す
る。D-FFの説明は、デジタル回路であるのでハイを１、
ローを０で表す。クロック端子(図中、楔形で表す)に入
力される信号の立ち上がりエッジ時(０から１への遷移
時)にD端子に入力された信号がQ端子に出力される。こ
の時、任意の時刻にR端子に１の信号が入力されるとQ端
子の電圧は強制的に０になる。The operation of the D-FFs 1220 and 1221 will be described. In the explanation of D-FF, high is 1 because it is a digital circuit,
Rows are represented by 0. The signal input to the D terminal is output to the Q terminal at the rising edge (at the time of transition from 0 to 1) of the signal input to the clock terminal (represented by a wedge in the figure). At this time, when a signal of 1 is input to the R terminal at an arbitrary time, the voltage of the Q terminal is forced to 0.

【００２７】このようなD-FFを用いた時の図７に示す回
路の動作波形を図８（ａ）、（ｂ）に示す。同図（ａ）
は、第１の入力端子１２０１へ入力される入力電圧波形
１４０１と第２の入力端子１２０２へ入力される入力電
圧波形１４０２の関係として、波形１４０１の位相が波
形１４０２より進んでいる場合を示す。この時、スイッ
チ１２０７への入力電圧波形は波形１４０３のようにな
り、スイッチ１２０８への入力電圧波形は波形１４０４
のようになる。従って、トランジスタ１２４０〜１２４
７より構成されるカレントミラー回路により、DPD２２
１の出力電流波形は波形１４０５のようになる。FIGS. 8A and 8B show operation waveforms of the circuit shown in FIG. 7 when such a D-FF is used. FIG.
Shows a relationship between the input voltage waveform 1401 input to the first input terminal 1201 and the input voltage waveform 1402 input to the second input terminal 1202, where the phase of the waveform 1401 is ahead of the waveform 1402. At this time, the input voltage waveform to the switch 1207 is as shown by a waveform 1403, and the input voltage waveform to the switch 1208 is the waveform 1404.
become that way. Therefore, transistors 1240 to 124
7, the DPD 22
The output current waveform of 1 is as shown by a waveform 1405.

【００２８】同図（ｂ）は、第１の入力端子１２０１へ
入力される入力電圧波形１４０６と第２の入力端子１２
０２へ入力される入力電圧波形１４０７の関係として、
波形１４０６の位相が波形１４０７より送れている場合
を示す。この時、スイッチ１２０７への入力電圧波形は
波形１４０８のようになり、スイッチ１２０８への入力
電圧波形は波形１４０９のようになる。従って、トラン
ジスタ１２４０〜１２４７より構成されるカレントミラ
ー回路により、DPD２２１の出力電流波形は波形１４１
０のようになる。FIG. 3B shows an input voltage waveform 1406 input to the first input terminal 1201 and the second input terminal 12.
02 as input voltage waveform 1407,
The case where the phase of the waveform 1406 is sent from the waveform 1407 is shown. At this time, the input voltage waveform to the switch 1207 is as shown by a waveform 1408, and the input voltage waveform to the switch 1208 is as shown by a waveform 1409. Accordingly, the output current waveform of the DPD 221 is changed to the waveform 141 by the current mirror circuit including the transistors 1240 to 1247.
It will be like 0.

【００２９】波形１４０５、波形１４０６を平滑すると
図９の特性１３０１に示すような位相−出力電流特性と
なる。特性１３０１に示すように第１の入力端子１２０
１へ入力される信号と第２の入力端子１２０２へ入力さ
れる信号の位相が一致している時、DPD２２１の出力は
０となる。つまり、第１の入力端子１２０１へ入力され
る信号と第２の入力端子１２０２へ入力される信号の位
相が一致している時、ロックしていることになる。ま
た、DPD２２１はプラスマイナス２πラジアンまでの位
相差を識別できる。When the waveforms 1405 and 1406 are smoothed, a phase-output current characteristic as shown by a characteristic 1301 in FIG. 9 is obtained. As shown in a characteristic 1301, the first input terminal 120
When the phase of the signal input to 1 and the phase of the signal input to the second input terminal 1202 match, the output of the DPD 221 becomes 0. That is, when the phase of the signal input to the first input terminal 1201 and the phase of the signal input to the second input terminal 1202 match, it means that the signal is locked. Further, the DPD 221 can identify the phase difference up to plus or minus 2π radians.

【００３０】トランジスタ１２４０〜１２４１、トラン
ジスタ１２４２〜１２４３、トランジスタ１２４４〜１
２４５、トランジスタ１２４６〜１２４７で構成される
４つのカレントミラー回路の利得をすべて１であるもの
とすると、DPD２２１の利得Kd_Dは下記（１）式で与え
られる。Transistors 1240 to 1241, transistors 1242 to 1243, transistors 1244-1
Assuming that the gains of the four current mirror circuits composed of H.245 and transistors 1246 to 1247 are all 1, the gain Kd_D of the DPD 221 is given by the following equation (1).

【００３１】[0031]

【数１】Kd_D=IBD/２/π[A/rad] … (１) 本実施の形態ではトランジスタ１２４０、１２４２のゲ
ートにそれぞれコンデンサ１２６０、１２６１が接続さ
れている。バイアス電流制御端子からの信号でスイッチ
１２０５〜１２０６がオフするとコンデンサ１２６０〜
１２６１に蓄えられている電荷が徐々に放電する。従っ
て、DPD２２１がオフになる時は瞬時にオフになるので
はなく、段階的にオフする。## EQU1 ## Kd_D = IBD / 2 / π [A / rad] (1) In this embodiment, capacitors 1260 and 1261 are connected to the gates of the transistors 1240 and 1242, respectively. When the switches 1205 to 1206 are turned off by the signal from the bias current control terminal, the capacitors 1260 to 1260 are turned off.
The electric charge stored in 1261 is gradually discharged. Therefore, when the DPD 221 turns off, it does not turn off instantaneously, but turns off stepwise.

【００３２】段階的にオフすることが可能なデジタル位
相比較器の他の例として、図２において、スイッチ１２
０５〜１２０６を接続したまま、バイアス電流１２０９
〜１２１０をランプ波形にし、(所望のバイアス電流)A
〜０Aに下降させる構成のものであってもよい。As another example of a digital phase comparator which can be turned off stepwise, in FIG.
05 to 1206 are connected, the bias current 1209 is set.
1210 to a ramp waveform, (desired bias current) A
It may be configured to be lowered to 0A.

【００３３】次に段階的にオンすることが可能なアナロ
グ位相比較器であるAPD２３１の回路例を図３に示す。
図３において、１０００はバイアス電流制御端子、１０
０１は第１の入力端子、１００２は第２の入力端子、１
００３は出力端子、１００４はスイッチ、１００５はバ
イアス電流、１００６は電源電圧、１００７はバイアス
電圧供給回路、１０５０〜１０６３はトランジスタ、１
１００〜１１１１は抵抗、１０２０はコンデンサであ
る。FIG. 3 shows a circuit example of the APD 231 which is an analog phase comparator which can be turned on stepwise.
In FIG. 3, reference numeral 1000 denotes a bias current control terminal;
01 is a first input terminal, 1002 is a second input terminal, 1
003 is an output terminal, 1004 is a switch, 1005 is a bias current, 1006 is a power supply voltage, 1007 is a bias voltage supply circuit, 1050 to 1063 are transistors, 1
100 to 1111 are resistors, and 1020 is a capacitor.

【００３４】図２はギルバート乗算器を基本としたアナ
ログ位相比較器であり、図２の回路の出力端子１００３
からの出力電流を平滑すると、図９の特性１３０２に示
すような位相−出力電流特性となる。特性１３０２に示
すように第１の入力端子１００１へ入力される信号と第
２の入力端子１００２へ入力される信号の位相がπ/２
ラジアン異なっている時、APD２３１の出力は０とな
る。第１の入力端子１００１へ入力される信号と第２の
入力端子１００２へ入力される信号の位相がπ/２ラジ
アン異なっている時、ロックしていることになる。ま
た、APD２３０はプラスマイナスπ/２ラジアンまでの位
相差を識別できる。FIG. 2 shows an analog phase comparator based on a Gilbert multiplier. The output terminal 1003 of the circuit shown in FIG.
Is smoothed, the phase-output current characteristic becomes as shown by a characteristic 1302 in FIG. As shown by the characteristic 1302, the phase of the signal input to the first input terminal 1001 and the phase of the signal input to the second input terminal 1002 are π / 2.
When the radians are different, the output of the APD 231 becomes 0. When the phase of the signal input to the first input terminal 1001 and the phase of the signal input to the second input terminal 1002 are different from each other by π / 2 radian, locking is performed. Also, the APD 230 can identify the phase difference up to plus or minus π / 2 radians.

【００３５】トランジスタ１０５２〜１０５３と抵抗１
１０２〜１１０３、トランジスタ１０６０〜１０６１と
抵抗１１０８〜１１０９、トランジスタ１０６２〜１０
６３と抵抗１１１０〜１１１１で構成される３つのカレ
ントミラー回路の利得をすべて１であるものとすると、
APD２３１の利得Kd_Aは下記（２）式で与えられる。Transistors 1052 to 1053 and resistor 1
102 to 1103, transistors 1060 to 1061, resistors 1108 to 1109, transistors 1062 to 10
Assuming that the gains of three current mirror circuits composed of 63 and resistors 1110 to 1111 are all 1,
The gain Kd_A of the APD 231 is given by the following equation (2).

【００３６】[0036]

【数２】Kd_A=２xIBA/π[A/rad] … (２) 本実施の形態では、トランジスタ１０５０のベースにコ
ンデンサ１０２０が接続されている。バイアス電流制御
端子からの信号でスイッチ１００４がオフするとコンデ
ンサ１０２０に徐々に電荷が充電されていく。従って、
APD２３１がオンになる時は瞬時にオンになるのではな
く、段階的にオンになる。## EQU2 ## Kd_A = 2 × IBA / π [A / rad] (2) In this embodiment, the capacitor 1020 is connected to the base of the transistor 1050. When the switch 1004 is turned off by a signal from the bias current control terminal, the capacitor 1020 is gradually charged. Therefore,
When the APD 231 turns on, it does not turn on instantaneously, but turns on stepwise.

【００３７】段階的にオンすることが可能なアナログ位
相比較器の他の例として、図３において、スイッチ１０
０４を接続したまま、バイアス電流１００５をランプ波
形にし、０A〜(所望のバイアス電流)Aに上昇させるとい
う構成であってもよい。As another example of the analog phase comparator that can be turned on stepwise, in FIG.
A configuration may be adopted in which the bias current 1005 has a ramp waveform and is increased from 0 A to (desired bias current) A while the terminal 04 is connected.

【００３８】本実施の形態では、図９に示すように、VC
O２６０がロックしている時、DPD２２１の２つの入力端
子に入力される信号の位相差は０ラジアンである。一
方、VCO２６０がロックしている時、ＡPD２３１の２つ
の入力端子に入力される信号の位相差はプラス（＋）π
/２ラジアン(あるいはマイナス（−）π/２ラジアン)で
ある。従って、スイッチを用いて単にDPD２２０とAPD２
３１を切り替えるとπ/２ラジアンの位相差が生じる。
また、スイッチ２４０にてDPD２２０とAPD２３１を切り
替える際に、VCO２６０→第２のミキサ２００→第３リ
ミッタ２１０という経路と、VCO２６０→PA９０→カッ
プラー１００→ATT１２０→第１のミキサ１４０→第１
のフィルタ１５０→VGA１６０→第２のフィルタ１７０
→第１リミッタ３０という経路の切り替えが生ずる。こ
れらの経路も単に切り替えを行うと回路的な遅延差ある
いは位相差が生じる。つまり、スイッチを用いてDPD２
２０とAPD２３１の切り替えを行うとVCO２６０の周波数
がずれてしまうことになる。このとき所望の帯域外に不
要なスプリアスを生ずるのを防止するため、本実施の形
態では、DPD２２０とAPD２３１の切り替えはPA９０がオ
フの状態で行われる。In the present embodiment, as shown in FIG.
When O260 is locked, the phase difference between the signals input to the two input terminals of DPD 221 is 0 radian. On the other hand, when the VCO 260 is locked, the phase difference between the signals input to the two input terminals of the APD 231 is plus (+) π
/ 2 radians (or minus (-) π / 2 radians). Therefore, DPD220 and APD2 are simply
Switching 31 causes a phase difference of π / 2 radians.
Also, when switching the DPD 220 and the APD 231 by the switch 240, the path of the VCO 260 → the second mixer 200 → the third limiter 210, and the VCO 260 → PA90 → the coupler 100 → ATT120 → the first mixer 140 → the first
Filter 150 → VGA160 → second filter 170
→ The path of the first limiter 30 is switched. If these paths are also simply switched, a circuit-wise delay difference or phase difference occurs. In other words, DPD2 using a switch
If the switching between the ACO 20 and the APD 231 is performed, the frequency of the VCO 260 will be shifted. At this time, in order to prevent generation of unnecessary spurious signals outside a desired band, in the present embodiment, switching between the DPD 220 and the APD 231 is performed while the PA 90 is off.

【００３９】本実施の形態の送信装置の動作を説明す
る。The operation of the transmitting apparatus according to the present embodiment will be described.

【００４０】デジタル位相比較器とアナログ位相比較器
の切り替え時の利得変化特性を図４（ｂ）に示す。FIG. 4B shows a gain change characteristic when switching between the digital phase comparator and the analog phase comparator.

【００４１】図４（ｂ）において、特性１６０２〜１６
０３はDPD２２１とAPD２３１の切り替え時の利得変化特
性である。特性１６０２〜１６０３は、前に説明したよ
うに、位相比較器のバイアス電流をランプ波形にした場
合に相当する。特性１６０２〜１６０３に示すようにデ
ジタル位相比較器とアナログ位相比較器の切替タイミン
グにおいてデジタル位相比較器の利得が段階的(特性１
６０２の場合はランプ的に)に０になり、アナログ位相
比較器の利得が段階的に(特性１６０３の場合はランプ
的に)に所望の利得になる。In FIG. 4B, characteristics 1602 to 16
03 denotes a gain change characteristic when the DPD 221 and the APD 231 are switched. Characteristics 1602 to 1603 correspond to the case where the bias current of the phase comparator has a ramp waveform as described above. As shown in characteristics 1602 to 1603, the gain of the digital phase comparator is stepwise at the switching timing between the digital phase comparator and the analog phase comparator (characteristic 1).
In the case of 602, the gain becomes 0 (ramp-like), and the gain of the analog phase comparator gradually becomes the desired gain (in the case of characteristic 1603, like a ramp).

【００４２】図９に示すようにDPD２２１はAPD２３１に
比べ、識別できる位相範囲が大きい。従って、DPD２２
１はVCO２６０の出力信号周波数、出力信号位相をAPD２
３１より高速に確定する(ロックと呼ぶ)ことが可能であ
る(VCO２６０の出力信号周波数、出力信号位相がロック
するまでの時間をセトリング時間と呼ぶ)。このため、
まず、DPD２２１を用いて、VCO２６０を高速にロックさ
せ、APD２３１へ制御を移す。As shown in FIG. 9, the DPD 221 has a larger discriminable phase range than the APD 231. Therefore, DPD22
1 is an output signal frequency and an output signal phase of the VCO 260 are APD2.
It is possible to determine (to be called a lock) faster than to 31 (the time until the output signal frequency and the output signal phase of the VCO 260 are locked is called a settling time). For this reason,
First, the VCO 260 is locked at high speed using the DPD 221, and the control is transferred to the APD 231.

【００４３】VCO２６０をロックした後、PA９０の出力
をオンにする。その後、DPD２２１を段階的にオフしな
がら、同時にAPD２３１を段階的にオンにする。APD２３
１は、第１リミッタ３０の出力信号と、第２リミッタ３
１の出力信号とを位相比較し、第３LPFを経て、VCO２６
０の周波数制御端子へ入力する。After locking the VCO 260, the output of the PA 90 is turned on. Then, the APD 231 is turned on stepwise while the DPD 221 is turned off stepwise. APD23
1 is an output signal of the first limiter 30 and a second limiter 3
1 is compared with the phase of the output signal, and the VCO 26
0 is input to the frequency control terminal.

【００４４】DPD２２１は、第３リミッタ２１０の出力
信号と第２リミッタ３１の出力信号とを位相比較してい
たが、APD２３１は第１リミッタ３０の出力信号と、第
２リミッタ３１の出力信号とを位相比較する点が異な
る。これは、VCO２６０→第２のミキサ２００→第３リ
ミッタ２１０という経路のDAC２０のアナログ出力信号
の位相情報を有する信号と、VCO２６０→PA９０→カッ
プラー１００→ATT１２０→第１のミキサ１４０→第１
のフィルタ１５０→VGA１６０→第２のフィルタ１７０
→第１リミッタ３０という経路のDAC２０のアナログ出
力信号の包絡線情報を有する信号とで経路が異なると、
信号の遅延などによりPA９０の出力信号がDAC２０の出
力と異なるものとなってしまうからである。また、DPD
２２１がオンしている時、VCO２６０→PA９０→カップ
ラー１００→ATT１２０→第１のミキサ１４０→第１の
フィルタ１５０→VGA１６０→第２のフィルタ１７０→
第１リミッタ３０の経路を用いようとしてもPA９０がオ
フであるのでDPD２２１に信号が入力されない。従っ
て、APD２３１がオンした後は、VCO２６０→PA９０→カ
ップラー１００→ATT１２０→第１のミキサ１４０→第
１のフィルタ１５０→VGA１６０→第２のフィルタ１７
０→第１リミッタ３０という経路を用いる。APD２３１
はDPD２２１と比較し、雑音特性が優れているため、PA
９０の出力信号の雑音成分を低減することが可能であ
る。The DPD 221 compares the phase of the output signal of the third limiter 210 with the phase of the output signal of the second limiter 31, but the APD 231 compares the output signal of the first limiter 30 with the output signal of the second limiter 31. The difference is in the phase comparison. This is a signal having the phase information of the analog output signal of the DAC 20 on the path of the VCO 260 → the second mixer 200 → the third limiter 210, and the VCO 260 → PA90 → the coupler 100 → ATT120 → the first mixer 140 → the first mixer
Filter 150 → VGA160 → second filter 170
→ If the path differs between the signal having the envelope information of the analog output signal of the DAC 20 and the path of the first limiter 30,
This is because the output signal of the PA 90 differs from the output of the DAC 20 due to signal delay or the like. Also, DPD
When 221 is on, VCO 260 → PA90 → coupler 100 → ATT120 → first mixer 140 → first filter 150 → VGA160 → second filter 170 →
Even if an attempt is made to use the path of the first limiter 30, no signal is input to the DPD 221 because the PA 90 is off. Therefore, after the APD 231 is turned on, the VCO 260 → PA90 → coupler 100 → ATT120 → first mixer 140 → first filter 150 → VGA160 → second filter 17
A path 0 → first limiter 30 is used. APD231
Has better noise characteristics than DPD221, so PA
It is possible to reduce the noise component of the 90 output signal.

【００４５】ここで、第１リミッタ３０、第２リミッタ
３１の動作を図１０を用いて説明する。図１０におい
て、１５００は第１リミッタ３０、第２リミッタ３１の
入力信号波形、１５１０は第１リミッタ３０、第２リミ
ッタ３１の出力信号波形である。 図１０に示すよう
に、第１リミッタ３０、第２リミッタ３１は、あらかじ
め定められた振幅値以上の入力信号振幅値の期間と、あ
らかじめ定められた振幅値以下の入力信号振幅値の期間
はある一定値の信号を出力し、それ以外の期間は、下記
の（３）式で与えられる振幅値を持つ信号を出力する。Here, the operation of the first limiter 30 and the second limiter 31 will be described with reference to FIG. In FIG. 10, reference numeral 1500 denotes an input signal waveform of the first limiter 30 and the second limiter 31, and reference numeral 1510 denotes an output signal waveform of the first limiter 30 and the second limiter 31. As shown in FIG. 10, the first limiter 30 and the second limiter 31 have a period of an input signal amplitude value equal to or greater than a predetermined amplitude value and a period of an input signal amplitude value equal to or less than a predetermined amplitude value. A signal having a constant value is output, and in other periods, a signal having an amplitude value given by the following equation (3) is output.

【００４６】[0046]

【数３】 (入力信号振幅)×(第１リミッタ３０、第２リミッタ３１の利得) … (３) 従って、第１リミッタ３０は、第２フィルタ１７０から
出力された信号の振幅を制限した信号を出力し、第１の
掛算器４０とAPD２３１へ入力する。また、第２リミッ
タ３１は、第１DAC２０から出力されたアナログ信号の
振幅を制限した信号を出力し、第２の掛算器４１とDPD
２２１へ入力する。(Input signal amplitude) × (gain of the first limiter 30 and the second limiter 31) (3) Therefore, the first limiter 30 controls the amplitude of the signal output from the second filter 170. Is output to the first multiplier 40 and the APD 231. The second limiter 31 outputs a signal in which the amplitude of the analog signal output from the first DAC 20 is limited, and the second multiplier 41 and the DPD
221.

【００４７】第１の掛算器４０は、第２フィルタ１７０
から出力された信号と、第１リミッタ３０の出力信号を
掛算する。これにより、第１の掛算器４０の出力は、第
２フィルタ１７０の出力信号の絶対値と第１リミッタ３
０の利得と第１の掛算器４０の利得との積となる。これ
は、PA９０の出力信号の包絡線情報を有する信号であ
る。The first multiplier 40 includes a second filter 170
Is multiplied by the output signal of the first limiter 30. As a result, the output of the first multiplier 40 is determined by the absolute value of the output signal of the second filter 170 and the first limiter 3.
It is the product of the gain of 0 and the gain of the first multiplier 40. This is a signal having envelope information of the output signal of the PA 90.

【００４８】第２の掛算器４１は、第１DAC２０から出
力された信号と、第２リミッタ３１の出力信号を掛算す
る。これにより、第２の掛算器４１の出力は、第１DAC
２０の出力信号の絶対値と第２リミッタ３１の利得と第
２の掛算器４１の利得との積となる。これは、第１DAC
２０の出力信号の包絡線情報を有する信号である。The second multiplier 41 multiplies the signal output from the first DAC 20 by the output signal of the second limiter 31. As a result, the output of the second multiplier 41 becomes the first DAC
The product is the product of the absolute value of the output signal at 20, the gain of the second limiter 31, and the gain of the second multiplier 41. This is the first DAC
20 is a signal having envelope information of the output signal 20.

【００４９】次に、本発明の第２の実施形態を説明す
る。本実施の形態は、デジタル位相比較器として瞬時に
オフするＤＰＤ２２０をDPD２２１の代わりに用いたも
のである。これ以外の構成は第１の実施形態と同じであ
るため説明を省略する。瞬時にオフにすることが可能な
デジタル位相比較器であるDPD２２０の回路例を図７に
示す。図７の構成はトランジスタ１２４０、１２４２の
ゲートにコンデンサが接続されていないこと以外は図２
と同様であるので、同様な部分については説明を省略す
る。APD２３１は本実施の形態においても段階的にオン
する。本実施の形態ではDPD２２０を含む経路の遅延な
どに起因する位相差も段階的に変化することになり、VC
O２６０の周波数のずれを最小限に抑えることができ
る。Next, a second embodiment of the present invention will be described. In the present embodiment, a DPD 220 that is turned off instantaneously as a digital phase comparator is used in place of the DPD 221. The other configuration is the same as that of the first embodiment, and the description is omitted. FIG. 7 shows a circuit example of the DPD 220 which is a digital phase comparator that can be turned off instantaneously. 7 except that no capacitor is connected to the gates of the transistors 1240 and 1242.
Therefore, the description of the same parts will be omitted. The APD 231 is also turned on step by step in this embodiment. In the present embodiment, the phase difference due to the delay of the path including the DPD 220 also changes stepwise,
The shift of the frequency of O260 can be minimized.

【００５０】第２の実施形態におけるデジタル位相比較
器とアナログ位相比較器の切り替え時の利得変化特性を
図４（ｃ）に示す。図４（ｃ）において、特性１６０４
〜１６０５はDPD２２０とAPD２３１の切り替え時の利得
変化特性である。特性１６０４〜１６０５は、前に説明
したように、位相比較器のバイアス電流をランプ波形に
した場合に相当する。特性１６０４〜１６０５に示すよ
うにデジタル位相比較器とアナログ位相比較器の切替タ
イミングにおいてデジタル位相比較器の利得が瞬時に０
になり、アナログ位相比較器の利得が段階的に(特性１
６０５の場合はランプ的に)に所望の利得になる。FIG. 4C shows a gain change characteristic when switching between the digital phase comparator and the analog phase comparator according to the second embodiment. In FIG. 4C, a characteristic 1604 is shown.
Reference numerals 1605 to 1605 denote gain change characteristics when the DPD 220 and the APD 231 are switched. Characteristics 1604 to 1605 correspond to the case where the bias current of the phase comparator has a ramp waveform as described above. As shown by characteristics 1604 to 1605, the gain of the digital phase comparator instantaneously becomes 0 at the switching timing between the digital phase comparator and the analog phase comparator.
And the gain of the analog phase comparator gradually increases (characteristic 1).
In the case of 605, a desired gain is obtained.

【００５１】本発明の第３の実施形態を図５により説明
する。図５は本実施の形態におけるポーラーループ送信
装置の第３の実施形態を示すブロック図である。図５に
おいて、第１の実施の形態と同じ機能を有する構成要件
には同じ符号をつけ、説明を省略する。本実施の形態で
は、図１に示される第１の実施の形態の構成に、第３の
掛算器１１、定数データ１２、位相シフト用データ１
３、タイミング発生器１４、第２のスイッチ１５、スイ
ッチ２４１が加えられている。位相シフト用データは，
DPD２２０を含む経路とAPD２３１を含む経路との遅延差
などによる位相差の符号を反転したものである。これ
は，スイッチ２４１がDPD２２０の出力側からAPD２３１
の出力側へ切り替わる瞬間にＤPD２２０を含む経路とAP
D２３１を含む経路との遅延差などによる位相差を補償
する動作をする。すなわち、ＤPD２２０を含む経路とAP
D２３１を含む経路で信号の位相のずれが生じるので、
このずれを補償することが必要になる。そのために加え
る位相の補償量が位相の回転である。デジタル位相比較
器としては第２の実施の形態と同じく瞬時にオフするDP
D２２０が用いられる。A third embodiment of the present invention will be described with reference to FIG. FIG. 5 is a block diagram showing a third embodiment of the polar loop transmitting apparatus according to the present embodiment. In FIG. 5, components having the same functions as in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted. In the present embodiment, a third multiplier 11, constant data 12, and phase shift data 1 are added to the configuration of the first embodiment shown in FIG.
3, a timing generator 14, a second switch 15, and a switch 241 are added. The phase shift data is
The sign of the phase difference due to the delay difference between the path including the DPD 220 and the path including the APD 231 is inverted. This is because the switch 241 is connected to the APD 231 from the output side of the DPD 220.
The path including the DPD 220 and the AP at the moment of switching to the output side of the
An operation for compensating for a phase difference due to a delay difference from the path including D231 is performed. That is, the route including the DPD 220 and the AP
Since the phase of the signal is shifted on the path including D231,
It is necessary to compensate for this deviation. The amount of phase compensation added for that purpose is the phase rotation. As a digital phase comparator, a DP which is turned off instantaneously as in the second embodiment is used.
D220 is used.

【００５２】PA９０から送信信号を出力する際、所望の
周波数帯以外の周波数帯の信号を出力しないようにする
ため、PA９０の出力はオフにし、スイッチ２４１はDPD
２２０側へ接続する。DPD２２０の動作は第２の実施の
形態で説明したものと同様である。When the transmission signal is output from the PA 90, the output of the PA 90 is turned off and the switch 241 is set to the DPD in order not to output a signal in a frequency band other than the desired frequency band.
Connect to 220 side. The operation of DPD 220 is the same as that described in the second embodiment.

【００５３】図９に示すようにDPD２２０はAPD２３1に
比べ、識別できる位相範囲が大きい。従って、DPD２２
０はVCO２６０の出力信号周波数、出力信号位相をAPD２
３1より高速に確定する(ロックと呼ぶ)ことが可能であ
る(VCO２６０の出力信号周波数、出力信号位相がロック
するまでの時間をセトリング時間と呼ぶ)。このため、
まず、DPD２２０を用いて、VCO２６０を高速にロックさ
せ、APD２３1へ制御を移す。APD２３1はDPD２２０と比
較し、雑音特性が優れているため、PA９０の出力信号の
雑音成分を低減することが可能である。As shown in FIG. 9, the DPD 220 has a larger identifiable phase range than the APD 231. Therefore, DPD22
0 indicates the output signal frequency and output signal phase of the VCO 260 as APD2.
It is possible to determine (to be called a lock) faster than 31 (the time until the output signal frequency and the output signal phase of the VCO 260 are locked is called a settling time). For this reason,
First, the VCO 260 is locked at high speed using the DPD 220, and the control is transferred to the APD 231. Since the APD 231 has better noise characteristics than the DPD 220, the noise component of the output signal of the PA 90 can be reduced.

【００５４】スイッチ２４１はタイミング発生器１４に
より切換えのタイミングが制御される。VCO２６０をロ
ックした後、PA９０の出力をオンにする。その後、スイ
ッチ２４１はAPD２３１側へ切り替わる。APD２３１は、
第１リミッタ３０の出力信号と、第２リミッタ３１の出
力信号とを位相比較し、スイッチ２４１、第３LPFを経
て、VCO２６０の周波数制御端子へ入力する。The switching timing of the switch 241 is controlled by the timing generator 14. After locking the VCO 260, the output of the PA 90 is turned on. After that, the switch 241 switches to the APD 231 side. APD231
The output signal of the first limiter 30 and the output signal of the second limiter 31 are compared in phase, and are input to the frequency control terminal of the VCO 260 via the switch 241 and the third LPF.

【００５５】位相シフト用データは、DPD２２０を含む
経路とAPD２３１を含む経路との遅延差などによる位相
差の符号を反転したものである。これは、スイッチ２４
１がDPD２２０の出力側からAPD２３１の出力側へ切り替
わる瞬間にPD２２０を含む経路とAPD２３１を含む経路
との遅延差などによる位相差を補償する動作をする。第
２のスイッチ１５は第１DAC２０よりも変調器１０側
に、スイッチ２４１は第１DAC２０よりもDPD２２０、AP
D２３１側に存在するため、スイッチ２４１の切り替え
は第２のスイッチ１５の切り替えより遅らせなければな
らない。そのタイミングを調整するのがタイミング発生
器１４である。なお、本実施の形態では位相の回転によ
る位相差の補償がされるので、段階的にオンになるＡＰ
Ｄ２３１の代わりに瞬時にオンになるＡＰＤ２３０を用
いてもよい。このＡＰＤ２３０は図４（ａ）の１６０１
に示す特性を有し、図３のＡＰＤ２３１の回路からコン
デンサ１０２０を取り除いたものである。図４（ａ）に
おいて、特性１６００〜１６０１はＤＰＤ２２０とＡＰ
Ｄ２３０の切り替え時の利得変化特性である。特性１６
００〜１６０１に示すようにＤＰＤ２２０とＡＰＤ２３
０の切替タイミングにおいてＤＰＤ２２０の利得が瞬時
に０になり、ＡＰＤ２３０の利得が瞬時に所望の利得に
なる。スイッチ２４１がDPD２２０の出力側からAPD２３
０の出力側へ切り替わる瞬間にPD２２０を含む経路とAP
D２３１を含む経路との遅延差などによる位相差を補償
する動作が行われるので、経路の切り替えによる回路的
な遅延差あるいは位相差が生じても、VCO２６０の周波
数のずれを防止することができる。The phase shift data is obtained by inverting the sign of the phase difference due to the delay difference between the path including the DPD 220 and the path including the APD 231. This is the switch 24
At the moment when 1 switches from the output side of the DPD 220 to the output side of the APD 231, an operation is performed to compensate for a phase difference due to a delay difference between the path including the PD 220 and the path including the APD 231. The second switch 15 is closer to the modulator 10 than the first DAC 20, and the switch 241 is closer to the DPD 220 and AP than the first DAC 20.
Since it is on the D231 side, the switching of the switch 241 must be delayed after the switching of the second switch 15. The timing generator 14 adjusts the timing. In the present embodiment, since the phase difference is compensated by the rotation of the phase, the AP that is turned on in a stepwise manner is
An APD 230 that is turned on instantaneously may be used in place of D231. This APD 230 corresponds to 1601 in FIG.
This is obtained by removing the capacitor 1020 from the circuit of the APD 231 in FIG. In FIG. 4A, characteristics 1600 to 1601 correspond to DPD 220 and AP
It is a gain change characteristic at the time of switching of D230. Characteristic 16
DPD220 and APD23 as shown in FIG.
At the switching timing of 0, the gain of the DPD 220 instantly becomes 0, and the gain of the APD 230 instantly becomes a desired gain. The switch 241 is connected to the APD 23 from the output side of the DPD 220.
The path including the PD 220 and the AP at the moment of switching to the output side of 0
Since the operation of compensating for the phase difference due to the delay difference from the path including D231 is performed, even if a circuit-related delay difference or phase difference occurs due to the switching of the path, the frequency shift of the VCO 260 can be prevented.

【００５６】[0056]

【発明の効果】本発明によれば、デジタル、アナログ２
つの位相比較器を切り替えてもVCOの周波数のずれを減
少させることができる送信装置を得ることができる。According to the present invention, digital and analog 2
It is possible to obtain a transmission device that can reduce the frequency shift of the VCO even when the two phase comparators are switched.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の第１の実施の形態における送信装置
のブロック図である。FIG. 1 is a block diagram of a transmission device according to a first embodiment of the present invention.

【図２】 本発明の第１の実施の形態におけるデジタル
位相比較器の回路図である。FIG. 2 is a circuit diagram of the digital phase comparator according to the first embodiment of the present invention.

【図３】 本発明の第２の実施の形態におけるアナログ
位相比較器の回路図である。FIG. 3 is a circuit diagram of an analog phase comparator according to a second embodiment of the present invention.

【図４】 本発明の各実施の形態におけるデジタル位相
比較器とアナログ位相比較器の切り替え時の利得変化特
性を示す図で、同図（ａ）は第３の実施の形態における
利得変化特性、同図（ｂ）は第１の実施の形態における
利得変化特性、同図（ｃ）は第２の実施の形態における
利得変化特性である。FIG. 4 is a diagram showing gain change characteristics when switching between a digital phase comparator and an analog phase comparator in each embodiment of the present invention. FIG. 4 (a) shows the gain change characteristics in the third embodiment; FIG. 6B shows the gain change characteristic in the first embodiment, and FIG. 7C shows the gain change characteristic in the second embodiment.

【図５】 本発明の第３の実施の形態における送信装置
のブロック図である。FIG. 5 is a block diagram of a transmission device according to a third embodiment of the present invention.

【図６】 本発明の第２の実施の形態における送信装置
のブロック図である。FIG. 6 is a block diagram of a transmission device according to a second embodiment of the present invention.

【図７】 本発明の第２の実施の形態におけるデジタル
位相比較器の回路図である。FIG. 7 is a circuit diagram of a digital phase comparator according to the second embodiment of the present invention.

【図８】 図７に示すデジタル位相比較器の特性を示す
図で、同図（ａ）は、第１の入力端子の入力電圧の位相
が第２の入力端子の入力電圧の位相より進んでいる場合
を示す図、同図（ｂ）は、第１の入力端子の入力電圧の
位相が第２の入力端子の入力電圧の位相より送れている
場合を示す図である。8A and 8B are diagrams showing characteristics of the digital phase comparator shown in FIG. 7; FIG. 8A shows that the phase of the input voltage at the first input terminal is ahead of the phase of the input voltage at the second input terminal; FIG. 3B is a diagram showing a case where the phase of the input voltage of the first input terminal is being sent from the phase of the input voltage of the second input terminal.

【図９】 図７に示すデジタル位相比較器と図１０に示
すアナログ位相比較器の特性を示す図である。9 is a diagram showing characteristics of the digital phase comparator shown in FIG. 7 and the analog phase comparator shown in FIG.

【図１０】 本発明の第１の実施の形態におけるリミッ
タ回路の特性図である。FIG. 10 is a characteristic diagram of the limiter circuit according to the first embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１０：変調器、１１：第３の掛算器、１２：定数１、１
３：位相シフト用データ、１４：タイミング発生器、１
５：第２のスイッチ、２０：第１のデジタル−アナログ
変換器、３０：第１の振幅制限器、３１：第２の振幅制
限器、４０：第１の掛算器、４１：第２の掛算器、４
２：減算器、５０：第１の低域通過フィルタ、６０：第
１の可変利得増幅器、７０：第２の低域通過フィルタ、
８０：低ドロップレギュレータ、９０：パワーアンプ、
１００：カップラー、１１０：信号出力端子、１２０：
減衰器、１３０：第１の発振器、１４０：第１のミキ
サ、１５０：第１のフィルタ、１６０：第２の可変利得
増幅器、１７０：第２のフィルタ、１８０：ランピング
信号発生器、１９０：第２のデジタル−アナログ変換
器、２００：第２のミキサ、２１０：第３の振幅制限
器、２２０：デジタル位相比較器、２２１：デジタル位
相比較器、２３０：アナログ位相比較器、２３１：アナ
ログ位相比較器、２４１：スイッチ、２５０：第３の低
域通過フィルタ、２６０：第２の発振器、１２０１：第
１の入力端子、１２０２：第２の入力端子、１２０３：
バイアス電流制御端子、１２０４：出力端子、１２０５
〜１２０８：スイッチ、１２０９〜１２１０：バイアス
電流、１２１１〜１２１２：電源電圧、１２２０〜１２
２１：Dフリップフロップ、１２２２：ANDゲート、１２
４０〜１２４７：トランジスタ、１２６０〜１２６１：
コンデンサ、１０００：バイアス電流制御端子、１００
１：第１の入力端子、１００２：第２の入力端子、１０
０３：出力端子、１００４：スイッチ、１００５：バイ
アス電流、１００６：電源電圧、１００７：バイアス電
圧供給回路、１０２０：コンデンサ、１０５０〜１０６
３：トランジスタ、１１００〜１１１１：抵抗、１３０
１〜１３０２：特性、１４０１〜１４１０：特性、１５
００：第１リミッタ３０、第２リミッタ３１の入力信号
波形、１５１０：第１リミッタ３０、第２リミッタ３１
の出力信号波形、１６００〜１６０５：特性。10: modulator, 11: third multiplier, 12: constant 1, 1
3: data for phase shift, 14: timing generator, 1
5: 2nd switch, 20: 1st digital-analog converter, 30: 1st amplitude limiter, 31: 2nd amplitude limiter, 40: 1st multiplier, 41: 2nd multiplication Container, 4
2: subtractor, 50: first low-pass filter, 60: first variable gain amplifier, 70: second low-pass filter,
80: low drop regulator, 90: power amplifier,
100: coupler, 110: signal output terminal, 120:
Attenuator, 130: first oscillator, 140: first mixer, 150: first filter, 160: second variable gain amplifier, 170: second filter, 180: ramping signal generator, 190: first 2 digital-analog converter, 200: second mixer, 210: third amplitude limiter, 220: digital phase comparator, 221: digital phase comparator, 230: analog phase comparator, 231: analog phase comparison 241: switch, 250: third low-pass filter, 260: second oscillator, 1201: first input terminal, 1202: second input terminal, 1203:
Bias current control terminal, 1204: output terminal, 1205
1208: switch, 1209 to 1210: bias current, 1211 to 1212: power supply voltage, 1220 to 12
21: D flip-flop, 1222: AND gate, 12
40-1247: Transistor, 1260-1261:
Capacitor, 1000: bias current control terminal, 100
1: first input terminal, 1002: second input terminal, 10
03: output terminal, 1004: switch, 1005: bias current, 1006: power supply voltage, 1007: bias voltage supply circuit, 1020: capacitor, 1050 to 106
3: transistor, 1100-1111: resistor, 130
1-11302: characteristic, 1401-1410: characteristic, 15
00: input signal waveform of the first limiter 30 and the second limiter 31, 1510: first limiter 30 and the second limiter 31
Output signal waveforms, 1600 to 1605: characteristics.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 生田 功 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所デジタルメディア開発本 部内 (72)発明者 山本 昭夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所デジタルメディア開発本 部内 (72)発明者 植木 幸也 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所デジタルメディア開発本 部内 Ｆターム(参考） 5J039 JJ07 JJ13 JJ20 KK09 KK17 KK20 KK36 MM16 NN01 5J106 AA04 BB01 CC01 CC30 CC41 EE08 GG04 HH10 KK12    ────────────────────────────────────────────────── ─── Continuation of front page    (72) Inventor Isao Ikuta             292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa             Hitachi Ltd. Digital Media Development Book             Inside (72) Inventor Akio Yamamoto             292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa             Hitachi Ltd. Digital Media Development Book             Inside (72) Inventor Yukiya Ueki             292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa             Hitachi Ltd. Digital Media Development Book             Inside F term (reference) 5J039 JJ07 JJ13 JJ20 KK09 KK17                       KK20 KK36 MM16 NN01                 5J106 AA04 BB01 CC01 CC30 CC41                       EE08 GG04 HH10 KK12

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】変調器と、第１の発振器と、所望送信周波
数帯における周波数で発振可能な第２の発振器と、前記
第１の発振器の出力に関連する信号の利得を可変する第
１の可変利得増幅器と、この第１の可変利得増幅器の出
力に関連する信号の利得を可変する第２の可変利得増幅
器と、前記第１の可変利得増幅器と前記第２の可変利得
増幅器の利得を制御するランピング信号発生器と、前記
第２の可変利得増幅器の出力に関連する信号を電源電
圧、該第２の発振器の出力信号を入力信号とし、該第２
の発振器の出力信号の電力増幅を行うパワーアンプと、
前記第２の発振器の出力信号の位相と変調器の出力信号
の位相とを比較しその位相差に応じた出力信号を出力す
るデジタル位相比較器と、前記第１の発振器の出力に関
連する信号の位相と前記変調器の出力に関連する信号の
位相とを比較しその位相差に応じた出力信号を出力する
アナログ位相比較器とを備え、前記デジタル位相比較器
および前記アナログ位相比較器は、動作当初は前記デジ
タル位相比較器の出力が、前記第１の発振器の周波数が
確定すると前記アナログ位相比較器の出力がそれぞれ選
択されて前記デジタル位相比較器の出力に関連する信号
または前記アナログ位相比較器の出力に関連する信号が
選択的に前記第２の発振器に供給されるよう構成され、
前記ランピング信号発生器は前記第１の可変利得増幅器
と前記第２の可変利得増幅器の利得の和を一定に保ちつ
つ、前記アナログ位相比較器の出力が選択されたときに
前記第１の可変利得増幅器の利得を上昇させ、前記第２
の可変利得増幅器を下降させる制御を行うよう構成さ
れ、前記アナログ位相比較器は選択されたときに出力を
段階的にオンにするよう構成されたことを特徴とする送
信装置。1. A modulator, a first oscillator, a second oscillator capable of oscillating at a frequency in a desired transmission frequency band, and a first oscillator for varying a gain of a signal related to an output of the first oscillator. A variable gain amplifier, a second variable gain amplifier for varying a gain of a signal related to an output of the first variable gain amplifier, and controlling gains of the first variable gain amplifier and the second variable gain amplifier A signal related to an output of the second variable gain amplifier, a power supply voltage, an output signal of the second oscillator as an input signal,
A power amplifier for amplifying the power of the output signal of the oscillator of
A digital phase comparator that compares the phase of the output signal of the second oscillator with the phase of the output signal of the modulator and outputs an output signal corresponding to the phase difference; and a signal related to the output of the first oscillator. An analog phase comparator that compares the phase of the signal and the phase of the signal related to the output of the modulator and outputs an output signal corresponding to the phase difference, the digital phase comparator and the analog phase comparator, At the beginning of the operation, the output of the digital phase comparator is determined, and when the frequency of the first oscillator is determined, the output of the analog phase comparator is selected, and the signal related to the output of the digital phase comparator or the analog phase comparison is selected. A signal associated with the output of the vessel is selectively provided to the second oscillator;
The ramping signal generator keeps the sum of the gains of the first variable gain amplifier and the second variable gain amplifier constant while the first variable gain amplifier is selected when the output of the analog phase comparator is selected. Increasing the gain of the amplifier,
Wherein the analog phase comparator is configured to turn on the output in a stepwise manner when selected. 【請求項２】請求項１記載の送信装置において、前記デ
ジタル位相比較器の出力から前記アナログ位相比較器の
出力に切り替えるとき、前記デジタル位相比較器は出力
を段階的にオフするよう構成されたことを特徴とする送
信装置。2. The transmitting apparatus according to claim 1, wherein when switching from the output of the digital phase comparator to the output of the analog phase comparator, the digital phase comparator is configured to turn off the output in a stepwise manner. A transmission device characterized by the above-mentioned. 【請求項３】請求項１記載の送信装置において、前記デ
ジタル位相比較器の出力から前記アナログ位相比較器の
出力に切り替えるとき、前記デジタル位相比較器は出力
を瞬時にオフするよう構成されたことを特徴とする送信
装置。3. The transmitting apparatus according to claim 1, wherein when switching from the output of the digital phase comparator to the output of the analog phase comparator, the digital phase comparator is configured to turn off the output instantaneously. A transmission device characterized by the above-mentioned. 【請求項４】変調器と、該変調器からの信号を位相回転
させる位相回転器と、第１の発振器と、所望送信周波数
帯における周波数で発振可能な第２の発振器と、前記第
１の発振器の出力に関連する信号の利得を可変する第１
の可変利得増幅器と、この第１の可変利得増幅器の出力
に関連する信号の利得を可変する第２の可変利得増幅器
と、前記第１の可変利得増幅器と前記第２の可変利得増
幅器の利得を制御するランピング信号発生器と、前記第
２の可変利得増幅器の出力に関連する信号を電源電圧、
該第２の発振器の出力信号を入力信号とし、該第２の発
振器の出力信号の電力増幅を行うパワーアンプと、前記
第２の発振器の出力信号の位相と変調器の出力信号の位
相とを比較しその位相差に応じた出力信号を出力するデ
ジタル位相比較器と、前記第１の発振器の出力に関連す
る信号の位相と前記変調器の出力に関連する信号の位相
とを比較しその位相差に応じた出力信号を出力するアナ
ログ位相比較器と、前記デジタル位相比較器の出力と前
記アナログ位相比較器の出力を選択する選択手段とを備
え、前記ランピング信号発生器は前記第１の可変利得増
幅器と前記第２の可変利得増幅器の利得の和を一定に保
ちつつ、前記アナログ位相比較器の出力が選択されたと
きに前記第１の可変利得増幅器の利得を上昇させ、前記
第２の可変利得増幅器を下降させる制御を行うよう構成
され、前記選択手段により前記デジタル位相比較器の出
力と前記アナログ位相比較器の出力との切り替えを行う
ときに、前記位相回転器は、前記デジタル位相比較器を
含む経路がロックしているときと、アナログ位相比較器
を含む経路がロックしているときとの遅延差に相当する
位相回転を前記変調器の出力信号に加えるよう構成され
たことを特徴とする送信装置。4. A modulator, a phase rotator for rotating a phase of a signal from the modulator, a first oscillator, a second oscillator capable of oscillating at a frequency in a desired transmission frequency band, and the first oscillator. A first variable gain of a signal related to the output of the oscillator;
A variable gain amplifier, a second variable gain amplifier that varies a gain of a signal related to an output of the first variable gain amplifier, and a gain of the first variable gain amplifier and the second variable gain amplifier. A ramping signal generator for controlling, and a signal related to an output of the second variable gain amplifier, a power supply voltage;
A power amplifier that uses the output signal of the second oscillator as an input signal and amplifies the power of the output signal of the second oscillator; and outputs the phase of the output signal of the second oscillator and the phase of the output signal of the modulator. A digital phase comparator for comparing and outputting an output signal corresponding to the phase difference, comparing the phase of a signal related to the output of the first oscillator with the phase of a signal related to the output of the modulator, and comparing the phase. An analog phase comparator that outputs an output signal according to a phase difference; and a selection unit that selects an output of the digital phase comparator and an output of the analog phase comparator, wherein the ramping signal generator is configured to output the first variable signal. While keeping the sum of the gains of the gain amplifier and the second variable gain amplifier constant, when the output of the analog phase comparator is selected, the gain of the first variable gain amplifier is increased, Variable gain increase The phase rotator is configured to perform control for lowering the device, and when switching between the output of the digital phase comparator and the output of the analog phase comparator is performed by the selection means, the phase rotator controls the digital phase comparator. And a phase rotation corresponding to a delay difference between when the path including the analog phase comparator is locked and when the path including the analog phase comparator is locked is added to the output signal of the modulator. Transmission device. 【請求項５】可変発振器と、該可変発振器からの出力信
号の振幅を制限する第１の振幅制限器と、基準発振器
と、該基準発振器からの出力信号の振幅を制限する第２
の振幅制限器と、前記第１の振幅制限器の出力信号の位
相と該第２の振幅制限器の出力信号の位相とを比較しそ
の位相差に応じた出力信号を出力するデジタル位相比較
器と、前記第１の振幅制限器の出力信号の位相と前記第
２の振幅制限器の出力信号の位相とを比較しその位相差
に応じた出力信号を出力するアナログ位相比較器と、前
記デジタル位相比較器または前記アナログ位相比較器の
出力信号の所望帯域以外の信号を減衰させる低域通過フ
ィルタを有する位相比較ループ装置において、前記デジ
タル位相比較器および前記アナログ位相比較器は、動作
当初は前記デジタル位相比較器の出力が、前記第１の発
振器の周波数が確定すると前記アナログ位相比較器の出
力がそれぞれ選択されて前記低域通過フィルタに供給さ
れるよう構成され、前記可変発振器は前記低域通過フィ
ルタ出力に応じた周波数で発振し、前記デジタル位相比
較器の出力が選択された状態から、前記アナログ位相比
較器の出力が選択されるよう切り替えられるときに、前
記アナログ位相比較器は出力を段階的にオンにするよう
構成されたことを特徴とする位相比較ループ装置。5. A variable oscillator, a first amplitude limiter for limiting an amplitude of an output signal from the variable oscillator, a reference oscillator, and a second amplitude limiter for limiting an amplitude of an output signal from the reference oscillator.
And a digital phase comparator for comparing the phase of the output signal of the first amplitude limiter with the phase of the output signal of the second amplitude limiter and outputting an output signal corresponding to the phase difference An analog phase comparator that compares a phase of an output signal of the first amplitude limiter with a phase of an output signal of the second amplitude limiter and outputs an output signal corresponding to the phase difference; In a phase comparison loop device having a low-pass filter for attenuating a signal other than a desired band of an output signal of the phase comparator or the analog phase comparator, the digital phase comparator and the analog phase comparator are initially operated. The output of the digital phase comparator is configured such that when the frequency of the first oscillator is determined, the output of the analog phase comparator is selected and supplied to the low-pass filter. The variable oscillator oscillates at a frequency corresponding to the output of the low-pass filter, and when the output of the digital phase comparator is switched from the selected state to the output of the analog phase comparator, A phase comparison loop device, wherein the analog phase comparator is configured to turn on an output stepwise. 【請求項６】請求項５記載の送信装置において、前記デ
ジタル位相比較器の出力から前記アナログ位相比較器の
出力に切り替えられるとき、前記デジタル位相比較器は
出力を段階的にオフするよう構成されたことを特徴とす
る位相比較ループ装置。6. The transmitting apparatus according to claim 5, wherein when the output of the digital phase comparator is switched to the output of the analog phase comparator, the digital phase comparator is configured to turn off the output in a stepwise manner. A phase comparison loop device. 【請求項７】請求項５記載の送信装置において、前記デ
ジタル位相比較器の出力から前記アナログ位相比較器の
出力に切り替えられるとき、前記デジタル位相比較器は
出力を瞬時にオフするよう構成されたことを特徴とする
位相比較ループ装置。7. The transmitting device according to claim 5, wherein when the output of the digital phase comparator is switched to the output of the analog phase comparator, the digital phase comparator is instantaneously turned off. A phase comparison loop device characterized by the above-mentioned.