JP3342892B2 - Digital modulated carrier recovery circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、ＱＰＳＫ（４相位相
シフトキーイング）変調されたデジタル変調波等を復調
する装置に利用されるデジタル変調波の搬送波再生回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a carrier circuit for a digitally modulated wave used in an apparatus for demodulating a digitally modulated wave or the like modulated by QPSK (four phase shift keying).

【０００２】[0002]

【従来の技術】図５は、従来考えられたＱＰＳＫ変調波
の搬送波再生回路の一例を示すブロック図である。2. Description of the Related Art FIG. 5 is a block diagram showing an example of a conventional carrier recovery circuit for a QPSK modulated wave.

【０００３】入力端子１に導入されたＱＰＳＫ変調波
は、分配されて同相検波器２と直交検波器３へ供給され
る。検波器２及び３へ与えられる局部発振信号（以下局
発と略称する）は、固定周波数の局部発振器５の局発が
分配器４で、０度位相の局発と９０度位相の局発にされ
たものである。検波器２、３の出力はそれぞれＡ／Ｄ変
換器６及び７に入力され、デジタル値に変換される。こ
こで、デジタル化された検波出力は周波数変換を実現す
る複素乗算器８に入力される。この複素乗算器８には、
周波数変換キャリアとして後述するＡＦＣループからの
局発出力が供給される。[0005] The QPSK modulated wave introduced into the input terminal 1 is distributed and supplied to the in-phase detector 2 and the quadrature detector 3. The local oscillation signal (hereinafter abbreviated as “local oscillation”) applied to the detectors 2 and 3 is obtained by dividing the local oscillation of the local oscillator 5 having a fixed frequency into a 0-degree local oscillation and a 90-degree phase local oscillation by the distributor 4. It was done. Outputs of the detectors 2 and 3 are input to A / D converters 6 and 7, respectively, and are converted into digital values. Here, the digitized detection output is input to a complex multiplier 8 that realizes frequency conversion. This complex multiplier 8 includes:
A local output from an AFC loop described later is supplied as a frequency conversion carrier.

【０００４】複素乗算器８から得られた出力は、同一の
周波数伝達特性を有するデジタル低域通過フィルタ（Ｌ
ＰＦ）９及び１０にそれぞれ入力され、スペクトル整形
される。デジタル低域通過フィルタ９、１０はデジタル
データ伝送における符号間干渉防止に要求される伝達特
性を形成するフィルタであり、一般に送信側のフィルタ
特性と組み合わされたとき、いわゆるロールオフ特性が
得られるように設計されている。故に、デジタル低域通
過フィルタ９、１０の出力において、各検波出力はアイ
開口率が十分に大きくなるようにスペクトル整形され
る。デジタル低域通過フィルタ９、１０のそれぞれの出
力は、複素乗算器１１に入力される。複素乗算器１１は
中間周波数帯における周波数変換器即ちミキサと全く同
じ動作をベースバンド帯で実現できる（複素数を用いな
い実数形式の乗算器は検波動作を行うことはできても、
負の周波数成分を表現できないので一般的に周波数変換
器とはならない、故にこのシステムでは複素乗算器が用
いられる）。複素乗算器１１の出力は、３つに分配され
て１つはクロック再生回路１２に供給され、信号中のシ
ンボルタイミング成分が抽出されて、Ａ／Ｄ変換器６及
び７の変換クロック入力へフィードバックされる。ま
た、複素乗算器１１の出力は、データ再生回路１３に入
力され、Ｉ信号、Ｑ信号それぞれに２値化され、復調デ
ータを出力端子１４及び１５に出力する。さらに、複素
乗算器１１の出力は、位相検波器１６に供給され、入力
信号と数値制御発振器（ＮＣＯ）２２の出力との位相差
検出用にもちいられる。An output obtained from the complex multiplier 8 is a digital low-pass filter (L) having the same frequency transfer characteristic.
PF) 9 and 10, respectively, and are spectrally shaped. The digital low-pass filters 9 and 10 are filters that form a transfer characteristic required for preventing intersymbol interference in digital data transmission, and generally provide a so-called roll-off characteristic when combined with a filter characteristic on the transmission side. Designed for Therefore, in the outputs of the digital low-pass filters 9 and 10, each detection output is spectrally shaped so that the eye opening ratio becomes sufficiently large. Outputs of the digital low-pass filters 9 and 10 are input to a complex multiplier 11. The complex multiplier 11 can realize exactly the same operation as the frequency converter in the intermediate frequency band, that is, the mixer, in the baseband band. (Although a real-type multiplier that does not use complex numbers can perform the detection operation,
Since a negative frequency component cannot be represented, it is not generally a frequency converter, and therefore, a complex multiplier is used in this system.) The output of the complex multiplier 11 is divided into three and one is supplied to the clock recovery circuit 12, where the symbol timing component in the signal is extracted and fed back to the conversion clock inputs of the A / D converters 6 and 7. Is done. The output of the complex multiplier 11 is input to the data reproducing circuit 13, binarized into an I signal and a Q signal, and outputs demodulated data to output terminals 14 and 15. Further, the output of the complex multiplier 11 is supplied to the phase detector 16 and used for detecting a phase difference between the input signal and the output of the numerically controlled oscillator (NCO) 22.

【０００５】位相検波器１６から得られた位相差情報
は、スイッチ１９を介してキャリア再生のためにループ
フィルタ２１を介して数値制御発振器２２の周波数制御
端子に入力される。数値制御発振器２２は、オーバーフ
ローを禁止しない累積加算回路であり、周波数制御端子
に入力される信号の値に応じてダイナミックレンジまで
の加算動作を行うため、発振状態となりその周波数は、
制御信号の値で変化する。即ち、アナログ回路における
電圧制御発振器（ＶＣＯ）と全く同じように動作する。
一般のＶＣＯと異なる点は、その発振周波数が非常に安
定していることであり、いわゆる水晶を用いたＶＣＸＯ
以上の安定性とＶＣＸＯでは実現できない広い周波数可
変範囲を有する特徴がある。この数値制御発振器２２の
出力は、データ変換回路２３に入力されて、サイン及び
コサイン特性の信号に変換されて複素乗算器１１に戻
る。この一巡のループは、完全デジタル構成のＰＬＬ
（位相ロックループ）であり、ループフィルタ２１に完
全積分系を有する回路が含まれていれば、ＰＬＬの周波
数引き込み範囲は原理的に無限大でありＰＬＬとして理
想的な動作が期待できる。The phase difference information obtained from the phase detector 16 is input to a frequency control terminal of a numerically controlled oscillator 22 via a switch 19 via a loop filter 21 for carrier recovery. The numerically controlled oscillator 22 is a cumulative addition circuit that does not inhibit overflow, and performs an addition operation up to a dynamic range according to the value of a signal input to the frequency control terminal.
It changes with the value of the control signal. That is, it operates exactly the same as a voltage controlled oscillator (VCO) in an analog circuit.
The difference from a general VCO is that its oscillation frequency is very stable.
There is a feature that has the above stability and a wide frequency variable range that cannot be realized by the VCXO. The output of the numerically controlled oscillator 22 is input to the data conversion circuit 23, converted into a signal having sine and cosine characteristics, and returned to the complex multiplier 11. This loop is a completely digital PLL
If the loop filter 21 includes a circuit having a complete integration system, the frequency pull-in range of the PLL is infinite in principle, and an ideal operation as the PLL can be expected.

【０００６】また、このシステムにはＡＦＣループが形
成されている。即ち、位相検波器１６から出力された位
相誤差信号は、周波数誤差検出回路１７に入力される。
周波数誤差検出回路１７は、入力信号と局発との周波数
誤差を検出することになる。この周波数成分は、スイッ
チ２０を経てＡＦＣループフィルタ２４で平滑化されて
数値制御発振器２５の周波数制御端子に供給される。数
値制御発振器２５の出力は鋸状歯の信号であるために、
データ変換回路２６でサイン及びコサイン特性の信号に
変換されて複素乗算器８に供給される。以上のループに
よりＡＦＣループが形成されている。An AFC loop is formed in this system. That is, the phase error signal output from the phase detector 16 is input to the frequency error detection circuit 17.
The frequency error detection circuit 17 detects a frequency error between the input signal and the local oscillation. This frequency component is smoothed by the AFC loop filter 24 via the switch 20 and supplied to the frequency control terminal of the numerically controlled oscillator 25. Since the output of the numerically controlled oscillator 25 is a sawtooth signal,
The data is converted into a sine and cosine characteristic signal by the data conversion circuit 26 and supplied to the complex multiplier 8. An AFC loop is formed by the above loop.

【０００７】また、周波数誤差検出回路１７の出力は、
同期判定回路１８に入力されて周波数誤差信号に応じて
ループ切換え信号を出力する。まず、初期の周波数引き
込み時にはＡＦＣループが動作するようにスイッチ２０
がオンになり、スイッチ１９がオフになるようなループ
切換え信号が出力される。そして周波数誤差信号が十分
小さくなるとループ切換え信号はスイッチ１９をオンに
し、スイッチ２０をオフにする。これによりＰＬＬ動作
モードとなりキャリア同期となるように引き込み動作を
開始する。The output of the frequency error detection circuit 17 is
It is input to the synchronization determination circuit 18 and outputs a loop switching signal according to the frequency error signal. First, the switch 20 is set so that the AFC loop operates at the initial frequency pull-in.
Is turned on and the switch 19 is turned off to output a loop switching signal. When the frequency error signal becomes sufficiently small, the loop switching signal turns on the switch 19 and turns off the switch 20. As a result, the PLL operation mode is set, and the pull-in operation is started so that carrier synchronization is achieved.

【０００８】[0008]

【発明が解決しようとする課題】上記した搬送波再生回
路においても、ＡＦＣ動作モードでの残留周波数誤差の
問題がある。上記の搬送波再生回路では、初期の周波数
引き込み時には、ＡＦＣのみが動作し、周波数誤差信号
が小さくなるとＡＦＣからＰＬＬに切換えられ、ＰＬＬ
で残留周波数誤差を引き込んだ後、位相同期を達成す
る。しかし、位相同期後においても、上記デジタル低域
通過フィルタ９、１０の入力信号のスペクトルは、図６
（ａ）に示すように残留周波数誤差分だけ周波数０（直
流）に対して非対称となる。このスペクトルは、デジタ
ル低域通過フィルタ９、１０でスペクトル整形される
が、このデジタル低域通過フィルタ９、１０の特性は、
図６（ｂ）に示すように直流に対して左右対称な特性で
あるため、残留周波数誤差分だけ信号のスペクトルが削
り取られることになる。これは符号間干渉を防ぐための
伝送特性が満足されないことを意味し、この結果アイ開
口率が小さくなり符号誤り率が劣化するという問題があ
る。また、初期の周波数引き込み後は、ＰＬＬのみが動
作するため温度ドリフト等によりＲＦ周波数変換器の発
振周波数が変化した場合にデジタル低域通過フィルタ
９、１０の入力信号の周波数ずれがさらに大きくなり符
号誤り率を劣化させるという問題がある。The carrier recovery circuit described above also has a problem of a residual frequency error in the AFC operation mode. In the above carrier recovery circuit, only the AFC operates during the initial frequency pull-in, and when the frequency error signal decreases, the AFC is switched to the PLL, and the PLL is switched to the PLL.
After the residual frequency error is pulled in by, phase synchronization is achieved. However, even after the phase synchronization, the spectra of the input signals of the digital low-pass filters 9 and 10 are as shown in FIG.
As shown in (a), the signal becomes asymmetric with respect to the frequency 0 (DC) by the residual frequency error. The spectrum is shaped by the digital low-pass filters 9 and 10. The characteristics of the digital low-pass filters 9 and 10 are as follows.
As shown in FIG. 6B, since the characteristic is symmetrical with respect to the direct current, the spectrum of the signal is cut off by the residual frequency error. This means that the transmission characteristics for preventing intersymbol interference are not satisfied. As a result, there is a problem that the eye opening ratio is reduced and the code error rate is deteriorated. In addition, after the initial frequency pull-in, only the PLL operates, so that when the oscillation frequency of the RF frequency converter changes due to temperature drift or the like, the frequency deviation of the input signals of the digital low-pass filters 9 and 10 further increases, and There is a problem that the error rate is deteriorated.

【０００９】そこでこの発明は、上述のようなデジタル
低域通過フィルタにおいて入力信号の周波数ずれによる
符号誤り率の劣化を生じることのないデジタル変調波の
搬送波再生回路を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a carrier circuit for a digitally modulated wave which does not cause a deterioration of a bit error rate due to a frequency shift of an input signal in the digital low-pass filter as described above.

【００１０】[0010]

【課題を解決するための手段】この発明は、変調波入力
に対して第１の局部発振器からの周波数変換キャリアを
乗算して周波数変換出力を得る周波数変換手段と、前記
周波数変換手段の出力が供給され、スペクトル整形を行
う低域通過フィルタと、前記低域通過フィルタの出力に
第２の局部発振器からの再生キャリアを乗算し、この乗
算出力に位相検波を施す位相検波手段と、前記位相検波
手段の出力を平滑して前記第２の局部発振器の周波数制
御信号を生成するループフィルタ手段と、前記ループフ
ィルタ手段で平滑して得られる直流成分から前記再生キ
ャリアの周波数を検出し、その検出周波数と予め決めら
れた規定周波数とを比較し、その比較出力により周波数
補正信号を生成する周波数補正信号生成手段と、前記直
流成分から位相同期を検出する位相同期検出手段と、前
記位相同期の検出後に前記周波数補正信号により前記第
１の局部発振器の発振周波数を前記再生キャリア周波数
が前記規定周波数より小さくなるように制御する制御手
段とを備えたものである。SUMMARY OF THE INVENTION This invention includes a frequency converting means for obtaining a frequency converted output by multiplying a frequency conversion carrier from the first local oscillator relative to the modulation wave input, the <br/> frequency the output of the conversion means is supplied, a low pass filter for spectrum shaping, the output of the low pass filter
Phase detection means for multiplying a reproduction carrier from a second local oscillator and performing phase detection on the multiplied output;
Means for smoothing the output of said second local oscillator.
A loop filter means for generating a control signal, detects the frequency of the reproduced carrier from the DC component obtained by smoothing in the loop filter means, predetermined et and the detection frequency
The specified output frequency is compared with the specified
Frequency correction signal generating means for generating a correction signal;
A phase synchronization detecting means for detecting phase synchronization from a flow component;
Wherein the oscillation frequency of the first local oscillator by the frequency correction signal after the serial phase synchronization detecting reproduced carrier frequency
And a control means for controlling the frequency to be lower than the specified frequency .

【００１１】[0011]

【作用】上記の手段により、位相ロックループ（ＰＬ
Ｌ）により周波数引き込み、位相同期が達成される。さ
らにその後、再生キャリアの周波数を検出しその周波数
が所定の値より小さくなるように周波数変換キャリアの
周波数を制御することにより、スペクトル整形用の低域
通過フィルタの入力信号において周波数離調が十分除去
できるために、入力信号のスペクトルが部分的に削り取
られることがなく、符号誤り率の劣化を生じることがな
い。The phase lock loop (PL)
L) achieves frequency pull-in and phase synchronization. After that, by detecting the frequency of the reproduction carrier and controlling the frequency of the frequency conversion carrier so that the frequency becomes smaller than a predetermined value, the frequency detuning is sufficiently removed from the input signal of the low-pass filter for spectrum shaping. As a result, the spectrum of the input signal is not partly removed, and the code error rate does not deteriorate.

【００１２】[0012]

【実施例】以下この発明の実施例を図面を参照して説明
する。図１はこの発明の第１の実施例である。先に説明
した図２の回路と同一部分には同一符号を付している。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a first embodiment of the present invention. The same parts as those of the circuit of FIG. 2 described above are denoted by the same reference numerals.

【００１３】入力端子１に導入されたＱＰＳＫ変調波
は、分配されて同相検波器２と直交検波器３へ入力され
る。検波器２及び３へ与えられる局部発振信号（以下局
発と略称する）は、局部発振器３８の局発が分配器４
で、０度位相の局発と９０度位相の局発にされたもので
ある。局部発振器３８は、後述する周波数補正回路２７
からの出力をＤ／Ａ変換器３７でアナログ信号に変換し
た制御信号で発振周波数を制御されている。検波器２及
び３の出力は、それぞれＡ／Ｄ変換器６及び７に入力さ
れ、デジタル値に変換される。ここでデジタル化された
検波出力は、同一の周波数伝達特性を有するデジタル低
域通過フィルタ９及び１０にそれぞれ入力され、スペク
トル整形される。これらのデジタル低域通過フィルタ９
及び１０は、デジタルデータ伝送における符号間干渉防
止に要求される伝達特性を形成するフィルタであり、一
般に送信側のフィルタ特性と組み合わされたとき、いわ
ゆるロールオフ特性が得られるように設計されている。
故に、デジタル低域通過フィルタ９、１０の出力におい
て、各検波出力はアイ開口率が十分に大きくなるように
スペクトル整形される。The QPSK modulated wave introduced to the input terminal 1 is distributed and input to the in-phase detector 2 and the quadrature detector 3. The local oscillation signal (hereinafter abbreviated as “local oscillation”) applied to the detectors 2 and 3 is obtained by the local oscillation of the local oscillator 38 and the splitter 4.
In this case, a local oscillation having a phase of 0 degrees and a local oscillation having a phase of 90 degrees are performed. The local oscillator 38 includes a frequency correction circuit 27 described later.
The oscillation frequency is controlled by a control signal obtained by converting the output from the D / A converter 37 into an analog signal. Outputs of the detectors 2 and 3 are input to A / D converters 6 and 7, respectively, and are converted into digital values. Here, the digitized detection output is input to digital low-pass filters 9 and 10 having the same frequency transfer characteristics, and is spectrally shaped. These digital low-pass filters 9
And 10 are filters for forming a transfer characteristic required for preventing intersymbol interference in digital data transmission, and are generally designed such that when combined with a filter characteristic on the transmission side, a so-called roll-off characteristic is obtained. .
Therefore, in the outputs of the digital low-pass filters 9 and 10, each detection output is spectrally shaped so that the eye opening ratio becomes sufficiently large.

【００１４】デジタル低域通過フィルタ９、１０のそれ
ぞれの出力は、複素乗算器１１に入力される。複素乗算
器１１は、中間周波数帯における周波数変換器即ちミキ
サと全く同じ動作をベースバンド帯で実現できる（複素
数を用いない実数形式の乗算器は検波動作を行うことは
できても、負の周波数成分を表現できないので一般的に
周波数変換器とはならない、故にこのシステムでは複素
乗算器が用いられる）。複素乗算器１１の出力は、３つ
に分配されて１つはクロック再生回路１２に供給され、
信号中のシンボルタイミング成分が抽出されて、Ａ／Ｄ
変換器６及び７の変換クロック入力へフィードバックさ
れる。また、複素乗算器１１の出力は、データ再生回路
１３に入力され、Ｉ信号、Ｑ信号それぞれに２値化さ
れ、復調データを出力端子１４及び１５に出力する。さ
らに、複素乗算器１１の出力は、位相検波器１６に供給
され、入力信号と数値制御発振器（ＮＣＯ）２２の出力
との位相差検出用にもちいられる。位相検波器１６から
の位相差情報は、キャリア再生のためにループフィルタ
２１を介して数値制御発振器２２の周波数制御端子に入
力される。数値制御発振器２２は、オーバーフローを禁
止しない累積加算回路であり、周波数制御端子に入力さ
れる信号の値に応じてそのダイナミックレンジまでの加
算動作を行う。このため発振状態となりその周波数は、
制御信号の値で変化する。即ち、アナログ回路における
電圧制御発振器（ＶＣＯ）と全く同じように動作する。
一般のＶＣＯと異なる点は、その発振周波数が非常に安
定していることであり、いわゆる水晶を用いたＶＣＸＯ
以上の安定性とＶＣＸＯでは実現できない広い周波数可
変範囲を有する特徴がある。この数値制御発振器２２の
出力は、データ変換回路２３に入力されてサイン及びコ
サイン特性の信号に変換されて複素乗算器１１に戻る。
この一巡のループは、完全デジタル構成のＰＬＬであ
り、ループフィルタ２１に完全積分系を有する回路が含
まれていれば、ＰＬＬの周波数引き込み範囲は原理的に
無限大でありＰＬＬとして理想的な動作が期待できる。The outputs of the digital low-pass filters 9 and 10 are input to a complex multiplier 11. The complex multiplier 11 can realize exactly the same operation as a frequency converter in an intermediate frequency band, that is, a mixer in a baseband band (a real-type multiplier that does not use a complex number can perform a detection operation, but has a negative frequency). Since the component cannot be represented, it is not generally a frequency converter, and thus a complex multiplier is used in this system.) The output of the complex multiplier 11 is divided into three and one is supplied to the clock recovery circuit 12,
The symbol timing component in the signal is extracted and the A / D
Feedback is provided to the conversion clock inputs of converters 6 and 7. The output of the complex multiplier 11 is input to the data reproducing circuit 13, binarized into an I signal and a Q signal, and outputs demodulated data to output terminals 14 and 15. Further, the output of the complex multiplier 11 is supplied to the phase detector 16 and used for detecting a phase difference between the input signal and the output of the numerically controlled oscillator (NCO) 22. The phase difference information from the phase detector 16 is input to a frequency control terminal of a numerically controlled oscillator 22 via a loop filter 21 for carrier recovery. The numerically controlled oscillator 22 is a cumulative addition circuit that does not inhibit overflow, and performs an addition operation up to its dynamic range according to the value of a signal input to the frequency control terminal. As a result, it becomes an oscillation state and its frequency is
It changes with the value of the control signal. That is, it operates exactly the same as a voltage controlled oscillator (VCO) in an analog circuit.
The difference from a general VCO is that its oscillation frequency is very stable.
There is a feature that has the above stability and a wide frequency variable range that cannot be realized by the VCXO. The output of the numerically controlled oscillator 22 is input to the data conversion circuit 23, is converted into a signal having sine and cosine characteristics, and returns to the complex multiplier 11.
This loop is a completely digital PLL. If the loop filter 21 includes a circuit having a complete integration system, the frequency pull-in range of the PLL is infinite in principle, and ideal operation as a PLL is achieved. Can be expected.

【００１５】さらにループフィルタ２１の積分器の出力
は、周波数補正回路２７に供給され、再生キャリアの周
波数及び位相同期状態が検出され、位相同期状態と判定
されたとき、再生キャリアの周波数が所定の値より小さ
くなるように周波数補正信号を出力する。この周波数補
正信号はＤ／Ａ変換器３７に入力され、アナログ信号に
変換された後、局部発振器３８の周波数制御端子に入力
され、局部発振器３８の発振周波数を制御する。図２
は、上記周波数補正回路２７の具体的例である。Further, the output of the integrator of the loop filter 21 is supplied to a frequency correction circuit 27, where the frequency and the phase synchronization state of the reproduction carrier are detected. The frequency correction signal is output so as to be smaller than the value. This frequency correction signal is input to the D / A converter 37, converted into an analog signal, and then input to the frequency control terminal of the local oscillator 38 to control the oscillation frequency of the local oscillator 38. FIG.
Is a specific example of the frequency correction circuit 27.

【００１６】ループフィルタ２１の積分系の出力が入力
端子２９から供給される（この信号は再生キャリアの周
波数成分を示している）。この入力信号は、位相同期判
定回路３０と絶対値検出回路３１にそれぞれ入力され
る。位相同期判定回路３０では入力信号の時間変化を利
用して同期あるいは非同期状態の判定が行われる。絶対
値検出回路３１では、入力信号の絶対値が検出され減算
回路３３の一方の入力端子に供給される。減算器３３の
他方の入力端子には規定値発生回路３２から規定値信号
が供給され、その演算結果を補正信号発生回路３４に供
給される。The output of the integration system of the loop filter 21 is supplied from an input terminal 29 (this signal indicates the frequency component of the reproduced carrier). This input signal is input to the phase synchronization determination circuit 30 and the absolute value detection circuit 31, respectively. The phase synchronization determination circuit 30 determines a synchronous or asynchronous state using a time change of the input signal. The absolute value detection circuit 31 detects the absolute value of the input signal and supplies the input signal to one input terminal of the subtraction circuit 33. A specified value signal is supplied from the specified value generation circuit 32 to the other input terminal of the subtracter 33, and the calculation result is supplied to a correction signal generation circuit 34.

【００１７】補正信号発生回路３４には入力信号の符号
ビットも供給されており、入力信号が規定値より大きい
場合には、周波数補正信号をスイッチ３５を経て出力端
子３６に出力し、Ｄ／Ａ変換器３７へ供給するようにな
っている。ここで位相同期判定回路３０は、位相同期判
定回路３０が同期状態を判定した場合はスイッチ３５を
オン、非同期状態を判定した場合はスイッチ３５をオフ
にするように制御信号を出力している。The sign bit of the input signal is also supplied to the correction signal generating circuit 34. When the input signal is larger than the specified value, the frequency correction signal is output to the output terminal 36 via the switch 35, and the D / A The power is supplied to the converter 37. Here, the phase synchronization determination circuit 30 outputs a control signal such that the switch 35 is turned on when the phase synchronization determination circuit 30 determines a synchronous state, and is turned off when the phase synchronization determination circuit 30 determines an asynchronous state.

【００１８】上記のように位相同期後に再生キャリアの
周波数を小さくするように制御することにより、即ち、
ＱＰＳＫ変調波入力の周波数と局部発振器３８の発振周
波数の周波数誤差を十分小さくすることにより、デジタ
ル低域通過フィルタの周波数ずれによるアイ開口率の劣
化がほとんど生じず、極めて良好なデジタル変調波の復
調が可能となる。As described above, by controlling the frequency of the reproduced carrier after phase synchronization,
By sufficiently reducing the frequency error between the frequency of the QPSK modulation wave input and the oscillation frequency of the local oscillator 38, the deterioration of the eye opening ratio due to the frequency shift of the digital low-pass filter hardly occurs, and extremely excellent demodulation of the digital modulation wave Becomes possible.

【００１９】図３はこの発明のさらに他の実施例であ
る。先の実施例と同一部分には同一符号を付している。
入力端子１に導入されたＱＰＳＫ変調波は、分配されて
同相検波器２と直交検波器３へ供給される。検波器２及
び３には、固定周波数の局部発振器５の局発が分配器４
で、０度位相の局発、９０度位相の局発として供給され
ている。検波器２及び３の出力は、それぞれＡ／Ｄ変換
器６及び７に入力されデジタル値に変換される。デジタ
ル化された検波出力は、周波数変換を実現する複素乗算
器８に入力される。複素乗算器８には、周波数変換キャ
リアとして後述するＡＦＣループからの局発が供給され
ている。複素乗算器８から得られた出力は、同一の周波
数伝達特性を有するデジタル低域通過フィルタ（ＬＰ
Ｆ）９及び１０にそれぞれ入力され、スペクトル整形さ
れる。デジタル低域通過フィルタ９、１０は、先の実施
例で説明した特性と同じである。故に、デジタル低域通
過フィルタ９、１０の出力において、各検波出力はアイ
開口率が十分に大きくなるようにスペクトル整形され
る。デジタル低域通過フィルタ９、１０のそれぞれの出
力は、複素乗算器１１に入力される。FIG. 3 shows still another embodiment of the present invention. The same parts as those in the previous embodiment are denoted by the same reference numerals.
The QPSK modulated wave introduced into the input terminal 1 is distributed and supplied to the in-phase detector 2 and the quadrature detector 3. In the detectors 2 and 3, the local oscillation of the local oscillator 5 having a fixed frequency
, And are supplied as a local oscillation having a phase of 0 degrees and a local oscillation having a phase of 90 degrees. The outputs of the detectors 2 and 3 are input to A / D converters 6 and 7, respectively, and are converted into digital values. The digitized detection output is input to a complex multiplier 8 that realizes frequency conversion. The complex multiplier 8 is supplied with a local oscillator from an AFC loop described later as a frequency conversion carrier. The output obtained from the complex multiplier 8 is a digital low-pass filter (LP) having the same frequency transfer characteristic.
F) Input to 9 and 10, respectively, and spectrally shaped. The digital low-pass filters 9 and 10 have the same characteristics as those described in the previous embodiment. Therefore, in the outputs of the digital low-pass filters 9 and 10, each detection output is spectrally shaped so that the eye opening ratio becomes sufficiently large. Outputs of the digital low-pass filters 9 and 10 are input to a complex multiplier 11.

【００２０】複素乗算器１１は中間周波数帯における周
波数変換器、即ちミキサと全く同じ動作をベースバンド
帯で実現できる。複素乗算器１１の出力は、３つに分配
されて１つはクロック再生回路１２に供給され、信号中
のシンボルタイミング成分が抽出されて、Ａ／Ｄ変換器
６及び７の変換クロック入力へフィードバックされる。
また複素乗算器１１の出力は、データ再生回路１３に入
力され、Ｉ信号、Ｑ信号としてそれぞれ２値化され、そ
れぞれ復調データとして出力端子１４及び１５に出力さ
れる。さらに複素乗算器１１の出力は、位相検波器１６
に供給され、入力信号と数値制御発振器２２との位相差
検出のために用いられる。位相検波器１６から出力され
る位相差情報は、スイッチ１９、ループフィルタ２１を
経てキャリア再生のための数値制御発振器（ＮＣＯ）２
２の周波数制御端子に入力される。数値制御発振器２２
は、先の実施例で述べたようにオーバーフローを禁止し
ない累積加算回路である。数値制御発振器２２の出力
は、データ変換回路２３に入力されてサイン及びコサイ
ン特性の信号に変換されて複素乗算器１１に戻る。この
一巡のループは、完全デジタル構成のＰＬＬであり、先
の実施例で述べたようにＰＬＬとして理想的な動作が期
待できる。The complex multiplier 11 can realize exactly the same operation as the frequency converter in the intermediate frequency band, that is, the mixer in the base band. The output of the complex multiplier 11 is divided into three and one is supplied to the clock recovery circuit 12, where the symbol timing component in the signal is extracted and fed back to the conversion clock inputs of the A / D converters 6 and 7. Is done.
The output of the complex multiplier 11 is input to a data reproducing circuit 13, is binarized as an I signal and a Q signal, and is output to output terminals 14 and 15 as demodulated data. Further, the output of the complex multiplier 11 is supplied to a phase detector 16
And is used for detecting a phase difference between the input signal and the numerically controlled oscillator 22. The phase difference information output from the phase detector 16 is passed through a switch 19 and a loop filter 21 to a numerically controlled oscillator (NCO) 2 for carrier regeneration.
2 frequency control terminal. Numerically controlled oscillator 22
Is a cumulative addition circuit that does not inhibit overflow as described in the previous embodiment. The output of the numerically controlled oscillator 22 is input to the data conversion circuit 23, is converted into a signal having sine and cosine characteristics, and returns to the complex multiplier 11. This one-loop loop is a PLL of a completely digital configuration, and an ideal operation can be expected as a PLL as described in the above embodiment.

【００２１】またこのシステムにはＡＦＣループが形成
されている。即ち、位相検波器１６から出力された位相
誤差情報は、周波数誤差検出回路１７に供給される。周
波数誤差検出回路１７は、入力信号と局発との周波数誤
差を検出することになる。この周波数成分は、スイッチ
２０を経て加算器２８の一方の入力端子に供給される。
加算器２８の他方の入力端子には、後述する周波数補正
回路２７からの周波数補正信号が供給され、その演算結
果をループフィルタ２４に与えている。加算器２８の出
力は、ＡＦＣループフィルタ２４で平滑化されて数値制
御発振器２５の周波数制御端子に供給される。数値制御
発振器２５の出力は、鋸状歯の信号であるために、デー
タ変換回路２６でサイン及びコサイン特性の信号に変換
されて複素乗算器８に供給される。以上のループでＡＦ
Ｃループが形成されている。An AFC loop is formed in this system. That is, the phase error information output from the phase detector 16 is supplied to the frequency error detection circuit 17. The frequency error detection circuit 17 detects a frequency error between the input signal and the local oscillation. This frequency component is supplied to one input terminal of the adder 28 via the switch 20.
A frequency correction signal from a frequency correction circuit 27 described later is supplied to the other input terminal of the adder 28, and the calculation result is provided to the loop filter 24. The output of the adder 28 is smoothed by the AFC loop filter 24 and supplied to the frequency control terminal of the numerically controlled oscillator 25. Since the output of the numerically controlled oscillator 25 is a saw-tooth signal, it is converted by the data conversion circuit 26 into a signal having sine and cosine characteristics and supplied to the complex multiplier 8. AF in the above loop
A C loop is formed.

【００２２】また、周波数誤差検出回路１７の出力は、
同期判定回路１８に入力される。同期判定回路１８は周
波数誤差信号に応じてループ切換え信号を出力し、スイ
ッチ１９、２０を制御する。まず初期の周波数引き込み
時にはＡＦＣループが働くようにスイッチ２０をオンに
し、スイッチ１９をオフにする。そして周波数誤差信号
が十分小さくなるとループ切換え信号は、スイッチ１９
をオンにし、スイッチ２０をオフにする。これによりシ
ステムはＰＬＬモードとなり、キャリア同期が得られる
ように引き込み動作を開始する。The output of the frequency error detection circuit 17 is
It is input to the synchronization determination circuit 18. The synchronization determination circuit 18 outputs a loop switching signal according to the frequency error signal, and controls the switches 19 and 20. First, at the initial frequency pull-in, the switch 20 is turned on and the switch 19 is turned off so that the AFC loop operates. When the frequency error signal becomes sufficiently small, the loop switching signal is transmitted to the switch 19.
Is turned on and the switch 20 is turned off. This places the system in PLL mode and starts the pull-in operation to achieve carrier synchronization.

【００２３】また、周波数補正回路２７には、ＰＬＬの
ループフィルタ２１の積分系の出力が入力されている。
周波数補正回路２７は、その入力を用いて再生キャリア
の周波数及び位相同期状態を検出し、位相同期状態と判
定した時に、再生キャリアの周波数が所定の値より小さ
くなるように周波数補正信号を出力して加算器２８に供
給する。The output of the integration system of the loop filter 21 of the PLL is input to the frequency correction circuit 27.
The frequency correction circuit 27 detects the frequency and the phase synchronization state of the reproduction carrier by using the input, and outputs a frequency correction signal so that the frequency of the reproduction carrier becomes smaller than a predetermined value when it is determined that the reproduction carrier is in the phase synchronization state. To the adder 28.

【００２４】上記のように位相同期後に、再生キャリア
の周波数を小さくするように制御することにより、即
ち、ＡＦＣの残留周波数誤差を十分小さくすることによ
り、デジタル低域通過フィルタの周波数ずれによるアイ
開口率の劣化がほとんど生じず、極めて良好なデジタル
変調波の復調が可能となる。As described above, after the phase synchronization, by controlling the frequency of the reproduced carrier to be small, that is, by sufficiently reducing the residual frequency error of the AFC, the eye opening due to the frequency shift of the digital low-pass filter can be achieved. Very little degradation of the rate occurs, and very good demodulation of digitally modulated waves becomes possible.

【００２５】図４はこの発明の第３の実施例である。先
に説明した実施例と同一部分は同一符号を付している。
ここでは、先に説明した２つの実施例と同じ動作をする
ものについては説明を省略し、この実施例特有の部分に
ついて説明する。FIG. 4 shows a third embodiment of the present invention. The same parts as those in the embodiment described above are denoted by the same reference numerals.
Here, the description of the same operations as those of the two embodiments described above will be omitted, and the parts unique to this embodiment will be described.

【００２６】この実施例は、ＡＦＣループとＰＬＬが独
立に存在し、ＡＦＣループがデジタル低域通過フィルタ
９、１０の直前に配置されている。ＰＬＬについては、
先の実施例と同様な動作であるから説明を省略し、ここ
ではＡＦＣループについて説明する。ＡＦＣループは、
複素乗算器８の出力が供給される周波数検出回路３９、
この周波数検出回路３９の出力が供給されるループフィ
ルタ４０、このループフィルタ４０の平滑出力が周波数
制御端子に供給される数値制御発振器２５、この数値制
御発振器２５の出力をデータ変換しサイン及びコサイン
特性の信号を前記複素乗算器８に与えるデータ変換回路
２６により構成されている。In this embodiment, the AFC loop and the PLL exist independently, and the AFC loop is disposed immediately before the digital low-pass filters 9 and 10. For PLL,
Since the operation is similar to that of the previous embodiment, the description is omitted, and the AFC loop will be described here. The AFC loop is
A frequency detection circuit 39 to which the output of the complex multiplier 8 is supplied;
A loop filter 40 to which the output of the frequency detection circuit 39 is supplied, a numerically controlled oscillator 25 to which a smoothed output of the loop filter 40 is supplied to a frequency control terminal, and a sine and cosine characteristic by converting the output of the numerically controlled oscillator 25 into data. Is provided to the complex multiplier 8 by the data conversion circuit 26.

【００２７】Ａ／Ｄ変換器６、７の出力は、複素乗算器
８に供給され、データ変換回路２６からの局発出力と複
素乗算される。複素乗算器８の２つの出力は、それぞれ
デジタル低域通過フィルタ９、１０に入力される。また
周波数検出回路３９にも入力される。周波数検出回路３
９は、入力変調波と周波数変換キャリアとの周波数誤差
を検出し、周波数誤差信号をループフィルタ４０に与え
る。ループフィルタ４０には、後述する周波数補正信号
も供給され、この補正信号が周波数誤差信号と加えられ
た後、平滑化される。平滑化出力は、数値制御発振器２
５の周波数制御端子に供給され、局発の周波数を制御す
る。局発信号は、データ変換回路２６でサイン及びコサ
イン特性の信号に変換されて複素乗算器８に供給され
る。以上により周波数離調分の周波数引き込みを行い、
ＰＬＬではＡＦＣの残留周波数誤差の引き込みを行った
後、位相同期を達成する。The outputs of the A / D converters 6 and 7 are supplied to a complex multiplier 8 and complex-multiplied with the local output from the data conversion circuit 26. The two outputs of the complex multiplier 8 are input to digital low-pass filters 9 and 10, respectively. It is also input to the frequency detection circuit 39. Frequency detection circuit 3
9 detects a frequency error between the input modulated wave and the frequency-converted carrier, and supplies a frequency error signal to the loop filter 40. A frequency correction signal, which will be described later, is also supplied to the loop filter 40. After the correction signal is added to the frequency error signal, the signal is smoothed. The smoothed output is the numerically controlled oscillator 2
5 to control the frequency of the local oscillation. The local oscillation signal is converted into a signal having sine and cosine characteristics by the data conversion circuit 26 and supplied to the complex multiplier 8. As described above, the frequency is pulled in for the frequency detuning,
The PLL achieves phase synchronization after pulling in the residual frequency error of the AFC.

【００２８】また、周波数補正回路２７にはＰＬＬのル
ープフィルタ２１の積分系の出力が入力され、再生キャ
リアの周波数が所定の値より小さくなるように、即ち、
ＡＦＣの残留周波数誤差が小さくなるように周波数補正
信号をループフィルタ４０に供給している。The output of the integration system of the PLL loop filter 21 is input to the frequency correction circuit 27 so that the frequency of the reproduced carrier becomes smaller than a predetermined value, that is,
The frequency correction signal is supplied to the loop filter 40 so that the residual frequency error of the AFC is reduced.

【００２９】上記のように位相同期後に再生キャリアの
周波数を小さくするように制御することにより、即ち、
ＡＦＣの残留周波数誤差を十分小さくすることにより、
デジタル低域通過フィルタの周波数ずれによるアイ開口
率の劣化がほとんど生じず、極めて良好なデジタル変調
波の復調が可能となる。As described above, by controlling so as to reduce the frequency of the reproduction carrier after the phase synchronization,
By making the residual frequency error of AFC small enough,
Deterioration of the eye opening ratio due to the frequency shift of the digital low-pass filter hardly occurs, and extremely excellent demodulation of the digital modulation wave can be performed.

【００３０】また、上記の周波数補正回路２７は位相同
期状態を検出し、位相同期後に周波数補正信号を出力す
るように動作したが、周波数補正信号を十分に小さく
し、時間をかけて周波数変換キャリアを制御すること
で、ＰＬＬの周波数引き込み過程においてもＰＬＬに悪
影響を与える事なくＡＦＣの残留周波数誤差を小さくで
きる。よって周波数補正回路は上記の実施例に限定され
るものではない。例えばＰＬＬのループフィルタの出力
より再生キャリアの周波数を検出し、その周波数が小さ
くなるようにＰＬＬの引き込み動作に悪影響を与えない
程度に常に周波数補正信号を出力する構成も可能であ
る。この他にもこの発明はその要旨を逸脱しない範囲で
様々変形実施可能なことは勿論である。The frequency correction circuit 27 detects the phase synchronization state and operates so as to output the frequency correction signal after the phase synchronization. However, the frequency correction signal is made sufficiently small, and the frequency conversion carrier takes time. , The residual frequency error of the AFC can be reduced without adversely affecting the PLL even in the process of pulling in the frequency of the PLL. Therefore, the frequency correction circuit is not limited to the above embodiment. For example, a configuration is also possible in which the frequency of the reproduction carrier is detected from the output of the loop filter of the PLL, and the frequency correction signal is always output so that the frequency is reduced so as not to adversely affect the pull-in operation of the PLL. In addition, it goes without saying that the present invention can be variously modified and implemented without departing from the gist thereof.

【００３１】[0031]

【発明の効果】以上説明したようにこの発明によれば、
周波数離調が存在する場合でも、スペクトル整形用の低
域通過フィルタの入力では周波数ずれをなくすように
し、符号誤り率の劣化を防止することができる。As described above, according to the present invention,
Even when there is frequency detuning, it is possible to eliminate a frequency shift at the input of a low-pass filter for spectrum shaping, thereby preventing a bit error rate from deteriorating.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図２】図１の周波数補正回路の具体例を示す回路図。FIG. 2 is a circuit diagram showing a specific example of the frequency correction circuit of FIG. 1;

【図３】この発明の他の実施例を示すブロック図。FIG. 3 is a block diagram showing another embodiment of the present invention.

【図４】この発明のさらに他の実施例を示すブロック
図。FIG. 4 is a block diagram showing still another embodiment of the present invention.

【図５】従来考えられたデジタル変調波復調装置を示す
ブロック図。FIG. 5 is a block diagram showing a conventional digitally modulated wave demodulation device.

【図６】図５の回路のデジタル低域通過フィルタの入力
信号の特性とフィルタ特性の説明図。FIG. 6 is an explanatory diagram of input signal characteristics and filter characteristics of a digital low-pass filter of the circuit of FIG. 5;

【符号の説明】[Explanation of symbols]

２、３…乗算器、４…分配器、６、７…Ａ／Ｄ変換器、
８、１１…複素乗算器、９、１０…デジタル低域通過フ
ィルタ、１２…クロック再生回路、１３…データ再生回
路、１６…位相検波器、１７…周波数検出器、１８…同
期判定回路、１９、２０…スイッチ、２１、２４…ルー
プフィルタ、２２、２５…数値制御発振器、２３、２６
…データ変換器、２７…周波数補正回路、２８…加算
器。2, 3 multiplier, 4 distributor, 6, 7 A / D converter,
8, 11: complex multiplier, 9, 10: digital low-pass filter, 12: clock recovery circuit, 13: data recovery circuit, 16: phase detector, 17: frequency detector, 18: synchronization determination circuit, 19, Reference numeral 20: switch, 21, 24: loop filter, 22, 25: numerically controlled oscillator, 23, 26
... data converter, 27 ... frequency correction circuit, 28 ... adder.

フロントページの続き (72)発明者 小松 進 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内 (72)発明者 杉田 康 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝映像メディア技術研究所内 (56)参考文献 特開 平２−100545（ＪＰ，Ａ) 特開 平２−177746（ＪＰ，Ａ) 特開 平２−32648（ＪＰ，Ａ) 特開 平２−202747（ＪＰ，Ａ) 実開 平１−142246（ＪＰ，Ｕ) 多賀昇、石川達也、小松進，“ＱＰＳ Ｋ復調システムの一検討”，テレビジョ ン学会技術報告，日本，1991年８月22 日，ｖｏｌ．15、ＮＯ．46，ｐ．19〜24 八木敏晴、谷本義夫、大谷進、吉沢康 則、大庭英雄、河野公彦，“衛星通信用 デジタル復調ＬＳＩの開発”，1990年電 子情報通信学会秋季全国大会講演論文 集，1990年９月15日，分冊２，ｐ．２− 174 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/227 Continued on the front page (72) Inventor Susumu Komatsu 3-3-9, Shimbashi, Minato-ku, Tokyo Inside Toshiba Abu E Co., Ltd. (72) Inventor Yasushi Sugita 8 Shinsugita-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture Shares (56) References JP-A-2-100545 (JP, A) JP-A-2-177746 (JP, A) JP-A-2-32648 (JP, A) JP-A-2- 202747 (JP, A) Hikaru Hira 1-142246 (JP, U) Noboru Taga, Tatsuya Ishikawa, Susumu Komatsu, "A Study of QPSK Demodulation System", Television Society Technical Report, Japan, August 22, 1991 JP, vol. 15, NO. 46, p. 19-24 Toshiharu Yagi, Yoshio Tanimoto, Susumu Otani, Yasunori Yoshizawa, Hideo Ohba, Kimihiko Kono, "Development of Digital Demodulation LSI for Satellite Communications", Proc. Of the 1990 IEICE National Convention, Autumn 1990 March 15, Volume 2, p. 2-174 (58) Field surveyed (Int. Cl. ⁷ , DB name) H04L 27/227

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 変調波入力に対して第１の局部発振器か
らの周波数変換キャリアを乗算して周波数変換出力を得
る周波数変換手段と、 前記周波数変換手段の出力が供給され、スペクトル整形
を行う低域通過フィルタと、 前記低域通過フィルタの出力に第２の局部発振器からの
再生キャリアを乗算し、この乗算出力に位相検波を施す
位相検波手段と、 前記位相検波手段の出力を平滑して前記第２の局部発振
器の周波数制御信号を生成するループフィルタ手段と、 前記ループフィルタ手段で平滑して得られる直流成分か
ら前記再生キャリアの周波数を検出し、その検出周波数
と予め決められた規定周波数とを比較し、その比較出力
により周波数補正信号を生成する周波数補正信号生成手
段と、前記直流成分から位相同期を検出する位相同期検出手段
と、 前記位相同期の検出後に前記周波数補正信号により 前記
第１の局部発振器の発振周波数を前記再生キャリア周波
数が前記規定周波数より小さくなるように制御する制御
手段とを具備したことを特徴とするデジタル変調波の搬
送波再生回路。1. A frequency conversion means for multiplying a modulation wave input by a frequency conversion carrier from a first local oscillator to obtain a frequency conversion output, and an output of the frequency conversion means is supplied to perform low-frequency spectrum shaping. Multiplying the output of the low-pass filter by a reproduced carrier from a second local oscillator , and subjecting the multiplied output to phase detection
Phase detection means, and smoothing the output of the phase detection means to produce the second local oscillation
Loop filter means for generating a frequency control signal of a filter, detecting the frequency of the reproduction carrier from a DC component obtained by smoothing the loop filter means , and detecting the detected frequency.
When compared with a predetermined prescribed frequency, and the frequency correction signal generating hand <br/> stage for generating a frequency correction signal by the comparison output, the phase synchronization detection means for detecting a phase synchronization from the DC component
And control means for controlling the oscillation frequency of the first local oscillator by the frequency correction signal after the detection of the phase synchronization so that the reproduction carrier frequency becomes lower than the specified frequency. Characteristic digital modulation wave carrier recovery circuit. 【請求項２】 前記第１の局部発振器は、デジタル変調
波入力の同相及び直交成分を検波器で検波するための局
部発振出力を出力するアナログ局部発振器であることを
特徴とする請求項１記載のデジタル変調波の搬送波再生
回路。2. The local oscillator according to claim 1, wherein said first local oscillator is an analog local oscillator that outputs a local oscillation output for detecting in-phase and quadrature components of a digital modulation wave input by a detector. Carrier recovery circuit for digitally modulated waves. 【請求項３】 前記第１の局部発振器は、デジタル変調
波入力をデジタル変換したものに周波数変換キャリアを
乗算して複素乗算を施し、周波数変換出力を得るための
デジタル局部発振器であることを特徴とする請求項１記
載のデジタル変調波の搬送波再生装置。3. The local oscillator according to claim 1, wherein the first local oscillator is a digital local oscillator for multiplying a digitally converted wave input by a frequency conversion carrier and performing complex multiplication to obtain a frequency converted output. The carrier recovery apparatus for digitally modulated waves according to claim 1, wherein