JP2003347229A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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亘 平澤
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Abstract

(57)【要約】 【課題】 シリコンゲルマニウム膜の成膜時間を短縮す
るとともに、膜厚および膜質を均一にする。 【解決手段】 バッチ式ＣＶＤ成膜装置の処理室２内
に、ガスノズル７に設けた複数の孔から成膜用のガスを
導入し、処理室２内でガスの乱流を発生させる。そし
て、処理室２内を常圧および準常圧領域の圧力とした状
態で、処理室２内に配置された半導体ウエハ１２上にシ
リコンゲルマニウム膜をエピタキシャル成長させる。そ
れから、歪シリコン膜をシリコンゲルマニウム膜上にエ
ピタキシャル成長させる。その後、シリコンゲルマニウ
ム膜および歪シリコン膜が形成された半導体ウエハ１２
に半導体素子が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、半導体基板上
にシリコンゲルマニウム膜を形成した半導体装置の製造
方法および半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】足利らによる特開平６―６９１３１号公
報には、ＳｉＧｅフィルム形成における減圧ＣＶＤ法及
び常圧ＣＶＤ法に関する考察並びにそれらの欠陥を改善
した新規なＳｉＧｅフィルム形成方法が記載されてい
る。
【０００３】
【発明が解決しようとする課題】近年、半導体装置の高
速化が進んできており、その対応策の一つとして、シリ
コンゲルマニウム（ＳｉＧｅ：Silicon-Germanium）薄
膜を用いることが採用されてきている。例えば、シリコ
ン基板上にシリコンゲルマニウム膜とシリコン膜を順に
エピタキシャル成長させ、このシリコン膜にＭＯＳトラ
ンジスタなどの半導体素子を形成して半導体装置を製造
する。
【０００４】シリコンゲルマニウム膜の成膜方法とし
て、ＭＢＥ（molecular beam epitaxy）法、ＵＨＶ−Ｃ
ＶＤ（ultrahigh vacuum chemical vapor deposition）
法で行う成膜法を用いることが考えられる。
【０００５】しかしながら、これらの成膜法の場合、高
真空下でシリコンゲルマニウム膜を形成するので、成膜
装置に高度な真空排気設備が必要となる。このため、成
膜装置が大型化し、半導体装置の製造コストが高くな
る。また、高真空下での成膜では、シリコンゲルマニウ
ム膜の成膜速度が比較的小さい。このため、シリコンゲ
ルマニウム膜の成膜に要する時間が長くなり、半導体装
置の製造時間を増大させる。
【０００６】また、シリコンゲルマニウム膜の成膜方法
として、常圧下で層流を用いて行う枚葉式のＣＶＤ法を
用いることも考えられる。この場合、シリコンゲルマニ
ウム膜の成膜速度を比較的大きくすることができるが、
枚葉式であるという条件も加わるため、厚膜の成膜の場
合には半導体装置の生産性が悪いという実用上の問題が
生じてしまう。また、このタイプのＣＶＤ装置を用いた
場合、成膜装置の処理室内に導入されたガスが層流とな
って処理室内を流れ、半導体基板上に形成されるシリコ
ンゲルマニウム膜の膜質を向上しにくい。このため、半
導体装置の製造歩留まりが低下してしまう。
【０００７】また、シリコン基板上にエピタキシャル成
長したシリコンゲルマニウム膜に結晶欠陥が多い場合や
表面粗度が大きい場合、製造される半導体装置の信頼性
が低下し、半導体装置の製造歩留まりが低下する恐れが
ある。
【０００８】本発明の目的は、製造時間を短縮できる半
導体装置の製造方法および半導体装置を提供することに
ある。
【０００９】本発明の他の目的は、製造歩留まりを向上
できる半導体装置の製造方法および半導体装置を提供す
ることにある。
【００１０】本発明の他の目的は、信頼性を向上できる
半導体装置の製造方法および半導体装置を提供すること
にある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体装置の製造方法は、バッチ
式の成膜装置を用いて常圧および準常圧領域の圧力下で
シリコンゲルマニウム膜を成膜するものである。
【００１４】また、本発明の半導体装置の製造方法は、
成膜装置の処理室内に乱流が生じるようにガスを導入
し、シリコンゲルマニウム膜を成膜するものである。
【００１５】また、本発明の半導体装置は、半導体基板
上に形成されたシリコンゲルマニウム膜の厚み方向のゲ
ルマニウム濃度分布が、シリコンゲルマニウム膜の中間
領域にピークを有しているものである。
【００１６】
【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。
【００１７】１．ガスの乱流とは、ガスの流れに渦が発
生し、その渦が不規則に変化する状態をいう。ガスの乱
流においては、渦の位置、向き、形状または大きさなど
が一定せずに不規則に変化しあるいはゆらいでいる。
【００１８】２．常圧および準常圧領域とは、常圧領域
と準常圧領域とを合わせたものをいう。常圧領域は、８
８０００〜１１５０００Ｐａ（６６０〜８６０Ｔｏｒ
ｒ）程度の圧力である。準常圧領域は、２００００〜８
８０００Ｐａ（１５０〜６６０Ｔｏｒｒ）程度の圧力で
ある準常圧減圧領域と、１１５０００Ｐａ〜１８０００
０Ｐａ（８６０〜１３５０Ｔｏｒｒ）程度の圧力である
準常圧加圧領域とからなる。従って、常圧および準常圧
領域は、２００００〜１８００００Ｐａ（１５０〜１３
５０Ｔｏｒｒ、０．２〜１．８気圧）程度の圧力に対応
する。
【００１９】３．非晶質膜とは、原子の配列に秩序性が
ないアモルファス状態の膜、種々の結晶方位をもつ結晶
粒が結晶粒界を境として集合した多結晶膜、およびアモ
ルファスと多結晶の間の微結晶構造を有する微結晶膜を
含む。
【００２０】４．シリコンゲルマニウム等物質名を言う
場合、特にその旨記載した場合を除き、表示された物質
のみを示すものではなく、示された物質（元素,原子群,
分子,化合物等）を主要な成分,組成成分とするまたは、
主要な成分とするものを含むものとする。従って、ガス
成分等についても、表示されたもののほか、添加ガス,
キャリアガス,希釈ガス,副次的な効果を目的として添加
された補助成分ガス等の各種添加又は複合成分を排除し
ないものとする。
【００２１】５．本願において半導体装置というとき
は、特に単結晶シリコン基板上に作られるものだけでな
く、特にそうでない旨が明示された場合を除き、ＳＯＩ
(Silicon On Insulator)基板、ＳＯＳ（Silicon On Sap
phire）基板あるいはＴＦＴ(Thin Film Transistor)液
晶製造用基板などといった他の基板上に作られるものを
含むものとする。
【００２２】６．半導体基板とは、半導体集積回路の製
造に用いるシリコンその他の半導体単結晶基板（一般に
ほぼ円板形、半導体ウエハ）、サファイア基板、ガラス
基板、その他の絶縁、反絶縁または半導体基板等並びに
それらの複合的基板を言う。
【００２３】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【００２４】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００２５】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００２６】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００２７】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
【００２８】また、本実施の形態で用いる図面において
は、平面図であっても図面を見易くするためにハッチン
グを付す場合もある。
【００２９】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
【００３０】（実施の形態１）図１は、本実施の形態の
半導体装置の製造工程で用いられる半導体製造装置の概
念的な構造を示す一部切欠き正面図である。図２は、図
１の半導体製造装置の一部切欠き上面図である。なお、
図１においては、切欠き部分は概念的な断面が示されて
いる。
【００３１】図１および図２に示される半導体製造装置
１は、半導体基板上にシリコンゲルマニウム膜やシリコ
ン膜を形成する工程で使用される成膜装置であり、例え
ばバッチ式のＣＶＤ装置である。なお、理解を簡単にす
るために、処理室２およびその内部以外の半導体装置１
の構造については、図示および詳しい説明を省略する。
【００３２】半導体製造装置１は、反応室または処理室
２と、処理室２内に配置されたサセプタ３と、サセプタ
３を支持するサセプタ支持台４と、サセプタ３の下方に
配置され、コイルカバー５内に収容された高周波コイル
６と、種々のガスを処理室２内に導入するためのガスノ
ズル７と、処理室２内からガスを排気するためのガス排
気口８とを備えている。
【００３３】処理室２は気密が可能な反応室であり、ベ
ースプレート９と、ベースプレート９にＯリングなどを
介して気密可能に接続されたベルジャ１０と、ベルジャ
パージ部１１とを有している。ベルジャ１０は、内壁
（内部）側の石英ベルジャ１０ａと、外壁（外部）側の
ステンレス製ベルジャ１０ｂとからなり、ステンレス製
ベルジャ１０ｂには処理室２内を観察可能とする覗窓１
０ｃが設けられている。
【００３４】ベースプレート９とベルジャ１０に囲まれ
た空間である処理室２内で、サセプタ３はサセプタ支持
台４に支持され、かつ処理室２内でサセプタ回転方向３
ａに回転可能に構成されている。サセプタ３は、例えば
カーボンなどからなり、その表面が例えば炭化ケイ素
（ＳｉＣ）などによってコーティングされている。ま
た、サセプタ３上には、複数の半導体ウエハ（半導体基
板）１２が配置できるように構成されている。
【００３５】コイルカバー５内に収容された高周波コイ
ル６は、処理室２外部の図示しない高周波電源に接続さ
れ、高周波電源から高周波コイル６に高周波電圧または
高周波電力を印加または供給できるように構成されてい
る。高周波コイル６に高周波電力を供給すると、内部が
カーボンなどからなるサセプタ３には誘導電流が発生
し、サセプタ３の温度を例えば１２００℃程度まで上昇
させることができる。これにより、サセプタ３上に配置
された半導体ウエハ１２を所望の温度に加熱（ＲＦ加熱
方式）することができる。
【００３６】ガスノズル７は、図示しないガス導入手段
に接続され、ガスノズル７から所望のガスが所望の流量
で処理室２内に導入できるように構成されている。ガス
排気口８は、図示しないガス排気管に接続され、ガスノ
ズル７から処理室２内に導入されたガスを排気できるよ
うに構成されている。また、図２では、ガス排気口８は
１つしか示されていないが、図示されたガス排気口８と
対称の位置（処理室２端部）にもガス排気口８が形成さ
れている。ガス排気口８の数は、必要に応じて増減する
こともできる。
【００３７】本実施の形態では、ガスノズル７は、サセ
プタ３の略中央から上方に突出するように配置され、サ
セプタ３上に配置された複数の半導体ウエハ１２の上方
において、ガスを処理室２内に導入するように構成され
ている。
【００３８】図３は、ガスノズル７の先端付近の構造を
概念的に示す側面図であり、図４はその上面図である。
ガスノズル７は、丸みを帯びたその先端付近において、
複数の孔７ａが形成されており、各孔７ａから所定のガ
スが処理室２内に放出または導入される。各孔７ａは例
えば４ｍｍの直径を有し、例えば９個の孔７ａが、ガス
ノズル７の先端の曲面の種々の位置に形成されている。
このため、孔７ａは種々の方向を向いており、ガスノズ
ル７の孔７ａを介して、処理室２の内部から処理室２の
内壁に向かう複数の方向にガスが放出される。また、ガ
スノズル７を処理室２内で回転できるように構成するこ
ともできる。
【００３９】ガスノズル７の複数の孔７ａから処理室２
内に導入または放出されたガスの流れは、処理室２内で
様々な方向性を有する。例えば、図１〜図４においてガ
ス放出方向１３として示されるように、ガスノズル７か
ら孔７ａを介して、水平方向（サセプタ３に平行な方向
すなわち半導体ウエハ１２の主面に平行な方向）、上方
または垂直方向（サセプタ３に垂直な方向すなわち半導
体ウエハ１２の主面に垂直な方向）、および水平と垂直
との中間の任意の方向などにガスが放出される。ガスノ
ズル７からガスを放出または噴出する際の、ガスノズル
７の孔７ａからのガスの噴出し速度は例えば２５ｍ／秒
である。ガスノズル７からガスを放出する際のガス圧力
（ガス供給圧力）は例えば約２０００００Ｐａ（約２ｋ
ｇｆ／ｃｍ2）であり、ガス流量は例えば１７０ｓｌｍ
（standard liters per minute）である。また、ガスノ
ズル７の孔７ａから処理室２内に放出されたガスは、処
理室２の内壁などに衝突する。このため、処理室２内に
導入されたガスの流れは層流とはならずに、乱流が発生
する。図１および図２においては、処理室２内での平均
流または代表的なガスの流れ１３ａが矢印で模式的に示
されているが、乱流により処理室２内のガスの流れには
渦（渦流）が生じ、この渦は不規則に変化する。乱流が
生じ、半導体ウエハ１２の上方において流れに渦が生じ
たガスは、処理室２内で強制的に対流させられる。ま
た、処理室２内のガスの流れの渦は、一定せずに不規則
に変化する。このため、処理室２内のガスは均質化され
る。これにより、サセプタ３上に配置された複数の半導
体ウエハ１２上でガス成分が均一または均質に滞在でき
る。従って、半導体ウエハ１２上にＣＶＤ法などで形成
されたシリコンゲルマニウム膜やシリコン膜の膜質およ
び膜厚を、半導体ウエハ１２間および半導体ウエハ１２
面内で均一にすることができる。反応に寄与しなかった
ガスは、ガス排気口８から処理室２の外部に排出され
る。なお、この実施の形態の場合はガスノズル７から複
数方向にガスが放出されているが、一方向、たとえば上
方または垂直方向の一方向のみでもよい。
【００４０】次に、本実施の形態の半導体装置、例えば
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field
Effect Transistor）、の製造工程を、図面を参照して
説明する。図５〜図９は、本実施の形態の半導体装置の
製造工程中の要部断面図である。
【００４１】まず、例えばシリコン基板からなる複数の
半導体ウエハ（半導体基板）１２を準備する。半導体ウ
エハ１２としては、例えばシリコン単結晶の（１００）
４度ｏｆｆ基板、すなわちシリコンの（１００）面から
４度傾いた主面を有する単結晶シリコン基板（シリコン
ウエハ）を用いることができる。
【００４２】次に、半導体ウエハ１２を半導体装置１に
搬入し、サセプタ３上に半導体ウエハ１２を配置する。
それから、半導体製造装置１の高周波コイル６に高周波
電源から高周波電力を印加または供給する。これによ
り、サセプタ３が誘導電流によって加熱され、それによ
って半導体ウエハ１２が所定の温度に加熱される。そし
て、処理室２内にガスノズル７から、成膜用のガスを導
入する。すなわち、キャリアガスとして例えば水素ガス
（Ｈ2）、シリコンソースガスとして例えばモノシラン
（ＳｉＨ4）ガス、Ｐ型ドーピングガスとして例えばＨ2
で希釈された３０ｐｐｍ濃度のジボラン（Ｂ2Ｈ6）ガ
ス、およびゲルマニウムソースガスとして例えばＨ2で
希釈された１％濃度のモノゲルマン（ＧｅＨ4）ガス
が、処理室２内に導入される。処理室２に導入されたガ
スが反応して半導体ウエハ１２上に堆積することによ
り、各半導体ウエハ１２上にシリコンゲルマニウム膜
（ＳｉＧｅ膜）２１がエピタキシャル成長する。この
際、処理室２内の圧力は、常圧および準常圧領域の圧力
とすることが好ましく、常圧領域の圧力であればより好
ましい。すなわち、シリコンゲルマニウム膜の成膜工程
における処理室２内の圧力は、２００００〜１８０００
０Ｐａ（１５０〜１３５０Ｔｏｒｒ）の範囲内とするこ
とが好ましく、より好ましくは６００００〜１４０００
０Ｐａ（４５０〜１０５０Ｔｏｒｒ）、更に好ましくは
８８０００〜１１５０００Ｐａ（６６０〜８６０Ｔｏｒ
ｒ）である。これにより、上記したように、処理室２内
でガスノズル７から放出された水素ガス（Ｈ2）、モノ
シラン（ＳｉＨ4）ガス、ジボラン（Ｂ2Ｈ6）ガスおよ
びモノゲルマン（ＧｅＨ4）ガスは、処理室２内で乱流
を発生することができ、シリコンゲルマニウム膜２１の
膜質および膜厚を均一にすることが可能となる。
【００４３】また、上記のように本実施の形態では処理
室２内の圧力が、ＭＢＥ装置（成膜時の処理室内の圧力
は１０-4〜１０-3Ｐａ程度の超高真空領域）、ＵＨＶ−
ＣＶＤ装置（成膜時の処理室内の圧力は０．１Ｐａ程度
の高真空領域）および減圧ＣＶＤ装置（成膜時の処理室
内の圧力は１０〜１０００Ｐａ程度の減圧領域）などの
場合と比較して高いので、シリコンゲルマニウム膜２１
の成長速度または成膜速度を、ＭＢＥ装置、ＵＨＶ−Ｃ
ＶＤ装置および減圧ＣＶＤ装置などを用いた場合よりも
高めることができる。また、処理室２内の圧力が、常圧
および準常圧領域の範囲内で外気の圧力より小さけれ
ば、Ｏリングなどを介したベースプレート９とベルジャ
１０の結合をより強固にすることもできる。
【００４４】なお、シリコンソースガスとしては、モノ
シラン（ＳｉＨ4）ガスだけでなく、それ以外のシリコ
ンソース、例えばジシラン（Ｓｉ2Ｈ6）ガスを用いても
よい。また、Ｃｌ元素を含んだジクロロルシラン（Ｓｉ
Ｈ2Ｃｌ2）ガス、トリクロロルシラン（ＳｉＨＣｌ3）
ガスまたは四塩化ケイ素（ＳｉＣｌ4）ガスなどをシリ
コンソースガスとして用いることもできる。また、この
ようなガスにＨＣｌガスを添加してもよい。これによ
り、シリコンゲルマニウム膜２１の成長速度の向上や、
異物低減などの品質向上を図ることができる。また、ゲ
ルマニウムソースガスとして、ＧｅＨ4ガスの代わり
に、四塩化ゲルマニウム（ＧｅＣｌ4）ガスまたはＧｅ2
Ｈ6ガスなどを用いてもよい。また、Ｐ型ドーピングガ
ス、例えばＢ2Ｈ6ガスを用いることによりＰ型のシリコ
ンゲルマニウム膜２１を形成したが、Ｐ型ドーピングガ
スの代わりにＮ型ドーピングガス、例えばホスフィン
（ＰＨ3）ガスを用いることもできる。これにより、半
導体ウエハ１２上にＮ型のシリコンゲルマニウム膜を形
成することが可能となる。
【００４５】その後、処理室２内へのモノゲルマンガス
の導入を停止し、処理室２内にガスノズル７から導入す
るガスを、キャリアガスとしての水素ガス（Ｈ2）、シ
リコンソースガスとしてのモノシラン（ＳｉＨ4）ガス
およびＰ型ドーピングガスとしてのＢ2Ｈ6ガスとする。
これにより、シリコンゲルマニウム膜２１の成長は終了
し、シリコンゲルマニウム膜２１上にシリコン膜（歪シ
リコン膜）２２がエピタキシャル成長する。この際、シ
リコンゲルマニウムとシリコンの格子定数の違いによ
り、シリコンゲルマニウム膜２１上には、通常のシリコ
ン結晶の格子定数より大きな格子定数を有するシリコン
膜２２、いわゆる歪シリコン膜２２が形成される。歪シ
リコン膜２２では、通常のシリコン膜と比較して、電子
の移動度が向上（増大）する。このため、後述するよう
に歪シリコン膜２２に形成されたＭＩＳＦＥＴでは、ソ
ース・ドレイン間を移動する電子の移動度が向上し、半
導体装置を高速化することが可能となる。
【００４６】このようにして各半導体ウエハ１２上にシ
リコンゲルマニウム膜２１および歪シリコン膜２２がエ
ピタキシャル成長され、図５の構造が得られる。
【００４７】半導体ウエハ１２が半導体装置１から取り
出された後、半導体ウエハ１２のそれぞれにおいて半導
体素子が形成される。ここでは、１枚の半導体ウエハ１
２に半導体素子を形成する工程について説明するが、他
の半導体ウエハ１２についても同様にして半導体素子を
形成することができる。
【００４８】図６には図示してはいないが半導体ウエハ
１２の主面にウェル領域を形成するための不純物イオン
注入を必要に応じて行う。例えばホウ素（Ｂ）などの不
純物を注入すればＰ型のウェル領域が形成でき、リン
（Ｐ）などの不純物を注入すればＮ型のウェル領域が形
成できる。また、ホトレジストをマスクとすることによ
り、所望の領域のみに不純物を注入できる。
【００４９】次に、図６に示されるように、シリコンゲ
ルマニウム膜２１および歪シリコン膜２２が形成された
半導体ウエハ（いわゆるＳｉＧｅエピタキシャルウエ
ハ）１２の主面に、酸化シリコンなどからなる素子分離
領域２３が形成される。素子分離領域２３は、例えばＬ
ＯＣＯＳ（Local Oxidation of Silicon ）法などによ
って形成することができる。また、素子分離領域２３
は、例えばＳＴＩ（Shallow Trench Isolation）法によ
り、半導体ウエハ１２の主面に形成した溝に酸化シリコ
ン膜を埋め込むことにより形成してもよい。
【００５０】それから、半導体ウエハ１２の表面（すな
わち歪シリコン膜２２の表面）にゲート絶縁膜２４が形
成される。ゲート絶縁膜２４は、例えば薄いシリコン酸
化膜などからなり、半導体ウエハ１２を熱酸化すること
などによって形成することができる。
【００５１】次に、図７に示されるように、半導体ウエ
ハ１２上に、シリコンゲルマニウム膜２５が形成され
る。シリコンゲルマニウム膜２５は、半導体製造装置１
を用いてシリコンゲルマニウム膜２１とほぼ同様にして
形成することができる。下地のゲート絶縁膜２４はシリ
コン酸化膜からなり、ゲート絶縁膜２４上に形成される
シリコンゲルマニウム膜２５は多結晶シリコンゲルマニ
ウム膜からなる。また、半導体製造装置１を用いて、微
結晶シリコンゲルマニウム膜またはアモルファスシリコ
ンゲルマニウム膜からなるシリコンゲルマニウム膜２５
を形成してもよい。すなわち、シリコンゲルマニウム膜
２５は非晶質のシリコンゲルマニウム膜から構成され得
る。シリコンゲルマニウム膜２５の成膜工程では、シリ
コンゲルマニウム膜２１の成膜工程と同様のガスを用い
ることができる。この場合はシリコンゲルマニウム膜２
５中には、リンをドープしている。
【００５２】次に、シリコンゲルマニウム膜２５上に、
タングステンシリサイド（ＷＳｉ2）膜２６を形成す
る。それから、図８に示されるように、フォトリソグラ
フィ法およびエッチング法を用いて、シリコンゲルマニ
ウム膜２５およびタングステンシリサイド膜２６をパタ
ーン化することにより、シリコンゲルマニウム膜２５と
タングステンシリサイド膜２６とからなるゲート電極２
７を形成する。ＷＳｉ2の代わりにＴｉＳｉ2あるいはＣ
ｏＳｉ2を用いてもよい。
【００５３】次に、ゲート電極２７の両側の領域に例え
ばリン（Ｐ）などの不純物をイオン注入することによ
り、ｎ型半導体領域（ソース、ドレイン）２８が形成さ
れる。
【００５４】これにより、ｎチャネル型のＭＩＳＦＥＴ
２９が形成される。ＭＩＳＦＥＴ２９のチャネル領域
は、歪シリコン膜２２内に形成されるので、ＭＩＳＦＥ
Ｔ２９のソース・ドレイン（ｎ型半導体領域２８）間を
移動する電子の移動度が向上し、ＭＩＳＦＥＴ２９の動
作を高速化することができる。
【００５５】次に、図９に示されるように、半導体ウエ
ハ１２の主面上に層間膜絶縁膜３０が形成される。層間
絶縁膜３０は、例えば酸化シリコン膜をＣＶＤ法にて堆
積することによって形成することができる。それから、
層間絶縁膜３０上に形成した図示しないフォトレジスト
パターンをマスクにして層間絶縁膜３０をドライエッチ
ングすることにより、ｎ型半導体領域２８やゲート電極
２７の上部にスルーホールまたはコンタクトホール３１
を形成する。その後、コンタクトホール３１を埋めるプ
ラグ３２が、例えば窒化チタン膜およびタングステン膜
によって形成される。
【００５６】次に、層間絶縁膜３０上にバリア膜やアル
ミ合金膜などを堆積し、フォトリソグラフィ法およびエ
ッチング法を用いて、パターン化することにより配線
（第１層配線）３３を形成する。それから、層間絶縁膜
３０上に、配線３３を覆うように、層間絶縁膜３４が形
成される。
【００５７】その後、図示および詳しい説明は省略する
が、層間絶縁膜３４に配線３３の一部を露出するビア又
はスルーホールが形成され、プラグ３２や配線３３と同
様にして、スルーホールを埋めるプラグや、プラグを介
して配線３３に電気的に接続する上層配線などが形成さ
れ、必要に応じてダイシングされて半導体デバイスチッ
プに分割され、本実施の形態の半導体装置が製造され
る。なお、配線層数などは、設計に応じて適宜変更する
ことができる。
【００５８】本実施の形態によれば、常圧および準常圧
領域の圧力でシリコンゲルマニウム膜２１およびシリコ
ンゲルマニウム膜２５を形成するので、成膜速度を高め
ることができる。また、バッチ式の半導体製造装置１を
用いることにより、一度に複数の半導体ウエハ１２上に
シリコンゲルマニウム膜２１やシリコンゲルマニウム膜
２５を形成できる。このため、半導体装置の製造時間を
短縮できる。半導体装置の製造コストも低減できる。
【００５９】また、半導体製造装置１の処理室２内に乱
流を生じさせ、処理室２内のガスを強制的に対流させて
シリコンゲルマニウム膜２１およびシリコンゲルマニウ
ム膜２５を形成するので、各半導体ウエハ１２間でシリ
コンゲルマニウム膜２１およびシリコンゲルマニウム膜
２５の膜質および膜厚を均一にすることができる。ま
た、半導体ウエハ１２の面内でシリコンゲルマニウム膜
２１およびシリコンゲルマニウム膜２５の膜質および膜
厚を均一にすることができる。このため、半導体装置の
信頼性を向上することができる。また、半導体装置の製
造歩留まりを改善できる。
【００６０】また、処理室２内の圧力を外気より低い圧
力にしない場合には、ガス排気口８を真空ポンプなどに
接続する必要がない。このため、半導体製造装置１に真
空排気設備が不要となり、小型化できる。また、半導体
装置の製造コストを低減できる。
【００６１】また、常圧および準常圧領域の範囲内で処
理室２内の圧力を外気より低い圧力にする場合でも、処
理室２内の圧力は、ＭＢＥ装置、ＵＨＶ−ＣＶＤ装置お
よび減圧ＣＶＤ装置などと比較して高いので、ＭＢＥ装
置、ＵＨＶ−ＣＶＤ装置あるいは減圧ＣＶＤ装置で使用
されるような高排気量の排気設備は不要である。
【００６２】また、常圧および準常圧領域の範囲内で処
理室２内の圧力を外気より高い圧力にする場合には、処
理室２内へのガスの導入と処理室２からのガスの排気の
バランスをとる機構を、排気側に設置すればよい。
【００６３】また、本実施の形態では、nチャネル型Ｍ
ＩＳＦＥＴの例を示したが、ｐチャネル型ＭＩＳＦＥＴ
の場合には、リン（Ｐ）の代わりにボロン（Ｂ）をドー
プした多結晶のシリコンゲルマニウム膜２５を、ゲート
電極２７の一部として用いる。ボロンをドープした多結
晶のシリコンゲルマニウム膜２５は、ボロンをドープし
た多結晶のシリコン膜に比較して、ボロンの活性化率が
向上する。このため、ゲート電極２７にボロンをドープ
した多結晶のシリコンゲルマニウム膜２５を用いること
で、ゲート電極２７とゲート絶縁膜２４との界面での空
乏化を抑制することができる。他の不純物、例えば上記
のようにリン（Ｐ）がシリコンゲルマニウム膜２５中に
ドープされている場合についても、同様の効果を有す
る。また、シリコンゲルマニウム膜２５がボロンなどが
ドープされた微結晶またはアモルファスのシリコンゲル
マニウム膜からなる場合も、同様の効果を有する。
【００６４】（実施の形態２）図１０は、本発明の他の
実施の形態である半導体装置の製造工程で用いられる半
導体製造装置の説明図である。
【００６５】図１０に示される半導体製造装置４１は、
半導体基板上にシリコンゲルマニウム膜やシリコン膜を
形成する工程で使用される成膜装置であり、枚葉式のＣ
ＶＤ装置である。なお、理解を簡単にするために、処理
室４２およびその内部以外の半導体装置４１の構造につ
いては、図示および詳しい説明を省略する。
【００６６】半導体製造装置４１は、処理室４２と、処
理室４２内に配置されたサセプタ４３と、サセプタ４３
を支持するサセプタ支持部４４と、サセプタ４３の下方
に配置され、コイルカバー４５内に収容された高周波コ
イル４６と、種々のガスを処理室４２内に導入するため
のガスノズル４７と、処理室内からガスを排気するため
のガス排気口４８とを備えている。
【００６７】処理室４２は気密が可能な反応室であり、
ベースプレート４９と、ベースプレート４９にＯリング
などを介して気密可能に接続されたベルジャ５０とを有
している。なお、ベルジャ５０の構成は、上記第１の実
施の形態のベルジャ１０とほぼ同様の構成を有している
ので、詳しい図示および説明は省略する。
【００６８】ベースプレート４９とベルジャ５０に囲ま
れた空間である処理室４２内で、サセプタ４３はサセプ
タ支持台４４に支持され、サセプタ４３上には、大口径
の一枚の半導体ウエハ（半導体基板）５２、例えば直径
が２００ｍｍ以上の半導体ウエハ５２が配置できるよう
に構成されている。サセプタ４３は、例えばカーボンな
どからなり、その表面が例えば炭化ケイ素（ＳｉＣ）な
どによってコーティングされている。
【００６９】コイルカバー５内に収容された高周波コイ
ル４６は、処理室４２外部の図示しない高周波電源に接
続され、高周波電源から高周波コイル４６に高周波電圧
または高周波電力を印加または供給できるように構成さ
れている。高周波コイル４６に高周波電力を供給する
と、内部がカーボンなどからなるサセプタ４３には誘導
電流が発生する。これにより、サセプタ４３上に配置さ
れた半導体ウエハ５２を所望の温度に加熱することがで
きる。
【００７０】ガスノズル４７は、図示しないガス導入手
段に接続され、ガスノズル４７から所望のガスが所望の
流量で処理室４２内に導入できるように構成されてい
る。ガス排気口４８は、図示しないガス排気管に接続さ
れ、ガスノズル４７から処理室４２内に導入されたガス
を排気できるように構成されている。
【００７１】ガスノズル４７は処理室４２の上部に設置
され、サセプタ４３上に配置された半導体ウエハ５２の
上方で、所定のガスを処理室４２内に導入するように構
成されている。ガスノズル４７は二股に分かれ、２つの
先端部を有している。ガスノズル４７の２つの先端部の
それぞれにおいて、上記実施の形態１におけるガスノズ
ル７の先端部と同様に、複数の孔（図示せず）が形成さ
れており、各孔から所定のガスが処理室４２内に放出ま
たは導入される。ガスノズル７と同様に、ガスノズル４
７の孔は、ガスノズル４７の先端の曲面の種々の位置に
形成されている。また、ガスノズルは二股に分かれてい
ない構成、あるいは三股以上に分かれた構成にしてもよ
い。また、ガスノズル４７を処理室４２内で回転できる
ように構成することもできる。
【００７２】このため、ガスノズル４７の孔を介して、
処理室４２の内部から処理室４２の内壁に向かう複数の
方向に成膜用のガスが放出される。図１０において矢印
で模式的に示されるガスの流れ５３から分かるように、
例えば、ガスノズル４７から、水平方向（サセプタ４３
に平行な方向すなわち半導体ウエハ５２の主面に平行な
方向）、上方または垂直方向（サセプタ４３に垂直な方
向すなわち半導体ウエハ５２の主面に垂直な方向）、お
よび水平と垂直との中間の任意の方向などにガスが放出
される。ガスノズル４７の孔から処理室４２内に放出さ
れたガスは、上記実施の形態１と同様に、処理室４２内
で乱流を生じ、半導体ウエハ５２の上方においてガスの
流れに渦を発生する。また、処理室４２内のガスの流れ
の渦は、一定せずに不規則に変化する。これにより、処
理室４２内のガスを強制的に対流させ、半導体ウエハ５
２上に形成されるシリコンゲルマニウム膜やシリコン膜
の膜質および膜厚を、半導体ウエハ５２面内で均一にす
ることができる。この実施の形態の場合はガスノズル４
７から複数方向にガスが放出されているが、一方向、た
とえば上方または垂直方向の一方向のみでもよい。
【００７３】半導体製造装置４１を用いた半導体装置の
製造工程は、半導体ウエハ５２一枚ごとに半導体製造装
置４１を用いてシリコンゲルマニウム膜を成膜すること
以外は、上記実施の形態１とほぼ同様であるので、ここ
ではその説明を省略する。
【００７４】本実施の形態によれば、枚葉式の成膜装置
を用いて大口径（例えば直径２００ｍｍ以上）の半導体
ウエハ５２上にシリコンゲルマニウム膜を成膜する場合
でも、シリコンゲルマニウム膜の成膜速度を向上し、膜
厚および膜質を均一にすることができる。またこのよう
な処理室を複数有する半導体製造装置の構成も可能であ
る。
【００７５】（実施の形態３）図１１は、半導体ウエハ
（半導体基板）６０上にシリコンゲルマニウム膜６１と
シリコン膜（歪シリコン膜）６２を形成した状態を概念
的に示す断面図である。
【００７６】シリコンゲルマニウムの格子定数は、ゲル
マニウム濃度を増大すると増大する。このため、単結晶
シリコンからなる半導体ウエハ６０上にシリコンゲルマ
ニウム膜６１を成膜する場合、ゲルマニウム濃度が大き
なシリコンゲルマニウム膜をいきなり半導体ウエハ６０
上にエピタキシャル成長させると、格子定数の違いによ
り、シリコンゲルマニウム膜が大きく歪み、シリコンゲ
ルマニウム膜中に高密度の欠陥が生じるなどの不具合が
発生する恐れがある。このため、半導体ウエハ６０とシ
リコンゲルマニウム膜６１の界面近傍ではシリコンゲル
マニウム膜６１中のゲルマニウム濃度を比較的小さく
し、半導体ウエハ６０とシリコンゲルマニウム膜６１の
界面で格子定数がマッチングしやすくする。そして、シ
リコンゲルマニウム膜６１の成膜が進むにつれて例えば
階段状（ステップ状）にゲルマニウム濃度を増大するこ
とで少しずつ応力を印加させ、所定のゲルマニウム濃度
に到達したら、ゲルマニウム濃度が一定になるようにシ
リコンゲルマニウム膜６１を形成する（順ステップグレ
ーデッドプロセス）。これにより、半導体ウエハ６０と
シリコンゲルマニウム膜６１の界面近傍に集中する欠陥
の発生を抑制し、シリコンゲルマニウム膜６１中の貫通
転位密度を低減することができる。一方、シリコンゲル
マニウム膜６１上にシリコン膜（歪シリコン膜）６２を
エピタキシャル成長させる場合は、下地シリコンゲルマ
ニウム膜６１の格子定数に応じて、その上に形成される
シリコン膜６２が歪む（通常のシリコンの格子定数より
伸びる）が、歪シリコン膜６２は比較的薄い（例えば４
０〜５０ｎｍ）ため、歪シリコン膜６２中に転位はほと
んど生じない。
【００７７】しかしながら、本発明者らの研究によれ
ば、上記のようにシリコンゲルマニウム膜６１の厚み方
向のゲルマニウム濃度を半導体ウエハ６０とシリコンゲ
ルマニウム膜６１との界面からシリコンゲルマニウム膜
６１の内部方向に向かって徐々に増大させると、シリコ
ンゲルマニウム膜６１中でストレスまたは応力が同一方
向に印加され、累積された応力に起因した種々の不具
合、例えばシリコンゲルマニウム膜６１中の欠陥の増大
や、シリコンゲルマニウム膜６１および歪シリコン膜６
２表面の粗度の増大などが生じてしまうことが分かっ
た。
【００７８】そこで、本実施の形態においては、シリコ
ンゲルマニウム膜６１の厚み方向のゲルマニウム濃度を
半導体ウエハ６０とシリコンゲルマニウム膜６１との界
面からシリコンゲルマニウム膜６１の内部方向に向かっ
て増大させたことによる上記不具合を改善させることを
検討した。
【００７９】本実施の形態の半導体装置の製造方法、こ
こでは半導体基板上にシリコンゲルマニウム膜およびシ
リコン膜（歪シリコン膜）を形成する工程を説明する。
【００８０】図１２は、本実施の形態の半導体装置の製
造工程中の要部断面図であり、半導体ウエハ（半導体基
板）７０上にシリコンゲルマニウム膜（ＳｉＧｅ膜）７
１およびシリコン膜（歪シリコン膜）７２が形成された
状態を示している。図１３は、シリコンゲルマニウム膜
７１およびシリコン膜７２の形成工程における半導体ウ
エハ７０の温度と成膜装置へ導入したモノゲルマン（Ｇ
ｅＨ4）ガスの流量とを示すグラフである。図１３のグ
ラフの縦軸が半導体ウエハの温度およびモノゲルマン
（ＧｅＨ4）ガスの流量に対応する。また、図１３のグ
ラフの横軸は時間または時刻に対応するが、任意単位
（arbitrary unit）であり、時間ｔ1〜ｔ17のそれぞれ
の時間間隔は均一ではないことに注意すべきである。
【００８１】まず、半導体ウエハ（半導体基板）７０を
成膜装置に搬入する。この場合、成膜装置として上記半
導体製造装置１や半導体製造装置４１を用い、常圧およ
び準常圧領域の圧力でシリコンゲルマニウム膜およびシ
リコン膜（歪シリコン膜）をエピタキシャル成長させれ
ば、短時間で多数の半導体ウエハ上にシリコンゲルマニ
ウム膜および歪シリコン膜を形成できたり、あるいは成
膜速度を向上できるのでより好ましい。しかしながら、
減圧ＣＶＤ装置やＵＨＶ−ＣＶＤ装置などの他の成膜装
置を用い、真空下でシリコンゲルマニウム膜および歪シ
リコン膜を半導体ウエハ７０上にエピタキシャル成長さ
せることもできる。ここでは、上記半導体製造装置１を
用いた場合について説明する。
【００８２】半導体ウエハ７０としては、例えばシリコ
ン単結晶の（１００）４度ｏｆｆ基板、すなわちシリコ
ンの（１００）面から４度傾いた主面を有する単結晶シ
リコン基板を用いることができる。
【００８３】半導体ウエハ７０が配置された半導体製造
装置１の処理室２内に、窒素（Ｎ2）ガスを例えば１５
０ｓｌｍ（standard liters per minute）の流量で導入
し、処理室２内の空気を充分に除去する。これにより、
空気と後で導入される水素ガスとが反応するのを防止で
きる。なお、本実施の形態では、ガス流量は、０℃、１
気圧で校正されたガス流量を示している。
【００８４】それから、時間（時刻）ｔ1で窒素ガスの
導入を停止し、処理室２内にキャリアガスとしての水素
（Ｈ2）ガスを例えば１７０ｓｌｍの流量で導入する。
なお、水素ガスの導入は、時間ｔ17まで継続される。
【００８５】処理室２内の窒素ガスが除去された後、時
間ｔ2で半導体製造装置１の高周波コイル６への高周波
電力の印加または供給を開始する。これにより、サセプ
タ３が誘導電流によって加熱され、半導体ウエハ７０の
温度が上昇する。そして、半導体ウエハ７０を１０４０
℃で例えば１０分程度（時間ｔ3〜ｔ4に対応）加熱す
る。水素雰囲気のような還元性雰囲気中で半導体ウエハ
７０を加熱すること（前加熱処理）により、半導体ウエ
ハ７０の表面の自然酸化膜が除去され、半導体ウエハの
表面がクリーニングまたは清浄化される。
【００８６】次に、時間ｔ4〜ｔ5にかけて半導体ウエハ
７０の温度を例えば９８０℃に低下させる。それから、
時間ｔ5〜ｔ6にかけて（例えば１分程度）、処理室２内
に上記水素ガスに加えてシリコンソースガスとしてのモ
ノシラン（ＳｉＨ4）ガスを、例えば４０ｓｃｃｍ（sta
ndard cubic centimeters per minute）の流量で導入す
る。これにより、半導体ウエハ７０上に数ｎｍ程度のシ
リコン膜７０ａが形成され、より清浄なシリコン表面が
得られる。その後、時間ｔ6で上記モノシランガスの導
入を停止し、半導体ウエハ７０の温度を例えば８００℃
に低下させる。
【００８７】次に、時間ｔ7で上記キャリアガスとして
の水素ガスに加えて、シリコンソースガスとしてのモノ
シラン（ＳｉＨ4）ガス、Ｐ型ドーピングガスとしての
ジボラン（Ｂ2Ｈ6）ガスおよびゲルマニウムソースガス
としてのモノゲルマン（ＧｅＨ4）ガスを、例えばそれ
ぞれ２０ｓｃｃｍ、６０ｓｃｃｍおよび８０ｓｃｃｍの
流量で処理室２内に導入する。これにより、シリコンゲ
ルマニウム膜７１のエピタキシャル成長が開始される
が、ゲルマンガスの流量が比較的低いので、この段階で
成膜されるシリコンゲルマニウム膜７１のゲルマニウム
濃度は比較的低い。なお、モノシラン（ＳｉＨ4）ガス
およびジボラン（Ｂ2Ｈ6）ガスの導入は、時間ｔ14ま
で、例えば同じ流量で継続される。
【００８８】それから、時間ｔ8で処理室２内に導入し
ているモノゲルマンガスの流量を、例えば１７０ｓｃｃ
ｍに増大させる。これにより、成膜されるシリコンゲル
マニウム膜７１のゲルマニウム濃度がやや高くなる。
【００８９】その後、時間ｔ9、ｔ10およびｔ11で、処
理室２内に導入しているモノゲルマンガスの流量を、例
えば４２０ｓｃｃｍ、１０５０ｓｃｃｍおよび３０００
ｓｃｃｍに順次増大させる。各流量の段階において、成
膜されるシリコンゲルマニウム膜７１のゲルマニウム濃
度がモノゲルマンガスの流量の増大に応じて順次高くな
る。
【００９０】それから、時間ｔ12で処理室２内に導入し
ているモノゲルマンガスの流量を例えば２１００ｓｃｃ
ｍに低下させる。これにより、時間ｔ12〜ｔ13（モノゲ
ルマンガス流量２１００ｓｃｃｍ）で成膜されるシリコ
ンゲルマニウム膜７１のゲルマニウム濃度が、時間ｔ11
〜ｔ12（モノゲルマンガス流量３０００ｓｃｃｍ）で成
膜されるシリコンゲルマニウム膜７１のゲルマニウム濃
度よりも低くなる。
【００９１】次に、時間ｔ13で処理室２内へのモノゲル
マンガスの導入を停止する（モノシランガスおよびジボ
ランガスの導入は継続する）。これにより、シリコンゲ
ルマニウム膜７１のエピタキシャル成長が終了し、シリ
コン膜（歪シリコン膜）７２がシリコンゲルマニウム膜
７１上にエピタキシャル成長する。時間ｔ7〜ｔ13で成
膜されたシリコンゲルマニウム膜７１の厚みは例えば３
〜４μｍ程度であり、時間ｔ13〜ｔ14でシリコンゲルマ
ニウム膜７１上に成膜される歪シリコン膜７２の厚みは
例えば４０〜５０ｎｍ程度である。
【００９２】その後、時間ｔ14でモノシランガスおよび
ジボランガスの処理室２内への導入を停止して歪シリコ
ン膜７２の成膜を終了し、高周波コイル６への高周波電
力の供給を停止して半導体ウエハ７０の温度を例えば室
温近くに低下させる。それから、時間ｔ16で処理室２内
への水素ガスの導入を停止しかつ窒素ガスを導入する。
処理室２内の水素ガスが充分に除去された後、半導体製
造装置１から半導体ウエハ７０が取り出される。図１２
は、このようにして半導体ウエハ７０上にシリコンゲル
マニウム膜７１およびシリコン膜（歪シリコン膜）７２
が形成された状態に対応する。取り出された半導体ウエ
ハ７０は、次の製造工程に送られ、半導体ウエハ７０に
半導体素子が形成される。
【００９３】これ以降の半導体装置の製造工程は上記実
施の形態１とほぼ同様であるので、ここではその説明は
省略する。
【００９４】なお、上記実施の形態では、図１３のグラ
フに示されるようにモノゲルマンガスの流量を時間ｔ7
〜ｔ12にかけて階段状（ステップ状）に増減させたが、
図１４のグラフに示されるように、モノゲルマンガスの
流量を時間ｔ7〜ｔ12にかけて連続的に増減させること
もできる。
【００９５】図１５は、上記実施の形態に従って形成さ
れたシリコンゲルマニウム膜７１の厚み方向のゲルマニ
ウム濃度分布を示すグラフであり、ＳＩＭＳ（secondar
y ion mass spectroscopy）法によって分析した結果
（実測値）が示されている。図１５のグラフの横軸は、
歪シリコン膜の表面からの深さ方向の距離（深さ）に対
応し、グラフの縦軸はゲルマニウム濃度（Ｇｅ濃度）に
対応する。
【００９６】図１５から分かるように、シリコンゲルマ
ニウム膜７１の厚み方向のゲルマニウム濃度分布は、シ
リコンゲルマニウム膜７１の半導体ウエハ（半導体基
板）７０側の界面（シリコンゲルマニウム膜７１と半導
体ウエハ７０またはシリコン膜７０ａとの界面）からシ
リコンゲルマニウム膜７１の内部方向に階段状に増大し
ているが、シリコンゲルマニウム膜７１の厚み方向の中
間領域で最大値またはピークを形成した後に減少する。
シリコンゲルマニウム膜７１のゲルマニウム濃度は、成
膜工程中のゲルマニウムソースガス、ここではモノゲル
マン（ＧｅＨ4）ガスの流量に依存する。シリコンゲル
マニウム膜７１の半導体ウエハ７０側の界面からシリコ
ンゲルマニウム膜７１の内部方向にゲルマニウム濃度が
階段状に増大している（この濃度増大領域およびその近
傍を順ステップグレーデッド領域と称する）のは、上記
シリコンゲルマニウム膜７１の成膜工程でモノゲルマン
ガスの流量を８０ｓｃｃｍ、１７０ｓｃｃｍ、４２０ｓ
ｃｃｍ、１０５０ｓｃｃｍおよび３０００ｓｃｃｍに順
次階段状に増大させたためである。従って、ゲルマニウ
ム濃度が最大値またはピークとなるシリコンゲルマニウ
ム膜７１の領域は、上記シリコンゲルマニウム膜７１の
成膜工程でモノゲルマンガスの流量を最大（３０００ｓ
ｃｃｍ）とした成膜段階（時間ｔ11〜ｔ12）に対応す
る。シリコンゲルマニウム膜７１のゲルマニウム濃度が
ピークを形成した後、シリコンゲルマニウム膜７１の歪
シリコン膜７２側の界面（シリコンゲルマニウム膜７１
と歪シリコン膜７２との界面）方向に階段状に減少する
（この濃度減少領域およびその近傍を逆ステップグレー
デッド領域と称する）のは、上記シリコンゲルマニウム
膜７１の成膜工程でモノゲルマンガスの流量を３０００
ｓｃｃｍから２１００ｓｃｃｍに低下させたためであ
る。時間ｔ12〜ｔ13の間モノゲルマンガスの流量を２１
００ｓｃｃｍに維持した後、モノゲルマンガスの導入が
停止されたので、シリコンゲルマニウム膜７１のゲルマ
ニウム濃度はピークから逆ステップグレーデッド領域で
一旦減少した後は、シリコンゲルマニウム膜７１と歪シ
リコン膜７２との界面近傍までほぼ一定となる。なお、
図１５のグラフにおいて、歪シリコン膜７２表面からの
距離が数十ｎｍの領域でゲルマニウム濃度が急速に減少
した領域が、歪シリコン膜７２の形成領域に対応する。
【００９７】図１６は、本実施の形態に従ってシリコン
ゲルマニウム膜７１を成膜した場合のシリコンゲルマニ
ウム膜７１の厚み方向のゲルマニウム濃度分布を模式的
に示すグラフであり、図１５に対応する。また、図１７
は、図１４のようにモノゲルマンガスの流量を連続的に
増減させてシリコンゲルマニウム膜７１を成膜した場合
のシリコンゲルマニウム膜７１の厚み方向のゲルマニウ
ム濃度分布を模式的に示すグラフである。図１６および
図１７のグラフの横軸は、歪シリコン膜７２の表面から
の深さ方向の距離（深さ）に対応する。図１６および図
１７のグラフの縦軸はゲルマニウム濃度（Ｇｅ濃度）に
対応する。
【００９８】シリコンゲルマニウム膜７１と歪シリコン
膜７２との界面近傍におけるシリコンゲルマニウム膜７
１のゲルマニウム濃度Ｙ1は、５〜４０％（原子％）で
あることが好ましく、より好ましくは１０〜３０％（原
子％）、さらに好ましくは１５〜２５％（原子％）であ
る。これにより、シリコンゲルマニウム膜７１上に、電
子の移動度を向上させるのに最適な格子定数を有する歪
シリコン膜７２を的確に形成でき、高速な半導体装置を
製造することが可能となる。
【００９９】シリコンゲルマニウム膜７１中のゲルマニ
ウム濃度のピーク値Ｙ2と上記ゲルマニウム濃度Ｙ1との
差、すなわちＹ2−Ｙ1は、１〜４０％（原子％）である
ことが好ましく、より好ましくは３〜２０％（原子
％）、さらに好ましくは５〜１０％（原子％）である。
また、上記ゲルマニウム濃度Ｙ1に対する、シリコンゲ
ルマニウム膜７１中のゲルマニウム濃度のピーク値Ｙ2
の比、すなわちＹ2／Ｙ1は、１．０２〜９．０であるこ
とが好ましく、より好ましくは１．１〜３．０、さらに
好ましくは１．２〜１．７である。これにより、後述す
るように、シリコンゲルマニウム膜７１中の歪、ストレ
スまたは応力を緩和でき、結晶欠陥を抑制したシリコン
ゲルマニウム膜７１および歪シリコン膜７２を形成する
ことができる。このため、信頼性が高く、高性能の半導
体装置を実現できる。
【０１００】また、ゲルマニウム濃度を変化または増減
させる領域の厚みＴ1は、例えば１．５〜２μｍ程度で
あり、シリコンゲルマニウム膜７１のゲルマニウム濃度
が均一な領域の厚みＴ2は、例えば１．５〜２μｍ程度
である。また、階段状にゲルマニウム濃度を変化させる
場合の各ステップの間隔は、例えば０．３〜０．５μｍ
程度である。
【０１０１】次に、シリコンゲルマニウム膜７１中の結
晶欠陥を評価するために、シリコンゲルマニウム膜７１
の最大貫通転位密度を測定した。最大貫通転位密度は、
シリコンゲルマニウム膜７１および歪シリコン膜７２を
形成した半導体ウエハ（半導体基板）７０を選択エッチ
ングし、表面を金属顕微鏡で観察することによって求め
た。その結果、本実施の形態に従って形成されたシリコ
ンゲルマニウム膜７１の最大貫通転位密度は１×１０4
ｃｍ-2以下程度であった。
【０１０２】比較例として、シリコンゲルマニウム膜の
成膜の初期段階からゲルマニウム濃度を階段状に増大さ
せ、ゲルマニウム濃度が最大値に達した後は、ゲルマニ
ウム濃度を減少させることなく一定となるようにシリコ
ンゲルマニウム膜を成膜した場合（すなわち上記シリコ
ンゲルマニウム膜６１の場合）についても最大貫通転位
密度を測定した。この比較例の場合、最大貫通転位密度
は１×１０6ｃｍ-2程度であった。
【０１０３】従って、本実施の形態のように、シリコン
ゲルマニウム膜の成膜の初期段階からゲルマニウム濃度
を階段状に増大させ、ゲルマニウム濃度が最大値に達し
た後、ゲルマニウム濃度が一旦減少するようにシリコン
ゲルマニウム膜７１を成膜することにより、最大貫通転
位密度を小さくすることができる。このため、シリコン
ゲルマニウム膜７１やその上に形成される歪シリコン膜
７２の欠陥密度を低減することが可能となる。これによ
り、半導体装置の信頼性を向上できる。また、半導体装
置の製造歩留まりも向上できる。
【０１０４】上記のように、シリコンゲルマニウム膜７
１の厚み方向のゲルマニウム濃度を半導体ウエハ（半導
体基板）７０側の界面からシリコンゲルマニウム膜７１
の内部方向に徐々に増大させると、シリコンゲルマニウ
ム膜７１中でストレスまたは応力が同一方向に印加さ
れ、応力が累積される。本実施の形態のように、ゲルマ
ニウム濃度がピークに達した後にゲルマニウム濃度を低
下させることで、順ステップグレーデッド領域で累積さ
れた応力を逆ステップグレーデッド領域付近で緩和する
ことができる。このため、シリコンゲルマニウム膜７１
と歪シリコン膜７２との界面近傍でのシリコンゲルマニ
ウム膜７１の欠陥を減少させることが可能となる。これ
により、欠陥の少ない下地シリコンゲルマニウム膜７１
上に歪シリコン膜７２をエピタキシャル成長させること
が可能となる。このため、歪シリコン膜７２中の欠陥の
発生も抑制できる。なお、このような効果は、シリコン
ゲルマニウム膜７１のゲルマニウム濃度がピークを形成
した後、シリコンゲルマニウム膜７１と歪シリコン膜７
２との界面方向にゲルマニウム濃度を階段状に減少させ
た場合（図１６のゲルマニウム濃度分布の場合に対応）
も、あるいは連続的に減少させた場合（図１７のゲルマ
ニウム濃度分布の場合に対応）も、同様に得ることがで
きる。
【０１０５】次に、本実施の形態に従ってシリコンゲル
マニウム膜７１を形成した半導体ウエハ（半導体基板）
７０の表面粗度を測定した。ここでは、半導体ウエハ７
０上にシリコンゲルマニウム膜７１および歪シリコン膜
７２を形成し、その表面（歪シリコン膜表面）の表面粗
度をＡＦＭ（atomic force microscopy）によって測定
し、表面粗度のＲＭＳ（root mean square）を計算し
た。薄い歪シリコン膜７２の表面粗度は、下地のシリコ
ンゲルマニウム膜７１の表面粗度に依存する。
【０１０６】本実施の形態に従ってシリコンゲルマニウ
ム膜７１を形成すると、シリコンゲルマニウム膜７１の
成膜温度が７７７℃の場合、表面粗度のＲＭＳは３．６
ｎｍであり、シリコンゲルマニウム膜７１の成膜温度が
８００℃の場合、表面粗度のＲＭＳは２．５ｎｍであっ
た。
【０１０７】比較例として、シリコンゲルマニウム膜の
成膜の初期段階からゲルマニウム濃度を階段状に増大さ
せ、ゲルマニウム濃度が最大値に達した後は、ゲルマニ
ウム濃度を減少させることなく一定となるようにシリコ
ンゲルマニウム膜を成膜した場合（すなわち上記シリコ
ンゲルマニウム膜６１の場合）についても表面粗度のＲ
ＭＳを測定した。ただしシリコンゲルマニウム膜６１の
成膜温度は７７７℃である。この比較例の場合、表面粗
度のＲＭＳは４．１ｎｍであった。
【０１０８】従って、本実施の形態のように、シリコン
ゲルマニウム膜の成膜の初期段階からゲルマニウム濃度
を階段状に増大させ、ゲルマニウム濃度が最大値に達し
た後、ゲルマニウム濃度が一旦減少するようにシリコン
ゲルマニウム膜７１を成膜することにより、表面粗度を
小さくすることができる。このため、シリコンゲルマニ
ウム膜７１およびその上に形成される歪シリコン膜７２
の表面粗度を小さくでき、半導体装置の信頼性を向上す
ることが可能になる。また、半導体装置の製造歩留まり
も向上できる。また、シリコンゲルマニウム膜７１の成
膜温度を高くすることで、表面粗度を更に小さくするこ
ともできる。なお、このような効果は、シリコンゲルマ
ニウム膜７１のゲルマニウム濃度がピークを形成した
後、シリコンゲルマニウム膜７１と歪シリコン膜７２と
の界面方向にゲルマニウム濃度を階段状に減少させた場
合（図１６のゲルマニウム濃度分布の場合に対応）も、
あるいは連続的に減少させた場合（図１７のゲルマニウ
ム濃度分布の場合に対応）も、同様に得ることができ
る。
【０１０９】図１８は、本実施の形態に従って形成され
たシリコンゲルマニウム膜７１上に形成した歪シリコン
膜７２の格子定数の伸び率を測定した結果を示すグラフ
である。図１８のグラフの横軸は、シリコンゲルマニウ
ム膜７１と歪シリコン膜７２の界面近傍でのシリコンゲ
ルマニウム膜７１のゲルマニウム濃度（図１６および図
１７のグラフのＹ1）に対応する。図１８のグラフの縦
軸は、歪シリコン膜７２の格子定数のｘｙ方向（半導体
ウエハ７０の主面に平行な面内方向）の伸び率に対応
し、通常のシリコン単結晶の格子定数を１とした相対値
で示してある。また、図１８のグラフ中の黒丸が、歪シ
リコン膜７２の格子定数の実測値に対応し、グラフ中の
直線はシリコンゲルマニウムの格子定数とゲルマニウム
濃度の関係を示す理論値（立方晶歪緩和時）に対応す
る。
【０１１０】図１８のグラフから分かるように、歪シリ
コン膜７２の格子定数実測値は、シリコンゲルマニウム
の格子定数とゲルマニウム濃度の関係を示す理論直線に
ほぼ一致している。すなわち、歪シリコン膜７２の格子
定数は、下地層であるシリコンゲルマニウム膜７１の格
子定数に対応して伸びた（歪んだ）格子定数を有してい
る。従って、本実施の形態に従って形成された歪シリコ
ン膜７２は、下地シリコンゲルマニウム膜７１のゲルマ
ニウム濃度（Ｙ1）に対応した歪みを有し、かつシリコ
ンゲルマニウム膜７１は十分に歪みが緩和されているこ
とが確認できる。
【０１１１】次に、シリコンゲルマニウム膜７１を形成
する前の半導体ウエハ（半導体基板）７０の処理方法に
ついて説明する。以下のような処理を行った後に、シリ
コンゲルマニウム膜７１を半導体ウエハ７０上にエピタ
キシャル成長させるとより好ましい。なお、以下の処理
方法は、前記実施の形態１において、シリコンゲルマニ
ウム膜２１を形成する前の半導体ウエハ（半導体基板）
１２の処理方法として適用することもでき、そのような
処理を行った後にシリコンゲルマニウム膜２１を半導体
ウエハ１２上にエピタキシャル成長させるとより好まし
いことはもちろんである。
【０１１２】例えば、水素ガスのような還元性雰囲気中
で半導体ウエハ７０を例えば１０４０℃に加熱（前加熱
処理）することで、半導体ウエハ７０の表面の自然酸化
膜を除去し、半導体ウエハ７０の表面を清浄化すること
ができる。これにより、半導体ウエハ７０の清浄な表面
上にシリコンゲルマニウム膜７１をエピタキシャル成長
することが可能になる。
【０１１３】また、上記前加熱処理によって自然酸化膜
を除去した後、処理室２内にモノシランガス（Ｓｉ
Ｈ4）を導入しかつ半導体ウエハ７０を例えば９８０℃
で加熱して半導体ウエハ７０上に薄いシリコン膜７０ａ
をエピタキシャル成長させ、清浄なシリコン表面を形成
することもできる。図１３に従って説明された上記実施
の形態では、この処理が行われている。
【０１１４】あるいは、塩化水素（ＨＣｌ）ガスを処理
室２内に導入しかつ半導体ウエハ７０を例えば９００℃
で加熱して半導体ウエハ７０表面をエッチングし、半導
体ウエハ７０の表面の自然酸化膜を除去することもでき
る。この工程は、半導体ウエハ７０の温度を１０００℃
以下に抑えなければならない場合などに特に有効であ
る。
【０１１５】あるいは、上記のように半導体ウエハ７０
の表面を清浄化するために前加熱処理を行った後、更に
上記のように塩化水素ガスを処理室２内に導入して半導
体ウエハ７０表面のエッチングを行うこともできる。
【０１１６】あるいは、上記のように半導体ウエハ７０
の表面を清浄化するために上記前加熱処理を行った後、
更に上記のように塩化水素ガスを処理室２内に導入して
半導体ウエハ７０表面のエッチングを行い、その後上記
のように半導体ウエハ７０上に薄いシリコン膜７０ａを
エピタキシャル成長させることもできる。
【０１１７】これらの表面処理方法は、半導体ウエハ７
０上にシリコンゲルマニウム膜７１を形成する場合につ
いて述べたが、半導体ウエハ７０上に既に形成されたシ
リコンゲルマニウム膜７１上に、更にシリコンゲルマニ
ウム膜やシリコン膜を形成する際の表面処理方法として
も有効である。また、例えばシリコンゲルマニウム膜７
１の表面をＣＭＰ（Chemical Mechanical Polishing）
などで研磨した後に、更にシリコンゲルマニウム膜やシ
リコン膜を形成する際の表面処理方法としても有効であ
る。
【０１１８】また、上記実施の形態では、シリコンソー
スガスとしてモノシラン（ＳｉＨ4）ガスを用いたが、
ＳｉＨ4ガスの代わりにＳｉＨ2Ｃｌ2ガスをシリコンソ
ースガスとして用いることもできる。これにより、シリ
コンゲルマニウム膜７１および歪シリコン膜７２の成長
速度をより向上したり、異物発生を抑制することが可能
となる。
【０１１９】また、シリコンソースガスとして最初にＳ
ｉＨ2Ｃｌ2ガスを用い、シリコンゲルマニウム膜７１の
成膜の最終段階（例えば図１３のグラフの時間ｔ12〜ｔ
13の間の最後の数分間）と歪シリコン膜７２の成膜段階
（時間ｔ13〜ｔ14）とにおけるシリコンソースガスをモ
ノシラン（ＳｉＨ4）ガスに切り換えることもできる。
これにより、成長した膜の表面をより平坦にすることが
できる。また、歪シリコン膜７２のみにモノシランガス
を用いても効果がある。
【０１２０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【０１２１】前記実施の形態では、ＭＩＳＦＥＴを有す
る半導体装置について説明したが、本発明は、これに限
定されるものではなく、シリコンゲルマニウム膜を形成
した種々の半導体装置の製造方法および半導体装置に適
用することができる。たとえば、バイポーラ素子のベー
ス部分としてＳｉＧｅ膜を選択的に形成することも可能
である。
【０１２２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１２３】常圧および準常圧領域の圧力でシリコンゲ
ルマニウム膜を成膜することにより、シリコンゲルマニ
ウム膜の成膜速度を高めることができる。
【０１２４】バッチ式の成膜装置を用いてシリコンゲル
マニウム膜を成膜することにより、半導体装置の製造時
間を短縮できる。
【０１２５】成膜装置の処理室内に導入した成膜用のガ
スに乱流を生じさせてシリコンゲルマニウム膜を成膜す
ることにより、シリコンゲルマニウム膜の膜質および膜
厚を均一にすることができる。
【０１２６】半導体基板上にエピタキシャル成長された
シリコンゲルマニウム膜の厚み方向のゲルマニウム濃度
分布が、シリコンゲルマニウム膜の厚み方向の中間領域
にピークを有することにより、シリコンゲルマニウム膜
中の欠陥を低減できる。また、表面をより平坦化でき
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造
工程で用いられる半導体製造装置の概念的な構造を示す
一部切欠き正面図である。
【図２】図１の半導体製造装置の一部切欠き上面図であ
る。
【図３】図１の半導体製造装置のガスノズルの先端付近
の構造を概念的に示す側面図である。
【図４】図３のガスノズルの上面図である。
【図５】本発明の一実施の形態である半導体装置の製造
工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要
部断面図である。
【図７】図６に続く半導体装置の製造工程中における要
部断面図である。
【図８】図７に続く半導体装置の製造工程中における要
部断面図である。
【図９】図８に続く半導体装置の製造工程中における要
部断面図である。
【図１０】本発明の他の実施の形態である半導体装置の
製造工程で用いられる半導体製造装置の説明図である。
【図１１】半導体ウエハ上にシリコンゲルマニウム膜と
シリコン膜を形成した状態を概念的に示す断面図であ
る。
【図１２】本発明の他の形態である半導体装置の製造工
程中の要部断面図である。
【図１３】シリコンゲルマニウム膜および歪シリコン膜
の形成工程における半導体ウエハの温度と成膜装置へ導
入するモノゲルマン（ＧｅＨ4）ガスの流量とを示すグ
ラフである。
【図１４】シリコンゲルマニウム膜および歪シリコン膜
の形成工程における半導体ウエハの温度と成膜装置へ導
入するモノゲルマン（ＧｅＨ4）ガスの流量とを示すグ
ラフである。
【図１５】シリコンゲルマニウム膜の厚み方向のゲルマ
ニウム濃度分布を示すグラフである。
【図１６】シリコンゲルマニウム膜の厚み方向のゲルマ
ニウム濃度分布を模式的に示すグラフである。
【図１７】シリコンゲルマニウム膜の厚み方向のゲルマ
ニウム濃度分布を模式的に示すグラフである。
【図１８】シリコンゲルマニウム膜上に形成した歪シリ
コン膜の格子定数の伸び率を測定した結果を示すグラフ
である。
【符号の説明】
１ 半導体製造装置 ２ 処理室 ３ サセプタ ３ａ サセプタ回転方向 ４ サセプタ支持台 ５ コイルカバー ６ 高周波コイル ７ ガスノズル ７ａ 孔（ガスノズルの孔） ８ ガス排気口 ９ ベースプレート １０ ベルジャ １０ａ 石英ベルジャ １０ｂ ステンレス製ベルジャ １０ｃ 覗窓 １１ ベルジャパージ部 １２ 半導体ウエハ（半導体基板） １３ ガス放出方向 １３ａ ガスの流れ ２１ シリコンゲルマニウム膜（ＳｉＧｅ膜） ２２ シリコン膜（歪シリコン膜） ２３ 素子分離領域 ２４ ゲート絶縁膜 ２５ シリコンゲルマニウム膜 ２６ タングステンシリサイド（ＷＳｉ2）膜 ２７ ゲート電極 ２８ ｎ型半導体領域（ソース、ドレイン） ２９ ｎチャネル型のＭＩＳＦＥＴ ３０ 層間膜絶縁膜 ３１ コンタクトホール ３２ プラグ ３３ 配線（第１層配線） ３４ 層間絶縁膜 ４１ 半導体製造装置 ４２ 処理室 ４３ サセプタ ４４ サセプタ支持部 ４５ コイルカバー ４６ 高周波コイル ４７ ガスノズル ４８ ガス排気口 ４９ ベースプレート ５０ ベルジャ ５２ 半導体ウエハ（半導体基板） ５３ ガスの流れ ６０ 半導体ウエハ（半導体基板） ６１ シリコンゲルマニウム膜 ６２ シリコン膜（歪シリコン）膜 ７０ 半導体ウエハ（半導体基板） ７０ａ シリコン膜 ７１ シリコンゲルマニウム膜（ＳｉＧｅ膜） ７２ シリコン膜（歪シリコン膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平澤 亘 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 (72)発明者 杉井 信之 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4K030 AA05 AA06 BA09 BA29 CA04 FA10 JA06 LA15 5F045 AA03 AB40 AC01 AC19 AE21 AE23 DP03 DP15 DP27 EF02 EF03 EF04 5F052 JA01 KA01 KA05 5F140 AA00 AC28 BA01 BA05 BA17 BA20 BC12 BF04 BF11 BF18 BF32 BF34 BG27 BJ10 BJ11 BJ17 BJ27 BK13 CA03 CB01 CB04 CC03 CC12

Claims (39)

    【特許請求の範囲】
  1. 【請求項１】 以下の工程を有することを特徴とする半
    導体装置の製造方法； （ａ）複数の半導体基板を準備する工程、（ｂ）前記複
    数の半導体基板をバッチ式の成膜装置の処理室内に配置
    する工程、（ｃ）前記処理室内を常圧および準常圧領域
    の圧力とし、前記処理室内に成膜用のガスを導入し、前
    記複数の半導体基板上にシリコンゲルマニウム膜をエピ
    タキシャル成長させる工程。
  2. 【請求項２】 以下の工程を有することを特徴とする半
    導体装置の製造方法； （ａ）半導体基板を準備する工程、（ｂ）前記半導体基
    板を成膜装置の処理室内に配置する工程、（ｃ）前記処
    理室内に成膜用のガスを前記処理室内で前記ガスの乱流
    が生じるように導入し、前記半導体基板上にシリコンゲ
    ルマニウム膜をエピタキシャル成長させる工程。
  3. 【請求項３】 請求項２記載の半導体装置の製造方法に
    おいて、前記（ｃ）工程では、前記処理室内が常圧およ
    び準常圧領域の圧力であることを特徴とする半導体装置
    の製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、 前記成膜装置がバッチ式の成膜装置であり、 前記（ａ）工程では、複数の半導体基板が準備され、 前記（ｂ）工程では、前記複数の半導体基板が前記処理
    室内に配置され、 前記（ｃ）工程では、前記複数の半導体基板上にシリコ
    ンゲルマニウム膜がエピタキシャル成長されることを特
    徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項３記載の半導体装置の製造方法に
    おいて、 前記成膜装置が枚葉式の成膜装置であり、 前記半導体基板の直径が２００ｍｍ以上であることを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項３記載の半導体装置の製造方法に
    おいて、 前記（ｃ）工程では、前記処理室において前記ガスが前
    記処理室の内部から前記処理室の内壁に向かう複数の方
    向に放出されることを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 請求項３記載の半導体装置の製造方法に
    おいて、 前記（ｃ）工程では、前記処理室内の前記半導体基板の
    上方において前記ガスの流れが渦を生じていることを特
    徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項２記載の半導体装置の製造方法に
    おいて、 前記シリコンゲルマニウム膜上にシリコン膜をエピタキ
    シャル成長させる工程、 を更に有することを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項２記載の半導体装置の製造方法に
    おいて、 前記（ｃ）工程の前に、 前記半導体基板上にシリコン膜を形成する工程、 を更に有し、 前記（ｃ）工程では、 前記半導体基板上に形成された前記シリコン膜上に前記
    シリコンゲルマニウム膜をエピタキシャル成長させるこ
    とを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項２記載の半導体装置の製造方法
    において、 前記（ｃ）工程の前に、 前記半導体基板を還元性雰囲気中で加熱する工程、 を更に有することを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 請求項２記載の半導体装置の製造方法
    において、 前記（ｃ）工程の前に、 前記半導体基板を塩化水素ガスでエッチングする工程、 を更に有することを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 半導体基板と、 前記半導体基板上にエピタキシャル成長されたシリコン
    ゲルマニウム膜と、 前記シリコンゲルマニウム膜上にエピタキシャル成長さ
    れたシリコン膜と、 を具備し、 前記シリコンゲルマニウム膜の厚み方向のゲルマニウム
    濃度分布は、前記シリコンゲルマニウム膜の厚み方向の
    中間領域にピークを有していることを特徴とする半導体
    装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 前記半導体基板と前記シリコンゲルマニウム膜との間に
    形成されたシリコン膜を更に具備することを特徴とする
    半導体装置。
  14. 【請求項１４】 請求項１２記載の半導体装置におい
    て、 前記シリコンゲルマニウム膜の厚み方向のゲルマニウム
    濃度分布は、前記半導体基板側の界面の近傍から前記シ
    リコンゲルマニウム膜の内部に向かう方向に増大し、前
    記中間領域で前記ピークを有した後、前記シリコン膜側
    の界面に向かう方向に一旦減少し、その後前記シリコン
    膜側の界面までほぼ一定であることを特徴とする半導体
    装置。
  15. 【請求項１５】 請求項１２記載の半導体装置におい
    て、 前記シリコンゲルマニウム膜と前記シリコン膜との界面
    近傍における前記シリコンゲルマニウム膜のゲルマニウ
    ム濃度は、５〜４０原子％の範囲内にあることを特徴と
    する半導体装置。
  16. 【請求項１６】 請求項１２記載の半導体装置におい
    て、 前記シリコンゲルマニウム膜のゲルマニウム濃度の前記
    ピークと、前記シリコンゲルマニウム膜と前記シリコン
    膜との界面近傍における前記シリコンゲルマニウム膜の
    ゲルマニウム濃度との差は、１〜４０原子％の範囲内に
    あることを特徴とする半導体装置。
  17. 【請求項１７】 請求項１２記載の半導体装置におい
    て、 前記シリコンゲルマニウム膜のゲルマニウム濃度の前記
    ピークと、前記シリコンゲルマニウム膜と前記シリコン
    膜との界面近傍における前記シリコンゲルマニウム膜の
    ゲルマニウム濃度との差は、３〜２０原子％の範囲内に
    あることを特徴とする半導体装置。
  18. 【請求項１８】 請求項１２記載の半導体装置におい
    て、 前記シリコンゲルマニウム膜のゲルマニウム濃度の前記
    ピークと、前記シリコンゲルマニウム膜と前記シリコン
    膜との界面近傍における前記シリコンゲルマニウム膜の
    ゲルマニウム濃度との差は、５〜１０原子％の範囲内に
    あることを特徴とする半導体装置。
  19. 【請求項１９】 請求項１２記載の半導体装置におい
    て、 前記シリコンゲルマニウム膜と前記シリコン膜との界面
    近傍における前記シリコンゲルマニウム膜のゲルマニウ
    ム濃度に対する、前記シリコンゲルマニウム膜のゲルマ
    ニウム濃度の前記ピークの比は、１．０２〜９．０の範
    囲内にあることを特徴とする半導体装置。
  20. 【請求項２０】 請求項１２記載の半導体装置におい
    て、 前記シリコンゲルマニウム膜と前記シリコン膜との界面
    近傍における前記シリコンゲルマニウム膜のゲルマニウ
    ム濃度に対する、前記シリコンゲルマニウム膜のゲルマ
    ニウム濃度の前記ピークの比は、１．１〜３．０の範囲
    内にあることを特徴とする半導体装置。
  21. 【請求項２１】 請求項１２記載の半導体装置におい
    て、 前記シリコンゲルマニウム膜と前記シリコン膜との界面
    近傍における前記シリコンゲルマニウム膜のゲルマニウ
    ム濃度に対する、前記シリコンゲルマニウム膜のゲルマ
    ニウム濃度の前記ピークの比は、１．２〜１．７の範囲
    内にあることを特徴とする半導体装置。
  22. 【請求項２２】 半導体基板を準備する工程と、 前記半導体基板上にシリコンゲルマニウム膜をエピタキ
    シャル成長させる工程と、 前記シリコンゲルマニウム膜上にシリコン膜をエピタキ
    シャル成長させる工程と、 を有し、 前記シリコンゲルマニウム膜の厚み方向のゲルマニウム
    濃度分布は、前記シリコンゲルマニウム膜の厚み方向の
    中間領域にピークを有していることを特徴とする半導体
    装置の製造方法。
  23. 【請求項２３】 請求項２２記載の半導体装置の製造方
    法において、 前記半導体基板上にシリコン膜を形成する工程を更に有
    し、 前記シリコンゲルマニウム膜は前記半導体基板上の前記
    シリコン膜上に形成されることを特徴とする半導体装置
    の製造方法。
  24. 【請求項２４】 請求項２２記載の半導体装置の製造方
    法において、 前記シリコンゲルマニウム膜の厚み方向のゲルマニウム
    濃度分布は、前記半導体基板側の界面の近傍から前記シ
    リコンゲルマニウム膜の内部に向かう方向に増大し、前
    記中間領域で前記ピークを有した後、前記シリコン膜側
    の界面に向かう方向に一旦減少し、その後前記シリコン
    膜側の界面までほぼ一定であることを特徴とする半導体
    装置の製造方法。
  25. 【請求項２５】 請求項２２記載の半導体装置の製造方
    法において、 前記シリコンゲルマニウム膜と前記シリコン膜との界面
    近傍における前記シリコンゲルマニウム膜のゲルマニウ
    ム濃度は、５〜４０原子％の範囲内にあることを特徴と
    する半導体装置の製造方法。
  26. 【請求項２６】 請求項２２記載の半導体装置の製造方
    法において、 前記シリコンゲルマニウム膜のゲルマニウム濃度の前記
    ピークと、前記シリコンゲルマニウム膜と前記シリコン
    膜との界面近傍における前記シリコンゲルマニウム膜の
    ゲルマニウム濃度との差は、１〜４０原子％の範囲内に
    あることを特徴とする半導体装置の製造方法。
  27. 【請求項２７】 請求項２２記載の半導体装置の製造方
    法において、 前記シリコンゲルマニウム膜のゲルマニウム濃度の前記
    ピークと、前記シリコンゲルマニウム膜と前記シリコン
    膜との界面近傍における前記シリコンゲルマニウム膜の
    ゲルマニウム濃度との差は、３〜２０原子％の範囲内に
    あることを特徴とする半導体装置の製造方法。
  28. 【請求項２８】 請求項２２記載の半導体装置の製造方
    法において、 前記シリコンゲルマニウム膜のゲルマニウム濃度の前記
    ピークと、前記シリコンゲルマニウム膜と前記シリコン
    膜との界面近傍における前記シリコンゲルマニウム膜の
    ゲルマニウム濃度との差は、５〜１０原子％の範囲内に
    あることを特徴とする半導体装置の製造方法。
  29. 【請求項２９】 請求項２２記載の半導体装置の製造方
    法において、 前記シリコンゲルマニウム膜と前記シリコン膜との界面
    近傍における前記シリコンゲルマニウム膜のゲルマニウ
    ム濃度に対する、前記シリコンゲルマニウム膜のゲルマ
    ニウム濃度の前記ピークの比は、１．０２〜９．０の範
    囲内にあることを特徴とする半導体装置の製造方法。
  30. 【請求項３０】 請求項２２記載の半導体装置の製造方
    法において、 前記シリコンゲルマニウム膜と前記シリコン膜との界面
    近傍における前記シリコンゲルマニウム膜のゲルマニウ
    ム濃度に対する、前記シリコンゲルマニウム膜のゲルマ
    ニウム濃度の前記ピークの比は、１．１〜３．０の範囲
    内にあることを特徴とする半導体装置の製造方法。
  31. 【請求項３１】 請求項２２記載の半導体装置の製造方
    法において、 前記シリコンゲルマニウム膜と前記シリコン膜との界面
    近傍における前記シリコンゲルマニウム膜のゲルマニウ
    ム濃度に対する、前記シリコンゲルマニウム膜のゲルマ
    ニウム濃度の前記ピークの比は、１．２〜１．７の範囲
    内にあることを特徴とする半導体装置の製造方法。
  32. 【請求項３２】 以下の工程を有することを特徴とする
    半導体装置の製造方法； （ａ）半導体基板を準備する工程、（ｂ）前記半導体基
    板を成膜装置の処理室内に配置する工程、（ｃ）前記処
    理室内を常圧および準常圧領域の圧力とし、前記処理室
    内に成膜用のガスを導入し、前記半導体基板上に非晶質
    シリコンゲルマニウム膜を形成する工程。
  33. 【請求項３３】 請求項３２記載の半導体装置の製造方
    法において、 前記（ｃ）の工程では、前記処理室内で前記ガスの乱流
    が生じるように前記処理室内に前記ガスが導入されるこ
    とを特徴とする半導体装置の製造方法。
  34. 【請求項３４】 請求項３２記載の半導体装置の製造方
    法において、 前記成膜装置がバッチ式の成膜装置であり、 前記（ａ）工程では、複数の半導体基板が準備され、 前記（ｂ）工程では、前記複数の半導体基板が前記処理
    室内に配置され、 前記（ｃ）工程では、前記複数の半導体基板上に非晶質
    シリコンゲルマニウム膜が形成されることを特徴とする
    半導体装置の製造方法。
  35. 【請求項３５】 請求項３２記載の半導体装置の製造方
    法において、 前記非晶質シリコンゲルマニウム膜は、半導体素子のゲ
    ート電極を形成するために用いられることを特徴とする
    半導体装置の製造方法。
  36. 【請求項３６】 以下の工程を有することを特徴とする
    半導体装置の製造方法； （ａ）半導体基板を準備する工程、（ｂ）前記半導体基
    板を成膜装置の処理室内に配置する工程、（ｃ）前記処
    理室内を常圧および準常圧領域の圧力とし、前記処理室
    内に成膜用のガスを導入し、前記半導体基板上に多結晶
    シリコンゲルマニウム膜を形成する工程。
  37. 【請求項３７】 請求項３６記載の半導体装置の製造方
    法において、 前記（ｃ）の工程では、前記処理室内で前記ガスの乱流
    が生じるように前記処理室内に前記ガスが導入されるこ
    とを特徴とする半導体装置の製造方法。
  38. 【請求項３８】 請求項３６記載の半導体装置の製造方
    法において、 前記成膜装置がバッチ式の成膜装置であり、 前記（ａ）工程では、複数の半導体基板が準備され、 前記（ｂ）工程では、前記複数の半導体基板が前記処理
    室内に配置され、 前記（ｃ）工程では、前記複数の半導体基板上に多結晶
    シリコンゲルマニウム膜が形成されることを特徴とする
    半導体装置の製造方法。
  39. 【請求項３９】 請求項３６記載の半導体装置の製造方
    法において、 前記多結晶シリコンゲルマニウム膜は、半導体素子のゲ
    ート電極を形成するために用いられることを特徴とする
    半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342976A (ja) * 2003-05-19 2004-12-02 Toshiba Ceramics Co Ltd 半導体基板の製造方法
JP2007096274A (ja) * 2005-09-07 2007-04-12 Soi Tec Silicon On Insulator Technologies Sa 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
JP2007169785A (ja) * 2005-12-19 2007-07-05 Rohm & Haas Electronic Materials Llc 有機金属組成物
JP2009049411A (ja) * 2007-08-20 2009-03-05 Siltron Inc Ｓｓｏｉ基板の製造方法
JP2009164281A (ja) * 2007-12-28 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2010103142A (ja) * 2008-10-21 2010-05-06 Toshiba Corp 半導体装置の製造方法
JP2014053545A (ja) * 2012-09-10 2014-03-20 National Institute Of Advanced Industrial & Technology 単結晶ＳｉＧｅ層の製造方法及びそれを用いた太陽電池
JP2019511839A (ja) * 2016-04-05 2019-04-25 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 微量金属分析のための半導体ウェハの気相エッチングのための方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640971B1 (ko) * 2004-12-31 2006-11-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7972703B2 (en) 2005-03-03 2011-07-05 Ferrotec (Usa) Corporation Baffle wafers and randomly oriented polycrystalline silicon used therefor
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8598027B2 (en) * 2010-01-20 2013-12-03 International Business Machines Corporation High-K transistors with low threshold voltage
US8598020B2 (en) * 2010-06-25 2013-12-03 Applied Materials, Inc. Plasma-enhanced chemical vapor deposition of crystalline germanium
JP6640596B2 (ja) * 2016-02-22 2020-02-05 東京エレクトロン株式会社 成膜方法
US10683209B2 (en) 2016-03-18 2020-06-16 Lg Chem, Ltd. Ultra-high temperature precipitation process for manufacturing polysilicon
US11296227B2 (en) * 2019-10-16 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS648727U (ja) 1987-07-07 1989-01-18
JP2882605B2 (ja) 1987-08-27 1999-04-12 テキサス インスツルメンツ インコーポレイテッド 歪み層超格子構造の連続成長方法
US6004137A (en) * 1991-01-10 1999-12-21 International Business Machines Corporation Method of making graded channel effect transistor
JPH0691249B2 (ja) 1991-01-10 1994-11-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 変調ドープ形ｍｉｓｆｅｔ及びその製造方法
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
CA2062134C (en) 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JPH05315269A (ja) 1992-03-11 1993-11-26 Central Glass Co Ltd 薄膜の製膜方法
JPH0669131A (ja) 1992-08-17 1994-03-11 Oki Electric Ind Co Ltd 半導体薄膜形成方法
JP3080806B2 (ja) 1993-03-26 2000-08-28 エア・ウォーター株式会社 エピタキシャル膜成長法
JPH0745530A (ja) 1993-07-27 1995-02-14 Shin Etsu Handotai Co Ltd 縦型気相成長装置
JPH07201740A (ja) 1993-12-28 1995-08-04 Toshiba Corp エピタキシャル成長方法
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
US6107653A (en) 1997-06-24 2000-08-22 Massachusetts Institute Of Technology Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization
US6127233A (en) 1997-12-05 2000-10-03 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain regions and the channel region
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
DE60038793D1 (de) 1999-03-12 2008-06-19 Ibm Für feldeffektanordnungen
JP2000331943A (ja) 1999-05-20 2000-11-30 Komatsu Electronic Metals Co Ltd 半導体ウェーハの薄膜形成方法および半導体ウェーハの薄膜形成装置
US6326667B1 (en) 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
JP4212228B2 (ja) 1999-09-09 2009-01-21 株式会社東芝 半導体装置の製造方法
EP1672700A2 (en) * 1999-11-15 2006-06-21 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
JP4220665B2 (ja) 1999-11-15 2009-02-04 パナソニック株式会社 半導体装置
TW497120B (en) * 2000-03-06 2002-08-01 Toshiba Corp Transistor, semiconductor device and manufacturing method of semiconductor device
JP3777306B2 (ja) 2000-03-06 2006-05-24 株式会社東芝 半導体装置の製造方法
JP3603747B2 (ja) 2000-05-11 2004-12-22 三菱住友シリコン株式会社 ＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタ
CN1169195C (zh) 2000-06-16 2004-09-29 松下电器产业株式会社 结构评价方法、半导体装置的制造方法及记录媒体
JP4642276B2 (ja) 2000-06-16 2011-03-02 パナソニック株式会社 半導体装置の製造方法及び記録媒体
JP2002043566A (ja) * 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4269541B2 (ja) 2000-08-01 2009-05-27 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
US6613695B2 (en) * 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
JP2002329664A (ja) 2001-04-26 2002-11-15 Mitsubishi Materials Silicon Corp ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハと電界効果型トランジスタ
JP2003077845A (ja) * 2001-09-05 2003-03-14 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置
US20030111013A1 (en) * 2001-12-19 2003-06-19 Oosterlaken Theodorus Gerardus Maria Method for the deposition of silicon germanium layers
US20030124818A1 (en) * 2001-12-28 2003-07-03 Applied Materials, Inc. Method and apparatus for forming silicon containing films
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342976A (ja) * 2003-05-19 2004-12-02 Toshiba Ceramics Co Ltd 半導体基板の製造方法
JP4557505B2 (ja) * 2003-05-19 2010-10-06 コバレントマテリアル株式会社 半導体基板の製造方法
JP2007096274A (ja) * 2005-09-07 2007-04-12 Soi Tec Silicon On Insulator Technologies Sa 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
JP2007169785A (ja) * 2005-12-19 2007-07-05 Rohm & Haas Electronic Materials Llc 有機金属組成物
JP2009049411A (ja) * 2007-08-20 2009-03-05 Siltron Inc Ｓｓｏｉ基板の製造方法
JP2009164281A (ja) * 2007-12-28 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2010103142A (ja) * 2008-10-21 2010-05-06 Toshiba Corp 半導体装置の製造方法
JP2014053545A (ja) * 2012-09-10 2014-03-20 National Institute Of Advanced Industrial & Technology 単結晶ＳｉＧｅ層の製造方法及びそれを用いた太陽電池
JP2019511839A (ja) * 2016-04-05 2019-04-25 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ 微量金属分析のための半導体ウェハの気相エッチングのための方法
KR20200086386A (ko) * 2016-04-05 2020-07-16 실트로닉 아게 미량 금속 분석을 위한 반도체 웨이퍼의 기상 에칭을 위한 방법
US10861704B2 (en) 2016-04-05 2020-12-08 Siltronic Ag Method for the vapour phase etching of a semiconductor wafer for trace metal analysis
KR102237913B1 (ko) * 2016-04-05 2021-04-09 실트로닉 아게 미량 금속 분석을 위한 반도체 웨이퍼의 기상 에칭을 위한 방법

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