JP2003331587A - シリアルeepromのデータ入力制御装置 - Google Patents
シリアルeepromのデータ入力制御装置Info
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- JP2003331587A JP2003331587A JP2002139943A JP2002139943A JP2003331587A JP 2003331587 A JP2003331587 A JP 2003331587A JP 2002139943 A JP2002139943 A JP 2002139943A JP 2002139943 A JP2002139943 A JP 2002139943A JP 2003331587 A JP2003331587 A JP 2003331587A
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Abstract
ノイズが印加されたような場合に、不完全なデータをメ
モリセルに書き込んでしまうことを確実に防止できるシ
リアルEEPROMのデータ入力制御装置を提供する。 【解決手段】 データ入力制御部3は、マイコンによっ
てEEPROM2に入力されるチップセレクト信号CS
の立上がりエッジをDフリップフロップ10により検出
すると、そのエッジ検出に基づいてシリアルデータDI
の入力を許可する。また、データの入力サイクルが終了
する以前に立下がりエッジをDフリップフロップ12に
より検出すると、そのエッジ検出に基づいてDフリップ
フロップ10をリセットすることでシリアルデータDI
の入力を禁止する。
Description
ルデータが不揮発性のメモリセルに記憶されるシリアル
EEPROMについて、シリアルデータの入力を制御す
るデータ入力制御装置に関する。
は、信号線の数を極力少なくすることを目的として、不
揮発性のメモリセルに記憶されるデータの入出力をシリ
アルに行なう。そして、データの入力制御についても、
制御信号線を削減するためにチップセレクト信号を利用
するように構成されているものがある。
ROMにおけるデータ入力及び書込みのタイミングチャ
ートの一例を示す。即ち、ハイアクティブのチップセレ
クト信号CSのレベルがロウからハイに変化すると、シ
リアルクロックSKに同期して、データ入力端子DIに
スタートビット、書込み命令、アドレス、データがシリ
アルに入力される。この時、入力されたデータは、シフ
トレジスタにおいてシリアル/パラレル変換される。
がハイからロウに変化すると、シフトレジスタに保持さ
れたデータをEEPROMのメモリセルに書込む処理が
開始されるようになっている。
PROMでは、チップセレクト信号CSのレベルを参照
することでデータ入力制御を行なっているため、例え
ば、チップセレクト信号にノイズが印加されることで、
データ入力の途中であるにもかかわらずチップセレクト
信号のレベルがロウに変化すると、その時点で入力デー
タの書き込みが行なわれてしまうおそれがある、という
問題があった。
あり、その目的は、入力サイクルの途中でチップセレク
ト信号にノイズが印加されたような場合に、不完全なデ
ータをメモリセルに書き込んでしまうことを確実に防止
できるシリアルEEPROMのデータ入力制御装置を提
供することにある。
EEPROMのデータ入力制御装置によれば、シリアル
EEPROMに入力されるチップセレクト信号の一方の
エッジを検出するとそのエッジ検出に基づいてシリアル
データの入力を許可すると共に、データの入力サイクル
が終了する以前に他方のエッジを検出するとそのエッジ
検出に基づいてシリアルデータの入力を禁止する。
シリアルEEPROMに対して出力するチップセレクト
信号を変化させてシリアルデータの書込みを行う場合、
チップセレクト信号が非アクティブからアクティブに変
化する場合と、アクティブから非アクティブに変化する
場合とで、チップセレクト信号の夫々異なるエッジが検
出される。そして、一方のエッジがデータの入力サイク
ルの開始を意味すれば、他方のエッジはその入力サイク
ルの終了を意味することになる。
ってシリアルEEPROMに入力されるので、データの
入力状態を参照すればその入力がどの段階にあるのかを
判定することができる。従って、データの入力サイクル
が終了する以前にチップセレクト信号の他方のエッジが
検出された場合は当該信号の変化タイミングが明らかに
異常であるから、その時点でシリアルデータの入力を禁
止すれば、不完全なデータがメモリセルに書き込まれて
しまうことを確実に防止できる。
ータ入力制御装置によれば、第1フリップフロップは、
チップセレクト信号の一方のエッジを検出するとセット
状態となってシリアルクロックの入力を許可すると共
に、シリアルクロックに同期して入力データのシリアル
/パラレル変換を行なうためのシフトレジスタのリセッ
トを解除する。従って、一方のエッジの検出によってシ
フトレジスタに対するシリアルデータの入力が可能とな
る。
の入力サイクルが終了する以前にチップセレクト信号の
他方のエッジを検出するとセット状態となり、第1フリ
ップフロップをリセットする信号を出力する。すると、
その時点でシリアルクロックの入力が禁止されると共に
シフトレジスタはリセットされるので、シリアルデータ
の入力は禁止される。従って、簡単な構成によりデータ
入力制御装置を構成することができる。
図1乃至図3を参照して説明する。図2は、マイクロコ
ンピュータ(マイコン)1と、シリアルEEPROM
(以下、単にEEPROMと称する)2との電気的接続
状態を示すものである。マイコン1は、その内部にCP
UやROM,RAMなどを有して構成されている。そし
て、EEPROM2に対してデータの書込み及び読出し
を行なうためのインターフェイスであるパラレル/シリ
アル変換回路,シリアル/パラレル変換回路やアドレス
デコーダなども備えている(何れも図示せず)。
対してデータの書込みを行う場合はチップセレクト信号
CSをアクティブ(ハイレベル)にしてEEPROM2
のシリアルクロック端子にシリアルクロック信号SKを
出力すると共に、データ入力端子DIに、書込み命令,
書込みアドレス,書込みデータを順次シリアルに出力す
る。
場合は、同様にチップセレクト信号CSをアクティブに
してシリアルクロック信号SKを出力すると共に、デー
タ入力端子DIに、読出し命令,読出しアドレスを順次
シリアルに出力した後、データ出力端子DOよりシリア
ルに出力される読み出しデータを受信するようになって
いる。尚、リセット信号は、図示しないリセット回路に
よってパワーオンリセット時などに出力される。
て本発明の要旨にかかるデータ入力制御部(データ入力
制御装置)3を中心として示すものである。尚、以降で
は、煩雑となることを避けるため、EEPROM2の端
子とその信号名に同じ名称を使用する。ANDゲート4
の一方の入力端子には入力データDIが与えられている
と共に、他方の入力端子にはチップセレクト信号CSが
与えられている。そして、ANDゲート4の出力端子
は、受信レジスタ部5のデータ入力端子Dに接続されて
いる。尚、ANDゲート4の出力端子より出力されるデ
ータを「di」とする。
ク信号SKは、Dフリップフロップ6(FF3)のクロ
ック入力端子CLKに与えられていると共に、ANDゲ
ート7を介して受信レジスタ部5のクロック入力端子C
LKにも与えられている。Dフリップフロップ6のデー
タ入力端子Dはプルアップされており、その出力端子Q
は、ANDゲート7のもう1つの入力端子に接続されて
いる。尚、ANDゲート7の出力端子より出力されるク
ロック信号を「sk」とする。
データをクロック信号skに同期してシリアル/パラレ
ル変換するシフトレジスタを備えて構成されている。受
信レジスタ部5に入力された命令は、コマンドデコーダ
8に出力されてデコードされる。また、受信レジスタ部
5に入力されたアドレス、データは、図示しないアドレ
スバッファ、データバッファに振り分けられて格納され
るようになっている。そして、図示しない制御ロジック
部が、デコードされた命令に基づいて、メモリセル9と
の間でデータの書込み、読出し、消去などの処理を実行
するようになっている。
ップフロップ(第1フリップフロップ,FF1)10の
クロック入力端子CLKに与えられていると共に、NO
Tゲート11を介してDフリップフロップ(第2フリッ
プフロップ,FF2)12のクロック入力端子CLKに
も与えられている。
受信レジスタ部5、Dフリップフロップ6及び12の各
リセット端子RST(ロウアクティブ)に与えられてお
り、Dフリップフロップ12の出力端子Qは、ANDゲ
ート13の一方の入力端子に接続されている。また、D
フリップフロップ10及び12のデータ入力端子Dは、
何れもプルアップされている。
力部15及びクロック超過信号出力部16は、データ入
力制御部3内部の制御において使用されるタイミング信
号を生成して出力するものである。
ロップ10の出力端子Qより与えられる信号レベルがハ
イになると、クロック信号skに基づいてデータdiの
入力ビット数をカウントとする。そして、コマンドデコ
ーダ8によってデコードされた命令内容に応じたデータ
ビット数をカウントすると、ハイレベルの受信完了信号
をNOTゲート17を介してANDゲート13のもう一
方の入力端子に出力するようになっている。
10の出力信号がロウレベルになるとリセットされるよ
うになっている。また、ANDゲート13の出力信号
は、3入力NORゲート18の1つの入力端子に与えら
れている。
ロップ12の出力端子Qより与えられる信号レベルがハ
イになると、入力された書込みデータをメモリセル9に
書き込む処理に使用されるクロック信号WR_ckをカ
ウントする。そして、コマンドデコーダ8によってデコ
ードされた命令内容に応じた書込みクロック数をカウン
トすると、ハイレベルの命令終了信号をモノパルスでN
ORゲート18の他の1つの入力端子に出力するように
なっている。
プフロップ10の出力端子Qより与えられる信号レベル
がハイになると、クロック信号skの入力クロック数を
カウントする。そして、コマンドデコーダ8によってデ
コードされた命令内容に応じて定まるクロック信号sk
の入力クロック数を超過した場合は、ハイレベルのクロ
ック超過信号をNORゲート18の他の1つの入力端子
に出力するようになっている。
19を介して負論理のORゲート20の一方の入力端子
に出力される。また、ORゲート20の他方の入力端子
には、ロウアクティブのリセット信号が与えられてお
り、ORゲート20の出力端子は、Dフリップフロップ
10のリセット端子に接続されている。
合に動作するデータ出力側の構成については図示を省略
するが、受信レジスタ部5の一部はデータを出力する場
合にも使用されるようになっている。
して説明する。図3は、マイコン1がEEPROM2に
データの書込みを行う場合におけるタイミングチャート
である。マイコン1は、チップセレクト信号CSをハイ
レベルにすると共に((a)、時点参照)、シリアル
クロック信号SKを出力する((c)参照)。
リップフロップ10の出力端子Qは、チップセレクト信
号CSの立上がりエッジを検出してハイレベルとなるの
で((i)又は(j)参照)、受信レジスタ部5及びD
フリップフロップ6のリセットは解除される。そして、
Dフリップフロップ6はシリアルクロック信号SKの立
上がりエッジによってセットされ続けるので、ANDゲ
ート7はクロック信号skの出力が可能となる((h)
参照)。
号CSがハイレベルになることでデータdiの出力が可
能となり((g)参照)、受信完了信号出力部14及び
クロック超過信号出力部16は夫々のカウント動作を開
始する。
として、最初の2ビットに命令(この場合、書込み)を
出力すると((b)、時点参照)、続いて書込みアド
レス及び書込みデータをシリアルに出力する(時点参
照)。
われた場合は、最後のデータが入力されると時点にお
いて受信完了信号出力部14が受信完了信号を出力する
((d)参照)。そして、マイコン1は、全てのシリア
ルデータを出力した後チップセレクト信号CSをロウレ
ベルにする(時点参照)。このとき、Dフリップフロ
ップ12の出力端子Qは、チップセレクト信号CSの立
下がりエッジを検出してハイレベルとなるが、受信完了
信号が出力されているのでANDゲート13はハイレベ
ルとならない。
タ部5のデータバッファにセットされた書込みデータを
メモリセル9に書込むための書き込み処理が開始され
る。すると、書込み用のクロック信号WR_ckが図示
しない書き込み処理部によって出力され、命令終了信号
出力部15はその出力クロック数をカウントする。そし
て、所定の書込みクロック数をカウントすると命令終了
信号出力部15は命令終了信号を出力する(時点参
照)。
び遅延素子19を介してORゲート20に出力されるの
で、Dフリップフロップ10は、遅延素子19によって
遅延時間が付与されたタイミングでリセットされる(時
点参照)。すると、それに伴って、受信レジスタ部5
及びDフリップフロップ6並びに12もリセットされ
る。
中で、ハイレベルとなっているチップセレクト信号CS
に時点においてノイズが印加された場合を想定する。
すると、Dフリップフロップ12の出力端子Qはその立
下りを検出してハイレベルとなる。
了信号を出力していないので、ANDゲート13がハイ
レベルとなってDフリップフロップ10はリセットされ
る((i)、時点参照)。従って、この時点で入力サ
イクルは中止されることになり、サイクルの途中で不完
全なデータがメモリセル9に書き込まれることは防止さ
れる。
所定アドレスに書き込もうとしたデータを読み出してみ
ることで、実際に正しく書き込まれているかどうかを確
認するベリファイ処理を行なえば書込みが失敗したこと
を判定できるので、その場合は同じアドレスに対して同
じデータの書込みを再実行すれば良い。
力サイクルの開始からクロック信号skの入力数をカウ
ントするが、例えば、シリアルクロック信号SKに対し
て上述したチップセレクト信号CSと同様にノイズが印
加されるなどして、命令完了信号が出力される前に入力
クロック数が所定値を超えたような場合はクロック超過
信号を出力する((f)、時点(10)参照)。すると、そ
の時点でDフリップフロップ10はリセットされて入力
サイクルは中止される。
力制御部3は、マイコン1によってEEPROM2に入
力されるチップセレクト信号CSの立上がりエッジを検
出するとそのエッジ検出に基づいてシリアルデータDI
の入力を許可すると共に、データの入力サイクルが終了
する以前に立下がりエッジを検出するとそのエッジ検出
に基づいてシリアルデータDIの入力を禁止するように
した。
ップセレクト信号CSの立上がりエッジを検出するとセ
ット状態となって、シリアルクロック信号SKの入力を
許可すると共に受信レジスタ部5のリセットを解除し、
Dフリップフロップ12が、受信終了信号が出力される
以前にチップセレクト信号CSの立下がりエッジを検出
すると、セット状態となってDフリップフロップ10を
リセットするように構成した。
前にチップセレクト信号CSの立下がりエッジが検出さ
れた場合は当該信号の変化タイミングが明らかに異常で
あるから、その時点でシリアルデータの入力を禁止する
ことで、不完全なデータがメモリセル9に書き込まれて
しまうことを確実に防止できる。
にのみ限定されるものではなく、次のような変形又は拡
張が可能である。遅延素子19は、NORゲート18や
ORゲート20などによるゲート遅延時間によってDフ
リップフロップ10をリセットするためのホールドタイ
ムが十分確保できる場合は、不要である。チップセレク
ト信号CSはロウアクティブであっても良く、その場合
は、第1フリップフロップによって信号の立下りを検出
し、第2フリップフロップによって立上りを検出すれば
良い。クロック超過信号出力部16は、必要に応じて設
ければ良い。
Mの内部について、主として本発明の要旨にかかるデー
タ入力制御部を中心として示す図
との電気的接続状態を示す図
にデータの書込みを行う場合におけるタイミングチャー
ト
力及び書込みのタイミングチャートの一例を示す図
ータ入力制御装置)、5は受信レジスタ部(シフトレジ
スタ)、9はメモリセル、10はDフリップフロップ
(第1フリップフロップ)、12はDフリップフロップ
(第2フリップフロップ)を示す。
Claims (2)
- 【請求項1】 チップセレクト信号がアクティブとなっ
ている間にシリアルデータの入力が行なわれ、その後、
前記チップセレクト信号が非アクティブに変化すると入
力されたデータがメモリセルに書き込まれるように構成
されるシリアルEEPROMについて、前記データの入
力を制御するデータ入力制御装置において、 シリアルEEPROMに入力されるチップセレクト信号
の一方のエッジを検出するとそのエッジ検出に基づいて
シリアルデータの入力を許可すると共に、データの入力
サイクルが終了する以前に他方のエッジを検出するとそ
のエッジ検出に基づいてシリアルデータの入力を禁止す
ることを特徴とするシリアルEEPROMのデータ入力
制御装置。 - 【請求項2】 前記チップセレクト信号の一方のエッジ
を検出するとセット状態となることで、シリアルクロッ
クの入力を許可すると共に、前記シリアルクロックに同
期して入力データのシリアル/パラレル変換を行なうた
めのシフトレジスタのリセットを解除する第1フリップ
フロップと、 データの入力サイクルが終了する以前に前記チップセレ
クト信号の他方のエッジを検出するとセット状態となる
ことで、前記第1フリップフロップをリセットする信号
を出力する第2フリップフロップとを備えて構成される
ことを特徴とする請求項1載のシリアルEEPROMの
データ入力制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002139943A JP4103452B2 (ja) | 2002-05-15 | 2002-05-15 | シリアルeepromのデータ入力制御装置 |
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---|---|---|---|
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Country Status (1)
Country | Link |
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JP (1) | JP4103452B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011154595A (ja) * | 2010-01-28 | 2011-08-11 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP2017073186A (ja) * | 2015-10-08 | 2017-04-13 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性記憶装置 |
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---|---|---|---|---|
JPH077389U (ja) * | 1993-07-15 | 1995-02-03 | 玉置機械工業株式会社 | 方向調整機能付枝払装置 |
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2002
- 2002-05-15 JP JP2002139943A patent/JP4103452B2/ja not_active Expired - Fee Related
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JP2017073186A (ja) * | 2015-10-08 | 2017-04-13 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性記憶装置 |
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