JP2003331587A - シリアルｅｅｐｒｏｍのデータ入力制御装置 - Google Patents
シリアルｅｅｐｒｏｍのデータ入力制御装置Info
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- JP2003331587A JP2003331587A JP2002139943A JP2002139943A JP2003331587A JP 2003331587 A JP2003331587 A JP 2003331587A JP 2002139943 A JP2002139943 A JP 2002139943A JP 2002139943 A JP2002139943 A JP 2002139943A JP 2003331587 A JP2003331587 A JP 2003331587A
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Abstract
(57)【要約】
【課題】 入力サイクルの途中でチップセレクト信号に
ノイズが印加されたような場合に、不完全なデータをメ
モリセルに書き込んでしまうことを確実に防止できるシ
リアルＥＥＰＲＯＭのデータ入力制御装置を提供する。 【解決手段】 データ入力制御部３は、マイコンによっ
てＥＥＰＲＯＭ２に入力されるチップセレクト信号ＣＳ
の立上がりエッジをＤフリップフロップ１０により検出
すると、そのエッジ検出に基づいてシリアルデータＤＩ
の入力を許可する。また、データの入力サイクルが終了
する以前に立下がりエッジをＤフリップフロップ１２に
より検出すると、そのエッジ検出に基づいてＤフリップ
フロップ１０をリセットすることでシリアルデータＤＩ
の入力を禁止する。
ノイズが印加されたような場合に、不完全なデータをメ
モリセルに書き込んでしまうことを確実に防止できるシ
リアルＥＥＰＲＯＭのデータ入力制御装置を提供する。 【解決手段】 データ入力制御部３は、マイコンによっ
てＥＥＰＲＯＭ２に入力されるチップセレクト信号ＣＳ
の立上がりエッジをＤフリップフロップ１０により検出
すると、そのエッジ検出に基づいてシリアルデータＤＩ
の入力を許可する。また、データの入力サイクルが終了
する以前に立下がりエッジをＤフリップフロップ１２に
より検出すると、そのエッジ検出に基づいてＤフリップ
フロップ１０をリセットすることでシリアルデータＤＩ
の入力を禁止する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されたシリア
ルデータが不揮発性のメモリセルに記憶されるシリアル
ＥＥＰＲＯＭについて、シリアルデータの入力を制御す
るデータ入力制御装置に関する。
ルデータが不揮発性のメモリセルに記憶されるシリアル
ＥＥＰＲＯＭについて、シリアルデータの入力を制御す
るデータ入力制御装置に関する。
【０００２】
【発明が解決しようとする課題】シリアルＥＥＰＲＯＭ
は、信号線の数を極力少なくすることを目的として、不
揮発性のメモリセルに記憶されるデータの入出力をシリ
アルに行なう。そして、データの入力制御についても、
制御信号線を削減するためにチップセレクト信号を利用
するように構成されているものがある。
は、信号線の数を極力少なくすることを目的として、不
揮発性のメモリセルに記憶されるデータの入出力をシリ
アルに行なう。そして、データの入力制御についても、
制御信号線を削減するためにチップセレクト信号を利用
するように構成されているものがある。
【０００３】図４には、斯様なタイプのシリアルＥＥＰ
ＲＯＭにおけるデータ入力及び書込みのタイミングチャ
ートの一例を示す。即ち、ハイアクティブのチップセレ
クト信号ＣＳのレベルがロウからハイに変化すると、シ
リアルクロックＳＫに同期して、データ入力端子ＤＩに
スタートビット、書込み命令、アドレス、データがシリ
アルに入力される。この時、入力されたデータは、シフ
トレジスタにおいてシリアル／パラレル変換される。
ＲＯＭにおけるデータ入力及び書込みのタイミングチャ
ートの一例を示す。即ち、ハイアクティブのチップセレ
クト信号ＣＳのレベルがロウからハイに変化すると、シ
リアルクロックＳＫに同期して、データ入力端子ＤＩに
スタートビット、書込み命令、アドレス、データがシリ
アルに入力される。この時、入力されたデータは、シフ
トレジスタにおいてシリアル／パラレル変換される。
【０００４】そして、チップセレクト信号ＣＳのレベル
がハイからロウに変化すると、シフトレジスタに保持さ
れたデータをＥＥＰＲＯＭのメモリセルに書込む処理が
開始されるようになっている。
がハイからロウに変化すると、シフトレジスタに保持さ
れたデータをＥＥＰＲＯＭのメモリセルに書込む処理が
開始されるようになっている。
【０００５】しかしながら、斯様な構成のシリアルＥＥ
ＰＲＯＭでは、チップセレクト信号ＣＳのレベルを参照
することでデータ入力制御を行なっているため、例え
ば、チップセレクト信号にノイズが印加されることで、
データ入力の途中であるにもかかわらずチップセレクト
信号のレベルがロウに変化すると、その時点で入力デー
タの書き込みが行なわれてしまうおそれがある、という
問題があった。
ＰＲＯＭでは、チップセレクト信号ＣＳのレベルを参照
することでデータ入力制御を行なっているため、例え
ば、チップセレクト信号にノイズが印加されることで、
データ入力の途中であるにもかかわらずチップセレクト
信号のレベルがロウに変化すると、その時点で入力デー
タの書き込みが行なわれてしまうおそれがある、という
問題があった。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、その目的は、入力サイクルの途中でチップセレク
ト信号にノイズが印加されたような場合に、不完全なデ
ータをメモリセルに書き込んでしまうことを確実に防止
できるシリアルＥＥＰＲＯＭのデータ入力制御装置を提
供することにある。
あり、その目的は、入力サイクルの途中でチップセレク
ト信号にノイズが印加されたような場合に、不完全なデ
ータをメモリセルに書き込んでしまうことを確実に防止
できるシリアルＥＥＰＲＯＭのデータ入力制御装置を提
供することにある。
【０００７】
【課題を解決するための手段】請求項１記載のシリアル
ＥＥＰＲＯＭのデータ入力制御装置によれば、シリアル
ＥＥＰＲＯＭに入力されるチップセレクト信号の一方の
エッジを検出するとそのエッジ検出に基づいてシリアル
データの入力を許可すると共に、データの入力サイクル
が終了する以前に他方のエッジを検出するとそのエッジ
検出に基づいてシリアルデータの入力を禁止する。
ＥＥＰＲＯＭのデータ入力制御装置によれば、シリアル
ＥＥＰＲＯＭに入力されるチップセレクト信号の一方の
エッジを検出するとそのエッジ検出に基づいてシリアル
データの入力を許可すると共に、データの入力サイクル
が終了する以前に他方のエッジを検出するとそのエッジ
検出に基づいてシリアルデータの入力を禁止する。
【０００８】即ち、例えばマイクロコンピュータなどが
シリアルＥＥＰＲＯＭに対して出力するチップセレクト
信号を変化させてシリアルデータの書込みを行う場合、
チップセレクト信号が非アクティブからアクティブに変
化する場合と、アクティブから非アクティブに変化する
場合とで、チップセレクト信号の夫々異なるエッジが検
出される。そして、一方のエッジがデータの入力サイク
ルの開始を意味すれば、他方のエッジはその入力サイク
ルの終了を意味することになる。
シリアルＥＥＰＲＯＭに対して出力するチップセレクト
信号を変化させてシリアルデータの書込みを行う場合、
チップセレクト信号が非アクティブからアクティブに変
化する場合と、アクティブから非アクティブに変化する
場合とで、チップセレクト信号の夫々異なるエッジが検
出される。そして、一方のエッジがデータの入力サイク
ルの開始を意味すれば、他方のエッジはその入力サイク
ルの終了を意味することになる。
【０００９】また、データは、所定のフォーマットに従
ってシリアルＥＥＰＲＯＭに入力されるので、データの
入力状態を参照すればその入力がどの段階にあるのかを
判定することができる。従って、データの入力サイクル
が終了する以前にチップセレクト信号の他方のエッジが
検出された場合は当該信号の変化タイミングが明らかに
異常であるから、その時点でシリアルデータの入力を禁
止すれば、不完全なデータがメモリセルに書き込まれて
しまうことを確実に防止できる。
ってシリアルＥＥＰＲＯＭに入力されるので、データの
入力状態を参照すればその入力がどの段階にあるのかを
判定することができる。従って、データの入力サイクル
が終了する以前にチップセレクト信号の他方のエッジが
検出された場合は当該信号の変化タイミングが明らかに
異常であるから、その時点でシリアルデータの入力を禁
止すれば、不完全なデータがメモリセルに書き込まれて
しまうことを確実に防止できる。
【００１０】請求項２記載のシリアルＥＥＰＲＯＭのデ
ータ入力制御装置によれば、第１フリップフロップは、
チップセレクト信号の一方のエッジを検出するとセット
状態となってシリアルクロックの入力を許可すると共
に、シリアルクロックに同期して入力データのシリアル
／パラレル変換を行なうためのシフトレジスタのリセッ
トを解除する。従って、一方のエッジの検出によってシ
フトレジスタに対するシリアルデータの入力が可能とな
る。
ータ入力制御装置によれば、第１フリップフロップは、
チップセレクト信号の一方のエッジを検出するとセット
状態となってシリアルクロックの入力を許可すると共
に、シリアルクロックに同期して入力データのシリアル
／パラレル変換を行なうためのシフトレジスタのリセッ
トを解除する。従って、一方のエッジの検出によってシ
フトレジスタに対するシリアルデータの入力が可能とな
る。
【００１１】そして、第２フリップフロップは、データ
の入力サイクルが終了する以前にチップセレクト信号の
他方のエッジを検出するとセット状態となり、第１フリ
ップフロップをリセットする信号を出力する。すると、
その時点でシリアルクロックの入力が禁止されると共に
シフトレジスタはリセットされるので、シリアルデータ
の入力は禁止される。従って、簡単な構成によりデータ
入力制御装置を構成することができる。
の入力サイクルが終了する以前にチップセレクト信号の
他方のエッジを検出するとセット状態となり、第１フリ
ップフロップをリセットする信号を出力する。すると、
その時点でシリアルクロックの入力が禁止されると共に
シフトレジスタはリセットされるので、シリアルデータ
の入力は禁止される。従って、簡単な構成によりデータ
入力制御装置を構成することができる。
【００１２】
【発明の実施の形態】以下、本発明の一実施例について
図１乃至図３を参照して説明する。図２は、マイクロコ
ンピュータ（マイコン）１と、シリアルＥＥＰＲＯＭ
（以下、単にＥＥＰＲＯＭと称する）２との電気的接続
状態を示すものである。マイコン１は、その内部にＣＰ
ＵやＲＯＭ，ＲＡＭなどを有して構成されている。そし
て、ＥＥＰＲＯＭ２に対してデータの書込み及び読出し
を行なうためのインターフェイスであるパラレル／シリ
アル変換回路，シリアル／パラレル変換回路やアドレス
デコーダなども備えている（何れも図示せず）。
図１乃至図３を参照して説明する。図２は、マイクロコ
ンピュータ（マイコン）１と、シリアルＥＥＰＲＯＭ
（以下、単にＥＥＰＲＯＭと称する）２との電気的接続
状態を示すものである。マイコン１は、その内部にＣＰ
ＵやＲＯＭ，ＲＡＭなどを有して構成されている。そし
て、ＥＥＰＲＯＭ２に対してデータの書込み及び読出し
を行なうためのインターフェイスであるパラレル／シリ
アル変換回路，シリアル／パラレル変換回路やアドレス
デコーダなども備えている（何れも図示せず）。
【００１３】そして、マイコン１は、ＥＥＰＲＯＭ２に
対してデータの書込みを行う場合はチップセレクト信号
ＣＳをアクティブ（ハイレベル）にしてＥＥＰＲＯＭ２
のシリアルクロック端子にシリアルクロック信号ＳＫを
出力すると共に、データ入力端子ＤＩに、書込み命令，
書込みアドレス，書込みデータを順次シリアルに出力す
る。
対してデータの書込みを行う場合はチップセレクト信号
ＣＳをアクティブ（ハイレベル）にしてＥＥＰＲＯＭ２
のシリアルクロック端子にシリアルクロック信号ＳＫを
出力すると共に、データ入力端子ＤＩに、書込み命令，
書込みアドレス，書込みデータを順次シリアルに出力す
る。
【００１４】また、マイコン１がデータの読出しを行う
場合は、同様にチップセレクト信号ＣＳをアクティブに
してシリアルクロック信号ＳＫを出力すると共に、デー
タ入力端子ＤＩに、読出し命令，読出しアドレスを順次
シリアルに出力した後、データ出力端子ＤＯよりシリア
ルに出力される読み出しデータを受信するようになって
いる。尚、リセット信号は、図示しないリセット回路に
よってパワーオンリセット時などに出力される。
場合は、同様にチップセレクト信号ＣＳをアクティブに
してシリアルクロック信号ＳＫを出力すると共に、デー
タ入力端子ＤＩに、読出し命令，読出しアドレスを順次
シリアルに出力した後、データ出力端子ＤＯよりシリア
ルに出力される読み出しデータを受信するようになって
いる。尚、リセット信号は、図示しないリセット回路に
よってパワーオンリセット時などに出力される。
【００１５】図１は、ＥＥＰＲＯＭ２の内部を、主とし
て本発明の要旨にかかるデータ入力制御部（データ入力
制御装置）３を中心として示すものである。尚、以降で
は、煩雑となることを避けるため、ＥＥＰＲＯＭ２の端
子とその信号名に同じ名称を使用する。ＡＮＤゲート４
の一方の入力端子には入力データＤＩが与えられている
と共に、他方の入力端子にはチップセレクト信号ＣＳが
与えられている。そして、ＡＮＤゲート４の出力端子
は、受信レジスタ部５のデータ入力端子Ｄに接続されて
いる。尚、ＡＮＤゲート４の出力端子より出力されるデ
ータを「ｄｉ」とする。
て本発明の要旨にかかるデータ入力制御部（データ入力
制御装置）３を中心として示すものである。尚、以降で
は、煩雑となることを避けるため、ＥＥＰＲＯＭ２の端
子とその信号名に同じ名称を使用する。ＡＮＤゲート４
の一方の入力端子には入力データＤＩが与えられている
と共に、他方の入力端子にはチップセレクト信号ＣＳが
与えられている。そして、ＡＮＤゲート４の出力端子
は、受信レジスタ部５のデータ入力端子Ｄに接続されて
いる。尚、ＡＮＤゲート４の出力端子より出力されるデ
ータを「ｄｉ」とする。
【００１６】マイコン１より出力されるシリアルクロッ
ク信号ＳＫは、Ｄフリップフロップ６（ＦＦ３）のクロ
ック入力端子ＣＬＫに与えられていると共に、ＡＮＤゲ
ート７を介して受信レジスタ部５のクロック入力端子Ｃ
ＬＫにも与えられている。Ｄフリップフロップ６のデー
タ入力端子Ｄはプルアップされており、その出力端子Ｑ
は、ＡＮＤゲート７のもう１つの入力端子に接続されて
いる。尚、ＡＮＤゲート７の出力端子より出力されるク
ロック信号を「ｓｋ」とする。
ク信号ＳＫは、Ｄフリップフロップ６（ＦＦ３）のクロ
ック入力端子ＣＬＫに与えられていると共に、ＡＮＤゲ
ート７を介して受信レジスタ部５のクロック入力端子Ｃ
ＬＫにも与えられている。Ｄフリップフロップ６のデー
タ入力端子Ｄはプルアップされており、その出力端子Ｑ
は、ＡＮＤゲート７のもう１つの入力端子に接続されて
いる。尚、ＡＮＤゲート７の出力端子より出力されるク
ロック信号を「ｓｋ」とする。
【００１７】受信レジスタ部５は、入力されるシリアル
データをクロック信号ｓｋに同期してシリアル／パラレ
ル変換するシフトレジスタを備えて構成されている。受
信レジスタ部５に入力された命令は、コマンドデコーダ
８に出力されてデコードされる。また、受信レジスタ部
５に入力されたアドレス、データは、図示しないアドレ
スバッファ、データバッファに振り分けられて格納され
るようになっている。そして、図示しない制御ロジック
部が、デコードされた命令に基づいて、メモリセル９と
の間でデータの書込み、読出し、消去などの処理を実行
するようになっている。
データをクロック信号ｓｋに同期してシリアル／パラレ
ル変換するシフトレジスタを備えて構成されている。受
信レジスタ部５に入力された命令は、コマンドデコーダ
８に出力されてデコードされる。また、受信レジスタ部
５に入力されたアドレス、データは、図示しないアドレ
スバッファ、データバッファに振り分けられて格納され
るようになっている。そして、図示しない制御ロジック
部が、デコードされた命令に基づいて、メモリセル９と
の間でデータの書込み、読出し、消去などの処理を実行
するようになっている。
【００１８】また、チップセレクト信号ＣＳは、Ｄフリ
ップフロップ（第１フリップフロップ，ＦＦ１）１０の
クロック入力端子ＣＬＫに与えられていると共に、ＮＯ
Ｔゲート１１を介してＤフリップフロップ（第２フリッ
プフロップ，ＦＦ２）１２のクロック入力端子ＣＬＫに
も与えられている。
ップフロップ（第１フリップフロップ，ＦＦ１）１０の
クロック入力端子ＣＬＫに与えられていると共に、ＮＯ
Ｔゲート１１を介してＤフリップフロップ（第２フリッ
プフロップ，ＦＦ２）１２のクロック入力端子ＣＬＫに
も与えられている。
【００１９】Ｄフリップフロップ１０の出力端子Ｑは、
受信レジスタ部５、Ｄフリップフロップ６及び１２の各
リセット端子ＲＳＴ（ロウアクティブ）に与えられてお
り、Ｄフリップフロップ１２の出力端子Ｑは、ＡＮＤゲ
ート１３の一方の入力端子に接続されている。また、Ｄ
フリップフロップ１０及び１２のデータ入力端子Ｄは、
何れもプルアップされている。
受信レジスタ部５、Ｄフリップフロップ６及び１２の各
リセット端子ＲＳＴ（ロウアクティブ）に与えられてお
り、Ｄフリップフロップ１２の出力端子Ｑは、ＡＮＤゲ
ート１３の一方の入力端子に接続されている。また、Ｄ
フリップフロップ１０及び１２のデータ入力端子Ｄは、
何れもプルアップされている。
【００２０】受信完了信号出力部１４，命令終了信号出
力部１５及びクロック超過信号出力部１６は、データ入
力制御部３内部の制御において使用されるタイミング信
号を生成して出力するものである。
力部１５及びクロック超過信号出力部１６は、データ入
力制御部３内部の制御において使用されるタイミング信
号を生成して出力するものである。
【００２１】受信完了信号出力部１４は、Ｄフリップフ
ロップ１０の出力端子Ｑより与えられる信号レベルがハ
イになると、クロック信号ｓｋに基づいてデータｄｉの
入力ビット数をカウントとする。そして、コマンドデコ
ーダ８によってデコードされた命令内容に応じたデータ
ビット数をカウントすると、ハイレベルの受信完了信号
をＮＯＴゲート１７を介してＡＮＤゲート１３のもう一
方の入力端子に出力するようになっている。
ロップ１０の出力端子Ｑより与えられる信号レベルがハ
イになると、クロック信号ｓｋに基づいてデータｄｉの
入力ビット数をカウントとする。そして、コマンドデコ
ーダ８によってデコードされた命令内容に応じたデータ
ビット数をカウントすると、ハイレベルの受信完了信号
をＮＯＴゲート１７を介してＡＮＤゲート１３のもう一
方の入力端子に出力するようになっている。
【００２２】尚、受信完了信号は、Ｄフリップフロップ
１０の出力信号がロウレベルになるとリセットされるよ
うになっている。また、ＡＮＤゲート１３の出力信号
は、３入力ＮＯＲゲート１８の１つの入力端子に与えら
れている。
１０の出力信号がロウレベルになるとリセットされるよ
うになっている。また、ＡＮＤゲート１３の出力信号
は、３入力ＮＯＲゲート１８の１つの入力端子に与えら
れている。
【００２３】命令終了信号出力部１５は、Ｄフリップフ
ロップ１２の出力端子Ｑより与えられる信号レベルがハ
イになると、入力された書込みデータをメモリセル９に
書き込む処理に使用されるクロック信号ＷＲ＿ｃｋをカ
ウントする。そして、コマンドデコーダ８によってデコ
ードされた命令内容に応じた書込みクロック数をカウン
トすると、ハイレベルの命令終了信号をモノパルスでＮ
ＯＲゲート１８の他の１つの入力端子に出力するように
なっている。
ロップ１２の出力端子Ｑより与えられる信号レベルがハ
イになると、入力された書込みデータをメモリセル９に
書き込む処理に使用されるクロック信号ＷＲ＿ｃｋをカ
ウントする。そして、コマンドデコーダ８によってデコ
ードされた命令内容に応じた書込みクロック数をカウン
トすると、ハイレベルの命令終了信号をモノパルスでＮ
ＯＲゲート１８の他の１つの入力端子に出力するように
なっている。
【００２４】クロック超過信号出力部１６は、Ｄフリッ
プフロップ１０の出力端子Ｑより与えられる信号レベル
がハイになると、クロック信号ｓｋの入力クロック数を
カウントする。そして、コマンドデコーダ８によってデ
コードされた命令内容に応じて定まるクロック信号ｓｋ
の入力クロック数を超過した場合は、ハイレベルのクロ
ック超過信号をＮＯＲゲート１８の他の１つの入力端子
に出力するようになっている。
プフロップ１０の出力端子Ｑより与えられる信号レベル
がハイになると、クロック信号ｓｋの入力クロック数を
カウントする。そして、コマンドデコーダ８によってデ
コードされた命令内容に応じて定まるクロック信号ｓｋ
の入力クロック数を超過した場合は、ハイレベルのクロ
ック超過信号をＮＯＲゲート１８の他の１つの入力端子
に出力するようになっている。
【００２５】ＮＯＲゲート１８の出力信号は、遅延素子
１９を介して負論理のＯＲゲート２０の一方の入力端子
に出力される。また、ＯＲゲート２０の他方の入力端子
には、ロウアクティブのリセット信号が与えられてお
り、ＯＲゲート２０の出力端子は、Ｄフリップフロップ
１０のリセット端子に接続されている。
１９を介して負論理のＯＲゲート２０の一方の入力端子
に出力される。また、ＯＲゲート２０の他方の入力端子
には、ロウアクティブのリセット信号が与えられてお
り、ＯＲゲート２０の出力端子は、Ｄフリップフロップ
１０のリセット端子に接続されている。
【００２６】尚、ＥＥＰＲＯＭ２よりデータを読出す場
合に動作するデータ出力側の構成については図示を省略
するが、受信レジスタ部５の一部はデータを出力する場
合にも使用されるようになっている。
合に動作するデータ出力側の構成については図示を省略
するが、受信レジスタ部５の一部はデータを出力する場
合にも使用されるようになっている。
【００２７】次に、本実施例の作用について図３を参照
して説明する。図３は、マイコン１がＥＥＰＲＯＭ２に
データの書込みを行う場合におけるタイミングチャート
である。マイコン１は、チップセレクト信号ＣＳをハイ
レベルにすると共に（（ａ）、時点参照）、シリアル
クロック信号ＳＫを出力する（（ｃ）参照）。
して説明する。図３は、マイコン１がＥＥＰＲＯＭ２に
データの書込みを行う場合におけるタイミングチャート
である。マイコン１は、チップセレクト信号ＣＳをハイ
レベルにすると共に（（ａ）、時点参照）、シリアル
クロック信号ＳＫを出力する（（ｃ）参照）。
【００２８】すると、データ入力制御部３におけるＤフ
リップフロップ１０の出力端子Ｑは、チップセレクト信
号ＣＳの立上がりエッジを検出してハイレベルとなるの
で（（ｉ）又は（ｊ）参照）、受信レジスタ部５及びＤ
フリップフロップ６のリセットは解除される。そして、
Ｄフリップフロップ６はシリアルクロック信号ＳＫの立
上がりエッジによってセットされ続けるので、ＡＮＤゲ
ート７はクロック信号ｓｋの出力が可能となる（（ｈ）
参照）。
リップフロップ１０の出力端子Ｑは、チップセレクト信
号ＣＳの立上がりエッジを検出してハイレベルとなるの
で（（ｉ）又は（ｊ）参照）、受信レジスタ部５及びＤ
フリップフロップ６のリセットは解除される。そして、
Ｄフリップフロップ６はシリアルクロック信号ＳＫの立
上がりエッジによってセットされ続けるので、ＡＮＤゲ
ート７はクロック信号ｓｋの出力が可能となる（（ｈ）
参照）。
【００２９】また、ＡＮＤゲート４もチップセレクト信
号ＣＳがハイレベルになることでデータｄｉの出力が可
能となり（（ｇ）参照）、受信完了信号出力部１４及び
クロック超過信号出力部１６は夫々のカウント動作を開
始する。
号ＣＳがハイレベルになることでデータｄｉの出力が可
能となり（（ｇ）参照）、受信完了信号出力部１４及び
クロック超過信号出力部１６は夫々のカウント動作を開
始する。
【００３０】それから、マイコン１は、入力データＤＩ
として、最初の２ビットに命令（この場合、書込み）を
出力すると（（ｂ）、時点参照）、続いて書込みアド
レス及び書込みデータをシリアルに出力する（時点参
照）。
として、最初の２ビットに命令（この場合、書込み）を
出力すると（（ｂ）、時点参照）、続いて書込みアド
レス及び書込みデータをシリアルに出力する（時点参
照）。
【００３１】書込みのための入力サイクルが正常に行な
われた場合は、最後のデータが入力されると時点にお
いて受信完了信号出力部１４が受信完了信号を出力する
（（ｄ）参照）。そして、マイコン１は、全てのシリア
ルデータを出力した後チップセレクト信号ＣＳをロウレ
ベルにする（時点参照）。このとき、Ｄフリップフロ
ップ１２の出力端子Ｑは、チップセレクト信号ＣＳの立
下がりエッジを検出してハイレベルとなるが、受信完了
信号が出力されているのでＡＮＤゲート１３はハイレベ
ルとならない。
われた場合は、最後のデータが入力されると時点にお
いて受信完了信号出力部１４が受信完了信号を出力する
（（ｄ）参照）。そして、マイコン１は、全てのシリア
ルデータを出力した後チップセレクト信号ＣＳをロウレ
ベルにする（時点参照）。このとき、Ｄフリップフロ
ップ１２の出力端子Ｑは、チップセレクト信号ＣＳの立
下がりエッジを検出してハイレベルとなるが、受信完了
信号が出力されているのでＡＮＤゲート１３はハイレベ
ルとならない。
【００３２】受信完了信号が出力されると、受信レジス
タ部５のデータバッファにセットされた書込みデータを
メモリセル９に書込むための書き込み処理が開始され
る。すると、書込み用のクロック信号ＷＲ＿ｃｋが図示
しない書き込み処理部によって出力され、命令終了信号
出力部１５はその出力クロック数をカウントする。そし
て、所定の書込みクロック数をカウントすると命令終了
信号出力部１５は命令終了信号を出力する（時点参
照）。
タ部５のデータバッファにセットされた書込みデータを
メモリセル９に書込むための書き込み処理が開始され
る。すると、書込み用のクロック信号ＷＲ＿ｃｋが図示
しない書き込み処理部によって出力され、命令終了信号
出力部１５はその出力クロック数をカウントする。そし
て、所定の書込みクロック数をカウントすると命令終了
信号出力部１５は命令終了信号を出力する（時点参
照）。
【００３３】その命令終了信号は、ＮＯＲゲート１８及
び遅延素子１９を介してＯＲゲート２０に出力されるの
で、Ｄフリップフロップ１０は、遅延素子１９によって
遅延時間が付与されたタイミングでリセットされる（時
点参照）。すると、それに伴って、受信レジスタ部５
及びＤフリップフロップ６並びに１２もリセットされ
る。
び遅延素子１９を介してＯＲゲート２０に出力されるの
で、Ｄフリップフロップ１０は、遅延素子１９によって
遅延時間が付与されたタイミングでリセットされる（時
点参照）。すると、それに伴って、受信レジスタ部５
及びＤフリップフロップ６並びに１２もリセットされ
る。
【００３４】ここで、入力サイクルが行なわれている途
中で、ハイレベルとなっているチップセレクト信号ＣＳ
に時点においてノイズが印加された場合を想定する。
すると、Ｄフリップフロップ１２の出力端子Ｑはその立
下りを検出してハイレベルとなる。
中で、ハイレベルとなっているチップセレクト信号ＣＳ
に時点においてノイズが印加された場合を想定する。
すると、Ｄフリップフロップ１２の出力端子Ｑはその立
下りを検出してハイレベルとなる。
【００３５】この時、受信完了信号出力部１４は受信完
了信号を出力していないので、ＡＮＤゲート１３がハイ
レベルとなってＤフリップフロップ１０はリセットされ
る（（ｉ）、時点参照）。従って、この時点で入力サ
イクルは中止されることになり、サイクルの途中で不完
全なデータがメモリセル９に書き込まれることは防止さ
れる。
了信号を出力していないので、ＡＮＤゲート１３がハイ
レベルとなってＤフリップフロップ１０はリセットされ
る（（ｉ）、時点参照）。従って、この時点で入力サ
イクルは中止されることになり、サイクルの途中で不完
全なデータがメモリセル９に書き込まれることは防止さ
れる。
【００３６】その後、マイコン１が、ＥＥＰＲＯＭ２の
所定アドレスに書き込もうとしたデータを読み出してみ
ることで、実際に正しく書き込まれているかどうかを確
認するベリファイ処理を行なえば書込みが失敗したこと
を判定できるので、その場合は同じアドレスに対して同
じデータの書込みを再実行すれば良い。
所定アドレスに書き込もうとしたデータを読み出してみ
ることで、実際に正しく書き込まれているかどうかを確
認するベリファイ処理を行なえば書込みが失敗したこと
を判定できるので、その場合は同じアドレスに対して同
じデータの書込みを再実行すれば良い。
【００３７】また、クロック超過信号出力部１６は、入
力サイクルの開始からクロック信号ｓｋの入力数をカウ
ントするが、例えば、シリアルクロック信号ＳＫに対し
て上述したチップセレクト信号ＣＳと同様にノイズが印
加されるなどして、命令完了信号が出力される前に入力
クロック数が所定値を超えたような場合はクロック超過
信号を出力する（（ｆ）、時点(10)参照）。すると、そ
の時点でＤフリップフロップ１０はリセットされて入力
サイクルは中止される。
力サイクルの開始からクロック信号ｓｋの入力数をカウ
ントするが、例えば、シリアルクロック信号ＳＫに対し
て上述したチップセレクト信号ＣＳと同様にノイズが印
加されるなどして、命令完了信号が出力される前に入力
クロック数が所定値を超えたような場合はクロック超過
信号を出力する（（ｆ）、時点(10)参照）。すると、そ
の時点でＤフリップフロップ１０はリセットされて入力
サイクルは中止される。
【００３８】以上のように本実施例によれば、データ入
力制御部３は、マイコン１によってＥＥＰＲＯＭ２に入
力されるチップセレクト信号ＣＳの立上がりエッジを検
出するとそのエッジ検出に基づいてシリアルデータＤＩ
の入力を許可すると共に、データの入力サイクルが終了
する以前に立下がりエッジを検出するとそのエッジ検出
に基づいてシリアルデータＤＩの入力を禁止するように
した。
力制御部３は、マイコン１によってＥＥＰＲＯＭ２に入
力されるチップセレクト信号ＣＳの立上がりエッジを検
出するとそのエッジ検出に基づいてシリアルデータＤＩ
の入力を許可すると共に、データの入力サイクルが終了
する以前に立下がりエッジを検出するとそのエッジ検出
に基づいてシリアルデータＤＩの入力を禁止するように
した。
【００３９】具体的には、Ｄフリップフロップ１０がチ
ップセレクト信号ＣＳの立上がりエッジを検出するとセ
ット状態となって、シリアルクロック信号ＳＫの入力を
許可すると共に受信レジスタ部５のリセットを解除し、
Ｄフリップフロップ１２が、受信終了信号が出力される
以前にチップセレクト信号ＣＳの立下がりエッジを検出
すると、セット状態となってＤフリップフロップ１０を
リセットするように構成した。
ップセレクト信号ＣＳの立上がりエッジを検出するとセ
ット状態となって、シリアルクロック信号ＳＫの入力を
許可すると共に受信レジスタ部５のリセットを解除し、
Ｄフリップフロップ１２が、受信終了信号が出力される
以前にチップセレクト信号ＣＳの立下がりエッジを検出
すると、セット状態となってＤフリップフロップ１０を
リセットするように構成した。
【００４０】即ち、データの入力サイクルが終了する以
前にチップセレクト信号ＣＳの立下がりエッジが検出さ
れた場合は当該信号の変化タイミングが明らかに異常で
あるから、その時点でシリアルデータの入力を禁止する
ことで、不完全なデータがメモリセル９に書き込まれて
しまうことを確実に防止できる。
前にチップセレクト信号ＣＳの立下がりエッジが検出さ
れた場合は当該信号の変化タイミングが明らかに異常で
あるから、その時点でシリアルデータの入力を禁止する
ことで、不完全なデータがメモリセル９に書き込まれて
しまうことを確実に防止できる。
【００４１】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形又は拡
張が可能である。遅延素子１９は、ＮＯＲゲート１８や
ＯＲゲート２０などによるゲート遅延時間によってＤフ
リップフロップ１０をリセットするためのホールドタイ
ムが十分確保できる場合は、不要である。チップセレク
ト信号ＣＳはロウアクティブであっても良く、その場合
は、第１フリップフロップによって信号の立下りを検出
し、第２フリップフロップによって立上りを検出すれば
良い。クロック超過信号出力部１６は、必要に応じて設
ければ良い。
にのみ限定されるものではなく、次のような変形又は拡
張が可能である。遅延素子１９は、ＮＯＲゲート１８や
ＯＲゲート２０などによるゲート遅延時間によってＤフ
リップフロップ１０をリセットするためのホールドタイ
ムが十分確保できる場合は、不要である。チップセレク
ト信号ＣＳはロウアクティブであっても良く、その場合
は、第１フリップフロップによって信号の立下りを検出
し、第２フリップフロップによって立上りを検出すれば
良い。クロック超過信号出力部１６は、必要に応じて設
ければ良い。
【図１】本発明の一実施例であり、シリアルＥＥＰＲＯ
Ｍの内部について、主として本発明の要旨にかかるデー
タ入力制御部を中心として示す図
Ｍの内部について、主として本発明の要旨にかかるデー
タ入力制御部を中心として示す図
【図２】マイクロコンピュータとシリアルＥＥＰＲＯＭ
との電気的接続状態を示す図
との電気的接続状態を示す図
【図３】マイクロコンピュータがシリアルＥＥＰＲＯＭ
にデータの書込みを行う場合におけるタイミングチャー
ト
にデータの書込みを行う場合におけるタイミングチャー
ト
【図４】従来のシリアルＥＥＰＲＯＭにおけるデータ入
力及び書込みのタイミングチャートの一例を示す図
力及び書込みのタイミングチャートの一例を示す図
２はシリアルＥＥＰＲＯＭ、３はデータ入力制御部（デ
ータ入力制御装置）、５は受信レジスタ部（シフトレジ
スタ）、９はメモリセル、１０はＤフリップフロップ
（第１フリップフロップ）、１２はＤフリップフロップ
（第２フリップフロップ）を示す。
ータ入力制御装置）、５は受信レジスタ部（シフトレジ
スタ）、９はメモリセル、１０はＤフリップフロップ
（第１フリップフロップ）、１２はＤフリップフロップ
（第２フリップフロップ）を示す。
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フロントページの続き
(72)発明者 我妻 秀治
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5B025 AD04 AD15 AE08
5J039 AB07 KK00 KK09 KK10 KK13
MM08 NN06
Claims (2)
- 【請求項１】 チップセレクト信号がアクティブとなっ
ている間にシリアルデータの入力が行なわれ、その後、
前記チップセレクト信号が非アクティブに変化すると入
力されたデータがメモリセルに書き込まれるように構成
されるシリアルＥＥＰＲＯＭについて、前記データの入
力を制御するデータ入力制御装置において、 シリアルＥＥＰＲＯＭに入力されるチップセレクト信号
の一方のエッジを検出するとそのエッジ検出に基づいて
シリアルデータの入力を許可すると共に、データの入力
サイクルが終了する以前に他方のエッジを検出するとそ
のエッジ検出に基づいてシリアルデータの入力を禁止す
ることを特徴とするシリアルＥＥＰＲＯＭのデータ入力
制御装置。 - 【請求項２】 前記チップセレクト信号の一方のエッジ
を検出するとセット状態となることで、シリアルクロッ
クの入力を許可すると共に、前記シリアルクロックに同
期して入力データのシリアル／パラレル変換を行なうた
めのシフトレジスタのリセットを解除する第１フリップ
フロップと、 データの入力サイクルが終了する以前に前記チップセレ
クト信号の他方のエッジを検出するとセット状態となる
ことで、前記第１フリップフロップをリセットする信号
を出力する第２フリップフロップとを備えて構成される
ことを特徴とする請求項１載のシリアルＥＥＰＲＯＭの
データ入力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002139943A JP4103452B2 (ja) | 2002-05-15 | 2002-05-15 | シリアルｅｅｐｒｏｍのデータ入力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002139943A JP4103452B2 (ja) | 2002-05-15 | 2002-05-15 | シリアルｅｅｐｒｏｍのデータ入力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003331587A true JP2003331587A (ja) | 2003-11-21 |
| JP4103452B2 JP4103452B2 (ja) | 2008-06-18 |
Family
ID=29700938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002139943A Expired - Fee Related JP4103452B2 (ja) | 2002-05-15 | 2002-05-15 | シリアルｅｅｐｒｏｍのデータ入力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4103452B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011154595A (ja) * | 2010-01-28 | 2011-08-11 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2017073186A (ja) * | 2015-10-08 | 2017-04-13 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077389U (ja) * | 1993-07-15 | 1995-02-03 | 玉置機械工業株式会社 | 方向調整機能付枝払装置 |
-
2002
- 2002-05-15 JP JP2002139943A patent/JP4103452B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011154595A (ja) * | 2010-01-28 | 2011-08-11 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2017073186A (ja) * | 2015-10-08 | 2017-04-13 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4103452B2 (ja) | 2008-06-18 |
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