JP2003324365A - 高周波受信用集積回路およびそれを備えた高周波受信装置 - Google Patents
高周波受信用集積回路およびそれを備えた高周波受信装置Info
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Abstract
(57)【要約】
【課題】 高周波受信用集積回路において、位相雑音特
性を悪化させるインダクタを含むタンク回路を内蔵して
も、良好な位相雑音特性を確保する。 【解決手段】 受信IC1において、第1ローカル信号
を発生するVCO回路1fの発振周波数を整数分周比型
のPLL回路1hによりステップ周波数間隔で制御する
一方、第2ローカル信号を発生するVCO回路1gの発
振周波数を分数分周比型のPLL回路1iによりステッ
プ周波数間隔で制御する。PLL回路の位相雑音は、整
数分周比型のPLL回路1hについてステップ周波数が
小さくなる(分周比が大きくなる)ほど悪く、分数分周
比型のPLL回路1iについて基準信号発生器5の基準
周波数が低いほど悪くなる。そこで、VCO回路1fの
ステップ周波数を基準周波数と同じにして従来より高く
するとともに、高い基準周波数を分周せずにそのままP
LL回路1iで用いる。
性を悪化させるインダクタを含むタンク回路を内蔵して
も、良好な位相雑音特性を確保する。 【解決手段】 受信IC1において、第1ローカル信号
を発生するVCO回路1fの発振周波数を整数分周比型
のPLL回路1hによりステップ周波数間隔で制御する
一方、第2ローカル信号を発生するVCO回路1gの発
振周波数を分数分周比型のPLL回路1iによりステッ
プ周波数間隔で制御する。PLL回路の位相雑音は、整
数分周比型のPLL回路1hについてステップ周波数が
小さくなる(分周比が大きくなる)ほど悪く、分数分周
比型のPLL回路1iについて基準信号発生器5の基準
周波数が低いほど悪くなる。そこで、VCO回路1fの
ステップ周波数を基準周波数と同じにして従来より高く
するとともに、高い基準周波数を分周せずにそのままP
LL回路1iで用いる。
Description
【0001】
【発明の属する技術分野】本発明は、広帯域の受信周波
数で位相雑音特性を要求されるCATV用チューナなど
の高周波受信装置に用いられる高周波受信用集積回路で
あって、より詳しくは、PLL(Phase Locked Loop)回路
によってローカル信号の周波数を制御する高周波受信用
集積回路およびそれを用いた高周波受信装置に関するも
のである。
数で位相雑音特性を要求されるCATV用チューナなど
の高周波受信装置に用いられる高周波受信用集積回路で
あって、より詳しくは、PLL(Phase Locked Loop)回路
によってローカル信号の周波数を制御する高周波受信用
集積回路およびそれを用いた高周波受信装置に関するも
のである。
【0002】
【従来の技術】例えば、従来の高周波受信装置のチュー
ナは、例えば、図7に示すような集積回路11によって
構成されている。この集積回路11は、増幅回路11a
〜11c、ミキサー回路11d・11e、VCO回路1
1f・11gおよびPLL回路11h・11iを含んで
おり、例えば、特開平9−93152号公報に開示され
ているような、いわゆるダブルコンバージョン方式の受
信回路を構成している。
ナは、例えば、図7に示すような集積回路11によって
構成されている。この集積回路11は、増幅回路11a
〜11c、ミキサー回路11d・11e、VCO回路1
1f・11gおよびPLL回路11h・11iを含んで
おり、例えば、特開平9−93152号公報に開示され
ているような、いわゆるダブルコンバージョン方式の受
信回路を構成している。
【0003】上記の集積回路11では、入力されたRF
信号(高周波信号)が、増幅回路11aで増幅された
後、ミキサー回路11dで第1中間周波数に変換され
る。その第1中間周波信号は、集積回路11の外部に設
けられたバンドパスフィルター13で帯域制限される。
このバンドパスフィルター13は、チャンネル幅にほぼ
等しい帯域を持っている。バンドパスフィルター13を
経た信号は、集積回路11内に戻り、増幅回路11bで
増幅され、さらにミキサー回路11eで第2中間周波数
に変換された後、増幅回路11cで増幅されて出力され
る。
信号(高周波信号)が、増幅回路11aで増幅された
後、ミキサー回路11dで第1中間周波数に変換され
る。その第1中間周波信号は、集積回路11の外部に設
けられたバンドパスフィルター13で帯域制限される。
このバンドパスフィルター13は、チャンネル幅にほぼ
等しい帯域を持っている。バンドパスフィルター13を
経た信号は、集積回路11内に戻り、増幅回路11bで
増幅され、さらにミキサー回路11eで第2中間周波数
に変換された後、増幅回路11cで増幅されて出力され
る。
【0004】ミキサー回路11dでは、局部発振回路と
してのVCO回路11fで発生したローカル信号(VC
O回路11fの発振周波数を有する)と入力信号とが混
合されることによって、RF信号がIF信号(中間周波
信号)に変換される。VCO回路11fの発振周波数
は、集積回路11の外部に設けられたタンク回路14の
容量をPLL回路11hで調整することによって一定に
制御される。
してのVCO回路11fで発生したローカル信号(VC
O回路11fの発振周波数を有する)と入力信号とが混
合されることによって、RF信号がIF信号(中間周波
信号)に変換される。VCO回路11fの発振周波数
は、集積回路11の外部に設けられたタンク回路14の
容量をPLL回路11hで調整することによって一定に
制御される。
【0005】一方、ミキサー回路11eでは、局部発振
回路としてのVCO回路11gで発生したローカル信号
(VCO回路11gの発振周波数を有する)と第1中間
周波信号とが混合されることによって、増幅回路11b
を経た第1中間周波信号が第2の中間周波信号(IF信
号)に変換される。VCO回路11gの発振周波数は、
集積回路11の外部に設けられたタンク回路15の静電
容量をPLL回路11iで調整することによって一定に
制御される。
回路としてのVCO回路11gで発生したローカル信号
(VCO回路11gの発振周波数を有する)と第1中間
周波信号とが混合されることによって、増幅回路11b
を経た第1中間周波信号が第2の中間周波信号(IF信
号)に変換される。VCO回路11gの発振周波数は、
集積回路11の外部に設けられたタンク回路15の静電
容量をPLL回路11iで調整することによって一定に
制御される。
【0006】ところで、上記のPLL回路11h・11
iは、整数分周比型(Integer−N型)のPLL回路で
構成されている。PLL回路11h・11iのステップ
周波数fstepである250kHzと62.5kHz/5
0kHzは、基準信号発生器16で発生した4MHzの
基準信号をそれぞれPLL回路11h・11iで分周す
ることによって得られる。PLL回路11hのステップ
周波数fstepは、チャンネル幅より十分小さい数百kH
zオーダーに設定される。また、PLL回路11iのス
テップ周波数fstepを米国で使用されている62.5k
Hzと欧州で使用されている50kHzとで切り替える
ために、PLL回路11i内の分周回路の分周比を変更
するなどしている。基準信号発生器16は、水晶振動発
振器などからなり、集積回路11の外部に設けられる。
iは、整数分周比型(Integer−N型)のPLL回路で
構成されている。PLL回路11h・11iのステップ
周波数fstepである250kHzと62.5kHz/5
0kHzは、基準信号発生器16で発生した4MHzの
基準信号をそれぞれPLL回路11h・11iで分周す
ることによって得られる。PLL回路11hのステップ
周波数fstepは、チャンネル幅より十分小さい数百kH
zオーダーに設定される。また、PLL回路11iのス
テップ周波数fstepを米国で使用されている62.5k
Hzと欧州で使用されている50kHzとで切り替える
ために、PLL回路11i内の分周回路の分周比を変更
するなどしている。基準信号発生器16は、水晶振動発
振器などからなり、集積回路11の外部に設けられる。
【0007】また、従来の他の高周波受信装置のチュー
ナは、例えば、図8に示すような集積回路12によって
構成されている。この集積回路12は、例えば、特開平
6−104788号公報に開示されているような、いわ
ゆるシングルコンバージョン方式のチューナを形成して
おり、増幅回路12a・12b、ミキサー回路12c、
VCO回路12dおよびPLL回路12eを含んでい
る。
ナは、例えば、図8に示すような集積回路12によって
構成されている。この集積回路12は、例えば、特開平
6−104788号公報に開示されているような、いわ
ゆるシングルコンバージョン方式のチューナを形成して
おり、増幅回路12a・12b、ミキサー回路12c、
VCO回路12dおよびPLL回路12eを含んでい
る。
【0008】上記の集積回路12では、入力されたRF
信号(高周波信号)が、増幅回路12aで増幅された
後、ミキサー回路12cで中間周波数に変換された後、
増幅回路12bで増幅されてIF信号(中間周波信号)
として出力される。
信号(高周波信号)が、増幅回路12aで増幅された
後、ミキサー回路12cで中間周波数に変換された後、
増幅回路12bで増幅されてIF信号(中間周波信号)
として出力される。
【0009】ミキサー回路12cでは、局部発振回路と
してのVCO回路12dで発生したローカル信号(VC
O回路12dの発振周波数を有する)とRF信号とが混
合されることによって、RF信号がIF信号に変換され
る。VCO回路12dの発振周波数は、集積回路12の
外部に設けられたタンク回路14の容量をPLL回路1
2eで調整することによって一定に制御される。
してのVCO回路12dで発生したローカル信号(VC
O回路12dの発振周波数を有する)とRF信号とが混
合されることによって、RF信号がIF信号に変換され
る。VCO回路12dの発振周波数は、集積回路12の
外部に設けられたタンク回路14の容量をPLL回路1
2eで調整することによって一定に制御される。
【0010】上記のPLL回路12eは、前述のPLL
回路11hと同様、整数分周比型(Integer−N型)の
PLL回路で構成されており、そのステップ周波数が、
基準信号発生器16で発生した4MHzの基準信号を分
周することによって得られる。
回路11hと同様、整数分周比型(Integer−N型)の
PLL回路で構成されており、そのステップ周波数が、
基準信号発生器16で発生した4MHzの基準信号を分
周することによって得られる。
【0011】
【発明が解決しようとする課題】しかしながら、一般
に、上記のようなチューナを構成する集積回路において
は、タンク回路に含まれるインダクタをそれぞれの内部
に設けようとすると、インダクタが外部に設けられた
(外付けの)構成と比べてQ値が低くなるため、位相雑
音性能を悪化させるという問題があり、これがタンク回
路を内蔵する集積回路の実現を妨げていた。それゆえ、
上記の集積回路11・12においても、タンク回路14
・15を外付けにして設けなければならず、これらの外
付け部品を削減することができなかった。このため、集
積回路11・12が有する外付け部品用の接続端子もそ
れに応じて設ける必要がある上、基板上で外付け部品を
実装するスペースを確保する必要がある。
に、上記のようなチューナを構成する集積回路において
は、タンク回路に含まれるインダクタをそれぞれの内部
に設けようとすると、インダクタが外部に設けられた
(外付けの)構成と比べてQ値が低くなるため、位相雑
音性能を悪化させるという問題があり、これがタンク回
路を内蔵する集積回路の実現を妨げていた。それゆえ、
上記の集積回路11・12においても、タンク回路14
・15を外付けにして設けなければならず、これらの外
付け部品を削減することができなかった。このため、集
積回路11・12が有する外付け部品用の接続端子もそ
れに応じて設ける必要がある上、基板上で外付け部品を
実装するスペースを確保する必要がある。
【0012】また、前記のチューナでは、方式によるス
テップ周波数の違いを、分周回路の切り替えや、基準信
号発生器16で得られる基準周波数の変更などによって
対応していた。ステップ周波数は、国や地域に応じて異
なっており、例えば、米国では62.5kHzが使用さ
れ、欧州では50kHzまたは62.5kHzが使用さ
れている。このため、米国向けの62.5kHzで使用
されていた従来のチューナを欧州向けの50kHzで使
用する場合には、基準信号発生器16の基準周波数をそ
の0.8倍の周波数に変更するため、基準信号発生器1
6そのものを置き換えたり、発振周波数を変換する手段
を設けたりする必要がある。
テップ周波数の違いを、分周回路の切り替えや、基準信
号発生器16で得られる基準周波数の変更などによって
対応していた。ステップ周波数は、国や地域に応じて異
なっており、例えば、米国では62.5kHzが使用さ
れ、欧州では50kHzまたは62.5kHzが使用さ
れている。このため、米国向けの62.5kHzで使用
されていた従来のチューナを欧州向けの50kHzで使
用する場合には、基準信号発生器16の基準周波数をそ
の0.8倍の周波数に変更するため、基準信号発生器1
6そのものを置き換えたり、発振周波数を変換する手段
を設けたりする必要がある。
【0013】本発明は、上記の事情に鑑みてなされたも
のであって、インダクタを含むタンク回路を内蔵した良
好な位相雑音特性を有する高周波受信用集積回路を提供
することを主な目的としており、さらには、ステップ周
波数の異なる複数の方式の高周波信号を基準周波数変更
することなく受信できる高周波受信用集積回路を提供す
ることを目的としている。
のであって、インダクタを含むタンク回路を内蔵した良
好な位相雑音特性を有する高周波受信用集積回路を提供
することを主な目的としており、さらには、ステップ周
波数の異なる複数の方式の高周波信号を基準周波数変更
することなく受信できる高周波受信用集積回路を提供す
ることを目的としている。
【0014】
【課題を解決するための手段】本発明の高周波受信用集
積回路は、上記の課題を解決するために、第1ローカル
信号を発生する第1ローカル信号発生回路、入力信号と
第1ローカル信号とを混合する第1混合回路、前記第1
ローカル信号発振回路の発振周波数を変化させる第1周
波数可変回路、および前記第1周波数可変回路を制御す
ることによって第1ローカル信号発生回路の発振周波数
を設定された一定値に制御する第1PLL回路を有し、
入力信号の周波数を第1中間周波数に変換する第1周波
数変換部と、第2ローカル信号を発生する第2ローカル
信号発生回路、前記第1混合回路を経た信号と第2ロー
カル信号とを混合する第2混合回路、前記第2ローカル
信号発振回路の発振周波数を変化させる第2周波数可変
回路、および前記第2周波数可変回路を制御することに
よって前記第2ローカル信号発生回路の発振周波数を設
定された一定値に制御する第2PLL回路を有し、前記
第1混合回路を経た信号の周波数を第2中間周波数に変
換する第2周波数変換部とを備え、前記第2PLL回路
が、分数分周比型のPLL回路によって構成されている
ことを特徴としている。
積回路は、上記の課題を解決するために、第1ローカル
信号を発生する第1ローカル信号発生回路、入力信号と
第1ローカル信号とを混合する第1混合回路、前記第1
ローカル信号発振回路の発振周波数を変化させる第1周
波数可変回路、および前記第1周波数可変回路を制御す
ることによって第1ローカル信号発生回路の発振周波数
を設定された一定値に制御する第1PLL回路を有し、
入力信号の周波数を第1中間周波数に変換する第1周波
数変換部と、第2ローカル信号を発生する第2ローカル
信号発生回路、前記第1混合回路を経た信号と第2ロー
カル信号とを混合する第2混合回路、前記第2ローカル
信号発振回路の発振周波数を変化させる第2周波数可変
回路、および前記第2周波数可変回路を制御することに
よって前記第2ローカル信号発生回路の発振周波数を設
定された一定値に制御する第2PLL回路を有し、前記
第1混合回路を経た信号の周波数を第2中間周波数に変
換する第2周波数変換部とを備え、前記第2PLL回路
が、分数分周比型のPLL回路によって構成されている
ことを特徴としている。
【0015】PLL回路の位相雑音は、PLL回路を構
成する各部の位相雑音によって決定されるが、分数分周
比型のPLL回路の位相雑音については基準周波数の位
相雑音の依存性が高い。具体的には、基準周波数が高い
ほど位相雑音が良くなる。上記の構成では、第2PLL
回路が分数分周比型のPLL回路によって構成されてい
るので、高い基準周波数を分周せずにそのまま第2PL
L回路で使用することで、第2PLL回路の位相雑音を
向上させることができる。それゆえ、位相雑音の悪化を
招くタンク回路として設けられる第1および第2周波数
可変回路を高周波受信用集積回路に内蔵しても、集積回
路全体の位相雑音特性を実用可能な範囲に向上させるこ
とができる。
成する各部の位相雑音によって決定されるが、分数分周
比型のPLL回路の位相雑音については基準周波数の位
相雑音の依存性が高い。具体的には、基準周波数が高い
ほど位相雑音が良くなる。上記の構成では、第2PLL
回路が分数分周比型のPLL回路によって構成されてい
るので、高い基準周波数を分周せずにそのまま第2PL
L回路で使用することで、第2PLL回路の位相雑音を
向上させることができる。それゆえ、位相雑音の悪化を
招くタンク回路として設けられる第1および第2周波数
可変回路を高周波受信用集積回路に内蔵しても、集積回
路全体の位相雑音特性を実用可能な範囲に向上させるこ
とができる。
【0016】上記の高周波受信用集積回路においては、
上記第1PLL回路が、分数分周比型のPLL回路によ
って構成されていることが好ましい。この構成では、第
1PLL回路でも第2PLL回路と同様に位相雑音特性
を向上させることができる。
上記第1PLL回路が、分数分周比型のPLL回路によ
って構成されていることが好ましい。この構成では、第
1PLL回路でも第2PLL回路と同様に位相雑音特性
を向上させることができる。
【0017】上記の高周波受信用集積回路においては、
前記第1PLL回路が整数分周比型のPLL回路であ
り、前記第1PLL回路のステップ周波数が基準信号の
基準周波数に設定されていることが好ましい。整数分周
比型のPLL回路で発生する位相雑音は、ステップ周波
数(換言すれば分周比)による依存性が高く、ステップ
周波数が高いほど分周比を大きくする必要がなく、向上
する。そこで、第1PLL回路を整数分周比型のPLL
で構成するとともに、第1PLL回路のステップ周波数
を基準周波数に設定して分周比を1にすることにより、
第1PLL回路の位相雑音特性が向上する。
前記第1PLL回路が整数分周比型のPLL回路であ
り、前記第1PLL回路のステップ周波数が基準信号の
基準周波数に設定されていることが好ましい。整数分周
比型のPLL回路で発生する位相雑音は、ステップ周波
数(換言すれば分周比)による依存性が高く、ステップ
周波数が高いほど分周比を大きくする必要がなく、向上
する。そこで、第1PLL回路を整数分周比型のPLL
で構成するとともに、第1PLL回路のステップ周波数
を基準周波数に設定して分周比を1にすることにより、
第1PLL回路の位相雑音特性が向上する。
【0018】上記の高周波受信用集積回路においては、
前記第2PLL回路のステップ周波数が、ステップ周波
数の異なる複数の方式で用いられるステップ周波数の最
大公約数の周波数に設定されていることが好ましい。こ
のような構成では、第2PLL回路において、上記のよ
うに設定されたステップ周波数の間隔で第2ローカル信
号発生回路の発信周波数を制御するので、ステップ周波
数の異なる各方式で信号を受信することができる。
前記第2PLL回路のステップ周波数が、ステップ周波
数の異なる複数の方式で用いられるステップ周波数の最
大公約数の周波数に設定されていることが好ましい。こ
のような構成では、第2PLL回路において、上記のよ
うに設定されたステップ周波数の間隔で第2ローカル信
号発生回路の発信周波数を制御するので、ステップ周波
数の異なる各方式で信号を受信することができる。
【0019】本発明の高周波受信装置は、前記の各高周
波受信用集積回路と、前記第1周波数変換回路と前記第
2周波数変換回路との間に設けられ、前記第1周波数変
換回路から出力される信号の通過周波数帯域を制限する
フィルターと、前記第1PLL回路および前記第2PL
L回路に基準周波数を有する基準信号を与える基準信号
発生器とを備えていることを特徴としている。
波受信用集積回路と、前記第1周波数変換回路と前記第
2周波数変換回路との間に設けられ、前記第1周波数変
換回路から出力される信号の通過周波数帯域を制限する
フィルターと、前記第1PLL回路および前記第2PL
L回路に基準周波数を有する基準信号を与える基準信号
発生器とを備えていることを特徴としている。
【0020】前記の高周波受信用集積回路にフィルター
および基準信号発生器を付加することによって、いわゆ
るダブルコンバージョン方式の高周波受信装置が形成さ
れる。
および基準信号発生器を付加することによって、いわゆ
るダブルコンバージョン方式の高周波受信装置が形成さ
れる。
【0021】前記の高周波受信装置においては、前記フ
ィルターの帯域幅が、前記フィルターに入力される信号
の帯域幅とステップ周波数の2倍の幅との和の帯域幅に
設定されていることが好ましい。フィルターの帯域幅が
このような帯域幅に設定されることによって、入力信号
が第1混合回路において基準周波数毎にロックされた第
1ローカル信号によって周波数変換されるときに、第1
中間周波数に±(基準周波数)の誤差が含まれるが、フ
ィルターがその誤差も含めて第1中間周波数の信号を通
過させることができる。
ィルターの帯域幅が、前記フィルターに入力される信号
の帯域幅とステップ周波数の2倍の幅との和の帯域幅に
設定されていることが好ましい。フィルターの帯域幅が
このような帯域幅に設定されることによって、入力信号
が第1混合回路において基準周波数毎にロックされた第
1ローカル信号によって周波数変換されるときに、第1
中間周波数に±(基準周波数)の誤差が含まれるが、フ
ィルターがその誤差も含めて第1中間周波数の信号を通
過させることができる。
【0022】本発明の他の高周波受信用集積回路は、ロ
ーカル信号を発生するローカル信号発生回路と、入力信
号とローカル信号とを混合する混合回路と、前記ローカ
ル信号発振回路の発振周波数を変化させる周波数可変回
路と、および前記周波数可変回路を制御することによっ
てローカル信号発生回路の発振周波数を設定された一定
値に制御するPLL回路とを備え、前記PLL回路は、
分数分周比型のPLLによって構成されていることを特
徴としている。
ーカル信号を発生するローカル信号発生回路と、入力信
号とローカル信号とを混合する混合回路と、前記ローカ
ル信号発振回路の発振周波数を変化させる周波数可変回
路と、および前記周波数可変回路を制御することによっ
てローカル信号発生回路の発振周波数を設定された一定
値に制御するPLL回路とを備え、前記PLL回路は、
分数分周比型のPLLによって構成されていることを特
徴としている。
【0023】上記の構成では、PLL回路が分周比型の
PLLによって構成されるので、前述の高周波受信用集
積回路と同様、高い基準周波数を分周せずにそのままP
LL回路で使用することで、PLL回路の位相雑音を向
上させることができる。それゆえ、位相雑音の悪化を招
くタンク回路として設けられる周波数可変回路を高周波
受信用集積回路に内蔵しても、集積回路全体の位相雑音
特性を実用可能な範囲に向上させることができる。
PLLによって構成されるので、前述の高周波受信用集
積回路と同様、高い基準周波数を分周せずにそのままP
LL回路で使用することで、PLL回路の位相雑音を向
上させることができる。それゆえ、位相雑音の悪化を招
くタンク回路として設けられる周波数可変回路を高周波
受信用集積回路に内蔵しても、集積回路全体の位相雑音
特性を実用可能な範囲に向上させることができる。
【0024】この高周波受信用集積回路においては、前
記PLL回路のステップ周波数が、複数の方式で使われ
るステップ周波数の最大公約数の周波数に設定されてい
ることが好ましい。このような構成では、PLL回路に
おいて、上記のように設定されたステップ周波数の間隔
でローカル信号発生回路の発信周波数を制御するので、
ステップ周波数の異なる各方式で信号を受信することが
できる。
記PLL回路のステップ周波数が、複数の方式で使われ
るステップ周波数の最大公約数の周波数に設定されてい
ることが好ましい。このような構成では、PLL回路に
おいて、上記のように設定されたステップ周波数の間隔
でローカル信号発生回路の発信周波数を制御するので、
ステップ周波数の異なる各方式で信号を受信することが
できる。
【0025】本発明の他の高周波受信装置は、上記の高
周波受信用集積回路と、前記PLL回路に基準周波数を
有する基準信号を与える基準信号発生器とを備えている
ことを特徴としている。
周波受信用集積回路と、前記PLL回路に基準周波数を
有する基準信号を与える基準信号発生器とを備えている
ことを特徴としている。
【0026】前記の高周波受信用集積回路に基準信号発
生器を付加することによって、いわゆるシングルコンバ
ージョン方式の高周波受信装置が形成される。
生器を付加することによって、いわゆるシングルコンバ
ージョン方式の高周波受信装置が形成される。
【0027】前記の各高周波受信装置は、50MHz〜
1GHzの高周波信号が入力されるケーブルテレビジョ
ン用チューナであることが好ましい。これにより、日
本、米国および欧州の各国の周波数帯域で定まる50M
Hz〜900MHzのRF信号の受信が可能になる。
1GHzの高周波信号が入力されるケーブルテレビジョ
ン用チューナであることが好ましい。これにより、日
本、米国および欧州の各国の周波数帯域で定まる50M
Hz〜900MHzのRF信号の受信が可能になる。
【0028】
【発明の実施の形態】本発明の実施の形態について図1
ないし図6に基づいて説明すれば、以下の通りである。
ないし図6に基づいて説明すれば、以下の通りである。
【0029】本実施の一形態に係る高周波受信装置は、
図2に示すように、受信IC1と、復調回路3と、制御
回路4とを備えている。
図2に示すように、受信IC1と、復調回路3と、制御
回路4とを備えている。
【0030】高周波受信用集積回路としての受信IC1
は、入力されたRF信号から所望のチャンネルの信号を
選択して、IF信号に変換する回路を形成する集積回路
である。本高周波受信装置がCATV(ケーブルテレビ
ジョン)の受信装置として適用されるように、受信IC
1は、数10MHz〜1GHzの周波数範囲のRF信号
(高周波信号)をIF信号(中間周波信号)に変換する
ように、周波数可変範囲が設定されている。これによ
り、日本、米国および欧州の各国の周波数帯域で定まる
50MHz〜900MHzのRF信号の受信が可能にな
る。
は、入力されたRF信号から所望のチャンネルの信号を
選択して、IF信号に変換する回路を形成する集積回路
である。本高周波受信装置がCATV(ケーブルテレビ
ジョン)の受信装置として適用されるように、受信IC
1は、数10MHz〜1GHzの周波数範囲のRF信号
(高周波信号)をIF信号(中間周波信号)に変換する
ように、周波数可変範囲が設定されている。これによ
り、日本、米国および欧州の各国の周波数帯域で定まる
50MHz〜900MHzのRF信号の受信が可能にな
る。
【0031】復調回路3は、受信IC1からのIF信号
を復調して復調信号を出力するとともに、IF信号に基
づいて、受信IC1の増幅回路1a・1cに与えるため
のRF AGC制御信号を生成する回路である。この復
調回路3は、デジタルで処理を行うように構成されてい
る回路であれば、DSPやLSIなどによって構成する
ことが可能である。
を復調して復調信号を出力するとともに、IF信号に基
づいて、受信IC1の増幅回路1a・1cに与えるため
のRF AGC制御信号を生成する回路である。この復
調回路3は、デジタルで処理を行うように構成されてい
る回路であれば、DSPやLSIなどによって構成する
ことが可能である。
【0032】制御回路4は、復調回路3からの制御信号
に基づいて、受信IC1に与えるための制御信号を発生
する回路であり、マイクロコンピュータなどによって構
成されている。受信IC1にあたえる制御信号として
は、後述するPLL回路1h・1i内の分周回路(図3
および図4に示すプリスケーラ22・32およびプログ
ラマブル分周器23・33)に与えるための分周比設定
用の信号や分周比切り替えのための制御信号が用意され
ている。一方、復調回路3に与える制御信号としては、
デジタル復調に用いられる各種のタイミング信号が用意
されている。
に基づいて、受信IC1に与えるための制御信号を発生
する回路であり、マイクロコンピュータなどによって構
成されている。受信IC1にあたえる制御信号として
は、後述するPLL回路1h・1i内の分周回路(図3
および図4に示すプリスケーラ22・32およびプログ
ラマブル分周器23・33)に与えるための分周比設定
用の信号や分周比切り替えのための制御信号が用意され
ている。一方、復調回路3に与える制御信号としては、
デジタル復調に用いられる各種のタイミング信号が用意
されている。
【0033】続いて、受信IC1の詳細について説明す
る。
る。
【0034】受信IC1は、図1に示すように、増幅回
路1a〜1c、ミキサー回路1d・1e、VCO回路1
f・1g、PLL回路1h・1iおよびタンク回路1j
・1kを内蔵している。この受信ICは、PLL回路1
h・1iを中心とするPLL周波数シンセサイザ方式の
ローカル発振周波数制御部を有するとともに、ダブルコ
ンバージョン方式の受信回路を構成している。
路1a〜1c、ミキサー回路1d・1e、VCO回路1
f・1g、PLL回路1h・1iおよびタンク回路1j
・1kを内蔵している。この受信ICは、PLL回路1
h・1iを中心とするPLL周波数シンセサイザ方式の
ローカル発振周波数制御部を有するとともに、ダブルコ
ンバージョン方式の受信回路を構成している。
【0035】上記の受信IC1においては、増幅回路1
a、ミキサー回路1d、VCO回路1f、PLL回路1
hおよびタンク回路1jによって、RF信号を後述の第
1IF信号に変換するアップコンバータ部1x(第1周
波数変換部)が構成され、増幅回路1b・1c、ミキサ
ー回路1e、VCO回路1g、PLL回路1iおよびタ
ンク回路1kによって第1IF信号を第2IF信号に変
換するダウンコンバータ部1y(第2周波数変換部)が
構成される。
a、ミキサー回路1d、VCO回路1f、PLL回路1
hおよびタンク回路1jによって、RF信号を後述の第
1IF信号に変換するアップコンバータ部1x(第1周
波数変換部)が構成され、増幅回路1b・1c、ミキサ
ー回路1e、VCO回路1g、PLL回路1iおよびタ
ンク回路1kによって第1IF信号を第2IF信号に変
換するダウンコンバータ部1y(第2周波数変換部)が
構成される。
【0036】受信IC1には、基準信号発生器5および
バンドパスフィルター6が外付けされている。
バンドパスフィルター6が外付けされている。
【0037】基準信号発生器5は、水晶振動子や水晶発
振器などの安定して発振する高精度の発振器であり、基
準信号REF(リファレンスクロック)を発生する。基
準信号発生器5の基準周波数は、例えば、4MHzに設
定されるが、それに限らず、例えば8MHzであっても
よい。また、基準周波数は、4MHzに限らず、1MH
zの任意の周波数であってもよい。
振器などの安定して発振する高精度の発振器であり、基
準信号REF(リファレンスクロック)を発生する。基
準信号発生器5の基準周波数は、例えば、4MHzに設
定されるが、それに限らず、例えば8MHzであっても
よい。また、基準周波数は、4MHzに限らず、1MH
zの任意の周波数であってもよい。
【0038】バンドパスフィルター6は、チャンネル幅
にほぼ等しい通過帯域幅を持っており、ミキサー回路1
dから出力される後述の第1RF信号の帯域を制限す
る。バンドパスフィルター6は、入力される第1IF信
号の帯域幅にステップ周波数の2倍の幅を加えた帯域幅
を有している。
にほぼ等しい通過帯域幅を持っており、ミキサー回路1
dから出力される後述の第1RF信号の帯域を制限す
る。バンドパスフィルター6は、入力される第1IF信
号の帯域幅にステップ周波数の2倍の幅を加えた帯域幅
を有している。
【0039】なお、ディスクリートで構成していた従来
の高周波受信装置におけるバンドパスフィルターでは、
第1IF信号の帯域幅より少し広い程度の通過帯域幅を
有している。このようなバンドパスフィルターをそ備え
た高周波受信装置では、アップコンバータ部の周波数ス
テップを位相雑音の許される範囲で低い周波数に設定
し、かつバンドパスフィルターの通過帯域幅を狭くする
ように設計されている。
の高周波受信装置におけるバンドパスフィルターでは、
第1IF信号の帯域幅より少し広い程度の通過帯域幅を
有している。このようなバンドパスフィルターをそ備え
た高周波受信装置では、アップコンバータ部の周波数ス
テップを位相雑音の許される範囲で低い周波数に設定
し、かつバンドパスフィルターの通過帯域幅を狭くする
ように設計されている。
【0040】増幅回路1aは、入力されたRF信号(高
周波信号)を、復調回路3によって与えられるRF A
GC制御信号に基づいて制御したゲインで増幅する回路
である。
周波信号)を、復調回路3によって与えられるRF A
GC制御信号に基づいて制御したゲインで増幅する回路
である。
【0041】ミキサー回路1dは、VCO回路1fで発
生した第1ローカル信号(VCO回路1fの発振周波数
を有する)と増幅回路1aで増幅されたRF信号とを混
合することによって、RF信号を第1IF信号(第1中
間周波信号)に変換する回路である。
生した第1ローカル信号(VCO回路1fの発振周波数
を有する)と増幅回路1aで増幅されたRF信号とを混
合することによって、RF信号を第1IF信号(第1中
間周波信号)に変換する回路である。
【0042】第1ローカル信号発生回路としてのVCO
回路1fは、上記の第1ローカル信号を発生する発振回
路である。VCO回路1fの発振周波数は、タンク回路
1jの静電容量に基づいて制御され、RF信号の周波数
よりも高い周波数に設定されている。PLL回路1hが
ロックしたときのVCO回路1fのステップ周波数fst
epは、基準信号REFの基準周波数と同じ4MHzに設
定されている。
回路1fは、上記の第1ローカル信号を発生する発振回
路である。VCO回路1fの発振周波数は、タンク回路
1jの静電容量に基づいて制御され、RF信号の周波数
よりも高い周波数に設定されている。PLL回路1hが
ロックしたときのVCO回路1fのステップ周波数fst
epは、基準信号REFの基準周波数と同じ4MHzに設
定されている。
【0043】第1周波数可変回路としてのタンク回路1
jは、可変容量ダイオードなどの可変容量素子とインダ
クタとからなる同調機構(LC発振器)を含んでおり、
PLL回路1hから与えられる制御電圧に基づいて静電
容量(可変容量素子の静電容量)が制御されることによ
って、VCO回路1fの発振周波数を変化させる。例え
ば、可変容量ダイオードを備えているタンク回路1jで
は、可変容量ダイオードの両端子間に印加される逆方向
の制御電圧によって静電容量が変化し、制御電圧が大き
いほど静電容量が小さくなる。
jは、可変容量ダイオードなどの可変容量素子とインダ
クタとからなる同調機構(LC発振器)を含んでおり、
PLL回路1hから与えられる制御電圧に基づいて静電
容量(可変容量素子の静電容量)が制御されることによ
って、VCO回路1fの発振周波数を変化させる。例え
ば、可変容量ダイオードを備えているタンク回路1jで
は、可変容量ダイオードの両端子間に印加される逆方向
の制御電圧によって静電容量が変化し、制御電圧が大き
いほど静電容量が小さくなる。
【0044】第1PLL回路としてのPLL回路1h
は、VCO回路1fからのローカル信号を基準信号発生
器5からの基準信号REFを基に生成される複数の分周
信号に一致させるように制御する回路である。このPL
L回路1hは、後述するプログラマブル分周器23を含
んでおり、このプログラマブル分周器23の分周比を適
当に変更することによって、任意のチャンネルに応じた
ローカル信号をVCO回路1fに発生させる。また、P
LL回路1hのステップ周波数fstepは、基準信号RE
Fの基準周波数と同じ4MHzに設定されている。PL
L回路1hについては、後に詳しく説明する。
は、VCO回路1fからのローカル信号を基準信号発生
器5からの基準信号REFを基に生成される複数の分周
信号に一致させるように制御する回路である。このPL
L回路1hは、後述するプログラマブル分周器23を含
んでおり、このプログラマブル分周器23の分周比を適
当に変更することによって、任意のチャンネルに応じた
ローカル信号をVCO回路1fに発生させる。また、P
LL回路1hのステップ周波数fstepは、基準信号RE
Fの基準周波数と同じ4MHzに設定されている。PL
L回路1hについては、後に詳しく説明する。
【0045】なお、上記のステップ周波数fstepは、必
ずしも基準周波数と同じでなくてもよい。前述のよう
に、第1IF信号の帯域を制限するには、バンドパスフ
ィルター6の帯域幅を第1IF信号の帯域幅にステップ
周波数fstepの2倍の幅を加えた値に設定するが、例え
ば、基準周波数が前述のように8MHzに設定されてい
る場合は、ステップ周波数fstepも8MHzに設定する
と、バンドパスフィルター6の帯域幅が大きくなりすぎ
て、必要な減衰特性を得ることが困難になる。そこで、
8MHzの基準周波数を1/2に分周した周波数をステ
ップ周波数fstepに設定することによって、バンドパス
フィルター6の帯域を広げる必要がなくなる。
ずしも基準周波数と同じでなくてもよい。前述のよう
に、第1IF信号の帯域を制限するには、バンドパスフ
ィルター6の帯域幅を第1IF信号の帯域幅にステップ
周波数fstepの2倍の幅を加えた値に設定するが、例え
ば、基準周波数が前述のように8MHzに設定されてい
る場合は、ステップ周波数fstepも8MHzに設定する
と、バンドパスフィルター6の帯域幅が大きくなりすぎ
て、必要な減衰特性を得ることが困難になる。そこで、
8MHzの基準周波数を1/2に分周した周波数をステ
ップ周波数fstepに設定することによって、バンドパス
フィルター6の帯域を広げる必要がなくなる。
【0046】増幅回路1bは、前述のバンドパスフィル
ター6を経て帯域制限された第1IF信号を、制御回路
4によって与えられる上記のRF AGC制御信号に基
づいて制御したゲインで増幅する回路である。
ター6を経て帯域制限された第1IF信号を、制御回路
4によって与えられる上記のRF AGC制御信号に基
づいて制御したゲインで増幅する回路である。
【0047】ミキサー回路1eは、VCO回路1gで発
生した第2ローカル信号(VCO回路1gの発振周波数
を有する)と増幅回路1bで増幅された第1IF信号と
を混合することによって、第1IF信号を第2IF信号
(第2中間周波信号)に変換する回路である。
生した第2ローカル信号(VCO回路1gの発振周波数
を有する)と増幅回路1bで増幅された第1IF信号と
を混合することによって、第1IF信号を第2IF信号
(第2中間周波信号)に変換する回路である。
【0048】第2ローカル信号発生回路としてのVCO
回路1gは、上記の第2ローカル信号を発生する電圧制
御型の発振回路である。VCO回路1gの発振周波数
は、タンク回路1kの静電容量に基づいて制御され、R
F信号の周波数よりも高く設定されている。PLL回路
1iがロックしたときのVCO回路1gのステップ周波
数fstepは、米国および欧州で使用される62.5kH
zと欧州で使用される50kHzとの最大公約数の1
2.5kHzに設定されている。
回路1gは、上記の第2ローカル信号を発生する電圧制
御型の発振回路である。VCO回路1gの発振周波数
は、タンク回路1kの静電容量に基づいて制御され、R
F信号の周波数よりも高く設定されている。PLL回路
1iがロックしたときのVCO回路1gのステップ周波
数fstepは、米国および欧州で使用される62.5kH
zと欧州で使用される50kHzとの最大公約数の1
2.5kHzに設定されている。
【0049】第2周波数可変回路としてのタンク回路1
kは、前述のタンク回路1jと同様、可変容量ダイオー
ドなどの可変容量素子とインダクタとからなる同調機構
(LC発振器)を含んでいる。このタンク回路1kは、
PLL回路1iから与えられる制御電圧に基づいて静電
容量が制御されることによって、VCO回路1gの発振
周波数を変化させる。
kは、前述のタンク回路1jと同様、可変容量ダイオー
ドなどの可変容量素子とインダクタとからなる同調機構
(LC発振器)を含んでいる。このタンク回路1kは、
PLL回路1iから与えられる制御電圧に基づいて静電
容量が制御されることによって、VCO回路1gの発振
周波数を変化させる。
【0050】第2PLL回路としてのPLL回路1i
は、VCO回路1gからのローカル信号を基準信号発生
器5からの基準信号REFを基に生成される複数の分周
信号に一致させるように制御する回路である。このPL
L回路1iは、後述するプログラマブル分周器33を含
んでおり、このプログラマブル分周器33の分周比を適
当に変更することによって、任意のチャンネルに応じた
ローカル信号をVCO回路1gに発生させる。PLL回
路1iについては、後に詳しく説明する。
は、VCO回路1gからのローカル信号を基準信号発生
器5からの基準信号REFを基に生成される複数の分周
信号に一致させるように制御する回路である。このPL
L回路1iは、後述するプログラマブル分周器33を含
んでおり、このプログラマブル分周器33の分周比を適
当に変更することによって、任意のチャンネルに応じた
ローカル信号をVCO回路1gに発生させる。PLL回
路1iについては、後に詳しく説明する。
【0051】PLL回路1iのステップ周波数fstep
は、米国および欧州で使用される62.5kHzと欧州
で使用される50kHzとの最大公約数の12.5kH
zに設定されている。これにより、米国および欧州のい
ずれの方式でも、基準信号発生器5を変更することなく
ステップ周波数の異なる複数の方式のRF信号を周波数
変換することができる。
は、米国および欧州で使用される62.5kHzと欧州
で使用される50kHzとの最大公約数の12.5kH
zに設定されている。これにより、米国および欧州のい
ずれの方式でも、基準信号発生器5を変更することなく
ステップ周波数の異なる複数の方式のRF信号を周波数
変換することができる。
【0052】なお、VCO回路1gのステップ周波数f
stepは、上記の最大公約数である12.5kHzである
必要はなく、例えば、米国および欧州の両方式で使用さ
れる62.5kHzと50kHzとの公約数であればよ
く、同様に両方式に対応できる。ただし、PLL回路1
iのステップ周波数fstepは、その値が小さくなるほど
分周回路の規模が大きくなるので、上記の最大公約数を
用いることが好ましい。また、米国や欧州に限らず、他
の国や地域で用いられている様々な2種類以上の方式に
応じてPLL回路1iのステップ周波数fstepを設定す
れば、それらの方式に対応できることは勿論である。
stepは、上記の最大公約数である12.5kHzである
必要はなく、例えば、米国および欧州の両方式で使用さ
れる62.5kHzと50kHzとの公約数であればよ
く、同様に両方式に対応できる。ただし、PLL回路1
iのステップ周波数fstepは、その値が小さくなるほど
分周回路の規模が大きくなるので、上記の最大公約数を
用いることが好ましい。また、米国や欧州に限らず、他
の国や地域で用いられている様々な2種類以上の方式に
応じてPLL回路1iのステップ周波数fstepを設定す
れば、それらの方式に対応できることは勿論である。
【0053】PLL回路1hは、図3に示すような整数
分周比型(Integer−N型)のPLL回路(以降、IN
型PLL回路と称する)21で構成されている。このI
N型PLL回路21は、プリスケーラ22、プログラマ
ブル分周器23、位相周波数検出器24およびループフ
ィルター25を有している。また、VCO回路26は、
前述のVCO回路1f、VCO回路1gまたは後述する
VCO回路2d(図6参照)と、それぞれ対になるタン
ク回路1j、タンク回路1kまたはタンク回路2fとを
含んで構成されている。
分周比型(Integer−N型)のPLL回路(以降、IN
型PLL回路と称する)21で構成されている。このI
N型PLL回路21は、プリスケーラ22、プログラマ
ブル分周器23、位相周波数検出器24およびループフ
ィルター25を有している。また、VCO回路26は、
前述のVCO回路1f、VCO回路1gまたは後述する
VCO回路2d(図6参照)と、それぞれ対になるタン
ク回路1j、タンク回路1kまたはタンク回路2fとを
含んで構成されている。
【0054】プリスケーラ22は、プログラマブル分周
器23での分周動作が容易になるように、VCO回路2
6から出力されるローカル信号の周波数を予め分周する
前段分周器である。このプリスケーラ22は、分周のた
めの設定データCNTが、図示しない外部のデータ設定
回路から与えられる。
器23での分周動作が容易になるように、VCO回路2
6から出力されるローカル信号の周波数を予め分周する
前段分周器である。このプリスケーラ22は、分周のた
めの設定データCNTが、図示しない外部のデータ設定
回路から与えられる。
【0055】プログラマブル分周器23は、プリスケー
ラ22からの前段分周信号をさらに分周して比較信号S
IGとして出力する回路である。このプログラマブル分
周器23は、図示はしないが、PカウンタおよびSカウ
ンタを備えており、これらのカウンタにより2段階の分
周を行う。プログラマブル分周器23には、VCO回路
26の設定周波数に対応した複数の整数の分周比を、外
部より与えられる設定値(プログラムデータ)P・Sに
よってプログラマブルに設定する。
ラ22からの前段分周信号をさらに分周して比較信号S
IGとして出力する回路である。このプログラマブル分
周器23は、図示はしないが、PカウンタおよびSカウ
ンタを備えており、これらのカウンタにより2段階の分
周を行う。プログラマブル分周器23には、VCO回路
26の設定周波数に対応した複数の整数の分周比を、外
部より与えられる設定値(プログラムデータ)P・Sに
よってプログラマブルに設定する。
【0056】位相周波数検出器24は、プログラマブル
分周器23からの分周信号SIGと、基準信号発生器5
からの基準信号REFとの位相差や周波数差を誤差信号
として検出する回路である。この位相周波数検出器24
は、ループフィルター25内のチャージポンプに与える
ためのチャージポンプ制御信号UP・DNを出力する。
分周器23からの分周信号SIGと、基準信号発生器5
からの基準信号REFとの位相差や周波数差を誤差信号
として検出する回路である。この位相周波数検出器24
は、ループフィルター25内のチャージポンプに与える
ためのチャージポンプ制御信号UP・DNを出力する。
【0057】ループフィルター25は、前段に設けられ
たチャージポンプと、その後段に設けられたローパスフ
ィルターとからなっている。
たチャージポンプと、その後段に設けられたローパスフ
ィルターとからなっている。
【0058】チャージポンプは、ローパスフィルターを
構成するコンデンサの充放電を制御する回路であり、C
MOSトランジスタなどによって構成されている。この
チャージポンプは、位相周波数検出器24での両信号の
誤差が検出されている状態で、チャージポンプ制御信号
DNが“H”レベルになると、コンデンサが充電するよ
うに、ローパスフィルターを電源に接続する一方、チャ
ージポンプ制御信号UPが“H”レベルになると、コン
デンサが放電するように、ローパスフィルターをグラン
ドに接続する。また、チャージポンプは、位相周波数検
出器24での両信号の誤差が検出されていないる状態
(両信号の位相が一致した状態)で、チャージポンプ制
御信号DN・UPがともに“L”レベルになると、ロー
パスフィルターを電源およびグランドから切り離して、
コンデンサをホールド(電荷保持)状態にする。
構成するコンデンサの充放電を制御する回路であり、C
MOSトランジスタなどによって構成されている。この
チャージポンプは、位相周波数検出器24での両信号の
誤差が検出されている状態で、チャージポンプ制御信号
DNが“H”レベルになると、コンデンサが充電するよ
うに、ローパスフィルターを電源に接続する一方、チャ
ージポンプ制御信号UPが“H”レベルになると、コン
デンサが放電するように、ローパスフィルターをグラン
ドに接続する。また、チャージポンプは、位相周波数検
出器24での両信号の誤差が検出されていないる状態
(両信号の位相が一致した状態)で、チャージポンプ制
御信号DN・UPがともに“L”レベルになると、ロー
パスフィルターを電源およびグランドから切り離して、
コンデンサをホールド(電荷保持)状態にする。
【0059】ローパスフィルターは、上記のようなコン
デンサの充放電で生じるチャージポンプの電流出力を取
り出してVCO回路26の発振周波数を変更するための
補正電圧に変換する。また、ローパスフィルターは、ロ
ック時には、VCO回路26の発振周波数をキャプチャ
レンジ内に保持するように、一定値の補正電圧を出力す
る。
デンサの充放電で生じるチャージポンプの電流出力を取
り出してVCO回路26の発振周波数を変更するための
補正電圧に変換する。また、ローパスフィルターは、ロ
ック時には、VCO回路26の発振周波数をキャプチャ
レンジ内に保持するように、一定値の補正電圧を出力す
る。
【0060】PLL回路1iは、図4に示すような分数
分周比型(Fractional−N型)のPLL回路(以降、F
N型PLL回路と称する)31で構成されている。この
FN型PLL回路31は、プリスケーラ32、プログラ
マブル分周器33、ΔΣ(デルタ−シグマ)変調器3
4、位相周波数検出器35およびループフィルター36
を有している。また、VCO回路37は、前述のVCO
回路1f、VCO回路1gまたは後述するVCO回路2
d(図6参照)と、それぞれ対になるタンク回路1j、
タンク回路1kまたはタンク回路2fとを含んで構成さ
れている。
分周比型(Fractional−N型)のPLL回路(以降、F
N型PLL回路と称する)31で構成されている。この
FN型PLL回路31は、プリスケーラ32、プログラ
マブル分周器33、ΔΣ(デルタ−シグマ)変調器3
4、位相周波数検出器35およびループフィルター36
を有している。また、VCO回路37は、前述のVCO
回路1f、VCO回路1gまたは後述するVCO回路2
d(図6参照)と、それぞれ対になるタンク回路1j、
タンク回路1kまたはタンク回路2fとを含んで構成さ
れている。
【0061】プリスケーラ32は、前述のIN型PLL
回路21におけるプリスケーラ22と同等の機能を有し
ており、VCO回路37から出力されるローカル信号の
周波数を予め分周する前段分周器である。
回路21におけるプリスケーラ22と同等の機能を有し
ており、VCO回路37から出力されるローカル信号の
周波数を予め分周する前段分周器である。
【0062】プログラマブル分周器33は、プリスケー
ラ32からの前段分周信号をさらに分周して比較信号S
IGとして出力する回路である。このプログラマブル分
周器33は、図示はしないが、PカウンタおよびSカウ
ンタを備えており、これらのカウンタにより2段階の分
周を行う。プログラマブル分周器33には、VCO回路
37の設定周波数に対応した複数の分数数の分周比を、
外部より与えられる設定値(プログラムデータ)P・S
によってプログラマブルに設定する。
ラ32からの前段分周信号をさらに分周して比較信号S
IGとして出力する回路である。このプログラマブル分
周器33は、図示はしないが、PカウンタおよびSカウ
ンタを備えており、これらのカウンタにより2段階の分
周を行う。プログラマブル分周器33には、VCO回路
37の設定周波数に対応した複数の分数数の分周比を、
外部より与えられる設定値(プログラムデータ)P・S
によってプログラマブルに設定する。
【0063】FN型PLL回路は、分周比を分数に設定
することで、良好なC/N特性、低スプリアスおよび高
速ロックアップを実現することができる。分数による分
周は、時間的に分周比を変化させることで実現できる。
例えば、10.5分周の場合は、10分周と11分周と
を交互に切り替えれば、その平均として10.5分周が
実現できる。また、10.25分周の場合は、10分周
を3回、11分周を1回繰り返すことにより実現でき
る。
することで、良好なC/N特性、低スプリアスおよび高
速ロックアップを実現することができる。分数による分
周は、時間的に分周比を変化させることで実現できる。
例えば、10.5分周の場合は、10分周と11分周と
を交互に切り替えれば、その平均として10.5分周が
実現できる。また、10.25分周の場合は、10分周
を3回、11分周を1回繰り返すことにより実現でき
る。
【0064】しかし、このように交互に(周期性を持っ
て)分周比を切り替えると、分周された結果に、この周
期性が重畳されてしまう。例えば、10.5分周の場合
では、分周結果が1MHzであるとすると、0.5MH
zの周波数成分が生成されることになる。この周波数成
分は、PLLの帯域内であるならば、PLL出力にスプ
リアスとなって現れてくる。
て)分周比を切り替えると、分周された結果に、この周
期性が重畳されてしまう。例えば、10.5分周の場合
では、分周結果が1MHzであるとすると、0.5MH
zの周波数成分が生成されることになる。この周波数成
分は、PLLの帯域内であるならば、PLL出力にスプ
リアスとなって現れてくる。
【0065】したがって、このような不都合を回避する
ため、分周比を周期性を持って切り替える手法を用いる
ことはできない。これを換言すれば、少なくとも低周波
数側には、余分な周波数成分が現れないようにする必要
がある。
ため、分周比を周期性を持って切り替える手法を用いる
ことはできない。これを換言すれば、少なくとも低周波
数側には、余分な周波数成分が現れないようにする必要
がある。
【0066】ΔΣ変調器34は、これを実現する一つの
手法として用いられており、Sカウンタ用の分周比の設
定値Sを周期的に切り替えることで発生する低周波数側
のノイズを抑制する。
手法として用いられており、Sカウンタ用の分周比の設
定値Sを周期的に切り替えることで発生する低周波数側
のノイズを抑制する。
【0067】位相周波数検出器35は、前述のIN型P
LL回路21における位相周波数検出器24と同等の機
能を有しており、プログラマブル分周器33からの分周
信号SIGと、基準信号発生器5からの基準信号REF
との位相差や周波数差を誤差信号として検出する回路で
ある。この位相周波数検出器35は、ループフィルター
36内のチャージポンプに与えるためのチャージポンプ
制御信号UP・DNを出力する。
LL回路21における位相周波数検出器24と同等の機
能を有しており、プログラマブル分周器33からの分周
信号SIGと、基準信号発生器5からの基準信号REF
との位相差や周波数差を誤差信号として検出する回路で
ある。この位相周波数検出器35は、ループフィルター
36内のチャージポンプに与えるためのチャージポンプ
制御信号UP・DNを出力する。
【0068】ループフィルター36は、前述のIN型P
LL回路21におけるループフィルター25と同等の機
能を有しており、位相周波数検出器35のチャージポン
プ制御信号UP・DNによってチャージポンプを制御し
て、VCO回路37の発振周波数を変更または保持する
ための補正値電圧を出力する。
LL回路21におけるループフィルター25と同等の機
能を有しており、位相周波数検出器35のチャージポン
プ制御信号UP・DNによってチャージポンプを制御し
て、VCO回路37の発振周波数を変更または保持する
ための補正値電圧を出力する。
【0069】続いて、上記のように構成される受信IC
1の動作について説明する。
1の動作について説明する。
【0070】まず、受信IC1に入力されたRF信号
は、増幅回路1aで増幅された後、ミキサー回路1dで
第1中間周波数の第1IF信号に変換される。このと
き、ミキサー回路1dでは、VCO回路1fで発生した
第1ローカル信号と入力されたRF信号とが混合される
ことによって、RF信号が第1IF周波数の第1IF信
号に変換される。VCO回路1fの発振周波数は、受信
IC1内のタンク回路1jの静電容量をPLL回路1h
で調整することによって、設定された一定に制御され
る。
は、増幅回路1aで増幅された後、ミキサー回路1dで
第1中間周波数の第1IF信号に変換される。このと
き、ミキサー回路1dでは、VCO回路1fで発生した
第1ローカル信号と入力されたRF信号とが混合される
ことによって、RF信号が第1IF周波数の第1IF信
号に変換される。VCO回路1fの発振周波数は、受信
IC1内のタンク回路1jの静電容量をPLL回路1h
で調整することによって、設定された一定に制御され
る。
【0071】その第1IF信号は、受信IC1の外部に
設けられたバンドパスフィルター6で帯域制限されて、
受信IC1内に戻り、増幅回路1bで増幅される。バン
ドパスフィルター6の帯域幅は、VCO回路1fのステ
ップ周波数fstepが4MHzであれば、第1IF信号の
帯域幅に8MHzを加えた値に設定される。このような
帯域幅に設定されるのは、RF信号がミキサー回路1d
で4MHz毎にロックされた第1ローカル信号によって
周波数変換されるときに、第1IF周波数に±4MHz
の誤差が含まれるので、バンドパスフィルター6がその
誤差も含めて通過させる必要があるからである。
設けられたバンドパスフィルター6で帯域制限されて、
受信IC1内に戻り、増幅回路1bで増幅される。バン
ドパスフィルター6の帯域幅は、VCO回路1fのステ
ップ周波数fstepが4MHzであれば、第1IF信号の
帯域幅に8MHzを加えた値に設定される。このような
帯域幅に設定されるのは、RF信号がミキサー回路1d
で4MHz毎にロックされた第1ローカル信号によって
周波数変換されるときに、第1IF周波数に±4MHz
の誤差が含まれるので、バンドパスフィルター6がその
誤差も含めて通過させる必要があるからである。
【0072】このため、前述のように基準周波数を4M
Hzではなく8MHzに設定する場合、バンドパスフィ
ルター6の帯域幅が第1IF信号の帯域幅に8MHzを
加えた値に設定されることになる。この場合、バンドパ
スフィルター6の帯域幅が広くなりすぎて、バンドパス
フィルター6に必要な減衰特性を得ることが難しくな
る。したがって、このような場合は、基準周波数を分周
することによって(8MHzの場合は2分周)、ステッ
プ周波数fstepを低下させれば、バンドパスフィルター
6の帯域幅を拡大させずにすむ。
Hzではなく8MHzに設定する場合、バンドパスフィ
ルター6の帯域幅が第1IF信号の帯域幅に8MHzを
加えた値に設定されることになる。この場合、バンドパ
スフィルター6の帯域幅が広くなりすぎて、バンドパス
フィルター6に必要な減衰特性を得ることが難しくな
る。したがって、このような場合は、基準周波数を分周
することによって(8MHzの場合は2分周)、ステッ
プ周波数fstepを低下させれば、バンドパスフィルター
6の帯域幅を拡大させずにすむ。
【0073】増幅回路1bを経た信号は、さらにミキサ
ー回路1eで第2IF周波数に変換される。ミキサー回
路1eでは、VCO回路1gで発生した第2ローカル信
号と帯域制限された第1IF信号とが混合されることに
よって、その第1IF信号が第2IF信号(IF信号)
に変換される。VCO回路1gの発振周波数は、受信I
C1内のタンク回路1kの静電容量をPLL回路1iで
調整することによって、設定された一定に制御される。
ー回路1eで第2IF周波数に変換される。ミキサー回
路1eでは、VCO回路1gで発生した第2ローカル信
号と帯域制限された第1IF信号とが混合されることに
よって、その第1IF信号が第2IF信号(IF信号)
に変換される。VCO回路1gの発振周波数は、受信I
C1内のタンク回路1kの静電容量をPLL回路1iで
調整することによって、設定された一定に制御される。
【0074】ダブルコンバージョン方式の受信回路で
は、2つのローカル発振周波数(後述する第1および第
2ローカル信号の周波数)が受信帯域よりも高い周波数
に設定される。このため、ローカル信号が入力端に回り
込んでも、受信IC1の入力段に設けられるフィルター
回路(ハイパスフィルター)で減衰される。
は、2つのローカル発振周波数(後述する第1および第
2ローカル信号の周波数)が受信帯域よりも高い周波数
に設定される。このため、ローカル信号が入力端に回り
込んでも、受信IC1の入力段に設けられるフィルター
回路(ハイパスフィルター)で減衰される。
【0075】ところで、PLL回路で発生する位相雑音
は、IN型PLL回路(PLL回路21)ではステップ
周波数(換言すれば分周比)による依存性が高く、FN
型PLL回路(PLL回路31)では基準信号発生器5
の位相雑音による依存性が高い。ここで、分周比をNと
し、基準信号発生器5の位相雑音を−XdBc/Hzと
すれば、一般にPLL回路の位相雑音PNは、PN=−
X+20*log(N)で表される。例えば、IN型P
LL回路では、ステップ周波数fstepが62.5kHz
であり、VCO回路1fの発振周波数が1000MHz
である場合、その発振周波数をプリスケーラ22および
プログラマブル分周器23で16分周する。この場合の
位相雑音は理想的に、PN=−X+20*log(1
6)となり、基準信号発生器5の位相雑音より24dB
悪くなる。
は、IN型PLL回路(PLL回路21)ではステップ
周波数(換言すれば分周比)による依存性が高く、FN
型PLL回路(PLL回路31)では基準信号発生器5
の位相雑音による依存性が高い。ここで、分周比をNと
し、基準信号発生器5の位相雑音を−XdBc/Hzと
すれば、一般にPLL回路の位相雑音PNは、PN=−
X+20*log(N)で表される。例えば、IN型P
LL回路では、ステップ周波数fstepが62.5kHz
であり、VCO回路1fの発振周波数が1000MHz
である場合、その発振周波数をプリスケーラ22および
プログラマブル分周器23で16分周する。この場合の
位相雑音は理想的に、PN=−X+20*log(1
6)となり、基準信号発生器5の位相雑音より24dB
悪くなる。
【0076】したがって、ステップ周波数が低いと、そ
れだけ分周比を大きくする必要があるので、上記のよう
に、IN型PLL回路に対して分周比による依存性の高
い位相雑音PNは分周比が大きくなるほど悪化してしま
う。
れだけ分周比を大きくする必要があるので、上記のよう
に、IN型PLL回路に対して分周比による依存性の高
い位相雑音PNは分周比が大きくなるほど悪化してしま
う。
【0077】そこで、本実施の形態では、VCO回路1
fのステップ周波数fstepを例えば基準周波数に設定し
て従来の回路より高めて分周比を小さくすることによ
り、PLL回路1hの位相雑音特性を向上させている。
具体的には、図7に示した従来の回路では、アップコン
バータ部のVCO回路1fのステップ周波数stepが25
0kHzに設定されているが、本受信IC1では、VC
O回路1fのステップ周波数stepが従来回路の10倍以
上である4MHzに設定されている。これにより、位相
雑音特性を従来回路より大幅に向上させることができ
る。
fのステップ周波数fstepを例えば基準周波数に設定し
て従来の回路より高めて分周比を小さくすることによ
り、PLL回路1hの位相雑音特性を向上させている。
具体的には、図7に示した従来の回路では、アップコン
バータ部のVCO回路1fのステップ周波数stepが25
0kHzに設定されているが、本受信IC1では、VC
O回路1fのステップ周波数stepが従来回路の10倍以
上である4MHzに設定されている。これにより、位相
雑音特性を従来回路より大幅に向上させることができ
る。
【0078】なお、位相雑音は、換言すれば、比較周波
数と比較される基準周波数による依存性が高い。これ
は、周期の短い基準周波数信号で比較すると、位相に対
する感度が高くなることによる。したがって、VCO回
路1fのからのローカル信号を分周するための分周比の
大小は位相雑音には関与しない。
数と比較される基準周波数による依存性が高い。これ
は、周期の短い基準周波数信号で比較すると、位相に対
する感度が高くなることによる。したがって、VCO回
路1fのからのローカル信号を分周するための分周比の
大小は位相雑音には関与しない。
【0079】一方、FN型PLL回路では、基準周波数
が4MHzの場合、ΔΣ変調(ΔΣ変調回路34)によ
って1000MHzと1004MHzのクロックを用い
てロックさせるので、分周比はほぼ1となる。このた
め、log≒0となり、位相雑音PNが基準信号発生器
5の位相雑音に依存する。つまり、同じオフセット周波
数では、基準周波数が高いほど位相雑音が良くなる。
が4MHzの場合、ΔΣ変調(ΔΣ変調回路34)によ
って1000MHzと1004MHzのクロックを用い
てロックさせるので、分周比はほぼ1となる。このた
め、log≒0となり、位相雑音PNが基準信号発生器
5の位相雑音に依存する。つまり、同じオフセット周波
数では、基準周波数が高いほど位相雑音が良くなる。
【0080】そこで、本実施の形態では、高い基準信号
REFを分周せずにそのまま用いることにより、PLL
回路1iの位相雑音特性を向上させている。
REFを分周せずにそのまま用いることにより、PLL
回路1iの位相雑音特性を向上させている。
【0081】なお、上記の受信IC1では、PLL回路
1hがIN型PLL回路からなり、PLL回路1iがF
N型PLL回路からなっているが、両PLL回路1h・
1iがFN型PLL回路からなっていてもよい。
1hがIN型PLL回路からなり、PLL回路1iがF
N型PLL回路からなっているが、両PLL回路1h・
1iがFN型PLL回路からなっていてもよい。
【0082】この構成では、ダウンコンバータ部のPL
L回路1iもFN型PLL回路からなるので、ステップ
周波数fstepに関わらず、PLL回路1iでもPLL回
路1hと同様に位相雑音特性を向上させることができ
る。ただし、FN型PLL回路では、PLL回路31の
ようにΔΣ変調器34を有しているため、回路規模が大
きくなりがちである。このため、両PLL回路1h・1
iがFN型PLL回路からなる構成は、受信IC1を小
型化するには、PLL回路1hがIN型PLL回路から
なり、PLL回路1iがFN型PLL回路からなる構成
に比べて不利である。
L回路1iもFN型PLL回路からなるので、ステップ
周波数fstepに関わらず、PLL回路1iでもPLL回
路1hと同様に位相雑音特性を向上させることができ
る。ただし、FN型PLL回路では、PLL回路31の
ようにΔΣ変調器34を有しているため、回路規模が大
きくなりがちである。このため、両PLL回路1h・1
iがFN型PLL回路からなる構成は、受信IC1を小
型化するには、PLL回路1hがIN型PLL回路から
なり、PLL回路1iがFN型PLL回路からなる構成
に比べて不利である。
【0083】また、上記の受信ICでは、PLL回路1
hがFN型PLL回路からなり、PLL回路1iがIN
型PLL回路からなっていてもよい。この構成では、P
LL回路1hとPLL回路1iとでステップ周波数を入
れ換える。すなわち、PLL回路1hのステップ周波数
fstepが12.5kHzに設定され、PLL回路1iの
ステップ周波数fstepが4MHzに設定される。ただ
し、このような構成では、リファレンス妨害(ステップ
周波数)が大きくなり、実用には向いていない。
hがFN型PLL回路からなり、PLL回路1iがIN
型PLL回路からなっていてもよい。この構成では、P
LL回路1hとPLL回路1iとでステップ周波数を入
れ換える。すなわち、PLL回路1hのステップ周波数
fstepが12.5kHzに設定され、PLL回路1iの
ステップ周波数fstepが4MHzに設定される。ただ
し、このような構成では、リファレンス妨害(ステップ
周波数)が大きくなり、実用には向いていない。
【0084】したがって、図1に示すPLL回路1hが
IN型PLL回路からなり、PLL回路1iがFN型P
LL回路からなる構成が性能面で最も好ましい。
IN型PLL回路からなり、PLL回路1iがFN型P
LL回路からなる構成が性能面で最も好ましい。
【0085】このように、本実施の形態の受信IC1
は、ダウンコンバータ部のPLL回路1iをFN型PL
L回路によって構成することで、PLL回路1iの位相
雑音における基準周波数の位相雑音の依存性が高くな
る。これにより、高い基準周波数を分周せずにそのまま
PLL回路1iで使用することで、PLL回路1iの位
相雑音を向上させることができる。それゆえ、位相雑音
の悪化を招くタンク回路1j・1kを受信IC1に内蔵
しても、受信IC1全体の位相雑音特性を実用可能な範
囲に向上させることができる。したがって、タンク回路
1j・1kを含む高品位の受信IC1を用いれば、高周
波受信装置の小型化および低コスト化を実現することが
できる。
は、ダウンコンバータ部のPLL回路1iをFN型PL
L回路によって構成することで、PLL回路1iの位相
雑音における基準周波数の位相雑音の依存性が高くな
る。これにより、高い基準周波数を分周せずにそのまま
PLL回路1iで使用することで、PLL回路1iの位
相雑音を向上させることができる。それゆえ、位相雑音
の悪化を招くタンク回路1j・1kを受信IC1に内蔵
しても、受信IC1全体の位相雑音特性を実用可能な範
囲に向上させることができる。したがって、タンク回路
1j・1kを含む高品位の受信IC1を用いれば、高周
波受信装置の小型化および低コスト化を実現することが
できる。
【0086】また、FN型PLL回路の位相雑音は、上
記のように、ステップ周波数よりも基準周波数に依存す
ることから、VCO回路1gのステップ周波数fstepを
前述のように複数の方式で共通するような値、例えば複
数の方式のステップ周波数の公約数(望ましくは最大公
約数)に設定したために、ステップ周波数が従来のステ
ップ周波数より低下しても、位相雑音の悪化はほとんど
ない。それゆえ、基準周波数の変更などをすることな
く、ステップ周波数の異なる複数の方式に対し、受信I
C1による周波数変換処理を行うことができる。
記のように、ステップ周波数よりも基準周波数に依存す
ることから、VCO回路1gのステップ周波数fstepを
前述のように複数の方式で共通するような値、例えば複
数の方式のステップ周波数の公約数(望ましくは最大公
約数)に設定したために、ステップ周波数が従来のステ
ップ周波数より低下しても、位相雑音の悪化はほとんど
ない。それゆえ、基準周波数の変更などをすることな
く、ステップ周波数の異なる複数の方式に対し、受信I
C1による周波数変換処理を行うことができる。
【0087】したがって、異なる方式で部品が共通化さ
れるので、在庫の削減を図ることができる。また、受信
IC1が異なる方式に対応しているので、受信IC1を
基板に実装して高周波受信装置を作製した後でも、他の
部分を調整することにより、容易に異なる方式に対応す
ることができる。
れるので、在庫の削減を図ることができる。また、受信
IC1が異なる方式に対応しているので、受信IC1を
基板に実装して高周波受信装置を作製した後でも、他の
部分を調整することにより、容易に異なる方式に対応す
ることができる。
【0088】続いて、本発明の実施の他の形態に係る高
周波受信装置について説明する。
周波受信装置について説明する。
【0089】他の実施の係る高周波受信装置は、図5に
示すように、受信IC2と、復調回路3と、制御回路4
とを備えている。
示すように、受信IC2と、復調回路3と、制御回路4
とを備えている。
【0090】高周波受信用集積回路としての受信IC2
は、前述の受信IC1と同様、入力されたRF信号から
所望のチャンネルの信号を選択して、IF信号に変換す
る回路を形成する集積回路である。この受信IC2も、
受信IC1と同様、数10MHz〜1GHzの周波数範
囲のRF信号をIF信号に変換することができる。
は、前述の受信IC1と同様、入力されたRF信号から
所望のチャンネルの信号を選択して、IF信号に変換す
る回路を形成する集積回路である。この受信IC2も、
受信IC1と同様、数10MHz〜1GHzの周波数範
囲のRF信号をIF信号に変換することができる。
【0091】続いて、受信IC2の詳細について説明す
る。
る。
【0092】受信IC2は、図6に示すように、増幅回
路2a・2b、ミキサー回路2c、VCO回路2d、P
LL回路2eおよびタンク回路2fを内蔵している。こ
の受信IC2は、PLL回路2eを中心とするPLL周
波数シンセサイザ方式のローカル発振周波数制御部を有
するとともに、シングルコンバージョン方式の受信回路
を構成している。また、受信IC2には、基準信号発生
器5が外付けされている。
路2a・2b、ミキサー回路2c、VCO回路2d、P
LL回路2eおよびタンク回路2fを内蔵している。こ
の受信IC2は、PLL回路2eを中心とするPLL周
波数シンセサイザ方式のローカル発振周波数制御部を有
するとともに、シングルコンバージョン方式の受信回路
を構成している。また、受信IC2には、基準信号発生
器5が外付けされている。
【0093】増幅回路2aは、前述の増幅回路1aと同
様、入力されたRF信号(高周波信号)を、復調回路3
によって与えられるRF AGC信号に基づいて制御し
たゲインで増幅する回路である。
様、入力されたRF信号(高周波信号)を、復調回路3
によって与えられるRF AGC信号に基づいて制御し
たゲインで増幅する回路である。
【0094】ミキサー回路2cは、VCO回路2dで発
生したローカル信号(VCO回路2dの発振周波数を有
する)と増幅回路2aで増幅されたRF信号とを混合す
ることによって、RF信号をIF信号(中間周波信号)
に変換する回路である。
生したローカル信号(VCO回路2dの発振周波数を有
する)と増幅回路2aで増幅されたRF信号とを混合す
ることによって、RF信号をIF信号(中間周波信号)
に変換する回路である。
【0095】ローカル信号発生回路としてのVCO回路
2dは、上記のローカル信号を発生する電圧制御型の発
振回路である。VCO回路2dの発振周波数は、タンク
回路2fの静電容量に基づいて制御される。VCO回路
2dのステップ周波数fstepは、前述のVCO回路1g
のステップ周波数fstepと同様に、米国および欧州で使
用される62.5kHzと欧州で使用される50kHz
との最大公約数の12.5kHzに設定されている。こ
れにより、米国および欧州のいずれの方式でも、基準信
号発生器5を変更することなくステップ周波数の異なる
複数の方式のRF信号を周波数変換することができる。
2dは、上記のローカル信号を発生する電圧制御型の発
振回路である。VCO回路2dの発振周波数は、タンク
回路2fの静電容量に基づいて制御される。VCO回路
2dのステップ周波数fstepは、前述のVCO回路1g
のステップ周波数fstepと同様に、米国および欧州で使
用される62.5kHzと欧州で使用される50kHz
との最大公約数の12.5kHzに設定されている。こ
れにより、米国および欧州のいずれの方式でも、基準信
号発生器5を変更することなくステップ周波数の異なる
複数の方式のRF信号を周波数変換することができる。
【0096】なお、VCO回路2dのステップ周波数f
stepも、VCO回路1gのステップ周波数fstepと同様
に、上記の最大公約数である12.5kHzである必要
はなく、例えば、米国および欧州の両方式で使用される
62.5kHzと50kHzとの公約数であればよく、
同様に両方式に対応できる。また、米国や欧州に限ら
ず、他の国や地域で用いられている様々な2種類以上の
方式に応じてVCO回路2dのステップ周波数fstepを
設定すれば、それらの方式に対応できることは勿論であ
る。
stepも、VCO回路1gのステップ周波数fstepと同様
に、上記の最大公約数である12.5kHzである必要
はなく、例えば、米国および欧州の両方式で使用される
62.5kHzと50kHzとの公約数であればよく、
同様に両方式に対応できる。また、米国や欧州に限ら
ず、他の国や地域で用いられている様々な2種類以上の
方式に応じてVCO回路2dのステップ周波数fstepを
設定すれば、それらの方式に対応できることは勿論であ
る。
【0097】周波数可変回路としてのタンク回路2f
は、前述のタンク回路1jと同様、可変容量ダイオード
などの可変容量素子とインダクタとからなる同調機構
(LC発振器)を含んでいる。このタンク回路2fは、
PLL回路1hから与えられる制御電圧に基づいて静電
容量が制御されることによって、VCO回路1fの発振
周波数を変化させる。
は、前述のタンク回路1jと同様、可変容量ダイオード
などの可変容量素子とインダクタとからなる同調機構
(LC発振器)を含んでいる。このタンク回路2fは、
PLL回路1hから与えられる制御電圧に基づいて静電
容量が制御されることによって、VCO回路1fの発振
周波数を変化させる。
【0098】PLL回路2eは、VCO回路2dからの
ローカル信号を基準信号発生器5からの基準信号REF
を基に生成される複数の分周信号に一致させるように制
御する回路である。このPLL回路2eは、前述のプロ
グラマブル分周器33を含んでおり、このプログラマブ
ル分周器33の分周比を適当に変更することによって、
任意のチャンネルに応じたローカル信号をVCO回路2
dに発生させる。また、PLL回路2eは、前述のFN
型PLL回路であるPLL回路31により構成されてい
る。
ローカル信号を基準信号発生器5からの基準信号REF
を基に生成される複数の分周信号に一致させるように制
御する回路である。このPLL回路2eは、前述のプロ
グラマブル分周器33を含んでおり、このプログラマブ
ル分周器33の分周比を適当に変更することによって、
任意のチャンネルに応じたローカル信号をVCO回路2
dに発生させる。また、PLL回路2eは、前述のFN
型PLL回路であるPLL回路31により構成されてい
る。
【0099】続いて、上記のように構成される受信IC
2の動作について説明する。
2の動作について説明する。
【0100】まず、受信IC2に入力されたRF信号
は、増幅回路2aで増幅された後、ミキサー回路2cで
IF(中間周波数)のIF信号に変換される。このと
き、ミキサー回路2cでは、VCO回路2dで発生した
ローカル信号と入力されたRF信号とが混合されること
によって、RF信号が第1IF信号に変換される。VC
O回路2dの発振周波数は、受信IC2内のタンク回路
2eの静電容量をPLL回路2eで調整することによっ
て、ステップ周波数fstep間隔で設定された一定に制御
される。そのIF信号は、さらに、増幅回路2bで増幅
されて出力される。
は、増幅回路2aで増幅された後、ミキサー回路2cで
IF(中間周波数)のIF信号に変換される。このと
き、ミキサー回路2cでは、VCO回路2dで発生した
ローカル信号と入力されたRF信号とが混合されること
によって、RF信号が第1IF信号に変換される。VC
O回路2dの発振周波数は、受信IC2内のタンク回路
2eの静電容量をPLL回路2eで調整することによっ
て、ステップ周波数fstep間隔で設定された一定に制御
される。そのIF信号は、さらに、増幅回路2bで増幅
されて出力される。
【0101】シングルコンバージョン方式の受信回路で
は、ローカル信号が受信周波数の数十MHz上に設定さ
れる。このため、ローカル信号が入力端に回り込んだと
きの漏れの信号は、減衰することなく増幅回路2aで増
幅される。それゆえ、CATVにおいては、シングルコ
ンバージョン方式の受信回路は、ケーブルモデムを中心
に、ノイズに強いデジタル通信に用いられる。
は、ローカル信号が受信周波数の数十MHz上に設定さ
れる。このため、ローカル信号が入力端に回り込んだと
きの漏れの信号は、減衰することなく増幅回路2aで増
幅される。それゆえ、CATVにおいては、シングルコ
ンバージョン方式の受信回路は、ケーブルモデムを中心
に、ノイズに強いデジタル通信に用いられる。
【0102】この受信IC2においては、PLL回路2
eがFN型PLL回路からなるので、前述のPLL回路
1iと同様、PLL回路2eの位相雑音が基準信号発生
器5の位相雑音に依存する。それゆえ、高い基準信号R
EFを分周せずにそのまま用いることにより、PLL回
路2eの位相雑音特性が向上する。
eがFN型PLL回路からなるので、前述のPLL回路
1iと同様、PLL回路2eの位相雑音が基準信号発生
器5の位相雑音に依存する。それゆえ、高い基準信号R
EFを分周せずにそのまま用いることにより、PLL回
路2eの位相雑音特性が向上する。
【0103】このように、本実施の形態の受信IC2
は、PLL回路2eをFN型PLL回路によって構成す
ることで、PLL回路2eの位相雑音における基準信号
発振器5の位相雑音の依存性が高くなる。これにより、
高い基準周波数を分周せずにそのままPLL回路1iで
使用することで、PLL回路2eの位相雑音を向上させ
ることができる。
は、PLL回路2eをFN型PLL回路によって構成す
ることで、PLL回路2eの位相雑音における基準信号
発振器5の位相雑音の依存性が高くなる。これにより、
高い基準周波数を分周せずにそのままPLL回路1iで
使用することで、PLL回路2eの位相雑音を向上させ
ることができる。
【0104】特に、PLL回路がIN型PLL回路から
なる、従来のシングルコンバージョン方式の受信用集積
回路では、ステップ周波数を仕様で決められたステップ
周波数に設定する必要があるため、位相雑音特性が悪く
なっていた。これに対し、本受信IC2を用いることに
よって、位相雑音特性を容易に改善することができる。
なる、従来のシングルコンバージョン方式の受信用集積
回路では、ステップ周波数を仕様で決められたステップ
周波数に設定する必要があるため、位相雑音特性が悪く
なっていた。これに対し、本受信IC2を用いることに
よって、位相雑音特性を容易に改善することができる。
【0105】それゆえ、位相雑音の悪化を招くタンク回
路2fを受信IC2に内蔵しても、受信IC2全体の位
相雑音特性を実用可能な範囲に向上させることができ
る。したがって、タンク回路2fを含む高品位の受信I
C2を用いれば、高周波受信装置の小型化および低コス
ト化を実現することができる。
路2fを受信IC2に内蔵しても、受信IC2全体の位
相雑音特性を実用可能な範囲に向上させることができ
る。したがって、タンク回路2fを含む高品位の受信I
C2を用いれば、高周波受信装置の小型化および低コス
ト化を実現することができる。
【0106】また、FN型PLL回路の位相雑音は、上
記のように、ステップ周波数よりも基準周波数に依存す
ることから、VCO回路2dのステップ周波数fstepを
前述のように複数の方式で共通するような値、例えば複
数の方式のステップ周波数の公約数(望ましくは最大公
約数)に設定したために、ステップ周波数が従来のステ
ップ周波数より低下しても、位相雑音の悪化はほとんど
ない。それゆえ、基準周波数の変更などをすることな
く、ステップ周波数の異なる複数の方式に対し、受信I
C2による周波数変換処理を行うことができる。
記のように、ステップ周波数よりも基準周波数に依存す
ることから、VCO回路2dのステップ周波数fstepを
前述のように複数の方式で共通するような値、例えば複
数の方式のステップ周波数の公約数(望ましくは最大公
約数)に設定したために、ステップ周波数が従来のステ
ップ周波数より低下しても、位相雑音の悪化はほとんど
ない。それゆえ、基準周波数の変更などをすることな
く、ステップ周波数の異なる複数の方式に対し、受信I
C2による周波数変換処理を行うことができる。
【0107】したがって、異なる方式で部品が共通化さ
れるので、在庫の削減を図ることができる。また、受信
IC2が異なる方式に対応しているので、受信IC2を
基板に実装して高周波受信装置を作製した後でも、他の
部分を調整することにより、容易に異なる方式に対応す
ることができる。
れるので、在庫の削減を図ることができる。また、受信
IC2が異なる方式に対応しているので、受信IC2を
基板に実装して高周波受信装置を作製した後でも、他の
部分を調整することにより、容易に異なる方式に対応す
ることができる。
【0108】
【発明の効果】以上のように、本発明の高周波受信用集
積回路は、第1ローカル信号を発生する第1ローカル信
号発生回路、入力信号と第1ローカル信号とを混合する
第1混合回路、前記第1ローカル信号発振回路の発振周
波数を変化させる第1周波数可変回路、および前記第1
周波数可変回路を制御することによって第1ローカル信
号発生回路の発振周波数を設定された一定値に制御する
第1PLL回路を有し、入力信号の周波数を第1中間周
波数に変換する第1周波数変換部と、第2ローカル信号
を発生する第2ローカル信号発生回路、前記第1混合回
路を経た信号と第2ローカル信号とを混合する第2混合
回路、前記第2ローカル信号発振回路の発振周波数を変
化させる第2周波数可変回路、および前記第2周波数可
変回路を制御することによって前記第2ローカル信号発
生回路の発振周波数を設定された一定値に制御する第2
PLL回路を有し、前記第1混合回路を経た信号の周波
数を第2中間周波数に変換する第2周波数変換部とを備
え、前記第2PLL回路が、分数分周比型のPLL回路
によって構成されている。
積回路は、第1ローカル信号を発生する第1ローカル信
号発生回路、入力信号と第1ローカル信号とを混合する
第1混合回路、前記第1ローカル信号発振回路の発振周
波数を変化させる第1周波数可変回路、および前記第1
周波数可変回路を制御することによって第1ローカル信
号発生回路の発振周波数を設定された一定値に制御する
第1PLL回路を有し、入力信号の周波数を第1中間周
波数に変換する第1周波数変換部と、第2ローカル信号
を発生する第2ローカル信号発生回路、前記第1混合回
路を経た信号と第2ローカル信号とを混合する第2混合
回路、前記第2ローカル信号発振回路の発振周波数を変
化させる第2周波数可変回路、および前記第2周波数可
変回路を制御することによって前記第2ローカル信号発
生回路の発振周波数を設定された一定値に制御する第2
PLL回路を有し、前記第1混合回路を経た信号の周波
数を第2中間周波数に変換する第2周波数変換部とを備
え、前記第2PLL回路が、分数分周比型のPLL回路
によって構成されている。
【0109】これにより、第2PLL回路が分数分周比
型のPLL回路によって構成されているので、高い基準
周波数を分周せずにそのまま第2PLL回路で使用する
ことで、第2PLL回路の位相雑音を向上させることが
できる。それゆえ、位相雑音の悪化を招くタンク回路と
して設けられる第1および第2周波数可変回路を高周波
受信用集積回路に内蔵しても、集積回路全体の位相雑音
特性を実用可能な範囲に向上させることができる。した
がって、タンク回路を内蔵した位相雑音特性の良好な高
周波受信用集積回路を提供することができるとともに、
このような高周波受信用集積回路を備えた高周波受信装
置の小型化および低コスト化を実現することができると
いう効果を奏する。
型のPLL回路によって構成されているので、高い基準
周波数を分周せずにそのまま第2PLL回路で使用する
ことで、第2PLL回路の位相雑音を向上させることが
できる。それゆえ、位相雑音の悪化を招くタンク回路と
して設けられる第1および第2周波数可変回路を高周波
受信用集積回路に内蔵しても、集積回路全体の位相雑音
特性を実用可能な範囲に向上させることができる。した
がって、タンク回路を内蔵した位相雑音特性の良好な高
周波受信用集積回路を提供することができるとともに、
このような高周波受信用集積回路を備えた高周波受信装
置の小型化および低コスト化を実現することができると
いう効果を奏する。
【0110】上記の高周波受信用集積回路においては、
上記第1PLL回路が、分数分周比型のPLL回路によ
って構成されていることにより、第1PLL回路でも第
2PLL回路と同様に位相雑音特性を向上させることが
できる。したがって、さらに位相雑音特性を向上させる
ことができるという効果を奏する。
上記第1PLL回路が、分数分周比型のPLL回路によ
って構成されていることにより、第1PLL回路でも第
2PLL回路と同様に位相雑音特性を向上させることが
できる。したがって、さらに位相雑音特性を向上させる
ことができるという効果を奏する。
【0111】上記の高周波受信用集積回路においては、
前記第1PLL回路が整数分周比型のPLL回路であ
り、前記第1PLL回路のステップ周波数が基準信号の
基準周波数に設定されていることにより、第1PLL回
路の位相雑音特性が向上する。したがって、位相雑音特
性をより一層向上させることができるという効果を奏す
る。
前記第1PLL回路が整数分周比型のPLL回路であ
り、前記第1PLL回路のステップ周波数が基準信号の
基準周波数に設定されていることにより、第1PLL回
路の位相雑音特性が向上する。したがって、位相雑音特
性をより一層向上させることができるという効果を奏す
る。
【0112】上記の高周波受信用集積回路においては、
前記第2PLL回路のステップ周波数が、ステップ周波
数の異なる複数の方式で用いられるステップ周波数の最
大公約数の周波数に設定されることにより、第2PLL
回路において、上記のように設定されたステップ周波数
の間隔で第2ローカル信号発生回路の発信周波数が制御
されるので、ステップ周波数の異なる各方式で信号を受
信することができる。したがって、本高周波受信用集積
回路でステップ周波数の異なる多方式の高周波信号を基
準周波数変更することなく受信できるという効果を奏す
る。
前記第2PLL回路のステップ周波数が、ステップ周波
数の異なる複数の方式で用いられるステップ周波数の最
大公約数の周波数に設定されることにより、第2PLL
回路において、上記のように設定されたステップ周波数
の間隔で第2ローカル信号発生回路の発信周波数が制御
されるので、ステップ周波数の異なる各方式で信号を受
信することができる。したがって、本高周波受信用集積
回路でステップ周波数の異なる多方式の高周波信号を基
準周波数変更することなく受信できるという効果を奏す
る。
【0113】本発明の高周波受信装置は、前記の各高周
波受信用集積回路と、前記第1周波数変換回路と前記第
2周波数変換回路との間に設けられ、前記第1周波数変
換回路から出力される信号の通過周波数帯域を制限する
フィルターと、前記第1PLL回路および前記第2PL
L回路に基準周波数を有する基準信号を与える基準信号
発生器とを備えていることにより、いわゆるダブルコン
バージョン方式の高周波受信装置が形成される。このよ
うな高周波受信装置では、相雑音特性の良好な高周波受
信用集積回路を備えることによって、受信品位が向上す
るとともに、小型化および低コスト化を容易に実現する
ことができるという効果を奏する。
波受信用集積回路と、前記第1周波数変換回路と前記第
2周波数変換回路との間に設けられ、前記第1周波数変
換回路から出力される信号の通過周波数帯域を制限する
フィルターと、前記第1PLL回路および前記第2PL
L回路に基準周波数を有する基準信号を与える基準信号
発生器とを備えていることにより、いわゆるダブルコン
バージョン方式の高周波受信装置が形成される。このよ
うな高周波受信装置では、相雑音特性の良好な高周波受
信用集積回路を備えることによって、受信品位が向上す
るとともに、小型化および低コスト化を容易に実現する
ことができるという効果を奏する。
【0114】前記の高周波受信装置においては、前記フ
ィルターの帯域幅が、前記フィルターに入力される信号
の帯域幅とステップ周波数の2倍の幅との和の帯域幅に
設定されることによって、第1ローカル信号によって周
波数変換されるときに、第1中間周波数に±(基準周波
数)の誤差が含まれるが、フィルターがその誤差も含め
て第1中間周波数の信号を通過させることができる。し
たがって、第2周波数変換部での周波数変換処理を適正
に行うことができるという効果を奏する。
ィルターの帯域幅が、前記フィルターに入力される信号
の帯域幅とステップ周波数の2倍の幅との和の帯域幅に
設定されることによって、第1ローカル信号によって周
波数変換されるときに、第1中間周波数に±(基準周波
数)の誤差が含まれるが、フィルターがその誤差も含め
て第1中間周波数の信号を通過させることができる。し
たがって、第2周波数変換部での周波数変換処理を適正
に行うことができるという効果を奏する。
【0115】本発明の他の高周波受信用集積回路は、ロ
ーカル信号を発生するローカル信号発生回路と、入力信
号とローカル信号とを混合する混合回路と、前記ローカ
ル信号発振回路の発振周波数を変化させる周波数可変回
路と、および前記周波数可変回路を制御することによっ
てローカル信号発生回路の発振周波数を設定された一定
値に制御するPLL回路とを備え、前記PLL回路は、
分数分周比型のPLLによって構成されている。
ーカル信号を発生するローカル信号発生回路と、入力信
号とローカル信号とを混合する混合回路と、前記ローカ
ル信号発振回路の発振周波数を変化させる周波数可変回
路と、および前記周波数可変回路を制御することによっ
てローカル信号発生回路の発振周波数を設定された一定
値に制御するPLL回路とを備え、前記PLL回路は、
分数分周比型のPLLによって構成されている。
【0116】これにより、前述の高周波受信用集積回路
と同様、高い基準周波数を分周せずにそのままPLL回
路で使用することで、PLL回路の位相雑音を向上させ
ることができる。それゆえ、位相雑音の悪化を招くタン
ク回路として設けられる周波数可変回路を高周波受信用
集積回路に内蔵しても、集積回路全体の位相雑音特性を
実用可能な範囲に向上させることができる。したがっ
て、タンク回路を内蔵した位相雑音特性の良好な高周波
受信用集積回路を提供することができるとともに、この
ような高周波受信用集積回路を備えた高周波受信装置の
小型化および低コスト化を実現することができるという
効果を奏する。
と同様、高い基準周波数を分周せずにそのままPLL回
路で使用することで、PLL回路の位相雑音を向上させ
ることができる。それゆえ、位相雑音の悪化を招くタン
ク回路として設けられる周波数可変回路を高周波受信用
集積回路に内蔵しても、集積回路全体の位相雑音特性を
実用可能な範囲に向上させることができる。したがっ
て、タンク回路を内蔵した位相雑音特性の良好な高周波
受信用集積回路を提供することができるとともに、この
ような高周波受信用集積回路を備えた高周波受信装置の
小型化および低コスト化を実現することができるという
効果を奏する。
【0117】この高周波受信用集積回路においては、前
記PLL回路のステップ周波数が、複数の方式で使われ
るステップ周波数の最大公約数の周波数に設定されてい
ることにより、PLL回路において、上記のように設定
されたステップ周波数の間隔でローカル信号発生回路の
発信周波数を制御するので、ステップ周波数の異なる各
方式で信号を受信することができる。本高周波受信用集
積回路でステップ周波数の異なる多方式の高周波信号を
基準周波数変更することなく受信できるという効果を奏
する。
記PLL回路のステップ周波数が、複数の方式で使われ
るステップ周波数の最大公約数の周波数に設定されてい
ることにより、PLL回路において、上記のように設定
されたステップ周波数の間隔でローカル信号発生回路の
発信周波数を制御するので、ステップ周波数の異なる各
方式で信号を受信することができる。本高周波受信用集
積回路でステップ周波数の異なる多方式の高周波信号を
基準周波数変更することなく受信できるという効果を奏
する。
【0118】本発明の他の高周波受信装置は、上記の高
周波受信用集積回路と、前記PLL回路に基準周波数を
有する基準信号を与える基準信号発生器とを備えている
ことにより、いわゆるシングルコンバージョン方式の高
周波受信装置が形成される。このような高周波受信装置
では、相雑音特性の良好な高周波受信用集積回路を備え
ることによって、受信品位が向上するとともに、小型化
および低コスト化を容易に実現することができるという
効果を奏する。
周波受信用集積回路と、前記PLL回路に基準周波数を
有する基準信号を与える基準信号発生器とを備えている
ことにより、いわゆるシングルコンバージョン方式の高
周波受信装置が形成される。このような高周波受信装置
では、相雑音特性の良好な高周波受信用集積回路を備え
ることによって、受信品位が向上するとともに、小型化
および低コスト化を容易に実現することができるという
効果を奏する。
【0119】前記の各高周波受信装置は、50MHz〜
1GHzの高周波信号が入力されるケーブルテレビジョ
ン用チューナであることにより、日本、米国および欧州
の各国の周波数帯域で定まる50MHz〜900MHz
のRF信号の受信が可能になる。したがって、前述の受
信品位の高い各国対応の高周波受信装置を提供すること
ができるという効果を奏する。
1GHzの高周波信号が入力されるケーブルテレビジョ
ン用チューナであることにより、日本、米国および欧州
の各国の周波数帯域で定まる50MHz〜900MHz
のRF信号の受信が可能になる。したがって、前述の受
信品位の高い各国対応の高周波受信装置を提供すること
ができるという効果を奏する。
【図1】本発明の実施の一形態に係る高周波受信装置に
おける受信ICの構成を示すブロック図である。
おける受信ICの構成を示すブロック図である。
【図2】上記高周波受信装置の構成を示すブロック図で
ある。
ある。
【図3】上記受信ICおよび本発明の実施の他の形態に
係る高周波受信装置における受信ICに設けられるPL
L回路の構成を示すブロック図である。
係る高周波受信装置における受信ICに設けられるPL
L回路の構成を示すブロック図である。
【図4】図1の受信ICおよび本発明の実施の他の形態
に係る高周波受信装置における受信ICに設けられる他
のPLL回路の構成を示すブロック図である。
に係る高周波受信装置における受信ICに設けられる他
のPLL回路の構成を示すブロック図である。
【図5】本発明の実施の他の形態に係る高周波受信装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図6】図5の高周波受信装置における受信ICの構成
を示すブロック図である。
を示すブロック図である。
【図7】従来の受信ICの構成を示すブロック図であ
る。
る。
【図8】従来の他の受信ICの構成を示すブロック図で
ある。
ある。
1・2 受信IC(高周波受信用集積回路)
1d ミキサー回路(第1混合回路)
1e ミキサー回路(第2混合回路)
1f VCO回路(第1ローカル信号発生回路)
1g VCO回路(第2ローカル信号発生回路)
1h PLL回路(第1PLL回路)
1i PLL回路(第2PLL回路)
1j タンク回路(第1周波数可変回路)
1k タンク回路(第2周波数可変回路)
1x アップコンバータ部(第1周波数可変部)
2c ミキサー回路(混合回路)
2d VCO回路(ローカル信号発生回路)
2e PLL回路(PLL回路)
2f タンク回路(周波数可変回路)
1y ダウンコンバータ部(第2周波数可変部)
5 基準信号発生器
6 バンドパスフィルター(フィルター)
21 PLL回路(整数分周比型PLL回路)
31 PLL回路(分数分周比型PLL回路)
Claims (10)
- 【請求項1】第1ローカル信号を発生する第1ローカル
信号発生回路、入力信号と第1ローカル信号とを混合す
る第1混合回路、前記第1ローカル信号発振回路の発振
周波数を変化させる第1周波数可変回路、および前記第
1周波数可変回路を制御することによって第1ローカル
信号発生回路の発振周波数を設定された一定値に制御す
る第1PLL回路を有し、入力信号の周波数を第1中間
周波数に変換する第1周波数変換部と、 第2ローカル信号を発生する第2ローカル信号発生回
路、前記第1混合回路を経た信号と第2ローカル信号と
を混合する第2混合回路、前記第2ローカル信号発振回
路の発振周波数を変化させる第2周波数可変回路、およ
び前記第2周波数可変回路を制御することによって前記
第2ローカル信号発生回路の発振周波数を設定された一
定値に制御する第2PLL回路を有し、前記第1混合回
路を経た信号の周波数を第2中間周波数に変換する第2
周波数変換部とを備え、 前記第2PLL回路は、分数分周比型のPLL回路によ
って構成されていることを特徴とする高周波受信用集積
回路。 - 【請求項2】前記第1PLL回路は、分数分周比型のP
LL回路によって構成されていることを特徴とする請求
項1に記載の高周波受信用集積回路。 - 【請求項3】前記第1PLL回路は、整数分周比型のP
LL回路であり、前記第1PLL回路のステップ周波数
が、基準信号の基準周波数に設定されていることを特徴
とする請求項1に記載の高周波受信装置。 - 【請求項4】前記第2PLL回路のステップ周波数が、
ステップ周波数の異なる複数の方式で用いられるステッ
プ周波数の最大公約数の周波数に設定されていることを
特徴とする請求項1、2または3に記載の高周波受信用
集積回路。 - 【請求項5】請求項1、2、3または4に記載の高周波
受信用集積回路を備えた高周波受信装置であって、 前記第1周波数変換回路と前記第2周波数変換回路との
間に設けられ、前記第1周波数変換回路から出力される
信号の通過周波数帯域を制限するフィルターと、 前記第1PLL回路および前記第2PLL回路に基準周
波数を有する基準信号を与える基準信号発生器とを備え
ていることを特徴とする高周波受信装置。 - 【請求項6】前記フィルターの帯域が、前記フィルター
に入力される信号の帯域と2倍のステップ周波数の帯域
との和の帯域に設定されていることを特徴とする請求項
5に記載の高周波受信装置。 - 【請求項7】ローカル信号を発生するローカル信号発生
回路と、 入力信号と前記ローカル信号とを混合する混合回路と、 前記ローカル信号発振回路の発振周波数を変化させる周
波数可変回路と、 および前記第1周波数可変回路を制御することによって
ローカル信号発生回路の発振周波数を設定された一定値
に制御するPLL回路とを備え、 前記PLL回路は、分数分周比型のPLLによって構成
されていることを特徴とする高周波受信用集積回路。 - 【請求項8】前記PLL回路のステップ周波数が、複数
の方式で使われるステップ周波数の最大公約数の周波数
に設定されていることを特徴とする請求項7に記載の高
周波受信用集積回路。 - 【請求項9】請求項7または8に記載の高周波受信用集
積回路を備えた高周波受信装置であって、 前記PLL回路に基準周波数を有する基準信号を与える
基準信号発生器を備えていることを特徴とする高周波受
信装置。 - 【請求項10】請求項5、6または9に記載の高周波受
信装置であって、50MHz〜1GHzの周波数信号が
入力されるケーブルテレビジョン用チューナであること
を特徴とする高周波受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002127565A JP2003324365A (ja) | 2002-04-26 | 2002-04-26 | 高周波受信用集積回路およびそれを備えた高周波受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002127565A JP2003324365A (ja) | 2002-04-26 | 2002-04-26 | 高周波受信用集積回路およびそれを備えた高周波受信装置 |
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Publication Number | Publication Date |
---|---|
JP2003324365A true JP2003324365A (ja) | 2003-11-14 |
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ID=29541636
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---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP2003324365A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100819390B1 (ko) | 2006-09-21 | 2008-04-04 | 지씨티 세미컨덕터 인코포레이티드 | 2개의 위상 동기 루프를 사용한 주파수 합성기 |
JP2012129643A (ja) * | 2010-12-13 | 2012-07-05 | Nippon Telegr & Teleph Corp <Ntt> | クロック周波数制御回路及びクロック周波数制御方法 |
-
2002
- 2002-04-26 JP JP2002127565A patent/JP2003324365A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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