JP2003324340A - Power-on reset circuit - Google Patents
Power-on reset circuitInfo
- Publication number
- JP2003324340A JP2003324340A JP2002131474A JP2002131474A JP2003324340A JP 2003324340 A JP2003324340 A JP 2003324340A JP 2002131474 A JP2002131474 A JP 2002131474A JP 2002131474 A JP2002131474 A JP 2002131474A JP 2003324340 A JP2003324340 A JP 2003324340A
- Authority
- JP
- Japan
- Prior art keywords
- power
- signal
- circuit
- channel transistor
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はパワーオンリセット
回路に関し、特に半導体集積回路（ＬＳＩ）を用いた携
帯端末装置等の電子装置の電源投入時の初期化に用いら
れるパワーオンリセット回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit, and more particularly to a power-on reset circuit used for initialization when powering on an electronic device such as a mobile terminal device using a semiconductor integrated circuit (LSI).
【０００２】[0002]
【従来の技術】パワーオンリセット回路は、電源投入時
における電子装置（以下、装置）の回路の誤動作を防止
するため、初期化を行うリセット信号を発生するための
回路である。電源が装置に供給されたとき、装置の回路
を構成する様々な構成要素は、本質的にまちまちに電源
を受け取る。その結果、電源の定常状態レベルに達する
時点が未確定の状態が生じ得る。同様に、フリップフロ
ップ等の回路は、定常動作状態に達するための一定の整
定時間を要する。そこで、パワーオンリセット回路は、
安定した電源供給（定常状態）が達成されるまで、装置
の各構成要素を確実にリセット状態に保持し、定常状態
の条件が達成されると、リセット信号を除去する。2. Description of the Related Art A power-on reset circuit is a circuit for generating a reset signal for initialization in order to prevent malfunction of a circuit of an electronic device (hereinafter referred to as a device) when power is turned on. When power is applied to the device, the various components that make up the circuit of the device essentially receive power at different times. As a result, an uncertain state may occur when the steady state level of the power supply is reached. Similarly, circuits such as flip-flops require a certain settling time to reach a steady operating state. Therefore, the power-on reset circuit
The components of the device are reliably held in the reset state until a stable power supply (steady state) is achieved, and the reset signal is removed when the steady state conditions are achieved.
【０００３】上記電子装置の代表として、携帯端末装置
を挙げると、現状の携帯端末装置においては、電源投入
時に装置全体に電源は供給されるが、装置の起動に必要
な回路のみにしかクロック信号やリセット信号が供給さ
れず、他の回路やデバイス（ＤＳＰなど）には電源のみ
供給され、クロック信号やリセット信号は供給されてい
なかった。As a representative of the above-mentioned electronic devices, a portable terminal device is given. In the current portable terminal device, power is supplied to the entire device when the power is turned on, but a clock signal is supplied only to a circuit necessary for starting the device. No reset signal is supplied, other circuits or devices (DSP, etc.) are supplied with only power, and no clock signal or reset signal is supplied.
【０００４】そのため、電源供給後クロック信号及びリ
セット信号を供給しないと、フリップフロップ等の内部
回路、及び端子の方向が固定されないデバイスは、起動
時には未確定な状態で、かつ誤動作の要因となる不必要
なデータを垂れ流してしまい、正常に装置が起動でき
ず、携帯端末として使用できないことがあった。Therefore, unless a clock signal and a reset signal are supplied after power is supplied, internal circuits such as flip-flops and devices whose terminal directions are not fixed are in an undefined state at the time of startup and cause malfunctions. In some cases, the necessary data was drained, the device could not be started normally, and it could not be used as a mobile terminal.
【０００５】上記問題点の解決を図った、特開平１１−
２４７９６号公報記載（文献１）の従来のパワーオンリ
セット回路は、電源の立ち上がりを検出して非同期にリ
セット信号を生成し、ＬＳＩ内部をリセットでき、内部
回路、及び端子方向が固定できないデバイスを安定させ
ることができるというものである。Japanese Patent Laid-Open No. 11-
The conventional power-on reset circuit described in Japanese Patent No. 24796 (Reference 1) detects a rising edge of a power supply, asynchronously generates a reset signal, can reset the inside of the LSI, and stabilizes an internal circuit and a device whose terminal direction cannot be fixed. It can be done.
【０００６】しかし、本文献１では、電源の立ち上がり
を検出するパワーオン検出回路の詳細は不明であるが、
この種の従来のパワーオンリセット回路における一般的
な手法は、ＣＲの時定数を使用したアナログ回路を使用
するものである。この種のアナログ回路使用のパワーオ
ン検出回路は、ＬＳＩの動作電圧が低電圧化されていく
と、本質的な素子の非直線領域に関わるためアナログ回
路の設計が困難になってくる。また、完成したＬＳＩの
評価においても、アナログ回路に関する特殊な評価が必
要になり、評価ＴＡＴがかかってしまう。However, in this document 1, the details of the power-on detection circuit for detecting the rise of the power supply are unknown,
A general technique in this type of conventional power-on reset circuit is to use an analog circuit using a CR time constant. In the power-on detection circuit using an analog circuit of this type, as the operating voltage of the LSI is lowered, the analog circuit becomes difficult to design because it is related to the non-linear region of the essential element. Further, even in the evaluation of the completed LSI, a special evaluation regarding the analog circuit is required, which results in the evaluation TAT.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来のパワー
オンリセット回路は、電源の立ち上がりを検出するパワ
ーオン検出回路がＣＲの時定数を使用したアナログ回路
を使用するものであるため、ＬＳＩの動作電圧が低電圧
化されていくと、本質的な素子の非直線領域に関わるた
めアナログ回路の設計が困難になるという欠点があっ
た。In the conventional power-on reset circuit described above, the power-on detection circuit for detecting the rise of the power supply uses the analog circuit using the time constant of CR, and therefore the operation of the LSI. As the voltage is lowered, there is a drawback that it becomes difficult to design an analog circuit because it is related to a non-linear region of an essential element.
【０００８】また、完成したＬＳＩの評価においても、
アナログ回路に関する特殊な評価が必要になり、評価Ｔ
ＡＴがかかるという欠点があった。Also, in the evaluation of the completed LSI,
Special evaluation of analog circuits is required, and evaluation T
There was a drawback that it cost AT.
【０００９】本発明の目的は、上記欠点を解決し、低電
圧動作ＬＳＩを用いた電子装置のパワーオン検出回路を
論理回路のみで構成することにより、設計の困難なアナ
ログ回路を不要とするとともに、特殊な評価を不要とし
て設計ＴＡＴ及び評価ＴＡＴを短縮できるパワーオンリ
セット回路を提供することにある。An object of the present invention is to solve the above-mentioned drawbacks and to configure a power-on detection circuit of an electronic device using a low-voltage operation LSI by only a logic circuit, thereby eliminating the need for an analog circuit which is difficult to design. Another object of the present invention is to provide a power-on reset circuit that can shorten the design TAT and the evaluation TAT without requiring special evaluation.
【００１０】[0010]
【課題を解決するための手段】請求項１記載の発明のパ
ワーオンリセット回路は、半導体集積回路を用いた電子
装置の電源投入時の初期化に用いられるパワーオンリセ
ット回路において、前記電子装置の電源の投入を検出し
電源検出信号を出力するパワーオン検出回路と、第１及
び第２のインバータにより構成され前記電源検出信号を
ラッチしラッチ信号を出力するラッチ回路と、前記ラッ
チ信号の供給に応答して内部回路リセット用のリセット
信号を出力する出力回路とを備え、前記パワーオン検出
回路が、直列接続された複数のインバータを有し前記電
源の供給に応答して一定周波数の発振を開始し電源検出
信号を出力するリングオシレータと、前記電源の電圧が
予め定めた値に達すると前記リングオシレータの発振を
停止させる発振停止手段とを備えて構成されている。A power-on reset circuit according to the present invention is a power-on reset circuit used for initialization at power-on of an electronic device using a semiconductor integrated circuit. A power-on detection circuit that detects power-on and outputs a power supply detection signal, a latch circuit that is configured by first and second inverters and that latches the power supply detection signal and outputs a latch signal, and a supply of the latch signal And an output circuit that outputs a reset signal for resetting the internal circuit in response to the power-on detection circuit, the power-on detection circuit having a plurality of inverters connected in series, and oscillating at a constant frequency in response to the power supply. And a ring oscillator that outputs a power supply detection signal, and an oscillation stop that stops the oscillation of the ring oscillator when the voltage of the power supply reaches a predetermined value. It is constructed and means.
【００１１】また、請求項２記載の発明は、請求項１記
載のパワーオンリセット回路において、前記リングオシ
レータが、前記電源と後述の第１の遅延信号と前記電源
検出信号との否定論理積（ＮＡＮＤ）演算を行いＮＡＮ
Ｄ信号を出力するＮＡＮＤ回路と、ＮＡＮＤ回路の出力
端に接続され前記ＮＡＮＤ回路を含め論理的に全体で奇
数段の反転回路を回路を構成するよう直列接続され最終
段のインバータから第１のＮＯＴ信号を出力する偶数の
前記複数個の前記インバータと、前記第１のＮＯＴ信号
を予め定めた第２の時間遅延させて前記電源検出信号を
出力する第２の遅延素子とを備え、前記発振停止手段
が、前記第１のＮＯＴ信号と前記ＮＡＮＤ回路の次段の
前記インバータの出力である第２のＮＯＴ信号との否定
論理和（ＮＯＲ）演算を行いＮＯＲ信号を出力するＮＯ
Ｒ回路と、前記ＮＯＲ信号を予め定めた第１の遅延時間
遅延させ前記第１の遅延信号を出力する第１の遅延素子
とを備えて構成されている。According to a second aspect of the present invention, in the power-on reset circuit according to the first aspect, the ring oscillator performs a NAND operation of the power source, a later-described first delay signal, and the power source detection signal. NAND) operation and NAN
A NAND circuit that outputs a D signal and a NAND circuit that is connected to the output terminal of the NAND circuit and that is connected in series so as to logically form an odd-numbered-stage inverting circuit including the NAND circuit, is connected in series from the final-stage inverter to the first NOT circuit. Stopping the oscillation, comprising: an even number of the plurality of inverters that output signals, and a second delay element that delays the first NOT signal by a predetermined second time and outputs the power supply detection signal. A means performs a NOR operation (NOR) operation of the first NOT signal and a second NOT signal which is an output of the inverter at the next stage of the NAND circuit, and outputs a NOR signal NO.
An R circuit and a first delay element that delays the NOR signal by a predetermined first delay time and outputs the first delay signal are configured.
【００１２】また、請求項３記載の発明は、請求項１記
載のパワーオンリセット回路において、前記ラッチ回路
が、入力端が前記ラッチ信号を出力する前記ラッチ回路
の出力端に出力端が前記ラッチ回路の入力端にそれぞれ
接続された前記第１のインバータと、入力端が前記第１
のインバータの出力端に出力端が前記第１のインバータ
の入力端にそれぞれ接続された前記第２のインバータと
を備え、前記第２のインバータのトランジスタサイズ
が、前記第１のインバータのトランジスタサイズに比べ
て大きく設定されていることを特徴とするものである。According to a third aspect of the present invention, in the power-on reset circuit according to the first aspect, the latch circuit has an input end that outputs the latch signal, and an output end of the latch circuit that outputs the latch signal. The first inverter connected to each of the input terminals of the circuit and the input terminal of the first inverter
And an output end of the second inverter, the output end of which is connected to the input end of the first inverter, respectively, and the transistor size of the second inverter is equal to the transistor size of the first inverter. It is characterized in that it is set larger than that.
【００１３】また、請求項４記載の発明は、請求項１記
載のパワーオンリセット回路において、前記出力回路
が、前記ラッチ信号を反転して前記リセット信号を出力
する出力用インバータを備え、前記出力用インバータ
が、ソースを電源に接続したＰチャネルトランジスタと
ソースを接地電位にドレインをＰチャネルトランジスタ
のドレインにそれぞれ接続したＮチャネルトランジスタ
とから構成されこれらＰチャネルトランジスタとＮチャ
ネルトランジスタのゲート同士を共通接続して入力端子
とし共通接続されたドレインを出力端子とする相補型Ｃ
ＭＯＳインバータであり、前記Ｎチャネルトランジスタ
のサイズが、前記リングオシレータの前記複数個のイン
バータと前記ラッチ回路の前記第１及び第２のインバー
タの各々のＮチャネルトランジスタのサイズより小さく
設定していることを特徴とするものである。According to a fourth aspect of the present invention, in the power-on reset circuit according to the first aspect, the output circuit includes an output inverter that inverts the latch signal and outputs the reset signal. The inverter for inverter is composed of a P-channel transistor whose source is connected to the power source and an N-channel transistor whose source is connected to the ground potential and whose drain is connected to the drain of the P-channel transistor. These P-channel transistor and N-channel transistor have a common gate. Complementary C with the connected drain as the input terminal and the commonly connected drain as the output terminal
It is a MOS inverter, and the size of the N-channel transistor is set smaller than the sizes of the N-channel transistors of the plurality of inverters of the ring oscillator and the first and second inverters of the latch circuit. It is characterized by.
【００１４】また、請求項５記載の発明は、請求項２記
載のパワーオンリセット回路において、前記第１の遅延
時間を前記第２の遅延時間より小さく設定することを特
徴とするものである。According to a fifth aspect of the present invention, in the power-on reset circuit according to the second aspect, the first delay time is set smaller than the second delay time.
【００１５】また、請求項６記載の発明は、請求項２記
載のパワーオンリセット回路において、前記第１及び第
２の遅延素子の各々が、直列接続された偶数の複数個の
インバータを備えて構成されている。According to a sixth aspect of the present invention, in the power-on reset circuit according to the second aspect, each of the first and second delay elements includes an even number of inverters connected in series. It is configured.
【００１６】また、請求項７記載の発明は、請求項２記
載のパワーオンリセット回路において、前記リングオシ
レータの前記複数個のインバータが、ソースを電源に接
続したＰチャネルトランジスタとソースを接地電位にド
レインをＰチャネルトランジスタのドレインにそれぞれ
接続したＮチャネルトランジスタとから構成されこれら
ＰチャネルトランジスタとＮチャネルトランジスタのゲ
ート同士を共通接続して入力端子とし共通接続されたド
レインを出力端子とする相補型ＣＭＯＳインバータであ
ることを特徴とするものである。According to a seventh aspect of the present invention, in the power-on reset circuit according to the second aspect, the plurality of inverters of the ring oscillator have a P-channel transistor having a source connected to a power source and the source at a ground potential. Complementary CMOS in which drains are connected to the drains of P-channel transistors and N-channel transistors are connected to each other, and the gates of the P-channel transistor and the N-channel transistor are commonly connected to each other and the commonly connected drains are to be output terminals. It is characterized by being an inverter.
【００１７】また、請求項８記載の発明は、請求項３記
載のパワーオンリセット回路において、前記第１及び第
２のインバータが、ソースを電源に接続したＰチャネル
トランジスタとソースを接地電位にドレインをＰチャネ
ルトランジスタのドレインにそれぞれ接続したＮチャネ
ルトランジスタとから構成されこれらＰチャネルトラン
ジスタとＮチャネルトランジスタのゲート同士を共通接
続して入力端子とし共通接続されたドレインを出力端子
とする相補型ＣＭＯＳインバータであることを特徴とす
るものである。According to an eighth aspect of the present invention, in the power-on reset circuit according to the third aspect, the first and second inverters have a P-channel transistor whose source is connected to a power source and the source is drained to the ground potential. Complementary CMOS inverter having N-channel transistors each connected to the drain of a P-channel transistor, the gates of the P-channel transistor and the N-channel transistor are commonly connected to each other, and the commonly connected drain is an output terminal It is characterized by being.
【００１８】また、請求項９記載の発明は、請求項６記
載のパワーオンリセット回路において、前記第１及び第
２の遅延素子の各々の複数個のインバータが、ソースを
電源に接続したＰチャネルトランジスタとソースを接地
電位にドレインをＰチャネルトランジスタのドレインに
それぞれ接続したＮチャネルトランジスタとから構成さ
れこれらＰチャネルトランジスタとＮチャネルトランジ
スタのゲート同士を共通接続して入力端子とし共通接続
されたドレインを出力端子とする相補型ＣＭＯＳインバ
ータであることを特徴とするものである。According to a ninth aspect of the present invention, in the power-on reset circuit according to the sixth aspect, the plurality of inverters in each of the first and second delay elements are P-channels whose sources are connected to a power source. The N-channel transistor has a transistor and a source connected to the ground potential and a drain connected to the drain of the P-channel transistor. It is characterized in that it is a complementary CMOS inverter used as an output terminal.
【００１９】[0019]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００２０】本実施の形態のパワーオンリセット回路
は、半導体集積回路を用いた電子装置の電源投入時の初
期化に用いられるパワーオンリセット回路において、上
記電子装置の電源の投入を検出し電源検出信号を出力す
るパワーオン検出回路と、第１及び第２のインバータに
より構成され上記電源検出信号をラッチしラッチ信号を
出力するラッチ回路と、上記ラッチ信号の供給に応答し
て内部回路リセット用のリセット信号を出力する出力回
路とを備え、上記パワーオン検出回路が、直列接続され
た複数のインバータを有し前記電源の供給に応答して一
定周波数の発振を開始し電源検出信号を出力するリング
オシレータと、上記電源の電圧が予め定めた値に達する
と上記リングオシレータの発振を停止させる発振停止手
段とを備えることを特徴とするものである。The power-on reset circuit of this embodiment is a power-on reset circuit used for initialization when powering on an electronic device using a semiconductor integrated circuit, and detects power-on of the electronic device to detect power-on. A power-on detection circuit that outputs a signal, a latch circuit that is composed of first and second inverters and that latches the power supply detection signal and outputs a latch signal, and a reset circuit for resetting the internal circuit in response to the supply of the latch signal. An output circuit for outputting a reset signal, wherein the power-on detection circuit has a plurality of inverters connected in series and starts oscillation of a constant frequency in response to the supply of the power supply and outputs a power supply detection signal. An oscillator and an oscillation stopping means for stopping the oscillation of the ring oscillator when the voltage of the power source reaches a predetermined value. It is an butterfly.
【００２１】次に、本発明の実施の形態をブロックで示
す図１を参照すると、この図に示す本実施の形態のパワ
ーオンリセット回路は、直列接続された複数のインバー
タ（ＮＯＴ）を有し電源Ｔ１の供給に応答して一定周波
数の発振を開始し検出信号Ｔ３を出力するパワーオン検
出回路であるリングオシレータ１と、後述のインバータ
１５の出力であるＮＯＴ信号Ｎ４とインバータ１２の出
力であるＮＯＴ信号Ｎ１との否定論理和（ＮＯＲ）演算
を行いＮＯＲ信号Ｍを出力するＮＯＲ回路２と、ＮＯＲ
信号Ｍを所定時間遅延し遅延信号Ｔ２を出力する遅延素
子３と、検出信号Ｔ３をラッチしラッチ信号ＬＡを出力
するラッチ回路４と、ラッチ信号ＬＡを反転・波形成形
し内部リセット信号Ｔ４を出力するインバータ５とを備
える。Next, referring to FIG. 1, which is a block diagram showing an embodiment of the present invention, the power-on reset circuit of the present embodiment shown in this figure has a plurality of inverters (NOT) connected in series. A ring oscillator 1 that is a power-on detection circuit that starts oscillating at a constant frequency and outputs a detection signal T3 in response to the supply of the power supply T1, a NOT signal N4 that is an output of an inverter 15 described later, and an output of the inverter 12. A NOR circuit 2 that performs a NOR operation (NOR) operation with the NOT signal N1 and outputs a NOR signal M;
A delay element 3 which delays the signal M for a predetermined time and outputs a delay signal T2, a latch circuit 4 which latches the detection signal T3 and outputs a latch signal LA, and an internal reset signal T4 which inverts / waveforms the latch signal LA. And an inverter 5 that operates.
【００２２】リングオシレータ１は、電源Ｔ１と遅延信
号Ｔ２と検出信号Ｔ３との否定論理積（ＮＡＮＤ）演算
を行いＮＡＮＤ信号Ｔ５を出力するＮＡＮＤ回路１１
と、ＮＡＮＤ信号Ｔ５を反転しＮＯＴ信号Ｎ１を出力す
るインバータ１２と、ＮＯＴ信号Ｎ１を反転しＮＯＴ信
号Ｎ２を出力するインバータ１３と、ＮＯＴ信号Ｎ２を
反転しＮＯＴ信号Ｎ３を出力するインバータ１４と、Ｎ
ＯＴ信号Ｎ３を反転しＮＯＴ信号Ｎ４を出力するインバ
ータ１５と、ＮＯＴ信号Ｎ４を所定時間遅延し検出信号
Ｔ３を出力する遅延素子４とを備える。The ring oscillator 1 performs a NAND operation (NAND) operation of the power supply T1, the delay signal T2, and the detection signal T3, and outputs a NAND signal T5.
An inverter 12 that inverts the NAND signal T5 and outputs a NOT signal N1, an inverter 13 that inverts the NOT signal N1 and outputs a NOT signal N2, an inverter 14 that inverts the NOT signal N2 and outputs a NOT signal N3, N
An inverter 15 that inverts the OT signal N3 and outputs a NOT signal N4 and a delay element 4 that delays the NOT signal N4 for a predetermined time and outputs a detection signal T3 are provided.
【００２３】ラッチ回路４は、入力端がラッチ回路４の
出力端に出力端がラッチ回路４の入力端にそれぞれ接続
されたインバータ４１と、入力端がインバータ４１の出
力端に出力端がインバータ４１の入力端にそれぞれ接続
されたインバータ４２とを備える。ここで、インバータ
４２のトランジスタサイズは、インバータ４１のトラン
ジスタサイズに比べて大きく設定されているものとす
る。The latch circuit 4 has an input terminal connected to the output terminal of the latch circuit 4, an output terminal connected to the input terminal of the latch circuit 4, and an input terminal connected to the output terminal of the inverter 41 and an output terminal connected to the inverter 41. And an inverter 42 respectively connected to the input ends of the. Here, the transistor size of the inverter 42 is set to be larger than the transistor size of the inverter 41.
【００２４】遅延素子４，１６の各々を構成するインバ
ータ、及びインバータ５，１２〜１５は、ソースを電源
に接続したＰチャネルトランジスタとソースを接地電位
にドレインをＰチャネルトランジスタのドレインにそれ
ぞれ接続したＮチャネルトランジスタとから構成されこ
れらＰチャネルトランジスタとＮチャネルトランジスタ
のゲート同士を共通接続して入力端子とし共通接続され
たドレインを出力端子とする公知の相補型ＣＭＯＳイン
バータである。The inverters constituting the delay elements 4 and 16 and the inverters 5 and 12 to 15 respectively have a P-channel transistor whose source is connected to the power source, a source which is connected to the ground potential, and a drain which is connected to the drain of the P-channel transistor. It is a known complementary CMOS inverter which is composed of an N-channel transistor and has the gates of the P-channel transistor and the N-channel transistor commonly connected to each other and the commonly connected drain to the output terminal.
【００２５】遅延素子３，１６は、偶数の複数個のイン
バータを直列に接続して構成され入力信号を所定時間遅
延した遅延信号を出力する。ここで、遅延素子３の遅延
時間＜遅延素子１６の遅延時間であるように設定するも
のとする。The delay elements 3 and 16 are constructed by connecting an even number of inverters in series and output a delayed signal obtained by delaying the input signal for a predetermined time. Here, it is assumed that the delay time of the delay element 3 <the delay time of the delay element 16 is set.
【００２６】また、出力側のインバータ５は、Ｎチャネ
ルトランジスタのサイズ、すなわち、チャネル幅Ｗを他
のインバータ、すなわち、インバータ１２〜１５，イン
バータ４１，４２及び遅延素子１６を構成するインバー
タの各々におけるＮチャネルトランジスタのチャネル幅
Ｗより小さく設定したものとする。The output-side inverter 5 has the size of the N-channel transistor, that is, the channel width W of other inverters, that is, the inverters 12 to 15, the inverters 41 and 42, and the delay element 16 respectively. It is assumed that the width is set smaller than the channel width W of the N-channel transistor.
【００２７】次に、図１及び電源投入時から電圧が安定
するまでの動作に対応する各信号の電圧の変化をグラフ
で示す図２を参照して本実施の形態の動作について説明
すると、この図では横軸に時間（μｓ）、縦軸に電圧
（Ｖ）をそれぞれ表す。まず、リングオシレータ１は、
正帰還路を構成するように論理的に全体で奇数段の反転
回路を構成するＮＡＮＤ回路１１とインバータ１２〜１
５及び遅延素子１６がリング状に接続された自己発振回
路であり、電源Ｔ１が供給されると発振を開始する。こ
れらＮＡＮＤ回路１１とインバータ１２〜１５は、遅延
回路としても動作する。発振周波数はリングオシレータ
１を構成する素子の動作速度と、各素子間の容量により
決定される。このリングオシレータ１では、内部リセッ
ト信号Ｔ４を一定の期間Ｌレベルにした後で、Ｈレベル
に戻すため、ＮＯＲ回路２と遅延素子３を使用して自己
発振動作を停止させる。Next, the operation of the present embodiment will be described with reference to FIG. 1 and FIG. 2 which is a graph showing changes in the voltage of each signal corresponding to the operation from the power-on to the stabilization of the voltage. In the figure, the horizontal axis represents time (μs) and the vertical axis represents voltage (V). First, the ring oscillator 1
A NAND circuit 11 and inverters 12 to 1 that logically form an odd number of inverting circuits as a whole so as to form a positive feedback path
5 and the delay element 16 are self-oscillation circuits connected in a ring shape and start oscillating when the power supply T1 is supplied. The NAND circuit 11 and the inverters 12 to 15 also operate as delay circuits. The oscillation frequency is determined by the operating speed of the elements forming the ring oscillator 1 and the capacitance between the elements. In the ring oscillator 1, the self-oscillation operation is stopped by using the NOR circuit 2 and the delay element 3 in order to return the internal reset signal T4 to the L level after it has been set to the L level for a certain period.
【００２８】図２を参照すると、原点位置、すなわち最
初の各部の電圧は０Ｖである。本実施の形態のパワーオ
ンリセット回路を含む電子装置（システム（図示せ
ず））の電源が投入され、電源電圧Ｔ１は徐々に電圧が
上昇する。電源電圧Ｔ１の上昇に追従して、遅延素子３
の出力である遅延信号Ｔ２も電圧が上昇する。これは、
遅延素子３は、上述のように、インバータを偶数段直列
に接続した構成になっているためで、各インバータを構
成するＮチャネルトランジスタのしきい値Ｖｔｎに達す
るまでは、電源電圧Ｔ１の上昇に伴い、この遅延信号Ｔ
２も追従して電圧が上昇する。遅延信号Ｔ２の電圧がし
きい値Ｖｔｎに達した時点Ｓ１で、この遅延信号Ｔ２は
Ｌレベルに固定される。この理由は、リングオシレータ
１のＮＡＮＤ回路１１の入力に電源電圧Ｔ１が接続され
ており、電源電圧Ｔ１は０Ｖから徐々に電圧が上昇する
ため、ＮＡＮＤ回路１１の出力であるＮＡＮＤ信号Ｔ５
は、電源電圧の上昇に伴い、追従して電圧が上昇する。
従って、ＮＯＲ回路２の入力であるインバータ１２，１
５の出力ＮＯＴ信号Ｎ１，Ｎ４も追従して電圧が上昇す
る。この電圧が、しきい値Ｖｔｎに達すると、各インバ
ータが動作し、ＮＯＴ信号Ｎ１，Ｎ４のレベルがＨレベ
ルとなる。その結果、ＮＯＲ回路２の出力であるＮＯＲ
信号Ｍは、しきい値Ｖｔｎを超えるとＬレベルに固定さ
れ、遅延信号Ｔ２もＬレベルに固定される。それと同時
にリングオシレータ１の発振動作は停止する。Referring to FIG. 2, the origin position, that is, the voltage of each part at the beginning is 0V. The power of the electronic device (system (not shown)) including the power-on reset circuit of the present embodiment is turned on, and the power supply voltage T1 gradually rises. Following the rise of the power supply voltage T1, the delay element 3
The voltage of the delayed signal T2, which is the output of, also rises. this is,
Since the delay element 3 has a configuration in which the inverters are connected in series in an even number stage as described above, the power supply voltage T1 rises until the threshold value Vtn of the N-channel transistor forming each inverter is reached. Accordingly, this delayed signal T
2 also follows and the voltage rises. At the time point S1 when the voltage of the delay signal T2 reaches the threshold value Vtn, the delay signal T2 is fixed to the L level. This is because the power supply voltage T1 is connected to the input of the NAND circuit 11 of the ring oscillator 1 and the power supply voltage T1 gradually rises from 0V. Therefore, the NAND signal T5 output from the NAND circuit 11 is output.
The voltage increases as the power supply voltage increases.
Therefore, the inverters 12, 1 which are the inputs of the NOR circuit 2
The output NOT signals N1 and N4 of FIG. When this voltage reaches threshold value Vtn, each inverter operates and the levels of NOT signals N1 and N4 become H level. As a result, the NOR output from the NOR circuit 2
When the signal M exceeds the threshold value Vtn, it is fixed at L level, and the delay signal T2 is also fixed at L level. At the same time, the oscillation operation of the ring oscillator 1 is stopped.
【００２９】リングオシレータ１の出力である検出信号
Ｔ３も、遅延信号Ｔ２と同様に原点〜時刻Ｓ１までは電
圧が上昇していく。時刻Ｓ１のタイミングから遅延素子
１６の遅延時間を経た後で、遅延素子１６は検出信号Ｔ
３としてＨレベルを出力するが、インバータ４１はＮチ
ャネルトランジスタのみが導通状態でありインバータと
しては動作していないことにより出力が中間電位である
ため、検出信号Ｔ３は一旦０Ｖ近傍まで低下する。従っ
てラッチ回路４のラッチ信号ＬＡもＬレベルとなる。The voltage of the detection signal T3, which is the output of the ring oscillator 1, rises from the origin to time S1 as in the case of the delay signal T2. After a delay time of the delay element 16 from the timing of time S1, the delay element 16 detects the detection signal T
Although the H level is output as 3, the output of the inverter 41 is at an intermediate potential because only the N-channel transistor is conductive and is not operating as an inverter, so that the detection signal T3 temporarily drops to around 0V. Therefore, the latch signal LA of the latch circuit 4 also becomes L level.
【００３０】時間が経過し、電源電圧Ｔ１がＰチャネル
トランジスタのしきい値Ｖｔｐに達した時刻Ｓ２でイン
バータ４１が動作する。それまで中間電位を保っていた
リングオシレータ１の検出信号Ｔ３は電源電圧Ｔ１と等
しくなる。The inverter 41 operates at time S2 when the power supply voltage T1 reaches the threshold value Vtp of the P-channel transistor with the passage of time. The detection signal T3 of the ring oscillator 1 which has kept the intermediate potential until then becomes equal to the power supply voltage T1.
【００３１】時刻Ｓ１〜Ｓ２の間は、上述のように、イ
ンバータ５のＮチャネル側のトランジスタサイズが小さ
いため、インバータ５の出力である内部リセット信号Ｔ
４はトランジスタサイズが大きい前段のラッチ回路の出
力ラッチ信号ＬＡのレベルに応じてＬレベルを維持す
る。時刻Ｓ２で、リングオシレータ１の検出信号Ｔ３が
しきい値Ｖｔｐを超え、ほぼ同時に内部リセット信号Ｔ
４は電源電圧Ｔ１と等しくなる。Between times S1 and S2, as described above, the size of the transistor on the N-channel side of the inverter 5 is small, so that the internal reset signal T output from the inverter 5 is output.
Reference numeral 4 maintains the L level in accordance with the level of the output latch signal LA of the latch circuit of the previous stage having a large transistor size. At time S2, the detection signal T3 of the ring oscillator 1 exceeds the threshold value Vtp, and almost simultaneously the internal reset signal T
4 becomes equal to the power supply voltage T1.
【００３２】以上説明したように電源電圧Ｔ１が投入さ
れてからしきい値Ｖｔｐを超えるまでの期間、インバー
タ５の出力である内部リセット信号Ｔ４はＬレベルの状
態を保持し、システムの内部情報を初期化することがで
きる。As described above, the internal reset signal T4, which is the output of the inverter 5, maintains the L level state from the time the power supply voltage T1 is turned on to the time when it exceeds the threshold value Vtp, and the internal information of the system is stored. It can be initialized.
【００３３】上述したように、本実施の形態のパワーオ
ンリセット回路は、論理回路のみで構成されるので、基
本的には通常のＬＳＩ設計で使用するプリミティブライ
ブラリを使用することができ、開発ＴＡＴの短縮が出来
る。As described above, since the power-on reset circuit of this embodiment is composed of only logic circuits, basically the primitive library used in the usual LSI design can be used, and the development TAT can be used. Can be shortened.
【００３４】また、デジタル回路のみを使用しているた
め、特殊な評価項目の追加は必要なく、従来の評価方法
のままでチェックできるので、評価ＴＡＴの短縮が出来
る。Further, since only the digital circuit is used, it is not necessary to add a special evaluation item, and the check can be performed by the conventional evaluation method, so that the evaluation TAT can be shortened.
【００３５】[0035]
【発明の効果】以上説明したように、本発明のパワーオ
ンリセット回路は、電源の投入を検出し電源検出信号を
出力するパワーオン検出回路と、電源検出信号をラッチ
しラッチ信号を出力するラッチ回路と、ラッチ信号の供
給に応答して内部回路リセット用のリセット信号を出力
する出力回路とを備え、上記パワーオン検出回路が、直
列接続された複数のインバータを有し上記電源の供給に
応答して一定周波数の発振を開始し電源検出信号を出力
するリングオシレータと、上記電源の電圧が予め定めた
値に達すると上記リングオシレータの発振を停止させる
発振停止手段とを備える論理回路のみで構成されるの
で、基本的には通常のＬＳＩ設計で使用するプリミティ
ブライブラリを使用することができ、開発ＴＡＴの短縮
が出来るという効果がある。As described above, the power-on reset circuit of the present invention includes a power-on detection circuit that detects the power-on and outputs a power-supply detection signal, and a latch that latches the power-supply detection signal and outputs a latch signal. A circuit and an output circuit that outputs a reset signal for resetting the internal circuit in response to the supply of the latch signal, and the power-on detection circuit has a plurality of inverters connected in series and is responsive to the supply of the power supply. And a ring oscillator that starts oscillation at a constant frequency and outputs a power supply detection signal, and an oscillation stop means that stops the oscillation of the ring oscillator when the voltage of the power supply reaches a predetermined value. As a result, the primitive library used in normal LSI design can be used, and the development TAT can be shortened. A.
【００３６】また、デジタル回路のみを使用しているた
め、特殊な評価項目の追加は必要なく、従来の評価方法
のままでチェックできるので、評価ＴＡＴの短縮が出来
るという効果がある。Further, since only the digital circuit is used, it is not necessary to add a special evaluation item, and the check can be performed with the conventional evaluation method, so that the evaluation TAT can be shortened.
【図１】本発明のパワーオンリセット回路の一実施の形
態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a power-on reset circuit of the present invention.
【図２】本実施の形態のパワーオンリセット回路におけ
る動作の一例を示すグラフである。FIG. 2 is a graph showing an example of the operation of the power-on reset circuit according to the present embodiment.
１ リングオシレータ ２ ＮＯＲ回路 ３，１６ 遅延素子 ４ ラッチ回路 ５，１２〜１５，４１，４２ インバータ １１ ＮＡＮＤ回路 1 ring oscillator 2 NOR circuit 3,16 Delay element 4 Latch circuit 5,12-15,41,42 Inverter 11 NAND circuit
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B054 BB01 DD01 5J055 AX00 AX44 BX42 CX00 DX22 DX56 EZ07 EZ25 EZ28 EZ31 EZ50 FX19 FX37 GX01 GX06 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5B054 BB01 DD01 5J055 AX00 AX44 BX42 CX00 DX22 DX56 EZ07 EZ25 EZ28 EZ31 EZ50 FX19 FX37 GX01 GX06
Claims (9)
投入時の初期化に用いられるパワーオンリセット回路に
おいて、 前記電子装置の電源の投入を検出し電源検出信号を出力
するパワーオン検出回路と、 第１及び第２のインバータにより構成され前記電源検出
信号をラッチしラッチ信号を出力するラッチ回路と、 前記ラッチ信号の供給に応答して内部回路リセット用の
リセット信号を出力する出力回路とを備え、 前記パワーオン検出回路が、直列接続された複数のイン
バータを有し前記電源の供給に応答して一定周波数の発
振を開始し電源検出信号を出力するリングオシレータ
と、 前記電源の電圧が予め定めた値に達すると前記リングオ
シレータの発振を停止させる発振停止手段とを備えるこ
とを特徴とするパワーオンリセット回路。1. A power-on reset circuit used for initialization at power-on of an electronic device using a semiconductor integrated circuit, and a power-on detection circuit for detecting power-on of the electronic device and outputting a power-supply detection signal. A latch circuit configured by first and second inverters for latching the power supply detection signal and outputting a latch signal; and an output circuit for outputting a reset signal for internal circuit reset in response to the supply of the latch signal. Wherein the power-on detection circuit has a plurality of inverters connected in series, and a ring oscillator that starts oscillation of a constant frequency and outputs a power supply detection signal in response to the supply of the power supply; A power-on reset circuit, comprising: an oscillation stopping means for stopping the oscillation of the ring oscillator when a predetermined value is reached.
述の第１の遅延信号と前記電源検出信号との否定論理積
（ＮＡＮＤ）演算を行いＮＡＮＤ信号を出力するＮＡＮ
Ｄ回路と、 ＮＡＮＤ回路の出力端に接続され前記ＮＡＮＤ回路を含
め論理的に全体で奇数段の反転回路を回路を構成するよ
う直列接続され最終段のインバータから第１のＮＯＴ信
号を出力する偶数の前記複数個の前記インバータと、 前記第１のＮＯＴ信号を予め定めた第２の時間遅延させ
て前記電源検出信号を出力する第２の遅延素子とを備
え、 前記発振停止手段が、前記第１のＮＯＴ信号と前記ＮＡ
ＮＤ回路の次段の前記インバータの出力である第２のＮ
ＯＴ信号との否定論理和（ＮＯＲ）演算を行いＮＯＲ信
号を出力するＮＯＲ回路と、 前記ＮＯＲ信号を予め定めた第１の遅延時間遅延させ前
記第１の遅延信号を出力する第１の遅延素子とを備える
ことを特徴とする請求項１記載のパワーオンリセット回
路。2. A NAN in which the ring oscillator performs a NAND operation (NAND) operation of the power supply, a first delay signal described later, and the power supply detection signal, and outputs a NAND signal.
D circuit and an even circuit that is connected to the output terminal of the NAND circuit and is connected in series so as to form an odd-numbered inverting circuit as a whole logically including the NAND circuit, and outputs the first NOT signal from the final inverter The plurality of inverters, and a second delay element that delays the first NOT signal for a predetermined second time and outputs the power supply detection signal, wherein the oscillation stopping means includes the second delay element. 1 NOT signal and the NA
The second N which is the output of the inverter at the next stage of the ND circuit
A NOR circuit that performs a NOR operation (NOR) operation with an OT signal and outputs a NOR signal; and a first delay element that delays the NOR signal by a predetermined first delay time and outputs the first delay signal. The power-on reset circuit according to claim 1, further comprising:
信号を出力する前記ラッチ回路の出力端に出力端が前記
ラッチ回路の入力端にそれぞれ接続された前記第１のイ
ンバータと、 入力端が前記第１のインバータの出力端に出力端が前記
第１のインバータの入力端にそれぞれ接続された前記第
２のインバータとを備え、 前記第２のインバータのトランジスタサイズが、前記第
１のインバータのトランジスタサイズに比べて大きく設
定されていることを特徴とする請求項１記載のパワーオ
ンリセット回路。3. The latch circuit includes a first inverter having an input end connected to an output end of the latch circuit that outputs the latch signal, and an output end connected to an input end of the latch circuit, and an input end of the latch circuit. An output end of the first inverter and the second inverter whose output end is respectively connected to an input end of the first inverter, wherein the transistor size of the second inverter is equal to that of the first inverter. The power-on reset circuit according to claim 1, wherein the power-on reset circuit is set larger than the transistor size.
して前記リセット信号を出力する出力用インバータを備
え、 前記出力用インバータが、ソースを電源に接続したＰチ
ャネルトランジスタとソースを接地電位にドレインをＰ
チャネルトランジスタのドレインにそれぞれ接続したＮ
チャネルトランジスタとから構成されこれらＰチャネル
トランジスタとＮチャネルトランジスタのゲート同士を
共通接続して入力端子とし共通接続されたドレインを出
力端子とする相補型ＣＭＯＳインバータであり、 前記Ｎチャネルトランジスタのサイズが、前記リングオ
シレータの前記複数個のインバータと前記ラッチ回路の
前記第１及び第２のインバータの各々のＮチャネルトラ
ンジスタのサイズより小さく設定していることを特徴と
する請求項１記載のパワーオンリセット回路。4. The output circuit includes an output inverter that inverts the latch signal and outputs the reset signal, and the output inverter has a P-channel transistor having a source connected to a power supply and a source at a ground potential. Drain P
N connected to the drains of the channel transistors
A complementary CMOS inverter comprising a channel transistor and having gates of the P-channel transistor and the N-channel transistor commonly connected to each other as an input terminal and a commonly connected drain as an output terminal, wherein the size of the N-channel transistor is 2. The power-on reset circuit according to claim 1, wherein the size is set smaller than the size of each N-channel transistor of each of the plurality of inverters of the ring oscillator and the first and second inverters of the latch circuit. .
間より小さく設定することを特徴とする請求項２記載の
パワーオンリセット回路。5. The power-on reset circuit according to claim 2, wherein the first delay time is set to be smaller than the second delay time.
直列接続された偶数の複数個のインバータを備えること
を特徴とする請求項２記載のパワーオンリセット回路。6. Each of the first and second delay elements comprises:
The power-on reset circuit according to claim 2, further comprising an even number of inverters connected in series.
ンバータが、ソースを電源に接続したＰチャネルトラン
ジスタとソースを接地電位にドレインをＰチャネルトラ
ンジスタのドレインにそれぞれ接続したＮチャネルトラ
ンジスタとから構成されこれらＰチャネルトランジスタ
とＮチャネルトランジスタのゲート同士を共通接続して
入力端子とし共通接続されたドレインを出力端子とする
相補型ＣＭＯＳインバータであることを特徴とする請求
項２記載のパワーオンリセット回路。7. The plurality of inverters of the ring oscillator are composed of a P-channel transistor having a source connected to a power source and an N-channel transistor having a source connected to ground potential and a drain connected to a drain of the P-channel transistor, respectively. 3. The power-on reset circuit according to claim 2, wherein the power-on reset circuit is a complementary CMOS inverter in which the gates of the P-channel transistor and the N-channel transistor are commonly connected to each other and the commonly connected drains are used as output terminals.
スを電源に接続したＰチャネルトランジスタとソースを
接地電位にドレインをＰチャネルトランジスタのドレイ
ンにそれぞれ接続したＮチャネルトランジスタとから構
成されこれらＰチャネルトランジスタとＮチャネルトラ
ンジスタのゲート同士を共通接続して入力端子とし共通
接続されたドレインを出力端子とする相補型ＣＭＯＳイ
ンバータであることを特徴とする請求項３記載のパワー
オンリセット回路。8. The first and second inverters each include a P-channel transistor having a source connected to a power source and an N-channel transistor having a source connected to ground potential and a drain connected to a drain of the P-channel transistor. 4. The power-on reset circuit according to claim 3, wherein the power-on reset circuit is a complementary CMOS inverter in which gates of the channel transistor and the N-channel transistor are commonly connected to each other and an commonly used drain is used as an output terminal.
数個のインバータが、ソースを電源に接続したＰチャネ
ルトランジスタとソースを接地電位にドレインをＰチャ
ネルトランジスタのドレインにそれぞれ接続したＮチャ
ネルトランジスタとから構成されこれらＰチャネルトラ
ンジスタとＮチャネルトランジスタのゲート同士を共通
接続して入力端子とし共通接続されたドレインを出力端
子とする相補型ＣＭＯＳインバータであることを特徴と
する請求項６記載のパワーオンリセット回路。9. A plurality of inverters in each of the first and second delay elements have a P-channel transistor whose source is connected to a power source and an N-channel transistor whose source is connected to the ground potential and whose drain is connected to the drain of the P-channel transistor, respectively. 7. A complementary CMOS inverter comprising a channel transistor, wherein the gates of the P-channel transistor and the N-channel transistor are commonly connected to each other, and the commonly connected drain is an output terminal. Power-on reset circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002131474A JP2003324340A (en) | 2002-05-07 | 2002-05-07 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002131474A JP2003324340A (en) | 2002-05-07 | 2002-05-07 | Power-on reset circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003324340A true JP2003324340A (en) | 2003-11-14 |
Family
ID=29544095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002131474A Pending JP2003324340A (en) | 2002-05-07 | 2002-05-07 | Power-on reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003324340A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7936191B2 (en) | 2006-12-25 | 2011-05-03 | Realtek Semiconductor Corp. | Start-up reset circuit and related method |
| CN110858165A (en) * | 2018-08-22 | 2020-03-03 | 杭州海康威视数字技术股份有限公司 | Chip set, chip set starting method and electronic equipment |
| CN112202433B (en) * | 2020-10-22 | 2024-06-07 | 联芸科技(杭州)股份有限公司 | Power-on reset circuit |
-
2002
- 2002-05-07 JP JP2002131474A patent/JP2003324340A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7936191B2 (en) | 2006-12-25 | 2011-05-03 | Realtek Semiconductor Corp. | Start-up reset circuit and related method |
| CN110858165A (en) * | 2018-08-22 | 2020-03-03 | 杭州海康威视数字技术股份有限公司 | Chip set, chip set starting method and electronic equipment |
| CN110858165B (en) * | 2018-08-22 | 2023-05-02 | 杭州海康威视数字技术股份有限公司 | Chip set, chip set starting method and electronic equipment |
| CN112202433B (en) * | 2020-10-22 | 2024-06-07 | 联芸科技(杭州)股份有限公司 | Power-on reset circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7948263B2 (en) | Power gating circuit and integrated circuit including same | |
| JP3141816B2 (en) | Oscillator circuit | |
| US20070226560A1 (en) | Electronic circuit and integrated circuit including scan testing circuit, and power consumption reducing method used for integrated circuit | |
| EP3591842B1 (en) | Rc oscillator watchdog circuit | |
| TWI642275B (en) | A flip-flop circuit and a scan chain | |
| JP3764135B2 (en) | Level shifter | |
| KR100891909B1 (en) | Semiconductor device | |
| JP3903588B2 (en) | Signal change detection circuit | |
| JP2005160088A (en) | Pulse based flip-flop | |
| JP3888464B2 (en) | Semiconductor integrated circuit | |
| US20080001628A1 (en) | Level conversion circuit | |
| WO2008131069A1 (en) | Systems and devices for sub-threshold data capture | |
| US7221199B2 (en) | Circuit and method for generating level-triggered power up reset signal | |
| JP2002043906A (en) | Oscillation stop detection circuit | |
| JPH10190416A (en) | Flip-flop circuit | |
| US7528630B2 (en) | High speed flip-flop | |
| JP2003324340A (en) | Power-on reset circuit | |
| US8686778B2 (en) | Integrated pulse-control and enable latch circuit | |
| JP2008187475A (en) | Power-on reset circuit | |
| US7990190B2 (en) | Power-on reset circuit, module including same, and electronic device including same | |
| JP2008092271A (en) | Delay circuit | |
| US7622959B2 (en) | Phase comparator and semiconductor device with phase comparator | |
| JP3538421B1 (en) | Integrated circuit | |
| US7117412B2 (en) | Flip-flop circuit for capturing input signals in priority order | |
| WO2008096303A2 (en) | Digital electronic device and method of altering clock delays in a digital electronic device |