JP2003324066A - 高密度なサブリソグラフィ構造をつくる方法 - Google Patents
高密度なサブリソグラフィ構造をつくる方法Info
- Publication number
- JP2003324066A JP2003324066A JP2003084870A JP2003084870A JP2003324066A JP 2003324066 A JP2003324066 A JP 2003324066A JP 2003084870 A JP2003084870 A JP 2003084870A JP 2003084870 A JP2003084870 A JP 2003084870A JP 2003324066 A JP2003324066 A JP 2003324066A
- Authority
- JP
- Japan
- Prior art keywords
- density
- minimum
- spacer
- size
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0005—Production of optical devices or components in so far as characterised by the lithographic processes or materials used therefor
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Polarising Elements (AREA)
- Diffracting Gratings Or Hologram Optical Elements (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】
【課題】リソグラフィシステムの最小分解能より狭い幅
を有するサブリソグラフィサイズ構造を形成する方法を
提供すること。 【解決手段】高密度なサブリソグラフィ構造をつくる方
法が開示される。本方法では、基板の水平な面および垂
直な側壁面（１４、１６）上にスペーサ材料（３１）を
堆積し、前記スペーサ材料（３１）が前記最小の構造サ
イズ（λ）未満の所定の厚み（ｔＨ、ｔＶ）になるまで
堆積を行なう。前記スペーサ材料（３１）を異方性エッ
チングし、前記水平な面（１４）から前記スペーサ材料
（３１）を除去することで、前記最小の構造サイズ
（λ）内の構造の密度を高める。選択的に、前記堆積す
ることと前記異方性エッチングすることとを繰り返し、
前記最小の構造サイズ（λ）内の前記構造の密度をさら
に高めることとを含む。
を有するサブリソグラフィサイズ構造を形成する方法を
提供すること。 【解決手段】高密度なサブリソグラフィ構造をつくる方
法が開示される。本方法では、基板の水平な面および垂
直な側壁面（１４、１６）上にスペーサ材料（３１）を
堆積し、前記スペーサ材料（３１）が前記最小の構造サ
イズ（λ）未満の所定の厚み（ｔＨ、ｔＶ）になるまで
堆積を行なう。前記スペーサ材料（３１）を異方性エッ
チングし、前記水平な面（１４）から前記スペーサ材料
（３１）を除去することで、前記最小の構造サイズ
（λ）内の構造の密度を高める。選択的に、前記堆積す
ることと前記異方性エッチングすることとを繰り返し、
前記最小の構造サイズ（λ）内の前記構造の密度をさら
に高めることとを含む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は広く、基板上に高密
度のリソグラフィサイズよりも細かい（以降、サブリソ
グラフィサイズの）構造を形成する方法に関する。特に
本発明は、一般的な超小型電子回路処理技術を用いて基
板上に複数のサブリソグラフィサイズのスペーサを形成
するための、基板上に高密度のサブリソグラフィサイズ
の構造を形成する方法に関する。本方法によれば、リソ
グラフィシステムの最小分解能の範囲内で、構造の密度
を２倍以上に高めることができる。 【０００２】 【従来の技術】基板上に複数の構造をパターニングする
ための超小型電子回路の技術分野における標準的な方法
では、既知のフォトリソグラフィプロセスが用いられ
る。一般的には、フォトレジストの層が基板材料上にコ
ーティングされ、その後、マスクを通して、フォトレジ
ストが光源で露光される。マスクは、フォトレジストに
転写されることになる、線および空間のようなパターニ
ングされた構造を含む。フォトレジストが露光された後
に、フォトレジストは溶媒に浸漬され、フォトレジスト
に転写されたパターンが規定される。一般的にこのプロ
セスによって生成されるパターンは、フォトリソグラフ
ィ用の位置合わせ手段の最小分解能λより大きな線幅に
制限される。すなわち最終的には、フォトレジストを露
光するために用いられる光源の光の波長によって制限さ
れる。現在、最新のフォトリソグラフィ用の位置合わせ
手段により、１００ｎｍ程度の細い線幅を印刷すること
ができる。 【０００３】フォトレジスト内にパターニングされた構
造は、たとえば反応性イオンエッチング、イオンエッチ
ング、プラズマエッチング、あるいは化学エッチングの
ような周知の半導体プロセスを用いて基板材料に転写さ
れる。標準的な半導体処理方法を用いる場合、λの線幅
あるいは２λの周期を有する格子（すなわち、線‐空間
の配列）を形成することができる。 【０００４】しかしながら、多くの適用例では、可能な
限り細い線幅あるいは短い周期を有することが有利であ
る。線幅を細く、あるいは周期を短くすることは、性能
を高め、かつ／または回路の密度を高めることに繋が
る。それゆえ、超小型電子回路の分野では、フォトリソ
グラフィシステムの最小分解能を低減し、それによりパ
ターニングされる基板上の線幅を細く、あるいは周期を
短くすることが常に求められている。電子工業界は、よ
り高速で小型の電子装置に対する需要によって後押しさ
れるので、性能および／または密度の向上は著しい経済
的な利益をもたらすことができる。 【０００５】図１（ａ）によると、最小構造サイズλよ
りも細い線を形成する従来の方法には、基板材料をパタ
ーニングするために用いられるエッチングプロセスを制
御することを含む。基板１０１は、線１０３をパターニ
ングするために用いられるリソグラフィシステムの最小
分解能λ以上の最小構造サイズλを有する線１０３を含
む。リソグラフィシステムの最小分解能λによって、線
１０３は、同様にλ以上の空間１０５だけ離隔して配置
されるであろう。図１（ａ）では、線１０３および空間
１０５のパターンは２λの周期を有する。したがって、
２λの周期内では、構造の密度は２であり、すなわち１
つの線構造１０３と１つの空間構造１０５とが存在す
る。同様に、λの距離内では、構造の密度は１であり、
すなわち距離λ内には１つの線１０３あるいは１つの空
間１０５のいずれかが存在する。 【０００６】図１（ｂ）では、線１０３はそれぞれ、エ
ッチング（矢印ｅを参照）前の線１０３の垂直な側壁ｓ
が、λ未満（すなわち、＜λ）に狭められた幅（破線矢
印ｒを参照）まで横方向に後退するようにプラズマエッ
チングを横方向に制御することにより、λ未満の幅まで
狭められた幅を有する。しかしながら、上記の方法で
は、線１０３の密度は高められていない。実際には、横
方向エッチングに起因して、線１０３がλよりも狭くな
り（すなわち、＜λ）、垂直な側壁ｓの後退によって空
間１０５がλよりも広くなる（すなわち、＞λ）。結果
として、２λの周期内の構造（１０３、１０５）の密度
は２のままであり、λの距離内の構造の密度は１のまま
である。 【０００７】同様に、図２（ａ）では、基板１０７内の
構造が、λ以上の構造サイズを有する線１１１および空
間１１３を有する格子１０９を含む場合には、２λの周
期内では、構造（１１１、１１３）の数は２であり、λ
の距離内の構造の密度は１である。 【０００８】図２（ｂ）では、横方向に制御されたプラ
ズマエッチングの後に、垂直な側壁ｓがその端部で後退
しており、結果として、空間１１３がλより広くなり
（すなわち、＞λ）、線１１１がλより細くなる（すな
わち、＜λ）。上記のように、２λの周期内の構造（１
１１、１１３）の密度は２のままであり、λの距離内の
構造の密度は１のままである。 【０００９】 【発明が解決しようとする課題】それゆえ、本発明の目
的は、リソグラフィシステムの最小分解能より狭い幅を
有するサブリソグラフィサイズ構造を形成する方法を提
供することである。本発明の別の目的は、リソグラフィ
システムの最小分解能の範囲内で構造の密度を高める、
サブリソグラフィサイズ構造を形成する方法を提供する
ことである。 【００１０】 【課題を解決するための手段】本発明の高密度のサブリ
ソグラフィサイズの構造を形成する方法は、サブリソグ
ラフィサイズのスペーサ形成およびダマシーンプロセス
を含む、一般的な超小型電子回路プロセスを用いて基板
上に複数のサブリソグラフィサイズのスペーサを形成す
ることにより、上記の問題を解決する。サブリソグラフ
ィスペーサは、リソグラフィシステムの最小分解能未満
の周期を有する。スペーサは、超小型電子回路処理の用
語では、基板上の構造の垂直な側壁を覆う薄膜である。
ダマシーン処理は、第２の材料内に規定される凹部内に
第１の材料を堆積し、その後、平坦化プロセスによって
第１の材料の一部を除去することにより、第２の材料の
マトリクス内に第１の材料の埋込みパターンを形成する
ための技術のことである。たとえば、化学機械平坦化
（ＣＭＰ）のような平坦化プロセスを用いて、第１の材
料を除去し、平坦化することができる。 【００１１】本発明の方法によって、リソグラフィシス
テムの最小分解能の範囲内で、サブリソグラフィスペー
サを含む構造の密度が高められる。さらに、さらに材料
を堆積し、その後、異方性エッチングによって堆積され
た材料の水平な面を選択的に除去することにより、リソ
グラフィシステムの最小分解能の範囲内で構造の密度を
さらに高めることができる。その材料の堆積にはコンフ
ォーマルな堆積を用いることができ、堆積された材料の
水平方向の厚みおよび垂直方向の厚みは互いに概ね等し
くなる。 【００１２】本発明の他の態様および利点は、一例とし
て本発明の原理を示す、添付の図面とともに取り上げら
れる、以下に記載される詳細な説明から明らかになるで
あろう。 【００１３】 【発明の実施の形態】以下に記載される詳細な説明およ
びいくつかの図面において、類似の素子は類似の参照番
号で特定される。 【００１４】例示のための図面に示されるように、本発
明は、高密度のサブリソグラフィサイズの構造を形成す
る方法において具現化される。その方法は、基板上にマ
スク層を堆積することと、マスク層をパターニングし
て、マスク層をパターニングするために用いられるリソ
グラフィシステムの最小分解能以上の最小構造サイズを
有する画像を定義することとを含む。その後、マスク層
はエッチングされ、その画像が基板に転写され、それに
より基板上にある構造が規定される。その構造はその最
小構造サイズを有し、水平な面と垂直な側壁面とを含
む。 【００１５】スペーサ材料は、水平な面と垂直な側壁面
とを覆うように構造上に堆積される。その堆積は、スペ
ーサ材料が最小構造サイズより薄い所定の厚みをもつま
で続けられる。 【００１６】スペーサ材料を異方性エッチングし、水平
な面からスペーサ材料を選択的に除去することにより、
最小構造サイズ内で構造の密度が高められる。結果とし
て、スペーサ材料は垂直な側壁面上に残され、垂直な側
壁面と接触し、垂直な側壁面から横方向外側に延在する
複数のサブリソグラフィスペーサが規定される。サブリ
ソグラフィスペーサは、最小構造サイズ未満の厚みを有
する。結果として、最小構造サイズ内の構造の密度は
２．０より大きくなる。その密度は、構造およびサブリ
ソグラフィスペーサを含む。 【００１７】選択的に、最小構造サイズ内の構造の密度
は、上記の堆積ステップと異方性エッチングステップと
を繰り返し、先に定義されたサブリソグラフィスペーサ
上にさらに別のサブリソグラフィスペーサを定義するこ
とにより、さらに高めることができる。さらに別のサブ
リソグラフィスペーサも、最小構造サイズ未満の厚みを
もつ。 【００１８】図３（ａ）では、基板１１の面１２上にマ
スク層１７が堆積される。マスク層１７には、たとえば
フォトレジスト材料の層を用いることができる。マスク
層１７はパターニングされ、マスク層１７内に、最小構
造サイズλを有する画像が規定される。最小構造サイズ
λは、マスク層１７をパターニングするために用いられ
るリソグラフィシステムの最小分解能以上である。たと
えば、リソグラフィシステムには従来のフォトリソグラ
フィシステムを用いることができ、最小分解能は、フォ
トリソグラフィシステムによって支持され、マスク層１
７上に画像を投影するために用いられる光源の波長によ
って決定することができる。 【００１９】再び図３（ａ）を参照すると、マスク２１
は、同様に、リソグラフィシステムの最小分解能以上で
ある最小構造サイズλを有する構造（２３、２５）を支
持する。マスク２１は光源（図示せず）によって照明さ
れ、その光の一部４３は不透明な構造２３によって遮断
され、その光の別の部分４１は透明な構造２５を通過し
て、マスク層１７を露光する。 【００２０】図３（ｂ）では、マスク層１７がエッチン
グされた後に、マスク層１７のうちの光４１に露光され
た部分が残り、光に露光されなかった部分は、マスク層
１７がエッチングされた後に除去される。エッチング後
に、画像（１８、１９）がマスク層１７内に規定され
る。画像（１８、１９）も同じく最小構造サイズλを有
する。たとえば、画像（１８、１９）は、光４１に露光
されなかったマスク層１７の部分を溶解する溶媒内にマ
スク層１７を浸漬することにより規定されることができ
る。結果として、溶解された部分が画像１８を形成し、
溶解されない部分が画像１９を形成する。 【００２１】図３（ｃ）では、画像１９が基板１１の面
１２のある部分を覆うのに対して、画像１８は面１２に
一致する。その後、基板をエッチングし、構造（１０、
２０）を定義することにより、画像（１８、１９）が基
板１１に転写される。その構造（１０、２０）は最小構
造サイズλを有する。構造２０は、垂直な側壁面１６と
水平な面１４とを有するトレンチである。それに対し
て、構造１０は、同じく垂直な側壁面１６と水平な面１
２とを有する線である。構造（１０、２０）は最小構造
サイズλを有するので、その構造の繰返しの最小周期は
２λである。 【００２２】したがって、図３（ｄ）において、λの距
離内では、構造の密度は１（すなわち１．０）に等し
く、すなわち１つの構造１０あるいは１つの構造２０が
存在する。一方、２λの周期内では、構造の密度は２
（すなわち２．０）に等しく、すなわち１つの構造１０
および１つの構造２０が存在する。 【００２３】図４では、水平な面（１２、１４）および
垂直な側壁面１６上にスペーサ材料３１が堆積される。
スペーサ材料３１の堆積は、スペーサ材料３１が最小構
造サイズλ未満のある所定の厚み（ｔＨ、ｔＶ）を有す
るまで続けられる。すなわち、水平な面（１２、１４）
上のスペーサ材料３１の厚みｔＨはλ未満（ｔＨ＜λ）
であり、垂直な側壁面１６上のスペーサ材料３１の厚み
ｔＶはλ未満（ｔＶ＜λ）である。たとえば、最小構造
サイズλを有するフォトリソグラフィプロセスでは、水
平な厚みおよび垂直な側壁の厚み（ｔＨ、ｔＶ）は典型
的には、約０．１λ〜約０．５λの範囲内にある。その
厚み（ｔＨ、ｔＶ）は互いに等しくなる必要はない（す
なわち、ｔＨ≠ｔＶ）。 【００２４】本明細書に記載される全ての実施形態の場
合に、以下に記載されることになるようなスペーサ材料
（スペーサ材料３１を含む）および埋込みスペーサは、
水平な厚みおよび垂直な側壁の厚み（ｔＨ、ｔＶ）が互
いに概ね等しいように（図４〜図７および図１３〜図１
５を参照）コンフォーマルに堆積されることができる。
すなわち、ｔＨ＝ｔＶである。さらに、最小構造サイズ
λ内の構造の密度を高めるための後続の堆積にもコンフ
ォーマルな堆積を用いることができる。さらに、スペー
サ材料の堆積には、ｔＨ、≠ｔＶであるコンフォーマル
でない堆積と、ｔＨ＝ｔＶであるコンフォーマルな堆積
との組み合わせを用いることができる。 【００２５】スペーサ材料３１を堆積するための技術
は、限定はしないが、化学気相成長（ＣＶＤ）、プラズ
マ化学気相成長（ＰＥＣＶＤ）、スパッタリング、めっ
き、および原子層堆積（ＡＬＤ）を含む。 【００２６】図５では、スペーサ材料３１が異方性エッ
チングされ、水平な面（１２、１４）からスペーサ材料
３１が選択的に除去されるが、垂直な側壁面１６上には
スペーサ材料３１が残され、垂直な側壁面１６と接触
し、そこから外側に存在する複数のサブリソグラフィス
ペーサ３３が規定される。それにより、最小構造サイズ
λ内の構造の密度が高められる。その厚みｔＶが最小構
造サイズλ未満（すなわち、ｔＶ＜λ）であるので、サ
ブリソグラフィスペーサ３３はサブリソグラフィサイズ
である。 【００２７】異方性エッチング後に、最小構造サイズλ
内の構造の密度３であり、すなわち、２つのサブリソグ
ラフィスペーサ３３と、１つの構造２４とが存在する
（すなわち、構造２４はスペーサ３３間の空間である。
図５の参照番号Ｓを参照）。したがって、最小構造サイ
ズλ内の構造の密度は２．０より大きい。同様に、２λ
の周期内の構造の密度は４であり、すなわち２つのサブ
リソグラフィスペーサ３３と、１つの構造２４と、１つ
の構造１０とが存在する（図５の参照番号Ｄを参照）。
結果として、２λの周期内の構造の密度は３．０より大
きい。 【００２８】サブリソグラフィスペーサ３３は垂直な側
壁面２２を有する。構造２４内の垂直な側壁面２２間の
距離λＳは、最小構造サイズλ未満である（λＳ＜
λ）。さらに、構造２４内の垂直な側壁面２２間の距離
λＰは、最小構造サイズλ未満である（λＰ＜λ）。結
果として、選択的に、以下に記されるように、距離λＳ
を埋込みスペーサで埋めることができ、その埋込みスペ
ーサも同じく最小構造サイズλ未満のサブリソグラフィ
サイズを有することができる。 【００２９】図６では選択的に、上記のような堆積およ
び異方性エッチングステップを繰り返すことにより、最
小構造サイズλ内の構造の密度をさらに高めることが望
ましい場合がある。スペーサ材料５１が、水平な面（１
２、１４）および以前に形成されたサブリソグラフィス
ペーサ３３の垂直な側壁面２２上に堆積され、構造２４
を完全に埋める。その堆積は、スペーサ材料５１が最小
構造サイズλ未満のある所定の厚み（ｔＨ、ｔＶ）を有
するまで続けられる。 【００３０】図７では、スペーサ材料５１が異方性エッ
チングされ、水平な面（１２、１４）からスペーサ材料
５１が選択的に除去されるが、垂直な側壁面２２上のス
ペーサ材料５１は残され、垂直な側壁面２２に接触し、
そこから外側に延在する複数のサブリソグラフィスペー
サ５３が規定される。それにより、最小構造サイズλ内
の構造の密度がさらに高められる。サブリソグラフィス
ペーサ５３は、その厚みｔＶが最小構造サイズλ未満
（ｔＶ＜λ）であるのでサブリソグラフィサイズであ
る。 【００３１】異方性エッチングの後、最小構造サイズλ
内の構造の密度は５であり、すなわち４つのサブリソグ
ラフィスペーサ（３３、３５）と１つの構造２６とが存
在する（図７の参照符号Ｓを参照されたい）。それゆ
え、最小構造サイズλ内の構造の密度は４．０より大き
い。同様に、２λの周期内の構造の密度は６であり、す
なわち４つのサブリソグラフィスペーサ（３３、３５）
と、１つの構造２６と、１つの構造１０とが存在する
（図７の参照符号Ｄを参照されたい）。結果として、２
λの周期内の構造の密度は５．０より大きい。 【００３２】サブリソグラフィスペーサ５３は垂直な側
壁面４４を有する。構造２６内の垂直な側壁面４４間の
距離λＳは最小構造サイズλ未満である（λＳ＜λ）。
さらに、構造２６内の垂直な側壁面４４間の距離λＰは
最小構造サイズλ未満である（λＰ＜λ）。結果とし
て、選択的に、以下に記載されるように、距離λＳを埋
込みスペーサでさらに埋めることができ、その埋込みス
ペーサも最小構造サイズλ未満のサブリソグラフィサイ
ズを有するであろう。 【００３３】異方性エッチングステップの後、基板１１
は平面（図４および図６の破線ｐを参照されたい）に沿
って平坦化され、概ね平坦な面を形成することができ
る。たとえば、化学機械平坦化（ＣＭＰ）のようなプロ
セスを用いて、基板１１を平坦化することができる。 【００３４】図８および図１０では、異方性エッチング
ステップの完了後に、基板１１上に埋込み材料（３７、
６７）を堆積することができる。埋込み材料（３７、６
７）は水平な面（１２、１４）、構造（１０、２０）を
完全に覆い、垂直な側壁面（２２、２４）とサブリソグ
ラフィスペーサ（３３、５３）との間の空間によって規
定される領域のように、基板内に凹部領域があればそこ
も完全に満たす。 【００３５】図９および図１１では、基板１１が平坦化
され（破線ｐを参照されたい）、概ね平坦な面が形成さ
れ、埋込みスペーサ（３９、６９）が規定される。たと
えば、ＣＭＰのようなプロセスを用いて、基板１１を平
坦化することができる。 【００３６】さらに図９および図１１では、サブリソグ
ラフィスペーサ（３３、５３）の垂直な側壁面（２２、
４４）間に埋込みスペーサ（３９、６９）が形成され
る。それらの垂直な側壁面（２２、４４）間の距離λＳ
は最小構造サイズλ未満である。したがって、埋込みス
ペーサ（３９、６９）も同様に最小構造サイズλ未満の
距離λＳに等しい厚みを有するので、同じくサブリソグ
ラフィサイズである。 【００３７】図９では、最小構造サイズλ内の構造の密
度は２．０より大きく、２つのサブリソグラフィスペー
サ３３と、埋込みスペーサ３９とが存在する。 【００３８】図１１では、最小構造サイズλ内の構造の
密度は４．０より大きく、２つのサブリソグラフィスペ
ーサ３３と、２つのサブリソグラフィスペーサ５３と、
埋込みスペーサ６９とが存在する。 【００３９】図９では、周期２λ内の構造の密度は３．
０より大きく、２つのサブリソグラフィスペーサ３３
と、埋込みスペーサ３９と、構造１０とが存在する。 【００４０】図１１では、周期２λ内の構造の密度は
５．０より大きく、２つのサブリソグラフィスペーサ３
３と、２つのサブリソグラフィスペーサ５３と、埋込み
スペーサ６９と、構造１０とが存在する。 【００４１】図１２（ａ）に示されるように、本発明の
別の実施形態では、基板７１の面８２上に構造層８０が
堆積される。上記のようにフォトレジストおよびフォト
リソグラフィプロセスを用いて、フォトレジストの層が
構造層８０上に堆積され、ある画像で露光され、その画
像がエッチングによって溶解されて、構造層８０上にパ
ターン９１を形成することができる。 【００４２】図１２（ｂ）では、構造層８０がエッチン
グされて、水平な面（８２、８４）と、垂直な側壁面８
６とを含む構造（８１、８５）が規定される。その構造
（８１、８５）は、構造層８０をパターニングするため
に用いられるリソグラフィシステムの最小分解能以上の
最小構造サイズλを有する。 【００４３】図１３では、スペーサ材料８７が、水平な
面（８２、８４）、構造（８１、８５）の垂直な側壁面
８６上に堆積される。その堆積は、スペーサ材料８７が
最小構造サイズλ未満のある所定の厚み（ｔＨ、ｔＶ）
を有するまで続けられる。 【００４４】図１４では、スペーサ材料８７が異方性エ
ッチングされ、水平な面（８２、８４）からスペーサ材
料８７が選択的に除去されるが、垂直な側壁面８６上に
はスペーサ材料８７が残され、垂直な側壁面８６と接触
する複数のサブリソグラフィスペーサ８３が規定され
る。それにより、最小構造サイズλ内の構造の密度が高
められる。その厚みｔＶが最小構造サイズλ未満（すな
わち、ｔＶ＜λ）であるので、サブリソグラフィスペー
サ８３はサブリソグラフィサイズである。 【００４５】異方性エッチング後に、最小構造サイズλ
内の構造の密度は３であり、すなわち、２つのサブリソ
グラフィスペーサ８３と、１つの構造８５とが存在す
る。したがって、最小構造サイズλ内の構造の密度は
２．０より大きい。同様に、２λの周期内の構造の密度
は４であり、すなわち２つのサブリソグラフィスペーサ
８３と、１つの構造８５と、１つの構造８１とが存在す
る。結果として、２λの周期内の構造の密度は３．０よ
り大きい。 【００４６】サブリソグラフィスペーサ８３は垂直な側
壁面９４を有する。構造８５内の垂直な側壁面９４間の
距離λＳは、最小構造サイズλ未満である（λＳ＜
λ）。さらに、構造８５内の垂直な側壁面９４間の距離
λＰは、最小構造サイズλ未満である（λＰ＜λ）。結
果として、先に記載されたように、選択的に、距離λＳ
を埋込みスペーサ（図示せず）でさらに埋めることがで
き、その埋込みスペーサも同じく最小構造サイズλ未満
のサブリソグラフィサイズを有するであろう。 【００４７】図６および図７を参照して先に記載された
ように、選択的に、堆積および異方性エッチングステッ
プを繰り返すことにより、最小構造サイズλ内の構造の
密度をさらに高めることができる。たとえば、スペーサ
材料の別の層（図示せず）が、水平な面（８２、８４）
と、以前に形成されたサブリソグラフィスペーサ８３の
垂直な側壁面９４上とに堆積される。その堆積は、スペ
ーサ材料が最小構造サイズλ未満のある所定の厚み（ｔ
Ｈ、ｔＶ）を有するまで続けられる。 【００４８】図１５では、異方性エッチングステップ後
に、以前に形成されたサブリソグラフィスペーサ８３の
垂直な側壁面９４上に、複数のサブリソグラフィスペー
サ９３が規定される。サブリソグラフィスペーサ９３
は、その厚みｔＶが最小構造サイズλ未満（ｔＶ＜λ）
であるのでサブリソグラフィサイズである。 【００４９】さらに、最小構造サイズλ内の構造の密度
は５であり、すなわち４つのサブリソグラフィスペーサ
（８３、９３）と、１つの構造９２とが存在する（９２
がスペーサ９３間の空間である図１５を参照された
い）。それゆえ、最小構造サイズλ内の構造の密度は
４．０より大きい。同様に、２λの周期内の構造の密度
は６であり、すなわち４つのサブリソグラフィスペーサ
（８３、９３）と、１つの構造９２と、１つの構造８１
とが存在する。結果として、２λの周期内の構造の密度
は５．０より大きい。 【００５０】上記のように、埋込み材料（図示せず）が
堆積および平坦化され、構造９２を満たす埋込みスペー
サ（図示せず）が形成される場合がある。埋込みスペー
サは、上記のように、最小構造サイズλ内、および２λ
の周期内の構造の密度を高める。 【００５１】埋込みスペーサ（３９、６９）およびサブ
リソグラフィスペーサ（３３、５３、８３、９３）のた
めの材料は、限定はしないが、金属、導電性金属、半導
体材料、シリコン（Ｓｉ）、誘電体材料および光学材料
を含む。そのシリコンにはポリシリコン（α‐Ｓｉ）を
用いることができる。その金属には、限定はしないが、
アルミニウム（Ａｌ）、タングステン（Ｗ）、タンタル
（Ｔａ）および銅（Ｃｕ）を含む材料を用いることがで
きる。 【００５２】基板（１１、７１）および構造層８０のた
めの材料は、限定はしないが、金属、導電性金属、半導
体材料、シリコン（Ｓｉ）、誘電体材料、ガラスおよび
光学材料を含む。そのシリコンには単結晶シリコン（Ｓ
ｉ）あるいはポリシリコン（α‐Ｓｉ）を用いることが
できる。その金属には、限定はしないが、アルミニウム
（Ａｌ）、タングステン（Ｗ）、タンタル（Ｔａ）およ
び銅（Ｃｕ）を含む材料を用いることができる。 【００５３】本発明の高密度のサブリソグラフィによる
構造のための１つの用途は、ナノインプリントスタンプ
を含み、その用途では、サブリソグラフィスペーサを含
む、構造のうちの１つあるいは複数の構造が選択的にエ
ッチングされ、その水平な面に沿って材料が除去され、
構造およびサブリソグラフィスペーサの中で高さに変動
が生じるようになる。それらの高さの変動は、ナノイン
プリントスタンプをインプリント層に押圧することによ
り、インプリント層を支持する基板に転写されることが
できる。 【００５４】本発明の高密度のサブリソグラフィによる
構造のための別の用途は光学部品である。たとえば、そ
の光学部品には回折格子、偏光フィルタあるいはＮＤ
（ｎｅｕｔｒａｌ ｄｅｎｓｉｔｙ）フィルタを含むこ
とができる。基板（１１、７１）、スペーサ、埋込みス
ペーサおよび構造層８０には、十分に高いバンドギャッ
プを有し、透明な光学材料を用いることができる。 【００５５】たとえば、基板は、限定はしないが、光学
的に透明なガラスを含む材料から形成されることがで
き、スペーサあるいは埋込みスペーサは、限定はしない
が、マグネシウム酸化物（ＭｇＯ）、シリコン酸化物
（ＳｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、カルシ
ウムフッ化物（ＣａＦ２）およびマグネシウムフッ化物
（ＭｇＦ２）を含む材料から形成することができる。 【００５６】スペーサおよび埋込みスペーサのための材
料の堆積は、限定はしないが、化学気相成長（ＣＶ
Ｄ）、プラズマ助長の化学気相成長（ＰＥＣＶＤ）、ス
パッタリング、めっきおよび原子層堆積（ＡＬＤ）を含
むプロセスを用いて達成することができる。 【００５７】異方性エッチングステップは、限定はしな
いが、反応性イオンエッチング、イオンエッチング、化
学エッチングおよびプラズマエッチングを含む手法を用
いて達成することができる。 【００５８】本発明のいくつかの実施形態を開示および
例示してきたが、本発明は、説明および例示した特定の
形態あるいは部品の構成に限定されない。本発明は特許
請求の範囲によってのみ限定される。この発明は例とし
て、次の実施形態を含む。 【００５９】（１）高密度なサブリソグラフィ構造をつ
くる方法であって、基板（１１）上にマスク層（１７）
を堆積することと、前記マスク層（１７）をパターニン
グし、パターニングに用いられるリソグラフィシステム
の最小分解能以上である最小構造サイズ（λ）を有する
画像（１８、１９）を該マスク層の上に定義すること
と、前記基板（１１）をエッチングして前記画像（１
８、１９）を前記基板（１１）に転写し、最小構造サイ
ズ（λ）であり、水平な面（１４）および垂直な側壁面
（１６）をもつ構造を（１０、２０）該基板上に定義す
ることと、前記水平な面および前記垂直な側壁面（１
４、１６）上にスペーサ材料（３１）を堆積し、前記ス
ペーサ材料（３１）が前記最小の構造サイズ（λ）未満
の所定の厚み（ｔＨ、ｔＶ）になるまで堆積を行なうこ
とと、前記スペーサ材料（３１）を異方性エッチング
し、前記水平な面（１４）から前記スペーサ材料（３
１）を選択的に除去することで、前記スペーサ材料（３
１）が前記垂直な側壁面（１６）上に残り、前記水平な
面（１４）上に複数のサブリソグラフィスペーサ（３
３）を定義することにより、前記最小の構造サイズ
（λ）内の構造の密度を高め、前記サブリソグラフィス
ペーサ（３３）を前記最小の構造サイズ（λ）未満の厚
み（ｔＶ）にすることと、選択的に、前記堆積すること
と前記異方性エッチングすることとを繰り返し、以前に
定義された前記サブリソグラフィスペーサ（３３）上
に、前記最小の構造サイズ（λ）未満の厚み（ｔＨ、ｔ
Ｖ）を有するサブリソグラフィスペーサ（５３）をさら
に定義することによって、前記最小の構造サイズ（λ）
内の前記構造の密度をさらに高めることとを含む方法。 【００６０】（２）前記サブリソグラフィスペーサ（３
３、５３）は、金属、導電性金属、半導体材料、シリコ
ンおよび誘電体材料からなるグループから選択される材
料から形成される（１）に記載の方法。 【００６１】（３）前記基板（１１）は、金属、導電性
金属、半導体材料、シリコン、誘電体材料およびガラス
からなるグループから選択される材料から形成される
（１）に記載の方法。 【００６２】（４）前記最小の構造サイズ（λ）内の前
記構造の密度は２．０より大きい（１）に記載の方法。 【００６３】（５）前記最小の構造サイズ（λ）の２倍
の周期内の前記構造の密度は３．０より大きい（１）に
記載の方法。 【００６４】（６）前記異方性エッチングステップを完
了した後に、前記構造（１２、１４）、前記サブリソグ
ラフィスペーサ（３３、５３）を完全に覆い、前記基板
（１１）上の全ての凹部領域を埋める埋込み材料（３
７、６７）を堆積することと、前記基板（１１）を平坦
化することであって、それによって、概ね平坦な面
（ｐ）を形成し、かつ埋込みスペーサ（３９、６９）を
定義する、平坦化することとをさらに含む（１）に記載
の方法。 【００６５】（７）前記平坦化ステップは、化学機械平
坦化を含む（６）に記載の方法。 【００６６】（８）前記埋込みスペーサ（３９、６９）
は、金属、導電性金属、半導体材料、シリコンおよび誘
電体材料からなるグループから選択される材料から形成
される（６）に記載の方法。 【００６７】（９）前記最小構造サイズ（λ）内の前記
構造の密度は３．０より大きい（６）に記載の方法。 【００６８】（１０）前記最小構造サイズ（λ）の２倍
の周期内の前記構造の密度は４．０より大きい（６）に
記載の方法。 【００６９】（１１）前記埋込みスペーサ（３９、６
９）は前記最小構造サイズ（λ）未満の厚み（λＳ）を
有する（６）に記載の方法。 【００７０】（１２）高密度なサブリソグラフィ構造を
形成する方法であって、基板（７１）の面（８２）上に
構造層（８０）を堆積することと、前記構造層（８０）
をパターニングし、その後エッチングすることであっ
て、それによって、水平な面（８２、８４）と、垂直な
側壁面（８６）と、前記パターニングのために用いられ
るリソグラフィシステムの最小分解能以上である最小構
造サイズ（λ）とを含む構造（８１、８３）を定義し、
前記水平な面（８２、８４）および前記垂直な側壁面
（８６）上にスペーサ材料（８７）を堆積し、前記スペ
ーサ材料（８７）が前記最小構造サイズ（λ）未満の所
定の厚み（ｔＨ、ｔＶ）になるまで堆積し続けること
と、前記スペーサ材料（８７）を異方性エッチングし、
前記水平な面（８２、８４）から前記スペーサ材料（８
７）を選択的に除去することで、前記スペーサ材料（８
７）が前記垂直な側壁面（８６）上に残り、前記水平な
面（８２、８４）上に複数のサブリソグラフィスペーサ
（８３）を定義することにより、前記最小構造サイズ
（λ）内の構造の密度を高め、前記サブリソグラフィス
ペーサ（８３）を前記最小構造サイズ（λ）未満の厚み
（ｔＶ）にすることと、選択的に、前記堆積することと
前記異方性エッチングすることとを繰り返し、以前に定
義された前記サブリソグラフィスペーサ（８３）上に、
前記最小構造サイズ（λ）未満の厚み（ｔＨ、ｔＶ）を
有するサブリソグラフィスペーサ（９３）をさらに定義
することによって、前記最小構造サイズ（λ）内の前記
構造の密度をさらに高めることと、を含む方法。 【００７１】（１３）前記サブリソグラフィスペーサ
（８３、９３）は、金属、導電性金属、半導体材料、シ
リコンおよび誘電体材料からなるグループから選択され
る材料から形成される（１２）に記載の方法。 【００７２】（１４）前記基板（７１）は、金属、導電
性金属、半導体材料、シリコン、誘電体材料およびガラ
スからなるグループから選択される材料から形成される
（１２）に記載の方法。 【００７３】（１５）前記最小構造サイズ（λ）内の前
記構造の密度は２．０より大きい（１２）に記載の方
法。 【００７４】（１６）前記最小構造サイズ（λ）の２倍
の周期内の前記構造の密度は３．０より大きい（１２）
に記載の方法。 【００７５】（１７）前記構造層（８０）は、金属、導
電性金属、半導体材料、シリコン、誘電体材料およびガ
ラスからなるグループから選択される材料を有する（１
２）に記載の方法。 【００７６】（１８）前記異方性エッチングステップを
完了した後に、前記構造（９２）、前記サブリソグラフ
ィスペーサ（８３、９３）および前記基板（７１）上の
全ての凹部領域を完全に覆う埋込み材料（３７、６７）
を堆積することと、前記埋込み材料（３７、６７）、前
記構造（９２）および前記サブリソグラフィスペーサ
（８３、９３）を平坦化することにより、実質的に平坦
な面（ｐ）を形成し埋込みスペーサ（３９、６９）を定
義することと、をさらに含む（１２）に記載の方法。 【００７７】（１９）前記平坦化することは、化学機械
平坦化を含む（１８）に記載の方法。 【００７８】（２０）前記埋込みスペーサ（３９、６
９）は、金属、導電性金属、半導体材料、シリコンおよ
び誘電体材料からなるグループから選択される材料から
つくられる（１８）に記載の方法。
度のリソグラフィサイズよりも細かい（以降、サブリソ
グラフィサイズの）構造を形成する方法に関する。特に
本発明は、一般的な超小型電子回路処理技術を用いて基
板上に複数のサブリソグラフィサイズのスペーサを形成
するための、基板上に高密度のサブリソグラフィサイズ
の構造を形成する方法に関する。本方法によれば、リソ
グラフィシステムの最小分解能の範囲内で、構造の密度
を２倍以上に高めることができる。 【０００２】 【従来の技術】基板上に複数の構造をパターニングする
ための超小型電子回路の技術分野における標準的な方法
では、既知のフォトリソグラフィプロセスが用いられ
る。一般的には、フォトレジストの層が基板材料上にコ
ーティングされ、その後、マスクを通して、フォトレジ
ストが光源で露光される。マスクは、フォトレジストに
転写されることになる、線および空間のようなパターニ
ングされた構造を含む。フォトレジストが露光された後
に、フォトレジストは溶媒に浸漬され、フォトレジスト
に転写されたパターンが規定される。一般的にこのプロ
セスによって生成されるパターンは、フォトリソグラフ
ィ用の位置合わせ手段の最小分解能λより大きな線幅に
制限される。すなわち最終的には、フォトレジストを露
光するために用いられる光源の光の波長によって制限さ
れる。現在、最新のフォトリソグラフィ用の位置合わせ
手段により、１００ｎｍ程度の細い線幅を印刷すること
ができる。 【０００３】フォトレジスト内にパターニングされた構
造は、たとえば反応性イオンエッチング、イオンエッチ
ング、プラズマエッチング、あるいは化学エッチングの
ような周知の半導体プロセスを用いて基板材料に転写さ
れる。標準的な半導体処理方法を用いる場合、λの線幅
あるいは２λの周期を有する格子（すなわち、線‐空間
の配列）を形成することができる。 【０００４】しかしながら、多くの適用例では、可能な
限り細い線幅あるいは短い周期を有することが有利であ
る。線幅を細く、あるいは周期を短くすることは、性能
を高め、かつ／または回路の密度を高めることに繋が
る。それゆえ、超小型電子回路の分野では、フォトリソ
グラフィシステムの最小分解能を低減し、それによりパ
ターニングされる基板上の線幅を細く、あるいは周期を
短くすることが常に求められている。電子工業界は、よ
り高速で小型の電子装置に対する需要によって後押しさ
れるので、性能および／または密度の向上は著しい経済
的な利益をもたらすことができる。 【０００５】図１（ａ）によると、最小構造サイズλよ
りも細い線を形成する従来の方法には、基板材料をパタ
ーニングするために用いられるエッチングプロセスを制
御することを含む。基板１０１は、線１０３をパターニ
ングするために用いられるリソグラフィシステムの最小
分解能λ以上の最小構造サイズλを有する線１０３を含
む。リソグラフィシステムの最小分解能λによって、線
１０３は、同様にλ以上の空間１０５だけ離隔して配置
されるであろう。図１（ａ）では、線１０３および空間
１０５のパターンは２λの周期を有する。したがって、
２λの周期内では、構造の密度は２であり、すなわち１
つの線構造１０３と１つの空間構造１０５とが存在す
る。同様に、λの距離内では、構造の密度は１であり、
すなわち距離λ内には１つの線１０３あるいは１つの空
間１０５のいずれかが存在する。 【０００６】図１（ｂ）では、線１０３はそれぞれ、エ
ッチング（矢印ｅを参照）前の線１０３の垂直な側壁ｓ
が、λ未満（すなわち、＜λ）に狭められた幅（破線矢
印ｒを参照）まで横方向に後退するようにプラズマエッ
チングを横方向に制御することにより、λ未満の幅まで
狭められた幅を有する。しかしながら、上記の方法で
は、線１０３の密度は高められていない。実際には、横
方向エッチングに起因して、線１０３がλよりも狭くな
り（すなわち、＜λ）、垂直な側壁ｓの後退によって空
間１０５がλよりも広くなる（すなわち、＞λ）。結果
として、２λの周期内の構造（１０３、１０５）の密度
は２のままであり、λの距離内の構造の密度は１のまま
である。 【０００７】同様に、図２（ａ）では、基板１０７内の
構造が、λ以上の構造サイズを有する線１１１および空
間１１３を有する格子１０９を含む場合には、２λの周
期内では、構造（１１１、１１３）の数は２であり、λ
の距離内の構造の密度は１である。 【０００８】図２（ｂ）では、横方向に制御されたプラ
ズマエッチングの後に、垂直な側壁ｓがその端部で後退
しており、結果として、空間１１３がλより広くなり
（すなわち、＞λ）、線１１１がλより細くなる（すな
わち、＜λ）。上記のように、２λの周期内の構造（１
１１、１１３）の密度は２のままであり、λの距離内の
構造の密度は１のままである。 【０００９】 【発明が解決しようとする課題】それゆえ、本発明の目
的は、リソグラフィシステムの最小分解能より狭い幅を
有するサブリソグラフィサイズ構造を形成する方法を提
供することである。本発明の別の目的は、リソグラフィ
システムの最小分解能の範囲内で構造の密度を高める、
サブリソグラフィサイズ構造を形成する方法を提供する
ことである。 【００１０】 【課題を解決するための手段】本発明の高密度のサブリ
ソグラフィサイズの構造を形成する方法は、サブリソグ
ラフィサイズのスペーサ形成およびダマシーンプロセス
を含む、一般的な超小型電子回路プロセスを用いて基板
上に複数のサブリソグラフィサイズのスペーサを形成す
ることにより、上記の問題を解決する。サブリソグラフ
ィスペーサは、リソグラフィシステムの最小分解能未満
の周期を有する。スペーサは、超小型電子回路処理の用
語では、基板上の構造の垂直な側壁を覆う薄膜である。
ダマシーン処理は、第２の材料内に規定される凹部内に
第１の材料を堆積し、その後、平坦化プロセスによって
第１の材料の一部を除去することにより、第２の材料の
マトリクス内に第１の材料の埋込みパターンを形成する
ための技術のことである。たとえば、化学機械平坦化
（ＣＭＰ）のような平坦化プロセスを用いて、第１の材
料を除去し、平坦化することができる。 【００１１】本発明の方法によって、リソグラフィシス
テムの最小分解能の範囲内で、サブリソグラフィスペー
サを含む構造の密度が高められる。さらに、さらに材料
を堆積し、その後、異方性エッチングによって堆積され
た材料の水平な面を選択的に除去することにより、リソ
グラフィシステムの最小分解能の範囲内で構造の密度を
さらに高めることができる。その材料の堆積にはコンフ
ォーマルな堆積を用いることができ、堆積された材料の
水平方向の厚みおよび垂直方向の厚みは互いに概ね等し
くなる。 【００１２】本発明の他の態様および利点は、一例とし
て本発明の原理を示す、添付の図面とともに取り上げら
れる、以下に記載される詳細な説明から明らかになるで
あろう。 【００１３】 【発明の実施の形態】以下に記載される詳細な説明およ
びいくつかの図面において、類似の素子は類似の参照番
号で特定される。 【００１４】例示のための図面に示されるように、本発
明は、高密度のサブリソグラフィサイズの構造を形成す
る方法において具現化される。その方法は、基板上にマ
スク層を堆積することと、マスク層をパターニングし
て、マスク層をパターニングするために用いられるリソ
グラフィシステムの最小分解能以上の最小構造サイズを
有する画像を定義することとを含む。その後、マスク層
はエッチングされ、その画像が基板に転写され、それに
より基板上にある構造が規定される。その構造はその最
小構造サイズを有し、水平な面と垂直な側壁面とを含
む。 【００１５】スペーサ材料は、水平な面と垂直な側壁面
とを覆うように構造上に堆積される。その堆積は、スペ
ーサ材料が最小構造サイズより薄い所定の厚みをもつま
で続けられる。 【００１６】スペーサ材料を異方性エッチングし、水平
な面からスペーサ材料を選択的に除去することにより、
最小構造サイズ内で構造の密度が高められる。結果とし
て、スペーサ材料は垂直な側壁面上に残され、垂直な側
壁面と接触し、垂直な側壁面から横方向外側に延在する
複数のサブリソグラフィスペーサが規定される。サブリ
ソグラフィスペーサは、最小構造サイズ未満の厚みを有
する。結果として、最小構造サイズ内の構造の密度は
２．０より大きくなる。その密度は、構造およびサブリ
ソグラフィスペーサを含む。 【００１７】選択的に、最小構造サイズ内の構造の密度
は、上記の堆積ステップと異方性エッチングステップと
を繰り返し、先に定義されたサブリソグラフィスペーサ
上にさらに別のサブリソグラフィスペーサを定義するこ
とにより、さらに高めることができる。さらに別のサブ
リソグラフィスペーサも、最小構造サイズ未満の厚みを
もつ。 【００１８】図３（ａ）では、基板１１の面１２上にマ
スク層１７が堆積される。マスク層１７には、たとえば
フォトレジスト材料の層を用いることができる。マスク
層１７はパターニングされ、マスク層１７内に、最小構
造サイズλを有する画像が規定される。最小構造サイズ
λは、マスク層１７をパターニングするために用いられ
るリソグラフィシステムの最小分解能以上である。たと
えば、リソグラフィシステムには従来のフォトリソグラ
フィシステムを用いることができ、最小分解能は、フォ
トリソグラフィシステムによって支持され、マスク層１
７上に画像を投影するために用いられる光源の波長によ
って決定することができる。 【００１９】再び図３（ａ）を参照すると、マスク２１
は、同様に、リソグラフィシステムの最小分解能以上で
ある最小構造サイズλを有する構造（２３、２５）を支
持する。マスク２１は光源（図示せず）によって照明さ
れ、その光の一部４３は不透明な構造２３によって遮断
され、その光の別の部分４１は透明な構造２５を通過し
て、マスク層１７を露光する。 【００２０】図３（ｂ）では、マスク層１７がエッチン
グされた後に、マスク層１７のうちの光４１に露光され
た部分が残り、光に露光されなかった部分は、マスク層
１７がエッチングされた後に除去される。エッチング後
に、画像（１８、１９）がマスク層１７内に規定され
る。画像（１８、１９）も同じく最小構造サイズλを有
する。たとえば、画像（１８、１９）は、光４１に露光
されなかったマスク層１７の部分を溶解する溶媒内にマ
スク層１７を浸漬することにより規定されることができ
る。結果として、溶解された部分が画像１８を形成し、
溶解されない部分が画像１９を形成する。 【００２１】図３（ｃ）では、画像１９が基板１１の面
１２のある部分を覆うのに対して、画像１８は面１２に
一致する。その後、基板をエッチングし、構造（１０、
２０）を定義することにより、画像（１８、１９）が基
板１１に転写される。その構造（１０、２０）は最小構
造サイズλを有する。構造２０は、垂直な側壁面１６と
水平な面１４とを有するトレンチである。それに対し
て、構造１０は、同じく垂直な側壁面１６と水平な面１
２とを有する線である。構造（１０、２０）は最小構造
サイズλを有するので、その構造の繰返しの最小周期は
２λである。 【００２２】したがって、図３（ｄ）において、λの距
離内では、構造の密度は１（すなわち１．０）に等し
く、すなわち１つの構造１０あるいは１つの構造２０が
存在する。一方、２λの周期内では、構造の密度は２
（すなわち２．０）に等しく、すなわち１つの構造１０
および１つの構造２０が存在する。 【００２３】図４では、水平な面（１２、１４）および
垂直な側壁面１６上にスペーサ材料３１が堆積される。
スペーサ材料３１の堆積は、スペーサ材料３１が最小構
造サイズλ未満のある所定の厚み（ｔＨ、ｔＶ）を有す
るまで続けられる。すなわち、水平な面（１２、１４）
上のスペーサ材料３１の厚みｔＨはλ未満（ｔＨ＜λ）
であり、垂直な側壁面１６上のスペーサ材料３１の厚み
ｔＶはλ未満（ｔＶ＜λ）である。たとえば、最小構造
サイズλを有するフォトリソグラフィプロセスでは、水
平な厚みおよび垂直な側壁の厚み（ｔＨ、ｔＶ）は典型
的には、約０．１λ〜約０．５λの範囲内にある。その
厚み（ｔＨ、ｔＶ）は互いに等しくなる必要はない（す
なわち、ｔＨ≠ｔＶ）。 【００２４】本明細書に記載される全ての実施形態の場
合に、以下に記載されることになるようなスペーサ材料
（スペーサ材料３１を含む）および埋込みスペーサは、
水平な厚みおよび垂直な側壁の厚み（ｔＨ、ｔＶ）が互
いに概ね等しいように（図４〜図７および図１３〜図１
５を参照）コンフォーマルに堆積されることができる。
すなわち、ｔＨ＝ｔＶである。さらに、最小構造サイズ
λ内の構造の密度を高めるための後続の堆積にもコンフ
ォーマルな堆積を用いることができる。さらに、スペー
サ材料の堆積には、ｔＨ、≠ｔＶであるコンフォーマル
でない堆積と、ｔＨ＝ｔＶであるコンフォーマルな堆積
との組み合わせを用いることができる。 【００２５】スペーサ材料３１を堆積するための技術
は、限定はしないが、化学気相成長（ＣＶＤ）、プラズ
マ化学気相成長（ＰＥＣＶＤ）、スパッタリング、めっ
き、および原子層堆積（ＡＬＤ）を含む。 【００２６】図５では、スペーサ材料３１が異方性エッ
チングされ、水平な面（１２、１４）からスペーサ材料
３１が選択的に除去されるが、垂直な側壁面１６上には
スペーサ材料３１が残され、垂直な側壁面１６と接触
し、そこから外側に存在する複数のサブリソグラフィス
ペーサ３３が規定される。それにより、最小構造サイズ
λ内の構造の密度が高められる。その厚みｔＶが最小構
造サイズλ未満（すなわち、ｔＶ＜λ）であるので、サ
ブリソグラフィスペーサ３３はサブリソグラフィサイズ
である。 【００２７】異方性エッチング後に、最小構造サイズλ
内の構造の密度３であり、すなわち、２つのサブリソグ
ラフィスペーサ３３と、１つの構造２４とが存在する
（すなわち、構造２４はスペーサ３３間の空間である。
図５の参照番号Ｓを参照）。したがって、最小構造サイ
ズλ内の構造の密度は２．０より大きい。同様に、２λ
の周期内の構造の密度は４であり、すなわち２つのサブ
リソグラフィスペーサ３３と、１つの構造２４と、１つ
の構造１０とが存在する（図５の参照番号Ｄを参照）。
結果として、２λの周期内の構造の密度は３．０より大
きい。 【００２８】サブリソグラフィスペーサ３３は垂直な側
壁面２２を有する。構造２４内の垂直な側壁面２２間の
距離λＳは、最小構造サイズλ未満である（λＳ＜
λ）。さらに、構造２４内の垂直な側壁面２２間の距離
λＰは、最小構造サイズλ未満である（λＰ＜λ）。結
果として、選択的に、以下に記されるように、距離λＳ
を埋込みスペーサで埋めることができ、その埋込みスペ
ーサも同じく最小構造サイズλ未満のサブリソグラフィ
サイズを有することができる。 【００２９】図６では選択的に、上記のような堆積およ
び異方性エッチングステップを繰り返すことにより、最
小構造サイズλ内の構造の密度をさらに高めることが望
ましい場合がある。スペーサ材料５１が、水平な面（１
２、１４）および以前に形成されたサブリソグラフィス
ペーサ３３の垂直な側壁面２２上に堆積され、構造２４
を完全に埋める。その堆積は、スペーサ材料５１が最小
構造サイズλ未満のある所定の厚み（ｔＨ、ｔＶ）を有
するまで続けられる。 【００３０】図７では、スペーサ材料５１が異方性エッ
チングされ、水平な面（１２、１４）からスペーサ材料
５１が選択的に除去されるが、垂直な側壁面２２上のス
ペーサ材料５１は残され、垂直な側壁面２２に接触し、
そこから外側に延在する複数のサブリソグラフィスペー
サ５３が規定される。それにより、最小構造サイズλ内
の構造の密度がさらに高められる。サブリソグラフィス
ペーサ５３は、その厚みｔＶが最小構造サイズλ未満
（ｔＶ＜λ）であるのでサブリソグラフィサイズであ
る。 【００３１】異方性エッチングの後、最小構造サイズλ
内の構造の密度は５であり、すなわち４つのサブリソグ
ラフィスペーサ（３３、３５）と１つの構造２６とが存
在する（図７の参照符号Ｓを参照されたい）。それゆ
え、最小構造サイズλ内の構造の密度は４．０より大き
い。同様に、２λの周期内の構造の密度は６であり、す
なわち４つのサブリソグラフィスペーサ（３３、３５）
と、１つの構造２６と、１つの構造１０とが存在する
（図７の参照符号Ｄを参照されたい）。結果として、２
λの周期内の構造の密度は５．０より大きい。 【００３２】サブリソグラフィスペーサ５３は垂直な側
壁面４４を有する。構造２６内の垂直な側壁面４４間の
距離λＳは最小構造サイズλ未満である（λＳ＜λ）。
さらに、構造２６内の垂直な側壁面４４間の距離λＰは
最小構造サイズλ未満である（λＰ＜λ）。結果とし
て、選択的に、以下に記載されるように、距離λＳを埋
込みスペーサでさらに埋めることができ、その埋込みス
ペーサも最小構造サイズλ未満のサブリソグラフィサイ
ズを有するであろう。 【００３３】異方性エッチングステップの後、基板１１
は平面（図４および図６の破線ｐを参照されたい）に沿
って平坦化され、概ね平坦な面を形成することができ
る。たとえば、化学機械平坦化（ＣＭＰ）のようなプロ
セスを用いて、基板１１を平坦化することができる。 【００３４】図８および図１０では、異方性エッチング
ステップの完了後に、基板１１上に埋込み材料（３７、
６７）を堆積することができる。埋込み材料（３７、６
７）は水平な面（１２、１４）、構造（１０、２０）を
完全に覆い、垂直な側壁面（２２、２４）とサブリソグ
ラフィスペーサ（３３、５３）との間の空間によって規
定される領域のように、基板内に凹部領域があればそこ
も完全に満たす。 【００３５】図９および図１１では、基板１１が平坦化
され（破線ｐを参照されたい）、概ね平坦な面が形成さ
れ、埋込みスペーサ（３９、６９）が規定される。たと
えば、ＣＭＰのようなプロセスを用いて、基板１１を平
坦化することができる。 【００３６】さらに図９および図１１では、サブリソグ
ラフィスペーサ（３３、５３）の垂直な側壁面（２２、
４４）間に埋込みスペーサ（３９、６９）が形成され
る。それらの垂直な側壁面（２２、４４）間の距離λＳ
は最小構造サイズλ未満である。したがって、埋込みス
ペーサ（３９、６９）も同様に最小構造サイズλ未満の
距離λＳに等しい厚みを有するので、同じくサブリソグ
ラフィサイズである。 【００３７】図９では、最小構造サイズλ内の構造の密
度は２．０より大きく、２つのサブリソグラフィスペー
サ３３と、埋込みスペーサ３９とが存在する。 【００３８】図１１では、最小構造サイズλ内の構造の
密度は４．０より大きく、２つのサブリソグラフィスペ
ーサ３３と、２つのサブリソグラフィスペーサ５３と、
埋込みスペーサ６９とが存在する。 【００３９】図９では、周期２λ内の構造の密度は３．
０より大きく、２つのサブリソグラフィスペーサ３３
と、埋込みスペーサ３９と、構造１０とが存在する。 【００４０】図１１では、周期２λ内の構造の密度は
５．０より大きく、２つのサブリソグラフィスペーサ３
３と、２つのサブリソグラフィスペーサ５３と、埋込み
スペーサ６９と、構造１０とが存在する。 【００４１】図１２（ａ）に示されるように、本発明の
別の実施形態では、基板７１の面８２上に構造層８０が
堆積される。上記のようにフォトレジストおよびフォト
リソグラフィプロセスを用いて、フォトレジストの層が
構造層８０上に堆積され、ある画像で露光され、その画
像がエッチングによって溶解されて、構造層８０上にパ
ターン９１を形成することができる。 【００４２】図１２（ｂ）では、構造層８０がエッチン
グされて、水平な面（８２、８４）と、垂直な側壁面８
６とを含む構造（８１、８５）が規定される。その構造
（８１、８５）は、構造層８０をパターニングするため
に用いられるリソグラフィシステムの最小分解能以上の
最小構造サイズλを有する。 【００４３】図１３では、スペーサ材料８７が、水平な
面（８２、８４）、構造（８１、８５）の垂直な側壁面
８６上に堆積される。その堆積は、スペーサ材料８７が
最小構造サイズλ未満のある所定の厚み（ｔＨ、ｔＶ）
を有するまで続けられる。 【００４４】図１４では、スペーサ材料８７が異方性エ
ッチングされ、水平な面（８２、８４）からスペーサ材
料８７が選択的に除去されるが、垂直な側壁面８６上に
はスペーサ材料８７が残され、垂直な側壁面８６と接触
する複数のサブリソグラフィスペーサ８３が規定され
る。それにより、最小構造サイズλ内の構造の密度が高
められる。その厚みｔＶが最小構造サイズλ未満（すな
わち、ｔＶ＜λ）であるので、サブリソグラフィスペー
サ８３はサブリソグラフィサイズである。 【００４５】異方性エッチング後に、最小構造サイズλ
内の構造の密度は３であり、すなわち、２つのサブリソ
グラフィスペーサ８３と、１つの構造８５とが存在す
る。したがって、最小構造サイズλ内の構造の密度は
２．０より大きい。同様に、２λの周期内の構造の密度
は４であり、すなわち２つのサブリソグラフィスペーサ
８３と、１つの構造８５と、１つの構造８１とが存在す
る。結果として、２λの周期内の構造の密度は３．０よ
り大きい。 【００４６】サブリソグラフィスペーサ８３は垂直な側
壁面９４を有する。構造８５内の垂直な側壁面９４間の
距離λＳは、最小構造サイズλ未満である（λＳ＜
λ）。さらに、構造８５内の垂直な側壁面９４間の距離
λＰは、最小構造サイズλ未満である（λＰ＜λ）。結
果として、先に記載されたように、選択的に、距離λＳ
を埋込みスペーサ（図示せず）でさらに埋めることがで
き、その埋込みスペーサも同じく最小構造サイズλ未満
のサブリソグラフィサイズを有するであろう。 【００４７】図６および図７を参照して先に記載された
ように、選択的に、堆積および異方性エッチングステッ
プを繰り返すことにより、最小構造サイズλ内の構造の
密度をさらに高めることができる。たとえば、スペーサ
材料の別の層（図示せず）が、水平な面（８２、８４）
と、以前に形成されたサブリソグラフィスペーサ８３の
垂直な側壁面９４上とに堆積される。その堆積は、スペ
ーサ材料が最小構造サイズλ未満のある所定の厚み（ｔ
Ｈ、ｔＶ）を有するまで続けられる。 【００４８】図１５では、異方性エッチングステップ後
に、以前に形成されたサブリソグラフィスペーサ８３の
垂直な側壁面９４上に、複数のサブリソグラフィスペー
サ９３が規定される。サブリソグラフィスペーサ９３
は、その厚みｔＶが最小構造サイズλ未満（ｔＶ＜λ）
であるのでサブリソグラフィサイズである。 【００４９】さらに、最小構造サイズλ内の構造の密度
は５であり、すなわち４つのサブリソグラフィスペーサ
（８３、９３）と、１つの構造９２とが存在する（９２
がスペーサ９３間の空間である図１５を参照された
い）。それゆえ、最小構造サイズλ内の構造の密度は
４．０より大きい。同様に、２λの周期内の構造の密度
は６であり、すなわち４つのサブリソグラフィスペーサ
（８３、９３）と、１つの構造９２と、１つの構造８１
とが存在する。結果として、２λの周期内の構造の密度
は５．０より大きい。 【００５０】上記のように、埋込み材料（図示せず）が
堆積および平坦化され、構造９２を満たす埋込みスペー
サ（図示せず）が形成される場合がある。埋込みスペー
サは、上記のように、最小構造サイズλ内、および２λ
の周期内の構造の密度を高める。 【００５１】埋込みスペーサ（３９、６９）およびサブ
リソグラフィスペーサ（３３、５３、８３、９３）のた
めの材料は、限定はしないが、金属、導電性金属、半導
体材料、シリコン（Ｓｉ）、誘電体材料および光学材料
を含む。そのシリコンにはポリシリコン（α‐Ｓｉ）を
用いることができる。その金属には、限定はしないが、
アルミニウム（Ａｌ）、タングステン（Ｗ）、タンタル
（Ｔａ）および銅（Ｃｕ）を含む材料を用いることがで
きる。 【００５２】基板（１１、７１）および構造層８０のた
めの材料は、限定はしないが、金属、導電性金属、半導
体材料、シリコン（Ｓｉ）、誘電体材料、ガラスおよび
光学材料を含む。そのシリコンには単結晶シリコン（Ｓ
ｉ）あるいはポリシリコン（α‐Ｓｉ）を用いることが
できる。その金属には、限定はしないが、アルミニウム
（Ａｌ）、タングステン（Ｗ）、タンタル（Ｔａ）およ
び銅（Ｃｕ）を含む材料を用いることができる。 【００５３】本発明の高密度のサブリソグラフィによる
構造のための１つの用途は、ナノインプリントスタンプ
を含み、その用途では、サブリソグラフィスペーサを含
む、構造のうちの１つあるいは複数の構造が選択的にエ
ッチングされ、その水平な面に沿って材料が除去され、
構造およびサブリソグラフィスペーサの中で高さに変動
が生じるようになる。それらの高さの変動は、ナノイン
プリントスタンプをインプリント層に押圧することによ
り、インプリント層を支持する基板に転写されることが
できる。 【００５４】本発明の高密度のサブリソグラフィによる
構造のための別の用途は光学部品である。たとえば、そ
の光学部品には回折格子、偏光フィルタあるいはＮＤ
（ｎｅｕｔｒａｌ ｄｅｎｓｉｔｙ）フィルタを含むこ
とができる。基板（１１、７１）、スペーサ、埋込みス
ペーサおよび構造層８０には、十分に高いバンドギャッ
プを有し、透明な光学材料を用いることができる。 【００５５】たとえば、基板は、限定はしないが、光学
的に透明なガラスを含む材料から形成されることがで
き、スペーサあるいは埋込みスペーサは、限定はしない
が、マグネシウム酸化物（ＭｇＯ）、シリコン酸化物
（ＳｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、カルシ
ウムフッ化物（ＣａＦ２）およびマグネシウムフッ化物
（ＭｇＦ２）を含む材料から形成することができる。 【００５６】スペーサおよび埋込みスペーサのための材
料の堆積は、限定はしないが、化学気相成長（ＣＶ
Ｄ）、プラズマ助長の化学気相成長（ＰＥＣＶＤ）、ス
パッタリング、めっきおよび原子層堆積（ＡＬＤ）を含
むプロセスを用いて達成することができる。 【００５７】異方性エッチングステップは、限定はしな
いが、反応性イオンエッチング、イオンエッチング、化
学エッチングおよびプラズマエッチングを含む手法を用
いて達成することができる。 【００５８】本発明のいくつかの実施形態を開示および
例示してきたが、本発明は、説明および例示した特定の
形態あるいは部品の構成に限定されない。本発明は特許
請求の範囲によってのみ限定される。この発明は例とし
て、次の実施形態を含む。 【００５９】（１）高密度なサブリソグラフィ構造をつ
くる方法であって、基板（１１）上にマスク層（１７）
を堆積することと、前記マスク層（１７）をパターニン
グし、パターニングに用いられるリソグラフィシステム
の最小分解能以上である最小構造サイズ（λ）を有する
画像（１８、１９）を該マスク層の上に定義すること
と、前記基板（１１）をエッチングして前記画像（１
８、１９）を前記基板（１１）に転写し、最小構造サイ
ズ（λ）であり、水平な面（１４）および垂直な側壁面
（１６）をもつ構造を（１０、２０）該基板上に定義す
ることと、前記水平な面および前記垂直な側壁面（１
４、１６）上にスペーサ材料（３１）を堆積し、前記ス
ペーサ材料（３１）が前記最小の構造サイズ（λ）未満
の所定の厚み（ｔＨ、ｔＶ）になるまで堆積を行なうこ
とと、前記スペーサ材料（３１）を異方性エッチング
し、前記水平な面（１４）から前記スペーサ材料（３
１）を選択的に除去することで、前記スペーサ材料（３
１）が前記垂直な側壁面（１６）上に残り、前記水平な
面（１４）上に複数のサブリソグラフィスペーサ（３
３）を定義することにより、前記最小の構造サイズ
（λ）内の構造の密度を高め、前記サブリソグラフィス
ペーサ（３３）を前記最小の構造サイズ（λ）未満の厚
み（ｔＶ）にすることと、選択的に、前記堆積すること
と前記異方性エッチングすることとを繰り返し、以前に
定義された前記サブリソグラフィスペーサ（３３）上
に、前記最小の構造サイズ（λ）未満の厚み（ｔＨ、ｔ
Ｖ）を有するサブリソグラフィスペーサ（５３）をさら
に定義することによって、前記最小の構造サイズ（λ）
内の前記構造の密度をさらに高めることとを含む方法。 【００６０】（２）前記サブリソグラフィスペーサ（３
３、５３）は、金属、導電性金属、半導体材料、シリコ
ンおよび誘電体材料からなるグループから選択される材
料から形成される（１）に記載の方法。 【００６１】（３）前記基板（１１）は、金属、導電性
金属、半導体材料、シリコン、誘電体材料およびガラス
からなるグループから選択される材料から形成される
（１）に記載の方法。 【００６２】（４）前記最小の構造サイズ（λ）内の前
記構造の密度は２．０より大きい（１）に記載の方法。 【００６３】（５）前記最小の構造サイズ（λ）の２倍
の周期内の前記構造の密度は３．０より大きい（１）に
記載の方法。 【００６４】（６）前記異方性エッチングステップを完
了した後に、前記構造（１２、１４）、前記サブリソグ
ラフィスペーサ（３３、５３）を完全に覆い、前記基板
（１１）上の全ての凹部領域を埋める埋込み材料（３
７、６７）を堆積することと、前記基板（１１）を平坦
化することであって、それによって、概ね平坦な面
（ｐ）を形成し、かつ埋込みスペーサ（３９、６９）を
定義する、平坦化することとをさらに含む（１）に記載
の方法。 【００６５】（７）前記平坦化ステップは、化学機械平
坦化を含む（６）に記載の方法。 【００６６】（８）前記埋込みスペーサ（３９、６９）
は、金属、導電性金属、半導体材料、シリコンおよび誘
電体材料からなるグループから選択される材料から形成
される（６）に記載の方法。 【００６７】（９）前記最小構造サイズ（λ）内の前記
構造の密度は３．０より大きい（６）に記載の方法。 【００６８】（１０）前記最小構造サイズ（λ）の２倍
の周期内の前記構造の密度は４．０より大きい（６）に
記載の方法。 【００６９】（１１）前記埋込みスペーサ（３９、６
９）は前記最小構造サイズ（λ）未満の厚み（λＳ）を
有する（６）に記載の方法。 【００７０】（１２）高密度なサブリソグラフィ構造を
形成する方法であって、基板（７１）の面（８２）上に
構造層（８０）を堆積することと、前記構造層（８０）
をパターニングし、その後エッチングすることであっ
て、それによって、水平な面（８２、８４）と、垂直な
側壁面（８６）と、前記パターニングのために用いられ
るリソグラフィシステムの最小分解能以上である最小構
造サイズ（λ）とを含む構造（８１、８３）を定義し、
前記水平な面（８２、８４）および前記垂直な側壁面
（８６）上にスペーサ材料（８７）を堆積し、前記スペ
ーサ材料（８７）が前記最小構造サイズ（λ）未満の所
定の厚み（ｔＨ、ｔＶ）になるまで堆積し続けること
と、前記スペーサ材料（８７）を異方性エッチングし、
前記水平な面（８２、８４）から前記スペーサ材料（８
７）を選択的に除去することで、前記スペーサ材料（８
７）が前記垂直な側壁面（８６）上に残り、前記水平な
面（８２、８４）上に複数のサブリソグラフィスペーサ
（８３）を定義することにより、前記最小構造サイズ
（λ）内の構造の密度を高め、前記サブリソグラフィス
ペーサ（８３）を前記最小構造サイズ（λ）未満の厚み
（ｔＶ）にすることと、選択的に、前記堆積することと
前記異方性エッチングすることとを繰り返し、以前に定
義された前記サブリソグラフィスペーサ（８３）上に、
前記最小構造サイズ（λ）未満の厚み（ｔＨ、ｔＶ）を
有するサブリソグラフィスペーサ（９３）をさらに定義
することによって、前記最小構造サイズ（λ）内の前記
構造の密度をさらに高めることと、を含む方法。 【００７１】（１３）前記サブリソグラフィスペーサ
（８３、９３）は、金属、導電性金属、半導体材料、シ
リコンおよび誘電体材料からなるグループから選択され
る材料から形成される（１２）に記載の方法。 【００７２】（１４）前記基板（７１）は、金属、導電
性金属、半導体材料、シリコン、誘電体材料およびガラ
スからなるグループから選択される材料から形成される
（１２）に記載の方法。 【００７３】（１５）前記最小構造サイズ（λ）内の前
記構造の密度は２．０より大きい（１２）に記載の方
法。 【００７４】（１６）前記最小構造サイズ（λ）の２倍
の周期内の前記構造の密度は３．０より大きい（１２）
に記載の方法。 【００７５】（１７）前記構造層（８０）は、金属、導
電性金属、半導体材料、シリコン、誘電体材料およびガ
ラスからなるグループから選択される材料を有する（１
２）に記載の方法。 【００７６】（１８）前記異方性エッチングステップを
完了した後に、前記構造（９２）、前記サブリソグラフ
ィスペーサ（８３、９３）および前記基板（７１）上の
全ての凹部領域を完全に覆う埋込み材料（３７、６７）
を堆積することと、前記埋込み材料（３７、６７）、前
記構造（９２）および前記サブリソグラフィスペーサ
（８３、９３）を平坦化することにより、実質的に平坦
な面（ｐ）を形成し埋込みスペーサ（３９、６９）を定
義することと、をさらに含む（１２）に記載の方法。 【００７７】（１９）前記平坦化することは、化学機械
平坦化を含む（１８）に記載の方法。 【００７８】（２０）前記埋込みスペーサ（３９、６
９）は、金属、導電性金属、半導体材料、シリコンおよ
び誘電体材料からなるグループから選択される材料から
つくられる（１８）に記載の方法。
【図面の簡単な説明】
【図１】ａおよびｂよりなり、ａはリソグラフィシステ
ムの最小分解能の２倍の周期で、その上に線構造を有す
る従来の基板の断面図であり、ｂは従来の横方向に制御
されたエッチングプロセスを用いて線幅を細くした後の
ａの断面図。 【図２】ａおよびｂよりなり、ａはリソグラフィシステ
ムの最小分解能の２倍の周期の構造を含む格子をその上
に有する従来の基板の断面図であり、ｂは従来の横方向
に制御されたエッチングプロセスを用いて構造幅を細く
した後のａの断面図。 【図３】ａないしｄよりなり、ａは本発明によるマスク
層のフォトリソグラフィパターニングの断面図であり、
ｂは本発明によるエッチングプロセス後のａのマスク層
の断面図であり、ｃおよびｄはそれぞれ、本発明による
エッチングプロセス後にある最小構造サイズを有する構
造を含む基板の断面図。 【図４】本発明による、堆積されたスペーサ材料の断面
図。 【図５】本発明による、異方性エッチングプロセスによ
って形成されるサブリソグラフィスペーサの断面図。 【図６】本発明による、図５のサブリソグラフィスペー
サ上に堆積された別のスペーサ材料の断面図。 【図７】本発明による、異方性エッチングプロセスによ
って形成されるさらに別のサブリソグラフィスペーサの
断面図。 【図８】本発明による堆積プロセス後の埋込み材料の断
面図。 【図９】本発明による平坦化プロセスによって形成され
る埋込みスペーサの断面図。 【図１０】本発明による堆積プロセス後の埋込み材料の
断面図。 【図１１】本発明による平坦化プロセスによって形成さ
れる埋込みスペーサの断面図。 【図１２】ａおよびｂよりなり、それぞれ本発明による
基板によって支持される構造の形成を示す断面図。 【図１３】本発明による堆積されたスペーサ材料の断面
図。 【図１４】本発明による異方性エッチングプロセスによ
って形成されるサブリソグラフィスペーサの断面図。 【図１５】本発明による異方性エッチングプロセスによ
って形成されるさらに別のサブリソグラフィスペーサの
断面図。 【符号の説明】 １１ 基板 １７ マスク層 ３１ スペーサ材料 ３３，５３ サブリソグラフィスペーサ
ムの最小分解能の２倍の周期で、その上に線構造を有す
る従来の基板の断面図であり、ｂは従来の横方向に制御
されたエッチングプロセスを用いて線幅を細くした後の
ａの断面図。 【図２】ａおよびｂよりなり、ａはリソグラフィシステ
ムの最小分解能の２倍の周期の構造を含む格子をその上
に有する従来の基板の断面図であり、ｂは従来の横方向
に制御されたエッチングプロセスを用いて構造幅を細く
した後のａの断面図。 【図３】ａないしｄよりなり、ａは本発明によるマスク
層のフォトリソグラフィパターニングの断面図であり、
ｂは本発明によるエッチングプロセス後のａのマスク層
の断面図であり、ｃおよびｄはそれぞれ、本発明による
エッチングプロセス後にある最小構造サイズを有する構
造を含む基板の断面図。 【図４】本発明による、堆積されたスペーサ材料の断面
図。 【図５】本発明による、異方性エッチングプロセスによ
って形成されるサブリソグラフィスペーサの断面図。 【図６】本発明による、図５のサブリソグラフィスペー
サ上に堆積された別のスペーサ材料の断面図。 【図７】本発明による、異方性エッチングプロセスによ
って形成されるさらに別のサブリソグラフィスペーサの
断面図。 【図８】本発明による堆積プロセス後の埋込み材料の断
面図。 【図９】本発明による平坦化プロセスによって形成され
る埋込みスペーサの断面図。 【図１０】本発明による堆積プロセス後の埋込み材料の
断面図。 【図１１】本発明による平坦化プロセスによって形成さ
れる埋込みスペーサの断面図。 【図１２】ａおよびｂよりなり、それぞれ本発明による
基板によって支持される構造の形成を示す断面図。 【図１３】本発明による堆積されたスペーサ材料の断面
図。 【図１４】本発明による異方性エッチングプロセスによ
って形成されるサブリソグラフィスペーサの断面図。 【図１５】本発明による異方性エッチングプロセスによ
って形成されるさらに別のサブリソグラフィスペーサの
断面図。 【符号の説明】 １１ 基板 １７ マスク層 ３１ スペーサ材料 ３３，５３ サブリソグラフィスペーサ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F004 DB02 DB03 DB08 DB09 DB10
EA12 EB03 FA08
5F046 AA25 BA10 LA18
Claims (1)
- 【特許請求の範囲】 【請求項１】高密度なサブリソグラフィ構造をつくる方
法であって、 基板上にマスク層を堆積することと、 前記マスク層をパターニングし、パターニングに用いら
れるリソグラフィシステムの最小分解能以上である最小
構造サイズ（λ）を有する画像を該マスク層の上に定義
することと、 前記基板をエッチングして前記画像を前記基板に転写
し、最小構造サイズ（λ）であり、水平な面および垂直
な側壁面をもつ構造を該基板上に定義することと、 前記水平な面および前記垂直な側壁面上にスペーサ材料
を堆積し、前記スペーサ材料が前記最小構造サイズ
（λ）未満の所定の厚み（ｔＨ、ｔＶ）になるまで堆積
を行なうことと、 前記スペーサ材料を異方性エッチングし、前記水平な面
から前記スペーサ材料を選択的に除去することで、前記
スペーサ材料が前記垂直な側壁面上に残り、前記水平な
面上に複数のサブリソグラフィスペーサを定義すること
により、前記最小構造サイズ（λ）内の構造の密度を高
め、前記サブリソグラフィスペーサを前記最小構造サイ
ズ（λ）未満の厚み（ｔＶ）にすることと、 選択的に、前記堆積することと前記異方性エッチングす
ることとを繰り返し、以前に定義された前記サブリソグ
ラフィスペーサ上に、前記最小構造サイズ（λ）未満の
厚み（ｔＨ、ｔＶ）を有するサブリソグラフィスペーサ
をさらに定義することによって、前記最小構造サイズ
（λ）内の前記構造の密度をさらに高めることとを含む
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/135,900 US6713396B2 (en) | 2002-04-29 | 2002-04-29 | Method of fabricating high density sub-lithographic features on a substrate |
| US10/135,900 | 2002-04-29 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003324066A true JP2003324066A (ja) | 2003-11-14 |
| JP2003324066A5 JP2003324066A5 (ja) | 2005-06-23 |
| JP4368605B2 JP4368605B2 (ja) | 2009-11-18 |
Family
ID=29215659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003084870A Expired - Fee Related JP4368605B2 (ja) | 2002-04-29 | 2003-03-26 | 高密度なサブリソグラフィ構造をつくる方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6713396B2 (ja) |
| EP (1) | EP1359613A3 (ja) |
| JP (1) | JP4368605B2 (ja) |
| KR (1) | KR100954349B1 (ja) |
| CN (1) | CN1455440A (ja) |
| TW (1) | TW200305784A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008230232A (ja) * | 2007-02-20 | 2008-10-02 | Canon Inc | モールド、モールドの製造方法、インプリント装置及びインプリント方法、インプリント方法を用いた構造体の製造方法 |
| JP2009536787A (ja) * | 2006-05-10 | 2009-10-15 | ラム リサーチ コーポレーション | ピッチの低減 |
| JP2010501085A (ja) * | 2006-08-15 | 2010-01-14 | エーピーアイ ナノファブリケーション アンド リサーチ コーポレーション | 偏光子薄膜及びこの製作方法 |
| JP2010219523A (ja) * | 2009-03-03 | 2010-09-30 | Commissariat A L'energie Atomique & Aux Energies Alternatives | ナノインプリンティングによってリソグラフィのためのモールドを製造する方法 |
| JP2010228448A (ja) * | 2009-03-03 | 2010-10-14 | Commissariat A L'energie Atomique & Aux Energies Alternatives | ナノインプリンティングによってリソグラフィのためのモールドを製造する方法 |
| JP2011002859A (ja) * | 2010-10-04 | 2011-01-06 | Hoya Corp | 位相シフトマスクの製造方法及びテンプレートの製造方法 |
| JP2011514655A (ja) * | 2008-01-16 | 2011-05-06 | ケイデンス デザイン システムズ インコーポレイテッド | リソグラフィ作業のためのスペーサ二重パターン形成 |
| WO2014061652A1 (ja) * | 2012-10-17 | 2014-04-24 | 大日本印刷株式会社 | パターン構造体の形成方法 |
| JP2014209509A (ja) * | 2013-04-16 | 2014-11-06 | 大日本印刷株式会社 | インプリントモールドの製造方法 |
| JP2017191938A (ja) * | 2016-04-12 | 2017-10-19 | 東京エレクトロン株式会社 | 自己整列スペーサ形成 |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| US6916511B2 (en) * | 2002-10-24 | 2005-07-12 | Hewlett-Packard Development Company, L.P. | Method of hardening a nano-imprinting stamp |
| US6909151B2 (en) * | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| JP4892684B2 (ja) * | 2004-01-12 | 2012-03-07 | ザ・リージェンツ・オブ・ザ・ユニバーシティ・オブ・カリフォルニア | ナノスケール電気リソグラフィー法 |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| US7579280B2 (en) * | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| DE102004032677B4 (de) * | 2004-07-02 | 2008-07-10 | Qimonda Ag | Verfahren zum Herstellen einer Maske auf einem Substrat |
| US20060019497A1 (en) * | 2004-07-22 | 2006-01-26 | Zhizhang Chen | Reduced feature-size memory devices and methods for fabricating the same |
| US7348284B2 (en) * | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7422946B2 (en) * | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7361958B2 (en) | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US8195693B2 (en) | 2004-12-16 | 2012-06-05 | International Business Machines Corporation | Automatic composition of services through semantic attribute matching |
| US7345370B2 (en) | 2005-01-12 | 2008-03-18 | International Business Machines Corporation | Wiring patterns formed by selective metal plating |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US7491647B2 (en) * | 2005-03-08 | 2009-02-17 | Lam Research Corporation | Etch with striation control |
| US20060202266A1 (en) * | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
| US20060253476A1 (en) * | 2005-05-09 | 2006-11-09 | Roth Mary A | Technique for relationship discovery in schemas using semantic name indexing |
| US20060273066A1 (en) * | 2005-06-01 | 2006-12-07 | Hitachi Global Storage Technologies | Method for manufacturing a magnetic sensor having an ultra-narrow track width |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7402875B2 (en) * | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US20070090416A1 (en) * | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US20070090408A1 (en) * | 2005-09-29 | 2007-04-26 | Amlan Majumdar | Narrow-body multiple-gate FET with dominant body transistor for high performance |
| US7346887B2 (en) * | 2005-11-09 | 2008-03-18 | International Business Machines Corporation | Method for fabricating integrated circuit features |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US7396711B2 (en) * | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
| US7449373B2 (en) * | 2006-03-31 | 2008-11-11 | Intel Corporation | Method of ion implanting for tri-gate devices |
| US7544594B2 (en) * | 2006-06-28 | 2009-06-09 | Intel Corporation | Method of forming a transistor having gate protection and transistor formed according to the method |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US20080157225A1 (en) * | 2006-12-29 | 2008-07-03 | Suman Datta | SRAM and logic transistors with variable height multi-gate transistor architecture |
| US7709390B2 (en) * | 2007-05-31 | 2010-05-04 | Micron Technology, Inc. | Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features |
| US7737049B2 (en) * | 2007-07-31 | 2010-06-15 | Qimonda Ag | Method for forming a structure on a substrate and device |
| US20090231702A1 (en) * | 2008-03-17 | 2009-09-17 | Qihong Wu | Optical films and methods of making the same |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| NZ593291A (en) * | 2008-11-11 | 2012-10-26 | Univ Florida | Method of patterning a curved surface with nanoscale features to prevent biological growth |
| CN103193191A (zh) * | 2012-01-06 | 2013-07-10 | 昆山光微电子有限公司 | 高响应灵敏度悬臂梁结构及其制作方法 |
| US8836128B1 (en) * | 2013-03-15 | 2014-09-16 | Microchip Technology Incorporated | Forming fence conductors in an integrated circuit |
| US9354374B2 (en) * | 2013-10-24 | 2016-05-31 | Moxtek, Inc. | Polarizer with wire pair over rib |
| EP3203499B1 (en) * | 2016-01-28 | 2018-10-17 | IMEC vzw | A method of patterning a target material layer |
| CN108550522B (zh) * | 2018-04-27 | 2020-09-04 | 上海集成电路研发中心有限公司 | 一种多次图形化的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328810A (en) | 1990-05-07 | 1994-07-12 | Micron Technology, Inc. | Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process |
| JPH05289308A (ja) * | 1992-04-14 | 1993-11-05 | Fujitsu Ltd | フォトマスクの製造方法 |
| US5665622A (en) * | 1995-03-15 | 1997-09-09 | International Business Machines Corporation | Folded trench and rie/deposition process for high-value capacitors |
| US5918134A (en) * | 1996-06-19 | 1999-06-29 | Advanced Micro Devices, Inc. | Method of reducing transistor channel length with oxidation inhibiting spacers |
| US6225175B1 (en) * | 1997-06-20 | 2001-05-01 | Texas Instruments Incorporated | Process for defining ultra-thin geometries |
| US6475916B1 (en) * | 2000-01-18 | 2002-11-05 | Chartered Semiconductor Manufacturing Ltd. | Method of patterning gate electrode with ultra-thin gate dielectric |
| US6335257B1 (en) * | 2000-09-29 | 2002-01-01 | Vanguard International Semiconductor Corporation | Method of making pillar-type structure on semiconductor substrate |
-
2002
- 2002-04-29 US US10/135,900 patent/US6713396B2/en not_active Expired - Lifetime
-
2003
- 2003-01-17 TW TW092101014A patent/TW200305784A/zh unknown
- 2003-03-26 JP JP2003084870A patent/JP4368605B2/ja not_active Expired - Fee Related
- 2003-04-28 KR KR1020030026662A patent/KR100954349B1/ko active IP Right Grant
- 2003-04-28 EP EP03252668A patent/EP1359613A3/en not_active Ceased
- 2003-04-29 CN CN03128436A patent/CN1455440A/zh active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009536787A (ja) * | 2006-05-10 | 2009-10-15 | ラム リサーチ コーポレーション | ピッチの低減 |
| JP2010501085A (ja) * | 2006-08-15 | 2010-01-14 | エーピーアイ ナノファブリケーション アンド リサーチ コーポレーション | 偏光子薄膜及びこの製作方法 |
| JP2014219697A (ja) * | 2006-08-15 | 2014-11-20 | ポラリゼーション ソリューションズ エルエルシー | 直線偏光子、システムと方法、及び製作方法 |
| JP2008230232A (ja) * | 2007-02-20 | 2008-10-02 | Canon Inc | モールド、モールドの製造方法、インプリント装置及びインプリント方法、インプリント方法を用いた構造体の製造方法 |
| JP2011514655A (ja) * | 2008-01-16 | 2011-05-06 | ケイデンス デザイン システムズ インコーポレイテッド | リソグラフィ作業のためのスペーサ二重パターン形成 |
| JP2010219523A (ja) * | 2009-03-03 | 2010-09-30 | Commissariat A L'energie Atomique & Aux Energies Alternatives | ナノインプリンティングによってリソグラフィのためのモールドを製造する方法 |
| US8778195B2 (en) | 2009-03-03 | 2014-07-15 | Commissariat A L' Energie Atomique | Method to fabricate a mould for lithography by nano-imprinting |
| JP2010228448A (ja) * | 2009-03-03 | 2010-10-14 | Commissariat A L'energie Atomique & Aux Energies Alternatives | ナノインプリンティングによってリソグラフィのためのモールドを製造する方法 |
| JP2011002859A (ja) * | 2010-10-04 | 2011-01-06 | Hoya Corp | 位相シフトマスクの製造方法及びテンプレートの製造方法 |
| WO2014061652A1 (ja) * | 2012-10-17 | 2014-04-24 | 大日本印刷株式会社 | パターン構造体の形成方法 |
| JP5618033B2 (ja) * | 2012-10-17 | 2014-11-05 | 大日本印刷株式会社 | パターン構造体の形成方法 |
| JP2014209509A (ja) * | 2013-04-16 | 2014-11-06 | 大日本印刷株式会社 | インプリントモールドの製造方法 |
| JP2017191938A (ja) * | 2016-04-12 | 2017-10-19 | 東京エレクトロン株式会社 | 自己整列スペーサ形成 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030203636A1 (en) | 2003-10-30 |
| EP1359613A3 (en) | 2005-01-19 |
| US6713396B2 (en) | 2004-03-30 |
| KR100954349B1 (ko) | 2010-04-21 |
| KR20030085490A (ko) | 2003-11-05 |
| TW200305784A (en) | 2003-11-01 |
| EP1359613A2 (en) | 2003-11-05 |
| JP4368605B2 (ja) | 2009-11-18 |
| CN1455440A (zh) | 2003-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003324066A (ja) | 高密度なサブリソグラフィ構造をつくる方法 | |
| US6759180B2 (en) | Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography | |
| KR101564474B1 (ko) | 고밀도 패턴 형성 방법 | |
| US9831117B2 (en) | Self-aligned double spacer patterning process | |
| US5532089A (en) | Simplified fabrication methods for rim phase-shift masks | |
| US7312158B2 (en) | Method of forming pattern | |
| US6955961B1 (en) | Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution | |
| US20170092496A1 (en) | Methods of Forming Etch Masks for Sub-Resolution Substrate Patterning | |
| TWI493626B (zh) | 使蝕刻底蝕最小化並提供完全金屬剝落（ｌｉｆｔｏｆｆ）的方法 | |
| US20070148968A1 (en) | Method of forming self-aligned double pattern | |
| CN102446703A (zh) | 双重图形化方法 | |
| EP1359609B1 (en) | Method of fabricating a sub-lithographic sized via | |
| US20090170310A1 (en) | Method of forming a metal line of a semiconductor device | |
| EP0660184A2 (en) | Phase shift mask using liquid phase oxide deposition | |
| JP2999450B2 (ja) | 位相シフトマスクの製造方法 | |
| KR100798738B1 (ko) | 반도체 소자의 미세 패턴 제조 방법 | |
| JP4095588B2 (ja) | 集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法 | |
| US7939451B2 (en) | Method for fabricating a pattern | |
| KR100783279B1 (ko) | 반도체 소자의 제조 방법 | |
| US7674708B2 (en) | Method for forming fine patterns of a semiconductor device | |
| KR100550895B1 (ko) | 반도체 제조 공정에 있어서의 미세 패턴 형성 방법 | |
| WO2007030495A1 (en) | Methods for fabricating sub-resolution line space patterns | |
| KR20040031997A (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| KR20090039201A (ko) | 반도체 소자의 미세 패턴 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041005 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041005 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070706 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070809 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070904 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090626 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090804 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090826 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4368605 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |