JP2003318322A - Interposer substrate, its manufacturing method, semiconductor device and its manufacturing method - Google Patents
Interposer substrate, its manufacturing method, semiconductor device and its manufacturing methodInfo
- Publication number
- JP2003318322A JP2003318322A JP2002124415A JP2002124415A JP2003318322A JP 2003318322 A JP2003318322 A JP 2003318322A JP 2002124415 A JP2002124415 A JP 2002124415A JP 2002124415 A JP2002124415 A JP 2002124415A JP 2003318322 A JP2003318322 A JP 2003318322A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring board
- interposer substrate
- board
- wiring boards
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Combinations Of Printed Boards (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体ベアチップ
を実装するのに適したインターポーザ基板およびその製
造方法、ならびに半導体ベアチップが実装された半導体
装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interposer substrate suitable for mounting a semiconductor bare chip, a method for manufacturing the same, a semiconductor device having the semiconductor bare chip mounted thereon, and a method for manufacturing the same.
【0002】[0002]
【従来の技術】半導体ベアチップが実装された半導体装
置は、いわゆるLSIとして、サーバー装置、ルーター
装置、携帯電話等の基地局装置、および移動体通信端末
等、種々の装置に使用されている。これらの装置の小型
化、高機能化および軽量化を図るべく、半導体装置の多
ピン化および狭ピッチ化がすすめられている。それに伴
い、半導体パッケージとして、PGAまたはBGAの外
部端子を備えたパッケージ基板(即ち、インターポーザ
基板)に、半導体ベアチップをフリップ実装したCSP
(チップサイズパッケージ)やBGAパッケージが一般
化されつつある。2. Description of the Related Art A semiconductor device on which a semiconductor bare chip is mounted is used as a so-called LSI in various devices such as a server device, a router device, a base station device such as a mobile phone, and a mobile communication terminal. In order to reduce the size, increase the functionality, and reduce the weight of these devices, the number of pins and the pitch of semiconductor devices are increasing. Accordingly, as a semiconductor package, a CSP in which a semiconductor bare chip is flip-mounted on a package substrate (that is, an interposer substrate) having external terminals of PGA or BGA.
(Chip size package) and BGA package are becoming popular.
【0003】半導体装置の実装技術においては、部品と
部品との間の電気的接続が安定に維持されること、即
ち、実装信頼性を確保することが重要である。実装信頼
性の劣化は、例えば、熱等の作用によって一方の部品が
他方よりも大きく膨張する場面で発生する。そのような
膨張差が生じると、半導体装置に「反り」を発生させよ
うとする力が半導体ベアチップとインターポーザ基板の
間に生じて、実装部(即ち、2つの部品を電気的に接続
する接続部)に引張応力やせん断応力がかかる。一般的
なフリップチップ実装の場合、実装部ではバンプと呼ば
れる突起状電極を介して電気的接続がなされるが、前記
応力の大きさが、バンプ−ベアチップ間、あるいはバン
プ−インターポーザ基板間の接合強度やバンプ材料その
ものの材料強度以上である場合、実装部が破壊され接続
不良が発生する可能性が高くなるのである。かかる不都
合を回避するために、実装部に応力が集中するような条
件下においても、接続不良が生じないように、種々の実
装構造が採用されている。In semiconductor device mounting technology, it is important to maintain stable electrical connection between parts, that is, to secure mounting reliability. The deterioration of mounting reliability occurs, for example, when one component expands more than the other due to the action of heat or the like. When such a difference in expansion occurs, a force that tends to generate "warpage" in the semiconductor device is generated between the semiconductor bare chip and the interposer substrate, and the mounting portion (that is, the connecting portion that electrically connects the two components to each other) is generated. ) Is subjected to tensile stress and shear stress. In the case of general flip-chip mounting, electrical connection is made in the mounting portion via protruding electrodes called bumps, but the magnitude of the stress depends on the bonding strength between the bump and bare chip or between the bump and interposer substrate. If the strength of the bump material is higher than the material strength of the bump material itself, there is a high possibility that the mounting portion is broken and a connection failure occurs. In order to avoid such an inconvenience, various mounting structures have been adopted so that connection failure does not occur even under conditions where stress is concentrated on the mounting portion.
【0004】一般的なフリップチップ実装においては、
実装部に集中する応力を面方向に分散させるため、半導
体ベアチップとインターポーザ基板間の1次実装部にア
ンダーフィルを注入することによって実装信頼性の向上
を図っている。また、多ピンLSIの場合、LSI上の
入出力パッドピッチを狭めなければならないため、実装
部に使用するバンプ形状を小さくしなければならず、そ
の結果、実装部の応力吸収余裕が小さくなる傾向にあ
り、実装信頼性が低下することが知られている。そこ
で、LSI上の入出力パッドを格子状にエリア配置し
て、パッドピッチを大きく広げることが行われている。
それにより、1次実装部のバンプ形状を大きくすること
ができ、実装部での応力吸収が十分行われるようにして
いる。また、インターポーザ基板−マザーボード間の2
次実装部においては、パッケージ用基板を有機材料で構
成してマザーボードとの熱膨張率の差を小さくするこ
と、ならびに2次実装部にアンダーフィルを注入するこ
と等によって、2次実装部への応力集中の緩和を図って
いる。このように、従来の半導体パッケージにおいて
は、実装構造によって実装信頼性を確保していた。In general flip chip mounting,
In order to disperse the stress concentrated in the mounting portion in the surface direction, an underfill is injected into the primary mounting portion between the semiconductor bare chip and the interposer substrate to improve the mounting reliability. Further, in the case of a multi-pin LSI, the input / output pad pitch on the LSI must be narrowed, so that the bump shape used for the mounting portion must be reduced, and as a result, the stress absorption margin of the mounting portion tends to be small. It is known that the mounting reliability decreases. Therefore, the input / output pads on the LSI are arranged in a grid pattern so as to widen the pad pitch.
Thereby, the bump shape of the primary mounting portion can be increased, and the mounting portion can sufficiently absorb the stress. Also, 2 between the interposer board and the motherboard
In the secondary mounting portion, the packaging substrate is made of an organic material to reduce the difference in coefficient of thermal expansion from the motherboard, and by injecting an underfill into the secondary mounting portion, the secondary mounting portion The stress concentration is alleviated. As described above, in the conventional semiconductor package, the mounting reliability is ensured by the mounting structure.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、実装構
造によって、実装部における応力を緩和することには限
界がある。特に、LSIに関しては、今後、ネットワー
クコンピューティング装置の更なる高機能化(例えば処
理速度向上)および小型化を図るべく、多ピン化および
狭ピッチ化がさらにすすめられると考えられる。その場
合、上記の実装構造によって、半導体ベアチップから基
板(例えばマザーボード)にいたるまでの各実装部で応
力を十分に緩和して、高い実装信頼性を確保することは
困難であると予想される。本発明は、かかるLSIの動
向を考慮してなされたものであり、実装信頼性のより高
い半導体装置を提供することを課題とする。However, depending on the mounting structure, there is a limit to relieving the stress in the mounting portion. In particular, with regard to LSIs, it is considered that the number of pins and the pitch will be further narrowed in the future in order to further improve the functions (for example, improve the processing speed) and downsize the network computing devices. In that case, it is expected that it is difficult to sufficiently relieve the stress in each mounting portion from the semiconductor bare chip to the substrate (for example, a mother board) and to secure high mounting reliability by the above mounting structure. The present invention has been made in consideration of the trend of such an LSI, and an object of the present invention is to provide a semiconductor device having higher mounting reliability.
【0006】[0006]
【課題を解決するための手段】上記課題を解決するた
め、本発明は、上側表面に1または複数の半導体ベアチ
ップを実装するためのインターポーザ基板であって、2
以上の配線基板が、隣接する配線基板と配線基板との間
に応力緩和層が位置するように積層され、かつ、隣接す
る配線基板と配線基板との間が電気的に接続されて回路
を形成しており、各配線基板は両面基板または多層基板
であり、隣接する配線基板の組合せのうち、少なくとも
1つの組合せにおいて、配線基板は互いに異なる面積を
有し、かつ一方の配線基板が他方の配線基板からはみ出
ることなく、上側表面に近い側に配置されているインタ
ーポーザ基板を提供する。In order to solve the above problems, the present invention provides an interposer substrate for mounting one or a plurality of bare semiconductor chips on an upper surface thereof.
The above wiring boards are laminated so that the stress relaxation layer is located between the adjacent wiring boards, and the adjacent wiring boards are electrically connected to each other to form a circuit. Each wiring board is a double-sided board or a multi-layer board, and in at least one combination of adjacent wiring boards, the wiring boards have different areas and one wiring board has the other wiring. Provided is an interposer substrate arranged on a side closer to an upper surface without protruding from the substrate.
【0007】配線基板は、半導体装置の分野で常套的に
採用されている、広い2つの表面(主表面)を有するシ
ート状部材である。本明細書において、配線基板の「面
積」は、特に断りのない限り、配線基板の主表面の面積
をいう。また、他の部材に関して「面積」というとき
も、それがシート状部材である場合には、特に断りのな
い限り、主表面の面積をいうものとする。The wiring board is a sheet-like member having two broad surfaces (main surfaces), which is conventionally adopted in the field of semiconductor devices. In the present specification, the “area” of the wiring board refers to the area of the main surface of the wiring board unless otherwise specified. Further, when referring to “area” with respect to other members, when it is a sheet-like member, it means the area of the main surface unless otherwise specified.
【0008】上記において、「隣接する配線基板の組合
せ」とは、厚さ方向で隣接する2枚の配線基板の組合せ
である。「上側表面」とは半導体ベアチップが実装され
る表面をいい、半導体装置を基板(例えばマザーボー
ド)に実装したときに、基板から遠い側の表面をいう。
本明細書においては、上側表面に近づく方向を便宜的に
「上」とも呼ぶ。これに対し、上側表面から遠ざかる方
向を「下」と呼ぶ。In the above, the "combination of adjacent wiring boards" is a combination of two wiring boards that are adjacent in the thickness direction. The “upper surface” is a surface on which a semiconductor bare chip is mounted, and is a surface far from the substrate when the semiconductor device is mounted on the substrate (for example, a mother board).
In the present specification, the direction approaching the upper surface is also referred to as “up” for convenience. On the other hand, the direction away from the upper surface is called "down".
【0009】本発明のインターポーザ基板は、2以上の
配線基板から成ること、ならびに隣接する配線基板の組
合せのうち、少なくとも1つの組合せにおいて、配線基
板が互いに異なる面積を有し、かつ一方の配線基板が他
方の配線基板からはみ出ることなく、上方に配置されて
いることを特徴とする。この特徴により、半導体ベアチ
ップとインターポーザ基板の熱膨張率の差に起因して応
力が生じても、前記面積の異なる配線基板の組合せにお
いて、面積のより大きい配線基板がこの応力を緩和す
る。即ち、インターポーザ基板はそれ自体応力緩和構造
を有する。したがって、本発明のインターポーザ基板の
上側表面に半導体ベアチップを実装して作製した半導体
装置は、加熱による反りが発生しにくく、1次実装部お
よび2次実装部における実装信頼性が確保されたものと
なる。The interposer substrate of the present invention is composed of two or more wiring substrates, and in at least one combination of adjacent wiring substrates, the wiring substrates have different areas and one wiring substrate is used. Are arranged above without being protruded from the other wiring board. Due to this feature, even if stress occurs due to the difference in the coefficient of thermal expansion between the semiconductor bare chip and the interposer substrate, in a combination of the wiring boards having different areas, the wiring board having a larger area alleviates the stress. That is, the interposer substrate itself has a stress relaxation structure. Therefore, in the semiconductor device manufactured by mounting the semiconductor bare chip on the upper surface of the interposer substrate of the present invention, warpage due to heating is unlikely to occur, and the mounting reliability in the primary mounting portion and the secondary mounting portion is ensured. Become.
【0010】インターポーザ基板は、好ましくは、隣接
する配線基板の全ての組合せにおいて、配線基板が互い
に異なる面積を有し、かつ一方の配線基板が他方の配線
基板からはみ出ることなく、上側表面に近い側に配置さ
れている構造を有する。この構造によって、応力がより
緩和されることとなる。この構造を有するインターポー
ザ基板は、各配線基板が異なる面積を有し、その面積が
上に向かって順に小さくなるように積層されているもの
であるともいえる。The interposer substrate is preferably a side close to the upper surface without having one wiring substrate protruding from the other wiring substrate in all combinations of adjacent wiring substrates, the wiring substrates having different areas. Has a structure arranged in. With this structure, the stress is more relaxed. It can be said that the interposer substrate having this structure is a wiring substrate in which each wiring substrate has a different area, and the areas are laminated so that the area becomes smaller in order toward the top.
【0011】互いに異なる面積を有する隣接する配線基
板の組合せにおいて、配線基板は互いに異なる熱膨張率
を有するように選択することが好ましい。面積が異なる
2つの配線基板の組合せにおいて、配線基板の熱膨張率
が異なっている場合には、上述の応力緩和効果がより有
効に発揮される。好ましくは、面積のより小さい配線基
板が、より小さい熱膨張率を有する。In a combination of adjacent wiring boards having different areas, the wiring boards are preferably selected so as to have different coefficients of thermal expansion. In the combination of two wiring boards having different areas, when the wiring boards have different coefficients of thermal expansion, the above stress relaxation effect is more effectively exhibited. Preferably, the wiring board having a smaller area has a smaller coefficient of thermal expansion.
【0012】隣接する配線基板の組合せにおいて、配線
基板が互いに異なる熱膨張率を有する場合、熱が加えら
れたときに生じる寸法変化は配線基板ごとに異なり、こ
の寸法変化の相違は、配線基板同士を電気的に接続する
部分に応力が集中する原因となる。また、隣接する配線
基板の組合せにおいて、2つの配線基板が同じ熱膨張率
を有する場合でも、使用条件によっては各配線基板にお
いて異なる寸法変化が生じ、同様の応力集中が生じるこ
とがある。この応力集中を緩和するために、本発明のイ
ンターポーザ基板においては、配線基板と配線基板との
間に応力緩和層が設けられる。応力緩和層は、応力集中
を内部応力として吸収し、それにより配線基板間の電気
的な接続を良好に維持する。In a combination of adjacent wiring boards, when the wiring boards have different coefficients of thermal expansion, the dimensional change caused when heat is applied differs from wiring board to wiring board. This causes stress to concentrate on the part that electrically connects. Further, in a combination of adjacent wiring boards, even if the two wiring boards have the same coefficient of thermal expansion, different dimensional changes may occur in each wiring board depending on the use conditions, and similar stress concentration may occur. To alleviate this stress concentration, in the interposer substrate of the present invention, a stress relaxation layer is provided between the wiring boards. The stress relaxation layer absorbs the stress concentration as internal stress, thereby maintaining good electrical connection between the wiring boards.
【0013】インターポーザ基板において、好ましく
は、各配線基板は互いに異なる熱膨張率を有する。その
場合、インターポーザ基板において、配線基板は、その
熱膨張率が上側表面に近い側に向かって順に小さくなる
ように積層されていることが好ましい。換言すれば、本
発明のインターポーザ基板は、より大きい面積を有する
配線基板が、より大きい熱膨張率を有するように、各配
線基板を設計して構成することが好ましい。配線基板の
熱膨張率が上に向かって順に小さくなるように構成され
ると、熱により生じる応力がより段階的に緩和されて、
このインターポーザ基板を用いて作製される半導体装置
の実装信頼性がより向上する。In the interposer substrate, each wiring substrate preferably has a different coefficient of thermal expansion. In that case, in the interposer substrate, it is preferable that the wiring substrates are laminated so that the coefficient of thermal expansion thereof becomes smaller toward the side closer to the upper surface. In other words, in the interposer substrate of the present invention, it is preferable to design and configure each wiring board so that the wiring board having a larger area has a larger coefficient of thermal expansion. When the coefficient of thermal expansion of the wiring board is configured to gradually decrease toward the top, the stress caused by heat is gradually relaxed,
The mounting reliability of a semiconductor device manufactured using this interposer substrate is further improved.
【0014】本発明のインターポーザ基板においては、
インターポーザ基板を構成する配線基板のうち、最も大
きい熱膨張率を有する配線基板の熱膨張率は、半導体装
置を実装する基板(例えばマザーボード)の熱膨張率と
同じか或いはそれよりも小さいことが好ましい。さら
に、本発明のインターポーザ基板においては、インター
ポーザ基板を構成する配線基板のうち、最も小さい熱膨
張率を有する配線基板の熱膨張率が、半導体ベアチップ
の熱膨張率(一般にはシリコンの熱膨張率)の熱膨張率
と同じか或いはそれよりも大きいことが好ましい。即
ち、各配線基板は、その熱膨張率が、半導体ベアチップ
の熱膨張率以上、半導体装置が実装される基板(例えば
マザーボード)の熱膨張率以下の範囲内にあるように選
択することが好ましい。そうすることによって、マザー
ボードの熱膨張率と半導体ベアチップの熱膨張率との間
に大きな差があっても、段階的に応力が緩和されるた
め、このインターポーザ基板を用いて作製される半導体
装置の実装信頼性が向上する。In the interposer substrate of the present invention,
Among the wiring boards forming the interposer board, the wiring board having the largest coefficient of thermal expansion preferably has the same or smaller thermal expansion coefficient than the board (eg, motherboard) on which the semiconductor device is mounted. . Further, in the interposer substrate of the present invention, among the wiring substrates forming the interposer substrate, the coefficient of thermal expansion of the wiring substrate having the smallest coefficient of thermal expansion is the coefficient of thermal expansion of the semiconductor bare chip (generally the coefficient of thermal expansion of silicon). It is preferable that the coefficient of thermal expansion be equal to or larger than that. That is, each wiring board is preferably selected so that its coefficient of thermal expansion is within the range of not less than the coefficient of thermal expansion of the bare semiconductor chip and not more than that of the board (for example, motherboard) on which the semiconductor device is mounted. By doing so, even if there is a large difference between the coefficient of thermal expansion of the mother board and the coefficient of thermal expansion of the semiconductor bare chip, the stress is gradually relaxed, so that a semiconductor device manufactured using this interposer substrate Mounting reliability is improved.
【0015】ここで、配線基板、半導体装置を実装する
基板および半導体ベアチップの熱膨張率はいずれも、配
線等を形成した状態で測定されたものである。したがっ
て、同じ基材を使用して形成した配線基板であっても、
配線の材料および配線パターン等に応じて、熱膨張率が
異なることに留意されたい。Here, the coefficient of thermal expansion of the wiring board, the board on which the semiconductor device is mounted, and the semiconductor bare chip are all measured with the wiring and the like formed. Therefore, even if the wiring board is formed using the same base material,
Note that the coefficient of thermal expansion differs depending on the material of the wiring, the wiring pattern, and the like.
【0016】したがって、インターポーザ基板を構成す
る配線基板を上側から順に第1配線基板、第2配線基
板、・・・とし、その熱膨張率をβ1、β2、...、
βnとし、基板の熱膨張率をβm、半導体ベアチップの
熱膨張率をβcとしたときに、それらが、βc≦β1≦
β2≦・・・・≦βn≦βm(但し、βc<βmであ
る)の関係を満たすことが好ましい。より好ましくは、
βc≦β1<β2<・・・・<βn≦βmの関係を満た
す。Therefore, the wiring boards constituting the interposer substrate are sequentially arranged from the upper side to the first wiring board, the second wiring board, ..., And the thermal expansion coefficients thereof are β 1 , β 2 ,. . . ,
and beta n, the coefficient of thermal expansion of the substrate beta m, the thermal expansion coefficient of the semiconductor bare chip is taken as beta c, they are, β c ≦ β 1 ≦
It is preferable to satisfy the relationship of β 2 ≤ ... ≤β n ≤β m (where β c <β m ). More preferably,
The relationship of β c ≦ β 1 <β 2 <···· <β n ≦ β m is satisfied.
【0017】本発明のインターポーザ基板においては、
インターポーザ基板を構成する配線基板のうち、最も大
きい面積を有する配線基板の面積は、半導体装置を実装
する基板(例えば、マザーボード)の面積と同じか或い
はそれよりも小さいことが好ましい。したがって、イン
ターポーザ基板を構成する配線基板を上側から順に第1
配線基板、第2配線基板、・・・とし、その面積を
S1、S2、...、Snとし、基板の面積をSmとし
たときに、それらが、S1≦S2≦・・・・≦Sn≦S
m(但し、隣接する配線基板の組合せのうち、少なくと
も1つの組合せにおいてSk<Sk+1となる)の関係
を満たすことが好ましい。より好ましくは、S1<S2
<・・・・<Sn≦Smの関係を満たす。この関係を満
たすように、配線基板を積層すれば、加熱されたときに
各配線基板に生じる応力の差が段階的に緩和されて、こ
のインターポーザ基板を用いて作製される半導体装置に
おける反りの発生がより抑制される。In the interposer substrate of the present invention,
Of the wiring boards that form the interposer board, the area of the wiring board having the largest area is preferably the same as or smaller than the area of the board (for example, a mother board) on which the semiconductor device is mounted. Therefore, the wiring boards that form the interposer board are arranged in order from the top to the bottom.
The wiring board, the second wiring board, ..., And the area thereof is S 1 , S 2 ,. . . , S n and the area of the substrate is S m , they are S 1 ≦ S 2 ≦ ... ≦ S n ≦ S
It is preferable to satisfy the relationship of m (however, S k <S k + 1 is satisfied in at least one combination among the combinations of the adjacent wiring boards). More preferably, S 1 <S 2
<... · <S n ≤S m is satisfied. If wiring boards are laminated so as to satisfy this relationship, the difference in stress generated in each wiring board when heated is gradually reduced, and warpage occurs in a semiconductor device manufactured using this interposer substrate. Is more suppressed.
【0018】インターポーザ基板において、配線基板と
配線基板との間の電気的な接続は、応力緩和層に存在す
る、厚さ方向で貫通する貫通孔に配置した導電体によっ
て確保される。即ち、応力緩和層の貫通孔中の導電体
が、配線基板間の電気接続部となる。導電体は、例え
ば、金属塊、金属粉、金属粒、導電ペースト、または配
線基板の表面に形成されたバンプである。かかる形態の
導電体を用いれば、電気接続部に応力が加わった場合で
も、断線が生じにくい接続構造が得られる。In the interposer substrate, the electrical connection between the wiring substrates is ensured by the conductor provided in the through hole penetrating in the thickness direction in the stress relaxation layer. That is, the conductor in the through hole of the stress relaxation layer serves as an electrical connection portion between the wiring boards. The conductor is, for example, a metal lump, metal powder, metal particles, a conductive paste, or a bump formed on the surface of the wiring board. By using the conductor in such a form, it is possible to obtain a connection structure in which disconnection is unlikely to occur even when stress is applied to the electrical connection portion.
【0019】本発明のインターポーザ基板において、応
力緩和層は弾性体から成ることが好ましい。ここで、弾
性体とは、その上下に位置する配線基板よりも小さい引
張弾性率を有するものをいう。弾性体を応力緩和層とす
ることにより、インターポーザ基板における配線基板間
の電気接続部への応力集中がより緩和される。In the interposer substrate of the present invention, the stress relaxation layer is preferably made of an elastic material. Here, the elastic body has a tensile elastic modulus smaller than that of the wiring boards located above and below the elastic body. By using the elastic body as the stress relaxation layer, the stress concentration on the electrical connection portion between the wiring boards in the interposer substrate is further relaxed.
【0020】本発明は、上記本発明のインターポーザ基
板を製造する方法であって、配線基板として、少なくと
も1つの配線基板の面積が他の少なくとも1つの配線基
板の面積と異なる2以上の両面基板または多層基板を用
意し、隣接する2つの配線基板を、下記の1)〜5)の
工程:
1)一方の配線基板の一方の露出表面に、応力緩和層を
形成する工程、
2)応力緩和層に厚さ方向を貫通する貫通孔を形成する
工程、
3)貫通孔に導電体を配置する工程、
4)応力緩和層の表面に、他方の配線基板を配置する工
程、
5)応力緩和層とその両面に位置する配線基板とを接合
するとともに、導電体を介して2つの配線基板を電気的
に接続する工程
によって積層および一体化し、かつ隣接する配線基板の
組合せのうち、少なくとも1つの組合せにおいて、配線
基板は互いに異なる面積を有し、かつ一方の配線基板が
他方の配線基板からはみ出ないように積層するインター
ポーザ基板の製造方法を提供する。The present invention is a method of manufacturing the interposer substrate according to the present invention, wherein at least one wiring board has two or more double-sided boards whose area is different from the area of at least one other wiring board. Preparing a multi-layered substrate, two adjacent wiring boards, steps 1) to 5) below: 1) a step of forming a stress relaxation layer on one exposed surface of one wiring board, 2) a stress relaxation layer , A step of forming a through hole penetrating in the thickness direction, 3) a step of disposing a conductor in the through hole, 4) a step of disposing the other wiring substrate on the surface of the stress relaxation layer, 5) a stress relaxation layer At least one combination of the wiring boards positioned on both sides of the wiring board is joined and the two wiring boards are laminated and integrated by a process of electrically connecting the two wiring boards through a conductor, and at least one of the adjacent wiring boards is combined. In the wiring board have different areas from each other, and one wiring board to provide a manufacturing method of the interposer substrate to be laminated so as not to protrude from the other wiring substrate.
【0021】少なくとも1つの配線基板の面積が他の少
なくとも1つの配線基板の面積と異なるように、2以上
の配線基板を用意するのは、隣接する配線基板の組合せ
のうち、少なくとも1つの組合せにおいて、配線基板が
互いに異なる面積を有し、かつ一方の配線基板が他方の
配線基板からはみ出ないように積層するためである。ま
た、配線基板の露出表面とは、その上に応力緩和層がま
だ積層されていない表面をいう。It is necessary to prepare two or more wiring boards so that the area of at least one wiring board is different from the area of at least one other wiring board in at least one combination of adjacent wiring boards. This is because the wiring boards have different areas, and one wiring board is stacked so as not to protrude from the other wiring board. The exposed surface of the wiring board means a surface on which the stress relaxation layer is not yet laminated.
【0022】この製造方法によれば、2以上の配線基板
から成る応力緩和構造を有するインターポーザ基板を得
ることができる。当該インターポーザ基板に半導体ベア
チップをフェイスダウン実装することにより、実装信頼
性の高い半導体装置が得られることとなる。According to this manufacturing method, an interposer substrate having a stress relaxation structure composed of two or more wiring substrates can be obtained. By mounting the semiconductor bare chip face down on the interposer substrate, a semiconductor device with high mounting reliability can be obtained.
【0023】本発明はまた、上記本発明のインターポー
ザ基板を製造する別の方法として、配線基板として、少
なくとも1つの配線基板の面積が他の少なくとも1つの
配線基板の面積と異なる2以上の両面基板または多層基
板を用意し、隣接する2つの配線基板を、下記のI)〜
IV)の工程:
I)一方の配線基板の一方の露出表面に導電体から成る
バンプを形成する工程、
II)当該配線基板のバンプを形成した面、または他方の
配線基板の一方の露出表面に応力緩和層を形成する工
程、
III)上記2つの配線基板を、応力緩和層およびバンプ
を介して対向するように配置する工程、
IV)応力緩和層とその両面に位置する配線基板とを接合
するとともに、バンプを介して2つの配線基板を電気的
に接続する工程
によって積層および一体化し、かつ隣接する配線基板の
組合せのうち、少なくとも1つの組合せにおいて、配線
基板は互いに異なる面積を有し、かつ一方の配線基板が
他方の配線基板からはみ出ないように積層するインター
ポーザ基板の製造方法を提供する。この製造方法によれ
ば、バンプを応力緩和層に貫通させることによって、応
力緩和層の両面に位置する配線基板を電気的に接続する
ことができる。即ち、この製造方法は、応力緩和層に貫
通孔を形成する工程を必要としないため、インターポー
ザ基板を容易に製造することを可能とする。The present invention also provides, as another method of manufacturing the interposer substrate of the present invention, two or more double-sided boards as wiring boards in which the area of at least one wiring board is different from the area of at least one other wiring board. Alternatively, a multilayer board is prepared, and two adjacent wiring boards are connected to each other by the following I) to
Step IV): I) a step of forming bumps made of a conductor on one exposed surface of one wiring board, II) a surface of the wiring board on which the bumps are formed, or one exposed surface of the other wiring board A step of forming a stress relaxation layer, III) a step of arranging the two wiring boards so as to face each other via a stress relaxation layer and a bump, and IV) joining the stress relaxation layer and wiring boards located on both sides thereof At the same time, the wiring boards are laminated and integrated by a process of electrically connecting the two wiring boards via the bumps, and in at least one combination of adjacent wiring boards, the wiring boards have different areas from each other, and Provided is a method for manufacturing an interposer substrate, in which one wiring board is laminated so as not to protrude from the other wiring board. According to this manufacturing method, the bumps are penetrated through the stress relaxation layer, whereby the wiring boards located on both sides of the stress relaxation layer can be electrically connected. That is, this manufacturing method does not require a step of forming a through hole in the stress relaxation layer, and thus enables the interposer substrate to be easily manufactured.
【0024】本発明はまた、上記本発明のインターポー
ザ基板に1または複数の半導体ベアチップをフェイスダ
ウン実装した半導体装置を提供する。さらに、本発明は
当該半導体装置の製造方法であって、上記本発明の製造
方法で上記インターポーザ基板を製造すること、および
インターポーザ基板の上側表面、即ち、面積が小さい方
の配線基板の表面に半導体ベアチップをフェイスダウン
実装することを含む半導体装置の製造方法を提供する。The present invention also provides a semiconductor device in which one or more semiconductor bare chips are mounted face down on the interposer substrate of the present invention. Further, the present invention is a method for manufacturing the semiconductor device, wherein the interposer substrate is manufactured by the manufacturing method according to the present invention, and a semiconductor is formed on an upper surface of the interposer substrate, that is, a surface of a wiring board having a smaller area. Provided is a method for manufacturing a semiconductor device, which includes mounting a bare chip face down.
【0025】[0025]
【発明の実施の形態】次に、本発明の実施の形態を説明
する。インターポーザ基板を構成する各配線基板は両面
基板または多層基板である。両面基板は、2つの主表面
に配線層を有する基板であり、多層基板は、両方の主表
面に配線層を有し、かつその間に配線層を1以上有する
基板である。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments of the present invention will be described. Each wiring board forming the interposer board is a double-sided board or a multilayer board. The double-sided board is a board having wiring layers on two main surfaces, and the multilayer board is a board having wiring layers on both main surfaces and having one or more wiring layers between them.
【0026】インターポーザ基板において、隣接する配
線基板の組合せのうち、少なくとも1つの組合せにおい
て、一方の配線基板の面積は他方の配線基板のそれより
も小さい。したがって、本発明のインターポーザ基板に
は、例えば、3つの配線基板のうち、下側の2つが同じ
面積を有し、最も上側に位置する配線基板が他の配線基
板よりも小さい面積を有する態様、および3つの配線基
板のうち、上側の2つが同じ面積を有し、最下部の1つ
が上側の2つよりも大きい面積を有する態様等が含まれ
る。インターポーザ基板が2つの配線基板から成る場合
には、隣接する配線基板の組合せは1つしか存在しない
から、一方の配線基板の面積は必ず他方の配線基板の面
積よりも小さい。好ましくは、隣り合う配線基板の組合
せにおいて、小さい面積の配線基板の面積は、大きい面
積の配線基板の面積の2.5〜100%であり、より好
ましくは大きい面積の配線基板の30〜100%であ
る。In the interposer substrate, in at least one of the combinations of adjacent wiring substrates, the area of one wiring substrate is smaller than that of the other wiring substrate. Therefore, in the interposer substrate of the present invention, for example, the lower two of the three wiring substrates have the same area, and the wiring substrate located on the uppermost side has a smaller area than the other wiring substrates, And the three wiring boards, the upper two have the same area, and the lowermost one has a larger area than the upper two. When the interposer board is composed of two wiring boards, there is only one combination of adjacent wiring boards, and therefore the area of one wiring board is always smaller than the area of the other wiring board. Preferably, in a combination of adjacent wiring boards, the area of the wiring board having a small area is 2.5 to 100% of the area of the wiring board having a large area, and more preferably 30 to 100% of the area of the wiring board having a large area. Is.
【0027】好ましくは、インターポーザ基板におい
て、各配線基板は、すべて異なる面積を有し、その面積
が上側表面に近い側に向かって順に小さくなるように積
層されている。その場合においても、隣り合う配線基板
の各組合せにおいて、大きい面積の配線基板の上に、そ
の面積の好ましくは2.5〜100%、より好ましくは
30〜100%に相当する面積の配線基板が位置してい
ることが好ましい。Preferably, in the interposer substrate, each wiring substrate has a different area and is laminated so that the area becomes smaller toward the side closer to the upper surface. Even in that case, in each combination of adjacent wiring boards, a wiring board having an area corresponding to preferably 2.5 to 100%, and more preferably 30 to 100% of the area is provided on the wiring board having a large area. It is preferably located.
【0028】互いに異なる面積を有する隣接した配線基
板の組合せにおいて、より小さい面積を有する配線基板
は、より大きい面積を有する配線基板からはみ出ること
なく配置される。そのように配置することによって、2
つの配線基板が異なるように変形(例えば熱膨張)した
ときでも、小さい配線基板と重なっていない大きい配線
基板の領域がレリース領域として、応力を有効に緩和す
る。In a combination of adjacent wiring boards having different areas, a wiring board having a smaller area is arranged without protruding from a wiring board having a larger area. By arranging so, 2
Even when the two wiring boards are deformed differently (for example, due to thermal expansion), the area of the large wiring board that does not overlap with the small wiring board serves as a release area to effectively relieve the stress.
【0029】好ましくは、面積が互いに異なる隣接した
配線基板の組合せにおいて、配線基板は互いに相似形で
あり、配線基板は対応する各辺の向きが一致し、かつ各
辺と各辺との間の距離が一定となるように配置される。
即ち、2つの配線基板が同じ形状を有し、かつ、より小
さい面積を有する配線基板がより大きい面積を有する配
線基板の上に、偏りなく積層されていることが好まし
い。なお、相似形である面は、配線基板の主表面であ
る。Preferably, in a combination of adjacent wiring boards having different areas, the wiring boards are similar to each other, and the wiring boards have corresponding sides with the same orientation, and between the sides. It is arranged so that the distance is constant.
That is, it is preferable that the two wiring boards have the same shape, and that the wiring boards having a smaller area are stacked evenly on the wiring board having a larger area. The similar surface is the main surface of the wiring board.
【0030】具体的には、隣接する配線基板が円形であ
る場合には、2つの配線基板を中心が一致するように配
置すればよい。隣接する配線基板が正方形又は長方形で
ある場合には、中心が一致し、かつ各辺の向きが一致す
るように配置するとよい。そのようなインターポーザ基
板の一例を、上方から見た平面図にて図8に示す。図8
に示すインターポーザ基板において、各配線基板(8
1,82,83)はその主表面が正方形であり、隣接す
る配線基板の各組合せ(81と82、82と83)にお
いて、各配線基板の4つの辺の向きおよび中心(C)は
互いに一致している。Specifically, when the adjacent wiring boards are circular, the two wiring boards may be arranged so that their centers coincide with each other. When adjacent wiring boards are square or rectangular, it is preferable to arrange them so that the centers thereof coincide with each other and the directions of the respective sides coincide with each other. An example of such an interposer substrate is shown in FIG. 8 in a plan view seen from above. Figure 8
In the interposer substrate shown in, each wiring substrate (8
1, 82, 83) has a square main surface, and in each combination (81 and 82, 82 and 83) of adjacent wiring boards, the directions and centers (C) of the four sides of each wiring board are equal to each other. I am doing it.
【0031】前述のとおり、面積が互いに異なる隣接し
た配線基板の組合せにおいて、配線基板は、互いに異な
る熱膨張率を有することが好ましい。その場合、より小
さい面積を有する配線基板が、より小さい熱膨張率を有
することが好ましい。なお、熱膨張率は、JIS C
0010に規定される標準状態を測定環境として、JP
CA−BU01(1998年)に従って測定され、一般
にppm/℃で表される。As described above, in the combination of adjacent wiring boards having different areas, the wiring boards preferably have different coefficients of thermal expansion. In that case, it is preferable that the wiring board having a smaller area has a smaller coefficient of thermal expansion. The coefficient of thermal expansion is JIS C
Using the standard condition defined in 0010 as the measurement environment, JP
It is measured according to CA-BU01 (1998) and is generally expressed in ppm / ° C.
【0032】前述のとおり、インターポーザ基板におい
て、配線基板は、その熱膨張率が上側表面に近い側に向
かって順に小さくなるように積層されていることが好ま
しい。配線基板の熱膨張率は、配線基板を構成する材料
等に応じて異なる。したがって、インターポーザ基板
は、隣り合う配線基板が所望の熱膨張率の差を有する
ように、配線基板の材料を選択し、選択した材料から
成る配線基板を、上側に積層されるものほど面積が小さ
くなるように設計して作成し、作成した配線基板を積
層して構成するとよい。As described above, in the interposer substrate, the wiring substrates are preferably laminated so that the coefficient of thermal expansion thereof becomes smaller toward the side closer to the upper surface. The coefficient of thermal expansion of the wiring board differs depending on the material forming the wiring board and the like. Therefore, for the interposer substrate, the material of the wiring substrate is selected so that the adjacent wiring substrates have a desired difference in coefficient of thermal expansion, and the wiring substrate made of the selected material has a smaller area as it is stacked on the upper side. It is advisable to design and create the wiring board so that the wiring boards thus formed are laminated.
【0033】配線基板は、半導体パッケージ基板として
常套的に使用されているものから任意に選択することが
できる。具体的には、無機または有機繊維を織布または
不織布に形成して成る芯材に樹脂を含浸させて得た複合
樹脂基板、セラミック基板、樹脂と無機フィラーとが混
合された材料で構成されるコンポジット基板、およびフ
ィルムを用いたフレキシブル基板等が、配線基板として
例示される。複合樹脂基板としては、例えば、ガラスエ
ポキシ基板(例えば、ガラス織布にFR4エポキシ樹脂
を含浸させたFR4基板)、アラミドエポキシ基板、ガ
ラスポリフェニレンエーテル基板、およびガラス変性シ
アネートエステル基板等が挙げられる。また、各配線基
板の構造も特に限定されず、配線基板は、例えば、全層
IVH構造を有するアラミドエポキシ基板(この配線基
板を「ALIVH(登録商標)基板」とも呼ぶ)であっ
てよい。The wiring board can be arbitrarily selected from those conventionally used as semiconductor package boards. Specifically, it is composed of a composite resin substrate obtained by impregnating a core material formed of inorganic or organic fibers in a woven or non-woven fabric with a resin, a ceramic substrate, or a material in which a resin and an inorganic filler are mixed. Examples of the wiring board include a composite board and a flexible board using a film. Examples of the composite resin substrate include a glass epoxy substrate (for example, FR4 substrate obtained by impregnating glass woven fabric with FR4 epoxy resin), an aramid epoxy substrate, a glass polyphenylene ether substrate, and a glass-modified cyanate ester substrate. The structure of each wiring board is not particularly limited, and the wiring board may be, for example, an aramid epoxy substrate having an all-layer IVH structure (this wiring board is also referred to as “ALIVH (registered trademark) board”).
【0034】前述のように、各配線基板の熱膨張率はい
ずれも半導体ベアチップの熱膨張率と半導体装置を取り
付ける基板(例えば、マザーボード)の熱膨張率との間
にあることが好ましい。半導体ベアチップの主材料であ
るシリコンの熱膨張率は2.5ppm/℃である。ま
た、マザーボードとして一般的に用いられる基板はFR
4基板であり、その熱膨張率は10〜20ppm/℃で
ある。したがって、半導体装置がマザーボードに実装さ
れるものである場合、各配線基板の熱膨張率は、2.5
ppm/℃〜20ppm/℃の範囲内にあることが好ま
しい。As described above, the coefficient of thermal expansion of each wiring board is preferably between the coefficient of thermal expansion of the semiconductor bare chip and the coefficient of thermal expansion of the substrate (for example, a mother board) on which the semiconductor device is mounted. The coefficient of thermal expansion of silicon, which is the main material of the semiconductor bare chip, is 2.5 ppm / ° C. Also, the board generally used as a mother board is FR
4 substrates, the coefficient of thermal expansion of which is 10 to 20 ppm / ° C. Therefore, when the semiconductor device is mounted on a motherboard, the coefficient of thermal expansion of each wiring board is 2.5.
It is preferably in the range of ppm / ° C to 20ppm / ° C.
【0035】インターポーザ基板においては、配線基板
と配線基板との間に応力緩和層が設けられる。前述のと
おり、応力緩和層は弾性体から成ることが好ましい。弾
性体の意味は先に説明したとおりであり、好ましくは、
弾性体の引張弾性率Esは、その上下に位置する配線基
板がそれぞれ引張弾性率EuおよびEb(Eu<Eb)
を有する場合において、Es≦0.5×Euの関係を満
たす。より好ましくは、弾性体の引張弾性率は、インタ
ーポーザ基板を構成するいずれの配線基板の引張弾性率
よりも小さい。配線基板の引張弾性率は、配線基板の材
料等に応じて異なるため、弾性体として好ましく使用さ
れる材料もまた、インターポーザ基板を構成する配線基
板に応じて異なる。In the interposer substrate, a stress relaxation layer is provided between the wiring boards. As described above, the stress relaxation layer is preferably made of an elastic body. The meaning of the elastic body is as described above, and preferably,
As for the tensile elastic modulus Es of the elastic body, the elastic modulus Eu and Eb (Eu <Eb) of the wiring boards located above and below the elastic elastic body
In the case of, the relationship of Es ≦ 0.5 × Eu is satisfied. More preferably, the tensile modulus of elasticity of the elastic body is smaller than the tensile modulus of elasticity of any of the wiring boards forming the interposer substrate. Since the tensile modulus of elasticity of the wiring board varies depending on the material of the wiring board and the like, the material preferably used as the elastic body also varies depending on the wiring board that constitutes the interposer substrate.
【0036】弾性体はまた、半導体装置をマザーボード
等に実装する際に、あるいは実装後の半導体装置を使用
する際に、熱が加えられたときでも、変質しないもので
あることが好ましい。したがって、弾性体は、熱硬化性
樹脂および/または紫外線硬化性樹脂の硬化物を含むこ
とが好ましい。あるいは、弾性体は、インターポーザ基
板に半導体ベアチップを実装する際の温度、半導体装置
をマザーボード等にリフロー実装する際の温度(例えば
260℃)、および半導体装置を使用する際の温度で軟
化しない限りにおいて、熱可塑性樹脂を含むものであっ
てよい。It is preferable that the elastic body does not deteriorate even when heat is applied when the semiconductor device is mounted on a mother board or the like, or when the mounted semiconductor device is used. Therefore, the elastic body preferably contains a cured product of a thermosetting resin and / or an ultraviolet curable resin. Alternatively, as long as the elastic body does not soften at the temperature when the semiconductor bare chip is mounted on the interposer substrate, the temperature when the semiconductor device is reflow-mounted on the motherboard (for example, 260 ° C.), and the temperature when the semiconductor device is used. It may contain a thermoplastic resin.
【0037】上記の事項を考慮して、上下方向において
隣り合う配線基板の組合せに応じて、適切な弾性体を選
択し、応力緩和層を形成する。例えば、ALIVH基板
は一般に約7500MPaの引張弾性率を有し、FR4
基板は一般に約13000MPaの引張弾性率を有す
る。したがって、ALIVH基板とFR4基板との組合
せにおいて、両者の間に位置させる弾性体は、30〜5
000MPaの引張弾性率を有するものであることが好
ましい。そのような弾性体は、例えば、ポリイミド変性
エポキシ樹脂(硬化後の引張弾性率:約30〜60MP
a)、エポキシ変性ポリイミド樹脂(硬化後の引張弾性
率:約700〜2500MPa)、メタリル・マレイミ
ド樹脂(硬化後の引張弾性率:約500MPa)であ
る。In consideration of the above matters, an appropriate elastic body is selected according to the combination of the wiring boards adjacent in the vertical direction to form the stress relaxation layer. For example, ALIVH substrates typically have a tensile modulus of about 7500 MPa, and FR4
The substrate generally has a tensile modulus of about 13000 MPa. Therefore, in the combination of the ALIVH board and the FR4 board, the elastic body positioned between them is 30 to 5
It preferably has a tensile elastic modulus of 000 MPa. Such an elastic body is, for example, a polyimide-modified epoxy resin (tensile elastic modulus after curing: about 30 to 60 MP).
a), epoxy-modified polyimide resin (tensile elastic modulus after curing: about 700 to 2500 MPa) and methallyl-maleimide resin (tensile elastic modulus after curing: about 500 MPa).
【0038】上記において例示した弾性体は、いずれも
その引張弾性率がかなり小さく、熱硬化性または紫外線
硬化性樹脂である。したがって、ALIVH基板とFR
4基板の組合せだけでなく、先に例示したその他の配線
基板から選択される組合せのいずれについても、その間
に位置する応力緩和層の構成材料として好ましく使用さ
れる。Each of the elastic bodies exemplified above is a thermosetting or ultraviolet curable resin having a considerably small tensile elastic modulus. Therefore, ALIVH board and FR
Not only the combination of the four substrates, but also any combination selected from the other wiring substrates exemplified above is preferably used as the constituent material of the stress relaxation layer located therebetween.
【0039】弾性体は、非導電性材料から成るフィラー
を含むものであってよい。非導電性材料から成るフィラ
ーを弾性体中に混合することによって、弾性体の引張弾
性率および熱膨張率を調節することができる。非導電性
材料から成るフィラーは、例えば、酸化ケイ素(SiO
2)のような無機物質から成る粉体、針状物もしくは粒
状物、または硬化したエポキシ樹脂のような有機物質か
ら成る粉体、針状物もしくは粒状物である。非導電性材
料から成るフィラーの混合量は、30wt%以下である
ことが好ましい。フィラーの混合量が多すぎると、弾
性体の粘度が高くなり成形が困難となる、配線基板と
の密着性が悪くなる、弾性体の引張弾性率が大きくな
りすぎるといった不都合が生じる。The elastic body may include a filler made of a non-conductive material. By mixing the filler made of a non-conductive material into the elastic body, the tensile elastic modulus and the thermal expansion coefficient of the elastic body can be adjusted. The filler made of a non-conductive material is, for example, silicon oxide (SiO 2).
2 ) Powders, needles or granules made of an inorganic substance such as 2 ), or powders, needles or granules made of an organic substance such as a cured epoxy resin. The mixing amount of the filler made of a non-conductive material is preferably 30 wt% or less. If the amount of the filler mixed is too large, the viscosity of the elastic body becomes high, molding becomes difficult, the adhesion to the wiring board deteriorates, and the tensile modulus of the elastic body becomes too large.
【0040】応力緩和層の面積は、その上下に位置する
配線基板と接合して、配線基板間を固定するのに必要な
面積とすることが好ましく、具体的には、その上下に位
置する配線基板のうち、面積の小さい配線基板の面積と
同じにすれば足りる。応力緩和層の面積は、面積の小さ
い配線基板より大きくてもよい。換言すれば、応力緩和
層は面積の小さい配線基板からはみ出てもよい。但し、
応力緩和層が熱硬化性樹脂を含む場合において、後述す
るように加熱加圧により応力緩和層を配線基板に接合す
るときには、面積の小さい配線基板からはみ出た応力緩
和層の熱硬化性樹脂が十分に硬化するよう、注意する必
要がある。It is preferable that the area of the stress relaxation layer is an area necessary for bonding the wiring boards located above and below the wiring board to fix the wiring boards. Specifically, the wirings located above and below the stress relaxation layer. It suffices if the area of the board is the same as that of the wiring board having a small area. The area of the stress relaxation layer may be larger than that of a wiring board having a small area. In other words, the stress relaxation layer may protrude from the wiring board having a small area. However,
When the stress relaxation layer contains a thermosetting resin, when the stress relaxation layer is bonded to the wiring board by heating and pressing as described later, the thermosetting resin of the stress relaxation layer protruding from the wiring board having a small area is sufficient. Care must be taken to cure it.
【0041】応力緩和層の厚さは特に制限されず、例え
ば、15〜20μm程度にされる。但し、応力緩和層の
厚さが大きくなると、半導体装置全体の厚さが大きくな
り、小型化の点で不利になる場合がある。応力緩和層が
薄すぎる場合には、配線基板間の電気接続部への応力集
中の緩和が不十分となる場合がある。The thickness of the stress relaxation layer is not particularly limited and is, for example, about 15 to 20 μm. However, if the thickness of the stress relaxation layer becomes large, the thickness of the entire semiconductor device becomes large, which may be disadvantageous in terms of downsizing. If the stress relaxation layer is too thin, the stress concentration on the electrical connection between the wiring boards may not be sufficiently relaxed.
【0042】インターポーザ基板においては、配線基板
と配線基板との間が所定のように電気的に接続されて、
インターポーザ基板全体として少なくとも1つの回路
(または回路網)を形成している。前述のように、配線
基板間は、応力緩和層が有する貫通孔に配置された導電
体によって、電気的に接続される。In the interposer board, the wiring boards are electrically connected in a predetermined manner,
At least one circuit (or network) is formed on the interposer substrate as a whole. As described above, the wiring boards are electrically connected by the conductor arranged in the through hole of the stress relaxation layer.
【0043】導電体は、具体的には、Cu、Ag、A
u、Cu−Ag合金、およびAgめっきされたCuから
選択される金属の塊、Cu、Ag、Au、Cu−Ag
合金、およびAgめっきされたCuから選択される金属
から成る粉体もしくは粒状物、即ち金属粉もしくは金属
粒、前記金属粉を含む導電ペースト、ならびに配線
基板の表面に形成された、Cu、Ag、Au、Cu−A
g合金、およびAgめっきされたCuから選択される金
属から成るバンプのいずれかであることが好ましい。導
電ペーストは、当該分野で通常使用されているものであ
ってよく、例えば、AgめっきされたCuの粉体がエポ
キシ樹脂でペースト化されたものを使用できる。導電ペ
ーストは、最終製品においてペースト中の樹脂が硬化し
た状態で存在する。また、バンプは、メッキ、導電ペー
ストの印刷もしくは転写、またはワイヤーボンド技術を
応用したスタッドバンプボンディング等により、配線基
板の表面に形成される。Specifically, the conductor is Cu, Ag, A
Cu, Ag, Au, Cu-Ag, a lump of metal selected from u, Cu-Ag alloy, and Ag-plated Cu.
Powder or granular material consisting of an alloy and a metal selected from Ag-plated Cu, that is, metal powder or metal particles, a conductive paste containing the metal powder, and Cu, Ag formed on the surface of the wiring board. Au, Cu-A
It is preferably either a g-alloy or a bump made of a metal selected from Ag-plated Cu. The conductive paste may be one that is commonly used in the art, and for example, one in which Ag-plated Cu powder is pasted with an epoxy resin can be used. The conductive paste exists in the final product in a state where the resin in the paste is hardened. The bumps are formed on the surface of the wiring board by plating, printing or transfer of a conductive paste, or stud bump bonding applying a wire bonding technique.
【0044】いずれの導電体も、上下の配線基板に圧接
させることが好ましく、その一部が配線基板中に埋設さ
れるように圧接させてよい。配線基板間で電気的に良好
な接続を確保するためである。したがって、金属塊は、
配線基板の間で上下方向で加圧されることにより潰され
て、もとの形状が扁平化されたものであることが好まし
い。そのような金属塊は、例えば、金属球が潰されるこ
とにより形成された扁球(または回転楕円体)である。
金属球は、短径に対する長径の比が2以上になるほど、
扁平化されることが好ましい。金属粉、金属粒または導
電ペーストも、貫通孔内にて圧縮された状態にて、配線
基板間を接続していることが好ましい。金属粉が圧縮さ
れた状態は、例えば、金属粉を貫通孔の端面から突出す
るように貫通孔に充填し、これを上下方向で加圧するこ
とにより生じさせ得る。金属粒および導電ペーストにつ
いても同様である。配線基板の表面に形成されたバンプ
で配線基板間を電気的に接続する場合も、バンプの先端
が配線基板に押し付けられて、潰された状態にて対向す
る配線基板に接していることが好ましい。Both conductors are preferably brought into pressure contact with the upper and lower wiring boards, and a part thereof may be brought into pressure contact with the wiring boards. This is to ensure an electrically good connection between the wiring boards. Therefore, the metal mass is
It is preferable that the original shape is flattened by being crushed by being pressed in the vertical direction between the wiring boards. Such a metal lump is, for example, an oblate sphere (or spheroid) formed by crushing a metal sphere.
As for the metal sphere, the ratio of the major axis to the minor axis becomes 2 or more,
It is preferably flattened. The metal powder, metal particles, or conductive paste is also preferably connected between the wiring boards while being compressed in the through holes. The state in which the metal powder is compressed can be generated, for example, by filling the through-hole with the metal powder so as to project from the end surface of the through-hole and pressurizing the through-hole in the vertical direction. The same applies to the metal particles and the conductive paste. Even when the wiring boards are electrically connected by the bumps formed on the surface of the wiring board, it is preferable that the tips of the bumps are pressed against the wiring board and are in contact with the opposing wiring board in a crushed state. .
【0045】インターポーザ基板は、2つの配線基板か
ら成るものであってもよく、3以上の配線基板から成る
ものであってよい。いずれの場合においても、所望の回
路を有するインターポーザ基板が得られるように、各配
線基板の配線パターン、ならびに配線基板間の導電体の
位置および数等を選択して、回路を設計する必要があ
る。インターポーザ基板の最も下側に位置する配線基板
の下側表面は、マザーボード等への実装面となる。この
実装面は、電極がパッケージ裏面に格子状に並んだパッ
ケージ、例えばPGAまたはBGA等を構成するよう
に、形成することが好ましい。The interposer substrate may be composed of two wiring boards or may be composed of three or more wiring boards. In any case, it is necessary to design the circuit by selecting the wiring pattern of each wiring board and the position and number of conductors between the wiring boards so that an interposer board having a desired circuit can be obtained. . The lower surface of the wiring board located at the lowermost side of the interposer board serves as a mounting surface on a motherboard or the like. This mounting surface is preferably formed so as to form a package in which electrodes are arranged in a grid pattern on the back surface of the package, for example, PGA or BGA.
【0046】本発明の半導体装置は、上記において説明
したインターポーザ基板の上側表面に半導体ベアチップ
がフェイスダウン実装されて成る。即ち、本発明の半導
体装置においては、インターポーザ基板を構成する配線
基板のうち、最も小さい面積を有する配線基板の表面に
半導体ベアチップがフェイスダウン実装されている。実
装されている半導体ベアチップは、1つであっても、あ
るいは複数であってもよい。半導体ベアチップは、SB
B法、ハンダバンプを使用するC4法、および異方導電
性接着材を使用するACF法等から選択される常套の手
法で、フェイスダウン実装される。また、通常行われて
いるように、フェイスダウン実装部への応力の集中を緩
和するために、半導体ベアチップとインターポーザ基板
との間にアンダーフィルを注入してよい。The semiconductor device of the present invention comprises a bare semiconductor chip face down mounted on the upper surface of the interposer substrate described above. That is, in the semiconductor device of the present invention, the semiconductor bare chip is face-down mounted on the surface of the wiring board having the smallest area among the wiring boards constituting the interposer board. The number of mounted semiconductor bare chips may be one or plural. The semiconductor bare chip is SB
Face down mounting is performed by a conventional method selected from the B method, the C4 method using solder bumps, the ACF method using an anisotropic conductive adhesive, and the like. In addition, underfill may be injected between the semiconductor bare chip and the interposer substrate in order to reduce the concentration of stress on the face-down mounting portion, as is commonly done.
【0047】本発明は、種々の半導体装置に適用され
る。本発明により得られる半導体装置は、サーバー装
置、ルーター装置、携帯電話等の基地局装置、および移
動体通信端末等に使用されるLSIとして特に有用であ
る。The present invention is applied to various semiconductor devices. The semiconductor device obtained by the present invention is particularly useful as an LSI used in a server device, a router device, a base station device such as a mobile phone, and a mobile communication terminal.
【0048】本発明のインターポーザ基板は、それ自体
が応力緩和構造を有する。したがって、これを用いて得
られる本発明の半導体装置によれば、従来のようにアン
ダーフィルだけで応力を緩和する場合と比較して、1次
実装部および2次実装部への応力集中がより緩和され
る。したがって、本発明の半導体装置はより高い実装信
頼性を示す。The interposer substrate of the present invention itself has a stress relaxation structure. Therefore, according to the semiconductor device of the present invention obtained by using this, the stress concentration on the primary mounting portion and the secondary mounting portion is higher than in the conventional case where the stress is relaxed only by underfill. Will be alleviated. Therefore, the semiconductor device of the present invention exhibits higher mounting reliability.
【0049】ここで、本発明のインターポーザ基板のよ
り具体的な形態を、その上側表面に半導体ベアチップを
実装した半導体装置の形態にて、図面を参照して説明す
る。Here, a more specific form of the interposer substrate of the present invention will be described with reference to the drawings in the form of a semiconductor device having a semiconductor bare chip mounted on its upper surface.
【0050】図1は、本発明の半導体装置の第1の実施
形態を、模式的に断面図にて示す。図1に示す半導体装
置(100)は、第一の配線基板(1)と第二の配線基
板(2)とから成るインターポーザ基板(41)の上
に、半導体ベアチップ(5)がフェイスダウン実装され
たものである。第一の配線基板(1)と第二の配線基板
(2)との間には、応力緩和層(3)が介在している。
第一の配線基板(1)と第二の配線基板(2)とは、応
力緩和層(3)を貫通する孔(9)に配置された導電体
(6a)によって電気的に接続されている。図示した態
様において、導電体(6a)は金属から成る扁球であ
る。FIG. 1 is a schematic sectional view showing a first embodiment of a semiconductor device of the present invention. In the semiconductor device (100) shown in FIG. 1, a semiconductor bare chip (5) is face-down mounted on an interposer substrate (41) composed of a first wiring substrate (1) and a second wiring substrate (2). It is a thing. A stress relaxation layer (3) is interposed between the first wiring board (1) and the second wiring board (2).
The first wiring board (1) and the second wiring board (2) are electrically connected by a conductor (6a) arranged in a hole (9) penetrating the stress relaxation layer (3). . In the illustrated embodiment, the conductor (6a) is a metal oblate sphere.
【0051】第一の配線基板(1)および第二の配線基
板(2)は、その熱膨張率β1およびβ2がβ1≠β2
の関係を満たし、かつその面積S1およびS2がS1<
S2の関係を満たす。2つの配線基板の熱膨張率は、β
1<β2の関係を満たすことが好ましく、βc≦β1<
β2≦βm(βcは半導体ベアチップの熱膨張率であ
り、βmは半導体装置を取り付ける基板の熱膨張率であ
る)の関係を満たすことがより好ましい。The thermal expansion coefficients β 1 and β 2 of the first wiring board (1) and the second wiring board (2) are β 1 ≠ β 2.
And the areas S 1 and S 2 are S 1 <
The relationship of S 2 is satisfied. The coefficient of thermal expansion of the two wiring boards is β
It is preferable to satisfy the relationship of 1 <β 2 and β c ≦ β 1 <
It is more preferable to satisfy the relationship of β 2 ≦ β m (β c is the coefficient of thermal expansion of the bare semiconductor chip, and β m is the coefficient of thermal expansion of the substrate on which the semiconductor device is mounted).
【0052】これらの関係を満たすように、先に例示し
た配線基板から、第一の配線基板/第二の配線基板の適
当な組合せが選択される。図示した半導体装置がマザー
ボード(FR4基板)に実装されるものである場合、第
一の配線基板/第二の配線基板の組合せとしては、AL
IVH基板(熱膨張率:6〜11ppm)/FR4基板
(熱膨張率:10〜20ppm)のようなアラミドエポ
キシ基板/ガラスエポキシ基板、セラミック基板(熱膨
張率:4〜8ppm)/ALIVH基板、セラミック基
板/FR4基板等が例示される。第一の配線基板/第二
の配線基板の組合せは、熱膨張率が異なる同種コンポジ
ット基板の組合せであって良い。例示するように、半導
体ベアチップを1つだけ実装する場合、S1は半導体ベ
アチップの面積(例えば64mm2)よりも大きいこと
が好ましい。また、S2はマザーボードの面積(例えば
2500mm2)よりも小さいことが好ましい。An appropriate combination of the first wiring board / second wiring board is selected from the above-exemplified wiring boards so as to satisfy these relationships. When the illustrated semiconductor device is mounted on a mother board (FR4 board), the combination of the first wiring board / second wiring board is AL.
Aramid epoxy substrate / glass epoxy substrate such as IVH substrate (coefficient of thermal expansion: 6 to 11 ppm) / FR4 substrate (coefficient of thermal expansion: 10 to 20 ppm), ceramic substrate (coefficient of thermal expansion: 4 to 8 ppm) / ALIVH substrate, ceramic A board / FR4 board etc. are illustrated. The first wiring board / second wiring board combination may be a combination of homogeneous composite substrates having different thermal expansion coefficients. As illustrated, when only one semiconductor bare chip is mounted, S 1 is preferably larger than the area of the semiconductor bare chip (for example, 64 mm 2 ). Further, it is preferable that S 2 is smaller than the area of the motherboard (for example, 2500 mm 2 ).
【0053】図示した態様において、第一の配線基板
(1)と第二の配線基板(2)との間に位置する応力緩
和層(3)は、弾性体から成る。前述のとおり、弾性体
としては、ポリイミド変性エポキシ樹脂が用いられる。
図示した態様において、応力緩和層(3)の厚さは15
〜20μm程度である。In the illustrated embodiment, the stress relaxation layer (3) located between the first wiring board (1) and the second wiring board (2) is made of an elastic body. As described above, a polyimide-modified epoxy resin is used as the elastic body.
In the illustrated embodiment, the stress relaxation layer (3) has a thickness of 15
It is about 20 μm.
【0054】図示した態様において、第一の配線基板
(1)と第二の配線基板(2)との間は、応力緩和層
(3)の貫通孔(9)に配置された、銅から成る扁球
(6a)で電気的に接続されている。扁球(6a)は、
直径45〜50μmの球が上下方向で加圧されることに
より扁平にされて、短径が30μm、長径が60μmと
なっており、上部および下部は配線基板に埋設されてい
る。貫通孔(9)の形状は、形成時には直径が70μm
程度の円筒形状であったが、最終的な半導体装置におい
ては、図示するように、貫通孔(9)の形状は扁球(6
a)の輪郭と同じになっている。これは、後述のよう
に、球を扁球(6a)にし、かつ応力緩和層(3)と第
一および第二配線基板(1,2)との間を接合させるべ
く、加熱加圧した際に、応力緩和層を構成する樹脂が一
旦溶融して扁球と密着したためである。In the illustrated embodiment, between the first wiring board (1) and the second wiring board (2) is made of copper arranged in the through hole (9) of the stress relaxation layer (3). It is electrically connected by a flat ball (6a). Oblate (6a) is
A sphere having a diameter of 45 to 50 μm is flattened by being pressed in the vertical direction to have a short diameter of 30 μm and a long diameter of 60 μm, and the upper and lower portions are embedded in the wiring board. The shape of the through hole (9) has a diameter of 70 μm when formed.
However, in the final semiconductor device, as shown in the figure, the shape of the through-hole (9) is oblate (6).
It has the same contour as in a). As will be described later, when the sphere is flattened (6a) and the stress relaxation layer (3) and the first and second wiring boards (1, 2) are bonded together, when heat and pressure are applied. This is because the resin forming the stress relaxation layer once melted and adhered to the oblate sphere.
【0055】半導体ベアチップ(5)は、フェイスダウ
ン実装によってインターポーザ基板(41)に取り付け
られている。図示した態様において、半導体ベアチップ
(5)は1つだけ実装されているが、2以上実装しても
よい。The semiconductor bare chip (5) is attached to the interposer substrate (41) by face-down mounting. In the illustrated embodiment, only one semiconductor bare chip (5) is mounted, but two or more semiconductor bare chips (5) may be mounted.
【0056】図2は、本発明の半導体装置の第2の実施
形態を、模式的に断面図にて示す。図2において、図1
で使用した符号は、図1においてそれらが表す要素と同
じ要素を表す。図2に示す半導体装置(200)は、イ
ンターポーザ基板(42)において、第一の配線基板
(1)と第二の配線基板(2)とを電気的に接続する導
電体(6b)が、導電ペーストであることを除いて、図
1で示す半導体装置と同じである。導電ペースト(6
b)は、AgめっきされたCu粉をエポキシ樹脂を用い
てペースト化したものである。導電ペースト(6b)
は、圧縮された状態にて貫通孔(9)内に充填されてい
る。また、導電ペースト中のエポキシ樹脂は、最終製品
において硬化している。FIG. 2 is a schematic sectional view showing a second embodiment of the semiconductor device of the present invention. In FIG. 2, FIG.
The reference numerals used in Table 1 represent the same elements as they represent in FIG. In the semiconductor device (200) shown in FIG. 2, in the interposer substrate (42), the conductor (6b) electrically connecting the first wiring board (1) and the second wiring board (2) is conductive. It is the same as the semiconductor device shown in FIG. 1 except that it is a paste. Conductive paste (6
In b), Ag-plated Cu powder is pasted with an epoxy resin. Conductive paste (6b)
Are filled in the through hole (9) in a compressed state. Further, the epoxy resin in the conductive paste is hardened in the final product.
【0057】図3は、本発明の半導体装置の第3の実施
形態を、模式的に断面図にて示す。図3において、図1
で使用した符号は、図1においてそれらが表す要素と同
じ要素を表す。図3に示す半導体装置(300)は、イ
ンターポーザ基板(43)において、第一の配線基板
(1)と第二の配線基板(2)とを電気的に接続する導
電体(6c)が、第一の配線基板(1)の表面に形成さ
れたバンプであること、ならびに応力緩和層(3)が、
第二の配線基板(2)の表面にポッティング(即ち、滴
下)した弾性体を、第一の配線基板(1)で押し付ける
ことにより展延させて形成したものであることを除いて
は、図1で示す半導体装置と同じである。FIG. 3 is a schematic cross-sectional view showing a third embodiment of the semiconductor device of the present invention. In FIG. 3, FIG.
The reference numerals used in Table 1 represent the same elements as they represent in FIG. In the semiconductor device (300) shown in FIG. 3, in the interposer substrate (43), the conductor (6c) electrically connecting the first wiring board (1) and the second wiring board (2) is A bump formed on the surface of one wiring board (1), and a stress relaxation layer (3),
Except that the elastic body potted (that is, dropped) on the surface of the second wiring board (2) is formed by being spread by being pressed by the first wiring board (1). It is the same as the semiconductor device shown by 1.
【0058】バンプ(6c)はAuから成り、メッキに
より形成されたものである。形成されたときの寸法は、
直径が50μm、高さが40μmであった。図示した最
終製品において、バンプ(6c)は、加圧により厚さ方
向で潰されて20〜30μm程度の高さとなっている。
応力緩和層(3)は、その形成方法に起因して第一の配
線基板(1)から露出した部分を有する。The bump (6c) is made of Au and is formed by plating. The dimensions when formed are
The diameter was 50 μm and the height was 40 μm. In the illustrated final product, the bumps (6c) are crushed in the thickness direction by pressurization to have a height of about 20 to 30 μm.
The stress relaxation layer (3) has a portion exposed from the first wiring board (1) due to its formation method.
【0059】図4は、本発明の半導体装置の第4の実施
形態を、模式的に断面図にて示す。図4において、図1
および図2で使用した符号は、図1および図2において
それらが表す要素と同じ要素を表す。図4に示す半導体
装置(400)において、インターポーザ基板(44)
は、3つの配線基板、即ち、第一の配線基板(11)、
第二の配線基板(12)および第三の配線基板(13)
から成り、各配線基板間が導電ペースト(6b)で電気
的に接続されている。FIG. 4 is a schematic sectional view showing the fourth embodiment of the semiconductor device of the present invention. In FIG. 4, FIG.
And the reference numbers used in FIG. 2 represent the same elements as they represent in FIGS. In the semiconductor device (400) shown in FIG. 4, the interposer substrate (44)
Are three wiring boards, namely the first wiring board (11),
Second wiring board (12) and third wiring board (13)
The wiring boards are electrically connected by a conductive paste (6b).
【0060】第一、第二、および第三の配線基板(1
1,12,13)は、その熱膨張率β 1、β2およびβ
3が互いにそれぞれ異なり、かつその面積S1、S2お
よびS 3がS1<S2<S3の関係を満たす。β1、β
2およびβ3が、好ましくはβ 1<β2<β3の関係を
満たし、より好ましくはβ1、β2およびβ3がいずれ
もβc以上βm以下であることは、先に第1の実施形態
に関連して説明したとおりである。First, second, and third wiring boards (1
1, 12, 13) is the coefficient of thermal expansion β 1, ΒTwoAnd β
ThreeAre different from each other and their area S1, STwoOh
And S ThreeIs S1<STwo<SThreeMeet the relationship. β1, Β
TwoAnd βThreeBut preferably β 1<ΒTwo<ΒThreeRelationship
Satisfy, more preferably β1, ΒTwoAnd βThreeWill be
Also βcAbove βmWhat follows is that the first embodiment is
As described in relation to.
【0061】これらの関係を満たすように、先に例示し
た配線基板から3つの配線基板の適当な組合せが選択さ
れる。図示した半導体装置がマザーボード(FR4基
板)に実装されるものである場合、第一/第二/第三の
配線基板の組合せとして、セラミック基板(熱膨張率:
4〜8ppm)/ALIVH基板/FR4基板を例示で
きる。図示するように、半導体ベアチップを1つだけ実
装する場合、S1は半導体ベアチップの面積と同じかあ
るいはそれよりも大きい。また、S3はマザーボードの
面積よりも小さいことが好ましい。An appropriate combination of three wiring boards is selected from the wiring boards exemplified above so as to satisfy these relationships. When the illustrated semiconductor device is mounted on a mother board (FR4 board), a ceramic board (coefficient of thermal expansion:
4 to 8 ppm) / ALIVH substrate / FR4 substrate can be exemplified. As shown in the figure, when only one semiconductor bare chip is mounted, S 1 is equal to or larger than the area of the semiconductor bare chip. Further, S 3 is preferably smaller than the area of the motherboard.
【0062】第一の配線基板(11)−第二の配線基板
(12)間の構成、および第二の配線基板(12)−第
三の配線基板(13)間の構成はともに、図2に示す第
一の配線基板(1)−第二の配線基板(2)間の構成と
同様である。したがって、その説明は省略する。The configuration between the first wiring board (11) and the second wiring board (12) and the configuration between the second wiring board (12) and the third wiring board (13) are both shown in FIG. It is the same as the configuration between the first wiring board (1) and the second wiring board (2) shown in FIG. Therefore, its explanation is omitted.
【0063】図1〜図4に示す半導体装置は、本発明の
好ましい形態を例示したものにすぎず、他の種々の形態
を適用できることは言うまでもない。例えば、図1〜図
4にで図示される配線基板はいずれも両面基板である
が、各配線基板は多層基板であってもよい。また、イン
ターポーザ基板は、4以上の配線基板が積層されて成る
ものであってもよい。Needless to say, the semiconductor device shown in FIGS. 1 to 4 is merely an example of a preferred embodiment of the present invention, and various other embodiments can be applied. For example, the wiring boards illustrated in FIGS. 1 to 4 are both double-sided boards, but each wiring board may be a multilayer board. Further, the interposer substrate may be formed by stacking four or more wiring substrates.
【0064】次に、本発明のインターポーザ基板の製造
方法、およびその製造方法を利用して本発明の半導体装
置を製造する方法を説明する。本発明のインターポーザ
基板を製造する第1の方法においては、隣接する2つの
配線基板の積層および一体化を、上記1)〜5)の工程
により実施する。このようにして形成したインターポー
ザ基板の表面(最も小さい面積の配線基板の表面)に半
導体ベアチップを実装すると、本発明の半導体装置が製
造される。以下に、図面を参照して、本発明のインター
ポーザ基板を製造する第1の方法を含む、本発明の半導
体装置の製造方法を説明する。Next, a method of manufacturing the interposer substrate of the present invention and a method of manufacturing the semiconductor device of the present invention using the manufacturing method will be described. In the first method of manufacturing the interposer substrate of the present invention, stacking and integration of two adjacent wiring substrates are performed by the steps 1) to 5). When the semiconductor bare chip is mounted on the surface of the interposer substrate (the surface of the wiring substrate having the smallest area) thus formed, the semiconductor device of the present invention is manufactured. A method for manufacturing a semiconductor device of the present invention, including the first method for manufacturing an interposer substrate of the present invention, will be described below with reference to the drawings.
【0065】図6の(a)〜(f)はそれぞれ、第一の
配線基板(1)および第二の配線基板(2)を隣接する
2つの配線基板としてインターポーザ基板(41)を形
成し、さらに半導体ベアチップを実装して、図1に示す
形態の半導体装置を製造する方法の各工程を示してい
る。図6において、(a)は一方の配線基板の一方の露
出表面に応力緩和層を形成する工程1)に相当し、
(b)は応力緩和層に厚さ方向に貫通する貫通孔を形成
する工程2)に相当し、(c)は貫通孔に導電体を配置
する工程3)に相当し、(d)は応力緩和層の表面を露
出させる工程(即ち、工程1)の一部)に相当し、
(e)は応力緩和層の表面に他方の配線基板を配置する
工程4)に相当し、(f)は応力緩和層とその両面に位
置する配線基板とを接合するとともに、導電体を介して
2つの配線基板を電気的に接続する工程5)に相当す
る。図6の(g)は、インターポーザ基板の表面に半導
体ベアチップをフェイスダウン実装する工程に相当す
る。6A to 6F, the interposer substrate (41) is formed by using the first wiring board (1) and the second wiring board (2) as two adjacent wiring boards, respectively. Furthermore, each step of the method of manufacturing the semiconductor device of the form shown in FIG. 1 by mounting a semiconductor bare chip is shown. In FIG. 6, (a) corresponds to step 1) of forming a stress relaxation layer on one exposed surface of one wiring board,
(B) corresponds to step 2) of forming a through hole penetrating in the thickness direction in the stress relaxation layer, (c) corresponds to step 3) of disposing a conductor in the through hole, and (d) shows stress. Corresponding to the step of exposing the surface of the relaxation layer (that is, part of step 1),
(E) corresponds to step 4) of arranging the other wiring board on the surface of the stress relaxation layer, and (f) joins the stress relaxation layer and the wiring boards located on both surfaces thereof, and through a conductor. This corresponds to step 5) of electrically connecting the two wiring boards. FIG. 6G corresponds to the step of face-down mounting the semiconductor bare chip on the surface of the interposer substrate.
【0066】図6の(a)は、面積がより大きい第二の
配線基板(2)の一方の露出表面に応力緩和層(3)を
形成する工程を模式的に示す。応力緩和層(3)の形成
工程は、キャリヤフィルム(7)の上に一定の膜厚を有
する弾性体(3)の層を形成して得た複合シート(2
1)を、第二の配線基板(2)の表面に加熱ラミネート
する工程である。図示した態様において、キャリヤフィ
ルム(7)は、PEN(ポリエチレンナフタレート)か
ら成る厚さ9μmのフィルムである。キャリアフィルム
はPET(ポリエチレンテレフタレート)から成るもの
であってよい。また、キャリヤフィルムの厚さは9μm
に限定されず、後述する貫通孔の形成工程において形成
する貫通孔の寸法等に応じて適宜選択される。FIG. 6A schematically shows the step of forming the stress relaxation layer (3) on one exposed surface of the second wiring board (2) having a larger area. In the step of forming the stress relaxation layer (3), a composite sheet (2) obtained by forming a layer of an elastic body (3) having a constant film thickness on a carrier film (7).
It is a step of heating and laminating 1) on the surface of the second wiring board (2). In the embodiment shown, the carrier film (7) is a 9 μm thick film made of PEN (polyethylene naphthalate). The carrier film may be made of PET (polyethylene terephthalate). The thickness of the carrier film is 9 μm
It is not limited to this, and is appropriately selected depending on the size of the through hole formed in the through hole forming step described later.
【0067】弾性体(3)の層は、弾性体を溶剤に分散
または溶解させたものを、キャリヤフィルム(7)の表
面に塗布し、溶剤を蒸発させることにより形成する。弾
性体が熱等により硬化する樹脂である場合、弾性体は、
キャリヤフィルムに塗布する段階では未硬化である。溶
剤の蒸発は、乾燥炉を用いて実施してよく、あるいは自
然乾燥により実施してよい。未硬化の弾性体(3)の層
の厚さは、最終的に得ようとする応力緩和層の厚さに応
じて決定される。したがって、図1に示す半導体装置に
おいて、応力緩和層の厚さを前述のように15〜20μ
mとする場合、未硬化の弾性体の層の厚さは、後に述べ
る工程において弾性体の層が圧縮されることを考慮し
て、20μm程度とすることが好ましい。The layer of the elastic body (3) is formed by coating the surface of the carrier film (7) with the elastic body dispersed or dissolved in a solvent and evaporating the solvent. When the elastic body is a resin that is cured by heat, etc., the elastic body is
It is uncured when applied to a carrier film. Evaporation of the solvent may be carried out using a drying oven or may be carried out by natural drying. The layer thickness of the uncured elastic body (3) is determined according to the thickness of the stress relaxation layer to be finally obtained. Therefore, in the semiconductor device shown in FIG. 1, the thickness of the stress relaxation layer is set to 15 to 20 μm as described above.
In the case of m, the thickness of the uncured elastic body layer is preferably about 20 μm in consideration of compression of the elastic body layer in the step described later.
【0068】加熱ラミネートは、弾性体が熱硬化性樹脂
である場合には、熱硬化性樹脂を硬化させることなく、
粘着性を生じさせる温度にて実施することが好ましい。
弾性体が、ポリイミド変性エポキシ樹脂である場合、加
熱ラミネートは、80〜120℃で実施することが好ま
しい。加熱ラミネートにより、未硬化の弾性体(3)が
第二の配線基板(2)の上に仮接着される。複合シート
を使用すれば、応力緩和層の形成が容易となる、均
一な厚さの応力緩和層が形成される、後の貫通孔の形
成が容易となる、といった利点がもたらされる。In the heat lamination, when the elastic body is a thermosetting resin, the thermosetting resin is not cured.
It is preferable to carry out at a temperature at which tackiness occurs.
When the elastic body is a polyimide-modified epoxy resin, the heat lamination is preferably performed at 80 to 120 ° C. The uncured elastic body (3) is temporarily bonded onto the second wiring board (2) by heat lamination. The use of the composite sheet has advantages that a stress relaxation layer is easily formed, a stress relaxation layer having a uniform thickness is formed, and a through hole is easily formed later.
【0069】なお、図示した態様において、複合シート
(21)は、その上に積層される第一の配線基板(1)
(図6の(e)参照)と同じ面積を有している。In the illustrated embodiment, the composite sheet (21) has the first wiring board (1) laminated thereon.
(See (e) of FIG. 6).
【0070】図6の(b)は、応力緩和層(3)に厚さ
方向を貫通する貫通孔(9)を形成する工程を模式的に
示す。貫通孔(9)を形成することにより、第二の配線
基板(2)の表層配線(8)が露出することとなる。貫
通孔は、インターポーザ基板に所望の回路が形成される
ように、第一および第二の配線基板の配線パターンに応
じて、応力緩和層の適当な位置に形成される。また、貫
通孔は、そこに導電体を配置して電気的な接続を確保で
きる寸法を有するように形成される。貫通孔は500μ
mまでの直径を有する円筒形、好ましくは20〜100
μmの直径を有する円筒形に形成される。図示するよう
に、導電体として金属球を配置する場合、貫通孔(9)
は、金属球の直径(例えば45〜50μm)よりも大き
い直径、好ましくは僅かに大きい直径(例えば70μ
m)を有する円筒形に形成される。FIG. 6B schematically shows a step of forming a through hole (9) penetrating in the thickness direction in the stress relaxation layer (3). By forming the through hole (9), the surface wiring (8) of the second wiring board (2) is exposed. The through hole is formed at an appropriate position of the stress relaxation layer according to the wiring patterns of the first and second wiring boards so that a desired circuit is formed on the interposer substrate. Further, the through hole is formed so as to have a size such that a conductor is placed therein to ensure electrical connection. Through hole is 500μ
cylindrical with a diameter of up to m, preferably 20-100
It is formed in a cylindrical shape having a diameter of μm. As shown in the figure, when a metal sphere is arranged as a conductor, the through hole (9)
Is larger than the diameter of the metal sphere (eg 45-50 μm), preferably slightly larger (eg 70 μm).
m) is formed into a cylindrical shape.
【0071】図示した態様において、貫通孔(9)は、
複合シート(21)の形態にある応力緩和層(3)に形
成される。即ち、貫通孔(9)は、キャリヤフィルム
(7)をも貫通するように形成される。貫通孔(9)
は、紫外光レーザ加工等、孔の形成加工として常套的に
採用されている加工方法により形成される。In the illustrated embodiment, the through hole (9) is
Formed on the stress relief layer (3) in the form of a composite sheet (21). That is, the through hole (9) is formed so as to penetrate the carrier film (7) as well. Through hole (9)
Are formed by a processing method that is conventionally adopted as a hole forming process, such as an ultraviolet laser process.
【0072】図6の(c)は、貫通孔(9)内に導電体
(6a)を配置する工程を模式的に示す。図示した態様
において、貫通孔(9)に配置される導電体(6a)
は、金属球(銅球)である。金属球は、貫通孔1つにつ
き、1つ配置される。FIG. 6C schematically shows the step of disposing the conductor (6a) in the through hole (9). In the illustrated embodiment, the conductor (6a) arranged in the through hole (9).
Is a metal ball (copper ball). One metal sphere is arranged for each through hole.
【0073】続いて、複合シート(21)のキャリヤフ
ィルム(7)を剥離し、図6の(d)に示す状態を得
る。図6のd)は、未硬化の弾性体(3)の表面を露出
させる工程に相当し、応力緩和層(3)の形成を工程の
一部であるともいえる。図示した態様においては、キャ
リアフィルム(7)を剥離することによって、金属球
(6a)が弾性体(3)の層の表面(即ち、貫通孔
(9)の端面)から突出した状態となる。金属球(6
a)の突出した部分は「押し代」となる。この「押し
代」に相当する部分は、後述する第一の配線基板(1)
を積層して加圧する工程で潰され、それにより金属球
(6a)が貫通孔(9)内で圧縮され、両方の配線基板
に圧接された状態が形成される。Subsequently, the carrier film (7) of the composite sheet (21) is peeled off to obtain the state shown in FIG. 6 (d). 6D corresponds to the step of exposing the surface of the uncured elastic body (3), and it can be said that the formation of the stress relaxation layer (3) is part of the step. In the illustrated embodiment, by peeling off the carrier film (7), the metal spheres (6a) are projected from the surface of the layer of the elastic body (3) (that is, the end surface of the through hole (9)). Metal ball (6
The protruding part of a) is the "pushing margin". The portion corresponding to the "pushing margin" is the first wiring board (1) described later.
Are crushed in the step of stacking and pressing, whereby the metal spheres (6a) are compressed in the through holes (9), and a state of being pressed against both wiring boards is formed.
【0074】金属球に代えて、金属粉、金属粒または導
電ペーストを使用して配線基板同士を接続する場合、金
属粉、金属粒または導電ペーストを、複合シートに形成
された貫通孔全体に充填し、それからキャリヤシートを
剥離すると、金属粉、金属粒または導電ペーストが貫通
孔の端面から盛り上がった状態が得られる。その状態に
て、後述するように第一の配線基板を積層して加圧する
と、金属粉、金属粒または導電ペーストが圧縮された状
態を作ることができる。金属粉、金属粒または導電ペー
ストを貫通孔内に充填する方法としては、スキージング
法がある。When wiring boards are connected using metal powder, metal particles or conductive paste instead of metal balls, the whole of the through-holes formed in the composite sheet are filled with metal powder, metal particles or conductive paste. Then, when the carrier sheet is peeled off, a state in which the metal powder, the metal particles or the conductive paste is swollen from the end surface of the through hole is obtained. In that state, when the first wiring substrate is laminated and pressed as described later, a state in which the metal powder, the metal particles or the conductive paste is compressed can be created. As a method of filling the through holes with metal powder, metal particles or conductive paste, there is a squeezing method.
【0075】図6の(e)は、応力緩和層(3)の表面
に、第一の配線基板(1)を配置する工程を示す。第一
の配線基板(1)は、所望の接続が得られるようにアラ
イメントする。アライメントする方法としては、例え
ば、第一の配線基板(1)と第二の配線基板(2)を
水平方向(主表面と平行な方向)でオフセット距離だけ
ずらすことによって、各基板のアライメントすべき面を
露出させ、2台のカメラを用いて各基板の対向する配線
パターンの一部をそれぞれ認識してアライメントする方
法、配線基板の電気絶縁性基材を透過する電磁波(X
線または赤外線等)で各配線基板の配線パターンを認識
してアライメントする方法がある。FIG. 6E shows a step of disposing the first wiring board (1) on the surface of the stress relaxation layer (3). The first wiring board (1) is aligned so as to obtain a desired connection. As the alignment method, for example, the first wiring board (1) and the second wiring board (2) should be aligned by horizontally offsetting each other by an offset distance (direction parallel to the main surface). A method of exposing a surface and using a pair of cameras to recognize and align a part of a wiring pattern of each board facing each other, and an electromagnetic wave (X
There is a method of recognizing the wiring pattern of each wiring board by lines or infrared rays and the like and performing alignment.
【0076】図6の(f)は、応力緩和層(3)と第一
の配線基板(1)および第二の配線基板(2)との間を
接合するとともに、導電体(6a)を介して第一の配線
基板(1)と第二の配線基板(2)とを電気的に接続す
る工程を示す。図6の(f)に示す工程は、アライメン
トした第一の配線基板(1)を応力緩和層(3)である
弾性体の上に重ね、弾性体の粘着性を利用して仮固定し
た後、真空中で加熱加圧することにより実施する。加熱
は、弾性体が熱硬化性樹脂である場合には、弾性体を硬
化させて第一の配線基板(1)と応力緩和層(3)との
間、および第二の配線基板(2)と応力緩和層(3)と
の間を接合させるために実施される。加圧は、導電体
(ここでは金属球)(6a)を配線基板に圧接させて、
配線基板間で安定した電気接続を得るために実施され
る。このとき、弾性体が熱により溶融するため、貫通孔
(9)の元の形状はなくなり、貫通孔(9)付近の弾性
体が導電体(6a)に密着する。その結果、貫通孔
(9)の形状は導電体(6a)の輪郭と同じになる。FIG. 6 (f) shows that the stress relaxation layer (3) is bonded to the first wiring board (1) and the second wiring board (2) and that the conductor (6a) is interposed therebetween. A step of electrically connecting the first wiring board (1) and the second wiring board (2) will be described. In the step shown in FIG. 6F, after the aligned first wiring board (1) is placed on the elastic body which is the stress relaxation layer (3) and temporarily fixed using the adhesiveness of the elastic body. It is carried out by heating and pressurizing in vacuum. In the case of heating, when the elastic body is a thermosetting resin, the elastic body is cured so as to be between the first wiring board (1) and the stress relaxation layer (3) and the second wiring board (2). And the stress relaxation layer (3). Pressurization is performed by pressing a conductor (here, a metal ball) (6a) against the wiring board,
It is carried out to obtain a stable electrical connection between wiring boards. At this time, since the elastic body is melted by heat, the original shape of the through hole (9) disappears, and the elastic body near the through hole (9) adheres to the conductor (6a). As a result, the shape of the through hole (9) becomes the same as the contour of the conductor (6a).
【0077】加熱温度は、弾性体が硬化するのに必要な
温度に設定される。また、加熱加圧は熱盤を用いて実施
するとよい。弾性体が、熱硬化性樹脂成分に加えて、紫
外線硬化性樹脂成分を含む場合には、加圧しながら紫外
線を照射して、配線基板間を電気的に接続するととも
に、紫外線硬化性樹脂成分で応力緩和層と各配線基板と
を、ある程度まで接合し、それから、応力緩和層と各配
線基板との接合を完全にするために、加熱して熱硬化性
樹脂成分を硬化させる方法を採用できる。この方法によ
れば、熱盤を使用する必要がなく、加圧工程と加熱工程
とを別に実施できる。加圧しながら紫外線を照射する方
法としては、例えば、紫外線透過性材料から成る加圧治
具を使用して紫外線を加圧治具を介して照射する方法、
または配線基板の側方から紫外線を照射する方法が挙げ
られる。加熱は、適当な熱処理装置(例えば加熱炉)を
用いて実施する。The heating temperature is set to a temperature required for hardening the elastic body. Further, the heating and pressurization may be performed using a hot platen. When the elastic body contains an ultraviolet curable resin component in addition to the thermosetting resin component, it is irradiated with ultraviolet rays while applying pressure to electrically connect the wiring boards, and at the same time, the ultraviolet curable resin component is used. It is possible to employ a method in which the stress relaxation layer and each wiring board are bonded to a certain extent, and then, in order to complete the bonding between the stress relaxation layer and each wiring board, heating is performed to cure the thermosetting resin component. According to this method, it is not necessary to use a heating plate, and the pressurizing step and the heating step can be performed separately. As a method of irradiating ultraviolet rays while applying pressure, for example, a method of irradiating ultraviolet rays through a pressure jig using a pressure jig made of an ultraviolet-transparent material,
Alternatively, a method of irradiating ultraviolet rays from the side of the wiring board may be used. The heating is performed using a suitable heat treatment device (for example, a heating furnace).
【0078】加圧の際の圧力は、導電体(6a)を配線
基板に圧接させるのに必要な圧力に設定される。例え
ば、図示するような直径45〜50μmの金属球を、短
径30μmおよび長径60μmの扁球とするには、15
〜20MPaの圧力が必要とされる。金属球に代えて金
属粉または導電ペーストを導電体として使用する場合、
それらを圧縮するために5〜20MPaの圧力が必要と
される。この圧力範囲は、金属球を扁球とするのに要す
る圧力よりも小さい。したがって、金属粉または導電ペ
ーストを使用してインターポーザ基板を作製すれば、イ
ンターポーザ基板内の残留歪みをより小さくし得る。The pressure at the time of pressurization is set to the pressure necessary to bring the conductor (6a) into pressure contact with the wiring board. For example, to make a metal sphere having a diameter of 45 to 50 μm as shown in the drawing into a flattened sphere having a short diameter of 30 μm and a long diameter of 60 μm,
A pressure of ~ 20 MPa is required. When using metal powder or conductive paste as a conductor instead of metal balls,
A pressure of 5-20 MPa is required to compress them. This pressure range is smaller than the pressure required to make the metal sphere into an oblate sphere. Therefore, if the interposer substrate is manufactured using the metal powder or the conductive paste, the residual strain in the interposer substrate can be further reduced.
【0079】図6の(a)〜(f)に示す工程は、イン
ターポーザ基板(41)を製造する方法の工程に相当す
る。本発明の半導体装置は、これらの工程を経て得たイ
ンターポーザ基板に、半導体ベアチップをフェイスダウ
ン実装することにより得られる。図6の(g)に、半導
体ベアチップ(5)の実装工程を示す。図示した態様に
おいて、半導体ベアチップ(5)は、バンプ(10)を
介してSBBにより実装されている。また、半導体ベア
チップ(5)とインターポーザ基板(41)の間にはア
ンダーフィル(22)が注入されている。半導体ベアチ
ップ(5)の実装方法は、SBBに限定されず、前述し
た他の常套的な実装方法、例えば、C4またはACF等
であってよい。The steps shown in FIGS. 6A to 6F correspond to the steps of the method for manufacturing the interposer substrate 41. The semiconductor device of the present invention can be obtained by mounting a semiconductor bare chip face down on the interposer substrate obtained through these steps. FIG. 6G shows a mounting process of the semiconductor bare chip (5). In the illustrated embodiment, the semiconductor bare chip (5) is mounted by SBB via the bumps (10). An underfill (22) is injected between the semiconductor bare chip (5) and the interposer substrate (41). The method for mounting the semiconductor bare chip (5) is not limited to SBB, and may be the other conventional mounting method described above, such as C4 or ACF.
【0080】以上において説明したインターポーザ基板
の製造方法は、応力緩和層に貫通孔を形成する工程、お
よび形成した貫通孔に導電体を配置する工程を含む製造
方法である。次に、それらの工程を要しない製造方法
を、本発明のインターポーザ基板を製造する第2の方法
を説明する。本発明のインターポーザ基板を製造する第
2の方法においては、隣接する2つの配線基板の積層お
よび一体化を、上記I)〜IV)の工程により実施する。
以下に図面を参照して、本発明のインターポーザ基板を
製造する第2の方法を含む、本発明の半導体製造装置の
製造方法を説明する。The interposer substrate manufacturing method described above is a manufacturing method including a step of forming a through hole in the stress relaxation layer and a step of disposing a conductor in the formed through hole. Next, a manufacturing method that does not require those steps will be described as a second method of manufacturing the interposer substrate of the present invention. In the second method of manufacturing the interposer substrate of the present invention, stacking and integration of two adjacent wiring substrates are carried out by the above steps I) to IV).
A method of manufacturing a semiconductor manufacturing apparatus of the present invention including a second method of manufacturing an interposer substrate of the present invention will be described below with reference to the drawings.
【0081】図7の(a)〜(e)はそれぞれ、第一の
配線基板(1)および第二の配線基板(2)を隣接する
2つの配線基板としてインターポーザ基板(43)を形
成し、さらに半導体ベアチップを実装して、図3に示す
形態の半導体装置を製造する方法の各工程を示してい
る。図7において、(a)は一方の配線基板の一方の露
出表面に導電体から成るバンプを形成する工程I)に相
当し、(b)は他方の配線基板の一方の露出表面に応力
緩和層を形成する工程II)に相当し、(c)は2つの配
線基板を、応力緩和層およびバンプを介して対向するよ
うに配置する工程III)に相当し、(d)は応力緩和層
とその両面に位置する配線基板とを接合するとともに、
バンプを介して2つの配線基板を電気的に接続する工程
IV)に相当する。図7の(e)は、インターポーザ基板
の表面に半導体ベアチップをフェイスダウン実装する工
程に相当する。7 (a) to 7 (e), an interposer substrate (43) is formed by using the first wiring board (1) and the second wiring board (2) as two adjacent wiring boards, respectively. Furthermore, each step of the method of manufacturing a semiconductor device of the form shown in FIG. 3 by mounting a semiconductor bare chip is shown. In FIG. 7, (a) corresponds to step I) of forming bumps made of a conductor on one exposed surface of one wiring board, and (b) shows a stress relaxation layer on one exposed surface of the other wiring board. (C) corresponds to step III) in which the two wiring boards are arranged so as to face each other via the stress relaxation layer and the bump, and (d) corresponds to the stress relaxation layer and its While joining the wiring boards located on both sides,
Process of electrically connecting two wiring boards via bumps
Equivalent to IV). FIG. 7E corresponds to the step of face-down mounting the semiconductor bare chip on the surface of the interposer substrate.
【0082】図7の(a)は、第一の配線基板(1)の
表面にバンプ(6c)を形成する工程を模式的に示す。
図示した態様において、バンプ(6c)はAuから成
り、メッキ法により形成される。突出部(6c)の直径
は約50μmであり、高さは約40μmである。バンプ
(6c)の材料、形成方法および寸法はこれらに限定さ
れず、バンプは、先に例示した金属(Cu等)および方
法(印刷法等)を適宜組み合わせて形成してよい。FIG. 7A schematically shows a step of forming bumps (6c) on the surface of the first wiring board (1).
In the illustrated embodiment, the bump (6c) is made of Au and is formed by a plating method. The diameter of the protrusion (6c) is about 50 μm, and the height is about 40 μm. The material, forming method and size of the bump (6c) are not limited to these, and the bump may be formed by appropriately combining the metal (Cu etc.) and the method (printing method etc.) exemplified above.
【0083】図7の(b)は、第二の配線基板(2)の
表面に応力緩和層(3)を形成する工程を模式的に示
す。図示した態様において、応力緩和層(3)は、液状
の熱硬化性樹脂(例えばポリイミド変性エポキシ樹脂)
である未硬化の弾性体を、ポッティングすることにより
形成している。したがって、図示するように、この状態
において、応力緩和層(即ち、弾性体)(3)の厚さは
一定でない。応力緩和層(3)は、後述する加圧工程に
よって、略一定の厚さを有する層となる。ポッティング
する弾性体の量は、最終的に得ようとする応力緩和層の
厚さに応じて決定される。別法において、応力緩和層
は、先に図6を参照して説明したように、複合シートの
形態で第二の配線基板の表面に形成してよい。あるい
は、応力緩和層は、バンプを形成した配線基板のバンプ
形成面、即ち、第一の配線基板(1)のバンプを形成し
た表面に形成してよい。FIG. 7B schematically shows the step of forming the stress relaxation layer (3) on the surface of the second wiring board (2). In the illustrated embodiment, the stress relaxation layer (3) is a liquid thermosetting resin (eg, polyimide-modified epoxy resin).
The uncured elastic body is formed by potting. Therefore, as shown in the figure, in this state, the thickness of the stress relaxation layer (that is, the elastic body) (3) is not constant. The stress relaxation layer (3) becomes a layer having a substantially constant thickness by the pressing step described later. The amount of the elastic body to be potted is determined according to the thickness of the stress relaxation layer to be finally obtained. Alternatively, the stress relief layer may be formed on the surface of the second wiring substrate in the form of a composite sheet, as described above with reference to FIG. Alternatively, the stress relaxation layer may be formed on the bump forming surface of the wiring board on which the bumps are formed, that is, on the bump forming surface of the first wiring board (1).
【0084】図7の(c)は、第二の配線基板(2)と
第一の配線基板(1)とを、応力緩和層(3)およびバ
ンプ(6c)を介して対向するように配置する工程であ
る。第一の配線基板(1)は、インターポーザ基板にお
いて所望の接続が得られるようにアライメントする。ア
ライメントの方法は先に図6を参照して説明したとおり
である。In FIG. 7C, the second wiring board (2) and the first wiring board (1) are arranged so as to face each other via the stress relaxation layer (3) and the bump (6c). It is a process to do. The first wiring board (1) is aligned so as to obtain a desired connection on the interposer board. The alignment method is as described above with reference to FIG.
【0085】図7の(d)は、応力緩和層(3)と第一
の配線基板(1)および第二の配線基板(2)との間を
接合するとともに、バンプ(6c)を介して第一の配線
基板(1)と第二の配線基板(2)とを電気的に接続す
る工程を示す。図7の(d)に示す工程は、第一の配線
基板(1)を、応力緩和層(3)である弾性体に接触さ
せた後、加熱加圧することにより実施する。加熱は、熱
硬化性樹脂である弾性体を硬化させて、第一の配線基板
(1)と応力緩和層(3)との間、および第二の配線基
板(2)と応力緩和層(3)との間を接合させるために
実施される。加圧は、ポッティングされた弾性体(3)
を略一定の厚さを有する層にするとともに、バンプ(6
c)を弾性体(3)中に貫通させ、さらにバンプ(6
c)の先端を第二の配線基板(2)に圧接させるために
実施される。即ち、この工程においては、応力緩和層
(3)と各配線基板(1,2)間の接合、貫通孔(9)
の形成、および配線基板(1,2)同士の電気的な接合
が実施されることとなる。FIG. 7 (d) shows that the stress relaxation layer (3) is bonded to the first wiring board (1) and the second wiring board (2) and the bumps (6c) are used. The process of electrically connecting the first wiring board (1) and the second wiring board (2) is shown. The step shown in FIG. 7D is performed by bringing the first wiring board (1) into contact with the elastic body which is the stress relaxation layer (3) and then heating and pressing the same. The heating cures the elastic body, which is a thermosetting resin, between the first wiring board (1) and the stress relaxation layer (3) and between the second wiring board (2) and the stress relaxation layer (3). ) Is carried out to join between. Pressurized by potted elastic body (3)
As a layer having a substantially constant thickness, and bumps (6
c) is penetrated into the elastic body (3), and the bump (6
It is carried out so that the tip of c) is brought into pressure contact with the second wiring board (2). That is, in this process, the stress relaxation layer (3) is bonded to the wiring boards (1, 2) and the through hole (9) is formed.
And the wiring boards (1, 2) are electrically connected to each other.
【0086】加熱温度は、弾性体が硬化するのに必要な
温度に設定される。加熱加圧は、熱盤を用いて実施する
とよい。弾性体が、熱硬化性樹脂に加えて紫外線硬化樹
脂を含む場合には、図6に関連して説明した方法と同様
にして、紫外線照射、加圧、および加熱を実施できる。The heating temperature is set to a temperature required for hardening the elastic body. The heating and pressing may be performed using a hot platen. When the elastic body contains an ultraviolet curable resin in addition to the thermosetting resin, ultraviolet irradiation, pressurization, and heating can be performed in the same manner as the method described with reference to FIG.
【0087】加圧の際の圧力は、バンプ(6c)が、弾
性体(3)を貫通し、かつ確実に第一の配線基板(1)
と第二の配線基板(2)とを電気的に接続する圧力に設
定される。したがって、圧力は、バンプ(6c)の材料
および寸法等に応じて適宜設定される。図示するよう
に、第一の配線基板(1)の表面に、直径約50μm、
高さ約40μmのAuのバンプ(6c)が形成されてい
る場合、5〜20kPaで上下方向で加圧して、バンプ
(6c)を、その高さが20〜30μm程度となるよう
につぶす。また、加圧により、弾性体(3)が第一の配
線基板(1)と第二の配線基板(2)との間で層状とな
り、その厚さはバンプ(6c)の高さとほぼ同じにな
る。The pressure at the time of pressurization is such that the bumps (6c) penetrate the elastic body (3) and surely the first wiring board (1).
And the second wiring board (2) are electrically connected to each other. Therefore, the pressure is appropriately set according to the material and size of the bump (6c). As shown in the figure, on the surface of the first wiring board (1), a diameter of about 50 μm,
When the Au bumps (6c) having a height of about 40 μm are formed, the bumps (6c) are crushed to have a height of about 20 to 30 μm by applying pressure in the vertical direction at 5 to 20 kPa. Further, due to the pressure, the elastic body (3) is layered between the first wiring board (1) and the second wiring board (2), and its thickness is almost the same as the height of the bump (6c). Become.
【0088】図7の(a)〜(d)に示す工程は、イン
ターポーザ基板(43)を製造する工程であり、これら
の工程を経て得たインターポーザ基板に、半導体ベアチ
ップがフェイスダウン実装される。半導体ベアチップ
(5)のインターポーザ基板(43)への実装工程を、
図7の(e)に示す。この工程は、先に図6の(g)を
参照して説明したとおりであるから、ここではその説明
を省略する。The steps shown in FIGS. 7A to 7D are steps for manufacturing the interposer substrate 43, and semiconductor bare chips are mounted face down on the interposer substrate obtained through these steps. The process of mounting the semiconductor bare chip (5) on the interposer substrate (43)
It shows in (e) of FIG. This step is the same as that described with reference to FIG. 6G, and thus the description thereof is omitted here.
【0089】この製造方法は、応力緩和層に貫通孔を形
成する工程を要しないため、製造コストの点で有利であ
る。さらに、図示するように、応力緩和層を液状の弾性
体のポッティングにより形成する場合には、弾性体を複
合シートのようなシート状物に加工する工程をも省略で
きるから、より安価に、且つより高い製造効率で半導体
装置を製造できる。また、この製造方法によれば、シー
ト状でない材料(例えば液状の材料)を用いることがで
きるので、材料の選択の幅が広がり、したがって、イン
ターポーザ基板の構造の多様化が可能となる。This manufacturing method is advantageous in terms of manufacturing cost because it does not require a step of forming a through hole in the stress relaxation layer. Further, as shown in the figure, when the stress relaxation layer is formed by potting a liquid elastic body, the step of processing the elastic body into a sheet-like material such as a composite sheet can be omitted, so that the cost is reduced, and A semiconductor device can be manufactured with higher manufacturing efficiency. Further, according to this manufacturing method, since a material that is not in the form of a sheet (for example, a liquid material) can be used, the range of selection of materials can be widened, and therefore the structure of the interposer substrate can be diversified.
【0090】以上、図6および図7を参照して説明した
製造方法は、インターポーザ基板を2つの配線基板で形
成する製造方法に関するものである。3以上の配線基板
から成るインターポーザ基板は、図6の(a)〜(f)
で示される工程、または図7の(a)〜(d)で示され
る工程を繰り返すことにより形成される。The manufacturing method described above with reference to FIGS. 6 and 7 relates to a manufacturing method of forming the interposer substrate with two wiring substrates. The interposer substrate composed of three or more wiring substrates is shown in FIGS.
7 or the steps shown in FIGS. 7A to 7D are repeated.
【0091】例えば、図6を参照して説明した第1の製
造方法において、別のもう1つの配線基板を積層する場
合、第一の配線基板(1)とその上に形成される別の配
線基板とを、隣接する2つの配線基板として、(a)〜
(f)の工程を繰り返す。工程1)は、図6の(f)に
示される第一の配線基板(1)の上側表面又はその上に
積層する別の配線基板の一方の表面を露出表面として、
当該露出表面に応力緩和層が形成することにより実施す
る。For example, in the first manufacturing method described with reference to FIG. 6, when another wiring board is laminated, the first wiring board (1) and another wiring formed thereon are stacked. A board is defined as two adjacent wiring boards, and
The step (f) is repeated. In the step 1), the upper surface of the first wiring board (1) shown in FIG. 6 (f) or one surface of another wiring board to be laminated thereon is used as an exposed surface,
It is performed by forming a stress relaxation layer on the exposed surface.
【0092】同様に、図7を参照して説明した第2の製
造方法において、別のもう1つの配線基板を積層する場
合、第一の配線基板(1)とその上に形成される別の配
線基板とを隣接する2つの配線基板として、(a)〜
(d)の工程を繰り返す。工程I)は、図7の(d)に
示される第一の配線基板(1)の上側表面又はその上に
積層する別の配線基板の一方の表面を露出表面として、
当該露出表面にバンプを形成することにより実施する。
工程II)は、第一の配線基板(1)の上側表面にバンプ
を形成した場合には、第一の配線基板の上側表面又は別
の配線基板の一方の露出表面に応力緩和層を形成するこ
とによって実施し、別の配線基板の表面にバンプを形成
した場合には、第一の配線基板の上側表面又は別の配線
基板のバンプを形成した表面に、応力緩和層を形成する
ことによって実施する。Similarly, in the second manufacturing method described with reference to FIG. 7, when another wiring board is laminated, the first wiring board (1) and another wiring board formed on the first wiring board (1) are stacked. As the two wiring boards adjacent to the wiring board, (a) to
The step (d) is repeated. In step I), the upper surface of the first wiring board (1) shown in FIG. 7D or one surface of another wiring board to be laminated thereon is used as an exposed surface,
This is performed by forming bumps on the exposed surface.
In the step II), when bumps are formed on the upper surface of the first wiring board (1), a stress relaxation layer is formed on the upper surface of the first wiring board or one exposed surface of another wiring board. When bumps are formed on the surface of another wiring board, the stress relaxation layer is formed on the upper surface of the first wiring board or the bumped surface of another wiring board. To do.
【0093】図6および図7は、好ましい製造方法の形
態を例示的に示すものにすぎない。各工程おいて他の種
々の形態を採用してよい。例えば、図6および図7にお
いては、第一および第二配線基板として両面基板を図示
しているが、一方または両方の配線基板が多層基板であ
ってもよい。また、応力緩和層は、第一の配線基板(即
ち、面積の小さい配線基板)の表面に形成してもよい。FIGS. 6 and 7 exemplarily show the form of the preferred manufacturing method. Various other forms may be adopted in each step. For example, although double-sided boards are shown as the first and second wiring boards in FIGS. 6 and 7, one or both wiring boards may be multilayer boards. The stress relaxation layer may be formed on the surface of the first wiring board (that is, the wiring board having a small area).
【0094】図5に、図1に示す半導体装置(100)
をマザーボード(110)に実装した態様を模式的に断
面図にて示す。半導体装置(100)は、半導体ベアチ
ップ(5)が1次実装部(10)を介してインターポー
ザ基板(41)に電気的に接続されたものであり、この
半導体装置(100)は、マザーボード(110)に2
次実装部(120)を介して電気的に接続されている。
図示した態様においては、半導体装置(100)とマザ
ーボード(110)との間にもアンダーフィル(13
0)が注入されて、2次実装部への応力集中を緩和して
いる。FIG. 5 shows the semiconductor device (100) shown in FIG.
A mode in which is mounted on a mother board (110) is schematically shown in a sectional view. The semiconductor device (100) is a semiconductor bare chip (5) electrically connected to an interposer substrate (41) through a primary mounting portion (10). The semiconductor device (100) includes a mother board (110). ) To 2
It is electrically connected through the next mounting part (120).
In the illustrated embodiment, the underfill (13) is also provided between the semiconductor device (100) and the mother board (110).
0) is injected to alleviate the stress concentration on the secondary mounting portion.
【0095】[0095]
【発明の効果】本発明のインターポーザ基板は、複数の
配線基板から成り、隣接する配線基板の組合せのうち、
少なくとも1つの組合せにおいて、配線基板が互いに異
なる面積を有し、かつ一方の配線基板が他方の配線基板
からはみ出ることなく、上側表面に近い側に配置されて
いることを特徴とする。この特徴を有するインターポー
ザ基板の上側表面に半導体ベアチップを実装した半導体
装置をマザーボードに実装すると、半導体ベアチップか
らマザーボードに至るまでの各実装部への応力集中が十
分に緩和され、非常に優れた実装信頼性を有する実装体
を得ることができる。したがって、本発明は、多ピン狭
ピッチのLSIの製造に特に好ましく適用される。The interposer substrate of the present invention comprises a plurality of wiring substrates, and among the combinations of adjacent wiring substrates,
In at least one combination, the wiring boards have different areas, and one wiring board is arranged on the side close to the upper surface without protruding from the other wiring board. When a semiconductor device in which a semiconductor bare chip is mounted on the upper surface of an interposer substrate having this characteristic is mounted on a motherboard, stress concentration on each mounting part from the semiconductor bare chip to the motherboard is sufficiently relaxed, resulting in excellent mounting reliability. It is possible to obtain a mounting body having properties. Therefore, the present invention is particularly preferably applied to the manufacture of a multi-pin narrow pitch LSI.
【図1】 本発明の半導体装置の第1の実施形態を模式
的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing a first embodiment of a semiconductor device of the present invention.
【図2】 本発明の半導体装置の第2の実施形態を模式
的に示す断面図である。FIG. 2 is a sectional view schematically showing a second embodiment of the semiconductor device of the present invention.
【図3】 本発明の半導体装置の第3の実施形態を模式
的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing a third embodiment of the semiconductor device of the present invention.
【図4】 本発明の半導体装置の第4の実施形態を模式
的に示す断面図である。FIG. 4 is a sectional view schematically showing a fourth embodiment of the semiconductor device of the present invention.
【図5】 図1に示す半導体装置をマザーボードに実装
した状態を模式的に示す断面図である。5 is a cross-sectional view schematically showing a state in which the semiconductor device shown in FIG. 1 is mounted on a mother board.
【図6】 (a)〜(g)は、第1の実施の形態の半導
体装置を製造する各工程をそれぞれ模式的に示す。FIG. 6A to FIG. 6G schematically show respective steps of manufacturing the semiconductor device of the first embodiment.
【図7】 (a)〜(e)は、第3の実施の形態の半導
体装置を製造する各工程をそれぞれ模式的に示す。7A to 7E schematically show respective steps of manufacturing the semiconductor device of the third embodiment.
【図8】 本発明のインターポーザ基板の一例を模式的
に示す上面図である。FIG. 8 is a top view schematically showing an example of the interposer substrate of the present invention.
1,11...第一の配線基板、2,12...第二の配線基
板、13...第三の配線基板、3...応力緩和層(弾性
体)、41,42,43,44...インターポーザ基
板、5...半導体ベアチップ、6a,6b,6c...導電
体、7...キャリアフィルム、8...表層配線、9...貫
通孔、10...バンプ(1次実装部)、21...複合シー
ト、22...アンダーフィル、100,200,30
0,400...半導体装置、110...マザーボード、1
20...2次実装部、130...アンダーフィル、81,
82,83...配線基板。1, 11 ... First wiring board, 2, 12 ... Second wiring board, 13 ... Third wiring board, 3 ... Stress relaxation layer (elastic body), 41, 42, 43, 44 ... Interposer substrate, 5 ... Semiconductor bare chip, 6a, 6b, 6c ... Conductor, 7 ... Carrier film, 8 ... Surface wiring, 9 ... Through hole, 10. .. Bump (primary mounting part), 21 ... Composite sheet, 22 ... Underfill, 100, 200, 30
0,400 ... Semiconductor device, 110 ... Motherboard, 1
20 ... Secondary mounting part, 130 ... Underfill, 81,
82, 83 ... Wiring board.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東谷 秀樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Hideki Azumaya 1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric Sangyo Co., Ltd.
Claims (25)
ップを実装するためのインターポーザ基板であって、 2以上の配線基板が、隣接する配線基板と配線基板との
間に応力緩和層が位置するように積層され、かつ、隣接
する配線基板と配線基板との間が電気的に接続されて回
路を形成しており、 各配線基板は両面基板または多層基板であり、 隣接する配線基板の組合せのうち、少なくとも1つの組
合せにおいて、配線基板は互いに異なる面積を有し、か
つ一方の配線基板が他方の配線基板からはみ出ることな
く、上側表面に近い側に配置されているインターポーザ
基板。1. An interposer substrate for mounting one or a plurality of semiconductor bare chips on an upper surface thereof, wherein two or more wiring substrates have a stress relaxation layer positioned between adjacent wiring substrates. To form a circuit by electrically connecting adjacent wiring boards to each other, and each wiring board is a double-sided board or a multi-layer board. In at least one combination, the wiring boards have different areas, and one wiring board is arranged on the side closer to the upper surface without protruding from the other wiring board.
て、配線基板は互いに異なる面積を有し、かつ一方の配
線基板が他方の配線基板からはみ出ることなく、上側表
面に近い側に配置されている請求項1に記載のインター
ポーザ基板。2. In all combinations of adjacent wiring boards, the wiring boards have different areas, and one wiring board is arranged on the side closer to the upper surface without protruding from the other wiring board. The interposer substrate according to claim 1.
配線基板の組合せにおいて、配線基板は互いに相似形で
あり、配線基板が、対応する各辺の向きが一致し、かつ
各辺と各辺との間の距離が一定となるように配置されて
いる請求項1または2に記載のインターポーザ基板。3. In the combination of adjacent wiring boards having different areas, the wiring boards are similar to each other, and the wiring boards have the corresponding directions of the corresponding sides, and the respective sides are the same. The interposer substrate according to claim 1 or 2, wherein the interposer substrate is arranged so that a distance therebetween is constant.
配線基板の組合せにおいて、配線基板が互いに異なる熱
膨張率を有する請求項1〜3のいずれか1項に記載のイ
ンターポーザ基板。4. The interposer substrate according to claim 1, wherein in the combination of the adjacent wiring boards having different areas, the wiring boards have different coefficients of thermal expansion.
する請求項1〜4のいずれか1項に記載のインターポー
ザ基板。5. The interposer substrate according to claim 1, wherein each wiring substrate has a different coefficient of thermal expansion.
向かって順に小さくなるように積層されている請求項5
に記載のインターポーザ基板。6. The wiring board is laminated such that the coefficient of thermal expansion thereof decreases in order toward the upper surface.
The interposer substrate described in.
熱膨張率が、半導体ベアチップの熱膨張率と同じか或い
はそれよりも大きく、最も大きい熱膨張率を有する配線
基板の熱膨張率が、半導体装置を実装する基板の熱膨張
率と同じか或いはそれよりも小さい請求項1〜6のいず
れか1項に記載のインターポーザ基板。7. The coefficient of thermal expansion of the wiring board having the smallest coefficient of thermal expansion is equal to or larger than the coefficient of thermal expansion of the semiconductor bare chip, and the coefficient of thermal expansion of the wiring board having the largest coefficient of thermal expansion is: The interposer substrate according to any one of claims 1 to 6, which has a coefficient of thermal expansion equal to or smaller than a coefficient of thermal expansion of a substrate on which a semiconductor device is mounted.
が、半導体装置を実装する基板の面積と同じか或いはそ
れよりも小さい請求項1〜7のいずれか1項に記載のイ
ンターポーザ基板。8. The interposer substrate according to claim 1, wherein the area of the wiring board having the largest area is equal to or smaller than the area of the board on which the semiconductor device is mounted.
孔を有し、当該貫通孔に配置された導電体が、配線基板
間を電気的に接続している請求項1〜8のいずれか1項
に記載のインターポーザ基板。9. The stress relieving layer has a through-hole penetrating in the thickness direction, and a conductor arranged in the through-hole electrically connects the wiring boards. The interposer substrate according to claim 1.
導電ペースト、または配線基板の表面に形成されたバン
プである請求項9に記載のインターポーザ基板。10. The conductor is a lump of metal, metal powder, metal particles,
The interposer substrate according to claim 9, which is a conductive paste or a bump formed on a surface of a wiring substrate.
る長径の比が2以上の扁球である請求項9に記載のイン
ターポーザ基板。11. The interposer substrate according to claim 9, wherein the conductor is made of metal and is a flattened sphere having a ratio of the major axis to the minor axis of 2 or more.
刷もしくは転写、またはスタッドバンプボンディングで
配線基板の表面に形成されたバンプである請求項9に記
載のインターポーザ基板。12. The interposer substrate according to claim 9, wherein the conductor is a bump formed on the surface of the wiring substrate by plating, printing or transfer of a conductive paste, or stud bump bonding.
〜12のいずれか1項に記載のインターポーザ基板。13. The stress relaxation layer is made of an elastic material.
The interposer substrate according to any one of 1 to 12.
板のうち、より大きい引張弾性率を有する配線基板の引
張弾性率の50%以下の引張弾性率を有するものである
請求項13に記載のインターポーザ基板。14. The elastic body has a tensile elastic modulus of 50% or less of a tensile elastic modulus of a wiring substrate having a larger tensile elastic modulus among wiring substrates located on both sides of the elastic body. Interposer board.
性率よりも小さい引張弾性率を有するものである請求項
13または14に記載のインターポーザ基板。15. The interposer substrate according to claim 13, wherein the elastic body has a tensile elastic modulus smaller than that of all wiring substrates.
紫外線硬化性樹脂の硬化物を含む請求項13〜15のい
ずれか1項に記載のインターポーザ基板。16. The interposer substrate according to claim 13, wherein the elastic body contains a cured product of a thermosetting resin and / or an ultraviolet curable resin.
ラーが含まれている請求項13〜16のいずれか1項に
記載のインターポーザ基板。17. The interposer substrate according to claim 13, wherein the elastic body contains a filler made of a non-conductive material.
あって、配線基板として、少なくとも1つの配線基板の
面積が他の少なくとも1つの配線基板の面積と異なる2
以上の両面基板または多層基板を用意し、隣接する2つ
の配線基板を、下記の1)〜5)の工程: 1)一方の配線基板の一方の露出表面に、応力緩和層を
形成する工程、 2)応力緩和層に厚さ方向を貫通する貫通孔を形成する
工程、 3)貫通孔に導電体を配置する工程、 4)応力緩和層の表面に、他方の配線基板を配置する工
程、 5)応力緩和層とその両面に位置する配線基板とを接合
するとともに、導電体を介して2つの配線基板を電気的
に接続する工程 によって積層および一体化し、かつ隣接する配線基板の
組合せのうち、少なくとも1つの組合せにおいて、配線
基板は互いに異なる面積を有し、かつ一方の配線基板が
他方の配線基板からはみ出ないように積層するインター
ポーザ基板の製造方法。18. A method of manufacturing an interposer substrate, wherein the area of at least one wiring board is different from the area of at least one other wiring board as the wiring board.
The above double-sided board or multilayer board is prepared, and two adjacent wiring boards are subjected to the following steps 1) to 5): 1) A step of forming a stress relaxation layer on one exposed surface of one wiring board, 2) a step of forming a through hole penetrating the stress relaxation layer in the thickness direction, 3) a step of disposing a conductor in the through hole, 4) a step of disposing the other wiring substrate on the surface of the stress relaxation layer, 5 ) Bonding the stress relieving layer and the wiring boards located on both sides thereof, and laminating and integrating the two wiring boards by a process of electrically connecting the two wiring boards via a conductor, and among the combinations of the adjacent wiring boards, In at least one combination, a method for manufacturing an interposer substrate, wherein wiring boards have different areas, and one wiring board is stacked so as not to protrude from the other wiring board.
い直径を有する金属球を貫通孔に配置することにより実
施し、上記5)を、応力緩和層の厚さ方向に圧力を加え
て金属球を扁球にして2つの配線基板に圧接させること
により実施する、請求項18に記載のインターポーザ基
板の製造方法。19. The method 3) is carried out by disposing a metal ball having a diameter smaller than the diameter of the through hole in the through hole, and the method 5) is performed by applying pressure in the thickness direction of the stress relaxation layer. The method of manufacturing an interposer substrate according to claim 18, wherein the interposer substrate is manufactured by forming a metal sphere into a flattened sphere and contacting the two wiring substrates with pressure.
たは紫外線硬化性樹脂を含む弾性体を用いて実施し、上
記5)を、当該樹脂を硬化させることにより実施する、
請求項18または19に記載のインターポーザ基板の製
造方法。20. The above 1) is performed using an elastic body containing a thermosetting resin and / or an ultraviolet curable resin, and the above 5) is performed by curing the resin.
A method of manufacturing an interposer substrate according to claim 18 or 19.
あって、配線基板として、少なくとも1つの配線基板の
面積が他の少なくとも1つの配線基板の面積と異なる2
以上の両面基板または多層基板を用意し、隣接する2つ
の配線基板を、下記のI)〜IV)の工程: I)一方の配線基板の一方の露出表面に導電体から成る
バンプを形成する工程、 II)当該配線基板のバンプを形成した面、または他方の
配線基板の一方の露出表面に応力緩和層を形成する工
程、 III)上記2つの配線基板を、応力緩和層およびバンプ
を介して対向するように配置する工程、 IV)応力緩和層とその両面に位置する配線基板とを接合
するとともに、バンプを介して2つの配線基板を電気的
に接続する工程 によって積層および一体化し、かつ隣接する配線基板の
組合せのうち、少なくとも1つの組合せにおいて、配線
基板は互いに異なる面積を有し、かつ一方の配線基板が
他方の配線基板からはみ出ないように積層するインタポ
ーザ基板の製造方法。21. A method of manufacturing an interposer substrate, wherein the area of at least one wiring board is different from the area of at least one other wiring board as the wiring board.
The above double-sided board or multi-layered board is prepared, and two adjacent wiring boards are subjected to the following steps I) to IV): I) A step of forming a bump made of a conductor on one exposed surface of one wiring board. , II) A step of forming a stress relaxation layer on the bump-formed surface of the wiring board or on one exposed surface of the other wiring board, III) The two wiring boards are opposed to each other via the stress relaxation layer and the bump. IV) The stress relieving layer and the wiring boards located on both sides thereof are joined together, and the two wiring boards are electrically connected through the bumps so that they are laminated and integrated, and are adjacent to each other. In at least one combination of wiring boards, the wiring boards have different areas, and one wiring board is stacked so that it does not protrude from the other wiring board. Method of manufacturing a plate.
圧力を加えて、バンプを応力緩和層中に貫通させ、さら
にバンプの先端を配線基板に圧接させることにより実施
する、請求項21に記載のインターポーザ基板の製造方
法。22. The step IV) is performed by applying pressure in the thickness direction of the stress relaxation layer so that the bump penetrates into the stress relaxation layer and the tip of the bump is pressed against the wiring board. 21. A method for manufacturing an interposer substrate according to item 21.
たは紫外線硬化性樹脂を含む弾性体を用いて実施し、上
記IV)を、当該樹脂を硬化させることにより実施する、
請求項21または22に記載のインターポーザ基板の製
造方法。23. The step I) is performed using an elastic body containing a thermosetting resin and / or an ultraviolet curable resin, and the step IV) is performed by curing the resin.
A method for manufacturing an interposer substrate according to claim 21 or 22.
の半導体ベアチップがフェイスダウン実装されて成る半
導体装置であって、インターポーザ基板が請求項1〜1
7のいずれか1項に記載のインターポーザ基板であり、
半導体ベアチップが上側表面に実装されている半導体装
置。24. A semiconductor device in which one or a plurality of semiconductor bare chips are face-down mounted on an interposer substrate, wherein the interposer substrate is the interposer substrate.
7. The interposer substrate according to any one of 7 above,
A semiconductor device in which a semiconductor bare chip is mounted on the upper surface.
項18〜23のいずれか1項に記載の方法でインターポ
ーザ基板を形成すること、およびインターポーザ基板の
上側表面に1または複数の半導体ベアチップをフェイス
ダウン実装することを含む半導体装置の製造方法。25. A method of manufacturing a semiconductor device, comprising forming an interposer substrate by the method according to claim 18, and forming one or a plurality of bare semiconductor chips on an upper surface of the interposer substrate. A method of manufacturing a semiconductor device including face-down mounting.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002124415A JP2003318322A (en) | 2002-04-25 | 2002-04-25 | Interposer substrate, its manufacturing method, semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002124415A JP2003318322A (en) | 2002-04-25 | 2002-04-25 | Interposer substrate, its manufacturing method, semiconductor device and its manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003318322A true JP2003318322A (en) | 2003-11-07 |
Family
ID=29539463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002124415A Withdrawn JP2003318322A (en) | 2002-04-25 | 2002-04-25 | Interposer substrate, its manufacturing method, semiconductor device and its manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003318322A (en) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005114728A1 (en) * | 2004-05-21 | 2005-12-01 | Nec Corporation | Semiconductor device, wiring board and manufacturing method thereof |
JP2005353953A (en) * | 2004-06-14 | 2005-12-22 | Nec Toppan Circuit Solutions Inc | Printed wiring board and semiconductor device |
JP2006147854A (en) * | 2004-11-19 | 2006-06-08 | Shinko Electric Ind Co Ltd | Conversion board and semiconductor device using the same |
JP2008510309A (en) * | 2004-08-19 | 2008-04-03 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Wiring board for semiconductor component including external contact pad of external contact portion, and manufacturing method thereof |
JP2014049578A (en) * | 2012-08-30 | 2014-03-17 | Ibiden Co Ltd | Wiring board and manufacturing method of wiring board |
WO2016093514A1 (en) * | 2014-12-11 | 2016-06-16 | 엘지이노텍 주식회사 | Electronic module comprising multi-layer interposer |
US9468100B2 (en) | 2012-01-27 | 2016-10-11 | Murata Manufacturing Co., Ltd. | Multilayer wiring substrate |
-
2002
- 2002-04-25 JP JP2002124415A patent/JP2003318322A/en not_active Withdrawn
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005114728A1 (en) * | 2004-05-21 | 2005-12-01 | Nec Corporation | Semiconductor device, wiring board and manufacturing method thereof |
JP2005353953A (en) * | 2004-06-14 | 2005-12-22 | Nec Toppan Circuit Solutions Inc | Printed wiring board and semiconductor device |
JP4561193B2 (en) * | 2004-06-14 | 2010-10-13 | 株式会社トッパンNecサーキットソリューションズ | Printed wiring board and semiconductor device |
JP2008510309A (en) * | 2004-08-19 | 2008-04-03 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Wiring board for semiconductor component including external contact pad of external contact portion, and manufacturing method thereof |
JP2006147854A (en) * | 2004-11-19 | 2006-06-08 | Shinko Electric Ind Co Ltd | Conversion board and semiconductor device using the same |
US9468100B2 (en) | 2012-01-27 | 2016-10-11 | Murata Manufacturing Co., Ltd. | Multilayer wiring substrate |
JP2014049578A (en) * | 2012-08-30 | 2014-03-17 | Ibiden Co Ltd | Wiring board and manufacturing method of wiring board |
WO2016093514A1 (en) * | 2014-12-11 | 2016-06-16 | 엘지이노텍 주식회사 | Electronic module comprising multi-layer interposer |
KR20160071030A (en) * | 2014-12-11 | 2016-06-21 | 엘지이노텍 주식회사 | Electric module having multilayer interposer |
KR102311088B1 (en) * | 2014-12-11 | 2021-10-12 | 엘지이노텍 주식회사 | Electric module having multilayer interposer |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3961092B2 (en) | Composite wiring board, flexible substrate, semiconductor device, and method of manufacturing composite wiring board | |
JP3889856B2 (en) | Method for manufacturing printed wiring board with protruding electrodes | |
US6955948B2 (en) | Method of manufacturing a component built-in module | |
JP3547423B2 (en) | Component built-in module and manufacturing method thereof | |
JP4145730B2 (en) | Module with built-in semiconductor | |
JP4279893B2 (en) | Manufacturing method of circuit component built-in module | |
JP4272693B2 (en) | Manufacturing method of module with built-in components | |
US8872041B2 (en) | Multilayer laminate package and method of manufacturing the same | |
JP3553043B2 (en) | Component built-in module and manufacturing method thereof | |
JPH11220262A (en) | Circuit part built-in module and manufacture thereof | |
KR20060049094A (en) | Semiconductor device and method for producing the same | |
JP2001244638A (en) | Module with built-in circuit and its manufacturing method | |
WO2006043388A1 (en) | Module with built-in semiconductor and method for manufacturing the module | |
TW200302685A (en) | Circuit component built-in module and method of manufacturing the same | |
JP2009212146A (en) | Board and manufacturing method for the same | |
JP2004311788A (en) | Sheet module and its manufacturing method | |
JP4606685B2 (en) | Module with built-in circuit components | |
US20090017582A1 (en) | Method for manufacturing semiconductor device | |
JP2003318322A (en) | Interposer substrate, its manufacturing method, semiconductor device and its manufacturing method | |
JP2004055770A (en) | Method for manufacturing semiconductor device and the semiconductor device | |
JP2012147032A (en) | Substrate manufacturing method | |
JP2004363566A (en) | Electronic-component mounting body and method of manufacturing the same | |
JP2010283300A (en) | Wiring board with bump electrode, and method of manufacturing the same | |
JP2004071946A (en) | Wiring substrate, substrate for semiconductor package, semiconductor package, and their manufacturing method | |
JP2007067053A (en) | Module with built-in component, and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20061101 |