JP2003318286A - フィン・メモリ・セルおよびその製造方法 - Google Patents

フィン・メモリ・セルおよびその製造方法

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Abstract

(57)【要約】 【課題】 本発明は、製造のコストおよび複雑さを過度
に増大させることなしに、セル密度を増大させるメモリ
・セルおよびその形成方法を提供する。 【解決手段】 本発明は、メモリ・セルを形成するフィ
ン構成を提供する。具体的には、フィン電界効果トラン
ジスタ（ＦＥＴ）を形成してアクセス・トランジスタを
与え、フィン・キャパシタを形成してストレージ・キャ
パシタを与える。フィンＦＥＴとフィン・キャパシタと
を用いてメモリ・セルを形成することにより、メモリ・
セル密度を従来のプレーナ・キャパシタ構成よりも著し
く増大させることができる。加えて、従来のディープ・
トレンチ・キャパシタ構成よりも著しく少ないプロセス
のコストおよび複雑さでメモリ・セルを形成することが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、半導
体製造の分野に関し、特に、ダブル・ゲート電界効果ト
ランジスタの形成方法に関する。
【０００２】
【従来の技術】半導体デバイスの製造において競争力の
あるコストおよび性能を維持する必要性が、集積回路の
デバイス密度増大の要因となった。デバイス密度の増大
を促進するために、これら半導体デバイスのフィーチャ
・サイズの縮小を可能にする新たな技術が絶えず必要と
される。
【０００３】デバイス密度を絶えず増大させる圧力は、
ダイナミックＲＡＭ（ＤＲＡＭ）テクノロジにおいて特
に強い。ＤＲＡＭは、最も一般的に使用されるタイプの
メモリであり、したがって、様々な集積回路設計におい
て見られる。ＤＲＡＭは、例えばプロセッサおよび論理
装置のような特定用途向け集積回路（ＡＳＩＣ）に頻繁
に組み込まれる。
【０００４】それぞれのＤＲＡＭセルは、アクセス・ト
ランジスタと、メモリ・データを格納するために用いら
れるキャパシタとを含む。メモリ・データを格納するた
めに用いられる最も一般的な２つのタイプのキャパシタ
は、ディープ・トレンチ・キャパシタとプレーナ・キャ
パシタである。ディープ・トレンチ・キャパシタは、一
般的には、メモリ密度の増大という利点を有する一方、
プロセスの複雑さおよびコストの増大という不都合を有
する。この理由のために、ディープ・トレンチ・キャパ
シタは、一般的には、メモリ・セルの総数が、増大した
プロセス・コストを正当化できる場合にのみ使用され
る。これに対して、プレーナ・キャパシタは、はるかに
簡単な製造手法を用いて製造することができ、一般的に
は過度の処理コストをデバイスに加えることがない。し
かしながら、プレーナ・キャパシタは、ディープ・トレ
ンチ・キャパシタがもたらすようなセル密度を提供せ
ず、したがって、必要とされるメモリ・セルの数が比較
的少ない用途に制限される。
【０００５】
【発明が解決しようとする課題】したがって、製造のコ
ストおよび複雑さを過度に増大させることなしに、ＤＲ
ＡＭメモリ・セル密度を増大させる改良されたメモリ構
造および製造方法の必要性が存在する。
【０００６】
【課題を解決するための手段】本発明は、製造のコスト
および複雑さを過度に増大させることなしに、セル密度
を増大させるメモリ・セルおよびその形成方法を提供す
る。本発明の好適な実施の形態は、メモリ・セルを形成
するフィン構成を提供する。具体的には、フィン電界効
果トランジスタ（ＦＥＴ）を形成してアクセス・トラン
ジスタを与え、フィン・キャパシタを形成してストレー
ジ・キャパシタを与える。フィンＦＥＴとフィン・キャ
パシタとを用いてメモリ・セルを形成することにより、
メモリ・セル密度を従来のプレーナ・キャパシタ構成よ
りも著しく増大させることができる。加えて、従来のデ
ィープ・トレンチ・キャパシタ構成よりも著しく少ない
プロセスのコストおよび複雑さでメモリ・セルを形成す
ることができる。
【０００７】本発明の上述のおよび他の利点と特徴は、
添付図面に説明される本発明の好適な実施の形態の下記
の詳細な説明から明らかとすることができる。
【０００８】
【発明の実施の形態】本発明は、製造のコストおよび複
雑さを過度に増大させることなしに、セル密度を増大さ
せるメモリ・セルおよびその形成方法を提供する。本発
明の好適な実施の形態は、メモリ・セルを形成するフィ
ン構成を使用する。具体的には、フィン電界効果トラン
ジスタ（ＦＥＴ）を形成してアクセス・トランジスタを
与え、フィン・キャパシタを形成してストレージ・キャ
パシタを与える。フィンＦＥＴとフィン・キャパシタと
を用いてメモリ・セルを形成することにより、メモリ・
セル密度を従来のプレーナ・キャパシタ構成よりも著し
く増大させることができる。加えて、従来のディープ・
トレンチ・キャパシタ構成よりも著しく少ないプロセス
のコストおよび複雑さでメモリ・セルを形成することが
できる。
【０００９】フィンＦＥＴテクノロジにおいて、トラン
ジスタのボディは垂直の“フィン”形状で形成される。
次に、トランジスタのゲートは、フィンの１以上の面上
に形成される。このダブル・ゲート・トランジスタを形
成する好適な方法は、デバイスのゲート長が最小のフィ
ーチャ・サイズとなることを可能にすると同時に、ボデ
ィの厚さがゲート長よりはるかに小さくなることを可能
にする。一般的に、トランジスタの動作時にチャネルが
完全に空乏であること（fully depleted channel）を保
証するためにフィンを十分に狭くすることが望ましい。
これは、得られたデバイスのしきい値電圧の制御を向上
させる。フィンＦＥＴを形成する好適な方法は、イメー
ジ拡張手法、すなわち側壁イメージ転写を用いてトラン
ジスタ・ボディの厚さを定め、トランジスタ・ボディの
厚さが最小サイズ以下のフィーチャ・サイズで確実に形
成されるのを可能にすることによってこれを実現する。
【００１０】本発明のメモリ・セルは、また、フィン形
状のボディを用いてストレージ・キャパシタを形成す
る。具体的には、フィン・ボディの一部を高ドープし、
メモリ・セル・キャパシタのストレージ・ノードを構成
させる。次に、絶縁体層をフィン側壁上に形成し、共通
対向電極をフィンの上に形成してフィン・キャパシタを
完成させる。これらのフィン・キャパシタは、プロセス
の過度の複雑さを要求することなしに高いデバイス密度
を与えるという利点を有する。
【００１１】本発明のメモリ・セルは、いくつかの理由
で典型的なプレーナ・メモリ・セルを上回る密度上の利
点を有する。第一に、転送トランジスタに対するフィン
ＦＥＴの使用は、典型的なプレーナ・トランジスタを上
回る密度上の利点を有する。第二に、キャパシタのフィ
ン構造は、限られたスペースにおいて典型的なプレーナ
・キャパシタ・テクノロジを用いて実現できる容量より
も大きい容量を可能にする。これは、フィンの両面がキ
ャパシタ・ストレージ面積を構成するからである。フィ
ンは、典型的には１リソグラフィ単位の高さに形成さ
れ、したがって、フィン・キャパシタは、典型的なプレ
ーナ・キャパシタの２倍のキャパシタ・ストレージ面積
を有することができる。物理的なセル面積に対する不利
益を伴わずに、より高いフィンを使用してより大きなス
トレージ容量を得ることにより、さらなる利点を達成で
きる。総合すれば、フィン・キャパシタに割り当てられ
る面積に依存して、１０リソグラフィ平方（lithograph
ic square）より小さくフィン・メモリ・セルを形成で
きる。例えば、キャパシタの幅が最小のフィーチャ・サ
イズに制限される場合には、メモリ・セルは、９リソグ
ラフィ平方で形成できる。
【００１２】これに対して、典型的なプレーナＤＲＡＭ
セルは、同等のリソグラフィ・フィーチャ・サイズに関
して少なくとも２５％大きくなることが避けられない。
というのは、ＦＥＴおよびストレージ・ノードを形成す
るために用いられるシリコン・メサは、少なくとも１リ
ソグラフィ平方でなければならず、したがって、全体の
セルがこのサイズを収容できるよう成長しなければなら
ないからである。たとえレイアウト面積が増大しても、
上述したフィン・キャパシタの追加の容量のために、典
型的なプレーナＤＲＡＭセルはフィン・メモリ・セルの
容量の半分を有することとなる。言い換えれば、典型的
なプレーナ・セルにおいては、ストレージ面積を増大さ
せるためにセル面積を増大させなければならない。
【００１３】したがって、フィン・メモリ・セルは、組
み込みアプリケーションに用いられるストレージ用の高
密度メモリ・アレイを、低いプロセス・コストで提供す
ることができる。
【００１４】図１を参照すると、好適な実施の形態に係
るフィン・メモリ・セルの形成方法１００が示される。
方法１００は、製造の容易さを保持しコストを低減しな
がら、デバイス密度を増大させる方法でフィン・メモリ
・セルを形成する。
【００１５】方法１００の第一の工程１０２は、適切な
ウェハを準備する。好適な実施の形態において、用いら
れるウェハは、絶縁体上シリコン（ＳＯＩ）ウェハを含
む。したがって、ウェハは、ＳＯＩ層の下の埋込酸化物
層から成る。後段で明らかになるように、ＳＯＩ層を用
いてダブル・ゲート・トランジスタのボディを形成す
る。このため、５×１０15ｃｍ-3 〜８×１０18ｃｍ-3
の範囲のｐ型ドーピング密度を有するＳＯＩ層を用いて
トランジスタのしきい値電圧の適切なセンタリングおよ
び制御を与えることが一般的に好ましい。一方、後述す
る他の実施の形態においては、ＳＯＩ層のドーピング
は、適切な打込みを用いて後に行われる。
【００１６】一方、非ＳＯＩウェハを用いることもでき
る。非ＳＯＩウェハを用いるとき、プロセスは、特に述
べる点を除いて、ほかの点ではＳＯＩウェハの場合と同
一のままである。
【００１７】方法１００の次の工程１０４は、側壁イメ
ージ転写を用いてフィン・パターンを形成する。ゲート
長よりも狭いフィン厚さを有することが一般的に望まし
い。典型的には、良好なしきい値電圧制御のためにフィ
ンの厚さはゲート長の４分の１より小さい必要がある。
また、一般的に、量子閉じ込め（quantum confinemen
t）問題による移動度の劣化を避けるために、フィンの
厚さは２．５ｎｍより大きいことが望ましい。一般的に
は、ゲート長は最小のフィーチャ・サイズに作成される
ので、側壁イメージ転写を用いて最小サイズ以下のフィ
ンのフィーチャ・サイズを実現する。
【００１８】側壁イメージ転写は、典型的には、主軸
（mandrel）層および少なくとも１つのエッチング停止
層の形成を含む。次に主軸層をパターニングし、パター
ニングされた主軸層の側壁上に側壁スペーサを形成す
る。これらの側壁スペーサを用いてフィンを定め、側壁
イメージ転写を完成させる。側壁イメージ転写は多くの
利点をもたらすが、最も重要な利点は、それがフィーチ
ャを最小のリソグラフィ・フィーチャ・サイズ未満で精
確に形成することを可能にする点である。具体的には、
側壁イメージ転写を用いてフィンを定めるので、従来の
リソグラフィを用いて形成し得る幅よりも狭い幅を有す
るトランジスタのフィンを精確に形成できる。フィン幅
はスペーサ幅によって決定される。スペーサ幅は、従来
のリソグラフィを用いてプリントおよび形成できるフィ
ンよりもはるかに狭くエッチングできる。
【００１９】主軸層の形状の外辺部がスペーサを定める
ために用いられる側壁を与えるように、主軸層を最初に
パターニングして形状を定める。主軸層は、好ましくは
酸化物あるいは他の適切な材料の層を含む。一般的に
は、主軸層が１０ｎｍから１００ｎｍの厚さを有するこ
とが望ましいが、このような厚さは、要求されるボディ
の厚さに従って変化し得る。窒化シリコンまたは他の適
切な材料の付着，それに続く適切な方向性エッチングを
用いて側壁スペーサを形成できる。
【００２０】図２を参照すると、エッチング停止層およ
び主軸層の形成後のウェハ部分２００の断面図が示され
る。ウェハ部分２００はＳＯＩウェハを構成し、したが
ってＳＯＩ層２０２と埋込絶縁体層２０４とを有する。
ＳＯＩ層の上にエッチング停止層２０６が形成される。
エッチング停止層２０６の上に主軸層２１２が形成され
る。
【００２１】図３を参照すると、主軸層をパターニング
した後のウェハ部分２００の断面図が示される。また、
パターニングされた主軸層は、側壁イメージ転写におい
て用いられる主軸形状４０２を与える。
【００２２】図４を参照すると、図３および他の断面図
を定める切断線Ａ−Ａを含むウェハ部分２００の平面図
が示される。当業者は、図４およびここに示される他の
平面図が、図３および他の断面図と同じ縮尺で描かれて
いないことを理解できる。図４は、ウェハ部分２００上
に形成され、フィン・メモリ・セルを形成するフィンを
定めるために用いられる主軸形状４０２を説明する。後
段で明らかになるように、主軸形状４０２を用いてフィ
ンを定め、このフィンを用いて８個のＤＲＡＭフィン・
メモリ・セルを形成することとなる。
【００２３】図５を参照すると、主軸形状４０２の側壁
上に側壁スペーサ４０３を形成した後のウェハ部分２０
０の断面図が示される。図６を参照すると、主軸形状４
０２とエッチング停止層２０６とを除去して、主軸形状
の以前の境界線の周囲に側壁スペーサ４０３のループの
みを残した後のウェハ部分２００の断面図が示される。
このプロセスは、主軸形状の全てのエッジ上に側壁スペ
ーサを自然に形成するので、側壁スペーサは、一般的
に、“ループ状（loop）”の物質を構成することとな
る。次に述べるように、これらのループをトリムして不
連続（discrete）フィン構造を与える。
【００２４】図１に戻って、次の工程１０６は、フィン
・パターンのトリムである。フィン・パターンをトリム
してループを不連続形状へ変える。具体的には、それぞ
れのフィン・パターン・ループの端部を除去し、各ルー
プから２つのフィン・パターンを作成する。これは、ル
ープの端部のみを露出する適切なフォトレジストの付着
およびパターニング、露出した端部のエッチングのよう
なあらゆる適切なパターニング手法を用いて行うことが
できる。次に、残留するフォトレジストを除去し、不連
続フィン・パターンを残す。
【００２５】図７を参照すると、フィン・パターンが適
切なフォトレジストによって覆われたウェハ部分２００
の平面図が示される。フォトレジストに開口部４０４を
形成して側壁スペーサ４０３の端部を露出させる。これ
により、フィン・パターンの端部を適切なエッチングを
用いて除去するのを可能にする。図８を参照すると、フ
ィン・パターンの端部をトリムしてフォトレジストを除
去した後のウェハ部分２００の平面図が示される。この
プロセスは、フィン・パターンのそれぞれのループを２
つの不連続フィン・パターン４０３に変える。後段で明
らかになるように、２個のＤＲＡＭメモリ・セルがそれ
ぞれの不連続フィン・パターン４０３を用いて形成され
ることとなる。
【００２６】図１に戻って、次の工程１０８は、ＳＯＩ
層をエッチングしてフィンを形成する。これは、フィン
・パターンに対して選択的なあらゆる適切なエッチング
を用いて行うことができる。ＳＯＩ層をフィン・パター
ンに対して選択的にエッチングして、メモリ・セル内の
フィン・トランジスタおよびフィン・キャパシタのボデ
ィを構成する“フィン”構造を、それぞれのパターンに
ついて形成する。このエッチングは、トリムされた側壁
スペーサ・イメージをＳＯＩ層へ転写し、側壁イメージ
転写を完了する。これは、側壁スペーサに対して選択的
にＳＯＩ層をエッチングし、埋込絶縁体層２０４の上で
停止する反応性イオンエッチングを用いることによって
好ましくは行われる。バルク・ウェハを用いる場合に
は、層の形成のような他の手段によってエッチングの停
止が行われる。代わりに、所望の深さまでの時限エッチ
ングを用いてもよい。
【００２７】図９を参照すると、フィンを形成した後の
ウェハ部分２００の断面図が示される。具体的には、フ
ィン・パターンを構成していた側壁スペーサ４０３のそ
れぞれの下のＳＯＩ層からフィン４０６を形成する。バ
ルク・ウェハを用いる場合には、層の形成あるいは所望
の深さまでの時限エッチングのような他の手段によって
エッチングの停止を行う。
【００２８】図１に戻って、次の工程１１０は、フィン
の側壁上に犠牲酸化物を形成する。犠牲酸化物を用いて
フィンの露出した側面をクリーンにし、イオン打込みの
際にフィンを保護する。典型的には、熱酸化物の薄い層
を成長させることによって犠牲酸化物を与えることがで
きる。
【００２９】次の工程１１２は、キャパシタ・フィンの
ドープである。ＤＲＡＭセルのストレージ・キャパシタ
を構成するフィンを縮退的に（degenerately）ドープし
て容量を増大させることが一般的に望ましい。しかしな
がら、転送トランジスタのフィン領域は、一般的にはこ
のようにドープすべきでない。したがって、フィンのキ
ャパシタ部分を適切なリソグラフィ・プロセスを用いて
選択的に露出させ、フィンのその部分に適切なドーピン
グ打込みを行う。
【００３０】一部のケースにおいては、露出したフィン
のキャパシタ部分に対して追加の処理を実行することが
望ましい。例えば、高Ｋ誘電体のような追加のまたは異
なるタイプの誘電体を、この時点でフィンのキャパシタ
部分のみの上に形成してもよい。露出したフィンのキャ
パシタ部分の他の処理は、追加の導体材料を加えてキャ
パシタの性能を向上させあるいはキャパシタ誘電体に関
するプロセス能力を向上させる工程を含むことができ
る。
【００３１】図１０を参照すると、ドーパント打込みプ
ロセスの際にフィン４０６を選択的に露出させる方法を
示すウェハ部分２００の平面図が示される。これは、フ
ィンのキャパシタ部分を縮退的にドープすると同時に、
フィン４０６の他の部分を非ドープのままにする。これ
らのフィンの高ドープ部分を用いてメモリ・セル・キャ
パシタのストレージ・ノードを形成する。さらに、特殊
キャパシタ誘電体の形成のような他の処理をこの時点で
実行してもよい。
【００３２】図１に戻って、次の工程１１４は追加のフ
ィン打込みを実行し、犠牲酸化物を除去する。工程１１
２からのブロッキング層を除去した後、（ｎ型トランジ
スタまたはｐ型トランジスタいずれが形成されるかに依
存して）適切な化学種を用いる追加の打込みをフィン・
ボディに行う。これらの打込みを実行してボディを適切
にドープし、トランジスタのしきい値電圧を設定するこ
とができる。これらの打込みは、好ましくは、ＳＯＩ層
の露出した側壁への斜め打込みを含むことができる。犠
牲酸化物の除去は、クリーニング・プロセスを完了し、
フィンの側壁をゲート絶縁体層が形成できるようにす
る。
【００３３】次の工程１１６は、フィンの側壁上にゲー
ト絶縁体層を形成する。これは、典型的には７５０℃〜
８００℃での熱酸化、あるいはあらゆる他の適切なプロ
セスを用いてゲート酸化物を形成することによって提供
できる。
【００３４】次の工程１１８は、ゲート導体材料を形成
しパターニングする。ＤＲＡＭセルにおいて、ゲート導
体材料は、転送トランジスタのゲートの形成に加えて、
キャパシタの対向電極とメモリ・セルのアクセスに使用
されるワード線とを形成する。適切なゲート導体材料は
ドープトポリシリコンである。ゲート導体材料を付着
し、ドープまたはその場ドープしてもよい。図１１およ
び１２を参照すると、付着しパターニングされたゲート
導体材料を有するウェハ部分２００が示される。図１１
はウェハ部分２００の平面図を示し、図１２は図１１の
線Ｂ−Ｂに沿って得られた断面図を示す。図１１および
１２において、ゲート導体材料をパターニングしてゲー
ト４０８と対向電極４１０とを形成する。ゲート４０８
は、また、メモリ・セルにアクセスするために用いられ
るワード線を構成する。ゲート４０８がフィン４０６と
交差するそれぞれの位置に転送フィンＦＥＴが形成され
ることを留意されたい。したがって、図１１は、ウェハ
部分２００上の８個の個別の転送フィンＦＥＴの形成を
説明する。加えて、対向電極４１０がフィン４０６と交
差するそれぞれの位置にフィン・ストレージ・キャパシ
タが形成される。したがって、図１１は、ウェハ部分２
００における８個の個別のフィン・ストレージ・キャパ
シタの形成を説明する。
【００３５】図１に戻って、次の工程１２０は側壁再酸
化を実行しソース／ドレイン打込みを形成する。側壁再
酸化は、ゲート構造のパターニングの際にダメージを受
ける可能性があるフィンの側面を再びクリーンにするの
に役立つ。ソース／ドレイン打込みは、フィンの側壁へ
斜め打込みを実行しソースおよびドレイン領域を形成す
ることによって好ましくは行われる。斜め打込みは、好
ましくは、ｎ型ＦＥＴに対するヒ素またはｐ型ＦＥＴに
対する二フッ化ホウ素（boron difluoride）を含み、ビ
ームの法線（ray normal）からウェハの平面までが４５
度〜７５度傾斜している。これらの打込みのドーズおよ
びエネルギは、好ましくは、２×１０14ｃｍ-2〜１×１
０15ｃｍ-2で０．５ｋｅＶ〜５ｋｅＶの範囲である。
【００３６】図１に戻って、次の工程１２２は、コンタ
クトを形成し、メモリ・セルを完成する。形成されるコ
ンタクトは、典型的にはビット線コンタクトとワード線
コンタクトとを含むこととなる。加えて、この工程は、
また、キャパシタの対向電極へのコンタクトの形成を含
み、対向電極が大地またはＶＤＤのような電位と接続す
るのを可能としてもよい。これらのコンタクトの全て
は、絶縁体を付着し、パターニングしてバイアを開口
し、バイアを適切な導体材料で充填するダマシン・プロ
セスのようなあらゆる適切な手法を用いて形成できる。
【００３７】一般的には、ビット線コンタクトは、それ
ぞれのフィンと交差して形成されることとなる。図１３
を参照すると、ビット線コンタクト４１１がそれぞれの
フィン４０６と交差して形成された後のウェハ部分２０
０を示す。
【００３８】コンタクトが形成された状態で、必要に応
じて適切なラインの後工程処理（back end of line pro
cessing）およびパッケージングを用いてデバイスを完
成することができる。
【００３９】したがって、本発明は、製造のコストおよ
び複雑さを過度に増大させることなしに、セル密度の増
大をもたらすメモリ・セルおよびその形成方法を提供す
る。本発明の好適な実施の形態は、メモリ・セルを形成
するフィン構成を提供する。具体的には、フィン電界効
果トランジスタ（ＦＥＴ）を形成してアクセス・トラン
ジスタを与え、フィン・キャパシタを形成してストレー
ジ・キャパシタを与える。フィンＦＥＴとフィン・キャ
パシタとを用いてメモリ・セルを形成することにより、
メモリ・セル密度を従来のプレーナ・キャパシタ構成よ
りも著しく増大させることができる。加えて、従来のデ
ィープ・トレンチ・キャパシタ構成よりも著しく少ない
プロセスのコストおよび複雑さでメモリ・セルを形成す
ることができる。
【００４０】フィン・タイプのダブル・ゲート電界効果
トランジスタを用いる代表的な実施形態を参照して本発
明を詳細に説明してきたが、当業者は、好適な実施形態
を他のタイプのダブル・ゲート・トランジスタに適用で
き、実施例の細部の変更を本発明の思想および範囲から
外れることなしに行うことができるということを理解で
きる。当業者は、また、異なる分離テクノロジ（例えば
ＬＯＣＯＳ，リセス酸化物（ＲＯＸ）等），異なるウェ
ルおよび基板テクノロジ，異なるドーパント・タイプ，
異なるエネルギおよび化学種に本発明を適用できること
を理解できる。さらに、他の半導体テクノロジ（例え
ば、ＢｉＣＭＯＳ，バイポーラ，絶縁体上シリコン（Ｓ
ＯＩ），シリコンゲルマニウム（ＳｉＧｅ））に本発明
の思想を適用できることを理解できる。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ａ）フィン・ボディと、ｂ）前記フィン・ボディ
の第一の部分の上に形成されたゲート電極と、ｃ）前記
ゲート電極と隣接する前記フィン・ボディに形成された
ソースおよびドレインと、ｄ）前記フィン・ボディの第
二の部分で形成されたストレージ・キャパシタとを備え
るメモリ・セル。 （２）前記ストレージ・キャパシタは、前記フィン・ボ
ディの第二の部分の上に形成された対向電極を含む上記
（１）に記載のメモリ・セル。 （３）前記フィン・ボディと前記対向電極との間に形成
されたキャパシタ誘電体をさらに備える上記（２）に記
載のメモリ・セル。 （４）前記フィン・ボディは、前記ゲート電極に適切な
電位をかけたときにチャネルが完全に空乏であることを
保証するために十分に狭い幅を有する上記（１）に記載
のメモリ・セル。 （５）前記フィン・ボディは、第一の垂直エッジと第二
の垂直エッジとを有し、前記ゲート電極は前記第一の垂
直エッジおよび前記第二の垂直エッジと隣接して形成さ
れる上記（１）に記載のメモリ・セル。 （６）前記フィン・ボディは、ＳＯＩ層から形成される
上記（１）に記載のメモリ・セル。 （７）ｉ）前記フィン・ボディの第三の部分の上に形成
された第二のゲート電極と、ii）前記第二のゲート電極
と隣接する前記フィン・ボディに形成された第二のソー
スおよびドレインと、iii ）前記フィン・ボディの第四
の部分で形成されたストレージ・キャパシタとをさらに
備える上記（１）に記載のメモリ・セル。 （８）前記メモリ・セルは、１０リソグラフィ平方より
小さいセル面積を有する上記（７）に記載のメモリ・セ
ル。 （９）ａ）フィン・ボディを形成する工程と、ｂ）前記
フィン・ボディの第一の部分の上にゲート電極を形成す
る工程と、ｃ）前記フィン・ボディの第二の部分の上に
キャパシタ対向電極を形成する工程と、ｄ）前記ゲート
電極と隣接する前記フィン・ボディにソースおよびドレ
インを形成する工程とを含むメモリ・セルの形成方法。 （１０）前記ゲート電極と前記フィン・ボディとの間に
ゲート誘電体を形成する工程と、前記キャパシタ対向電
極と前記フィン・ボディとの間にキャパシタ誘電体を形
成する工程とをさらに含む上記（９）に記載の方法。 （１１）前記フィン・ボディを形成する工程は、側壁イ
メージ転写を用いてフィン・パターンを定める工程を含
む上記（９）に記載の方法。 （１２）前記フィン・ボディを形成する工程は、前記フ
ィン・パターンをトリムする工程をさらに含む上記（１
１）に記載の方法。 （１３）前記ゲート電極を形成する工程および前記キャ
パシタ対向電極を形成する工程は、導体材料を付着し前
記導体材料をパターニングして前記ゲート電極と前記キ
ャパシタ対向電極とを形成する工程を含む上記（９）に
記載の方法。 （１４）ｉ）前記フィン・ボディの上に第二のゲート電
極を形成する工程と、ii）前記フィン・ボディの上に第
二のキャパシタ対向電極を形成する工程と、iii）前記
第二のゲート電極と隣接する前記フィン・ボディに第二
のソースおよび第二のドレインを形成する工程とをさら
に含む上記（９）に記載の方法。 （１５）前記メモリ・セルは、１０リソグラフィ平方よ
りも小さいセル面積を有する上記（９）に記載の方法。 （１６）前記フィン・ボディの第二の部分にドーピング
してキャパシタ電極を形成する工程をさらに含む上記
（９）に記載の方法。 （１７）ａ）基板上に形成されたフィン・ボディであっ
て、第一の垂直エッジと第二の垂直エッジとを有するフ
ィン・ボディと、ｂ）前記フィン・ボディの第一の垂直
エッジおよび第二の垂直エッジの第一の部分に隣接する
第一のゲート構造と、ｃ）前記フィン・ボディの第一の
垂直エッジおよび第二の垂直エッジの第二の部分に隣接
する第二のゲート構造と、ｄ）前記フィン・ボディの第
一の垂直エッジおよび第二の垂直エッジの第三の部分に
隣接して形成された第一のキャパシタ誘電体と、ｅ）前
記フィン・ボディの第一の垂直エッジおよび第二の垂直
エッジの第四の部分に隣接して形成された第二のキャパ
シタ誘電体と、ｆ）前記第一のキャパシタ誘電体の上に
形成された第一の対向電極と、ｇ）前記第二のキャパシ
タ誘電体の上に形成された第二の対向電極とを備えるメ
モリ・デバイス。 （１８）前記フィン・ボディは、ＳＯＩ層の一部を含む
上記（１７）に記載のメモリ・デバイス。 （１９）キャパシタ電極を形成するための前記フィン・
ボディの第三および第四の部分への打込みをさらに備え
る上記（１７）に記載のメモリ・デバイス。 （２０）前記フィン・ボディは、前記第一のゲート構造
に適切な電位をかけたときにチャネルが完全に空乏であ
ることを保証するために十分に狭い幅を有する上記（１
７）に記載のメモリ・デバイス。
【図面の簡単な説明】
【図１】第一の製造方法を説明するフロー図である。
【図２】製造時の代表的なメモリ・デバイスの断面側面
図である。
【図３】製造時の代表的なメモリ・デバイスの断面側面
図である。
【図４】製造時の代表的なメモリ・デバイスの平面図で
ある。
【図５】製造時の代表的なメモリ・デバイスの断面側面
図である。
【図６】製造時の代表的なメモリ・デバイスの断面側面
図である。
【図７】製造時の代表的なメモリ・デバイスの平面図で
ある。
【図８】製造時の代表的なメモリ・デバイスの平面図で
ある。
【図９】製造時の代表的なメモリ・デバイスの断面側面
図である。
【図１０】製造時の代表的なメモリ・デバイスの平面図
である。
【図１１】製造時の代表的なメモリ・デバイスの平面図
である。
【図１２】製造時の代表的なメモリ・デバイスの断面側
面図である。
【図１３】製造時の代表的なメモリ・デバイスの平面図
である。
【符号の説明】
２００ ウェハ部分 ２０２ ＳＯＩ層 ２０４ 埋込絶縁体層 ２０６ エッチング停止層 ２１２ 主軸層 ４０２ 主軸形状 ４０３ 側壁スペーサ ４０４ 開口部 ４０６ フィン ４０８ ゲート ４１０ 対向電極 ４１１ ビット線コンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビット・エム・フリード アメリカ合衆国 14850 ニューヨーク州 イサカ メイプル アベニュー 201 メイプルウッド エイピーティー ＃Ｂ 002 (72)発明者 エドワード・ジェイ・ノワク アメリカ合衆国 05452 バーモント州 エセックス ジャンクション ウインドリ ッジ ロード ８ (72)発明者 ベス・アン・レイニー アメリカ合衆国 05403 バーモント州 サウス バーリントン エイピーティー 219 オールド オーチャード パーク ２ Ｆターム(参考） 5F083 AD02 AD03 AD42 HA02 PR07 PR09 PR37

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】ａ）フィン・ボディと、 ｂ）前記フィン・ボディの第一の部分の上に形成された
    ゲート電極と、 ｃ）前記ゲート電極と隣接する前記フィン・ボディに形
    成されたソースおよびドレインと、 ｄ）前記フィン・ボディの第二の部分で形成されたスト
    レージ・キャパシタとを備えるメモリ・セル。
  2. 【請求項２】前記ストレージ・キャパシタは、前記フィ
    ン・ボディの第二の部分の上に形成された対向電極を含
    む請求項１に記載のメモリ・セル。
  3. 【請求項３】前記フィン・ボディと前記対向電極との間
    に形成されたキャパシタ誘電体をさらに備える請求項２
    に記載のメモリ・セル。
  4. 【請求項４】前記フィン・ボディは、前記ゲート電極に
    適切な電位をかけたときにチャネルが完全に空乏である
    ことを保証するために十分に狭い幅を有する請求項１に
    記載のメモリ・セル。
  5. 【請求項５】前記フィン・ボディは、第一の垂直エッジ
    と第二の垂直エッジとを有し、前記ゲート電極は前記第
    一の垂直エッジおよび前記第二の垂直エッジと隣接して
    形成される請求項１に記載のメモリ・セル。
  6. 【請求項６】前記フィン・ボディは、ＳＯＩ層から形成
    される請求項１に記載のメモリ・セル。
  7. 【請求項７】ｉ）前記フィン・ボディの第三の部分の上
    に形成された第二のゲート電極と、 ii）前記第二のゲート電極と隣接する前記フィン・ボデ
    ィに形成された第二のソースおよびドレインと、 iii ）前記フィン・ボディの第四の部分で形成されたス
    トレージ・キャパシタとをさらに備える請求項１に記載
    のメモリ・セル。
  8. 【請求項８】前記メモリ・セルは、１０リソグラフィ平
    方より小さいセル面積を有する請求項７に記載のメモリ
    ・セル。
  9. 【請求項９】ａ）フィン・ボディを形成する工程と、 ｂ）前記フィン・ボディの第一の部分の上にゲート電極
    を形成する工程と、 ｃ）前記フィン・ボディの第二の部分の上にキャパシタ
    対向電極を形成する工程と、 ｄ）前記ゲート電極と隣接する前記フィン・ボディにソ
    ースおよびドレインを形成する工程とを含むメモリ・セ
    ルの形成方法。
  10. 【請求項１０】前記ゲート電極と前記フィン・ボディと
    の間にゲート誘電体を形成する工程と、前記キャパシタ
    対向電極と前記フィン・ボディとの間にキャパシタ誘電
    体を形成する工程とをさらに含む請求項９に記載の方
    法。
  11. 【請求項１１】前記フィン・ボディを形成する工程は、
    側壁イメージ転写を用いてフィン・パターンを定める工
    程を含む請求項９に記載の方法。
  12. 【請求項１２】前記フィン・ボディを形成する工程は、
    前記フィン・パターンをトリムする工程をさらに含む請
    求項１１に記載の方法。
  13. 【請求項１３】前記ゲート電極を形成する工程および前
    記キャパシタ対向電極を形成する工程は、導体材料を付
    着し前記導体材料をパターニングして前記ゲート電極と
    前記キャパシタ対向電極とを形成する工程を含む請求項
    ９に記載の方法。
  14. 【請求項１４】ｉ）前記フィン・ボディの上に第二のゲ
    ート電極を形成する工程と、 ii）前記フィン・ボディの上に第二のキャパシタ対向電
    極を形成する工程と、 iii ）前記第二のゲート電極と隣接する前記フィン・ボ
    ディに第二のソースおよび第二のドレインを形成する工
    程とをさらに含む請求項９に記載の方法。
  15. 【請求項１５】前記メモリ・セルは、１０リソグラフィ
    平方よりも小さいセル面積を有する請求項９に記載の方
    法。
  16. 【請求項１６】前記フィン・ボディの第二の部分にドー
    ピングしてキャパシタ電極を形成する工程をさらに含む
    請求項９に記載の方法。
  17. 【請求項１７】ａ）基板上に形成されたフィン・ボディ
    であって、第一の垂直エッジと第二の垂直エッジとを有
    するフィン・ボディと、 ｂ）前記フィン・ボディの第一の垂直エッジおよび第二
    の垂直エッジの第一の部分に隣接する第一のゲート構造
    と、 ｃ）前記フィン・ボディの第一の垂直エッジおよび第二
    の垂直エッジの第二の部分に隣接する第二のゲート構造
    と、 ｄ）前記フィン・ボディの第一の垂直エッジおよび第二
    の垂直エッジの第三の部分に隣接して形成された第一の
    キャパシタ誘電体と、 ｅ）前記フィン・ボディの第一の垂直エッジおよび第二
    の垂直エッジの第四の部分に隣接して形成された第二の
    キャパシタ誘電体と、 ｆ）前記第一のキャパシタ誘電体の上に形成された第一
    の対向電極と、 ｇ）前記第二のキャパシタ誘電体の上に形成された第二
    の対向電極とを備えるメモリ・デバイス。
  18. 【請求項１８】前記フィン・ボディは、ＳＯＩ層の一部
    を含む請求項１７に記載のメモリ・デバイス。
  19. 【請求項１９】キャパシタ電極を形成するための前記フ
    ィン・ボディの第三および第四の部分への打込みをさら
    に備える請求項１７に記載のメモリ・デバイス。
  20. 【請求項２０】前記フィン・ボディは、前記第一のゲー
    ト構造に適切な電位をかけたときにチャネルが完全に空
    乏であることを保証するために十分に狭い幅を有する請
    求項１７に記載のメモリ・デバイス。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005093835A1 (ja) * 2004-03-25 2005-10-06 Renesas Technology Corp. 磁気記憶装置
KR100629388B1 (ko) * 2004-07-02 2006-09-29 삼성전자주식회사 다중 채널 영역들을 갖는 셀 스위칭 트랜지스터들을채택하는 반도체 기억소자들 및 그 제조방법들
JP2008160125A (ja) * 2006-12-22 2008-07-10 Intel Corp 二重ゲートを有する浮遊ボディメモリセル
JP2010519781A (ja) * 2007-03-27 2010-06-03 インテル・コーポレーション オンチップメモリセルおよびその製造方法
US8026543B2 (en) 2004-05-27 2011-09-27 Samsung Electronics Co., Ltd. Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same
JP2012094880A (ja) * 2011-12-05 2012-05-17 Toshiba Corp 半導体装置の製造方法
JP2012222279A (ja) * 2011-04-13 2012-11-12 Toshiba Corp 集積回路装置及びその製造方法

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005465A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 半導体記憶装置及びその製造方法
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US6787476B1 (en) * 2003-08-04 2004-09-07 Advanced Micro Devices, Inc. Etch stop layer for etching FinFET gate over a large topography
US6835618B1 (en) 2003-08-05 2004-12-28 Advanced Micro Devices, Inc. Epitaxially grown fin for FinFET
US7060539B2 (en) * 2004-03-01 2006-06-13 International Business Machines Corporation Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
JP4195409B2 (ja) * 2004-04-09 2008-12-10 株式会社東芝 半導体記憶装置
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US6970372B1 (en) * 2004-06-29 2005-11-29 International Business Machines Corporation Dual gated finfet gain cell
US7771604B2 (en) * 2004-10-04 2010-08-10 International Business Machines Corporation Reduced mask count gate conductor definition
US6947275B1 (en) 2004-10-18 2005-09-20 International Business Machines Corporation Fin capacitor
US20060084243A1 (en) * 2004-10-20 2006-04-20 Ying Zhang Oxidation sidewall image transfer patterning method
KR100614800B1 (ko) * 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
US7196380B2 (en) * 2005-01-13 2007-03-27 International Business Machines Corporation High mobility plane FinFET with equal drive strength
KR100618893B1 (ko) * 2005-04-14 2006-09-01 삼성전자주식회사 반도체 소자 및 그 제조방법
US7268397B2 (en) * 2005-06-21 2007-09-11 International Business Machines Corporation Thermal dissipation structures for finfets
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US7323374B2 (en) * 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US7265013B2 (en) * 2005-09-19 2007-09-04 International Business Machines Corporation Sidewall image transfer (SIT) technologies
KR100653712B1 (ko) * 2005-11-14 2006-12-05 삼성전자주식회사 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들
US20070117311A1 (en) * 2005-11-23 2007-05-24 Advanced Technology Development Facility, Inc. Three-dimensional single transistor semiconductor memory device and methods for making same
CN1979894B (zh) * 2005-12-05 2011-08-03 旺宏电子股份有限公司 存储单元、存储单元的制造方法与操作方法
KR100668350B1 (ko) * 2005-12-20 2007-01-12 삼성전자주식회사 낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법
KR100707208B1 (ko) * 2005-12-24 2007-04-13 삼성전자주식회사 Ｇａａ 구조의 핀-펫 및 그 제조 방법
US7264743B2 (en) * 2006-01-23 2007-09-04 Lam Research Corporation Fin structure formation
KR100718149B1 (ko) * 2006-02-07 2007-05-14 삼성전자주식회사 게이트-올-어라운드 구조의 반도체 소자
KR101177282B1 (ko) * 2006-03-24 2012-08-24 삼성전자주식회사 반도체 메모리 소자의 제조 방법
KR100718159B1 (ko) * 2006-05-18 2007-05-14 삼성전자주식회사 와이어-타입 반도체 소자 및 그 제조 방법
KR100785018B1 (ko) * 2006-06-09 2007-12-12 삼성전자주식회사 핀들에 비스듬한 각도로 신장하는 제어 게이트 전극을 갖는비휘발성 메모리 소자
JP4487266B2 (ja) * 2006-08-30 2010-06-23 エルピーダメモリ株式会社 半導体装置
US7560344B2 (en) * 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
US7932551B2 (en) * 2006-12-28 2011-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of fabricating the same comprising a dual fin structure
US7696040B2 (en) * 2007-05-30 2010-04-13 International Business Machines Corporation Method for fabrication of fin memory structure
US20090096003A1 (en) * 2007-10-11 2009-04-16 International Business Machines Corporation Semiconductor cell structure including buried capacitor and method for fabrication thereof
US8158500B2 (en) 2010-01-27 2012-04-17 International Business Machines Corporation Field effect transistors (FETS) and methods of manufacture
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
US9472550B2 (en) 2010-11-23 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusted fin width in integrated circuitry
US8525267B2 (en) * 2010-11-23 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for forming Fins in integrated circuitry
US8633076B2 (en) 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
US9318431B2 (en) * 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
US8987835B2 (en) * 2012-03-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a buried semiconductor material between two fins
US8610249B2 (en) 2012-03-30 2013-12-17 International Business Machines Corporation Non-planar capacitor and method of forming the non-planar capacitor
US9385131B2 (en) 2012-05-31 2016-07-05 Globalfoundries Inc. Wrap-around fin for contacting a capacitor strap of a DRAM
US8779490B2 (en) 2012-07-18 2014-07-15 International Business Machines Corporation DRAM with dual level word lines
US9373678B2 (en) * 2014-06-17 2016-06-21 Globalfoundries Inc. Non-planar capacitors with finely tuned capacitance values and methods of forming the non-planar capacitors
US10854455B2 (en) * 2016-11-21 2020-12-01 Marvell Asia Pte, Ltd. Methods and apparatus for fabricating IC chips with tilted patterning
EP4042671A4 (en) * 2019-11-21 2022-10-19 Huawei Technologies Co., Ltd. IMAGING ELEMENT, IMAGING SENSOR, CAMERA SYSTEM AND DEVICE COMPRISING THE CAMERA SYSTEM
CN115274664A (zh) * 2021-04-30 2022-11-01 华为技术有限公司 一种三维存储器、芯片封装结构及电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582747A (ja) * 1991-09-19 1993-04-02 Fujitsu Ltd 半導体装置
US5266512A (en) * 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5244826A (en) * 1992-04-16 1993-09-14 Micron Technology, Inc. Method of forming an array of finned memory cell capacitors on a semiconductor substrate
JP3431198B2 (ja) 1993-02-26 2003-07-28 株式会社東芝 半導体記憶装置およびその製造方法
US5460999A (en) * 1994-06-06 1995-10-24 United Microelectronics Corporation Method for making fin-shaped stack capacitors on DRAM chips
US5497019A (en) 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods
KR0155785B1 (ko) * 1994-12-15 1998-10-15 김광호 핀형 커패시터 및 그 제조방법
JP3472401B2 (ja) 1996-01-17 2003-12-02 三菱電機株式会社 半導体装置の製造方法
TW319904B (en) 1997-01-20 1997-11-11 United Microelectronics Corp Three dimensional read only memory and manufacturing method thereof
US6064085A (en) * 1998-06-03 2000-05-16 Texas Instruments-Acer Incorporated DRAM cell with a multiple fin-shaped structure capacitor
US6121651A (en) 1998-07-30 2000-09-19 International Business Machines Corporation Dram cell with three-sided-gate transfer device
US6261886B1 (en) 1998-08-04 2001-07-17 Texas Instruments Incorporated Increased gate to body coupling and application to DRAM and dynamic circuits

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005093835A1 (ja) * 2004-03-25 2005-10-06 Renesas Technology Corp. 磁気記憶装置
US8026543B2 (en) 2004-05-27 2011-09-27 Samsung Electronics Co., Ltd. Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same
KR100629388B1 (ko) * 2004-07-02 2006-09-29 삼성전자주식회사 다중 채널 영역들을 갖는 셀 스위칭 트랜지스터들을채택하는 반도체 기억소자들 및 그 제조방법들
US10720434B2 (en) 2006-12-22 2020-07-21 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
JP2008160125A (ja) * 2006-12-22 2008-07-10 Intel Corp 二重ゲートを有する浮遊ボディメモリセル
US11785759B2 (en) 2006-12-22 2023-10-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US11462540B2 (en) 2006-12-22 2022-10-04 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
TWI455308B (zh) * 2006-12-22 2014-10-01 Intel Corp 具有利於不同導電類型區域的閘極之浮體記憶單元
US10916547B2 (en) 2006-12-22 2021-02-09 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
JP2010519781A (ja) * 2007-03-27 2010-06-03 インテル・コーポレーション オンチップメモリセルおよびその製造方法
TWI483386B (zh) * 2007-03-27 2015-05-01 Intel Corp 晶載記憶體單元及其製造方法
JP2012222279A (ja) * 2011-04-13 2012-11-12 Toshiba Corp 集積回路装置及びその製造方法
JP2012094880A (ja) * 2011-12-05 2012-05-17 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
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