JP2003297917A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】薄膜状のチップ自体にフレキシビリティを付与
することができる半導体装置及びその製造方法を提供す
ることを目的とする。 【手段】半導体層と、その表面に形成された１又は複数
個の半導体素子とからなる半導体装置であって、前記半
導体層が、前記半導体層が半導体素子を有しない領域に
おいて複数に分割され、分割された各半導体層がその側
面に密着する絶縁層によって一体化されてなるフレキシ
ブル領域を有する半導体装置及び半導体層表面に１又は
複数個の半導体素子が形成されたリジッド領域と、前記
半導体層表面に前記半導体素子が配置されていないフレ
キシブル領域とを有してなる半導体装置であって、フレ
キシブル領域は、半導体層と絶縁層とが交互に密着して
配置されてなる半導体装置。
することができる半導体装置及びその製造方法を提供す
ることを目的とする。 【手段】半導体層と、その表面に形成された１又は複数
個の半導体素子とからなる半導体装置であって、前記半
導体層が、前記半導体層が半導体素子を有しない領域に
おいて複数に分割され、分割された各半導体層がその側
面に密着する絶縁層によって一体化されてなるフレキシ
ブル領域を有する半導体装置及び半導体層表面に１又は
複数個の半導体素子が形成されたリジッド領域と、前記
半導体層表面に前記半導体素子が配置されていないフレ
キシブル領域とを有してなる半導体装置であって、フレ
キシブル領域は、半導体層と絶縁層とが交互に密着して
配置されてなる半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、さらに詳しくはフレキシブルな半導
体装置及びその製造方法に関する。
の製造方法に関し、さらに詳しくはフレキシブルな半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】携帯電
話を始めとして、機器の小型化・携帯化の流れが一段と
強くなってきており、さらには「着るパソコン」として
ウエアラブルコンピュータも発表された。また、３ＤＭ
Ｄ（シースルーヘッドマウントディスプレイ）、ＣＣＤ
カメラ内蔵ＨＤ、イヤホン型メガネ、イヤホン型マイク
など映像・音声の直接認知インターフェイスも提案さ
れ、今後ウエアラブル機器の市場は大きく伸長すると考
えられる。
話を始めとして、機器の小型化・携帯化の流れが一段と
強くなってきており、さらには「着るパソコン」として
ウエアラブルコンピュータも発表された。また、３ＤＭ
Ｄ（シースルーヘッドマウントディスプレイ）、ＣＣＤ
カメラ内蔵ＨＤ、イヤホン型メガネ、イヤホン型マイク
など映像・音声の直接認知インターフェイスも提案さ
れ、今後ウエアラブル機器の市場は大きく伸長すると考
えられる。
【０００３】このような需要に対する方策の一つとし
て、ＡＭＬＣＤ(アクティブマトリックスディスプレー)
のＴＦＴのチップ薄膜化法が提案されている（例えば、
USP5,256,562）。この方法では、まず、図５（ａ）に示
すように、Ｓｉ基板４０上に、Ｓｉ緩和層４１、ＣＶＤ
法によるシリコン酸化膜４２、シリコン酸窒化膜からな
るリリース層４３、素子形成層となる上層Ｓｉ層４４が
この順に積層されたＳＯＩ構造基板を用い、図５（ｂ）
に示すように、ＡＭＬＣＤの画素部（ピクセル領域）４
４ｂとＴＦＴ領域４４ａとを形成する。
て、ＡＭＬＣＤ(アクティブマトリックスディスプレー)
のＴＦＴのチップ薄膜化法が提案されている（例えば、
USP5,256,562）。この方法では、まず、図５（ａ）に示
すように、Ｓｉ基板４０上に、Ｓｉ緩和層４１、ＣＶＤ
法によるシリコン酸化膜４２、シリコン酸窒化膜からな
るリリース層４３、素子形成層となる上層Ｓｉ層４４が
この順に積層されたＳＯＩ構造基板を用い、図５（ｂ）
に示すように、ＡＭＬＣＤの画素部（ピクセル領域）４
４ｂとＴＦＴ領域４４ａとを形成する。
【０００４】次に、図５（ｃ）に示すように、絶縁体領
域４５を形成するとともに、画素部４４ｂとＴＦＴ領域
４４ａとの上に酸化膜４６を形成する。さらに、図５
（ｄ）に示すように、得られた基板上に、ゲート電極４
８及びソース／ドレイン領域４９を形成し、さらに、こ
れらを絶縁膜５０で被覆し、絶縁膜５０の所望の領域に
コンタクトホール及び配線５１を形成して、ＴＦＴ４７
を得る。この後、図５（ｅ）に示すように、画素部４４
ｂとＴＦＴ領域４４ａとを含む領域の外側のリリース層
４３に開口５２ａを形成し、さらに、この開口５２ａよ
りも大きな開口５２ｂをシリコン酸化膜４２に形成す
る。
域４５を形成するとともに、画素部４４ｂとＴＦＴ領域
４４ａとの上に酸化膜４６を形成する。さらに、図５
（ｄ）に示すように、得られた基板上に、ゲート電極４
８及びソース／ドレイン領域４９を形成し、さらに、こ
れらを絶縁膜５０で被覆し、絶縁膜５０の所望の領域に
コンタクトホール及び配線５１を形成して、ＴＦＴ４７
を得る。この後、図５（ｅ）に示すように、画素部４４
ｂとＴＦＴ領域４４ａとを含む領域の外側のリリース層
４３に開口５２ａを形成し、さらに、この開口５２ａよ
りも大きな開口５２ｂをシリコン酸化膜４２に形成す
る。
【０００５】続いて、図６（ｆ）に示すように、シリコ
ン酸化膜４２及びリリース層４３の開口を埋め込む支持
柱５３をシリコン酸化膜によって形成し、支持柱５３間
で、かつ画素部４４ｂとＴＦＴ領域４４ａとの領域以外
の領域において、リリース層４３にエッチャント導入口
５４を形成し、このエッチャント導入口５４からエッチ
ャントを導入して、図６（ｇ）に示すように、シリコン
酸化膜４２をエッチング除去し、空洞５５を形成する。
これにより、支持柱５３に支持されたリリース層４３上
に、画素部４４ｂ及びＴＦＴ４７が配置する。
ン酸化膜４２及びリリース層４３の開口を埋め込む支持
柱５３をシリコン酸化膜によって形成し、支持柱５３間
で、かつ画素部４４ｂとＴＦＴ領域４４ａとの領域以外
の領域において、リリース層４３にエッチャント導入口
５４を形成し、このエッチャント導入口５４からエッチ
ャントを導入して、図６（ｇ）に示すように、シリコン
酸化膜４２をエッチング除去し、空洞５５を形成する。
これにより、支持柱５３に支持されたリリース層４３上
に、画素部４４ｂ及びＴＦＴ４７が配置する。
【０００６】次に、図６（ｈ）に示すように、得られた
基板上全面にエポキシ樹脂５６と非感光性の透明樹脂膜
５７とを形成し、画素部４４ｂとＴＦＴ４４ａとの上の
エポキシ樹脂５６を紫外線を照射することにより硬化さ
せ、非硬化部のエポキシ樹脂を除去するとともに、支持
柱５３を劈開することにより、薄膜状のチップを離脱さ
せる。しかし、上記のように作製された薄膜状のチップ
は、フレキシビリティがなく、延性に欠け、脆弱であ
る。また、システムの多機能化に向けた積層構造に応用
することは困難である。本発明はこのような課題に鑑み
なされたものであり、薄膜状のチップ自体にフレキシビ
リティを付与することができる半導体装置及びその製造
方法を提供することを目的とする。
基板上全面にエポキシ樹脂５６と非感光性の透明樹脂膜
５７とを形成し、画素部４４ｂとＴＦＴ４４ａとの上の
エポキシ樹脂５６を紫外線を照射することにより硬化さ
せ、非硬化部のエポキシ樹脂を除去するとともに、支持
柱５３を劈開することにより、薄膜状のチップを離脱さ
せる。しかし、上記のように作製された薄膜状のチップ
は、フレキシビリティがなく、延性に欠け、脆弱であ
る。また、システムの多機能化に向けた積層構造に応用
することは困難である。本発明はこのような課題に鑑み
なされたものであり、薄膜状のチップ自体にフレキシビ
リティを付与することができる半導体装置及びその製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、半導体
層と、その表面に形成された１又は複数個の半導体素子
とからなる半導体装置であって、前記半導体層が、前記
半導体層が半導体素子を有しない領域において複数に分
割され、分割された各半導体層がその側面に密着する絶
縁層によって一体化されてなるフレキシブル領域を有す
る半導体装置が提供される。また、別の観点から、本発
明によれば、半導体層表面に１又は複数個の半導体素子
が形成されたリジッド領域と、前記半導体層表面に前記
半導体素子が配置されていないフレキシブル領域とを有
してなる半導体装置であって、フレキシブル領域は、半
導体層と絶縁層とが交互に密着して配置されてなる半導
体装置が提供される。
層と、その表面に形成された１又は複数個の半導体素子
とからなる半導体装置であって、前記半導体層が、前記
半導体層が半導体素子を有しない領域において複数に分
割され、分割された各半導体層がその側面に密着する絶
縁層によって一体化されてなるフレキシブル領域を有す
る半導体装置が提供される。また、別の観点から、本発
明によれば、半導体層表面に１又は複数個の半導体素子
が形成されたリジッド領域と、前記半導体層表面に前記
半導体素子が配置されていないフレキシブル領域とを有
してなる半導体装置であって、フレキシブル領域は、半
導体層と絶縁層とが交互に密着して配置されてなる半導
体装置が提供される。
【０００８】さらに、本発明によれば、（ａ）表面に半
導体層を有する基板表面に１又は複数個の半導体素子を
形成し、（ｂ）前記半導体層の半導体素子が形成されて
いない領域に１又は複数個の溝を形成し、（ｃ）該溝内
に絶縁層を埋め込んで、該絶縁層を半導体層側面に密着
させ、（ｄ）前記基板を裏面側から前記溝の底部まで後
退させることにより、複数に分割されるが、各半導体層
が絶縁層により一体化されてなるフレキシブル領域を半
導体層に形成する半導体装置の製造方法が提供される。
導体層を有する基板表面に１又は複数個の半導体素子を
形成し、（ｂ）前記半導体層の半導体素子が形成されて
いない領域に１又は複数個の溝を形成し、（ｃ）該溝内
に絶縁層を埋め込んで、該絶縁層を半導体層側面に密着
させ、（ｄ）前記基板を裏面側から前記溝の底部まで後
退させることにより、複数に分割されるが、各半導体層
が絶縁層により一体化されてなるフレキシブル領域を半
導体層に形成する半導体装置の製造方法が提供される。
【０００９】
【発明の実施の形態】本発明の半導体装置は、主とし
て、半導体層と、その上に形成された半導体素子とを備
える。また、この半導体装置は、少なくともフレキシブ
ル領域を有しており、好ましくはフレキシブル領域とリ
ジッド領域との双方を有している。半導体層としては、
半導体基板自体でもよいし、半導体基板上に半導体層が
形成されたもの（例えば、ｎ型又はｐ型のシリコン基板
表面にｐ型又はｎ型のエピタキシャルシリコン層等を１
μｍ程度積層させた、いわゆるエピタキシャル基板）、
半導体以外の基板上に半導体層が形成されて構成される
もの（例えばＳＯＩ基板）等であってもよい。半導体基
板としては、例えば、シリコン、ゲルマニウム等の元素
半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体
等、種々の基板を用いることができる。なかでも単結晶
シリコン基板又は多結晶シリコン基板が好ましく、単結
晶シリコン基板が特に好ましい。また、特に、半導体層
は、（１１０）の面方位を有していることが好ましい。
半導体基板は、リン、砒素等のＮ型又はボロン等のＰ型
の不純物のドーピングにより比較的低抵抗（例えば２０
Ωｃｍ程度以下、好ましくは１０Ωｃｍ程度）であるも
のが好ましい。
て、半導体層と、その上に形成された半導体素子とを備
える。また、この半導体装置は、少なくともフレキシブ
ル領域を有しており、好ましくはフレキシブル領域とリ
ジッド領域との双方を有している。半導体層としては、
半導体基板自体でもよいし、半導体基板上に半導体層が
形成されたもの（例えば、ｎ型又はｐ型のシリコン基板
表面にｐ型又はｎ型のエピタキシャルシリコン層等を１
μｍ程度積層させた、いわゆるエピタキシャル基板）、
半導体以外の基板上に半導体層が形成されて構成される
もの（例えばＳＯＩ基板）等であってもよい。半導体基
板としては、例えば、シリコン、ゲルマニウム等の元素
半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体
等、種々の基板を用いることができる。なかでも単結晶
シリコン基板又は多結晶シリコン基板が好ましく、単結
晶シリコン基板が特に好ましい。また、特に、半導体層
は、（１１０）の面方位を有していることが好ましい。
半導体基板は、リン、砒素等のＮ型又はボロン等のＰ型
の不純物のドーピングにより比較的低抵抗（例えば２０
Ωｃｍ程度以下、好ましくは１０Ωｃｍ程度）であるも
のが好ましい。
【００１０】また、ＳＯＩ基板を構成する基板として
は、上記の半導体基板のほか、ガラス、石英ガラス、サ
ファイア、プラスチック基板等が挙げられる。ＳＯＩ基
板は、例えば、半導体基板に酸素をイオン注入して熱処
理して埋め込み酸化膜を半導体基板内に形成するＳＩＭ
ＯＸ（Separation by Implantation of Oxygen）型基
板、熱酸化により表面に酸化膜が形成された半導体基板
を２枚貼り合わせた基板（ＢＥＳＯＩ基板）；半導体基
板上にエピタキシャル成長により第１絶縁層及び第１半
導体層を形成したＳＯＩ基板に熱酸化又はエピタキシャ
ル成長等により表面に酸化膜を形成した半導体基板を張
り合わせた、いわゆる張り合わせ型ＳＯＩ基板；半導体
基板上にエピタキシャル成長により絶縁膜及び第１半導
体層等が形成されたもの等が挙げられる。なお、半導体
層は、トランジスタを形成するための活性層として機能
する半導体薄膜であり、上述の半導体により形成するこ
とができる。この場合の膜厚は、例えば、５０〜１００
０ｎｍ程度が挙げられる。埋め込み絶縁膜としては、シ
リコン酸化膜のほか、シリコン窒化膜、シリコン酸化窒
化膜又はこれらとシリコン酸化膜の積層膜等が挙げら
れ、膜厚は、例えば、５０〜２００ｎｍ程度が挙げられ
る。
は、上記の半導体基板のほか、ガラス、石英ガラス、サ
ファイア、プラスチック基板等が挙げられる。ＳＯＩ基
板は、例えば、半導体基板に酸素をイオン注入して熱処
理して埋め込み酸化膜を半導体基板内に形成するＳＩＭ
ＯＸ（Separation by Implantation of Oxygen）型基
板、熱酸化により表面に酸化膜が形成された半導体基板
を２枚貼り合わせた基板（ＢＥＳＯＩ基板）；半導体基
板上にエピタキシャル成長により第１絶縁層及び第１半
導体層を形成したＳＯＩ基板に熱酸化又はエピタキシャ
ル成長等により表面に酸化膜を形成した半導体基板を張
り合わせた、いわゆる張り合わせ型ＳＯＩ基板；半導体
基板上にエピタキシャル成長により絶縁膜及び第１半導
体層等が形成されたもの等が挙げられる。なお、半導体
層は、トランジスタを形成するための活性層として機能
する半導体薄膜であり、上述の半導体により形成するこ
とができる。この場合の膜厚は、例えば、５０〜１００
０ｎｍ程度が挙げられる。埋め込み絶縁膜としては、シ
リコン酸化膜のほか、シリコン窒化膜、シリコン酸化窒
化膜又はこれらとシリコン酸化膜の積層膜等が挙げら
れ、膜厚は、例えば、５０〜２００ｎｍ程度が挙げられ
る。
【００１１】半導体層上に形成される半導体素子は、通
常、メモリ、周辺回路、論理回路等の種々の回路を形成
するためのものであり、トランジスタ、キャパシタ、抵
抗等の種々の素子を含む。また、これら素子を分離又は
接続するための素子分離膜、層間絶縁膜、配線層等の種
々の膜が形成されていてもよい。フレキシブル領域は、
分割された半導体層が、その側面において密着して形成
される絶縁層によって、互いに連結され、一体的に構成
される領域、言い換えると、半導体層と絶縁層とが交互
に密着して配置されている領域であって、絶縁層の可撓
性、柔軟性等により、基板（半導体層）が、その領域に
おいて１方向又は２方向以上にフレキシビリティを有す
る領域を意味する。フレキシブル領域の大きさは特に限
定されるものではなく、得ようとする半導体装置の大き
さ、性能、用途等に応じて適宜調整することができる。
常、メモリ、周辺回路、論理回路等の種々の回路を形成
するためのものであり、トランジスタ、キャパシタ、抵
抗等の種々の素子を含む。また、これら素子を分離又は
接続するための素子分離膜、層間絶縁膜、配線層等の種
々の膜が形成されていてもよい。フレキシブル領域は、
分割された半導体層が、その側面において密着して形成
される絶縁層によって、互いに連結され、一体的に構成
される領域、言い換えると、半導体層と絶縁層とが交互
に密着して配置されている領域であって、絶縁層の可撓
性、柔軟性等により、基板（半導体層）が、その領域に
おいて１方向又は２方向以上にフレキシビリティを有す
る領域を意味する。フレキシブル領域の大きさは特に限
定されるものではなく、得ようとする半導体装置の大き
さ、性能、用途等に応じて適宜調整することができる。
【００１２】分割された半導体層の大きさ及び形状は、
特に限定されるものではなく、例えば、平面形状が正方
形、長方形、菱形、三角形等の種々のものが挙げられ、
長方形（ストライプ状）の場合には、その幅は１０〜１
０００ｎｍ程度が適当であり、正方形の場合は、一辺が
１０〜１０００ｎｍ程度が挙げられる。また、半導体層
の側面は、全側面にわたってほぼ垂直であるものが好ま
しいが、一部の側面、例えば、裏面側又は表面側におい
て、テーパー状又は逆テーパー状の傾斜を有していても
よい。なお、フレキシブル領域における半導体層は、表
面に形成された半導体素子の特性に影響を与えない領域
であることが必要であり、通常、半導体素子が形成され
ていない領域が適当であり、例えば、フィールド領域等
の絶縁膜のみが形成された領域が挙げられる。
特に限定されるものではなく、例えば、平面形状が正方
形、長方形、菱形、三角形等の種々のものが挙げられ、
長方形（ストライプ状）の場合には、その幅は１０〜１
０００ｎｍ程度が適当であり、正方形の場合は、一辺が
１０〜１０００ｎｍ程度が挙げられる。また、半導体層
の側面は、全側面にわたってほぼ垂直であるものが好ま
しいが、一部の側面、例えば、裏面側又は表面側におい
て、テーパー状又は逆テーパー状の傾斜を有していても
よい。なお、フレキシブル領域における半導体層は、表
面に形成された半導体素子の特性に影響を与えない領域
であることが必要であり、通常、半導体素子が形成され
ていない領域が適当であり、例えば、フィールド領域等
の絶縁膜のみが形成された領域が挙げられる。
【００１３】分割された半導体層を一体的に連結する絶
縁層又は半導体層と交互に配置する絶縁層は、半導体層
の側面に密着し得るものであればその種類は特に限定さ
れるものではなく、例えば、シリコン酸化膜（熱酸化
膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ
膜）、シリコン窒化膜、シリコン酸化窒化膜、ＳＯＧ
膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺ
Ｔ、強誘電体膜又は反強誘電体膜等の単層膜又は積層膜
等が挙げられる。その膜厚は、特に限定されるものでは
なく、分割された半導体層の厚み、大きさ、得ようとす
るフレキシビリティの程度等により適宜調整することが
できる。例えば、５０〜２０００ｎｍ程度が挙げられ
る。また、絶縁層は、半導体層間においてその表面に凹
部が形成されていることが好ましく、凹部の深さが深い
ほど、すなわち絶縁層の膜厚が小さいほど大きなフレキ
シビリティを得ることができる。
縁層又は半導体層と交互に配置する絶縁層は、半導体層
の側面に密着し得るものであればその種類は特に限定さ
れるものではなく、例えば、シリコン酸化膜（熱酸化
膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ
膜）、シリコン窒化膜、シリコン酸化窒化膜、ＳＯＧ
膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺ
Ｔ、強誘電体膜又は反強誘電体膜等の単層膜又は積層膜
等が挙げられる。その膜厚は、特に限定されるものでは
なく、分割された半導体層の厚み、大きさ、得ようとす
るフレキシビリティの程度等により適宜調整することが
できる。例えば、５０〜２０００ｎｍ程度が挙げられ
る。また、絶縁層は、半導体層間においてその表面に凹
部が形成されていることが好ましく、凹部の深さが深い
ほど、すなわち絶縁層の膜厚が小さいほど大きなフレキ
シビリティを得ることができる。
【００１４】絶縁層は、複数の半導体層を一体的に連結
させることができる程度に、半導体層の側面に密着して
いることが必要であるが、半導体層の側面の全面に密着
されていなくてもよい。つまり、半導体層の側面がほぼ
垂直である場合には、その側面のすべてにわたって絶縁
層が密着されていることが好ましいが、例えば、上述し
たように、裏面又は表面の一方において、側面に傾斜を
有している場合には、その傾斜を有する側面には絶縁層
が密着されていなくてもよい。ここで、半導体層の側面
の傾斜は、テーパー状であってもよいし、逆テーパー状
であってもよいが、図２（ｆ）及び（ｇ）に示すよう
に、裏面側の側面に半導体層間の隙間が大きくなるよう
な傾斜を有していることが好ましい。つまり、フレキシ
ブル領域、半導体層と絶縁層とが配置された領域におい
て、その表面が凹凸を有していてもよい。
させることができる程度に、半導体層の側面に密着して
いることが必要であるが、半導体層の側面の全面に密着
されていなくてもよい。つまり、半導体層の側面がほぼ
垂直である場合には、その側面のすべてにわたって絶縁
層が密着されていることが好ましいが、例えば、上述し
たように、裏面又は表面の一方において、側面に傾斜を
有している場合には、その傾斜を有する側面には絶縁層
が密着されていなくてもよい。ここで、半導体層の側面
の傾斜は、テーパー状であってもよいし、逆テーパー状
であってもよいが、図２（ｆ）及び（ｇ）に示すよう
に、裏面側の側面に半導体層間の隙間が大きくなるよう
な傾斜を有していることが好ましい。つまり、フレキシ
ブル領域、半導体層と絶縁層とが配置された領域におい
て、その表面が凹凸を有していてもよい。
【００１５】また、半導体層には、上述したフレキシブ
ル領域のほかに、リジッド領域が形成されていることが
好ましい。リジッド領域とは、たわまない領域、堅くて
曲がらない領域を意味し、半導体素子が形成された領域
のほか、半導体層表面から裏面におよぶ貫通電極が形成
された領域を含む。貫通電極が形成されたリジッド領域
では、テーパー状、逆テーパー状又は垂直形状で、分割
された各半導体層の側面に絶縁層が密着しており、さら
にこの絶縁層に、半導体層表面から裏面に貫通した貫通
電極が密着して配置されている。ここでの絶縁層は、上
述したものと同様のものが挙げられる。
ル領域のほかに、リジッド領域が形成されていることが
好ましい。リジッド領域とは、たわまない領域、堅くて
曲がらない領域を意味し、半導体素子が形成された領域
のほか、半導体層表面から裏面におよぶ貫通電極が形成
された領域を含む。貫通電極が形成されたリジッド領域
では、テーパー状、逆テーパー状又は垂直形状で、分割
された各半導体層の側面に絶縁層が密着しており、さら
にこの絶縁層に、半導体層表面から裏面に貫通した貫通
電極が密着して配置されている。ここでの絶縁層は、上
述したものと同様のものが挙げられる。
【００１６】貫通電極は、絶縁層に密着し得る導電層に
より形成されるものであれば、どのような材料によって
も形成することができる。例えば、アモルファス、単結
晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シ
リコン、ゲルマニウム等）又は化合物半導体（例えば、
ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、
銀、銅、アルミニウム、Ｒｕ等の金属；チタン、タンタ
ル、タングステン等の高融点金属；高融点金属とのシリ
サイド、ポリサイド；ＴｉＮ、タングステンナイトライ
ド等の窒化物； ＣｕＩ、ＩＴＯ、ＳｎＯ2、ＺｎＯ等の
透明導電材料等の単層膜又は積層膜により形成すること
ができる。なかでも、高融点金属が好ましい。
より形成されるものであれば、どのような材料によって
も形成することができる。例えば、アモルファス、単結
晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シ
リコン、ゲルマニウム等）又は化合物半導体（例えば、
ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、
銀、銅、アルミニウム、Ｒｕ等の金属；チタン、タンタ
ル、タングステン等の高融点金属；高融点金属とのシリ
サイド、ポリサイド；ＴｉＮ、タングステンナイトライ
ド等の窒化物； ＣｕＩ、ＩＴＯ、ＳｎＯ2、ＺｎＯ等の
透明導電材料等の単層膜又は積層膜により形成すること
ができる。なかでも、高融点金属が好ましい。
【００１７】本発明の半導体装置の製造方法において
は、まず、工程（ａ）において、表面に半導体層を有す
る基板表面に１又は複数個の半導体素子を形成する。こ
こでの半導体層を有する基板とは、上述したように、半
導体基板自体であってもよいし、いわゆるＳＯＩ基板で
あってもよい。半導体素子は、当該分野で公知の種々の
方法を組み合わせて形成することができる。なお、半導
体素子を形成した後、層間絶縁膜又は保護膜等により、
半導体素子を被覆することが好ましい。
は、まず、工程（ａ）において、表面に半導体層を有す
る基板表面に１又は複数個の半導体素子を形成する。こ
こでの半導体層を有する基板とは、上述したように、半
導体基板自体であってもよいし、いわゆるＳＯＩ基板で
あってもよい。半導体素子は、当該分野で公知の種々の
方法を組み合わせて形成することができる。なお、半導
体素子を形成した後、層間絶縁膜又は保護膜等により、
半導体素子を被覆することが好ましい。
【００１８】工程（ｂ）において、半導体素子が形成さ
れていない領域における半導体層に、１又は複数個の溝
を形成する。溝は、例えば、フォトリソグラフィ及びエ
ッチング工程により所定形状のマスクパターンを形成
し、そのマスクパターンを用いた異方性エッチング（例
えば、反応性イオンエッチング（ＲＩＥ））により形成
することができる。ここでの溝の大きさ、形状及び深さ
は特に限定されるものではないが、溝の深さは、最終的
に得られるフレキシビリティを有する半導体装置の厚み
を決定するものであり、少なくとも半導体素子（層間絶
縁膜及び保護膜で被覆されている場合にはそれらも含
む）と、その素子の一部を構成するとともに支持するた
めに十分な厚みの半導体層との合計厚以上の深さ、例え
ば、１〜１０μｍ程度を有することが適当である。な
お、基板として、ＳＯＩ基板を用いた場合には、溝は、
ＳＯＩ基板の表面半導体層を貫通する深さであることが
好ましい。また、その幅は、半導体層の幅／溝の幅が１
〜１００μｍ／１〜１００μｍ程度とすることが適当で
ある。また、ここでの溝は、後工程により、フレキシブ
ル領域における絶縁層が配置される領域にのみ形成して
もよいが、リジッド領域において貫通電極が配置される
領域にも形成することが好ましい。フレキシブル領域に
おける溝の形状は、例えばストライプ状、格子状等が適
当であり、リジッド領域における溝は、円形、多角形等
のどのような形状でもよく、溝内に導電層を埋め込むこ
とにより形成される貫通電極が適当な抵抗値を得ること
ができるような大きさに調整することが好ましい。
れていない領域における半導体層に、１又は複数個の溝
を形成する。溝は、例えば、フォトリソグラフィ及びエ
ッチング工程により所定形状のマスクパターンを形成
し、そのマスクパターンを用いた異方性エッチング（例
えば、反応性イオンエッチング（ＲＩＥ））により形成
することができる。ここでの溝の大きさ、形状及び深さ
は特に限定されるものではないが、溝の深さは、最終的
に得られるフレキシビリティを有する半導体装置の厚み
を決定するものであり、少なくとも半導体素子（層間絶
縁膜及び保護膜で被覆されている場合にはそれらも含
む）と、その素子の一部を構成するとともに支持するた
めに十分な厚みの半導体層との合計厚以上の深さ、例え
ば、１〜１０μｍ程度を有することが適当である。な
お、基板として、ＳＯＩ基板を用いた場合には、溝は、
ＳＯＩ基板の表面半導体層を貫通する深さであることが
好ましい。また、その幅は、半導体層の幅／溝の幅が１
〜１００μｍ／１〜１００μｍ程度とすることが適当で
ある。また、ここでの溝は、後工程により、フレキシブ
ル領域における絶縁層が配置される領域にのみ形成して
もよいが、リジッド領域において貫通電極が配置される
領域にも形成することが好ましい。フレキシブル領域に
おける溝の形状は、例えばストライプ状、格子状等が適
当であり、リジッド領域における溝は、円形、多角形等
のどのような形状でもよく、溝内に導電層を埋め込むこ
とにより形成される貫通電極が適当な抵抗値を得ること
ができるような大きさに調整することが好ましい。
【００１９】工程（ｃ）において、溝内に絶縁層を埋め
込む。絶縁層は、上述した材料により形成することがで
き、なかでも、シリコン窒化膜とシリコン酸化膜との積
層膜が好ましい。絶縁層は、熱酸化法、スパッタ法、各
種ＣＶＤ法、ＥＢ法等により形成することができる。こ
れにより、絶縁層を半導体層側面に密着させることがで
きる。なお、この工程においては、リジッド領域に貫通
電極を形成する場合には、リジッド領域における溝に、
その側面がテーパー状、逆テーパー状又は垂直形状に絶
縁層で被覆される程度に絶縁層を埋め込むことが適当で
ある。また、絶縁層を埋め込んだ後、リジッド領域にお
ける溝に導電層を埋め込む。導電層を埋め込む方法は、
特に限定されるものではなく、例えば、導電層を溝内の
みに選択成長させる方法、フォトレジストで貫通電極用
の溝以外の領域を被覆し、このフォトレジストを用いて
導電層を基板上全面に形成し、エッチバック又はリフト
オフ法する方法等、あるいはこれらを組み合わせた方法
等が挙げられる。これにより、貫通電極用の溝内に絶縁
層を密着させることができるとともに、この絶縁層に導
電層を密着させることができ、後述するように、半導体
層表面から裏面におよぶ貫通電極によって一体化されて
なるリジッド領域を形成することができる。
込む。絶縁層は、上述した材料により形成することがで
き、なかでも、シリコン窒化膜とシリコン酸化膜との積
層膜が好ましい。絶縁層は、熱酸化法、スパッタ法、各
種ＣＶＤ法、ＥＢ法等により形成することができる。こ
れにより、絶縁層を半導体層側面に密着させることがで
きる。なお、この工程においては、リジッド領域に貫通
電極を形成する場合には、リジッド領域における溝に、
その側面がテーパー状、逆テーパー状又は垂直形状に絶
縁層で被覆される程度に絶縁層を埋め込むことが適当で
ある。また、絶縁層を埋め込んだ後、リジッド領域にお
ける溝に導電層を埋め込む。導電層を埋め込む方法は、
特に限定されるものではなく、例えば、導電層を溝内の
みに選択成長させる方法、フォトレジストで貫通電極用
の溝以外の領域を被覆し、このフォトレジストを用いて
導電層を基板上全面に形成し、エッチバック又はリフト
オフ法する方法等、あるいはこれらを組み合わせた方法
等が挙げられる。これにより、貫通電極用の溝内に絶縁
層を密着させることができるとともに、この絶縁層に導
電層を密着させることができ、後述するように、半導体
層表面から裏面におよぶ貫通電極によって一体化されて
なるリジッド領域を形成することができる。
【００２０】工程（ｄ）において、基板を裏面側から溝
の底部まで後退させる。ここでの後退は、ウェットエッ
チング、ドライエッチング又はＣＭＰ法等の研磨等、種
々の方法を用いて行うことができる。後退させる際に
は、所定の領域を被覆するマスクを用いてもよい。例え
ば、上述したように溝を形成する際のマスクパターンと
同じ形状のマスクを用いて後退させることが好ましい。
特に、（１１０）面方位を有する基板を用いた場合に
は、アルカリ溶液を用いたウェットエッチングにおい
て、例えば（１００）面と（１１０）面とのエッチング
レートに差があるため、この現象を利用して、所望の形
状にエッチングを進行させることができる。ここで、ア
ルカリ水溶液としては、例えば、ＫＯＨ、TMAH（Tetram
ethyl ammoniumhydroxide）等の水溶液が挙げられる。
これにより、最終的に得られるフレキシブル基板の裏面
にスリットが形成されたような形状、凹凸を有する形
状、あるいは個々の半導体層の側面の裏面側の一部に傾
斜を有する形状に、容易に加工することができ、フレキ
シビリティを確保しながら、比較的厚膜の基板を得るこ
とができ、取り扱いが容易となる。
の底部まで後退させる。ここでの後退は、ウェットエッ
チング、ドライエッチング又はＣＭＰ法等の研磨等、種
々の方法を用いて行うことができる。後退させる際に
は、所定の領域を被覆するマスクを用いてもよい。例え
ば、上述したように溝を形成する際のマスクパターンと
同じ形状のマスクを用いて後退させることが好ましい。
特に、（１１０）面方位を有する基板を用いた場合に
は、アルカリ溶液を用いたウェットエッチングにおい
て、例えば（１００）面と（１１０）面とのエッチング
レートに差があるため、この現象を利用して、所望の形
状にエッチングを進行させることができる。ここで、ア
ルカリ水溶液としては、例えば、ＫＯＨ、TMAH（Tetram
ethyl ammoniumhydroxide）等の水溶液が挙げられる。
これにより、最終的に得られるフレキシブル基板の裏面
にスリットが形成されたような形状、凹凸を有する形
状、あるいは個々の半導体層の側面の裏面側の一部に傾
斜を有する形状に、容易に加工することができ、フレキ
シビリティを確保しながら、比較的厚膜の基板を得るこ
とができ、取り扱いが容易となる。
【００２１】また、基板としてＳＯＩ基板を用いた場合
には、支持基板と埋め込み絶縁膜とを裏面側から後退又
は除去することにより、容易に溝の底部まで後退させ、
半導体層を分割することができる。これにより、半導体
層は、溝によって複数に分割されることになるが、上述
した溝内に形成された絶縁層により、各半導体層が連結
されて一体化され、この領域がフレキシブル領域を構成
することになる。以下、本発明の半導体装置及びその製
造方法を図面に基づいて詳細に説明する。
には、支持基板と埋め込み絶縁膜とを裏面側から後退又
は除去することにより、容易に溝の底部まで後退させ、
半導体層を分割することができる。これにより、半導体
層は、溝によって複数に分割されることになるが、上述
した溝内に形成された絶縁層により、各半導体層が連結
されて一体化され、この領域がフレキシブル領域を構成
することになる。以下、本発明の半導体装置及びその製
造方法を図面に基づいて詳細に説明する。
【００２２】実施の形態１
まず、図１（ａ）に示すように、例えば、不純物濃度が
５×１０15ｃｍ-3程度の（１００）面方位を有するｐ型
シリコン基板２に、一般的な方法で素子を形成し、素子
層１を作製する。その後、図１（ｂ）に示すように、例
えば、ＲＩＥ法を用いて、素子層１を貫通するように、
フレキシブル用スリット３と貫通電極用スリット４と
を、５〜１０μｍの深さで形成する。なお、スリット
３、４の位置は、素子層１に形成される素子に影響のな
い位置、例えばチップのフィールド部等とする。これに
よりフレキシブル用スリット３が形成された領域におい
て、フレキシブル領域Ｆを形成することができるととも
に、素子が形成された領域及び貫通電極用スリット４が
形成された領域いおいて、リジッド領域Ｒを形成するこ
とができる。
５×１０15ｃｍ-3程度の（１００）面方位を有するｐ型
シリコン基板２に、一般的な方法で素子を形成し、素子
層１を作製する。その後、図１（ｂ）に示すように、例
えば、ＲＩＥ法を用いて、素子層１を貫通するように、
フレキシブル用スリット３と貫通電極用スリット４と
を、５〜１０μｍの深さで形成する。なお、スリット
３、４の位置は、素子層１に形成される素子に影響のな
い位置、例えばチップのフィールド部等とする。これに
よりフレキシブル用スリット３が形成された領域におい
て、フレキシブル領域Ｆを形成することができるととも
に、素子が形成された領域及び貫通電極用スリット４が
形成された領域いおいて、リジッド領域Ｒを形成するこ
とができる。
【００２３】次に、図１（ｃ）に示すように、得られた
シリコン基板２全面に、例えば、熱ＣＶＤ法又はプラズ
マＣＶＤ法等によりＳｉＮ膜５を約１μｍの厚さで堆積
し、さらに、その上に、フレキシブル用スリット３が埋
まり、貫通電極用スリット４の側面及び底面に堆積する
厚さ、例えば、１０μｍ程度の熱酸化膜６を形成する。
続いて、図１（ｄ）に示すように、熱酸化膜６をエッチ
バックして、貫通電極用スリット４の底面を露出させ
る。貫通電極用スリット４内に、アルミニウム膜７を埋
設する。次に、図１(ｅ) に示すように、シリコン基板
２の表裏面を、例えば、ＣＭＰ法により研磨して、薄膜
化する。この際、素子層１表面及び貫通電極用スリット
４内に形成されたＳｉＮ膜５が研磨ストッパとなる。こ
れにより、図１（ｆ）に示すように、貫通電極７ａ付き
フレキシブル基板が完成する。この貫通電極７ａは、チ
ップ裏面からの電気信号入出力に用いることができる。
また、この基板を、図１（ｇ）に示すように、積層して
用いることもできる。
シリコン基板２全面に、例えば、熱ＣＶＤ法又はプラズ
マＣＶＤ法等によりＳｉＮ膜５を約１μｍの厚さで堆積
し、さらに、その上に、フレキシブル用スリット３が埋
まり、貫通電極用スリット４の側面及び底面に堆積する
厚さ、例えば、１０μｍ程度の熱酸化膜６を形成する。
続いて、図１（ｄ）に示すように、熱酸化膜６をエッチ
バックして、貫通電極用スリット４の底面を露出させ
る。貫通電極用スリット４内に、アルミニウム膜７を埋
設する。次に、図１(ｅ) に示すように、シリコン基板
２の表裏面を、例えば、ＣＭＰ法により研磨して、薄膜
化する。この際、素子層１表面及び貫通電極用スリット
４内に形成されたＳｉＮ膜５が研磨ストッパとなる。こ
れにより、図１（ｆ）に示すように、貫通電極７ａ付き
フレキシブル基板が完成する。この貫通電極７ａは、チ
ップ裏面からの電気信号入出力に用いることができる。
また、この基板を、図１（ｇ）に示すように、積層して
用いることもできる。
【００２４】実施の形態２
まず、図２（ａ）に示すように、例えば、不純物濃度が
５×１０15ｃｍ-3程度で、（１１０）の面方位を有する
ｐ型シリコン基板８に、上記と同様に素子層１を作製す
る。その後、図２（ｂ）に示すように、例えばＲＩＥ法
を用いて、素子層１を貫通するように、フレキシブル用
スリット３と貫通電極用スリット４とを、５〜１０μｍ
の深さで形成する。なお、スリット３、４の位置は、素
子層１に形成される素子に影響のない位置、例えばチッ
プのフィールド部等とする。これにより、上記と同様
に、フレキシブル領域Ｆとリジッド領域Ｒとを形成する
ことができる。
５×１０15ｃｍ-3程度で、（１１０）の面方位を有する
ｐ型シリコン基板８に、上記と同様に素子層１を作製す
る。その後、図２（ｂ）に示すように、例えばＲＩＥ法
を用いて、素子層１を貫通するように、フレキシブル用
スリット３と貫通電極用スリット４とを、５〜１０μｍ
の深さで形成する。なお、スリット３、４の位置は、素
子層１に形成される素子に影響のない位置、例えばチッ
プのフィールド部等とする。これにより、上記と同様
に、フレキシブル領域Ｆとリジッド領域Ｒとを形成する
ことができる。
【００２５】次に、図２（ｃ）に示すように、得られた
シリコン基板２全面に、例えば、熱ＣＶＤ法又はプラズ
マＣＶＤ法により、ＳｉＮ膜５を約１μmの厚さで堆積
し、さらに、その上に、図２（ｄ）に示すように、フレ
キシブル用スリット３が埋まり、貫通電極用スリット４
の側面及び底面に堆積する厚さ、例えば、１０μｍ程度
の熱酸化膜６を形成する。続いて、図２（ｅ）に示すよ
うに、熱酸化膜６をエッチバックして、貫通電極用スリ
ット４の底面を露出させ、貫通電極用スリット４内に、
アルミニウム膜７を埋設する。次に、シリコン基板８の
表面を、例えば、ＣＭＰ法により研磨して、薄膜化する
とともに、貫通電極７ａを形成する。この際、素子層１
表面に形成されたＳｉＮ膜５が研磨ストッパとなる。
シリコン基板２全面に、例えば、熱ＣＶＤ法又はプラズ
マＣＶＤ法により、ＳｉＮ膜５を約１μmの厚さで堆積
し、さらに、その上に、図２（ｄ）に示すように、フレ
キシブル用スリット３が埋まり、貫通電極用スリット４
の側面及び底面に堆積する厚さ、例えば、１０μｍ程度
の熱酸化膜６を形成する。続いて、図２（ｅ）に示すよ
うに、熱酸化膜６をエッチバックして、貫通電極用スリ
ット４の底面を露出させ、貫通電極用スリット４内に、
アルミニウム膜７を埋設する。次に、シリコン基板８の
表面を、例えば、ＣＭＰ法により研磨して、薄膜化する
とともに、貫通電極７ａを形成する。この際、素子層１
表面に形成されたＳｉＮ膜５が研磨ストッパとなる。
【００２６】次いで、図２(ｆ) に示すように、シリコ
ン基板８の表面及び裏面にフォトレジストを塗布し、裏
面のフォトレジストを、例えば、図２（ｂ）におけるフ
レキシブル用スリット３及び貫通電極用スリット４形成
に用いたフォトマスクを利用して、パターニングする。
得られたレジストパターン９をマスクとして用いて、シ
リコン基板８の裏面を、３３〜３５ｗｔ％のＫＯＨ水溶
液で異方性エッチングする。この際、レジストパターン
９の形状は、スリット３、４の形状に対応するため、シ
リコン基板８裏面からのエッチングに対してＳｉＮ膜５
をエッチングストッパとして利用することができる。こ
の際、Ｓｉ（１１０）面は、ＫＯＨ水溶液によるエッチ
ングの選択比がＳｉ（１００)に対して約２倍であるた
め、（１１０）面方位のシリコン基板８は、ＫＯＨ水溶
液によるエッチングにより、図３に示すように、底面に
（１１０）面、側面に（１００）面及び（１１１）面が
出るようにエッチングされ、図２(ｆ) に示すような形
状のシリコン基板８を得ることができる。その後、レジ
ストパターンを除去することにより、図２（ｇ）に示す
ように、貫通電極付きフレキシブル基板が完成する。上
記方法により得られたフレキシブル基板は、シリコン基
板８の裏面が完全に薄膜化されていないため、厚膜のま
まチップの取り扱いができる。
ン基板８の表面及び裏面にフォトレジストを塗布し、裏
面のフォトレジストを、例えば、図２（ｂ）におけるフ
レキシブル用スリット３及び貫通電極用スリット４形成
に用いたフォトマスクを利用して、パターニングする。
得られたレジストパターン９をマスクとして用いて、シ
リコン基板８の裏面を、３３〜３５ｗｔ％のＫＯＨ水溶
液で異方性エッチングする。この際、レジストパターン
９の形状は、スリット３、４の形状に対応するため、シ
リコン基板８裏面からのエッチングに対してＳｉＮ膜５
をエッチングストッパとして利用することができる。こ
の際、Ｓｉ（１１０）面は、ＫＯＨ水溶液によるエッチ
ングの選択比がＳｉ（１００)に対して約２倍であるた
め、（１１０）面方位のシリコン基板８は、ＫＯＨ水溶
液によるエッチングにより、図３に示すように、底面に
（１１０）面、側面に（１００）面及び（１１１）面が
出るようにエッチングされ、図２(ｆ) に示すような形
状のシリコン基板８を得ることができる。その後、レジ
ストパターンを除去することにより、図２（ｇ）に示す
ように、貫通電極付きフレキシブル基板が完成する。上
記方法により得られたフレキシブル基板は、シリコン基
板８の裏面が完全に薄膜化されていないため、厚膜のま
まチップの取り扱いができる。
【００２７】実施の形態３
まず、図４（ａ）に示すように、例えば、シリコン基板
２上に、シリコン酸化膜からなる埋め込み絶縁膜１１及
びシリコン層がこの順に形成されたＳＯＩ基板を用い、
このＳＯＩ基板のシリコン層に、上記と同様に素子層１
０を作製する。その後、図４（ｂ）に示すように、例え
ば、ＲＩＥ法を用いて、素子層１０を貫通する深さで、
フレキシブル用スリット３と貫通電極用スリット４とを
形成する。次に、図４（ｃ）に示すように、得られた基
板全面に、例えば、熱ＣＶＤ法又はプラズマＣＶＤ法に
より、ＳｉＮ膜５を約０．２μmの厚さで堆積し、さら
に、その上に、図４（ｄ）に示すように、フレキシブル
用スリット３が埋まり、貫通電極用スリット４の側面及
び底面に堆積する厚さの熱酸化膜６を形成する。
２上に、シリコン酸化膜からなる埋め込み絶縁膜１１及
びシリコン層がこの順に形成されたＳＯＩ基板を用い、
このＳＯＩ基板のシリコン層に、上記と同様に素子層１
０を作製する。その後、図４（ｂ）に示すように、例え
ば、ＲＩＥ法を用いて、素子層１０を貫通する深さで、
フレキシブル用スリット３と貫通電極用スリット４とを
形成する。次に、図４（ｃ）に示すように、得られた基
板全面に、例えば、熱ＣＶＤ法又はプラズマＣＶＤ法に
より、ＳｉＮ膜５を約０．２μmの厚さで堆積し、さら
に、その上に、図４（ｄ）に示すように、フレキシブル
用スリット３が埋まり、貫通電極用スリット４の側面及
び底面に堆積する厚さの熱酸化膜６を形成する。
【００２８】続いて、図４（ｅ）に示すように、熱酸化
膜６をエッチバックして、貫通電極用スリット４の底面
を露出させ、貫通電極用スリット４内に、アルミニウム
膜を埋設する。次に、シリコン基板２の表面を、例え
ば、ＣＭＰ法により研磨して、薄膜化するとともに、貫
通電極７ａを形成する。この際、素子層１表面に形成さ
れたＳｉＮ膜５が研磨ストッパとなる。さらに、図４
（ｆ）に示すように、リフトオフすることにより、貫通
電極７ａ付きフレキシブル基板を完成させる。
膜６をエッチバックして、貫通電極用スリット４の底面
を露出させ、貫通電極用スリット４内に、アルミニウム
膜を埋設する。次に、シリコン基板２の表面を、例え
ば、ＣＭＰ法により研磨して、薄膜化するとともに、貫
通電極７ａを形成する。この際、素子層１表面に形成さ
れたＳｉＮ膜５が研磨ストッパとなる。さらに、図４
（ｆ）に示すように、リフトオフすることにより、貫通
電極７ａ付きフレキシブル基板を完成させる。
【００２９】
【発明の効果】本発明によれば、半導体層と絶縁層とに
よりフレキシビリティを有する領域を備えることによ
り、機器の小型化、携帯化に対応するシステムパッケー
ジソリューションとして、折り曲げ可能なウエアラブル
パッケージを実現することができる。しかも、このよう
な半導体装置は、３次元ＩＣ化にも適用でき、機器の高
密度実装化、システムの高速化に応用することが可能と
なる。特に、貫通電極が形成されている場合には、チッ
プの積層化を実現することが可能となる。しかも、フレ
キシブル領域の表面及び／裏面にスリットが形成されて
いる、つまり、表面及び／又は裏面に凹凸を有する場合
には、半導体層自体の膜厚を凸部の分、厚膜化すること
ができるため、フレキシビリティを確保しながら、半導
体装置自体の強度を得ることができ、取り扱いが容易と
なる。さらに、本発明によれば、簡便な方法でフレキシ
ビリティを有する半導体装置を実現することができるた
め、安価なフレキシブル半導体装置を提供することがで
き、ウエアラブルコンピュータや３次元ＩＣを製造コス
トを増大させることなく実現することが可能となる。
よりフレキシビリティを有する領域を備えることによ
り、機器の小型化、携帯化に対応するシステムパッケー
ジソリューションとして、折り曲げ可能なウエアラブル
パッケージを実現することができる。しかも、このよう
な半導体装置は、３次元ＩＣ化にも適用でき、機器の高
密度実装化、システムの高速化に応用することが可能と
なる。特に、貫通電極が形成されている場合には、チッ
プの積層化を実現することが可能となる。しかも、フレ
キシブル領域の表面及び／裏面にスリットが形成されて
いる、つまり、表面及び／又は裏面に凹凸を有する場合
には、半導体層自体の膜厚を凸部の分、厚膜化すること
ができるため、フレキシビリティを確保しながら、半導
体装置自体の強度を得ることができ、取り扱いが容易と
なる。さらに、本発明によれば、簡便な方法でフレキシ
ビリティを有する半導体装置を実現することができるた
め、安価なフレキシブル半導体装置を提供することがで
き、ウエアラブルコンピュータや３次元ＩＣを製造コス
トを増大させることなく実現することが可能となる。
【図１】本発明の半導体装置の製造方法の第１の実施形
態を示す要部の概略断面工程図である。
態を示す要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法の第２の実施形
態を示す要部の概略断面工程図である。
態を示す要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法において、基板
裏面を後退させる方法を説明するための要部の模式図で
ある。
裏面を後退させる方法を説明するための要部の模式図で
ある。
【図４】本発明の半導体装置の製造方法の第３の実施形
態を示す要部の概略断面工程図である。
態を示す要部の概略断面工程図である。
【図５】従来の半導体装置の製造方法を示す要部の概略
断面工程図である。
断面工程図である。
【図６】従来の半導体装置の製造方法を示す要部の概略
断面工程図である。
断面工程図である。
１、１０ 素子層
２ （１００）面方位を有するシリコン基板
３ フレキシブル用スリット
４ 貫通電極用スリット
５ ＳｉＮ膜
６ 熱酸化膜
７ アルミニウム膜
７ａ 貫通電極
８ (１１０)面方位を有するシリコン基板
９ レジストパターン
１１ 埋め込み酸化膜
Ｆ フレキシブル領域
Ｒ リジッド領域
フロントページの続き
Ｆターム(参考） 5F032 AA34 AA44 AA46 AA49 AA54
AA77 AC02 BA01 BB01 BB08
CA05 CA06 CA09 CA10 CA14
CA16 CA18 CA23 DA02 DA06
DA07 DA23 DA24 DA25 DA30
DA32 DA33 DA34 DA53
Claims (13)
- 【請求項１】 半導体層と、その表面に形成された１又
は複数個の半導体素子とからなる半導体装置であって、
前記半導体層が、前記半導体層が半導体素子を有しない
領域において複数に分割され、分割された各半導体層が
その側面に密着する絶縁層によって一体化されてなるフ
レキシブル領域を有することを特徴とする半導体装置。 - 【請求項２】 各半導体層が、その裏面側の側面に傾斜
を有してなる請求項１に記載の半導体装置。 - 【請求項３】 さらに、分割された各半導体層が、絶縁
層を介して、絶縁層に密着し、かつ前記半導体層表面か
ら裏面におよぶ貫通電極によって一体化されてなるリジ
ッド領域を有する請求項１又は２に記載の半導体装置。 - 【請求項４】 半導体層表面に１又は複数個の半導体素
子が形成されたリジッド領域と、前記半導体層表面に前
記半導体素子が配置されていないフレキシブル領域とを
有してなる半導体装置であって、フレキシブル領域は、
半導体層と絶縁層とが交互に密着して配置されてなるこ
とを特徴とする半導体装置。 - 【請求項５】 リジッド領域に、さらに、半導体層の表
面から裏面におよび、前記半導体層と電気的に分離され
た貫通電極が配置されてなる請求項４に記載の半導体装
置。 - 【請求項６】 フレキシブル領域の表面及び／又は裏面
にスリットが形成されてなる請求項４又は５に記載の半
導体装置。 - 【請求項７】 絶縁層が、その表面に凹部を有してなる
請求項１〜６のいずれか１つに記載の半導体装置。 - 【請求項８】 半導体層が、 (１１０)の面方位をもつ
単結晶からなる請求項１〜７のいずれか１つに記載の半
導体装置。 - 【請求項９】 （ａ）表面に半導体層を有する基板表面
に１又は複数個の半導体素子を形成し、（ｂ）前記半導
体層の半導体素子が形成されていない領域に１又は複数
個の溝を形成し、（ｃ）該溝内に絶縁層を埋め込んで、
該絶縁層を半導体層側面に密着させ、（ｄ）前記基板を
裏面側から前記溝の底部まで後退させることにより、 複数に分割されるが、各半導体層が絶縁層により一体化
されてなるフレキシブル領域を半導体層に形成すること
を特徴とする半導体装置の製造方法。 - 【請求項１０】 工程（ｃ）において、溝内に絶縁層と
ともに導電層を埋め込んで、該絶縁層を半導体層側面に
密着させるとともに該絶縁層に導電層を密着させること
により、さらに、半導体層表面から裏面におよぶ貫通電
極によって一体化されてなるリジッド領域を半導体層に
形成する請求項９に記載の方法。 - 【請求項１１】 導電層を、高融点金属の選択成長によ
り溝内に埋め込む請求項１０に記載の方法。 - 【請求項１２】 工程（ａ）における表面に半導体層を
有する基板がＳＯＩ基板であり、工程（ｄ）における後
退をリフトオフ法により行う請求項９〜１１のいずれか
１つに記載の方法。 - 【請求項１３】 基板が (１１０)の面方位をもつ半導
体基板であり、工程（ｄ）において基板裏面に所定形状
のレジストパターンを形成し、該レジストパターンをマ
スクとして用いて基板裏面をアルカリ水溶液によって後
退させる請求項９〜１１のいずれか１つに記載の方法。
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