JP2003283475A - ビット同期回路 - Google Patents
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Abstract
かつ、テストが容易であるビット同期回路を提供する。 【解決手段】 ビットデータ伝送に際し、シリアルデー
タをクロック信号によって同期化するビット同期回路に
おいて、所定の基準クロックから、位相の異なる複数の
クロック信号を生成し、生成されたクロック信号が所定
数おきに取り出されてなるグループ毎に、シリアルデー
タからエッジ位置を検出し、そのエッジ位置をあらわす
エッジ信号を生成し、生成されたエッジ信号を基づき、
同期タイミング信号を生成し、生成された同期タイミン
グ信号に基づき、上記位相の異なる複数のクロック信号
の中から、シリアルデータを同期化するクロック信号に
適した書込み用クロック信号を選択する。
Description
技術に用いられるビット同期回路及びそれが内蔵された
半導体装置に関する。
は、一般的に、送信側と受信側で同じ周波数の基準クロ
ックを用いて、お互いに予め決められた送信及び受信速
度でデータが送受信される。送信側から送られたデータ
を受信側で正確に受信するためには、送信側と受信側と
が互いに同期して動作する必要がある。1つの方法とし
ては、データ信号とともに同期するためのクロック信号
を送信側及び受信側に供給する方法もあるが、近年の数
百MHz〜数十GHzという高速なシリアル通信におい
ては、波形の歪み,反射,ケーブル及びボード上の信号
の干渉等の問題があることから、通信に使うクロック信
号をデータ信号と別に送る代わりに、送信側でデータ信
号に冗長なデータビットを付加して、一定時間にデータ
信号の遷移が保証されるような符号化が行われ、データ
信号が送信される。通常、受信側では、送信側から送ら
れてきたデータがタイミング情報を含んでいることか
ら、データがサンプリングされ、サンプリング後、余分
なビットが復号化される。
Zero)コーディングされたデータを受信側で正確に受
信するためには、ビット同期回路を用いることにより、
データに対して、データのサンプリング用同期クロック
を生成する必要がある。そのため、通信速度に対してよ
り周波数の高いクロックをビット同期回路に入力し、通
常、クロックがデータの中央の位置に合うような同期ク
ロックが生成されるよう回路が構成される。近年では、
シリアル通信インターフェイスの通信速度が数百Mbp
s〜数Gbpsまで高速化されており、高速且つ信頼性
の高い通信を実現すべく、ビット同期回路に関係して、
より高性能,高信頼性の回路が要求されている。
れる従来のビット同期回路を示す。このビット同期回路
100では、データ入力信号SDINとともに基準クロ
ック信号REFCLKが入力され、位相比較クロック生
成回路110において、その基準クロック信号REFC
LKから、通信速度に対応した周波数のビット動作クロ
ック信号(図10には示さず)が生成され、更に、その
ビット動作クロック信号に基づき位相の異なる計8つの
クロック信号CLK1〜CLK8が生成される。
クロック信号、及び、ビット動作クロック信号に基づき
生成されるクロック信号のタイミングチャートを示す。
CLK1〜CLK8は、それぞれ、隣接するクロック信
号に対して1/8サイクルずつずれた位相を有してい
る。これらクロック信号CLK1〜CLK8は、それぞ
れ、別個のライン経由で、入力データエッジ検出部12
0及びクロック選択部140へ入力される。
の異なるクロック信号CLK1〜CLK8とともに、デ
ータ入力信号SDINが入力される結果、エッジ信号E
DGE1〜EDGE8が検出される。これらエッジ信号
EDGE1〜EDGE8は、クロック判定部130に入
力される。クロック判定部130では、エッジ信号ED
GE1〜EDGE8に基づき認識されるエッジ位置か
ら、クロック選択信号CKSLが生成される。このクロ
ック選択信号CKSLは、クロック信号CLK1〜CL
K8とともに、クロック選択部140に入力される。ク
ロック選択部140では、入力されたクロック信号CL
K1〜CLK8及びクロック選択信号CKSLに基づ
き、緩衝バッファ150に対するデータサンプリング用
のクロック信号である書込み用クロック信号WRCKが
生成される。
ップフロップで構成されるバッファ又は多ビットのFI
FOであり、送信側と受信側とで予め決められた周波数
に対しての偏差やクロックジッタを吸収すべく用いられ
る。シリアル通信においては、一般的に、1ビット幅で
深さが数ビット〜数十ビットの非同期FIFOが用いら
れる。緩衝バッファ150から出力される同期化された
データSDOUTは、それ以降の回路で読み出され、受
信データとして処理される。
の構成を示す。この入力データエッジ検出部120は、
位相の異なる8つのクロック信号CLK1〜CLK8に
それぞれ対応したデータ・フリップフロップ(以下、フ
リップフロップと呼ぶ)121a〜121hと、フリッ
プフロップ121a〜121hと同数の排他的論理和
(EXOR)ゲート122a〜122hとを有してい
る。各フリップフロップ121a〜121hには、それ
に対応するクロック信号CLK1〜CLK8と、シリア
ルのデータ入力信号SDINとが入力される。また、各
フリップフロップ121a〜121hからの出力信号D
FF1〜DFF8は、それぞれ、異なる2つのEXOR
ゲートに入力される。例えば、フリップフロップ121
bの出力は、EXORゲート122a及び122bに入
力され、また、フリップフロップ121cの出力は、E
XORゲート122c及び122bに入力され、更に、
フリップフロップ121hの出力は、EXORゲート1
22h及び122aに入力される。
出力される信号は、入力される2つのクロック信号の位
相差のタイミングでデータ入力信号SDINが変化した
場合に「HIGH」となり、エッジ位置を示す信号(以
下、エッジ信号という)EDGE12,EDGE23,
EDGE34,EDGE45,EDGE56,EDGE
67,EDGE78,EDGE89として出力される。
例えば、EXORゲート122aから出力される信号
は、CLK1とCLK2の位相差のタイミングでデータ
入力信号が変化した場合に「HIGH」レベルとなる。
EXORゲート122a〜122hから出力されるエッ
ジ信号EDGE12〜EDGE89は、別個のライン経
由で、クロック判定部130へ供給される。
では、位相が異なるクロック信号を供給する8本のライ
ンを使用している例を挙げているが、これ以外の本数
で、若しくは、位相が異なるのではなく通信速度に対し
てより周波数の高いクロックでエッジ検出を行う方法も
考えられる。
用のクロック信号WRCKの出力タイミングに関係する
各種信号のタイミングチャートを示す。この図13から
分かるように、データ入力信号SDINの最初のエッジ
(立上りエッジ)は、クロック信号CLK1のエッジ
(立上りエッジ)とCLK2のエッジ(立上りエッジ)
との間に位置し、データ入力信号SDINの2番目のエ
ッジ(立下りエッジ)は、クロック信号CLK2のエッ
ジ(立上りエッジ)とCLK3のエッジ(立上りエッ
ジ)との間に位置し、また、データ入力信号SDINの
3番目のエッジは、クロック信号CLK3のエッジ(立
上りエッジ)とCLK4のエッジ(立上りエッジ)との
間に位置し、更に、データ入力信号SDINの最後のエ
ッジ(立下りエッジ)は、クロック信号CLK2のエッ
ジ(立上りエッジ)とCLK3のエッジ(立上りエッ
ジ)との間に位置している。
れれば、EDGE12〜EDGE89の対応する信号に
おいて、長い期間の検出パルスが出力されることにな
る。かかる長い検出パルスに基づき、EDGE12に対
して、位相が約半サイクル遅れた、すなわち、入力デー
タの中央でサンプリングするためのCLK5が、また、
EDGE23に対してはCLK6が、更に、EDGE3
4に対してはCLK7が、同期タイミング信号として出
力され、この同期タイミング信号とそのサイクルにエッ
ジの遷移がなければ、前サイクルと同じクロックが出力
される。最終的には、緩衝バッファ150へ出力される
書込み用のクロック信号WRCKが生成される。
部120以降の構成、すなわち、クロック判定部13
0,クロック選択部140のタイミングによる動作は公
知技術であるため、ここでの説明を省略する。
期回路100において起こる可能性のある問題について
説明する。まず、フリップフロップ121a〜121h
を正常に動作させるには、クロックの前後で、ある期間
入力データを一定に保つ必要があるが、この所定期間中
に入力データが一定値でなかった場合には、フリップフ
ロップ121a〜121hからの出力信号DFF1〜D
FF8が1でも0でもない不安定な値を示す可能性があ
り、このような現象は「メタスタビリティ」と呼ばれ
る。図14に示す符号A”が付された箇所では、本来、
フリップフロップ121bからの出力信号DFF2は
「HIGH」レベルになるはずであるが、データ入力信
号SDINの遷移がフリップフロップ121bのセット
アップホールドのタイミング要求を満たしていないこと
から、その出力信号DFF2が、メタスタビリティを伴
うメタステーブル状態になっている。ここでは、一例と
して、メタステーブル状態である出力信号DFF2が、
太字の実線で示すように、出力変化している場合を示
す。
所では、本来、フリップフロップ121fからの出力信
号DFF6が「LOW」レベルになるはずであるが、フ
リップフロップ121fへのデータ入力が、例えば半導
体装置の製造上の問題により、フリップフリップ121
fにおけるSDIN入力側の抵抗値が異常に高くなるこ
と、若しくは、フリップフロップ121fに関わる信号
ラインのクロストーク、半導体装置の製造上のタイミン
グバラツキ等の原因によって遅くなることから、出力信
号DFF6が「HIGH」レベルとなっている。
プからの出力信号の不具合が生じた場合、緩衝バッファ
150への書込み用のクロック信号WRCKの生成にお
いては、回路の構成にも依存するものの、本来のタイミ
ングで出力されず、データを緩衝バッファ150でサン
プリングする際にタイミングエラーが生じて正常なサン
プリングができなかったり、WRCKが出力されずデー
タが抜けたり、WRCKが1サイクルに複数回発生し、
データを余分に取り込んでしまったりする等の問題が起
こる。この場合、同期タイミング信号及びクロック信号
WRCKは、図14に示す符号C”及びD”が付された
箇所で不具合を生じる。これにより、シリアルデータの
パケットデータの受信抜け、受信データのエラー等が生
じ、正常な受信ができないことになる。
回路の信頼性を低下させる問題としては、ビット同期回
路内にある入力データエッジ検出部で用いられるフリッ
プフロップの製造上の問題等よる特性のバラツキやフリ
ップフロップの故障に関する問題に加え、前述したよう
なメタスタビリティの問題が知られている。メタスタビ
リティは回路の誤動作を生じるため、回路の信頼性を向
上させるには、それが生じる確率を低下させること、若
しくは、メタスタビリティに対しても誤動作を起こらな
いビット同期回路を供給することが必要である。
された場合、装置の良否を判定するテスト方法として
は、通常、LSIテスタを用いて、装置に対してあるタ
イミングに同期した入力を加え、実際の出力とその期待
値を測定・比較し、期待値と同様の出力値が得られれ
ば、その装置を良品とし、期待値と異なれば、不良品と
判定する方法が用いられる。しかし、高速に且つシリア
ルデータに対して非同期に動作するビット同期回路で
は、LSIテスタ上で、システムクロックに対して非同
期の入力パターンをいくつも用意する必要があり、ま
た、その非同期の入力パターンを、受信データの期待値
でテストする際には、良品である場合にも、受信データ
の期待値が非同期の入力により期待値のサイクルがずれ
ることがある。更に、そのずれ方は、半導体装置の製造
のバラツキにより個々に異なる場合も想定されるため、
製品の良否を正確に選別可能なテストプログラムを作成
するには、プログラムのデバッグ(バグ等の障害を取り
除く作業)に相当の時間を要するという問題がある。従
来、この問題に対処し得る技術が求められている。
ようなものが知られている。例えば、特公−第2595
887号には、完全デジタルで構成され、カウンタを用
いず高速化対応可能なビット同期回路が開示されてい
る。一般的なクロック多層化回路やDフリップフロップ
を用いる点は、本発明と類似しているが、エッジ検出部
は1つしかもたないため、ビット同期回路内のフリップ
フロップがメタステーブル状態になった場合には、動作
上の不具合を起こす可能性があり、信頼性に欠けるとい
う問題がある。
入力信号をサンプリングしn系列の信号とするデータサ
ンプル部と、サンプリングされたn系列信号の中から受
信バースト信号に同期した信号を選択する選択出力部と
を備え、データサンプル部からの信号の立上り及び立下
り検出を行い、入力データのデューティの変動に対し
て、最適なサンプリングを行うことができるビット同期
回路及びビット同期方式が開示されている。しかしなが
ら、このビット同期方式では、データ変化点の両エッジ
が用いられるため、サンプリング手段が高速に追従しな
いという問題がある。また、エッジ検出に対しては1つ
の回路しか使用されないため、ビット同期回路内のフリ
ップフロップがメタステーブル状態になった場合には、
動作上の不具合を起こす可能性があり、信頼性に欠ける
という問題がある。
は、受信データ速度を上回る高速クロックを使用せず
に、受信データが散発的に発生しかつ入力タイミングが
不定な高速バースト信号に対応し、かつ、位相変動に良
好な追従性をもつビット同期回路が開示されている。位
相比較回路が1つしか使用されないため、信頼性に欠け
るという問題がある。
たもので、高速な通信速度に対応可能で信頼性の高い、
かつ、テストが容易であるビット同期回路を提供するこ
とを目的とする。
明は、ビットデータ伝送に際し、シリアルデータをクロ
ック信号によって同期化するビット同期回路において、
所定の基準クロックから、位相の異なる複数のクロック
信号を生成する位相比較クロック生成手段と、上記位相
比較クロック生成手段により生成されたクロック信号が
所定数おきに取り出されてなるグループ毎に設定され、
それぞれ、シリアルデータからエッジ位置を検出し、該
エッジ位置をあらわすエッジ信号を生成する複数のエッ
ジ検出手段と、上記各エッジ検出手段により生成された
エッジ信号を基づき、同期タイミング信号を生成するク
ロック判定手段と、上記クロック判定手段により生成さ
れた同期タイミング信号に基づき、上記位相の異なる複
数のクロック信号の中から、シリアルデータを同期化す
るクロック信号に適した書込み用クロック信号を選択す
るクロック選択手段とを有していることを特徴としたも
のである。
請求項1に係る発明において、上記クロック選択手段
が、上記エッジ検出手段により生成されたエッジ信号の
いずれかが異常をあらわす場合に、異常なエッジ信号に
ついて上記クロック判定手段により生成された同期タイ
ミング信号を使用せずに、上記書込み用クロック信号を
選択することを特徴としたものである。
請求項1又は2に係る発明において、上記クロック判定
手段が、上記エッジ検出手段の1つにつき上記エッジ信
号が複数生成される場合には、そのサイクルでの同期タ
イミング信号を上記クロック選択手段に対して出力しな
いことを特徴としたものである。
は、上記請求項1〜3に係る発明のいずれか一におい
て、上記クロック判定手段により生成される同期タイミ
ング信号が時間的に連続する場合には、連続している同
期タイミング信号のうち、エッジ検出位置の時間的に遅
い同期タイミング信号を用いて、上記書込み用クロック
信号を選択することを特徴としたものである。
は、上記請求項1〜4に係る発明のいずれか一におい
て、上記クロック判定手段が、上記各エッジ検出手段に
より生成されるエッジ信号について異常がある場合に、
ビット同期回路がエラー状態にあることを示すステータ
ス信号を出力することを特徴としたものである。
は、上記請求項5に係る発明において、上記クロック選
択手段が、上記ビット同期回路がエラー状態にあること
を示すステータス信号が出力された場合に、前サイクル
と同じタイミングでの上記書込み用クロック信号を選択
することを特徴としたものである。
は、上記請求項1〜6に係る発明のいずれか一におい
て、上記エッジ検出手段に含まれる各構成が、位相の異
なるクロック信号及びシリアルデータ入力信号の入力端
子に対して対称となるように配置されていることを特徴
としたものである。
は、上記請求項1〜7のいずれか一に記載のビット同期
回路が内蔵された半導体装置であり、上記各エッジ検出
手段により生成されるエッジ信号について異常がある場
合に、上記クロック判定手段により出力されるビット同
期回路がエラー状態にあることを示すステータス信号を
用いて、上記ビット同期回路の不良テストが実行可能で
あることを特徴としたものである。
て、添付図面を参照しながら説明する。 実施の形態1.図1は、本発明の実施の形態に係るビッ
ト同期回路を含むシリアル送受信装置のブロック図であ
る。このシリアル送受信装置1は、各種コンピュータ,
通信制御装置,端末等の機器に組み込まれ、通信回線経
由で他の機器と相互接続するためのOSI(Open Syste
m Interconnection)参照モデルを構成するプロトコル
層の1つである物理層をなすもので、他の機器との物理
的な接続を活性化・維持・非活性化し、ビットデータ伝
送のための機械的,電気的な制御を行う。
+」及び「Data−」が、外部からアナログI/F部
9に含まれるレシーバ2経由でビット同期回路10へ入
力されると、ビット同期回路10では、内部クロック発
生器7及び外部発振子8により生成された基準クロック
に対して、レシーバ2からの1,0出力に基づき、その
データをサンプリングするためのサンプリングクロック
(同期タイミング信号ともいう)が生成され、データが
サンプリングされて、シリアルデータとして受信回路3
へ出力される。受信回路3では、通信で使用されている
コーディングに従って、データのデコード処理が実行さ
れ、インターフェイス部4では、データをパラレルデー
タ「DATA」として機器内部に出力する動作が行われ
る。
給されるパラレルデータがインターフェイス部4におい
てシリアルデータに変換され、送信回路5によりコード
処理が実行され、アナログI/F部9に含まれるドライ
バ6経由で、シリアルデータとして外部に出力される。
す。このビット同期回路10は、位相比較クロック生成
回路20と、第1及び第2の入力データエッジ検出部3
0及び40と、クロック判定部50と、クロック選択部
60と、緩衝バッファ70とを有しており、内部クロッ
ク発生器7及び外部発振子8(図1参照)により生成さ
れた基準クロックREFCLKを用いて、データ入力信
号SDINから同期タイミング信号をサンプリングし
て、この同期タイミング信号に基づき同期化されたシリ
アルデータを出力する。ビット同期回路10の基本的な
構成及びその動作は、従来技術として図10を参照して
説明した場合と同様であるが、本願発明では、データ入
力信号SDINからの同期タイミング信号のサンプリン
グに際しその信号のエッジ位置を検出する手段として、
複数個(この実施の形態では2つ)の入力データエッジ
検出部30及び40が設けられ、それらがより高速で信
頼性の高いビット同期回路を提供するように動作する。
クロック生成回路20において、基準クロック信号RE
FCLKから、通信速度に対応した周波数のビット動作
クロック信号が生成され、更に、そのビット動作クロッ
ク信号に基づき位相の異なる計8つのクロック信号CL
K1〜CLK8が生成される。ここでは、基準クロック
信号REFCLK,ビット動作クロック信号BTCL
K、及び、ビット動作クロック信号に基づき生成される
クロック信号CLK1〜CLK8のタイミングチャート
が、従来技術の説明において例示したものと同様であ
り、CLK1〜CLK8は、それぞれ、隣接するクロッ
ク信号に対して1/8サイクルずつずれた位相を有して
いる(図11参照)。
LK1〜CLK8は、それぞれ、別個のライン経由で、
位相比較クロック生成回路20から出力されるが、この
実施の形態では、第1及び第2の入力データエッジ検出
部30及び40が設けられることに伴い、クロック信号
CLK1〜CLK8が、各エッジ検出部30及び40に
対応する2つのグループに分けられて出力される。より
詳しくは、CLK1からCLK8の順に1/8サイクル
ずつずれた位相を有するクロック信号が1つおきに取り
上げられることにより各グループが構成されており、奇
数のクロック信号CLK1,CLK3,CLK5,CL
K7が、第1入力データエッジ検出部30へ入力され、
他方、偶数のクロック信号CLK2,CLK4,CLK
6,CLK8が、第2入力データエッジ検出部40へ入
力される。
検出部30及び40の構成を示す。まず、第1入力デー
タエッジ検出部30は、クロック信号CLK1,CLK
3,CLK5,CLK7にそれぞれ対応する4つのフリ
ップフロップ31a,31b,31c,31dと、4つ
のEXORゲート32a,32b,32c,32dとを
有している。各フリップフロップ31a〜31cには、
それに対応するクロック信号とともにデータ入力信号S
DINが入力され、各フリップフロップ31a〜31d
からの出力信号DFF1,DFF3,DFF5,DFF
7は、それぞれ、異なる2つのEXORゲートに入力さ
れる。すなわち、フリップフロップ31aからの出力信
号DFF1は、EXORゲート32a及び32dに、ま
た、フリップフロップ31bからの出力信号DFF3
は、EXORゲート32a及び32bに、更に、フリッ
プフロップ31cからの出力信号DFF5は、EXOR
ゲート32b及び32cに、また、更に、フリップフロ
ップ31dからの出力信号DFF7は、EXORゲート
32c及び32dに入力される。この第1入力データエ
ッジ検出部30では、EXORゲート32a,32b,
32c,32dのいずれか1つから、エッジ位置をあら
わすエッジ信号EDGE13,EDGE35,EDGE
57,EDGE79が出力される。
部40は、クロック信号CLK2,CLK4,CLK
6,CLK8にそれぞれ対応する4つのフリップフロッ
プ41a,41b,41c,41dと、4つのEXOR
ゲート42a,42b,42c,42dとを有してい
る。各フリップフロップ41a〜41cには、第1入力
データエッジ検出部30と同様に、それに対応するクロ
ック信号とともにデータ入力信号SDINが入力され、
各フリップフロップ41a〜41dからの出力信号DF
F2,DFF4,DFF6,DFF8は、それぞれ、異
なる2つのEXORゲートに入力される。すなわち、フ
リップフロップ41aからの出力信号DFF2は、EX
ORゲート42a及び42dに、また、フリップフロッ
プ41bからの出力信号DFF4は、EXORゲート4
2a及び42bに、更に、フリップフロップ41cから
の出力信号DFF6は、EXORゲート42b及び42
cに、また、更に、フリップフロップ41dからの出力
信号DFF8は、EXORゲート42c及び42dに入
力される。この第2入力データエッジ検出部40では、
EXORゲート42a,42b,42c,42dのいず
れか1つから、エッジ位置をあらわすエッジ信号EDG
E24,EDGE46,EDGE68,EDGE80が
出力される。
入力データエッジ検出部30及び40から送られてきた
エッジ信号に基づき、それぞれ、第1及び第2の同期タ
イミング信号が生成されるようになっている。これら第
1及び第2の同期タイミング信号は、クロック選択部6
0へ送られ、クロック選択信号としてクロック選択部6
0により利用される。
た場合と同様の条件のもとでの、ビット同期回路10の
動作を、図4を参照して説明する。図4は、ビット同期
回路10における各種信号のタイミングチャートであ
る。このビット同期回路10では、各同期タイミング信
号及びその信号から生成する緩衝バッファ70への書込
み用のクロック信号WRCKが出力されるに際して、次
の〜に規定されるアルゴリズムで同期タイミング信
号が生成されるとする。
から複数のエッジ信号が出力される場合には、そのサイ
クルでの同期タイミング信号を出力しない。 第1及
び第2の同期タイミング信号で時間的に連続する場合に
は、連続している後ろ側の信号によるタイミングで、緩
衝バッファ70への書込み用クロック信号WRCKを出
力する。 第1及び第2の同期タイミング信号が時間
的に連続しない場合には、前サイクルと同じ書込み用ク
ロック信号WRCKを出力する。 第1及び第2の同
期タイミング信号のうち一方の信号しか生成されない場
合には、前サイクルと同じ書込み用クロック信号WRC
Kを出力する。
うちの少なくとも及びのアルゴリズムが回路設計で
実現されれば、図4に示す符号A及びBが付された箇所
に見られるようなエラーがある状態であっても、緩衝バ
ッファ70への書込み用クロック信号WRCKは正常に
出力される。また、及びのアルゴリズムは、ビット
同期回路10のエラーを検出した場合には、最も安全で
ある前サイクルと同様の位相を有する書込み用のクロッ
ク信号WRCKを出力することを規定するものである。
数個の入力データエッジ検出部30及び40が装備さ
れ、各エッジ検出部からのエッジ信号に基づき、複数の
同期タイミング信号が生成され、正常な同期タイミング
信号に基づき、書込み用クロック信号WRCKが生成さ
れることにより、シリアルデータの正常な受信を維持す
ることが可能となり、信頼性の向上を実現することがで
きる。
ムについては、この実施の形態において例示的なもので
あり、これに限定されるものではない。また、入力デー
タエッジ検出部の数については、2つに限定されるもの
でなく、例えば、3つの入力データエッジ検出部を用い
て、各エッジ検出部より多数決で書込み用クロック信号
WRCKの位相を生成するようにしてもよい。
は、複数の第1及び第2の入力データエッジ検出部30
及び40から出力されるエッジ信号に基づき生成された
複数の同期タイミング信号を用いて、緩衝バッファ70
に対するデータサンプリング用クロックを生成するとと
もに、入力データエッジ検出部からのエッジ信号を用い
て、エラー状態を示す信号が生成される。エラー状態と
は、例えば、各入力データエッジ検出部で、エッジ信号
が複数存在する場合、2つの入力データエッジ検出部の
同期タイミング信号が連続しない場合、第1及び第2の
同期タイミング信号のうちの一方の信号しかない場合等
の状態をあらわしており、このビット同期回路10で
は、かかるエラー状態をあらわす信号が、ビット同期回
路10のエラーステータス信号として、クロック判定部
50から出力される。
シリアル送受信装置1に内蔵された場合、ビット同期回
路10が非常に高速に動作し、また、完全に非同期に動
作することから、装置1のテストが困難であるという問
題があったが、クロック判定部50から出力されるエラ
ーステータス信号を使用することにより、全ての非同期
パターンに対して、エラーが出ていない1種類の期待値
のプログラムでテスト可能となり、装置1を容易にテス
トすることが可能となる。
る場合には、受信が終了するまで不良が検出できない
が、本願特許のように、シリアルデータの受信取り込み
の位置に存在するビット同期回路のエラーステータス信
号を用いて半導体装置をテストする場合には、エラー検
出のタイミングが、受信終了時に判明するという受信デ
ータの期待値を用いる場合に比べて早く、これにより、
不良品を早期に発見できる。
まれる第2入力データエッジ検出部40に対応する構成
を示す。また、図6には、この構成に関係する各種信号
のタイミングチャートを示す。図6に示す各信号波形に
付された記号は、図5における各入力及び出力信号に対
応している。ビット同期回路10の全体構成を示す図2
にはあらわれていないが、クロック判定部50には、第
1及び第2の入力データエッジ検出部30及び40から
のエッジ信号とともに、位相比較クロック生成回路20
からのクロック信号が入力される。クロック判定部50
は、フリップフロップ51a,51b,51c,51d
と、ANDゲート52a,52b,52c,52dと、
フリップフロップ53a,53b,53c,53dと、
ANDゲート54a,54a,54b,54c,54d
と、ORゲート55とを有しており、位相比較クロック
生成回路20からのクロック信号CLK2,CLK4,
CLK6,CLK8及び第2入力データエッジ検出部4
0からのエッジ信号EDGE24,EDGE46,ED
GE68,EDGE80を用いて、第2同期タイミング
信号を生成するように構成されている。
定部50における第1入力データエッジ検出部30に対
応する構成は、位相比較クロック生成回路20からのク
ロック信号CLK1,CLK3,CLK5,CLK7及
び第1入力データエッジ検出部30からのエッジ信号E
DGE13,EDGE35,EDGE57,EDGE7
9を用いて、第2入力データエッジ検出部40に対応す
る構成と同様の動作を行い、第1同期タイミング信号を
生成する。
明する。なお、以下では、上記実施の形態1における場
合と同じものには同一の符号を付し、それ以上の説明を
省略する。 実施の形態2.図7は、本発明の実施の形態2に係る入
力データエッジ検出部の各構成の配置を示す図である。
通常、前述したようにエッジ信号を検出する際には、フ
リップチップが設計で意図したように動作する必要があ
り、そのためには、フリップチップに対するデータ入力
信号SDIN及びクロック信号CLK1〜CLK8の入
力に対して、とりわけ正確なタイミングが要求される。
第1及び第2の入力データエッジ検出部30’,40’
は、それぞれ、図3に示す入力データエッジ検出部3
0,40と実質的に等価な回路構成を有する、すなわ
ち、それぞれ、フリップチップ31a〜31d及びEX
ORゲート32a〜32d,フリップチップ41a〜4
1d及びEXORゲート42a〜42dから構成される
ものであるが、この実施の形態2では、シリアル送受信
装置1内に実装する場合に、これら各構成が、クロック
信号及びデータ入力信号の入力端子に対して左右対称に
配置される。かかる配置構造によれば、クロック信号や
データ入力信号が各構成に対してより同時に近いタイミ
ングで入力され、ほぼ均一のタイミングで各フリップチ
ップを動作させることが可能となる。
態3に係る入力データエッジ検出部の各構成の配置を示
す図である。上記実施の形態2では、第1及び第2の入
力データエッジ検出部の各構成(特にフリップフロッ
プ)が、クロック信号及びデータ入力信号の入力端子に
対して左右対称に配置されるが、この実施の形態3で
は、更に正確なタイミングでの信号入力を実現するため
に、第1及び第2の入力データエッジ検出部30”,4
0”の各構成が、クロック信号及びデータ入力信号の入
力端子に対して、上下左右対称に配置される。
ータエッジ検出部の各構成を、各信号の入力端子に対し
て上下又は左右対称に配置することにより、要求される
正確なタイミングでの信号入力を実現し、ビット同期回
路の動作信頼性を向上させることができる。
態4に係る入力データエッジ検出部の各構成の配置を示
す図である。前述した実施の形態と同様に、複数個(第
1及び第2の)入力データエッジ検出部80,90が設
けられるが、この実施の形態4では、各入力データエッ
ジ検出部80,90が、それぞれ、8つのフリップチッ
プ81a〜81h,91a〜91hと8つのEXORゲ
ート82a〜82h,92a〜92hから構成されてい
る。更に、各構成は、データ入力信号SDIN及びクロ
ック信号CLK0〜9,A〜Fの入力端子に対して、左
右対称に配置されている。
ッジ検出部80,90を採用する場合には、特に図示し
ないが、ビット同期回路において、位相が1/16サイ
クルずつずれたクロック信号CLK0〜9,A〜Fの出
力が可能な位相比較クロック生成回路を用いる必要があ
る。
ジ検出部を8つのフリップチップ及びEXORゲートで
構成し、より小さな位相差のクロック信号を用いること
により、エッジ信号についての検出分解能を向上させる
ことができる。また、この実施の形態4では、入力デー
タエッジ検出部の各構成が、各信号の入力端子に対して
左右対称に配置されるので、上記実施の形態2及び3に
おける場合と同様に、要求される正確なタイミングでの
信号入力を実現し、ビット同期回路の動作信頼性を向上
させることができる。
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。例えば、入力データエッジ検出部
の構成は、4又は8つのフリップフロップ及びEXOR
ゲートに限定されるものでなく、例えば16のフリップ
フロップ及びEXORゲートを用いてもよい。
請求項1に係る発明によれば、エッジ検出手段を複数設
け、各エッジ検出手段により出力されるエッジ信号に基
づき、エッジ検出手段の動作を確認しつつ、シリアルデ
ータを同期化するクロック信号に適した書込み用クロッ
ク信号を生成するため、ビット同期回路による信頼性の
高い動作を実現することができる。
ば、上記クロック選択手段が、上記エッジ検出手段によ
り生成されたエッジ信号のいずれかが異常をあらわす場
合に、異常なエッジ信号について上記クロック判定手段
により生成された同期タイミング信号を使用せずに、上
記書込み用クロック信号を選択するため、ビット同期回
路の信頼性を向上させることができる。
ば、上記クロック判定手段が、上記エッジ検出手段の1
つにつき上記エッジ信号が複数生成される場合には、そ
のサイクルでの同期タイミング信号を上記クロック選択
手段に対して出力しないため、ビット同期回路の信頼性
を向上させることができる。
よれば、上記クロック判定手段により生成される同期タ
イミング信号が時間的に連続する場合には、連続してい
る同期タイミング信号のうち、エッジ検出位置の時間的
に遅い同期タイミング信号を用いて、上記書込み用クロ
ック信号を選択するため、ビット同期回路の信頼性を向
上させることができる。
よれば、上記クロック判定手段が、上記各エッジ検出手
段により生成されるエッジ信号について異常がある場合
に、ビット同期回路がエラー状態にあることを示すステ
ータス信号を出力するため、ビット同期回路の異常を容
易に検出することができる。
よれば、上記クロック選択手段が、上記ビット同期回路
がエラー状態にあることを示すステータス信号が出力さ
れた場合に、前サイクルと同じタイミングでの上記書込
み用クロック信号を選択するため、ビット同期回路によ
る同期化が成功しなかった場合にも、正確にデータをサ
ンプリングできる可能性が高くなり、結果的に、ビット
同期回路の信頼性を向上させることができる。
よれば、上記エッジ検出手段に含まれる各構成が、位相
の異なるクロック信号及びシリアルデータ入力信号の入
力端子に対して対称となるように配置されているため、
ビット同期回路の信頼性を向上させることができる。
よれば、上記各エッジ検出手段により生成されるエッジ
信号について異常がある場合に、受信データからではな
く、上記クロック判定手段により出力されるビット同期
回路がエラー状態にあることを示すステータス信号を用
いることにより、高速でまた非同期に動作するビット同
期回路が内蔵された装置を容易にテストすることができ
る。
含まれるシリアル送受信装置のブロック図である。
る。
ッジ検出部の構成を示す図である。
ミングチャートである。
部の構成を示す図である。
イミングチャートである。
ジ検出部の各構成の配置を示す図である。
ジ検出部の各構成の配置を示す図である。
ジ検出部の各構成の配置を示す図である。
ある。
クロック生成回路に関係する各種信号のタイミングチャ
ートである。
ータエッジ検出部の構成を示す図である。
の正常なタイミングチャートである。
の問題のあるタイミングチャートである。
Claims (8)
- 【請求項1】 ビットデータ伝送に際し、シリアルデー
タをクロック信号によって同期化するビット同期回路に
おいて、 所定の基準クロックから、位相の異なる複数のクロック
信号を生成する位相比較クロック生成手段と、 上記位相比較クロック生成手段により生成されたクロッ
ク信号が所定数おきに取り出されてなるグループ毎に設
定され、それぞれ、シリアルデータからエッジ位置を検
出し、該エッジ位置をあらわすエッジ信号を生成する複
数のエッジ検出手段と、 上記各エッジ検出手段により生成されたエッジ信号を基
づき、同期タイミング信号を生成するクロック判定手段
と、 上記クロック判定手段により生成された同期タイミング
信号に基づき、上記位相の異なる複数のクロック信号の
中から、シリアルデータを同期化するクロック信号に適
した書込み用クロック信号を選択するクロック選択手段
とを有していることを特徴とするビット同期回路。 - 【請求項2】 上記クロック選択手段が、上記エッジ検
出手段により生成されたエッジ信号のいずれかが異常を
あらわす場合に、異常なエッジ信号について上記クロッ
ク判定手段により生成された同期タイミング信号を使用
せずに、上記書込み用クロック信号を選択することを特
徴とする請求項1記載のビット同期回路。 - 【請求項3】 上記クロック判定手段が、上記エッジ検
出手段の1つにつき上記エッジ信号が複数生成される場
合には、そのサイクルでの同期タイミング信号を上記ク
ロック選択手段に対して出力しないことを特徴とする請
求項1又は2記載のビット同期回路。 - 【請求項4】 上記クロック判定手段により生成される
同期タイミング信号が時間的に連続する場合には、連続
している同期タイミング信号のうち、エッジ検出位置の
時間的に遅い同期タイミング信号を用いて、上記書込み
用クロック信号を選択することを特徴とする請求項1〜
3のいずれか一に記載のビット同期回路。 - 【請求項5】 上記クロック判定手段が、上記各エッジ
検出手段により生成されるエッジ信号について異常があ
る場合に、ビット同期回路がエラー状態にあることを示
すステータス信号を出力することを特徴とする請求項1
〜4のいずれか一に記載のビット同期回路。 - 【請求項6】 上記クロック選択手段が、上記ビット同
期回路がエラー状態にあることを示すステータス信号が
出力された場合に、前サイクルと同じタイミングでの上
記書込み用クロック信号を選択することを特徴とする請
求項5記載のビット同期回路。 - 【請求項7】 上記エッジ検出手段に含まれる各構成
が、位相の異なるクロック信号及びシリアルデータ入力
信号の入力端子に対して対称となるように配置されてい
ることを特徴とする請求項1〜6のいずれか一に記載の
ビット同期回路。 - 【請求項8】 上記請求項1〜7のいずれか一に記載の
ビット同期回路が内蔵された半導体装置であって、 上記各エッジ検出手段により生成されるエッジ信号につ
いて異常がある場合に、上記クロック判定手段により出
力されるビット同期回路がエラー状態にあることを示す
ステータス信号を用いて、上記ビット同期回路の不良テ
ストが実行可能であることを特徴とする半導体装置。
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JPH07295787A (ja) * | 1994-04-21 | 1995-11-10 | Ricoh Co Ltd | 演算処理装置 |
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