JP2003283318A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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Abstract
(57)【要約】
【課題】 電源電圧の立ち上がりスピードに関係なく電
源電圧の立ち上がりスピードに影響を受けないで確実に
パワーオンリセット信号（ワンショットパルス）を発生
することが可能なパワーオンリセット回路を得る。 【解決手段】 高位電源ＶＤＤの電圧増加に伴い第１出
力電圧Ｖａ（ｔ）が第１の電位に向かって増大する第１
電位設定部１と、第２出力電圧Ｖｂ（ｔ）を出力する第
２出力ノードｂを有し、第１電位設定部１とは異なる特
性で、高位電源ＶＤＤの電圧増加に伴い第２出力電圧Ｖ
ｂ（ｔ）が第１の電位とは異なる第２の電位に向かって
増大する第２電位設定部２と、第１出力電圧Ｖａ（ｔ）
と第２の出力電圧Ｖｂ（ｔ）を比較し一致した場合リセ
ットパルスを発生する比較器ＣＭＰとを備えたことを特
徴とするパワーオンリセット回路。
源電圧の立ち上がりスピードに影響を受けないで確実に
パワーオンリセット信号（ワンショットパルス）を発生
することが可能なパワーオンリセット回路を得る。 【解決手段】 高位電源ＶＤＤの電圧増加に伴い第１出
力電圧Ｖａ（ｔ）が第１の電位に向かって増大する第１
電位設定部１と、第２出力電圧Ｖｂ（ｔ）を出力する第
２出力ノードｂを有し、第１電位設定部１とは異なる特
性で、高位電源ＶＤＤの電圧増加に伴い第２出力電圧Ｖ
ｂ（ｔ）が第１の電位とは異なる第２の電位に向かって
増大する第２電位設定部２と、第１出力電圧Ｖａ（ｔ）
と第２の出力電圧Ｖｂ（ｔ）を比較し一致した場合リセ
ットパルスを発生する比較器ＣＭＰとを備えたことを特
徴とするパワーオンリセット回路。
Description
【０００１】
【発明が属する技術分野】本発明は半導体ＩＣに関する
もので、電源が投入された時 自動的にシステムリセッ
ト信号を発生するパワーオンリセット回路に関する。
もので、電源が投入された時 自動的にシステムリセッ
ト信号を発生するパワーオンリセット回路に関する。
【０００２】
【従来の技術】一般にパワーオンリセット回路は、図１
０に示すようにリセット端子４から入力された外部リセ
ット信号によりパルス信号を生成するリセットパルス生
成部５と、それを元にシステムリセット信号を生成する
システムリセット生成回路３により構成される。リセッ
トパルス生成部５としては図１０に示すような電源電圧
ＶＤＤに接続された抵抗Ｒと、抵抗Ｒに接続された充電
用コンデンサＣとで構成されるコンデンサ充電時定数回
路と、コンデンサＣに充電された電圧を検出する為のヒ
ステリシス特性を持つシュミットトリガインバータＩＮ
Ｖを備えたものが知られている。
０に示すようにリセット端子４から入力された外部リセ
ット信号によりパルス信号を生成するリセットパルス生
成部５と、それを元にシステムリセット信号を生成する
システムリセット生成回路３により構成される。リセッ
トパルス生成部５としては図１０に示すような電源電圧
ＶＤＤに接続された抵抗Ｒと、抵抗Ｒに接続された充電
用コンデンサＣとで構成されるコンデンサ充電時定数回
路と、コンデンサＣに充電された電圧を検出する為のヒ
ステリシス特性を持つシュミットトリガインバータＩＮ
Ｖを備えたものが知られている。
【０００３】図１０の回路において電源電圧ＶＤＤ投入
後、一定時間経過後にコンデンサＣに一定の電圧が充電
されインバータＩＮＶの入力が所定のハイレベルになる
とインバータＩＮＶの出力が反転しロウレベル信号を出
力する。更に、インバータＩＮＶの出力がロウになる
と、システムリセット生成回路３はリセット信号を発生
する。図１１（ａ）は従来のパワーオンリセット回路に
おける正常動作時のタイミングチャートを説明した図で
ある。
後、一定時間経過後にコンデンサＣに一定の電圧が充電
されインバータＩＮＶの入力が所定のハイレベルになる
とインバータＩＮＶの出力が反転しロウレベル信号を出
力する。更に、インバータＩＮＶの出力がロウになる
と、システムリセット生成回路３はリセット信号を発生
する。図１１（ａ）は従来のパワーオンリセット回路に
おける正常動作時のタイミングチャートを説明した図で
ある。
【０００４】
【発明が解決しようとする課題】しかし、図１０に示す
パワーオンリセット回路では、電源電圧の立ち上がりス
ピードがコンデンサの充電時定数よりも遅い場合、図１
１（ｂ）に示すように電源電圧の上昇カーブが時定数回
路による電圧上昇カーブとほぼ差異が無くなりパルスが
発生しないという問題があった。
パワーオンリセット回路では、電源電圧の立ち上がりス
ピードがコンデンサの充電時定数よりも遅い場合、図１
１（ｂ）に示すように電源電圧の上昇カーブが時定数回
路による電圧上昇カーブとほぼ差異が無くなりパルスが
発生しないという問題があった。
【０００５】本発明の目的は、電源電圧の立ち上がりス
ピードに関係なく、電源電圧の立ち上がりスピードに影
響を受けないで確実にワンショットパルス（パワーオン
リセット信号）を発生することが可能なパワーオンリセ
ット回路を提供することである。
ピードに関係なく、電源電圧の立ち上がりスピードに影
響を受けないで確実にワンショットパルス（パワーオン
リセット信号）を発生することが可能なパワーオンリセ
ット回路を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、高位電源と低位電源の間に接続さ
れ、高位電源の電圧上昇に伴い第１の電位に向かって変
化する第１出力電圧を出力する第１電位設定部と、高位
電源と低位電源の間に接続され、第１出力電圧とは異な
る特性で、高位電源の電圧上昇に伴い、第１の電位とは
異なる第２の電位に向って変化する第２出力電圧を出力
する第２電位設定部と、第１出力電圧と第２の出力電圧
を比較し、一致した場合リセットパルスを発生する比較
器とを備えたことを特徴とするパワーオンリセット回路
であることを要旨とする。
に、本発明の特徴は、高位電源と低位電源の間に接続さ
れ、高位電源の電圧上昇に伴い第１の電位に向かって変
化する第１出力電圧を出力する第１電位設定部と、高位
電源と低位電源の間に接続され、第１出力電圧とは異な
る特性で、高位電源の電圧上昇に伴い、第１の電位とは
異なる第２の電位に向って変化する第２出力電圧を出力
する第２電位設定部と、第１出力電圧と第２の出力電圧
を比較し、一致した場合リセットパルスを発生する比較
器とを備えたことを特徴とするパワーオンリセット回路
であることを要旨とする。
【０００７】従って、電源電圧の立ち上がりスピードに
関係なく電源電圧の立ち上がりスピードに影響を受けな
いで確実にワンショットパルス（パワーオンリセット信
号）を発生することが可能なパワーオンリセット回路を
提供することができる。
関係なく電源電圧の立ち上がりスピードに影響を受けな
いで確実にワンショットパルス（パワーオンリセット信
号）を発生することが可能なパワーオンリセット回路を
提供することができる。
【０００８】
【発明の実施の形態】次に、図面を参照して本発明の第
１〜第４の実施の形態を説明する。以下の図面の記載に
おいて、同一または類似の部分には同一または類似の符
号を付している。但し、図面は様式的なものであり、厚
みと平面寸法の関係、各層の厚みの比率等は現実のもの
とは異なることに留意すべきである。従って、具体的な
厚みや寸法は以下の説明を参酌して判断すべきものであ
る。また図面相互間においてもお互いの寸法の関係や比
率が異なる部分が含まれていることは勿論である。
１〜第４の実施の形態を説明する。以下の図面の記載に
おいて、同一または類似の部分には同一または類似の符
号を付している。但し、図面は様式的なものであり、厚
みと平面寸法の関係、各層の厚みの比率等は現実のもの
とは異なることに留意すべきである。従って、具体的な
厚みや寸法は以下の説明を参酌して判断すべきものであ
る。また図面相互間においてもお互いの寸法の関係や比
率が異なる部分が含まれていることは勿論である。
【０００９】（第１の実施の形態）本発明の第１の実施
の形態に係るパワーオンリセット回路は図１に示すよう
に、高位電源ＶＤＤと低位電源ＶＳＳの間に接続され、
高位電源ＶＤＤの電圧上昇に伴い第１の電位に向かって
変化する第１出力電圧Ｖａ（ｔ）を出力する第１電位設
定部１と、高位電源ＶＤＤと低位電源ＶＳＳの間に接続
され、第１出力電圧Ｖａ（ｔ）とは異なる特性で、高位
電源ＶＤＤの電圧上昇に伴い、第１の電位とは異なる第
２の電位に向って変化する第２出力電圧Ｖｂ（ｔ）を出
力する第２電位設定部２と、第１出力電圧Ｖａ（ｔ）と
第２の出力電圧Ｖｂ（ｔ）を比較し、一致した場合リセ
ットパルスを発生する比較器ＣＭＰとを少なくとも備え
ている。
の形態に係るパワーオンリセット回路は図１に示すよう
に、高位電源ＶＤＤと低位電源ＶＳＳの間に接続され、
高位電源ＶＤＤの電圧上昇に伴い第１の電位に向かって
変化する第１出力電圧Ｖａ（ｔ）を出力する第１電位設
定部１と、高位電源ＶＤＤと低位電源ＶＳＳの間に接続
され、第１出力電圧Ｖａ（ｔ）とは異なる特性で、高位
電源ＶＤＤの電圧上昇に伴い、第１の電位とは異なる第
２の電位に向って変化する第２出力電圧Ｖｂ（ｔ）を出
力する第２電位設定部２と、第１出力電圧Ｖａ（ｔ）と
第２の出力電圧Ｖｂ（ｔ）を比較し、一致した場合リセ
ットパルスを発生する比較器ＣＭＰとを少なくとも備え
ている。
【００１０】第１電位設定部１は、図１に示すようにダ
イオード接続されたｎＭＯＳトランジスタを用いてい
る。すなわち、第１出力ノードａに接続されたドレイン
端子Ｄ及びゲート端子Ｇと、低位電源ＶＳＳに接続した
ソース端子Ｓとを有するｎＭＯＳトランジスタＮ１を備
えている。
イオード接続されたｎＭＯＳトランジスタを用いてい
る。すなわち、第１出力ノードａに接続されたドレイン
端子Ｄ及びゲート端子Ｇと、低位電源ＶＳＳに接続した
ソース端子Ｓとを有するｎＭＯＳトランジスタＮ１を備
えている。
【００１１】ここで、ＭＯＳトランジスタのゲート・ソ
ース間に流れるドレイン電流Ｉｄは、ゲート・ソース間
電圧をＶGS、ドレイン・ソース間電圧をＶDS、ドレイン
電流をＩｄ、ベース幅をＷ、長さをＬ、電子の移動度を
μｎ、酸化膜の静電容量をＣｏｘとすると、 Id≒(W/2L)μnCox(2(VGS−Vth)VDS−(VDS2/2)) ・・・・・(1) で求めることができる。ドレイン端子Ｄをゲート端子Ｇ
に接続したダイオード接続ではＶGS＝ＶDSであるので、 Id≒K(VDS/2−Vth)VDS ・・・・・(2) をで表される。（２）式においては、任意に設定される
（１）式の各定数項を（Ｗ／Ｌ）μｎＣｏｘ＝Ｋでまと
めている。従って、ダイオード接続されたｎＭＯＳトラ
ンジスタは、図２（ａ）に示すような静特性を有する。
ース間に流れるドレイン電流Ｉｄは、ゲート・ソース間
電圧をＶGS、ドレイン・ソース間電圧をＶDS、ドレイン
電流をＩｄ、ベース幅をＷ、長さをＬ、電子の移動度を
μｎ、酸化膜の静電容量をＣｏｘとすると、 Id≒(W/2L)μnCox(2(VGS−Vth)VDS−(VDS2/2)) ・・・・・(1) で求めることができる。ドレイン端子Ｄをゲート端子Ｇ
に接続したダイオード接続ではＶGS＝ＶDSであるので、 Id≒K(VDS/2−Vth)VDS ・・・・・(2) をで表される。（２）式においては、任意に設定される
（１）式の各定数項を（Ｗ／Ｌ）μｎＣｏｘ＝Ｋでまと
めている。従って、ダイオード接続されたｎＭＯＳトラ
ンジスタは、図２（ａ）に示すような静特性を有する。
【００１２】また、第２電位設定部２は、図１に示すよ
うなダイオード接続されたｐＭＯＳトランジスタを用い
ている。すなわち、高位電源ＶＤＤに接続したソース端
子Ｓと、第２出力ノードｂに接続されたドレイン端子Ｄ
及びゲート端子Ｇとを有するｐＭＯＳトランジスタを備
えている。（２）式から明らかなように、ダイオード接
続されたｐＭＯＳトランジスタは図２（ｂ）に示すよう
な静特性になる。
うなダイオード接続されたｐＭＯＳトランジスタを用い
ている。すなわち、高位電源ＶＤＤに接続したソース端
子Ｓと、第２出力ノードｂに接続されたドレイン端子Ｄ
及びゲート端子Ｇとを有するｐＭＯＳトランジスタを備
えている。（２）式から明らかなように、ダイオード接
続されたｐＭＯＳトランジスタは図２（ｂ）に示すよう
な静特性になる。
【００１３】ここで、電源電圧が高位電源ＶＤＤの電圧
に到達する時刻をｔ０、時刻ｔにおける電源電圧をＶｄ
（ｔ）とすると、立ち上がり時の電源電圧の変化は図３
に示すような特性で表される。すなわち、第１電位設定
部１に印加される電源電圧Vｄ（ｔ）は、電源投入後に
低位電源ＶＳＳ（＝０）と同電位の状態から徐々にVｄ
（ｔ）＝ｋｔと線形にｔ＝ｔ０まで上昇する。第１出力
電圧Ｖａ（ｔ）は、０≦t≦t０の範囲では、 Va(t)=Vd(t)‐R1Ia(t) =Vd(t)‐R1K(VDS/2‐Vth)VDS =kt‐R1K(VDS/2‐Vth)VDS ・・・・・(3) で表される。R1K=M、ｎＭＯＳトランジスタのスレッシ
ョルド電圧＝ＶthNと置くと、更にＶDS＝Ｖａ（ｔ）で
あるから、 Va(t)=kt‐M(Va(t)2/2‐VthN・Va(t)) ・・・・・(4) で表される。２次方程式の形にまとめると MVa(t)2/2+(1‐M・VthN)Va(t)‐kt=0 ・・・・・(5) で表される。従って第１出力電圧Ｖａ（ｔ）は、 Va(t)=(‐(1‐M・VthN)+((1‐M・VthN)2+2Mkt)1/2)/M ・・・・・(6) で示される。つまり第１ので出力電圧Ｖａ（ｔ）は、図
３に示すような曲線を描きながらｔ＝t0まで上昇する。
t≧t0の範囲では、 Va(t)=VthN ・・・・・(7) となり、ｎＭＯＳトランジスタのスレッショルド電圧Ｖ
thNにクランプされる。
に到達する時刻をｔ０、時刻ｔにおける電源電圧をＶｄ
（ｔ）とすると、立ち上がり時の電源電圧の変化は図３
に示すような特性で表される。すなわち、第１電位設定
部１に印加される電源電圧Vｄ（ｔ）は、電源投入後に
低位電源ＶＳＳ（＝０）と同電位の状態から徐々にVｄ
（ｔ）＝ｋｔと線形にｔ＝ｔ０まで上昇する。第１出力
電圧Ｖａ（ｔ）は、０≦t≦t０の範囲では、 Va(t)=Vd(t)‐R1Ia(t) =Vd(t)‐R1K(VDS/2‐Vth)VDS =kt‐R1K(VDS/2‐Vth)VDS ・・・・・(3) で表される。R1K=M、ｎＭＯＳトランジスタのスレッシ
ョルド電圧＝ＶthNと置くと、更にＶDS＝Ｖａ（ｔ）で
あるから、 Va(t)=kt‐M(Va(t)2/2‐VthN・Va(t)) ・・・・・(4) で表される。２次方程式の形にまとめると MVa(t)2/2+(1‐M・VthN)Va(t)‐kt=0 ・・・・・(5) で表される。従って第１出力電圧Ｖａ（ｔ）は、 Va(t)=(‐(1‐M・VthN)+((1‐M・VthN)2+2Mkt)1/2)/M ・・・・・(6) で示される。つまり第１ので出力電圧Ｖａ（ｔ）は、図
３に示すような曲線を描きながらｔ＝t0まで上昇する。
t≧t0の範囲では、 Va(t)=VthN ・・・・・(7) となり、ｎＭＯＳトランジスタのスレッショルド電圧Ｖ
thNにクランプされる。
【００１４】一方、第２電位設定部２に印加される電源
電圧Vｄ（ｔ）は、電源投入後に低位電源ＶＳＳ（＝
０）と同電位の状態から徐々に上昇する。ずなわち、第
２出力電圧Ｖｂ（ｔ）は、 Vb(t)=R2Ib(t) =R2K(VDS/2‐Vth)VDS ・・・・・(8) で表され、更にＲ2Ｋ=Ｎ、ｐＭＯＳトランジスタのスレ
ッショルド電圧＝ＶthPと置き、VDS=Vd(t)-Vb(t)=
kt-Vb(t)と仮定すれば、 Vb(t)=N((kt)2‐2kt・Vb(t)+Vb(t)2)/2‐N・VthP(kt‐Vb(t)) =N・Vb(t)2/2‐N(kt‐VthP)Vb(t)+Nkt2/2‐N・VthP・kt ・・・・・(9) で表され、更に２次方程式にまとめると、 N・Vb(t)2/2‐(N(kt‐VthP)+1)Vb(t)+N(kt)2/2‐N・VthP・kt=0・・・・・(10) で表される。従って、第２出力電圧Ｖｂ（ｔ）は０≦ｔ
≦ｔ０の範囲において、 Vb(t)=kt‐VthP+1/N‐(VthP2+(2/N)(kt‐VthP)+(1/N2))1/2 ・・・・・(11) で示される。従って、第２出力電圧Ｖｂ（ｔ）は図３に
示すような曲線を描きながらｔ＝ｔ０まで上昇する。ｔ
≧０の範囲では、 Vb(t)=VthP・・・・・(12) となり、ｐＭＯＳトランジスタのスレッショルド電圧Vt
hNにクランプされる。
電圧Vｄ（ｔ）は、電源投入後に低位電源ＶＳＳ（＝
０）と同電位の状態から徐々に上昇する。ずなわち、第
２出力電圧Ｖｂ（ｔ）は、 Vb(t)=R2Ib(t) =R2K(VDS/2‐Vth)VDS ・・・・・(8) で表され、更にＲ2Ｋ=Ｎ、ｐＭＯＳトランジスタのスレ
ッショルド電圧＝ＶthPと置き、VDS=Vd(t)-Vb(t)=
kt-Vb(t)と仮定すれば、 Vb(t)=N((kt)2‐2kt・Vb(t)+Vb(t)2)/2‐N・VthP(kt‐Vb(t)) =N・Vb(t)2/2‐N(kt‐VthP)Vb(t)+Nkt2/2‐N・VthP・kt ・・・・・(9) で表され、更に２次方程式にまとめると、 N・Vb(t)2/2‐(N(kt‐VthP)+1)Vb(t)+N(kt)2/2‐N・VthP・kt=0・・・・・(10) で表される。従って、第２出力電圧Ｖｂ（ｔ）は０≦ｔ
≦ｔ０の範囲において、 Vb(t)=kt‐VthP+1/N‐(VthP2+(2/N)(kt‐VthP)+(1/N2))1/2 ・・・・・(11) で示される。従って、第２出力電圧Ｖｂ（ｔ）は図３に
示すような曲線を描きながらｔ＝ｔ０まで上昇する。ｔ
≧０の範囲では、 Vb(t)=VthP・・・・・(12) となり、ｐＭＯＳトランジスタのスレッショルド電圧Vt
hNにクランプされる。
【００１５】比較器ＣＭＰは第１出力電圧Ｖａ（ｔ）を
第１の入力端子Ｉ１に、第２出力電圧Ｖｂ（ｔ）を第２
の入力端子Ｉ２に入力し、図３に示すように第１出力電
圧Ｖａ（ｔ）と第２出力電圧Ｖｂ（ｔ）が一致した時
に、出力端子Ｃよりロウレベル信号をシステムリセット
生成回路３に出力し、リセットパルスを発生する。
第１の入力端子Ｉ１に、第２出力電圧Ｖｂ（ｔ）を第２
の入力端子Ｉ２に入力し、図３に示すように第１出力電
圧Ｖａ（ｔ）と第２出力電圧Ｖｂ（ｔ）が一致した時
に、出力端子Ｃよりロウレベル信号をシステムリセット
生成回路３に出力し、リセットパルスを発生する。
【００１６】従って、電源の立ち上がり時間に影響され
ずに安定したリセットパルスを生成することが可能なパ
ワーオンリセット回路を実現することが出来る。
ずに安定したリセットパルスを生成することが可能なパ
ワーオンリセット回路を実現することが出来る。
【００１７】（第２の実施の形態）本発明の第２の実施
の形態に係るパワーオンリセット回路は図４に示すよう
に、第１の実施の形態におけるダイオード接続されたＭ
ＯＳトランジスタをダイオードに置き換えた実施の形態
である。
の形態に係るパワーオンリセット回路は図４に示すよう
に、第１の実施の形態におけるダイオード接続されたＭ
ＯＳトランジスタをダイオードに置き換えた実施の形態
である。
【００１８】すなわち、第１電位設定部１は、一端を高
位電源ＶＤＤに接続し他端を第１出力ノードａに接続し
た第１の抵抗Ｒ１と、第１出力ノードａにアノード端子
Ａを接続し、低位電源ＶＳＳにカソード端子Ｋを接続し
た第１のダイオードＤ１とを備えている。
位電源ＶＤＤに接続し他端を第１出力ノードａに接続し
た第１の抵抗Ｒ１と、第１出力ノードａにアノード端子
Ａを接続し、低位電源ＶＳＳにカソード端子Ｋを接続し
た第１のダイオードＤ１とを備えている。
【００１９】また、第２電位設定部２は、高位電源ＶＤ
Ｄにアノード端子Ａを接続し、第２出力ノードｂにカソ
ード端子Ｋを接続した第２のダイオードＤ２と、一端を
低位電源ＶＳＳに接続し他端を第２出力ノードｂに接続
した第２の抵抗Ｒ２とを備えている。
Ｄにアノード端子Ａを接続し、第２出力ノードｂにカソ
ード端子Ｋを接続した第２のダイオードＤ２と、一端を
低位電源ＶＳＳに接続し他端を第２出力ノードｂに接続
した第２の抵抗Ｒ２とを備えている。
【００２０】比較器ＣＭＰについては、第１の実施の形
態と実質的に同様であるので、重複した記載を省略す
る。
態と実質的に同様であるので、重複した記載を省略す
る。
【００２１】第１の抵抗Ｒ１の抵抗値をＲ１、第２の抵
抗Ｒ２の抵抗値をＲ２、第１の抵抗Ｒ１に流れる電流値
をＩａ（ｔ）、第２の抵抗Ｒ２に流れる電流値をＩｂ
（ｔ）、電荷量をｑ、ボルツマン定数をｋ、順方向電圧
をＶｆ、絶対温度Ｔ（Ｋ）、飽和電流をＩＳとすると、
第１出力電圧Ｖａ（ｔ）は、０≦ｔ≦ｔ０の範囲では、
ダイオードの有する静特性に従い電源電圧の上昇と共に
上昇し、 Va(t)=Vd(t)−R1Ia(t) =Vd(t)−R1IS(exp(q(Va(t)−Vf)/kT)−1)・・・・・(20) で表される。詳細な計算は省略するが、第１の出力電圧
Ｖａ（ｔ）は、図５に示すようにｔ＝ｔ０まで増大す
る。そしてｔ≧ｔ０の範囲では、 Va(t)≒Vf ・・・・・(21) で表されるように、最終的にはダイオードの順方向電圧
Ｖｆにほぼ近い電圧にクランプされ最終的には一定値と
なる。
抗Ｒ２の抵抗値をＲ２、第１の抵抗Ｒ１に流れる電流値
をＩａ（ｔ）、第２の抵抗Ｒ２に流れる電流値をＩｂ
（ｔ）、電荷量をｑ、ボルツマン定数をｋ、順方向電圧
をＶｆ、絶対温度Ｔ（Ｋ）、飽和電流をＩＳとすると、
第１出力電圧Ｖａ（ｔ）は、０≦ｔ≦ｔ０の範囲では、
ダイオードの有する静特性に従い電源電圧の上昇と共に
上昇し、 Va(t)=Vd(t)−R1Ia(t) =Vd(t)−R1IS(exp(q(Va(t)−Vf)/kT)−1)・・・・・(20) で表される。詳細な計算は省略するが、第１の出力電圧
Ｖａ（ｔ）は、図５に示すようにｔ＝ｔ０まで増大す
る。そしてｔ≧ｔ０の範囲では、 Va(t)≒Vf ・・・・・(21) で表されるように、最終的にはダイオードの順方向電圧
Ｖｆにほぼ近い電圧にクランプされ最終的には一定値と
なる。
【００２２】一方、第２出力電圧Ｖｂ（ｔ）は、ダイオ
ードの有する静特性に従い電源電圧の上昇と共に上昇
し、 Vb(t)=R2Ib(t) =R2IS(exp(q(Vd(t)−Vb(t)−Vf)/kT)−1) ・・・・・(22) で表される。この結果第２の出力電圧Ｖｂ（ｔ）は図５
に示すようにｔ＝ｔ０まで増大する。そしてｔ≧ｔ０の
範囲では、 Vb(t)≒Vdd−Vf ・・・・・(23) で表されるような、高位電源ＶＤＤからダイオードの順
方向電圧Ｖｆを減算した値に近い値にクランプされ最終
的には一定値となる。
ードの有する静特性に従い電源電圧の上昇と共に上昇
し、 Vb(t)=R2Ib(t) =R2IS(exp(q(Vd(t)−Vb(t)−Vf)/kT)−1) ・・・・・(22) で表される。この結果第２の出力電圧Ｖｂ（ｔ）は図５
に示すようにｔ＝ｔ０まで増大する。そしてｔ≧ｔ０の
範囲では、 Vb(t)≒Vdd−Vf ・・・・・(23) で表されるような、高位電源ＶＤＤからダイオードの順
方向電圧Ｖｆを減算した値に近い値にクランプされ最終
的には一定値となる。
【００２３】比較器ＣＭＰは第１出力電圧Ｖａ（ｔ）を
第１の入力端子Ｉ１に、第２出力電圧Ｖｂ（ｔ）を第２
の入力端子Ｉ２に入力し、図５に示すように第１出力電
圧Ｖａ（ｔ）と第２出力電圧Ｖｂ（ｔ）が一致した時
に、出力端子Ｃよりロウレベル信号をシステムリセット
生成回路３に出力し、リセットパルスを発生する。他は
第１の実施の形態と実質的に同様であるので、重複した
記載を省略する。
第１の入力端子Ｉ１に、第２出力電圧Ｖｂ（ｔ）を第２
の入力端子Ｉ２に入力し、図５に示すように第１出力電
圧Ｖａ（ｔ）と第２出力電圧Ｖｂ（ｔ）が一致した時
に、出力端子Ｃよりロウレベル信号をシステムリセット
生成回路３に出力し、リセットパルスを発生する。他は
第１の実施の形態と実質的に同様であるので、重複した
記載を省略する。
【００２４】（第３の実施の形態）本発明の第３の実施
の形態に係るパワーオンリセット回路は図６に示すよう
に、第１の実施の形態ではＭＯＳトランジスタの電源電
圧立上り時の静特性を、第２の実施の形態ではダイオー
ドの電源電圧立上り時の静特性を利用しいたのに対し、
第３の実施の形態ではバイポーラトランジスタの電源電
圧立上り時の静特性を利用することを特徴とする。
の形態に係るパワーオンリセット回路は図６に示すよう
に、第１の実施の形態ではＭＯＳトランジスタの電源電
圧立上り時の静特性を、第２の実施の形態ではダイオー
ドの電源電圧立上り時の静特性を利用しいたのに対し、
第３の実施の形態ではバイポーラトランジスタの電源電
圧立上り時の静特性を利用することを特徴とする。
【００２５】第１電位設定部１は、第１の実施の形態に
おけるダイオード接続されたｎＭＯＳトランジスタＮ１
をダイオード接続したｎｐｎ型トランジスタＴｒ１に置
き換えたものである。従って第１電位設定部１は、高位
電源ＶＤＤと第１出力ノードａの間に接続された第１の
抵抗Ｒ１と、第１出力ノードａに接続されたコレクタ端
子Ｃ、及び第１ベース抵抗Ｒ３を介して第１出力ノード
ａに接続されたベース端子Ｂと、低位電源ＶＳＳに接続
されたエミッタ端子Ｅ有するｎｐｎ型トランジスタＴｒ
１により構成される。
おけるダイオード接続されたｎＭＯＳトランジスタＮ１
をダイオード接続したｎｐｎ型トランジスタＴｒ１に置
き換えたものである。従って第１電位設定部１は、高位
電源ＶＤＤと第１出力ノードａの間に接続された第１の
抵抗Ｒ１と、第１出力ノードａに接続されたコレクタ端
子Ｃ、及び第１ベース抵抗Ｒ３を介して第１出力ノード
ａに接続されたベース端子Ｂと、低位電源ＶＳＳに接続
されたエミッタ端子Ｅ有するｎｐｎ型トランジスタＴｒ
１により構成される。
【００２６】第２電位設定部２は、第１の実施の形態に
おけるダイオード接続されたｐＭＯＳトランジスタＰ２
を、ダイオード接続したｐｎｐ型トランジスタに置き換
えたものである。高位電源ＶＤＤに接続したエミッタ端
子Ｅと、第２出力ノードｂに接続されたコレクタ端子
Ｃ、及び第２ベース抵抗Ｒ４を介し第２出力ノードｂに
接続されたベース端子Ｂとを有するｐｎｐ型トランジス
タＴｒ２と、第２出力ノードｂと低位電源ＶＳＳとの間
に接続された第２の抵抗Ｒ２とにより構成される。
おけるダイオード接続されたｐＭＯＳトランジスタＰ２
を、ダイオード接続したｐｎｐ型トランジスタに置き換
えたものである。高位電源ＶＤＤに接続したエミッタ端
子Ｅと、第２出力ノードｂに接続されたコレクタ端子
Ｃ、及び第２ベース抵抗Ｒ４を介し第２出力ノードｂに
接続されたベース端子Ｂとを有するｐｎｐ型トランジス
タＴｒ２と、第２出力ノードｂと低位電源ＶＳＳとの間
に接続された第２の抵抗Ｒ２とにより構成される。
【００２７】比較器ＣＭＰは第１の入力端子Ｉ１に入力
される第１出力電圧Ｖａ（ｔ）と、第２の入力端子Ｉ２
に入力される第２出力電圧Ｖｂ（ｔ）を比較し一致した
時に、出力端子Ｃよりロウレベル信号をシステムリセッ
ト生成回路３に出力し、リセットパルスを発生する。他
は第１の実施の形態と実質的に同様であるので、重複し
た記載を省略する。
される第１出力電圧Ｖａ（ｔ）と、第２の入力端子Ｉ２
に入力される第２出力電圧Ｖｂ（ｔ）を比較し一致した
時に、出力端子Ｃよりロウレベル信号をシステムリセッ
ト生成回路３に出力し、リセットパルスを発生する。他
は第１の実施の形態と実質的に同様であるので、重複し
た記載を省略する。
【００２８】（第４の実施の形態）本発明の第１の実施
の形態に係るパワーオンリセット回路は図７に示すよう
に、第１の実施の形態ではＭＯＳトランジスタがオンし
ている時に電流を制限するために抵抗を用いていたが、
第４の実施の形態ではＭＯＳトランジスタのオン抵抗を
使用したことを特徴とする。すなわち、第１電位設定部
１の第１の抵抗Ｒ１を高位電源ＶＤＤに接続したソース
端子Ｓと、第１出力ノードａに接続されたドレイン端子
Ｄ、及び低位電源ＶＳＳに接続されたゲート端子Ｇとを
有する第１のｐＭＯＳトランジスタＰ１に、第２電位設
定部２の第２の抵抗Ｒ２を低位電源ＶＳＳに接続したソ
ース端子Ｓと、第２出力ノードｂに接続されたドレイン
端子Ｄ、及び高位電源ＶＤＤに接続されたゲート端子Ｇ
とを有する第２のｎＭＯＳトランジスタＮ２に置き換え
た実施の形態である。
の形態に係るパワーオンリセット回路は図７に示すよう
に、第１の実施の形態ではＭＯＳトランジスタがオンし
ている時に電流を制限するために抵抗を用いていたが、
第４の実施の形態ではＭＯＳトランジスタのオン抵抗を
使用したことを特徴とする。すなわち、第１電位設定部
１の第１の抵抗Ｒ１を高位電源ＶＤＤに接続したソース
端子Ｓと、第１出力ノードａに接続されたドレイン端子
Ｄ、及び低位電源ＶＳＳに接続されたゲート端子Ｇとを
有する第１のｐＭＯＳトランジスタＰ１に、第２電位設
定部２の第２の抵抗Ｒ２を低位電源ＶＳＳに接続したソ
ース端子Ｓと、第２出力ノードｂに接続されたドレイン
端子Ｄ、及び高位電源ＶＤＤに接続されたゲート端子Ｇ
とを有する第２のｎＭＯＳトランジスタＮ２に置き換え
た実施の形態である。
【００２９】ここで、本発明の第４の実施の形態に係る
パワーオンリセット回路において、第１電位設定部１、
第２電位設定部２は図８のレイアウト例に示すように、
比較器ＣＭＰの第１の入力端子に接続される第１の出力
ノードａ、比較器ＣＭＰの第２の入力端子に接続される
第２の出力ノードｂ、第１のｐＭＯＳトランジスタＰ
１、第１のｎＭＯＳトランジスタＮ１、第２のｐＭＯＳ
トランジスタＰ２、第２ｎＭＯＳトランジスタＮ２を有
し、高位電源ＶＤＤと低位電源ＶＳＳの間に接続されて
いる。第１のｐＭＯＳトランジスタＰ１及び第２のｐＭ
ＯＳトランジスタＰ２の共通ソース領域３１はアルミ配
線４１により高位電源ＶＤＤに接続されている。第１の
ｎＭＯＳトランジスタＮ１及び第２のｎＭＯＳトランジ
スタＮ２の共通ソース領域２１はアルミ配線４２により
低位電源ＶＳＳに接続されている。
パワーオンリセット回路において、第１電位設定部１、
第２電位設定部２は図８のレイアウト例に示すように、
比較器ＣＭＰの第１の入力端子に接続される第１の出力
ノードａ、比較器ＣＭＰの第２の入力端子に接続される
第２の出力ノードｂ、第１のｐＭＯＳトランジスタＰ
１、第１のｎＭＯＳトランジスタＮ１、第２のｐＭＯＳ
トランジスタＰ２、第２ｎＭＯＳトランジスタＮ２を有
し、高位電源ＶＤＤと低位電源ＶＳＳの間に接続されて
いる。第１のｐＭＯＳトランジスタＰ１及び第２のｐＭ
ＯＳトランジスタＰ２の共通ソース領域３１はアルミ配
線４１により高位電源ＶＤＤに接続されている。第１の
ｎＭＯＳトランジスタＮ１及び第２のｎＭＯＳトランジ
スタＮ２の共通ソース領域２１はアルミ配線４２により
低位電源ＶＳＳに接続されている。
【００３０】第２のｎＭＯＳトランジスタＮ２のゲート
電極２７はアルミ配線４５により高位電源ＶＤＤに接続
され、第１のｐＭＯＳトランジスタＰ１のゲート電極３
６はアルミ配線４６により低位電源ＶＳＳに接続されて
いる。
電極２７はアルミ配線４５により高位電源ＶＤＤに接続
され、第１のｐＭＯＳトランジスタＰ１のゲート電極３
６はアルミ配線４６により低位電源ＶＳＳに接続されて
いる。
【００３１】また、ポリシリコンにより形成される第２
のｐＭＯＳトランジスタＰ２のゲート電極３７はバイア
ホール６１を介してアルミ配線４４により第２のｐＭＯ
ＳトランジスタＰ２のドレイン領域３３に接続されてい
る。第２のｎＭＯＳトランジスタＮ２のドレイン領域２
３はアルミ配線４４により第２のｐＭＯＳトランジスタ
Ｐ２のゲート電極３７に接続されている。更に第２のｐ
ＭＯＳトランジスタＰ２のドレイン領域３３と第２のｎ
ＭＯＳトランジスタＮ２のドレイン領域２３とを接続す
るアルミ配線４４はバイアホール６３を介してアルミ配
線４７により第２出力ノードｂに接続されている。
のｐＭＯＳトランジスタＰ２のゲート電極３７はバイア
ホール６１を介してアルミ配線４４により第２のｐＭＯ
ＳトランジスタＰ２のドレイン領域３３に接続されてい
る。第２のｎＭＯＳトランジスタＮ２のドレイン領域２
３はアルミ配線４４により第２のｐＭＯＳトランジスタ
Ｐ２のゲート電極３７に接続されている。更に第２のｐ
ＭＯＳトランジスタＰ２のドレイン領域３３と第２のｎ
ＭＯＳトランジスタＮ２のドレイン領域２３とを接続す
るアルミ配線４４はバイアホール６３を介してアルミ配
線４７により第２出力ノードｂに接続されている。
【００３２】更に、ポリシリコンにより形成される第１
のｎＭＯＳトランジスタＮ１のゲート電極２６はバイア
ホール５３を介してアルミ配線４３により第１のｐＭＯ
ＳトランジスタＰ１のドレイン領域３２に接続されてい
る。第１のｎＭＯＳトランジスタＮ１のドレイン領域２
２はアルミ配線４３により第１のｎＭＯＳトランジスタ
Ｎ１のゲート電極２６と接続されている。更に第１のｐ
ＭＯＳトランジスタＰ１のドレイン領域３２と第１のｎ
ＭＯＳトランジスタＮ１のドレイン領域２２とを接続す
るアルミ配線４３はバイアホール５２を介してアルミ配
線４６により第１出力ノードａに接続されている。
のｎＭＯＳトランジスタＮ１のゲート電極２６はバイア
ホール５３を介してアルミ配線４３により第１のｐＭＯ
ＳトランジスタＰ１のドレイン領域３２に接続されてい
る。第１のｎＭＯＳトランジスタＮ１のドレイン領域２
２はアルミ配線４３により第１のｎＭＯＳトランジスタ
Ｎ１のゲート電極２６と接続されている。更に第１のｐ
ＭＯＳトランジスタＰ１のドレイン領域３２と第１のｎ
ＭＯＳトランジスタＮ１のドレイン領域２２とを接続す
るアルミ配線４３はバイアホール５２を介してアルミ配
線４６により第１出力ノードａに接続されている。
【００３３】図９には図８のＡ−Ａ方向に沿った断面図
及びＢ−Ｂ方向に沿った断面図を示す。図９の左側に示
したＡ−Ａ方向に沿った断面図上には、ｐ基板１１上に
形成されたｎウェル１２上の表面に第１のｐＭＯＳトラ
ンジスタＰ１と第２のｐＭＯＳトランジスタＰ２が配置
されている。第１のｐＭＯＳトランジスタＰ１はｐ+ド
レイン領域３２とｐ+ソース領域３１と、ｐ+ドレイン領
域３２とｐ+ソース領域３１間のチャネル領域上に配置
されたゲート酸化膜３４と、ゲート酸化膜３４上に配置
されたゲート電極３６とを備えている。又、第２のｐＭ
ＯＳトランジスタＰ２はｐ+ドレイン領域３３と共通ｐ+
ソース領域３１と、ｐ+ドレイン領域３３とｐ+ソース領
域３１間のチャネル領域上に配置されたゲート酸化膜３
５と、ゲート酸化膜３５上に配置されたゲート電極３７
とを備えている。一方、図９の右側に示したＢ−Ｂ方向
の断面図上にはｎウェル１２が形成されていないｐ基板
１１上の表面に第１のｎＭＯＳトランジスタＮ１と第２
のｎ第２のｎＭＯＳトランジスタＮ２が配置されてい
る。第１のｎＭＯＳトランジスタＮ１はｎ+ドレイン領
域２２とｎ+ソース領域２１と、ｎ+ドレイン領域２２と
ｎ+ソース領域２１間のチャネル領域上に配置されたゲ
ート酸化膜２４と、ゲート酸化膜２４上に配置されたゲ
ート電極２６とを備えている。又、第２のｎＭＯＳトラ
ンジスタＮ２はｎ+ドレイン領域２３と共通ｎ+ソース領
域２１と、ｎ+ドレイン領域２３とｎ+ソース領域２１間
のチャネル領域上に配置されたゲート酸化膜２５と、ゲ
ート酸化膜２５上に配置されたゲート電極２７とを備え
ている。
及びＢ−Ｂ方向に沿った断面図を示す。図９の左側に示
したＡ−Ａ方向に沿った断面図上には、ｐ基板１１上に
形成されたｎウェル１２上の表面に第１のｐＭＯＳトラ
ンジスタＰ１と第２のｐＭＯＳトランジスタＰ２が配置
されている。第１のｐＭＯＳトランジスタＰ１はｐ+ド
レイン領域３２とｐ+ソース領域３１と、ｐ+ドレイン領
域３２とｐ+ソース領域３１間のチャネル領域上に配置
されたゲート酸化膜３４と、ゲート酸化膜３４上に配置
されたゲート電極３６とを備えている。又、第２のｐＭ
ＯＳトランジスタＰ２はｐ+ドレイン領域３３と共通ｐ+
ソース領域３１と、ｐ+ドレイン領域３３とｐ+ソース領
域３１間のチャネル領域上に配置されたゲート酸化膜３
５と、ゲート酸化膜３５上に配置されたゲート電極３７
とを備えている。一方、図９の右側に示したＢ−Ｂ方向
の断面図上にはｎウェル１２が形成されていないｐ基板
１１上の表面に第１のｎＭＯＳトランジスタＮ１と第２
のｎ第２のｎＭＯＳトランジスタＮ２が配置されてい
る。第１のｎＭＯＳトランジスタＮ１はｎ+ドレイン領
域２２とｎ+ソース領域２１と、ｎ+ドレイン領域２２と
ｎ+ソース領域２１間のチャネル領域上に配置されたゲ
ート酸化膜２４と、ゲート酸化膜２４上に配置されたゲ
ート電極２６とを備えている。又、第２のｎＭＯＳトラ
ンジスタＮ２はｎ+ドレイン領域２３と共通ｎ+ソース領
域２１と、ｎ+ドレイン領域２３とｎ+ソース領域２１間
のチャネル領域上に配置されたゲート酸化膜２５と、ゲ
ート酸化膜２５上に配置されたゲート電極２７とを備え
ている。
【００３４】図７に示す回路動作の詳細は第１の実施の
形態と実質的に同様であるので、重複した記載を省略す
る。
形態と実質的に同様であるので、重複した記載を省略す
る。
【００３５】
【発明の効果】本発明により、電源の立ち上がり時間に
影響されずに安定したリセットパルスを生成することが
可能となる。
影響されずに安定したリセットパルスを生成することが
可能となる。
【図１】本発明の第１の実施の形態に係るパワーオンリ
セット回路を説明した図である。
セット回路を説明した図である。
【図２】図２（ａ）はｎＭＯＳトランジスタの特性を説
明した図で、図２（ｂ）はｐＭＯＳトランジスタの特性
を説明した図である。
明した図で、図２（ｂ）はｐＭＯＳトランジスタの特性
を説明した図である。
【図３】本発明の第１の実施の形態に係るパワーオンリ
セット回路の電源立上り時のタイミングチャートを説明
した図である。
セット回路の電源立上り時のタイミングチャートを説明
した図である。
【図４】本発明の第２の実施の形態に係るパワーオンリ
セット回路を説明した図である。
セット回路を説明した図である。
【図５】本発明の第２の実施の形態に係るパワーオンリ
セット回路の電源立上り時のタイミングチャートを説明
した図である。
セット回路の電源立上り時のタイミングチャートを説明
した図である。
【図６】本発明の第３の実施の形態に係るパワーオンリ
セット回路を説明した図である。
セット回路を説明した図である。
【図７】本発明の第４の実施の形態に係るパワーオンリ
セット回路を説明した図である。
セット回路を説明した図である。
【図８】第４の実施の形態に係るパワーオンリセット回
路についてのレイアウト例を説明するための平面図であ
る。
路についてのレイアウト例を説明するための平面図であ
る。
【図９】図８の平面図に対応する具体的な構造を説明す
るための断面図である。
るための断面図である。
【図１０】従来のパワーオンリセット回路について説明
した図である。
した図である。
【図１１】図１１（ａ）は従来のパワーオンリセット回
路における正常動作時のタイミングチャートを説明した
図で、図１１（ｂ）は従来のパワーオンリセット回路に
おける未動作時のタイミングチャートを説明した図であ
る。
路における正常動作時のタイミングチャートを説明した
図で、図１１（ｂ）は従来のパワーオンリセット回路に
おける未動作時のタイミングチャートを説明した図であ
る。
１ 第１電位設定部
２ 第２電位設定部
３ システムリセット生成回路
４ リセット端子
５ リセットパルス生成部
１１ ｐ基板
１２ ｎウェル
１３ アルミ配線
１４ ポリシリコン配線
１５ バイアホール
１６ 素子分離領域
１７ 層間絶縁膜
１８ パッシベーション膜
２１ ｎ+ソース領域
２２、２３ ｎ+ドレイン領域
２４、２５ ゲート酸化膜
２６、２７ ゲート電極
３１ ｐ+ソース領域
３２、３３ ｐ+ドレイン領域
３４、３５ ゲート酸化膜
３６、３７ ゲート電極
４１〜４８ アルミ配線
５１〜６６ バイアホール
Ｐ１ 第１のｐＭＯＳトランジスタ
Ｐ２ ｐＭＯＳトランジスタ（第２のｐＭＯＳ
トランジスタ） Ｎ１ ｎＭＯＳトランジスタ（第１のｎＭＯＳ
トランジスタ） Ｎ２ 第２のｎＭＯＳトランジスタ Ｔｒ１ ｎｐｎ型トランジスタ Ｔｒ２ ｐｎｐ型トランジスタ Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 Ｄ１ 第１のダイオード Ｄ２ 第２のダイオード
トランジスタ） Ｎ１ ｎＭＯＳトランジスタ（第１のｎＭＯＳ
トランジスタ） Ｎ２ 第２のｎＭＯＳトランジスタ Ｔｒ１ ｎｐｎ型トランジスタ Ｔｒ２ ｐｎｐ型トランジスタ Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 Ｄ１ 第１のダイオード Ｄ２ 第２のダイオード
フロントページの続き
(72)発明者 和田 晃
神奈川県川崎市幸区堀川町580番地 東芝
エルエスアイシステムサポート株式会社内
Ｆターム(参考） 5B054 DD02 DD13
5F038 AV04 AV06 CA02 CA05 DF06
EZ20
5J055 AX37 AX57 BX41 CX27 DX03
DX22 DX62 EX06 EX07 EY01
EY12 EY21 EZ10 FX19 FX32
FX38 GX01 GX05 GX06 GX07
GX08
Claims (9)
- 【請求項１】高位電源と低位電源の間に接続され、前記
高位電源の電圧上昇に伴い第１の電位に向かって変化す
る第１出力電圧を出力する第１電位設定部と、 前記高位電源と前記低位電源の間に接続され、前記第１
出力電圧とは異なる特性で、前記高位電源の電圧上昇に
伴い、前記第１の電位とは異なる第２の電位に向って変
化する第２出力電圧を出力する第２電位設定部と、 前記第１出力電圧と前記第２の出力電圧を比較し、一致
した場合にリセットパルスを発生する比較器とを備えた
ことを特徴とするパワーオンリセット回路。 - 【請求項２】前記第１電位設定部は、一端を前記高位電
源に接続した第１の抵抗と、 前記第１の抵抗にアノード端子を接続し、前記低位電源
にカソード端子を接続した第１のダイオードとを備え、
前記第１の抵抗と前記第１のダイオードの接続点の電圧
を前記第１出力電圧とすることを特徴とする請求項１記
載のパワーオンリセット回路。 - 【請求項３】前記第２電位設定部は、前記高位電源にア
ノード端子を接続した第２のダイオードと、 一端を前記低位電源に接続し他端を前記第２のダイオー
ドの力ノード端子に接続した第２の抵抗とを備え、前記
第２のダイオードと前記第２の抵抗の接続点の電圧を前
記第２出力電圧とすることを特徴とする請求項１又は２
に記載のパワーオンリセット回路。 - 【請求項４】前記第１のダイオードは、前記第１の抵抗
に接続されたゲート端子を有し、前記第１の抵抗に接続
されたドレイン端子を前記アノード端子とし、前記低位
電源に接続したソース端子を前記カソード端子とするｎ
ＭＯＳトランジスタであることを特徴とする請求項２記
載のパワーオンリセット回路。 - 【請求項５】前記第１のダイオードは、前記第１の抵抗
に第１のベース抵抗を介して接続されたベース端子を有
し、前記第１の抵抗に接続したコレクタ端子を前記アノ
ード端子とし、前記低位電源に接続したエミッタ端子を
前記カソード端子とするｎｐｎ型バイポーラトランジス
タであることを特徴とする請求項２記載のパワーオンリ
セット回路。 - 【請求項６】前記第１の抵抗はＭＯＳトランジスタのオ
ン抵抗を用いることを特徴とする請求項２，４，５のい
ずれか１項に記載のパワーオンリセット回路。 - 【請求項７】前記第２のダイオードは、前記高位電源に
接続したソース端子を前記アノード端子とし、前記第２
の抵抗に接続したゲート端子を有し、前記第２の抵抗に
接続したドレイン端子をカソード端子とするｐＭＯＳト
ランジスタであることを特徴とする請求項３記載のパワ
ーオンリセット回路。 - 【請求項８】前記第２のダイオードは、前記高位電位に
接続されたエミッタ端子を前記アノード端子、前記高位
電源に第４の抵抗を介して接続したベース端子を有し、
前記高位電源に接続されたエミッタ端子を前記アノード
端子に接続したコレクタ端子をカソード端子とするｐｎ
ｐ型バイポーラトランジスタであることを特徴とする請
求項３記載のパワーオンリセット回路。 - 【請求項９】前記第２の抵抗は、トランジスタのオン抵
抗を用いることを特徴とする請求項３，７，８のいずれ
か１項に記載のパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002084558A JP2003283318A (ja) | 2002-03-25 | 2002-03-25 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002084558A JP2003283318A (ja) | 2002-03-25 | 2002-03-25 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003283318A true JP2003283318A (ja) | 2003-10-03 |
Family
ID=29231837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002084558A Pending JP2003283318A (ja) | 2002-03-25 | 2002-03-25 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003283318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005094341A2 (en) * | 2004-03-29 | 2005-10-13 | Texas Instruments Incorporated | Power up clear (puc) signal generators having input references that track process and temperature variations |
| JP2009193173A (ja) * | 2008-02-12 | 2009-08-27 | Elpida Memory Inc | 伝送制御回路及びそれを備えた半導体記憶装置 |
-
2002
- 2002-03-25 JP JP2002084558A patent/JP2003283318A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005094341A2 (en) * | 2004-03-29 | 2005-10-13 | Texas Instruments Incorporated | Power up clear (puc) signal generators having input references that track process and temperature variations |
| WO2005094341A3 (en) * | 2004-03-29 | 2006-02-23 | Texas Instruments Inc | Power up clear (puc) signal generators having input references that track process and temperature variations |
| JP2009193173A (ja) * | 2008-02-12 | 2009-08-27 | Elpida Memory Inc | 伝送制御回路及びそれを備えた半導体記憶装置 |
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