JP2003282581A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メサ型のバイポーラトランジスタにおいて、
ｈ_FEの低下及びエミッタ面積の拡大の両方を防止する。 【解決手段】 コレクタ層３上のベース層４Ａの上にエ
ミッタ層５Ａを形成した後、エミッタ層５Ａにおけるエ
ミッタ電極７の外側領域の表面部に対してイオン注入又
はアッシングを行なってダメージ層１０を形成し、それ
により該外側領域の表面部を高抵抗化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コレクタ領域、ベ
ース領域及びエミッタ領域となる各半導体層が順次積層
されてなるメサ型のバイポーラトランジスタ及びその製
造方法に関し、特に、エミッタ領域となる半導体層を部
分的に不活性化又は除去することによりエミッタ面積が
縮小されたバイポーラトランジスタ及びその製造方法に
関するものである。

【０００２】

【従来の技術】ヘテロ接合バイポーラトランジスタ（以
下、HBT と称する）においては、エミッタ領域の材料と
して、ベース領域よりもバンドギャップが大きい半導体
が用いられており、それによってベース領域からエミッ
タ領域へのホールの逆注入をバンドオフセット効果によ
り抑制することができる。その結果、ベース領域の不純
物濃度を高くできるので、HBT は高周波特性に優れたデ
バイス、つまり、ベース領域のシート抵抗が低く且つ最
大発振周波数fmaxが高いデバイスとなる。この利点によ
りHBT は、移動体通信機器などに用いられる高周波デバ
イスとして、現在多くの企業又は研究機関等において研
究開発の対象となっている。

【０００３】HBT の高周波特性を向上させるためには、
デバイスの寄生容量の削減と直列抵抗成分の低減とが必
要であり、そのための一つの解決策としてエミッタ面積
（エミッタ領域となる半導体層のうち、実際にエミッタ
領域として機能する実効エミッタ領域の面積）を縮小す
る方法が挙げられる。

【０００４】以下、従来の半導体装置の製造方法、具体
的には典型的なHBT を製造するための方法について図面
を参照しながら説明する。

【０００５】図５（ａ）〜（ｃ）及び図６（ａ）、
（ｂ）は、従来の半導体装置の製造方法の各工程を示す
断面図である。

【０００６】まず、図５（ａ）に示すように、半絶縁性
のGaAs基板８１上に、ｎ⁺ 型GaAsから構成され且つコレ
クタコンタクト領域となる半導体層（コレクタコンタク
ト層）８２、ｎ型GaAsから構成され且つコレクタ領域と
なる半導体層（コレクタ層）８３、ｐ⁺ 型GaAsから構成
され且つベース領域となる半導体層（ベース層）８４、
ｎ型InGaP から構成され且つエミッタ領域となる半導体
層（エミッタ層）８５、並びに、ｎ型GaAs及びｎ⁺ 型In
GaAsから構成され且つエミッタコンタクト領域となる半
導体層（エミッタコンタクト層）８６をエピタキシャル
成長により順次形成する。その後、エミッタコンタクト
層８６の上に、高融点金属であるWSi から構成される導
電膜をスパッタ法により堆積した後、該導電膜に対して
レジストパターン（図示省略）を用いて反応性イオンエ
ッチングによる加工を行なってエミッタ電極８７を形成
する。

【０００７】次に、図５（ｂ）に示すように、エミッタ
電極８７をマスクとして、硫酸、過酸化水素水及び水の
混合液を用いてエミッタコンタクト層８６に対してウェ
ットエッチングを行なって、エミッタコンタクト層８６
をパターン化する（以下、パターン化されたエミッタコ
ンタクト層８６をエミッタコンタクト層８６Ａと表記す
る）。ここで、硫酸、過酸化水素水及び水の混合液、つ
まりエッチング液に対して、ｎ型InGaP から構成される
エミッタ層８５はエッチングされないため、エミッタコ
ンタクト層８６に対して完全に選択的エッチングを行な
うことが可能である。

【０００８】次に、ベース領域を覆うレジストパターン
（図示省略）をマスクとして、塩酸と水との混合液を用
いてエミッタ層８５に対してウェットエッチングを行な
って、図５（ｃ）に示すように、エミッタ層８５をパタ
ーン化する（以下、パターン化されたエミッタ層８５を
エミッタ層８５Ａと表記する）。続いて、前述のレジス
トパターンをマスクとして、硫酸、過酸化水素水及び水
の混合液を用いてベース層８４及びコレクタ層８３に対
して順次ウェットエッチングを行なって、図５（ｃ）に
示すように、ベース層８４をパターン化する（以下、パ
ターン化されたベース層８４をベース層８４Ａと表記す
る）と共にコレクタ層８３におけるベース層８４Ａの外
側領域の表面部を除去する。

【０００９】次に、コレクタ電極形成領域に開口部を有
するレジストパターン（図示省略）をマスクとして、硫
酸、過酸化水素水及び水の混合液を用いてコレクタ層８
３に対してウェットエッチングを行なって、図６（ａ）
に示すように、コレクタコンタクト層８２におけるコレ
クタ電極形成領域を露出させる。その後、コレクタコン
タクト層８２の該露出部分の上に、AuGe/Au 積層構造を
有するコレクタ電極８８をリフトオフ法により形成す
る。その後、４５０℃で合金化熱処理を行なって、コレ
クタ電極８８のオーミック電極としての特性（以下、オ
ーミック特性と称する）を向上させる。

【００１０】次に、図６（ｂ）に示すように、ベース電
極形成領域に開口部を有するレジストパターン（図示省
略）を用いて、エミッタ層８５Ａの上に、Pt/Ti/Pt/Au
積層構造を有するベース電極８９をリフトオフ法により
形成する。その後、４００℃で合金化熱処理を行なっ
て、ベース電極８９を構成する金属原子を、エミッタ層
８５Ａ中を経てベース層８４Ａの表面部まで熱拡散さ
せ、それによりベース電極８９のオーミック特性を向上
させる。以上の工程によってHBT 構造が完成する。

【００１１】図７は、図６（ｂ）におけるエミッタ領域
及びベース領域の近傍部分の拡大図である。図７におい
て、エミッタ層８５Ａにおけるエミッタ電極８７の下側
領域（正確には、破線で挟まれた、エミッタ層８５Ａに
おけるエミッタコンタクト層８６Ａの下側領域）Ｒ₁ が
実効エミッタ領域となる。一方、エミッタ層８５Ａにお
けるＲ₁ 以外の他の領域Ｒ₂ （ベース電極８９と同じ側
及びベース電極８９の反対側の両方に存在）はレッジ
（ledge ）となる。ここで、レッジとは、ｐ⁺ 型GaAsか
ら構成されるベース層８４Ａが高濃度で不純物ドープさ
れているために、ｎ型InGaP から構成されるエミッタ層
８５Ａまで空乏層が伸びることによって生じた、完全に
空乏化した層を意味する。

【００１２】すなわち、図７に示す従来のHBT におい
て、Ｒ₂ がレッジとなることによってＲ₁ 以外が実効エ
ミッタ領域となることを防止できるので、エミッタ面積
の拡大を防止できる。また、レッジによってベース層８
４Ａの表面が覆われていることにより、エミッタ層８５
Ａにおける表面再結合電流が減少する結果、ｈ_FE（＝コ
レクタ電流Ｉ_C ／ベース電流Ｉ_B ）が高くなって信頼性
が向上する。

【００１３】

【発明が解決しようとする課題】ところで、ｎ型InGaP
から構成され且つレッジ構造を生成するエミッタ層に対
しては最適な厚さが望まれている。以下、その理由につ
いて述べる。まず、エミッタ層の厚さが大きい場合、エ
ミッタ層の表面部まで完全に空乏化されないので、言い
換えると、エミッタ層の表面部まで完全にレッジとなら
ないので、エミッタ面積が拡大する結果、高周波特性を
向上させることができない。それに対して、エミッタ層
の厚さが小さい場合、エミッタ層の表面部まで完全にレ
ッジとなるものの、ｐ⁺ 型GaAsから構成されるベース層
からのホールの逆注入が発生してｈ _FEが低下したり、又
はエミッタ・ベース間耐圧が低下したりする。

【００１４】しかしながら、本願発明者らが実験により
調べたところ、ｎ型InGaP から構成さるエミッタ層の厚
さが３０ｎｍ以下の場合には、ｈ_FEの低下が確認され
た。また、エミッタ層の厚さが３０ｎｍ程度の場合に
も、エミッタ層がその表面部まで完全に空乏化されず、
該空乏化されない部分が実効エミッタ領域となってしま
い、それによるエミッタ面積の拡大が確認された。図７
に示す従来のHBT で言うと、Ｒ₁ のみがエミッタ領域と
しての特性に寄与すべきところ、レッジとなるべきＲ₂
までがエミッタ領域としての特性に寄与してしまい、そ
の結果、エミッタ面積が拡大してしまう。すなわち、ｈ
_FEの低下及びエミッタ面積の拡大の両方を防止できるよ
うにエミッタ層の厚さを最適化することは困難である。

【００１５】前記に鑑み、本発明は、メサ型のバイポー
ラトランジスタにおいて、ｈ_FEの低下及びエミッタ面積
の拡大の両方を防止することを目的とする。

【００１６】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る第１の半導体装置は、コレクタ領域
となる第１の半導体層、ベース領域となる第２の半導体
層、及びエミッタ領域となる第３の半導体層が順次積層
されてなるメサ型のバイポーラトランジスタを備えた半
導体装置を前提とし、第３の半導体層における所定の領
域の上にエミッタ電極が形成されており、第３の半導体
層における所定の領域以外の他の領域の表面部は、所定
の領域と比べて高抵抗化されている。

【００１７】第１の半導体装置によると、エミッタ領域
となる第３の半導体層（以下、エミッタ層と称する）に
おけるエミッタ電極が形成される所定の領域を除く他の
領域、つまり、エミッタ層におけるエミッタ領域として
機能させたくない他の領域の表面部が所定の領域と比べ
て高抵抗化されている。このため、ｈ_FEの低下を防止す
るためにエミッタ層の厚さを大きくした場合に、エミッ
タ層における他の領域の表面部まで完全に空乏化されな
くても、言い換えると、エミッタ層における他の領域の
表面部まで完全にレッジとならなくても、エミッタ面積
の拡大を防止できる。従って、メサ型のバイポーラトラ
ンジスタにおいて、ｈ_FEの低下及びエミッタ面積の拡大
の両方を防止でき、それにより高周波特性を向上させる
ことができる。

【００１８】本発明に係る第２の半導体装置は、コレク
タ領域となる第１の半導体層、ベース領域となる第２の
半導体層、及びエミッタ領域となる第３の半導体層が順
次積層されてなるメサ型のバイポーラトランジスタを備
えた半導体装置を前提とし、第３の半導体層における所
定の領域の上にエミッタ電極が形成されており、第３の
半導体層における所定の領域以外の他の領域の表面は、
所定の領域の表面よりも低い。

【００１９】第２の半導体装置によると、エミッタ層に
おけるエミッタ電極が形成される所定の領域を除く他の
領域の表面は所定の領域の表面よりも低い。すなわち、
エミッタ層におけるエミッタ領域として機能させたくな
い他の領域の厚さは、エミッタ層におけるエミッタ領域
として機能させたい所定の領域の厚さよりも小さい。こ
のため、ｈ_FEの低下を防止するためにエミッタ層におけ
る所定の領域の厚さを大きくしながら、エミッタ面積の
拡大を防止するために、エミッタ層における他の領域の
表面部まで完全に空乏化すること、言い換えると、エミ
ッタ層における他の領域の表面部まで完全にレッジとす
ることができる。従って、メサ型のバイポーラトランジ
スタにおいて、ｈ_FEの低下及びエミッタ面積の拡大の両
方を防止でき、それにより高周波特性を向上させること
ができる。

【００２０】第１又は第２の半導体装置において、第３
の半導体層とエミッタ電極との間に、エミッタコンタク
ト領域となる第４の半導体層が形成されていることが好
ましい。

【００２１】このようにすると、エミッタ層とエミッタ
電極との接触抵抗を低減できる。

【００２２】第１又は第２の半導体装置において、第３
の半導体層を構成する半導体の禁制帯幅は、第２の半導
体層を構成する半導体の禁制帯幅よりも大きいことが好
ましい。

【００２３】このようにすると、ヘテロ接合バイポーラ
トランジスタ（HBT ）を実現できる。また、この場合、
第３の半導体層がInGaP よりなると、高周波特性に優れ
たHBT を確実に実現できる。

【００２４】第１又は第２の半導体装置において、第３
の半導体層はAlGaAsよりなることが好ましい。

【００２５】このようにすると、高電子移動度トランジ
スタ（HEMT）等のバイポーラトランジスタを実現でき
る。

【００２６】本発明に係る第１の半導体装置の製造方法
は、コレクタ領域となる第１の半導体層、ベース領域と
なる第２の半導体層、及びエミッタ領域となる第３の半
導体層が順次積層されてなるメサ型のバイポーラトラン
ジスタを備えた半導体装置の製造方法を前提とし、第３
の半導体層における所定の領域の上にエミッタ電極を形
成する工程（ａ）と、第３の半導体層における所定の領
域以外の他の領域の表面部を、所定の領域と比べて高抵
抗化する工程（ｂ）とを備えている。

【００２７】すなわち、第１の半導体装置の製造方法
は、本発明に係る第１の半導体装置を製造するための方
法であるので、第１の半導体装置と同様の効果が得られ
る。

【００２８】第１の半導体装置の製造方法において、工
程（ａ）を行なった後に工程（ｂ）を行なうことが好ま
しい。

【００２９】このようにすると、製造工程を簡単化でき
る。

【００３０】第１の半導体装置の製造方法において、工
程（ｂ）は、第３の半導体層における他の領域の表面部
に対してイオン注入又はアッシングを行なう工程を含む
ことが好ましい。

【００３１】このようにすると、エミッタ層における他
の領域の表面部を確実に高抵抗化することができる。

【００３２】本発明に係る第２の半導体装置の製造方法
は、コレクタ領域となる第１の半導体層、ベース領域と
なる第２の半導体層、及びエミッタ領域となる第３の半
導体層が順次積層されてなるメサ型のバイポーラトラン
ジスタを備えた半導体装置の製造方法を前提とし、第３
の半導体層における所定の領域の上にエミッタ電極を形
成する工程（ａ）と、第３の半導体層における所定の領
域以外の他の領域の表面部を除去する工程（ｂ）とを備
えている。

【００３３】すなわち、第２の半導体装置の製造方法
は、本発明に係る第２の半導体装置を製造するための方
法であるので、第２の半導体装置と同様の効果が得られ
る。

【００３４】第２の半導体装置の製造方法において、工
程（ａ）を行なった後に工程（ｂ）を行なうことが好ま
しい。

【００３５】このようにすると、製造工程を簡単化でき
る。

【００３６】第２の半導体装置の製造方法において、工
程（ｂ）は、第３の半導体層における他の領域の表面部
に対してドライエッチングを行なう工程を含むことが好
ましい。

【００３７】このようにすると、エミッタ層における他
の領域の表面部を確実に除去することができる。

【００３８】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、具体的には、バイポーラトランジスタ及びその
製造方法について、図面を参照しながら説明する。

【００３９】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は、第１の実施形態に係る半導体装置の製造方法
の各工程を示す断面図である。

【００４０】まず、図１（ａ）に示すように、半絶縁性
のGaAs基板１上に、例えばｎ⁺ 型GaAsから構成され且つ
コレクタコンタクト領域となる厚さ６００ｎｍ程度の半
導体層（コレクタコンタクト層）２、例えばｎ型GaAsか
ら構成され且つコレクタ領域となる厚さ６００ｎｍ程度
の半導体層（コレクタ層）３、例えばｐ⁺ 型GaAsから構
成され且つベース領域となる厚さ１００ｎｍ程度の半導
体層（ベース層）４、例えばｎ型InGaP から構成され且
つエミッタ領域となる厚さ３０ｎｍ程度の半導体層（エ
ミッタ層）５、並びに、例えばｎ型GaAs及びｎ⁺ 型InGa
Asから構成され且つエミッタコンタクト領域となる厚さ
５００ｎｍ程度の半導体層（エミッタコンタクト層）６
をエピタキシャル成長により順次形成する。ここで、エ
ミッタコンタクト層６においては、ｎ⁺ 型InGaAsから構
成される半導体層が上層となる。その後、エミッタコン
タクト層６の上に、例えば高融点金属であるWSi から構
成される導電膜をスパッタ法により堆積した後、該導電
膜に対してレジストパターン（図示省略）を用いて反応
性イオンエッチングによる加工を行なってエミッタ電極
７を形成する。

【００４１】次に、図１（ｂ）に示すように、エミッタ
電極７をマスクとして、硫酸、過酸化水素水及び水の混
合液を用いてエミッタコンタクト層６に対してウェット
エッチングを行なって、エミッタコンタクト層６をパタ
ーン化する（以下、パターン化されたエミッタコンタク
ト層６をエミッタコンタクト層６Ａと表記する）。ここ
で、硫酸、過酸化水素水及び水の混合液、つまりエッチ
ング液に対して、ｎ型InGaP から構成されるエミッタ層
５はエッチングされないため、エミッタコンタクト層６
に対して完全に選択的エッチングを行なうことが可能で
ある。

【００４２】次に、ベース領域を覆うレジストパターン
（図示省略）をマスクとして、塩酸と水との混合液を用
いてエミッタ層５に対してウェットエッチングを行なっ
て、図１（ｃ）に示すように、エミッタ層５をパターン
化する（以下、パターン化されたエミッタ層５をエミッ
タ層５Ａと表記する）。続いて、前述のレジストパター
ンをマスクとして、硫酸、過酸化水素水及び水の混合液
を用いてベース層４及びコレクタ層３に対して順次ウェ
ットエッチングを行なって、図１（ｃ）に示すように、
ベース層４をパターン化する（以下、パターン化された
ベース層４をベース層４Ａと表記する）と共にコレクタ
層３におけるベース層４Ａの外側領域の表面部を除去す
る。

【００４３】次に、コレクタ電極形成領域に開口部を有
するレジストパターン（図示省略）をマスクとして、硫
酸、過酸化水素水及び水の混合液を用いてコレクタ層３
に対してウェットエッチングを行なって、図２（ａ）に
示すように、コレクタコンタクト層２におけるコレクタ
電極形成領域を露出させる。その後、コレクタコンタク
ト層２の該露出部分の上に、例えばAuGe/Au 積層構造を
有するコレクタ電極８をリフトオフ法により形成する。
その後、４５０℃で合金化熱処理を行なって、コレクタ
電極８のオーミック特性を向上させる。

【００４４】次に、図２（ｂ）に示すように、ベース電
極形成領域に開口部を有するレジストパターン（図示省
略）を用いて、エミッタ層５Ａの上に、例えばPt/Ti/Pt
/Au積層構造を有するベース電極９をリフトオフ法によ
り形成する。その後、４００℃で合金化熱処理を行なっ
て、ベース電極９を構成する金属原子を、エミッタ層５
Ａ中を経てベース層４Ａの表面部まで熱拡散させ、それ
によってベース電極９のオーミック特性を向上させる。

【００４５】次に、エミッタ層５Ａにおけるエミッタ電
極７の外側領域（正確にはエミッタ層５Ａにおけるエミ
ッタコンタクト層６Ａの外側領域）の表面部（例えば表
面から５ｎｍ程度の深さまで）を、エミッタ層５Ａにお
けるエミッタ電極７の下側領域と比べて高抵抗化する。
具体的には、図２（ｃ）に示すように、エミッタ電極
７、コレクタ電極８及びベース電極９をマスクとして、
エミッタ層５Ａに対して、例えば水素又はヘリウム等を
イオン注入することにより、エミッタ層５Ａにおけるエ
ミッタ電極７の外側領域の表面部にダメージ層１０を形
成する。このとき、エミッタ電極７、コレクタ電極８及
びベース電極９をマスクとして、エミッタ層５Ａに対し
て、例えば酸素プラズマ等を用いてアッシングを行なう
ことによりダメージ層１０を形成してもよい。ダメージ
層１０においては、エミッタ層５Ａを構成するｎ型InGa
P が水素、ヘリウム又は酸素等のドープにより不活性化
されており、それによってダメージ層１０の電子移動度
は、ダメージ層１０を除くエミッタ層５Ａと比べて低下
する。これにより、エミッタ層５Ａにおけるエミッタ電
極７の外側領域の表面部が実効エミッタ領域となること
を防止できる。以上の工程によって、第１の実施形態に
係るHBT 構造が完成する。

【００４６】尚、図２（ｃ）に示す工程において、ダメ
ージ層１０は、コレクタ層３の表面部にも形成される
が、これはデバイスの性能に対して悪影響を与えるもの
ではない。但し、図２（ｃ）に示す工程においては、ｐ
⁺ 型GaAsから構成されるベース層４Ａにダメージ層１０
が形成されないように、イオン注入やアッシング等を行
なう必要がある。

【００４７】以上に説明したように、第１の実施形態に
よると、エミッタ層５Ａにおけるエミッタ電極７の外側
領域、つまり、エミッタ層５Ａにおけるエミッタ領域と
して機能させたくない領域の表面部が、エミッタ層５Ａ
におけるエミッタ電極７の下側領域と比べて高抵抗化さ
れている。このため、ｈ_FEの低下を防止するためにエミ
ッタ層５Ａの厚さを大きくした場合に、エミッタ層５Ａ
におけるエミッタ電極７の外側領域の表面部まで完全に
空乏化されなくても、言い換えると、エミッタ層５Ａに
おけるエミッタ電極７の外側領域の表面部まで完全にレ
ッジとならなくても、エミッタ面積の拡大を防止でき
る。従って、メサ型のバイポーラトランジスタにおい
て、ｈ_FEの低下及びエミッタ面積の拡大の両方を防止で
き、それにより高周波特性を向上させることができる。

【００４８】また、第１の実施形態によると、エミッタ
層５Ａとエミッタ電極７との間に、エミッタコンタクト
層６Ａが形成されているため、エミッタ層５Ａとエミッ
タ電極７との接触抵抗を低減できる。

【００４９】また、第１の実施形態によると、エミッタ
層５Ａを構成する半導体（具体的にはｎ型InGaP ）の禁
制帯幅が、ベース層４Ａを構成する半導体（具体的には
ｐ⁺型GaAs）の禁制帯幅よりも大きいため、高周波特性
に優れたHBT を確実に実現できる。

【００５０】また、第１の実施形態によると、エミッタ
層５Ａにおけるエミッタ電極７の外側領域の表面部に対
してイオン注入又はアッシングを行なってダメージ層１
０を形成し、それにより該外側領域の表面部を高抵抗化
する。このため、エミッタ電極７の外側領域を確実に高
抵抗化することができる。また、エミッタ層５Ａに対す
るイオン注入又はアッシング等による高抵抗化工程を、
エミッタ電極７の形成後に、エミッタ電極７をマスクと
して行なうため、製造工程を簡単化できる。

【００５１】また、第１の実施形態によると、ベース電
極９となる金属膜をエミッタ層５Ａの上に形成した後、
該金属膜を構成する金属原子を合金化熱処理によってエ
ミッタ層５Ａ中を経てベース層４Ａの表面部まで熱拡散
させ、それによりベース電極９を完成させる。すなわ
ち、エミッタ層５Ａに対してエッチングを行なうことな
くベース電極９を形成するため、エミッタ層５Ａのエッ
チング不良に起因するベース電極９の形成不良を防止す
ることができる。

【００５２】尚、第１の実施形態において、エミッタ層
５とベース層４とのヘテロ接合がInGaP/GaAsであるHBT
を対象としたが、これに代えて、エミッタ層５とベース
層４とのヘテロ接合が他の材料系、例えば、AlGaAs/GaA
s 、InAlAs/InGaAs 、又はInP/InGaAs等であるHBT を対
象としてもよい。また、第１の実施形態において、HBT
以外の他のメサ型のバイポーラトランジスタ、例えばAl
GaAsよりなるエミッタ層を有する高電子移動度トランジ
スタ（HEMT）等を対象としてもよい。すなわち、第１の
実施形態において、基板を含む各化合物半導体層を構成
する材料は特に限定されるものではない。

【００５３】また、第１の実施形態において、エミッタ
電極７の形成後に、エミッタ電極７をマスクとして、エ
ミッタ層５Ａに対してイオン注入又はアッシングを行な
ってダメージ層１０を形成した。しかし、これに代え
て、エミッタ電極７又はエミッタコンタクト層６の形成
前に、例えばエミッタ電極形成領域を覆うレジストパタ
ーン等を用いてエミッタ層５Ａに対してイオン注入又は
アッシングを行なってダメージ層１０を形成し、その
後、エミッタ電極７又はエミッタコンタクト層６を形成
してもよい。また、ダメージ層１０の形成後に、コレク
タ電極８又はベース電極９の形成を行なってもよい。

【００５４】また、第１の実施形態において、エミッタ
層５Ａにおけるエミッタ電極７の外側領域（正確にはエ
ミッタ層５Ａにおけるエミッタコンタクト層６Ａの外側
領域）の表面部の全体に亘ってダメージ層１０を形成
し、それにより該外側領域の表面部の全体を高抵抗化し
た。しかし、これに代えて、該外側領域の表面部にダメ
ージ層１０を部分的に形成し、それにより該外側領域の
表面部を部分的に高抵抗化することによっても、ｈ_FEの
低下及びエミッタ面積の拡大を防止するという効果をあ
る程度得ることができることは言うまでもない。

【００５５】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について図
面を参照しながら説明する。

【００５６】図３は、第２の実施形態に係る半導体装置
の製造方法の一工程を示す断面図である。尚、第２の実
施形態における図３に示す工程までは、図１（ａ）〜
（ｃ）及び図２（ａ）、（ｂ）に示す第１の実施形態と
同様であるので、説明を省略する。

【００５７】第２の実施形態においては、ベース電極９
の形成後（図２（ｂ）参照）、図３に示すように、エミ
ッタ層５Ａにおけるエミッタ電極７の外側領域（正確に
はエミッタ層５Ａにおけるエミッタコンタクト層６Ａの
外側領域）の表面部（例えば表面から５ｎｍ程度の深さ
まで）を除去する。具体的には、エミッタ電極７、コレ
クタ電極８及びベース電極９をマスクとして、エミッタ
層５Ａに対して、例えば塩素を含むエッチングガスを用
いてドライエッチングを行なうことにより、エミッタ層
５Ａにおけるエミッタ電極７の外側領域の表面部を除去
する。これにより、第２の実施形態に係るHBT 構造が完
成する。

【００５８】尚、図３に示す工程において、コレクタ層
３の表面部も除去されるが、これはデバイスの性能に対
して悪影響を与えるものではない。但し、図３に示す工
程においては、ｐ⁺ 型GaAsから構成されるベース層４Ａ
が除去されないように、ドライエッチングを行なう必要
がある。

【００５９】第２の実施形態によると、エミッタ層５Ａ
におけるエミッタ電極７の外側領域、つまり、エミッタ
層５Ａにおけるエミッタ領域として機能させたくない領
域の表面部を除去する。このため、エミッタ層５Ａにお
けるエミッタ電極７の外側領域の厚さを、エミッタ層５
Ａにおけるエミッタ電極７の下側領域（エミッタ領域と
して機能させたい領域）の厚さよりも小さくすることが
できる。このため、ｈ _FEの低下を防止するためにエミッ
タ層５Ａにおけるエミッタ電極７の下側領域の厚さを大
きくしながら、エミッタ面積の拡大を防止するために、
エミッタ層５Ａにおけるエミッタ電極７の外側領域の表
面部まで完全に空乏化すること、言い換えると、該外側
領域の表面部まで完全にレッジとすることができる。従
って、メサ型のバイポーラトランジスタにおいて、ｈ_FE
の低下及びエミッタ面積の拡大の両方を防止でき、それ
により高周波特性を向上させることができる。

【００６０】また、第２の実施形態によると、エミッタ
層５Ａにおけるエミッタ電極７の外側領域の表面部に対
してドライエッチングを行なうことにより、該外側領域
の表面部を除去する。このため、該外側領域の表面部を
正確に除去することができる。また、エミッタ層５Ａに
対するドライエッチング工程を、エミッタ電極７の形成
後に、エミッタ電極７をマスクとして行なうため、製造
工程を簡単化できる。

【００６１】尚、第２の実施形態において、エミッタ電
極７の形成後に、エミッタ電極７をマスクとして、エミ
ッタ層５Ａに対してドライエッチングを行なった。しか
し、これに代えて、エミッタ電極７又はエミッタコンタ
クト層６の形成前に、例えばエミッタ電極形成領域を覆
うレジストパターン等を用いてエミッタ層５Ａに対して
ドライエッチングを行ない、その後、エミッタ電極７又
はエミッタコンタクト層６を形成してもよい。また、コ
レクタ電極８又はベース電極９の形成を、エミッタ層５
Ａに対するドライエッチング工程の後に行なってもよ
い。また、エミッタ層５Ａに対してドライエッチングを
行なう代わりにウェットエッチングを行なってもよい。

【００６２】また、第２の実施形態において、エミッタ
層５Ａにおけるエミッタ電極７の外側領域（正確にはエ
ミッタ層５Ａにおけるエミッタコンタクト層６Ａの外側
領域）の表面部の全体を除去した。しかし、これに代え
て、該外側領域の表面部を部分的に除去することによっ
ても、ｈ_FEの低下及びエミッタ面積の拡大を防止すると
いう効果をある程度得ることができることは言うまでも
ない。

【００６３】また、第２の実施形態において、ベース電
極９の形成方法は特に限定されるものではない。例え
ば、第１の実施形態と同様に、例えばPt/Ti/Pt/Au 積層
構造を有する金属膜をエミッタ層５Ａの上に形成した
後、該金属膜を構成する金属原子を合金化熱処理によっ
てエミッタ層５Ａ中を経てベース層４Ａの表面部まで熱
拡散させ、それによりベース電極９を完成させてもよ
い。或いは、エミッタ層５Ａに対して選択的にウェット
エッチングを行なって、ベース層４Ａにおけるベース電
極形成領域を露出させ、その後、該露出部分の上に、例
えばTi/Pt/Au積層構造を有するベース電極９をリフトオ
フ法により形成してもよい。

【００６４】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について図
面を参照しながら説明する。

【００６５】図４は、第３の実施形態に係る半導体装置
の製造方法の一工程を示す断面図である。尚、第３の実
施形態における図４に示す工程までは、図１（ａ）〜
（ｃ）及び図２（ａ）に示す第１の実施形態と同様であ
るので、説明を省略する。

【００６６】第３の実施形態においては、コレクタ電極
８の形成後（図２（ａ）参照）、図４に示すように、ベ
ース電極形成領域に開口部を有するレジストパターン
（図示省略）をマスクとして、塩酸と水との混合液を用
いて、ｎ型InGaP から構成されるエミッタ層５Ａに対し
てウェットエッチングを行なって、ベース層４Ａにおけ
るベース電極形成領域を露出させる。その後、ｐ⁺ 型Ga
Asから構成されるベース層４Ａの該露出部分の上に、例
えばTi/Pt/Au積層構造を有するベース電極９をリフトオ
フ法により形成する。その後、第１の実施形態の図２
（ｃ）に示す工程と同様に、エミッタ電極７、コレクタ
電極８及びベース電極９をマスクとして、エミッタ層５
Ａに対してイオン注入又はアッシングを行なって、エミ
ッタ層５Ａにおけるエミッタ電極７の外側領域の表面部
にダメージ層１０を形成する。

【００６７】これにより、第３の実施形態においても、
エミッタ層５Ａにおけるエミッタ電極７の外側領域（エ
ミッタ領域として機能させたくない領域）の表面部を、
エミッタ層５Ａにおけるエミッタ電極７の下側領域（エ
ミッタ領域として機能させたい領域）と比べて高抵抗化
できる。このため、ｈ_FEの低下を防止するためにエミッ
タ層５Ａの厚さを大きくした場合に、エミッタ層５Ａに
おけるエミッタ電極７の外側領域の表面部まで完全に空
乏化されなくても、言い換えると、エミッタ層５Ａにお
けるエミッタ電極７の外側領域の表面部まで完全にレッ
ジとならなくても、エミッタ面積の拡大を防止できる。
従って、メサ型のバイポーラトランジスタにおいて、ｈ
_FEの低下及びエミッタ面積の拡大の両方を防止でき、そ
れにより高周波特性を向上させることができる。

【００６８】尚、第３の実施形態において、コレクタ電
極８又はベース電極９の形成後にダメージ層１０を形成
したが、これに代えて、ダメージ層１０の形成後にコレ
クタ電極８又はベース電極９を形成してもよい。

【００６９】

【発明の効果】本発明によると、エミッタ層におけるエ
ミッタ電極が形成される所定の領域を除く他の領域の表
面部を高抵抗化又は除去するため、エミッタ層における
所定の領域の厚さを大きくしながらエミッタ面積の拡大
を防止できる。従って、ｈ_FEの低下及びエミッタ面積の
拡大の両方を防止できので、高周波特性が優れたメサ型
のバイポーラトランジスタを得ることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図２】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図３】本発明の第２の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。

【図４】本発明の第３の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。

【図５】（ａ）〜（ｃ）は従来の半導体装置の製造方法
の各工程を示す断面図である。

【図６】（ａ）及び（ｂ）は従来の半導体装置の製造方
法の各工程を示す断面図である。

【図７】図６（ｂ）におけるエミッタ領域及びベース領
域の近傍部分の拡大図である。

【符号の説明】

１ GaAs基板 ２ コレクタコンタクト層 ３ コレクタ層 ４ ベース層 ４Ａ パターン化されたベース層 ５ エミッタ層 ５Ａ パターン化されたエミッタ層 ６ エミッタコンタクト層 ６Ａ パターン化されたエミッタコンタクト層 ７ エミッタ電極 ８ コレクタ電極 ９ ベース電極 １０ ダメージ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳原 学 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 田中 毅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F003 AP05 BA11 BA92 BC02 BE02 BE90 BF03 BF06 BH18 BM03 BP12 BP23 BP32 BP41 BP94

Claims (12)

【特許請求の範囲】
1. 【請求項１】 コレクタ領域となる第１の半導体層、ベ
   ース領域となる第２の半導体層、及びエミッタ領域とな
   る第３の半導体層が順次積層されてなるメサ型のバイポ
   ーラトランジスタを備えた半導体装置であって、 前記第３の半導体層における所定の領域の上にエミッタ
   電極が形成されており、 前記第３の半導体層における前記所定の領域以外の他の
   領域の表面部は、前記所定の領域と比べて高抵抗化され
   ていることを特徴とする半導体装置。
2. 【請求項２】 コレクタ領域となる第１の半導体層、ベ
   ース領域となる第２の半導体層、及びエミッタ領域とな
   る第３の半導体層が順次積層されてなるメサ型のバイポ
   ーラトランジスタを備えた半導体装置であって、 前記第３の半導体層における所定の領域の上にエミッタ
   電極が形成されており、 前記第３の半導体層における前記所定の領域以外の他の
   領域の表面は、前記所定の領域の表面よりも低いことを
   特徴とする半導体装置。
3. 【請求項３】 前記第３の半導体層と前記エミッタ電極
   との間に、エミッタコンタクト領域となる第４の半導体
   層が形成されていることを特徴とする請求項１又は２に
   記載の半導体装置。
4. 【請求項４】 前記第３の半導体層を構成する半導体の
   禁制帯幅は、前記第２の半導体層を構成する半導体の禁
   制帯幅よりも大きいことを特徴とする請求項１又は２に
   記載の半導体装置。
5. 【請求項５】 前記第３の半導体層はInGaP よりなるこ
   とを特徴とする請求項４に記載の半導体装置。
6. 【請求項６】 前記第３の半導体層はAlGaAsよりなるこ
   とを特徴とする請求項１又は２に記載の半導体装置。
7. 【請求項７】 コレクタ領域となる第１の半導体層、ベ
   ース領域となる第２の半導体層、及びエミッタ領域とな
   る第３の半導体層が順次積層されてなるメサ型のバイポ
   ーラトランジスタを備えた半導体装置の製造方法であっ
   て、 前記第３の半導体層における所定の領域の上にエミッタ
   電極を形成する工程（ａ）と、 前記第３の半導体層における前記所定の領域以外の他の
   領域の表面部を、前記所定の領域と比べて高抵抗化する
   工程（ｂ）とを備えていることを特徴とする半導体装置
   の製造方法。
8. 【請求項８】 前記工程（ａ）を行なった後に前記工程
   （ｂ）を行なうことを特徴とする請求項７に記載の半導
   体装置の製造方法。
9. 【請求項９】 前記工程（ｂ）は、前記第３の半導体層
   における前記他の領域の表面部に対してイオン注入又は
   アッシングを行なう工程を含むことを特徴とする請求項
   ７に記載の半導体装置の製造方法。
10. 【請求項１０】 コレクタ領域となる第１の半導体層、
    ベース領域となる第２の半導体層、及びエミッタ領域と
    なる第３の半導体層が順次積層されてなるメサ型のバイ
    ポーラトランジスタを備えた半導体装置の製造方法であ
    って、 前記第３の半導体層における所定の領域の上にエミッタ
    電極を形成する工程（ａ）と、 前記第３の半導体層における前記所定の領域以外の他の
    領域の表面部を除去する工程（ｂ）とを備えていること
    を特徴とする半導体装置の製造方法。
11. 【請求項１１】 前記工程（ａ）を行なった後に前記工
    程（ｂ）を行なうことを特徴とする請求項１０に記載の
    半導体装置の製造方法。
12. 【請求項１２】 前記工程（ｂ）は、前記第３の半導体
    層における前記他の領域の表面部に対してドライエッチ
    ングを行なう工程を含むことを特徴とする請求項１０に
    記載の半導体装置の製造方法。