JP2003282581A - Semiconductor and method for manufacturing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To prevent the deterioration of hFE or the enlargement of an emitter area in a mesa-type bipolar transistor. <P>SOLUTION: An emitter layer 5A is formed on a base layer 4A on a collector layer 3, and ion implantation or ashing is carried out on the surface of the outside region of an emitter electrode 7 in the emitter layer 5A so that a damaged layer 10 is formed. Thus, the high resistance of the surface of the outside region is obtained. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、コレクタ領域、ベ
ース領域及びエミッタ領域となる各半導体層が順次積層
されてなるメサ型のバイポーラトランジスタ及びその製
造方法に関し、特に、エミッタ領域となる半導体層を部
分的に不活性化又は除去することによりエミッタ面積が
縮小されたバイポーラトランジスタ及びその製造方法に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mesa-type bipolar transistor in which semiconductor layers serving as a collector region, a base region, and an emitter region are sequentially stacked, and a method for manufacturing the same, and more particularly to a semiconductor layer serving as an emitter region. The present invention relates to a bipolar transistor whose emitter area is reduced by partially deactivating or removing it and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】ヘテロ接合バイポーラトランジスタ（以
下、HBT と称する）においては、エミッタ領域の材料と
して、ベース領域よりもバンドギャップが大きい半導体
が用いられており、それによってベース領域からエミッ
タ領域へのホールの逆注入をバンドオフセット効果によ
り抑制することができる。その結果、ベース領域の不純
物濃度を高くできるので、HBT は高周波特性に優れたデ
バイス、つまり、ベース領域のシート抵抗が低く且つ最
大発振周波数fmaxが高いデバイスとなる。この利点によ
りHBT は、移動体通信機器などに用いられる高周波デバ
イスとして、現在多くの企業又は研究機関等において研
究開発の対象となっている。2. Description of the Related Art In a heterojunction bipolar transistor (hereinafter referred to as HBT), a semiconductor having a bandgap larger than that of a base region is used as a material of an emitter region, which causes holes from the base region to the emitter region. Can be suppressed by the band offset effect. As a result, since the impurity concentration in the base region can be increased, the HBT becomes a device having excellent high frequency characteristics, that is, a device having a low sheet resistance in the base region and a high maximum oscillation frequency fmax. Due to this advantage, HBTs are currently targeted for research and development by many companies or research institutes as high-frequency devices used in mobile communication equipment.

【０００３】HBT の高周波特性を向上させるためには、
デバイスの寄生容量の削減と直列抵抗成分の低減とが必
要であり、そのための一つの解決策としてエミッタ面積
（エミッタ領域となる半導体層のうち、実際にエミッタ
領域として機能する実効エミッタ領域の面積）を縮小す
る方法が挙げられる。In order to improve the high frequency characteristics of HBT,
It is necessary to reduce the parasitic capacitance of the device and the series resistance component, and as one solution for that, the emitter area (the area of the effective emitter region that actually functions as the emitter region in the semiconductor layer that becomes the emitter region) There is a method of reducing.

【０００４】以下、従来の半導体装置の製造方法、具体
的には典型的なHBT を製造するための方法について図面
を参照しながら説明する。A conventional method for manufacturing a semiconductor device, specifically, a method for manufacturing a typical HBT will be described below with reference to the drawings.

【０００５】図５（ａ）〜（ｃ）及び図６（ａ）、
（ｂ）は、従来の半導体装置の製造方法の各工程を示す
断面図である。5 (a) to 5 (c) and FIG. 6 (a),
(B) is sectional drawing which shows each process of the manufacturing method of the conventional semiconductor device.

【０００６】まず、図５（ａ）に示すように、半絶縁性
のGaAs基板８１上に、ｎ⁺ 型GaAsから構成され且つコレ
クタコンタクト領域となる半導体層（コレクタコンタク
ト層）８２、ｎ型GaAsから構成され且つコレクタ領域と
なる半導体層（コレクタ層）８３、ｐ⁺ 型GaAsから構成
され且つベース領域となる半導体層（ベース層）８４、
ｎ型InGaP から構成され且つエミッタ領域となる半導体
層（エミッタ層）８５、並びに、ｎ型GaAs及びｎ⁺ 型In
GaAsから構成され且つエミッタコンタクト領域となる半
導体層（エミッタコンタクト層）８６をエピタキシャル
成長により順次形成する。その後、エミッタコンタクト
層８６の上に、高融点金属であるWSi から構成される導
電膜をスパッタ法により堆積した後、該導電膜に対して
レジストパターン（図示省略）を用いて反応性イオンエ
ッチングによる加工を行なってエミッタ電極８７を形成
する。First, as shown in FIG. 5A, on a semi-insulating GaAs substrate 81, a semiconductor layer (collector contact layer) 82 made of n ⁺ type GaAs and serving as a collector contact region, and n type GaAs. A semiconductor layer (collector layer) 83 which is made of ^{p.sup. +} And serves as a collector region, a semiconductor layer (base layer) 84 which is made of ^{p.sup. +} Type GaAs and serves as a base region,
n-type InGaP A semiconductor layer (emitter layer) 85 which is made of a material and serves as an emitter region, and n type GaAs and n ⁺ type In
A semiconductor layer (emitter contact layer) 86 made of GaAs and serving as an emitter contact region is sequentially formed by epitaxial growth. After that, a conductive film made of WSi, which is a refractory metal, is deposited on the emitter contact layer 86 by a sputtering method, and then a reactive ion etching is performed on the conductive film using a resist pattern (not shown). Processing is performed to form the emitter electrode 87.

【０００７】次に、図５（ｂ）に示すように、エミッタ
電極８７をマスクとして、硫酸、過酸化水素水及び水の
混合液を用いてエミッタコンタクト層８６に対してウェ
ットエッチングを行なって、エミッタコンタクト層８６
をパターン化する（以下、パターン化されたエミッタコ
ンタクト層８６をエミッタコンタクト層８６Ａと表記す
る）。ここで、硫酸、過酸化水素水及び水の混合液、つ
まりエッチング液に対して、ｎ型InGaP から構成される
エミッタ層８５はエッチングされないため、エミッタコ
ンタクト層８６に対して完全に選択的エッチングを行な
うことが可能である。Next, as shown in FIG. 5B, wet etching is performed on the emitter contact layer 86 using a mixed solution of sulfuric acid, hydrogen peroxide solution and water using the emitter electrode 87 as a mask. Emitter contact layer 86
Are patterned (hereinafter, the patterned emitter contact layer 86 is referred to as an emitter contact layer 86A). Here, n-type InGaP is added to a mixed solution of sulfuric acid, hydrogen peroxide solution and water, that is, an etching solution. Since the emitter layer 85 composed of is not etched, the emitter contact layer 86 can be completely selectively etched.

【０００８】次に、ベース領域を覆うレジストパターン
（図示省略）をマスクとして、塩酸と水との混合液を用
いてエミッタ層８５に対してウェットエッチングを行な
って、図５（ｃ）に示すように、エミッタ層８５をパタ
ーン化する（以下、パターン化されたエミッタ層８５を
エミッタ層８５Ａと表記する）。続いて、前述のレジス
トパターンをマスクとして、硫酸、過酸化水素水及び水
の混合液を用いてベース層８４及びコレクタ層８３に対
して順次ウェットエッチングを行なって、図５（ｃ）に
示すように、ベース層８４をパターン化する（以下、パ
ターン化されたベース層８４をベース層８４Ａと表記す
る）と共にコレクタ層８３におけるベース層８４Ａの外
側領域の表面部を除去する。Next, using a resist pattern (not shown) covering the base region as a mask, wet etching is performed on the emitter layer 85 with a mixed solution of hydrochloric acid and water, as shown in FIG. 5 (c). Then, the emitter layer 85 is patterned (hereinafter, the patterned emitter layer 85 is referred to as an emitter layer 85A). Subsequently, wet etching is sequentially performed on the base layer 84 and the collector layer 83 using a mixed solution of sulfuric acid, hydrogen peroxide solution and water using the resist pattern as a mask, as shown in FIG. Then, the base layer 84 is patterned (hereinafter, the patterned base layer 84 is referred to as the base layer 84A), and the surface portion of the collector layer 83 in the outer region of the base layer 84A is removed.

【０００９】次に、コレクタ電極形成領域に開口部を有
するレジストパターン（図示省略）をマスクとして、硫
酸、過酸化水素水及び水の混合液を用いてコレクタ層８
３に対してウェットエッチングを行なって、図６（ａ）
に示すように、コレクタコンタクト層８２におけるコレ
クタ電極形成領域を露出させる。その後、コレクタコン
タクト層８２の該露出部分の上に、AuGe/Au 積層構造を
有するコレクタ電極８８をリフトオフ法により形成す
る。その後、４５０℃で合金化熱処理を行なって、コレ
クタ電極８８のオーミック電極としての特性（以下、オ
ーミック特性と称する）を向上させる。Next, using a resist pattern (not shown) having an opening in the collector electrode formation region as a mask, a collector liquid 8 is formed using a mixed solution of sulfuric acid, hydrogen peroxide solution and water.
3 is wet-etched, and FIG.
As shown in, the collector electrode formation region in the collector contact layer 82 is exposed. Then, a collector electrode 88 having an AuGe / Au laminated structure is formed on the exposed portion of the collector contact layer 82 by a lift-off method. Thereafter, alloying heat treatment is performed at 450 ° C. to improve the characteristics of the collector electrode 88 as an ohmic electrode (hereinafter referred to as ohmic characteristics).

【００１０】次に、図６（ｂ）に示すように、ベース電
極形成領域に開口部を有するレジストパターン（図示省
略）を用いて、エミッタ層８５Ａの上に、Pt/Ti/Pt/Au
積層構造を有するベース電極８９をリフトオフ法により
形成する。その後、４００℃で合金化熱処理を行なっ
て、ベース電極８９を構成する金属原子を、エミッタ層
８５Ａ中を経てベース層８４Ａの表面部まで熱拡散さ
せ、それによりベース電極８９のオーミック特性を向上
させる。以上の工程によってHBT 構造が完成する。Next, as shown in FIG. 6B, a Pt / Ti / Pt / Au layer is formed on the emitter layer 85A using a resist pattern (not shown) having an opening in the base electrode formation region.
The base electrode 89 having a laminated structure is formed by the lift-off method. Then, alloying heat treatment is performed at 400 ° C. to thermally diffuse the metal atoms forming the base electrode 89 to the surface portion of the base layer 84A through the emitter layer 85A, thereby improving the ohmic characteristics of the base electrode 89. . The HBT structure is completed through the above steps.

【００１１】図７は、図６（ｂ）におけるエミッタ領域
及びベース領域の近傍部分の拡大図である。図７におい
て、エミッタ層８５Ａにおけるエミッタ電極８７の下側
領域（正確には、破線で挟まれた、エミッタ層８５Ａに
おけるエミッタコンタクト層８６Ａの下側領域）Ｒ₁ が
実効エミッタ領域となる。一方、エミッタ層８５Ａにお
けるＲ₁ 以外の他の領域Ｒ₂ （ベース電極８９と同じ側
及びベース電極８９の反対側の両方に存在）はレッジ
（ledge ）となる。ここで、レッジとは、ｐ⁺ 型GaAsか
ら構成されるベース層８４Ａが高濃度で不純物ドープさ
れているために、ｎ型InGaP から構成されるエミッタ層
８５Ａまで空乏層が伸びることによって生じた、完全に
空乏化した層を意味する。FIG. 7 is an enlarged view of the vicinity of the emitter region and the base region in FIG. 6 (b). In FIG. 7, the lower region of the emitter electrode 87 in the emitter layer 85A (more accurately, the lower region of the emitter contact layer 86A in the emitter layer 85A sandwiched between the broken lines) R ₁ becomes the effective emitter region. On the other hand, a region R ₂ other than R ₁ in the emitter layer 85A (existing on both the same side as the base electrode 89 and the opposite side to the base electrode 89) becomes a ledge. Here, the ledge is an n-type InGaP because the base layer 84A made of p ⁺ -type GaAs is heavily doped with impurities. It means a completely depleted layer generated by the extension of the depletion layer to the emitter layer 85A composed of.

【００１２】すなわち、図７に示す従来のHBT におい
て、Ｒ₂ がレッジとなることによってＲ₁ 以外が実効エ
ミッタ領域となることを防止できるので、エミッタ面積
の拡大を防止できる。また、レッジによってベース層８
４Ａの表面が覆われていることにより、エミッタ層８５
Ａにおける表面再結合電流が減少する結果、ｈ_FE（＝コ
レクタ電流Ｉ_C ／ベース電流Ｉ_B ）が高くなって信頼性
が向上する。That is, in the conventional HBT shown in FIG. 7, it is possible to prevent the area other than R _{1 from} becoming an effective emitter region due to R ₂ being a ledge, so that it is possible to prevent the emitter area from being enlarged. Also, depending on the ledge, the base layer 8
Since the surface of 4A is covered, the emitter layer 85
As a result of the reduction of the surface recombination current at A, h _FE (= collector current I _C / base current I _B ) becomes high and reliability is improved.

【００１３】[0013]

【発明が解決しようとする課題】ところで、ｎ型InGaP
から構成され且つレッジ構造を生成するエミッタ層に対
しては最適な厚さが望まれている。以下、その理由につ
いて述べる。まず、エミッタ層の厚さが大きい場合、エ
ミッタ層の表面部まで完全に空乏化されないので、言い
換えると、エミッタ層の表面部まで完全にレッジとなら
ないので、エミッタ面積が拡大する結果、高周波特性を
向上させることができない。それに対して、エミッタ層
の厚さが小さい場合、エミッタ層の表面部まで完全にレ
ッジとなるものの、ｐ⁺ 型GaAsから構成されるベース層
からのホールの逆注入が発生してｈ _FEが低下したり、又
はエミッタ・ベース間耐圧が低下したりする。By the way, n-type InGaP
To the emitter layer, which is composed of
Therefore, the optimum thickness is desired. Below are the reasons
I will explain. First, if the emitter layer is thick,
Since the surface area of the Mitter layer is not completely depleted,
In other words, if the surface of the emitter layer is completely ledged,
Since there is no emitter, the high-frequency characteristics are
Cannot be improved. On the other hand, the emitter layer
If the thickness of the
P⁺ Type GaAs base layer
From the back injection of holes from h _FEMay decrease or
Causes the breakdown voltage between the emitter and the base to drop.

【００１４】しかしながら、本願発明者らが実験により
調べたところ、ｎ型InGaP から構成さるエミッタ層の厚
さが３０ｎｍ以下の場合には、ｈ_FEの低下が確認され
た。また、エミッタ層の厚さが３０ｎｍ程度の場合に
も、エミッタ層がその表面部まで完全に空乏化されず、
該空乏化されない部分が実効エミッタ領域となってしま
い、それによるエミッタ面積の拡大が確認された。図７
に示す従来のHBT で言うと、Ｒ₁ のみがエミッタ領域と
しての特性に寄与すべきところ、レッジとなるべきＲ₂
までがエミッタ領域としての特性に寄与してしまい、そ
の結果、エミッタ面積が拡大してしまう。すなわち、ｈ
_FEの低下及びエミッタ面積の拡大の両方を防止できるよ
うにエミッタ層の厚さを最適化することは困難である。However, the inventors of the present application conducted an experiment to find that n-type InGaP When the thickness of the emitter layer composed of is less than 30 nm, the decrease of h _FE was confirmed. Further, even when the thickness of the emitter layer is about 30 nm, the emitter layer is not completely depleted up to its surface portion,
It was confirmed that the non-depleted portion became an effective emitter region, and the emitter area was expanded accordingly. Figure 7
In the conventional HBT shown in Fig. _1, only R ₁ should contribute to the characteristics as an emitter region, but R ₂ that should become a ledge.
Contribute to the characteristics of the emitter region, and as a result, the emitter area increases. That is, h
It is difficult to optimize the thickness of the emitter layer so as to prevent both reduction of _FE and expansion of the emitter area.

【００１５】前記に鑑み、本発明は、メサ型のバイポー
ラトランジスタにおいて、ｈ_FEの低下及びエミッタ面積
の拡大の両方を防止することを目的とする。In view of the above, it is an object of the present invention to prevent both a decrease in h _{FE and} an increase in emitter area in a mesa type bipolar transistor.

【００１６】[0016]

【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る第１の半導体装置は、コレクタ領域
となる第１の半導体層、ベース領域となる第２の半導体
層、及びエミッタ領域となる第３の半導体層が順次積層
されてなるメサ型のバイポーラトランジスタを備えた半
導体装置を前提とし、第３の半導体層における所定の領
域の上にエミッタ電極が形成されており、第３の半導体
層における所定の領域以外の他の領域の表面部は、所定
の領域と比べて高抵抗化されている。In order to achieve the above-mentioned object, a first semiconductor device according to the present invention comprises a first semiconductor layer serving as a collector region, a second semiconductor layer serving as a base region, and Assuming a semiconductor device including a mesa-type bipolar transistor in which a third semiconductor layer to be an emitter region is sequentially stacked, an emitter electrode is formed on a predetermined region of the third semiconductor layer, The surface portion of the region other than the predetermined region in the semiconductor layer 3 has a higher resistance than the predetermined region.

【００１７】第１の半導体装置によると、エミッタ領域
となる第３の半導体層（以下、エミッタ層と称する）に
おけるエミッタ電極が形成される所定の領域を除く他の
領域、つまり、エミッタ層におけるエミッタ領域として
機能させたくない他の領域の表面部が所定の領域と比べ
て高抵抗化されている。このため、ｈ_FEの低下を防止す
るためにエミッタ層の厚さを大きくした場合に、エミッ
タ層における他の領域の表面部まで完全に空乏化されな
くても、言い換えると、エミッタ層における他の領域の
表面部まで完全にレッジとならなくても、エミッタ面積
の拡大を防止できる。従って、メサ型のバイポーラトラ
ンジスタにおいて、ｈ_FEの低下及びエミッタ面積の拡大
の両方を防止でき、それにより高周波特性を向上させる
ことができる。According to the first semiconductor device, the third semiconductor layer (hereinafter referred to as an emitter layer) serving as an emitter region, other than a predetermined region where the emitter electrode is formed, that is, the emitter in the emitter layer. The surface portion of the other region which is not desired to function as the region has higher resistance than the predetermined region. Therefore, when the thickness of the emitter layer is increased in order to prevent the reduction of h _FE , even if the surface portion of the other region in the emitter layer is not completely depleted, in other words, other It is possible to prevent the emitter area from increasing even if the ledge does not completely reach the surface of the region. Therefore, in the mesa-type bipolar transistor, it is possible to prevent both a decrease in h _{FE and} an increase in emitter area, thereby improving the high frequency characteristics.

【００１８】本発明に係る第２の半導体装置は、コレク
タ領域となる第１の半導体層、ベース領域となる第２の
半導体層、及びエミッタ領域となる第３の半導体層が順
次積層されてなるメサ型のバイポーラトランジスタを備
えた半導体装置を前提とし、第３の半導体層における所
定の領域の上にエミッタ電極が形成されており、第３の
半導体層における所定の領域以外の他の領域の表面は、
所定の領域の表面よりも低い。A second semiconductor device according to the present invention comprises a first semiconductor layer serving as a collector region, a second semiconductor layer serving as a base region, and a third semiconductor layer serving as an emitter region, which are sequentially stacked. Assuming a semiconductor device including a mesa-type bipolar transistor, an emitter electrode is formed on a predetermined region of the third semiconductor layer, and a surface of a region other than the predetermined region of the third semiconductor layer. Is
Lower than the surface of a given area.

【００１９】第２の半導体装置によると、エミッタ層に
おけるエミッタ電極が形成される所定の領域を除く他の
領域の表面は所定の領域の表面よりも低い。すなわち、
エミッタ層におけるエミッタ領域として機能させたくな
い他の領域の厚さは、エミッタ層におけるエミッタ領域
として機能させたい所定の領域の厚さよりも小さい。こ
のため、ｈ_FEの低下を防止するためにエミッタ層におけ
る所定の領域の厚さを大きくしながら、エミッタ面積の
拡大を防止するために、エミッタ層における他の領域の
表面部まで完全に空乏化すること、言い換えると、エミ
ッタ層における他の領域の表面部まで完全にレッジとす
ることができる。従って、メサ型のバイポーラトランジ
スタにおいて、ｈ_FEの低下及びエミッタ面積の拡大の両
方を防止でき、それにより高周波特性を向上させること
ができる。According to the second semiconductor device, the surface of the region other than the predetermined region where the emitter electrode is formed in the emitter layer is lower than the surface of the predetermined region. That is,
The thickness of the other region of the emitter layer which is not desired to function as the emitter region is smaller than the thickness of the predetermined region of the emitter layer which is desired to function as the emitter region. Therefore, while increasing the thickness of a predetermined region in the emitter layer in order to prevent the decrease of h _FE , in order to prevent the expansion of the emitter area, the surface of other regions in the emitter layer is completely depleted. That is, in other words, the ledge can be completely formed up to the surface portion of the other region in the emitter layer. Therefore, in the mesa-type bipolar transistor, it is possible to prevent both a decrease in h _{FE and} an increase in emitter area, thereby improving the high frequency characteristics.

【００２０】第１又は第２の半導体装置において、第３
の半導体層とエミッタ電極との間に、エミッタコンタク
ト領域となる第４の半導体層が形成されていることが好
ましい。In the first or second semiconductor device, the third
It is preferable that a fourth semiconductor layer serving as an emitter contact region is formed between the semiconductor layer and the emitter electrode.

【００２１】このようにすると、エミッタ層とエミッタ
電極との接触抵抗を低減できる。With this arrangement, the contact resistance between the emitter layer and the emitter electrode can be reduced.

【００２２】第１又は第２の半導体装置において、第３
の半導体層を構成する半導体の禁制帯幅は、第２の半導
体層を構成する半導体の禁制帯幅よりも大きいことが好
ましい。In the first or second semiconductor device, the third
The forbidden band width of the semiconductor forming the semiconductor layer is preferably larger than the forbidden band width of the semiconductor forming the second semiconductor layer.

【００２３】このようにすると、ヘテロ接合バイポーラ
トランジスタ（HBT ）を実現できる。また、この場合、
第３の半導体層がInGaP よりなると、高周波特性に優れ
たHBT を確実に実現できる。By doing so, a heterojunction bipolar transistor (HBT) can be realized. Also in this case,
When the third semiconductor layer is made of InGaP, HBT excellent in high frequency characteristics can be surely realized.

【００２４】第１又は第２の半導体装置において、第３
の半導体層はAlGaAsよりなることが好ましい。In the first or second semiconductor device, the third
The semiconductor layer of is preferably made of AlGaAs.

【００２５】このようにすると、高電子移動度トランジ
スタ（HEMT）等のバイポーラトランジスタを実現でき
る。By doing so, a bipolar transistor such as a high electron mobility transistor (HEMT) can be realized.

【００２６】本発明に係る第１の半導体装置の製造方法
は、コレクタ領域となる第１の半導体層、ベース領域と
なる第２の半導体層、及びエミッタ領域となる第３の半
導体層が順次積層されてなるメサ型のバイポーラトラン
ジスタを備えた半導体装置の製造方法を前提とし、第３
の半導体層における所定の領域の上にエミッタ電極を形
成する工程（ａ）と、第３の半導体層における所定の領
域以外の他の領域の表面部を、所定の領域と比べて高抵
抗化する工程（ｂ）とを備えている。In the first method of manufacturing a semiconductor device according to the present invention, a first semiconductor layer which becomes a collector region, a second semiconductor layer which becomes a base region, and a third semiconductor layer which becomes an emitter region are sequentially laminated. Based on a method for manufacturing a semiconductor device including a mesa-type bipolar transistor,
(A) of forming an emitter electrode on a predetermined region of the semiconductor layer, and increasing the resistance of the surface portion of the region other than the predetermined region of the third semiconductor layer as compared with the predetermined region. And (b).

【００２７】すなわち、第１の半導体装置の製造方法
は、本発明に係る第１の半導体装置を製造するための方
法であるので、第１の半導体装置と同様の効果が得られ
る。That is, since the first semiconductor device manufacturing method is a method for manufacturing the first semiconductor device according to the present invention, the same effect as that of the first semiconductor device can be obtained.

【００２８】第１の半導体装置の製造方法において、工
程（ａ）を行なった後に工程（ｂ）を行なうことが好ま
しい。In the first method for manufacturing a semiconductor device, it is preferable to carry out step (b) after step (a).

【００２９】このようにすると、製造工程を簡単化でき
る。In this way, the manufacturing process can be simplified.

【００３０】第１の半導体装置の製造方法において、工
程（ｂ）は、第３の半導体層における他の領域の表面部
に対してイオン注入又はアッシングを行なう工程を含む
ことが好ましい。In the first method for manufacturing a semiconductor device, step (b) preferably includes a step of performing ion implantation or ashing on the surface portion of the other region of the third semiconductor layer.

【００３１】このようにすると、エミッタ層における他
の領域の表面部を確実に高抵抗化することができる。By doing so, it is possible to surely increase the resistance of the surface portion of the other region of the emitter layer.

【００３２】本発明に係る第２の半導体装置の製造方法
は、コレクタ領域となる第１の半導体層、ベース領域と
なる第２の半導体層、及びエミッタ領域となる第３の半
導体層が順次積層されてなるメサ型のバイポーラトラン
ジスタを備えた半導体装置の製造方法を前提とし、第３
の半導体層における所定の領域の上にエミッタ電極を形
成する工程（ａ）と、第３の半導体層における所定の領
域以外の他の領域の表面部を除去する工程（ｂ）とを備
えている。In the second method for manufacturing a semiconductor device according to the present invention, a first semiconductor layer which becomes a collector region, a second semiconductor layer which becomes a base region, and a third semiconductor layer which becomes an emitter region are sequentially laminated. Based on a method for manufacturing a semiconductor device including a mesa-type bipolar transistor,
And (a) forming an emitter electrode on a predetermined region of the semiconductor layer, and (b) removing a surface portion of a region other than the predetermined region of the third semiconductor layer. .

【００３３】すなわち、第２の半導体装置の製造方法
は、本発明に係る第２の半導体装置を製造するための方
法であるので、第２の半導体装置と同様の効果が得られ
る。That is, since the second semiconductor device manufacturing method is a method for manufacturing the second semiconductor device according to the present invention, the same effect as that of the second semiconductor device can be obtained.

【００３４】第２の半導体装置の製造方法において、工
程（ａ）を行なった後に工程（ｂ）を行なうことが好ま
しい。In the second method of manufacturing a semiconductor device, it is preferable to carry out step (b) after step (a).

【００３５】このようにすると、製造工程を簡単化でき
る。In this way, the manufacturing process can be simplified.

【００３６】第２の半導体装置の製造方法において、工
程（ｂ）は、第３の半導体層における他の領域の表面部
に対してドライエッチングを行なう工程を含むことが好
ましい。In the second method of manufacturing a semiconductor device, step (b) preferably includes a step of performing dry etching on the surface portion of the other region of the third semiconductor layer.

【００３７】このようにすると、エミッタ層における他
の領域の表面部を確実に除去することができる。By doing so, the surface portion of the other region of the emitter layer can be surely removed.

【００３８】[0038]

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、具体的には、バイポーラトランジスタ及びその
製造方法について、図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) A semiconductor device according to a first embodiment of the present invention and a method for manufacturing the same, specifically a bipolar transistor and a method for manufacturing the same, will be described with reference to the drawings. While explaining.

【００３９】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は、第１の実施形態に係る半導体装置の製造方法
の各工程を示す断面図である。1A to 1C and 2A to 2C.
FIG. 3C is a sectional view showing each step of the method for manufacturing the semiconductor device according to the first embodiment.

【００４０】まず、図１（ａ）に示すように、半絶縁性
のGaAs基板１上に、例えばｎ⁺ 型GaAsから構成され且つ
コレクタコンタクト領域となる厚さ６００ｎｍ程度の半
導体層（コレクタコンタクト層）２、例えばｎ型GaAsか
ら構成され且つコレクタ領域となる厚さ６００ｎｍ程度
の半導体層（コレクタ層）３、例えばｐ⁺ 型GaAsから構
成され且つベース領域となる厚さ１００ｎｍ程度の半導
体層（ベース層）４、例えばｎ型InGaP から構成され且
つエミッタ領域となる厚さ３０ｎｍ程度の半導体層（エ
ミッタ層）５、並びに、例えばｎ型GaAs及びｎ⁺ 型InGa
Asから構成され且つエミッタコンタクト領域となる厚さ
５００ｎｍ程度の半導体層（エミッタコンタクト層）６
をエピタキシャル成長により順次形成する。ここで、エ
ミッタコンタクト層６においては、ｎ⁺ 型InGaAsから構
成される半導体層が上層となる。その後、エミッタコン
タクト層６の上に、例えば高融点金属であるWSi から構
成される導電膜をスパッタ法により堆積した後、該導電
膜に対してレジストパターン（図示省略）を用いて反応
性イオンエッチングによる加工を行なってエミッタ電極
７を形成する。First, as shown in FIG. 1A, on a semi-insulating GaAs substrate 1, a semiconductor layer (collector contact layer) made of, for example, n ⁺ -type GaAs and having a thickness of about 600 nm to be a collector contact region is formed. ) 2, for example, a semiconductor layer (collector layer) made of n-type GaAs and having a thickness of about 600 nm (collector layer) 3, for example, a semiconductor layer made of p ⁺ -type GaAs and having a thickness of about 100 nm (base) Layer) 4, eg n-type InGaP And a semiconductor layer (emitter layer) 5 having a thickness of about 30 nm and serving as an emitter region, and n-type GaAs and n ⁺ -type InGa, for example.
A semiconductor layer (emitter contact layer) 6 composed of As and serving as an emitter contact region and having a thickness of about 500 nm
Are sequentially formed by epitaxial growth. Here, in the emitter contact layer 6, a semiconductor layer composed of n ⁺ type InGaAs is an upper layer. After that, a conductive film made of, for example, WSi which is a refractory metal is deposited on the emitter contact layer 6 by a sputtering method, and then reactive ion etching is performed on the conductive film using a resist pattern (not shown). Is performed to form the emitter electrode 7.

【００４１】次に、図１（ｂ）に示すように、エミッタ
電極７をマスクとして、硫酸、過酸化水素水及び水の混
合液を用いてエミッタコンタクト層６に対してウェット
エッチングを行なって、エミッタコンタクト層６をパタ
ーン化する（以下、パターン化されたエミッタコンタク
ト層６をエミッタコンタクト層６Ａと表記する）。ここ
で、硫酸、過酸化水素水及び水の混合液、つまりエッチ
ング液に対して、ｎ型InGaP から構成されるエミッタ層
５はエッチングされないため、エミッタコンタクト層６
に対して完全に選択的エッチングを行なうことが可能で
ある。Next, as shown in FIG. 1B, the emitter contact layer 6 is wet-etched using a mixed solution of sulfuric acid, hydrogen peroxide solution and water using the emitter electrode 7 as a mask. The emitter contact layer 6 is patterned (hereinafter, the patterned emitter contact layer 6 is referred to as the emitter contact layer 6A). Here, n-type InGaP is added to a mixed solution of sulfuric acid, hydrogen peroxide solution and water, that is, an etching solution. Since the emitter layer 5 composed of is not etched, the emitter contact layer 6
It is possible to perform a completely selective etching on.

【００４２】次に、ベース領域を覆うレジストパターン
（図示省略）をマスクとして、塩酸と水との混合液を用
いてエミッタ層５に対してウェットエッチングを行なっ
て、図１（ｃ）に示すように、エミッタ層５をパターン
化する（以下、パターン化されたエミッタ層５をエミッ
タ層５Ａと表記する）。続いて、前述のレジストパター
ンをマスクとして、硫酸、過酸化水素水及び水の混合液
を用いてベース層４及びコレクタ層３に対して順次ウェ
ットエッチングを行なって、図１（ｃ）に示すように、
ベース層４をパターン化する（以下、パターン化された
ベース層４をベース層４Ａと表記する）と共にコレクタ
層３におけるベース層４Ａの外側領域の表面部を除去す
る。Next, using a resist pattern (not shown) covering the base region as a mask, wet etching is performed on the emitter layer 5 with a mixed solution of hydrochloric acid and water, as shown in FIG. 1 (c). Then, the emitter layer 5 is patterned (hereinafter, the patterned emitter layer 5 is referred to as an emitter layer 5A). Subsequently, wet etching is sequentially performed on the base layer 4 and the collector layer 3 using a mixed solution of sulfuric acid, hydrogen peroxide solution and water, using the resist pattern as a mask, as shown in FIG. To
The base layer 4 is patterned (hereinafter, the patterned base layer 4 is referred to as the base layer 4A), and the surface portion of the collector layer 3 in the outer region of the base layer 4A is removed.

【００４３】次に、コレクタ電極形成領域に開口部を有
するレジストパターン（図示省略）をマスクとして、硫
酸、過酸化水素水及び水の混合液を用いてコレクタ層３
に対してウェットエッチングを行なって、図２（ａ）に
示すように、コレクタコンタクト層２におけるコレクタ
電極形成領域を露出させる。その後、コレクタコンタク
ト層２の該露出部分の上に、例えばAuGe/Au 積層構造を
有するコレクタ電極８をリフトオフ法により形成する。
その後、４５０℃で合金化熱処理を行なって、コレクタ
電極８のオーミック特性を向上させる。Next, using a resist pattern (not shown) having an opening in the collector electrode forming region as a mask, a collector liquid 3 is formed by using a mixed solution of sulfuric acid, hydrogen peroxide solution and water.
Then, wet etching is performed to expose the collector electrode formation region in the collector contact layer 2 as shown in FIG. Then, a collector electrode 8 having, for example, an AuGe / Au laminated structure is formed on the exposed portion of the collector contact layer 2 by a lift-off method.
Then, alloying heat treatment is performed at 450 ° C. to improve the ohmic characteristics of the collector electrode 8.

【００４４】次に、図２（ｂ）に示すように、ベース電
極形成領域に開口部を有するレジストパターン（図示省
略）を用いて、エミッタ層５Ａの上に、例えばPt/Ti/Pt
/Au積層構造を有するベース電極９をリフトオフ法によ
り形成する。その後、４００℃で合金化熱処理を行なっ
て、ベース電極９を構成する金属原子を、エミッタ層５
Ａ中を経てベース層４Ａの表面部まで熱拡散させ、それ
によってベース電極９のオーミック特性を向上させる。Next, as shown in FIG. 2B, a resist pattern (not shown) having an opening in the base electrode formation region is used to form, for example, Pt / Ti / Pt on the emitter layer 5A.
The base electrode 9 having the / Au laminated structure is formed by the lift-off method. Then, alloying heat treatment is performed at 400 ° C. to remove the metal atoms forming the base electrode 9 from the emitter layer 5.
Heat is diffused to the surface portion of the base layer 4A through A, thereby improving the ohmic characteristics of the base electrode 9.

【００４５】次に、エミッタ層５Ａにおけるエミッタ電
極７の外側領域（正確にはエミッタ層５Ａにおけるエミ
ッタコンタクト層６Ａの外側領域）の表面部（例えば表
面から５ｎｍ程度の深さまで）を、エミッタ層５Ａにお
けるエミッタ電極７の下側領域と比べて高抵抗化する。
具体的には、図２（ｃ）に示すように、エミッタ電極
７、コレクタ電極８及びベース電極９をマスクとして、
エミッタ層５Ａに対して、例えば水素又はヘリウム等を
イオン注入することにより、エミッタ層５Ａにおけるエ
ミッタ電極７の外側領域の表面部にダメージ層１０を形
成する。このとき、エミッタ電極７、コレクタ電極８及
びベース電極９をマスクとして、エミッタ層５Ａに対し
て、例えば酸素プラズマ等を用いてアッシングを行なう
ことによりダメージ層１０を形成してもよい。ダメージ
層１０においては、エミッタ層５Ａを構成するｎ型InGa
P が水素、ヘリウム又は酸素等のドープにより不活性化
されており、それによってダメージ層１０の電子移動度
は、ダメージ層１０を除くエミッタ層５Ａと比べて低下
する。これにより、エミッタ層５Ａにおけるエミッタ電
極７の外側領域の表面部が実効エミッタ領域となること
を防止できる。以上の工程によって、第１の実施形態に
係るHBT 構造が完成する。Next, the surface portion (for example, from the surface to a depth of about 5 nm) of the outside region of the emitter electrode 7 in the emitter layer 5A (more precisely, the outside region of the emitter contact layer 6A in the emitter layer 5A) is covered with the emitter layer 5A. The resistance becomes higher than the lower region of the emitter electrode 7 in.
Specifically, as shown in FIG. 2C, the emitter electrode 7, the collector electrode 8 and the base electrode 9 are used as a mask,
By implanting hydrogen or helium into the emitter layer 5A, for example, a damaged layer 10 is formed on the surface portion of the emitter layer 5A outside the emitter electrode 7. At this time, the damage layer 10 may be formed by ashing the emitter layer 5A using oxygen plasma or the like, using the emitter electrode 7, the collector electrode 8 and the base electrode 9 as a mask. In the damage layer 10, the n-type InGa forming the emitter layer 5A is formed.
P Are inactivated by doping with hydrogen, helium, oxygen, or the like, which causes the electron mobility of the damaged layer 10 to be lower than that of the emitter layer 5A excluding the damaged layer 10. This can prevent the surface portion of the outer region of the emitter layer 7A of the emitter layer 5A from becoming an effective emitter region. Through the above steps, the HBT structure according to the first embodiment is completed.

【００４６】尚、図２（ｃ）に示す工程において、ダメ
ージ層１０は、コレクタ層３の表面部にも形成される
が、これはデバイスの性能に対して悪影響を与えるもの
ではない。但し、図２（ｃ）に示す工程においては、ｐ
⁺ 型GaAsから構成されるベース層４Ａにダメージ層１０
が形成されないように、イオン注入やアッシング等を行
なう必要がある。In the step shown in FIG. 2C, the damage layer 10 is also formed on the surface of the collector layer 3, but this does not adversely affect the device performance. However, in the step shown in FIG.
Damage layer 10 on base layer 4A made of ⁺ type GaAs
It is necessary to carry out ion implantation, ashing, etc., so that the above-mentioned problem is not formed.

【００４７】以上に説明したように、第１の実施形態に
よると、エミッタ層５Ａにおけるエミッタ電極７の外側
領域、つまり、エミッタ層５Ａにおけるエミッタ領域と
して機能させたくない領域の表面部が、エミッタ層５Ａ
におけるエミッタ電極７の下側領域と比べて高抵抗化さ
れている。このため、ｈ_FEの低下を防止するためにエミ
ッタ層５Ａの厚さを大きくした場合に、エミッタ層５Ａ
におけるエミッタ電極７の外側領域の表面部まで完全に
空乏化されなくても、言い換えると、エミッタ層５Ａに
おけるエミッタ電極７の外側領域の表面部まで完全にレ
ッジとならなくても、エミッタ面積の拡大を防止でき
る。従って、メサ型のバイポーラトランジスタにおい
て、ｈ_FEの低下及びエミッタ面積の拡大の両方を防止で
き、それにより高周波特性を向上させることができる。As described above, according to the first embodiment, the surface region of the emitter layer 5A outside the emitter electrode 7, that is, the region of the emitter layer 5A which is not desired to function as the emitter region is the emitter layer. 5A
The resistance is made higher than the lower region of the emitter electrode 7 in. Therefore, when the thickness of the emitter layer 5A is increased in order to prevent the reduction of h _FE , the emitter layer 5A
Even if the surface of the outer region of the emitter electrode 7 is not completely depleted, in other words, even if the surface of the outer region of the emitter electrode 7 of the emitter layer 5A is not completely ledged, the emitter area is increased. Can be prevented. Therefore, in the mesa-type bipolar transistor, it is possible to prevent both a decrease in h _{FE and} an increase in emitter area, thereby improving the high frequency characteristics.

【００４８】また、第１の実施形態によると、エミッタ
層５Ａとエミッタ電極７との間に、エミッタコンタクト
層６Ａが形成されているため、エミッタ層５Ａとエミッ
タ電極７との接触抵抗を低減できる。Further, according to the first embodiment, since the emitter contact layer 6A is formed between the emitter layer 5A and the emitter electrode 7, the contact resistance between the emitter layer 5A and the emitter electrode 7 can be reduced. .

【００４９】また、第１の実施形態によると、エミッタ
層５Ａを構成する半導体（具体的にはｎ型InGaP ）の禁
制帯幅が、ベース層４Ａを構成する半導体（具体的には
ｐ⁺型GaAs）の禁制帯幅よりも大きいため、高周波特性
に優れたHBT を確実に実現できる。Further, according to the first embodiment, the semiconductor (specifically, n-type InGaP) forming the emitter layer 5A is formed. 2) is larger than the forbidden band width of the semiconductor (specifically, p ⁺ type GaAs) forming the base layer 4A, the HBT excellent in high frequency characteristics can be surely realized.

【００５０】また、第１の実施形態によると、エミッタ
層５Ａにおけるエミッタ電極７の外側領域の表面部に対
してイオン注入又はアッシングを行なってダメージ層１
０を形成し、それにより該外側領域の表面部を高抵抗化
する。このため、エミッタ電極７の外側領域を確実に高
抵抗化することができる。また、エミッタ層５Ａに対す
るイオン注入又はアッシング等による高抵抗化工程を、
エミッタ電極７の形成後に、エミッタ電極７をマスクと
して行なうため、製造工程を簡単化できる。Further, according to the first embodiment, the damage layer 1 is formed by performing ion implantation or ashing on the surface portion of the emitter layer 5A outside the emitter electrode 7.
0, thereby increasing the resistance of the surface portion of the outer region. Therefore, the resistance of the outer region of the emitter electrode 7 can be surely increased. In addition, a high resistance process such as ion implantation or ashing for the emitter layer 5A is performed.
Since the emitter electrode 7 is used as a mask after the formation of the emitter electrode 7, the manufacturing process can be simplified.

【００５１】また、第１の実施形態によると、ベース電
極９となる金属膜をエミッタ層５Ａの上に形成した後、
該金属膜を構成する金属原子を合金化熱処理によってエ
ミッタ層５Ａ中を経てベース層４Ａの表面部まで熱拡散
させ、それによりベース電極９を完成させる。すなわ
ち、エミッタ層５Ａに対してエッチングを行なうことな
くベース電極９を形成するため、エミッタ層５Ａのエッ
チング不良に起因するベース電極９の形成不良を防止す
ることができる。Further, according to the first embodiment, after forming the metal film to be the base electrode 9 on the emitter layer 5A,
The metal atoms forming the metal film are thermally diffused through the emitter layer 5A to the surface of the base layer 4A by alloying heat treatment, thereby completing the base electrode 9. That is, since the base electrode 9 is formed without etching the emitter layer 5A, it is possible to prevent defective formation of the base electrode 9 due to defective etching of the emitter layer 5A.

【００５２】尚、第１の実施形態において、エミッタ層
５とベース層４とのヘテロ接合がInGaP/GaAsであるHBT
を対象としたが、これに代えて、エミッタ層５とベース
層４とのヘテロ接合が他の材料系、例えば、AlGaAs/GaA
s 、InAlAs/InGaAs 、又はInP/InGaAs等であるHBT を対
象としてもよい。また、第１の実施形態において、HBT
以外の他のメサ型のバイポーラトランジスタ、例えばAl
GaAsよりなるエミッタ層を有する高電子移動度トランジ
スタ（HEMT）等を対象としてもよい。すなわち、第１の
実施形態において、基板を含む各化合物半導体層を構成
する材料は特に限定されるものではない。In the first embodiment, the HBT in which the heterojunction between the emitter layer 5 and the base layer 4 is InGaP / GaAs.
However, the heterojunction between the emitter layer 5 and the base layer 4 may be replaced by another material system such as AlGaAs / GaA.
s, InAlAs / InGaAs, InP / InGaAs, or other HBT may be used. In addition, in the first embodiment, the HBT
Other mesa-type bipolar transistors other than Al, for example
A high electron mobility transistor (HEMT) having an emitter layer made of GaAs may be targeted. That is, in the first embodiment, the material forming each compound semiconductor layer including the substrate is not particularly limited.

【００５３】また、第１の実施形態において、エミッタ
電極７の形成後に、エミッタ電極７をマスクとして、エ
ミッタ層５Ａに対してイオン注入又はアッシングを行な
ってダメージ層１０を形成した。しかし、これに代え
て、エミッタ電極７又はエミッタコンタクト層６の形成
前に、例えばエミッタ電極形成領域を覆うレジストパタ
ーン等を用いてエミッタ層５Ａに対してイオン注入又は
アッシングを行なってダメージ層１０を形成し、その
後、エミッタ電極７又はエミッタコンタクト層６を形成
してもよい。また、ダメージ層１０の形成後に、コレク
タ電極８又はベース電極９の形成を行なってもよい。In the first embodiment, after forming the emitter electrode 7, the emitter layer 7 is used as a mask to perform ion implantation or ashing on the emitter layer 5A to form the damaged layer 10. However, instead of this, before the formation of the emitter electrode 7 or the emitter contact layer 6, ion implantation or ashing is performed on the emitter layer 5A by using, for example, a resist pattern covering the emitter electrode formation region to remove the damaged layer 10. After the formation, the emitter electrode 7 or the emitter contact layer 6 may be formed. Further, the collector electrode 8 or the base electrode 9 may be formed after the damage layer 10 is formed.

【００５４】また、第１の実施形態において、エミッタ
層５Ａにおけるエミッタ電極７の外側領域（正確にはエ
ミッタ層５Ａにおけるエミッタコンタクト層６Ａの外側
領域）の表面部の全体に亘ってダメージ層１０を形成
し、それにより該外側領域の表面部の全体を高抵抗化し
た。しかし、これに代えて、該外側領域の表面部にダメ
ージ層１０を部分的に形成し、それにより該外側領域の
表面部を部分的に高抵抗化することによっても、ｈ_FEの
低下及びエミッタ面積の拡大を防止するという効果をあ
る程度得ることができることは言うまでもない。Further, in the first embodiment, the damage layer 10 is formed over the entire surface of the outer region of the emitter electrode 7 in the emitter layer 5A (more accurately, the outer region of the emitter contact layer 6A in the emitter layer 5A). It was formed, and thereby the resistance of the entire surface of the outer region was increased. However, instead of this, by partially forming the damage layer 10 on the surface of the outer region and thereby partially increasing the resistance of the surface of the outer region, the reduction of h _FE and the emitter can be reduced. It goes without saying that the effect of preventing the expansion of the area can be obtained to some extent.

【００５５】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について図
面を参照しながら説明する。(Second Embodiment) A semiconductor device and a method of manufacturing the same according to a second embodiment of the present invention will be described below with reference to the drawings.

【００５６】図３は、第２の実施形態に係る半導体装置
の製造方法の一工程を示す断面図である。尚、第２の実
施形態における図３に示す工程までは、図１（ａ）〜
（ｃ）及び図２（ａ）、（ｂ）に示す第１の実施形態と
同様であるので、説明を省略する。FIG. 3 is a sectional view showing a step of the method of manufacturing the semiconductor device according to the second embodiment. In addition, up to the step shown in FIG. 3 in the second embodiment, FIG.
Since it is similar to the first embodiment shown in (c) and FIGS. 2 (a) and 2 (b), description thereof will be omitted.

【００５７】第２の実施形態においては、ベース電極９
の形成後（図２（ｂ）参照）、図３に示すように、エミ
ッタ層５Ａにおけるエミッタ電極７の外側領域（正確に
はエミッタ層５Ａにおけるエミッタコンタクト層６Ａの
外側領域）の表面部（例えば表面から５ｎｍ程度の深さ
まで）を除去する。具体的には、エミッタ電極７、コレ
クタ電極８及びベース電極９をマスクとして、エミッタ
層５Ａに対して、例えば塩素を含むエッチングガスを用
いてドライエッチングを行なうことにより、エミッタ層
５Ａにおけるエミッタ電極７の外側領域の表面部を除去
する。これにより、第２の実施形態に係るHBT 構造が完
成する。In the second embodiment, the base electrode 9
After the formation (see FIG. 2B), as shown in FIG. 3, a surface portion (for example, an outer region of the emitter contact layer 6A in the emitter layer 5A) outside the emitter electrode 7 (more precisely, an outer region of the emitter layer 5A) (for example, (From the surface to a depth of about 5 nm) is removed. Specifically, by using the emitter electrode 7, the collector electrode 8, and the base electrode 9 as a mask, the emitter layer 5A is dry-etched using an etching gas containing chlorine, for example. The surface of the outer region of the is removed. As a result, the HBT structure according to the second embodiment is completed.

【００５８】尚、図３に示す工程において、コレクタ層
３の表面部も除去されるが、これはデバイスの性能に対
して悪影響を与えるものではない。但し、図３に示す工
程においては、ｐ⁺ 型GaAsから構成されるベース層４Ａ
が除去されないように、ドライエッチングを行なう必要
がある。In the step shown in FIG. 3, the surface portion of the collector layer 3 is also removed, but this does not adversely affect the device performance. However, in the process shown in FIG. 3, the base layer 4A made of p ⁺ type GaAs is used.
It is necessary to carry out dry etching so that the ash is not removed.

【００５９】第２の実施形態によると、エミッタ層５Ａ
におけるエミッタ電極７の外側領域、つまり、エミッタ
層５Ａにおけるエミッタ領域として機能させたくない領
域の表面部を除去する。このため、エミッタ層５Ａにお
けるエミッタ電極７の外側領域の厚さを、エミッタ層５
Ａにおけるエミッタ電極７の下側領域（エミッタ領域と
して機能させたい領域）の厚さよりも小さくすることが
できる。このため、ｈ _FEの低下を防止するためにエミッ
タ層５Ａにおけるエミッタ電極７の下側領域の厚さを大
きくしながら、エミッタ面積の拡大を防止するために、
エミッタ層５Ａにおけるエミッタ電極７の外側領域の表
面部まで完全に空乏化すること、言い換えると、該外側
領域の表面部まで完全にレッジとすることができる。従
って、メサ型のバイポーラトランジスタにおいて、ｈ_FE
の低下及びエミッタ面積の拡大の両方を防止でき、それ
により高周波特性を向上させることができる。According to the second embodiment, the emitter layer 5A
Region outside the emitter electrode 7 at, that is, the emitter
Areas that you do not want to function as an emitter region in layer 5A
Remove the surface of the area. Therefore, in the emitter layer 5A
The thickness of the outer region of the emitter electrode 7 is
The lower region of the emitter electrode 7 in A (the emitter region and
The thickness of the area where
it can. Therefore, h _FETo prevent the decrease of
The thickness of the lower region of the emitter electrode 7 in the contact layer 5A is increased.
In order to prevent expansion of the emitter area while
Front surface of emitter layer 7 in emitter layer 5A
Complete depletion to the surface, in other words, the outside
The surface can be completely ledged up to the surface area. Servant
Therefore, in the mesa type bipolar transistor, h_FE
Can be prevented and the emitter area can be increased.
As a result, high frequency characteristics can be improved.

【００６０】また、第２の実施形態によると、エミッタ
層５Ａにおけるエミッタ電極７の外側領域の表面部に対
してドライエッチングを行なうことにより、該外側領域
の表面部を除去する。このため、該外側領域の表面部を
正確に除去することができる。また、エミッタ層５Ａに
対するドライエッチング工程を、エミッタ電極７の形成
後に、エミッタ電極７をマスクとして行なうため、製造
工程を簡単化できる。Further, according to the second embodiment, the surface of the outer region of the emitter electrode 7 in the emitter layer 5A is dry-etched to remove the surface of the outer region. Therefore, the surface portion of the outer region can be accurately removed. Further, since the dry etching process for the emitter layer 5A is performed using the emitter electrode 7 as a mask after the formation of the emitter electrode 7, the manufacturing process can be simplified.

【００６１】尚、第２の実施形態において、エミッタ電
極７の形成後に、エミッタ電極７をマスクとして、エミ
ッタ層５Ａに対してドライエッチングを行なった。しか
し、これに代えて、エミッタ電極７又はエミッタコンタ
クト層６の形成前に、例えばエミッタ電極形成領域を覆
うレジストパターン等を用いてエミッタ層５Ａに対して
ドライエッチングを行ない、その後、エミッタ電極７又
はエミッタコンタクト層６を形成してもよい。また、コ
レクタ電極８又はベース電極９の形成を、エミッタ層５
Ａに対するドライエッチング工程の後に行なってもよ
い。また、エミッタ層５Ａに対してドライエッチングを
行なう代わりにウェットエッチングを行なってもよい。In the second embodiment, after the emitter electrode 7 is formed, dry etching is performed on the emitter layer 5A using the emitter electrode 7 as a mask. However, instead of this, before forming the emitter electrode 7 or the emitter contact layer 6, the emitter layer 5A is dry-etched by using, for example, a resist pattern covering the emitter electrode formation region, and then the emitter electrode 7 or The emitter contact layer 6 may be formed. In addition, the collector electrode 8 or the base electrode 9 is formed by using the emitter layer 5
It may be performed after the dry etching step for A. Further, wet etching may be performed on the emitter layer 5A instead of dry etching.

【００６２】また、第２の実施形態において、エミッタ
層５Ａにおけるエミッタ電極７の外側領域（正確にはエ
ミッタ層５Ａにおけるエミッタコンタクト層６Ａの外側
領域）の表面部の全体を除去した。しかし、これに代え
て、該外側領域の表面部を部分的に除去することによっ
ても、ｈ_FEの低下及びエミッタ面積の拡大を防止すると
いう効果をある程度得ることができることは言うまでも
ない。Further, in the second embodiment, the entire surface of the outer region of the emitter electrode 7 in the emitter layer 5A (more precisely, the outer region of the emitter contact layer 6A in the emitter layer 5A) is removed. However, it is needless to say that the effect of preventing the reduction of h _FE and the expansion of the emitter area can be obtained to some extent by partially removing the surface portion of the outer region instead.

【００６３】また、第２の実施形態において、ベース電
極９の形成方法は特に限定されるものではない。例え
ば、第１の実施形態と同様に、例えばPt/Ti/Pt/Au 積層
構造を有する金属膜をエミッタ層５Ａの上に形成した
後、該金属膜を構成する金属原子を合金化熱処理によっ
てエミッタ層５Ａ中を経てベース層４Ａの表面部まで熱
拡散させ、それによりベース電極９を完成させてもよ
い。或いは、エミッタ層５Ａに対して選択的にウェット
エッチングを行なって、ベース層４Ａにおけるベース電
極形成領域を露出させ、その後、該露出部分の上に、例
えばTi/Pt/Au積層構造を有するベース電極９をリフトオ
フ法により形成してもよい。Further, in the second embodiment, the method of forming the base electrode 9 is not particularly limited. For example, as in the first embodiment, a metal film having, for example, a Pt / Ti / Pt / Au laminated structure is formed on the emitter layer 5A, and then the metal atoms forming the metal film are alloyed by heat treatment for alloying. The base electrode 9 may be completed by thermal diffusion through the layer 5A to the surface of the base layer 4A. Alternatively, the emitter layer 5A is selectively wet-etched to expose the base electrode formation region in the base layer 4A, and then the base electrode having, for example, a Ti / Pt / Au laminated structure is formed on the exposed portion. 9 may be formed by a lift-off method.

【００６４】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について図
面を参照しながら説明する。(Third Embodiment) A semiconductor device and a method of manufacturing the same according to a third embodiment of the present invention will be described below with reference to the drawings.

【００６５】図４は、第３の実施形態に係る半導体装置
の製造方法の一工程を示す断面図である。尚、第３の実
施形態における図４に示す工程までは、図１（ａ）〜
（ｃ）及び図２（ａ）に示す第１の実施形態と同様であ
るので、説明を省略する。FIG. 4 is a sectional view showing a step of the method of manufacturing the semiconductor device according to the third embodiment. In addition, up to the step shown in FIG. 4 in the third embodiment, FIG.
The description is omitted because it is the same as the first embodiment shown in (c) and FIG. 2 (a).

【００６６】第３の実施形態においては、コレクタ電極
８の形成後（図２（ａ）参照）、図４に示すように、ベ
ース電極形成領域に開口部を有するレジストパターン
（図示省略）をマスクとして、塩酸と水との混合液を用
いて、ｎ型InGaP から構成されるエミッタ層５Ａに対し
てウェットエッチングを行なって、ベース層４Ａにおけ
るベース電極形成領域を露出させる。その後、ｐ⁺ 型Ga
Asから構成されるベース層４Ａの該露出部分の上に、例
えばTi/Pt/Au積層構造を有するベース電極９をリフトオ
フ法により形成する。その後、第１の実施形態の図２
（ｃ）に示す工程と同様に、エミッタ電極７、コレクタ
電極８及びベース電極９をマスクとして、エミッタ層５
Ａに対してイオン注入又はアッシングを行なって、エミ
ッタ層５Ａにおけるエミッタ電極７の外側領域の表面部
にダメージ層１０を形成する。In the third embodiment, after the collector electrode 8 is formed (see FIG. 2A), a resist pattern (not shown) having an opening in the base electrode formation region is masked as shown in FIG. As a solution, n-type InGaP is prepared by using a mixed solution of hydrochloric acid and water. Wet etching is performed on the emitter layer 5A composed of to expose the base electrode formation region in the base layer 4A. After that, p ⁺ type Ga
A base electrode 9 having a Ti / Pt / Au laminated structure, for example, is formed on the exposed portion of the base layer 4A made of As by a lift-off method. Then, in FIG. 2 of the first embodiment.
Similar to the step shown in (c), the emitter layer 7, the collector electrode 8 and the base electrode 9 are used as a mask to form the emitter layer 5
Ion implantation or ashing is performed on A to form the damaged layer 10 on the surface portion of the outer region of the emitter electrode 7 in the emitter layer 5A.

【００６７】これにより、第３の実施形態においても、
エミッタ層５Ａにおけるエミッタ電極７の外側領域（エ
ミッタ領域として機能させたくない領域）の表面部を、
エミッタ層５Ａにおけるエミッタ電極７の下側領域（エ
ミッタ領域として機能させたい領域）と比べて高抵抗化
できる。このため、ｈ_FEの低下を防止するためにエミッ
タ層５Ａの厚さを大きくした場合に、エミッタ層５Ａに
おけるエミッタ電極７の外側領域の表面部まで完全に空
乏化されなくても、言い換えると、エミッタ層５Ａにお
けるエミッタ電極７の外側領域の表面部まで完全にレッ
ジとならなくても、エミッタ面積の拡大を防止できる。
従って、メサ型のバイポーラトランジスタにおいて、ｈ
_FEの低下及びエミッタ面積の拡大の両方を防止でき、そ
れにより高周波特性を向上させることができる。Accordingly, also in the third embodiment,
The surface portion of the outer region of the emitter layer 7 in the emitter layer 5A (the region which is not desired to function as the emitter region) is
The resistance can be increased as compared with the lower region of the emitter electrode 7 in the emitter layer 5A (the region desired to function as the emitter region). Therefore, when the thickness of the emitter layer 5A is increased in order to prevent the reduction of h _FE , even if the surface portion of the outer region of the emitter electrode 7 in the emitter layer 5A is not completely depleted, in other words, It is possible to prevent the emitter area from increasing even if the ledge does not completely extend to the surface portion of the emitter layer 5A outside the emitter electrode 7.
Therefore, in the mesa type bipolar transistor, h
Both reduction of _FE and expansion of the emitter area can be prevented, and thereby high frequency characteristics can be improved.

【００６８】尚、第３の実施形態において、コレクタ電
極８又はベース電極９の形成後にダメージ層１０を形成
したが、これに代えて、ダメージ層１０の形成後にコレ
クタ電極８又はベース電極９を形成してもよい。Although the damaged layer 10 is formed after the collector electrode 8 or the base electrode 9 is formed in the third embodiment, instead of this, the collector electrode 8 or the base electrode 9 is formed after the damaged layer 10 is formed. You may.

【００６９】[0069]

【発明の効果】本発明によると、エミッタ層におけるエ
ミッタ電極が形成される所定の領域を除く他の領域の表
面部を高抵抗化又は除去するため、エミッタ層における
所定の領域の厚さを大きくしながらエミッタ面積の拡大
を防止できる。従って、ｈ_FEの低下及びエミッタ面積の
拡大の両方を防止できので、高周波特性が優れたメサ型
のバイポーラトランジスタを得ることができる。According to the present invention, in order to increase or remove the resistance of the surface portion of the emitter layer other than the predetermined region where the emitter electrode is formed, the thickness of the predetermined region of the emitter layer is increased. However, it is possible to prevent the emitter area from expanding. Therefore, both reduction of h _FE and expansion of the emitter area can be prevented, and a mesa-type bipolar transistor excellent in high frequency characteristics can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。1A to 1C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図２】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。2A to 2C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.

【図３】本発明の第２の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 3 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device according to the second embodiment of the present invention.

【図４】本発明の第３の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。FIG. 4 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device according to the third embodiment of the present invention.

【図５】（ａ）〜（ｃ）は従来の半導体装置の製造方法
の各工程を示す断面図である。5A to 5C are cross-sectional views showing respective steps of a conventional method for manufacturing a semiconductor device.

【図６】（ａ）及び（ｂ）は従来の半導体装置の製造方
法の各工程を示す断面図である。6A and 6B are cross-sectional views showing each step of a conventional method for manufacturing a semiconductor device.

【図７】図６（ｂ）におけるエミッタ領域及びベース領
域の近傍部分の拡大図である。FIG. 7 is an enlarged view of a portion near an emitter region and a base region in FIG. 6B.

【符号の説明】[Explanation of symbols]

１ GaAs基板 ２ コレクタコンタクト層 ３ コレクタ層 ４ ベース層 ４Ａ パターン化されたベース層 ５ エミッタ層 ５Ａ パターン化されたエミッタ層 ６ エミッタコンタクト層 ６Ａ パターン化されたエミッタコンタクト層 ７ エミッタ電極 ８ コレクタ電極 ９ ベース電極 １０ ダメージ層 1 GaAs substrate 2 Collector contact layer 3 Collector layer 4 base layer 4A patterned base layer 5 Emitter layer 5A patterned emitter layer 6 Emitter contact layer 6A patterned emitter contact layer 7 Emitter electrode 8 collector electrode 9 Base electrode 10 damage layer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳原 学 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 田中 毅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F003 AP05 BA11 BA92 BC02 BE02 BE90 BF03 BF06 BH18 BM03 BP12 BP23 BP32 BP41 BP94   ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Manabu Yanagihara             1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric             Sangyo Co., Ltd. (72) Inventor Takeshi Tanaka             1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric             Sangyo Co., Ltd. F-term (reference) 5F003 AP05 BA11 BA92 BC02 BE02                       BE90 BF03 BF06 BH18 BM03                       BP12 BP23 BP32 BP41 BP94

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 コレクタ領域となる第１の半導体層、ベ
ース領域となる第２の半導体層、及びエミッタ領域とな
る第３の半導体層が順次積層されてなるメサ型のバイポ
ーラトランジスタを備えた半導体装置であって、 前記第３の半導体層における所定の領域の上にエミッタ
電極が形成されており、 前記第３の半導体層における前記所定の領域以外の他の
領域の表面部は、前記所定の領域と比べて高抵抗化され
ていることを特徴とする半導体装置。1. A semiconductor including a mesa-type bipolar transistor in which a first semiconductor layer serving as a collector region, a second semiconductor layer serving as a base region, and a third semiconductor layer serving as an emitter region are sequentially stacked. In the device, an emitter electrode is formed on a predetermined region of the third semiconductor layer, and a surface portion of a region other than the predetermined region of the third semiconductor layer has the predetermined region. A semiconductor device having a higher resistance than a region. 【請求項２】 コレクタ領域となる第１の半導体層、ベ
ース領域となる第２の半導体層、及びエミッタ領域とな
る第３の半導体層が順次積層されてなるメサ型のバイポ
ーラトランジスタを備えた半導体装置であって、 前記第３の半導体層における所定の領域の上にエミッタ
電極が形成されており、 前記第３の半導体層における前記所定の領域以外の他の
領域の表面は、前記所定の領域の表面よりも低いことを
特徴とする半導体装置。2. A semiconductor including a mesa-type bipolar transistor in which a first semiconductor layer to be a collector region, a second semiconductor layer to be a base region, and a third semiconductor layer to be an emitter region are sequentially stacked. In the device, an emitter electrode is formed on a predetermined region of the third semiconductor layer, and a surface of a region other than the predetermined region of the third semiconductor layer has a predetermined region. A semiconductor device characterized by being lower than the surface of the semiconductor device. 【請求項３】 前記第３の半導体層と前記エミッタ電極
との間に、エミッタコンタクト領域となる第４の半導体
層が形成されていることを特徴とする請求項１又は２に
記載の半導体装置。3. The semiconductor device according to claim 1, wherein a fourth semiconductor layer serving as an emitter contact region is formed between the third semiconductor layer and the emitter electrode. . 【請求項４】 前記第３の半導体層を構成する半導体の
禁制帯幅は、前記第２の半導体層を構成する半導体の禁
制帯幅よりも大きいことを特徴とする請求項１又は２に
記載の半導体装置。4. The forbidden band width of a semiconductor forming the third semiconductor layer is larger than the forbidden band width of a semiconductor forming the second semiconductor layer. Semiconductor device. 【請求項５】 前記第３の半導体層はInGaP よりなるこ
とを特徴とする請求項４に記載の半導体装置。5. The semiconductor device according to claim 4, wherein the third semiconductor layer is made of InGaP. 【請求項６】 前記第３の半導体層はAlGaAsよりなるこ
とを特徴とする請求項１又は２に記載の半導体装置。6. The semiconductor device according to claim 1, wherein the third semiconductor layer is made of AlGaAs. 【請求項７】 コレクタ領域となる第１の半導体層、ベ
ース領域となる第２の半導体層、及びエミッタ領域とな
る第３の半導体層が順次積層されてなるメサ型のバイポ
ーラトランジスタを備えた半導体装置の製造方法であっ
て、 前記第３の半導体層における所定の領域の上にエミッタ
電極を形成する工程（ａ）と、 前記第３の半導体層における前記所定の領域以外の他の
領域の表面部を、前記所定の領域と比べて高抵抗化する
工程（ｂ）とを備えていることを特徴とする半導体装置
の製造方法。7. A semiconductor comprising a mesa-type bipolar transistor in which a first semiconductor layer serving as a collector region, a second semiconductor layer serving as a base region, and a third semiconductor layer serving as an emitter region are sequentially stacked. A method of manufacturing a device, comprising the step (a) of forming an emitter electrode on a predetermined region of the third semiconductor layer, and the surface of a region other than the predetermined region of the third semiconductor layer. And a step (b) of increasing the resistance of the part as compared with the predetermined region. 【請求項８】 前記工程（ａ）を行なった後に前記工程
（ｂ）を行なうことを特徴とする請求項７に記載の半導
体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the step (b) is performed after the step (a) is performed. 【請求項９】 前記工程（ｂ）は、前記第３の半導体層
における前記他の領域の表面部に対してイオン注入又は
アッシングを行なう工程を含むことを特徴とする請求項
７に記載の半導体装置の製造方法。9. The semiconductor according to claim 7, wherein the step (b) includes a step of performing ion implantation or ashing on a surface portion of the other region of the third semiconductor layer. Device manufacturing method. 【請求項１０】 コレクタ領域となる第１の半導体層、
ベース領域となる第２の半導体層、及びエミッタ領域と
なる第３の半導体層が順次積層されてなるメサ型のバイ
ポーラトランジスタを備えた半導体装置の製造方法であ
って、 前記第３の半導体層における所定の領域の上にエミッタ
電極を形成する工程（ａ）と、 前記第３の半導体層における前記所定の領域以外の他の
領域の表面部を除去する工程（ｂ）とを備えていること
を特徴とする半導体装置の製造方法。10. A first semiconductor layer serving as a collector region,
A method for manufacturing a semiconductor device comprising a mesa-type bipolar transistor in which a second semiconductor layer serving as a base region and a third semiconductor layer serving as an emitter region are sequentially stacked, comprising: A step (a) of forming an emitter electrode on a predetermined region, and a step (b) of removing a surface portion of a region other than the predetermined region in the third semiconductor layer. A method for manufacturing a characteristic semiconductor device. 【請求項１１】 前記工程（ａ）を行なった後に前記工
程（ｂ）を行なうことを特徴とする請求項１０に記載の
半導体装置の製造方法。11. The method of manufacturing a semiconductor device according to claim 10, wherein the step (b) is performed after the step (a) is performed. 【請求項１２】 前記工程（ｂ）は、前記第３の半導体
層における前記他の領域の表面部に対してドライエッチ
ングを行なう工程を含むことを特徴とする請求項１０に
記載の半導体装置の製造方法。12. The semiconductor device according to claim 10, wherein the step (b) includes a step of performing dry etching on a surface portion of the other region of the third semiconductor layer. Production method.