JP2003273251A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置を構成するための製造工程の
増加をなくし、さらに、低電圧読み出しが可能である信
頼性の高い半導体記憶装置の構造とその製造方法とを得
ること。 【解決手段】同一Ｐウェル領域１１にＮチャネル型ＭＯ
Ｓトランジスタ５３とＭＯＮＯＳ型メモリトランジスタ
５６とを備え、かつ、上記Ｎチャネル型ＭＯＳトランジ
スタ５３を構成するゲート酸化膜７４より、上記ＭＯＮ
ＯＳ型メモリトランジスタ５３を構成するメモリ絶縁膜
７５の実効酸化膜厚薄くし、上記ＭＯＮＯＳ型メモリト
ランジスタ５６の初期しきい値電圧を上記Ｎチャネル型
ＭＯＳトランジスタ５３のしきい値電圧より低くするこ
とを特徴とする半導体記憶装置の構造とその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
構造とその製造方法とに関し、とくに低電圧読み出しが
可能であり、かつ半導体記憶装置のメモリ特性向上と製
造の容易さと高信頼性に関するものである。

【０００２】

【従来の技術】電気的に書き込みが可能である半導体記
憶装置としては、浮遊ゲート中に電子を注入し書き込み
を行う高集積半導体記憶装置として知られているフラッ
シュ型ＥＥＰＲＯＭや、ＭＯＮＯＳ型メモリとして知ら
れている絶縁膜中に電子を注入し書き込みを行う半導体
記憶装置などがある。これらの従来技術について以下説
明する。

【０００３】［第１の従来例：図１８］従来、半導体記
憶装置としてフラッシュ型ＥＥＰＲＯＭが考えられてい
る。以下、図１８を参照にしながら、従来の半導体記憶
装置の一例を説明する。図１８は従来の半導体記憶装置
構造の一例を示す断面図である。Ｎ型の半導体基板１
に、第１のＰウェル領域１１を設ける。この第１のＰウ
ェル領域１１に、酸化絶縁膜である第１の酸化膜２１が
形成され、さらに第１の酸化膜２１の上には多結晶シリ
コン膜で形成した浮遊ゲート３１と第２の酸化膜２２と
多結晶シリコン膜で形成した制御ゲート３２からなるメ
モリトランジスタ５１を複数個（図面では２個）設け、
積層型メモリセル５２を形成する。メモリトランジスタ
５１の整合した領域の第１のＰウェル領域１１に高濃度
Ｎ型拡散層４１を設ける。積層型メモリセル５２の周辺
の半導体基板１には、積層型メモリセル５２の動作を制
御する周辺回路５５を設ける。この周辺回路５５は、半
導体基板１に設けたＮウェル領域１３に形成するＰチャ
ネル型ＭＯＳトランジスタ５４と、第２のＰウェル領域
１２に形成するＮチャネル型ＭＯＳトランジスタ５３と
から構成する。

【０００４】この積層型メモリセル５２では、通常、消
去は一括消去であるため、全ての制御ゲート３２を０Ｖ
にし、一度に全ビット同時に消去する。すなわち、Ｎ型
の半導体基板１と第１のＰウェル領域１１に高電圧を印
加し、高濃度Ｎ型拡散層４１はフローティングにする。
浮遊ゲート３１より半導体基板１の第１のＰウェル領域
１１へ電子が第１の酸化膜２１はトンネル効果で抜け、
メモリトランジスタ５１のしきい値電圧が正から負へシ
フトする。このためＰウェルをメモリセル５２用の第１
のＰウェル領域１１と、周辺回路５５用の第２のＰウェ
ル領域１２とに分け、消去時は周辺回路５５用の第２の
ウェル領域１２は常に０Ｖに保つようにする。

【０００５】このように、Ｐウェルをメモリセル５２用
の第１のウェル領域１１と周辺回路５５用の第２のＰウ
ェル領域１２とに分け、消去時の高バイアス印加による
周辺回路５５用のＭＯＳトランジスタ５３，５４の破壊
または劣化を防いでいる。

【０００６】さらに、周辺回路５５用のＭＯＳトランジ
スタ５３とメモリトランジスタ５１の初期しきい値電圧
をそれぞれのＰウェル領域の濃度により制御している。
これにより、メモリトランジスタ５１の書き込み時に用
いるホットエレクトロンの発生を増すために、メモリト
ランジスタ５１用の第１のＰウェル領域１１の濃度を濃
くすることができ、高速書き込みが可能となっている。
これに対し、周辺回路５５用の第２のＰウェル領域１２
の濃度は、薄くすることができ、ウェル濃度上昇による
ドレイン耐圧低下を防ぐ事を可能としている。

【０００７】［第２の従来例：図１９］さらに、フラッ
シュ型メモリトランジスタは図１９に示すように、絶縁
膜に囲まれた導電性の蓄積電荷層を設けた構造を有する
図１９は、代表的なフラッシュメモリセルを模式的に示
す断面図である。半導体基板１のＰウェル領域１１に、
第１の酸化膜２１と、浮遊ゲート３１と、第２の酸化膜
２２と、制御ゲート３２とを順次設ける。制御ゲート３
２に整合する領域のＰウェル領域１１にソース４２とド
レイン４１を設ける。

【０００８】書き込みをドレイン４１側で、消去をソー
ス４２側で行うため、ドレイン４１、ソース４２の拡散
層は、それぞれ目的に合わせて最適化し、ドレイン４
１、ソース４２は非対称構造としている。すなわちドレ
イン４１側はホットエレクトロンの注入効率を高めるた
めにＰウェル領域１１の濃度より濃くしたＰ層１４が設
けられ、また、書き込み時のデータディスターブを抑制
するためにドレイン４１領域はソース４２に比べ低濃度
化されている。これに対して、ソース４２は消去動作時
の表面空乏化を防止するためにドレイン４１に比べ高濃
度化されている。これらのドレイン４１、ソース４２お
よびＰ層１４のように、フラッシュ型メモリトランジス
タは、複雑な構造を有している。

【０００９】[第３の従来例：図２０]一方、比較的低電
圧で書き込み消去が可能であるＭＯＮＯＳ型メモリトラ
ンジスタ５６を有する半導体記憶装置では、ＭＯＮＯＳ
型メモリトランジスタ５６とＭＯＳトランジスタ５３と
は、図２０に示すように同一のＰウェル領域１１内に形
成することが可能である。半導体基板１のＰウェル領域
１１に、トンネル酸化膜７１とメモリ窒化膜７２とトッ
プ酸化膜７３とゲート電極３３とを順次設けたＭＯＮＯ
Ｓ型メモリトランジスタ５６と、ゲート酸化膜７４とゲ
ート電極３３とを順次設けたＭＯＳトランジスタ５３と
を設けるゲート電極３３に整合した領域のＰウェル領域
１１に高濃度Ｎ型拡散層４１を設ける。しかし一般的に
は、上記ＭＯＮＯＳ型メモリトランジスタ５６のチャネ
ル部分に不純物を導入したチャネルドープ層１４を形成
し、ＭＯＮＯＳ型メモリトランジスタ５６の初期しきい
値電圧を制御している。チャネルドープ層１４によるＭ
ＯＮＯＳ型メモリトランジスタ５６の初期しきい値電圧
の制御は、センスレベルに対するデータ保持特性の最終
収束しきい値電圧を設定するためである。

【００１０】図２０で説明したＭＯＮＯＳ型メモリトラ
ンジスタ５６のデータを読み出す回路を図２１の回路図
を用いて説明する。図２１は、ＭＯＮＯＳ型メモリトラ
ンジスタ５６を読み出す回路構成を示す図である。この
図２１に示す読み出し回路において、書き込みと消去に
おける中央のしきい値電圧にセンスレベルを設定するよ
うに、Ｐチャネル型ＭＯＳトランジスタ５４のオン抵抗
を制御している。Ｐチャネル型ＭＯＳトランジスタ５４
とＮチャネル型ＭＯＳトランジスタ５３とＭＯＮＯＳ型
メモリトランジスタ５６と出力インバータ６１とから構
成しており、データ読み出し時には、Ｎチャネル型ＭＯ
Ｓトランジスタ５３とＰチャネル型ＭＯＳトランジスタ
５４とをオンする。この場合、出力インバータ６１の入
力値は、ＭＯＮＯＳ型メモリトランジスタ５６のオン抵
抗が高い書き込み状態では、これに比べＰチャネル型Ｍ
ＯＳトランジスタ５４のオン抵抗が低くなりハイレベル
となる。逆に、ＭＯＮＯＳ型メモリトランジスタ５６の
オン抵抗が低い消去状態では、ロウレベルとなる。すな
わち、Ｐチャネル型ＭＯＳトランジスタ５４とＭＯＮＯ
Ｓ型メモリトランジスタ５６とのオン抵抗比でデータを
読み出している。このため、Ｐチャネル型ＭＯＳトラン
ジスタ５４は、ＭＯＮＯＳ型メモリトランジスタ５６の
書き込みと消去におけるしきい値の中央値をセンスレベ
ルの電圧に設定するようにオン抵抗を制御している。こ
のため、初期、書き込み後、消去後のそれぞれのしきい
値電圧管理を行っている。

【００１１】

【発明が解決しようとする課題】このように、図１８を
用いて説明したフラッシュＥＥＰＲＯＭでは、書き込み
または消去時のバイアス印加による周辺回路５５用ＭＯ
Ｓトランジスタの破壊または劣化を防ぐためにＰウェル
領域１１，１２をメモリセル５２用と周辺回路５５用と
に分けている。このため製造プロセスが長くなるととも
に、Ｐウェル領域を制御するための回路も必要となり、
チップ面積が大きくなるという問題点を有している。

【００１２】さらに、図１９を用いて説明したフラッシ
ュＥＥＰＲＯＭのメモリトランジスタの構造は、上記し
たようにホットエレクトロンの発生を増すために、ドレ
イン領域に接する部分にＰ層１４を設けてウェル濃度１
１を濃くするなど、トランジスタ構造自体が複雑になっ
ている。このように、Ｐ層１４の濃度が高いためにドレ
イン耐圧の低下が問題となり、さらに複雑な構造を得る
ための製造プロセスが長くなるという問題点を有してい
る。

【００１３】このように、製造プロセスが長くなるとい
うことは、工程数の増加とともに、工程の複雑化が進
み、各工程での歩留り低下要因が増加することとなる。
とくに、少数ビットの搭載で十分なシステムＬＳＩで
は、製造プロセスの複雑化は歩留りの面からも問題であ
る。

【００１４】また、図２１で示した上述の読み出し回路
では、書き込みと消去における各しきい値電圧の中央の
電圧にセンスレベルを設定するようにＰチャネル型ＭＯ
Ｓトランジスタ５４のオン抵抗を制御している。このし
きい値電圧中央の電圧はメモリトランジスタ５６の初期
しきい値電圧に近い値となるように通常設定する。この
ため、初期読み出しデータはプロセスばらつきにより、
書き込み、消去状態が混在することとなる。製品の初期
検査では、各メモリトランジスタの書き込み消去特性を
評価する必要があるため、テスティング時に一括消去動
作を行い、データを消去状態にしてから書き込みを行う
必要がある。

【００１５】さらに、センスレベルを上記のように、初
期しきい値電圧に近い電圧に設定しているため、データ
保持特性は書き込み側、消去側のいずれかで決まる事に
なり、データ保持特性ばらつきが発生する要因となる。
また、図２１に示した読み出し回路では、常時メモリト
ランジスタ５６のドレインとソース側で電位差があるた
め、ドレインディスターブによるデータ変化が生じ問題
である。

【００１６】［発明の目的］この発明は、このような半
導体記憶装置を構成するための製造工程の増加およびチ
ップサイズの増大をなくし、さらに、低電圧読み出しが
可能であり、信頼性の高い半導体記憶装置とその製造方
法を提供することを目的とする。

【００１７】

【課題を解決するための手段】この発明による半導体記
憶装置は、上記目的を達成するために、次のような半導
体記憶装置とその製造方法を提供する。この発明による
半導体記憶装置は、半導体基板と、上記半導体基板に形
成されたＰウェル領域とＮウェル領域と、上記半導体基
板の表面に形成されたフィールド酸化膜と、高濃度Ｎ型
拡散層と、ゲート酸化膜とゲート電極とを有するＮチャ
ネル型ＭＯＳトランジスタと、高濃度Ｎ型拡散層と、ト
ンネル酸化膜とメモリ窒化膜とトップ酸化膜とからなる
メモリ絶縁膜とゲート電極とを有するＭＯＮＯＳ型メモ
リトランジスタと、高濃度Ｎ型拡散層と、ゲート酸化膜
とゲート電極とを有するＰチャネル型ＭＯＳトランジス
タとを備える半導体記憶装置であって、Ｎチャネル型Ｍ
ＯＳトランジスタとＭＯＮＯＳ型メモリトランジスタと
は、同一の上記Ｐウェル領域内に形成されており、上記
ＭＯＮＯＳ型メモリトランジスタを構成するメモリ絶縁
膜の実効酸化膜厚は、上記Ｎチャネル型ＭＯＳトランジ
スタを構成するゲート酸化膜より薄くすることを特徴と
する。

【００１８】この発明による半導体記憶装置は、ソース
を電源電位に接続するＰチャネル型ＭＯＳトランジスタ
と、 Ｐチャネル型ＭＯＳトランジスタのドレインに直
列接続し、ソースが接地電位と接続するＭＯＮＯＳ型メ
モリトランジスタと、 ＭＯＮＯＳ型メモリトランジス
タと並列接続するＮチャネル型ＭＯＳトランジスタと、
並列接続したＭＯＮＯＳ型メモリトランジスタおよびＮ
チャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳト
ランジスタとの接続点の出力端子に接続する出力インバ
ータとを有することを特徴とする。

【００１９】この発明による半導体記憶装置は、請求項
２記載の半導体記憶装置において、Ｐチャネル型ＭＯＳ
トランジスタのソースに定電圧発生回路を接続すること
を特徴とする。

【００２０】この発明による半導体記憶装置は、請求項
２記載の半導体記憶装置において、ＭＯＮＯＳ型メモリ
トランジスタは複数個からなることを特徴とする。

【００２１】この発明による半導体記憶装置の製造方法
は、半導体基板に、Ｐウェル領域と、Ｎウェル領域を形
成する工程と、半導体基板にフィールド酸化膜を形成す
る工程と、素子領域に犠牲酸化膜を形成し、フォトエッ
チング処理によりメモリ素子領域の犠牲酸化膜を除去す
る工程と、ＭＯＮＯＳ型メモリトランジスタ形成領域に
メモリ酸化膜とメモリ窒化膜とトップ酸化膜とからなる
メモリ絶縁膜を形成し、Ｎチャネル型ＭＯＳトランジス
タとＰチャネル型ＭＯＳトランジスタの形成領域に上記
メモリ絶縁膜の実効酸化膜より厚いゲート酸化膜を形成
し、さらに全面にゲート電極材料を形成する工程と、ゲ
ート電極材料をフォトエッチング処理してＮチャネル型
ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタ
とＭＯＮＯＳ型メモリトランジスタのゲート電極を形成
する工程と、ゲート電極と整合した領域の半導体基板に
Ｎ型不純物層と高濃度Ｐ型不純物層を形成する工程と、
層間絶縁膜を形成し、フォトエッチング処理により層間
絶縁膜にコンタクト窓を形成する工程と、配線金属を形
成する工程とを有することを特徴とする。

【００２２】［作用］本発明の半導体記憶装置は、周辺
回路用ＭＯＳトランジスタとメモリトランジスタが同一
Ｐウェル内に形成し、かつＭＯＳトランジスタを構成す
るゲート酸化膜厚より、メモリトランジスタを構成する
メモリ絶縁膜の実効酸化膜厚を薄くすることにより、メ
モリトランジスタのしきい値電圧を周辺回路用ＭＯＳト
ランジスタのしきい値電圧より低く設定している。さら
に、周辺回路用ＭＯＳトランジスタとメモリトランジス
タを構成するドレインとソースの拡散層の不純物濃度を
同じで構成しているため、メモリトランジスタの周辺回
路との混載が容易となり、製造プロセスが簡易となる。

【００２３】このように、メモリトランジスタを構成す
るメモリ絶縁膜の実効酸化膜厚を制御することにより、
メモリトランジスタの初期しきい値を設定している。し
たがって、読み出し回路によるメモリトランジスタのデ
ータ読み出しの初期値は一定の値を示し安定する。

【００２４】本発明の半導体記憶装置では、トンネル酸
化膜厚を３２から４５Åと厚くし、半導体基板からの正
孔注入が９ＭＶ／ｃｍ以下の電界で生じない構成として
いるため、メモリトランジスタの初期しきい値からしき
い値電圧が低下することがない。このため、読み出し回
路において、安定して初期データを消去状態とすること
が可能となり、データ保持特性を電子注入による書き込
み側のみで決める事ができ、特性が安定化できる。

【００２５】さらに、通常メモリトランジスタでは、初
期しきい値電圧のばらつきを緩和するために、テスティ
ング時に一括消去を行った後にデータ書き込みを行う
が、本発明では、メモリトランジスタを構成するメモリ
絶縁膜の膜厚により初期しきい値電圧を制御しているた
め、上記のように初期しきい値電圧はすべて消去状態と
なっており、正孔注入を利用するため電子注入に比べ比
較的長い時間の必要な消去動作を行わなくてよく、テス
ティング時間の短縮となる利点も得られる。

【００２６】本発明の半導体記憶装置は、ＭＯＳトラン
ジスタを構成するゲート酸化膜とメモリトランジスタを
構成するメモリ絶縁膜の膜厚を制御することにより、同
一Ｐウェル濃度で、ＭＯＳしきい値電圧０．４から０．
６Ｖ、ＭＯＮＯＳ型メモリトランジスタのしきい値電圧
を０．３Ｖ以下と制御しているため、複雑なプロセスが
必要なく、しかも、しきい値電圧を低く設定しているた
め、１Ｖ電源での低電圧動作が可能である。

【００２７】本発明の半導体記憶装置は、メモリトラン
ジスタの初期データをＰチャネル型ＭＯＳトランジスタ
のＯＮ抵抗を制御し、消去状態とし、データ保持特性は
電子注入状態である書き込み側のみで決まるように設定
している。このため、テスティングでの消去動作が不要
である。

【００２８】また、Ｎチャネル型ＭＯＳトランジスタを
ＭＯＮＯＳ型メモリトランジスタに並列に接続した構成
としており、データ読み出しを行わない待機時には、こ
のＮチャネル型ＭＯＳトランジスタをオンとしているた
め、待機時のＭＯＮＯＳ型メモリトランジスタのソー
ス、ドレイン両端子は同電位となっている。したがっ
て、メモリトランジスタで問題となるドレイン電圧印加
による電子あるいは正孔の注入または引き抜きによるデ
ータ変化すなわちディスターブ問題が発生せず信頼性の
高い半導体記憶装置が得られる。

【００２９】本発明の半導体記憶装置は、ＭＯＮＯＳ型
メモリトランジスタのデータ保持特性を向上するために
トンネル酸化膜厚を厚くすると、書き込み方法はホット
エレクトロンの注入方式となる。この書き込み方式で
は、ドレイン近傍に電子電荷が蓄積されるため、データ
読み出しをする場合、この電子電荷の影響でメモリ特性
がドレイン電圧依存性を持つ。このためＰＭＯＳ負荷に
よる読み出し回路の電源電圧依存性はＰＭＯＳのオン抵
抗の変化よりもＭＯＮＯＳメモリトランジスタの依存性
の方が大きくなり、電源電圧によりセンスレベルが大き
く変化する。したがって、電源電圧変動をなくすために
読み出し回路を定電圧発生回路による定電圧により駆動
する構成とし、センスレベルの電圧変動を無くし、デー
タ保持時間を向上することができる。

【００３０】本発明の半導体記憶装置は、請求項４記載
の回路構成と同様でメモリトランジスタを複数個接続す
る事が可能で、高集積化が可能であり、上記したデータ
保持特性の向上など同様な効果が得られる。

【００３１】本発明の半導体記憶装置の製造方法におい
ては、同一ウェル内にＮチャネル型トランジスタとＮチ
ャネル型ＭＯＮＯＳ型メモリトランジスタとを搭載し、
工程数を削減することができる。

【００３２】

【発明の実施の形態】以下、図面を用いてこの発明によ
る半導体記憶装置の構造およびその製造方法の最適な形
態を詳細に説明する。

【００３３】［この発明による半導体記憶装置の第１の
実施形態：図１］この発明による半導体記憶装置の第１
の実施形態の構造を、図１の模式的な断面図を用いて説
明する。図１に示す半導体記憶装置は、導電型がＮ型の
半導体基板１の表面の素子分離領域にフィールド酸化膜
１５を設けている。

【００３４】そして、その半導体基板１には、導電型が
Ｐ型のＰウェル領域１１と導電型がＮ型のＮウェル領域
１３を設けている。

【００３５】その導電型がＮ型のＮウェル領域１３の表
面には、厚さが１３ｎｍのシリコン酸化膜からなるゲー
ト酸化膜７４と、多結晶シリコン膜からなるゲート電極
３３と、高濃度Ｐ型拡散層４２からなるソース、ドレイ
ンと、Ｐ型ＬＤＤ層４６とから構成するＰチャネル型Ｍ
ＯＳトランジスタ５４を設けている。

【００３６】そして、導電型がＰ型のＰウェル領域１１
の表面には、厚さが３ｎｍのシリコン酸化膜からなるト
ンネル酸化膜７１を設け、そのトンネル酸化膜７１上に
設けた厚さ８ｎｍのシリコン窒化膜からなるメモリ窒化
膜７２と、厚さ３ｎｍのシリコン酸化膜からなるトップ
酸化膜７３とによってメモリ絶縁膜７５を構成し、その
上に多結晶シリコンからなるゲート電極３３を設け、高
濃度Ｎ型拡散層４１からなるソース、ドレインと、Ｎ型
ＬＤＤ層４５とから構成するＭＯＮＯＳ型メモリトラン
ジスタ５６を設けている。

【００３７】このメモリ絶縁膜７５の実効酸化膜厚は、
シリコン酸化膜の比誘電率３．８とシリコン窒化膜の比
誘電率７．０から求めると約１０ｎｍである。

【００３８】さらに、ＭＯＮＯＳ型メモリトランジスタ
５６を設けた同一のＰウェル領域１１の表面には、厚さ
が１３ｎｍのシリコン酸化膜からなるゲート酸化膜７４
と、多結晶シリコンからなるゲート電極３３と、高濃度
Ｎ型拡散層４１からなるソース、ドレインと、Ｎ型ＬＤ
Ｄ層４５とから構成するＮチャネル型ＭＯＳトランジス
タ５３を設けている。このＮチャネル型ＭＯＳトランジ
スタ５３とＰチャネル型ＭＯＳトランジスタ５４は、Ｍ
ＯＮＯＳ型メモリトランジスタ５６のメモリセルを構成
するＭＯＳトランジスタおよびＭＯＮＯＳ型メモリトラ
ンジスタ５６を制御する周辺回路用ＭＯＳトランジスタ
と同一の構造を用いている。

【００３９】そして、ＭＯＮＯＳ型メモリトランジスタ
５６とＮチャネル型ＭＯＳトランジスタ５３間のＰウェ
ル領域１１にはフィールド酸化膜１５を設け、全面に二
酸化シリコン膜を主体とする層間絶縁膜１６を設け、そ
の層間絶縁膜１６に形成された各コンタクトホール１７
を介して配線１８を設けている。

【００４０】これより、同一濃度であるＰウェル領域１
１の表面に、ゲート酸化膜厚が１３ｎｍのＮチャネル型
ＭＯＳトランジスタ５３と実効酸化膜厚が１０ｎｍのＭ
ＯＮＯＳ型メモリトランジスタ５６を設けているので、
ゲート酸化膜厚の薄いほど、同一Ｐウェル領域１１内に
設けたトランジスタは、ゲート電界の影響が強くなり、
しきい値電圧は低下するため、ＭＯＮＯＳ型メモリトラ
ンジスタ５６の初期しきい値電圧をＮチャネル型ＭＯＳ
トランジスタ５３のしきい値電圧より低く設定してい
る。

【００４１】具体的には、Ｎチャネル型ＭＯＳトランジ
スタ５３のしきい値電圧を０．５Ｖに設定すると、ＭＯ
ＮＯＳ型メモリトランジスタ５６の初期しきい値電圧は
０．３Ｖ以下となるようにＰウェル領域１１の濃度を制
御している。

【００４２】これによって、Ｎチャネル型ＭＯＳトラン
ジスタ５３とＭＯＮＯＳ型メモリトランジスタ５６とを
構成する高濃度Ｎ型拡散層４１、Ｎ型ＬＤＤ層４５、ゲ
ート電極３３とを共通にしており、チップ面積の縮小が
可能となる。

【００４３】図１を用いて説明した、この発明による半
導体記憶装置の構造を使用した回路構成を図２を用いて
説明する。

【００４４】図２は、ＭＯＮＯＳ型メモリトランジスタ
５６のデータを読み出す回路構成を示している。この読
み出し回路は、Ｐチャネル型ＭＯＳトランジスタ５４
と、Ｎチャネル型ＭＯＳトランジスタ５３と、ＭＯＮＯ
Ｓ型メモリトランジスタ５６と、出力インバータ６１と
を備えている。

【００４５】Ｐチャネル型ＭＯＳトランジスタ５４のソ
ースは電源電位に接続し、ドレインは並列接続したＮチ
ャネル型ＭＯＳトランジスタ５３とＭＯＮＯＳ型メモリ
トランジスタ５６とのドレインに接続し、この出力を出
力インバータ６１の入力に接続し、Ｎチャネル型ＭＯＳ
トランジスタ５３とＭＯＮＯＳ型メモリトランジスタ５
６のソースは接地電位に接続している。

【００４６】ＭＯＮＯＳ型メモリトランジスタ５６は、
チャネル幅４μｍ、チャネル長０．８μｍで構成し、Ｎ
チャネル型ＭＯＳトランジスタ５３は、チャネル幅２μ
ｍ、チャネル長２μｍで構成している。

【００４７】ＭＯＮＯＳ型メモリトランジスタ５６の初
期しきい値電圧は、第１の実施形態で説明したように
０．３Ｖ以下としている。

【００４８】本発明では、読み出し回路の初期データを
消去とするようにセンスレベルを０．３Ｖより高い電圧
である０．５Ｖ程度になるようにＰチャネル型ＭＯＳト
ランジスタ５４のチャネル幅、チャネル長を決めてお
り、この場合、チャネル幅２μｍ、チャネル長２０μｍ
としている。

【００４９】これにより、図２で示す読み出し回路の初
期データは出力インバータ６１の出力でハイレベル出力
となるように設定している。

【００５０】具体的には、読み出しの場合には、電源電
圧を１Ｖとし、Ｎチャネル型ＭＯＳトランジスタ５３は
オフとし、ＭＯＮＯＳ型メモリトランジスタ５６のゲー
ト端子は１Ｖ、Ｐチャネル型ＭＯＳトランジスタ５４は
オン状態とする。

【００５１】上記のように、初期データはＭＯＮＯＳ型
メモリトランジスタ５６のオン抵抗よりＰチャネル型Ｍ
ＯＳトランジスタ５４のオン抵抗を高く設定しているた
め、出力インバータ６１の入力はロウレベルとなり、出
力はハイレベルとなる。すなわち消去データとしてい
る。

【００５２】ＭＯＮＯＳ型メモリトランジスタ５６への
データ書き込みは、Ｎチャネル型ＭＯＳトランジスタ５
３をオンにし、ＭＯＮＯＳ型メモリトランジスタ５６の
ゲート端子に９Ｖの電圧を時間２００マイクロ秒間印加
し、電子をメモリ絶縁膜中に注入させて行う。

【００５３】書き込み後の待機状態では、Ｐチャネル型
ＭＯＳトランジスタ５４をオフにし、Ｎチャネル型ＭＯ
Ｓトランジスタ５３をオンにすることにより、ＭＯＮＯ
Ｓ型メモリトランジスタ５６のソース、ドレインが０Ｖ
となり、ドレインディスターブを防ぐことが可能とな
る。

【００５４】このような簡単な回路構成で、ドレインデ
ィスターブを防止でき、さらに、初期データを消去状態
に設定しているため、書き込み動作のみのワンタイムＲ
ＯＭとしても利用できる。

【００５５】［この発明による半導体記憶装置の第２の
実施形態：図３、図４］この発明による半導体記憶装置
の第２の実施形態の回路構成を図３の回路図と図４のグ
ラフを用いて説明する。

【００５６】図３は、図２を用いて説明した第２の実施
形態のＭＯＮＯＳ型メモリトランジスタ５６のデータを
読み出す回路と同一のものであり、この読み出し回路の
読み出し動作を定電圧発生回路６２で作成した定電圧で
行う構成としている。この定電圧発生回路６２は一般的
なカレントミラー型の定電圧回路を用いる。

【００５７】第２の実施形態で説明した方法とは異なる
手段でＭＯＮＯＳ型メモリトランジスタ５６にデータを
書き込む場合を以下で説明する。

【００５８】Ｎチャネル型ＭＯＳトランジスタ５３はオ
フ状態にし、Ｐチャネル型ＭＯＳトランジスタ５４はオ
ン状態とする。

【００５９】Ｐチャネル型ＭＯＳトランジスタ５４のソ
ース端子とＭＯＮＯＳ型メモリトランジスタ５６のゲー
ト端子とに書き込み電圧である９Ｖの電圧を時間２００
マイクロ秒間印加し、ホットエレクトロンをＭＯＮＯＳ
型メモリトランジスタ５６のドレイン近傍のメモリ絶縁
膜へ注入し書き込みを行う。

【００６０】この書き込み方法では、ＭＯＮＯＳ型メモ
リトランジスタ５６のドレイン近傍に電子電荷が蓄積さ
れるため、データ読み出しを行う場合、この電荷の影響
でメモリ特性がドレイン電圧依存性を持つ。この相関を
図４に示す。

【００６１】図４は、横軸に電源電圧を示し、縦軸にＭ
ＯＮＯＳ型メモリトランジスタのしきい値電圧（Ｖｔｈ
と示す）を示している。

【００６２】ＭＯＮＯＳ型メモリトランジスタに電荷注
入がない初期しきい値電圧の場合、図４に示すように消
去８２特性となり、電源電圧依存性はないが、ホットエ
レクトロン注入により書き込みを行った場合には、書き
込み８１後のしきい値電圧で示すように、電源電圧が高
くなるとしきい値電圧は低くなるという傾向を示す。

【００６３】このしきい値電圧の電源電圧依存性は、ド
レイン近傍のメモリ絶縁膜中に局所的に電荷が蓄積され
ていることが起因している。ドレイン近傍の蓄積電荷が
ドレイン電圧の影響を受けることにより、ＭＯＮＯＳ型
メモリトランジスタ５６のしきい値電圧が図４のグラフ
のように変わっている。

【００６４】また、第２の実施形態で示したように、セ
ンスレベルを決めているＰチャネル型ＭＯＳトランジス
タ５４のオン抵抗の電源電圧依存性よりもＭＯＮＯＳ型
メモリトランジスタ５６のオン抵抗の方が電源電圧依存
性が大きくなり、図４の破線に示すように電源電圧によ
りセンスレベル８５が大きく変化し、高い電源電圧側で
のマージンが低下するためデータ保持特性が悪くなる。

【００６５】このため、図３で説明した電源電圧変動が
生じても一定電圧となる定電圧発生回路６２により読み
出し回路を動作することにより本発明のセンスレベル８
４の電源電圧変動をなくし、データ保持特性を向上させ
ることができる。

【００６６】［この発明による半導体記憶装置の第３の
実施形態：図５］この発明による半導体記憶装置の第３
の実施形態の回路構成を図５の回路図を用いて説明す
る。

【００６７】図５は、ＭＯＮＯＳ型メモリトランジスタ
５６のデータを読み出す回路構成を示している。この読
み出し回路は、Ｐチャネル型ＭＯＳトランジスタ５４
と、Ｎチャネル型ＭＯＳトランジスタ５３と、ＭＯＮＯ
Ｓ型メモリトランジスタ５６と、出力インバータ６１と
を備えている。

【００６８】図２と異なる点は、ＭＯＮＯＳ型メモリト
ランジスタ５６を、複数個のＭＯＮＯＳ型メモリトラン
ジスタ５６ａ〜ｈを直列に接続している点であり、この
場合、８個のＭＯＮＯＳ型メモリトランジスタ５６ａ〜
ｈを接続し、メモリセルを構成している。

【００６９】この直列に接続した複数個のＭＯＮＯＳ型
メモリトランジスタ５６ａ〜ｈとＮチャネル型ＭＯＳト
ランジスタ５３を並列に接続しているため、待機時に、
このＮチャネル型ＭＯＳトランジスタ５３をオンするこ
とにより、複数個のＭＯＮＯＳ型メモリトランジスタ５
６ａ〜ｈで構成するメモリセルのＭＯＮＯＳ型メモリト
ランジスタ５６ａのソースと、ＭＯＮＯＳ型メモリトラ
ンジスタ５６ｈのドレインが同電位にでき、ディスター
ブを防止するとともに、消去状態のＭＯＮＯＳ型メモリ
トランジスタ５６ａ〜ｈの微少リーク電流を抑制するこ
とができる。

【００７０】［この発明による半導体記憶装置の製造方
法の実施形態：図６〜図１６と図１］次に、図１を用い
て説明したこの発明による半導体記憶装置を製造する方
法を説明する。図６から図１６は、その製造方法の各工
程における半導体記憶装置またはその材料を示す模式的
な断面図である。これらの各図と完成状態を示す図１と
を用いて半導体記憶装置の製造方法の実施形態を説明す
る。

【００７１】まず図６に示すように、導電型がＮ型の半
導体基板１を水蒸気酸化雰囲気中で酸化処理を行い、厚
さ５５０ｎｍの二酸化シリコン膜からなる酸化膜１４１
を全面に形成する。

【００７２】つぎに、その酸化膜１４１の全面にフォト
レジストを形成し、所定のフォトマスクを用いて露光お
よび現像処理を行い、Ｎチャネル型ＭＯＳトランジスタ
およびＮチャネル型のＭＯＮＯＳ型メモリトランジスタ
を形成する領域であるＮチャネル領域１４２を開口し、
Ｐチャネル型ＭＯＳトランジスタを形成するＰチャネル
領域１４３を被覆するように、フォトレジスト１１０を
パターン形成する。

【００７３】そして、このフォトレジスト１１０をエッ
チングマスクとして、酸化膜１４１をフッ酸緩衝液によ
りエッチングし、Ｎチャネル領域１４２の酸化膜１４１
を除去する。その後、エッチングマスクとして用いたフ
ォトレジスト１１０を除去する。

【００７４】つぎに、酸素と窒素との混合気体中で酸化
処理を行い、図７に示すように厚さ８０ｎｍの二酸化シ
リコン膜からなる第１のバッファ酸化膜１４４を形成す
る。その結果、Ｐチャネル型ＭＯＳトランジスタを形成
する領域であるＰチャネル領域１４３は厚い酸化膜であ
る酸化膜１４１が半導体基板１の表面に形成され、Ｎチ
ャネル領域１４２は酸化膜１４１より薄い酸化膜である
第１のバッファ酸化膜１４４が半導体基板１表面に形成
される。

【００７５】その後、Ｐ型の不純物であるボロンを加速
エネルギー６０ＫｅＶ、イオン注入量３．５×１０１３
atoms/cm２程度でイオン注入する。このボロンイオン注
入は、酸化膜の膜厚が薄いＮチャネル領域１４２の半導
体基板１中のみになされる。その後、酸化膜１４１と第
１のバッファ酸化膜１４４とをフッ酸緩衝液で全面エッ
チングして除去する。

【００７６】そして、酸素と窒素との混合気体中で酸化
処理を行い、図８に示すように、半導体基板１の全面に
厚さ４０ｎｍの二酸化シリコン膜からなる第２のバッフ
ァ酸化膜１４５を形成する。その後、全面にフォトレジ
ストを形成し、所定のフォトマスクを用いて露光および
現像処理を行い、Ｐチャネル領域１４３を開口するよう
に、フォトレジスト１１１をパターン形成する。

【００７７】そして、このフォトレジスト１１１をイオ
ン注入マスクとして使用して、導電型がＮ型の不純物で
あるリンを加速エネルギーが１００ＫｅＶ、イオン注入
量が２．０×１０１３atoms/cm２程度の条件で、Ｐチャ
ネル領域１４３の半導体基板１中にイオン注入する。そ
の後、フォトレジスト１１１を除去し、さらに第２のバ
ッファ酸化膜１４５をフッ酸緩衝液で全面エッチングす
る。

【００７８】つぎに、この半導体基板１を酸素と窒素と
の混合気体中で熱処理する。この熱処理により、イオン
注入した不純物が活性化され、図９に示すようにＮチャ
ネル領域１４２にはＰウェル領域１１を、Ｐチャネル領
域１４３にはＮウェル領域１３を形成する。さらに、こ
の熱処理により厚さ２０ｎｍの二酸化シリコン膜からな
るパッド酸化膜１４６をこの半導体基板１の全面に形成
する。

【００７９】ついで、この図９に示すパッド酸化膜１４
６上の全面に、ジクロルシラン（ＳｉＨ２Ｃｌ２）とア
ンモニア（ＮＨ３）のガスを用いて、温度７４０℃で化
学気相成長法（以下「ＣＶＤ法」と称す）によって、窒
化シリコン膜からなるナイトライド膜１４７を、膜厚１
２０ｎｍ程度に形成する。

【００８０】その後、そのナイトライド膜１４７の全面
に感光性樹脂であるフォトレジストを形成し、所定のフ
ォトマスクを用いて露光および現像処理を行い、図１０
に示すように、素子領域の周囲のフィールド領域を開口
するようにフォトレジスト１１２を形成する。

【００８１】そして、このフォトレジスト１１２をエッ
チングマスクとして使用して、ナイトライド膜１４７を
エッチングする。このナイトライド膜１４７のエッチン
グは、ＳＦ６とＣＨＦ３とＨｅとの混合ガスを用いてド
ライエッチング法により行う。

【００８２】そして、素子領域の周囲のフィールド領域
を、ナイトライド膜１４７の耐酸化膜をマスクにして酸
化する、いわゆる選択酸化処理により、図１１に示すよ
うに、フィールド酸化膜１５を７００ｎｍの厚さで形成
する。この選択酸化処理は、水蒸気酸化雰囲気中で、温
度１０００℃で酸化処理することにより行う。

【００８３】つぎに、１８０℃に加熱した熱燐酸（Ｈ３
ＰＯ４）を用いて、ナイトライド膜１４７を除去し、さ
らに、フッ酸緩衝液によりパッド酸化膜１４６をエッチ
ング除去する。図１１はナイトライド膜１４７とパッド
酸化膜１４６の除去後の状態を示している。

【００８４】その後、酸素と窒素との混合気体中で酸化
処理を行い図１２に示すように、厚さ４０ｎｍ程度を有
する二酸化シリコン膜からなる犠牲酸化膜７６を半導体
基板１のＮチャネル領域１４２とＰチャネル領域１４３
の全面に形成する。

【００８５】その後、全面にフォトレジストを形成し、
所定のフォトマスクを用いて露光および現像処理を行
い、ＭＯＮＯＳ型メモリトランジスタを形成する領域を
開口するようにフォトレジスト１１３をパターン形成す
る。

【００８６】そして、このフォトレジスト１１３をエッ
チングマスクとして、開口部の犠牲酸化膜７６をフッ酸
緩衝液によりエッチングする。その後、エッチングマス
クとして用いたフォトレジスト１１３を除去する。

【００８７】つぎに、酸素と窒素との混合気体中で酸化
処理を行って、図１３に示すように、厚さ３ｎｍ程度の
二酸化シリコンからなるトンネル酸化膜７１を、この半
導体基板１に形成する。この場合、フィールド酸化膜１
５または犠牲酸化膜７６がすでに形成されている表面
は、トンネル酸化膜７１の厚さが３ｎｍと薄いために膜
厚増加はなく、トンネル酸化膜７１は、犠牲酸化膜７６
を除去したＭＯＮＯＳ型メモリトランジスタの形成領域
のみに形成される。

【００８８】つぎに、このトンネル酸化膜７１上を含む
全面にＣＶＤ法により、窒化シリコン膜からなるメモリ
窒化膜７２を１０ｎｍ程度の厚さで形成する。このメモ
リ窒化膜７２の形成は、ジクロルシラン（ＳｉＨ２Ｃｌ
２）とアンモニア（ＮＨ３）との混合ガスを用いて、温
度７００℃でＣＶＤ法によって形成する。

【００８９】さらに、温度９５０℃、水蒸気酸化雰囲気
中で酸化処理を行い、メモリ窒化膜７２を酸化して、こ
のメモリ窒化膜７２上に膜厚３ｎｍの二酸化シリコン膜
からなるトップ酸化膜７３を形成する。この酸化処理に
より、メモリ窒化膜７２の膜厚は８ｎｍ程度となる。

【００９０】これにより、ＭＯＮＯＳ型メモリトランジ
スタを構成するメモリ絶縁膜７５は、厚さ３ｎｍのトン
ネル酸化膜７１と、厚さ８ｎｍのメモリ窒化膜７２と、
厚さ３ｎｍのトップ酸化膜７３とからなり、このメモリ
絶縁膜７５の実効酸化膜厚は１０ｎｍとなる。

【００９１】つぎに、全面にフォトレジストを形成し
て、所定のフォトマスクを用いて露光および現像処理を
行い、メモリ絶縁膜７５を形成する領域に、図１３に示
すようにフォトレジスト１１４をパターン形成する。

【００９２】そして、このフォトレジスト１１４をエッ
チングマスクとして、トップ酸化膜７３とメモリ絶縁膜
７２とトンネル酸化膜７１、およびＮチャネル型ＭＯＳ
トランジスタとＰチャネル型ＭＯＳトランジスタの形成
領域の犠牲酸化膜７６を、ＣＦ４とＨｅとＨＢｒ３とＯ
２との混合気体をエッチングガスに用いるドライエッチ
ング法によりエッチングする。その後、エッチングマス
クとして使用したフォトレジスト１１４を除去する。

【００９３】その後、酸素と窒素との混合気体中で酸化
処理を行い、図１４に示すように、厚さ１３ｎｍ程度を
有する二酸化シリコン膜からなるゲート酸化膜７４を半
導体基板１の全面に形成する。

【００９４】このゲート酸化膜７４の膜厚は、メモリ絶
縁膜７５の実効酸化膜１０ｎｍより厚い１３ｎｍに設定
している。これにより、Ｎチャネル型ＭＯＳトランジス
タのしきい値電圧は０．５Ｖ程度に、ＭＯＮＯＳ型メモ
リトランジスタの初期しきい値電圧は０．３Ｖ以下にす
ることができる。すなわち、同一ウェル領域１１の濃度
を用いて、酸化膜厚を変えることにより、Ｎチャネル型
ＭＯＳトランジスタとＭＯＮＯＳ型メモリトランジスタ
のしきい値電圧をそれぞれ設定している。

【００９５】その後、半導体基板１の全面にモノシラン
（ＳｉＨ４）のガスを用いて、温度６００℃でＣＶＤ法
によって多結晶シリコン膜からなるゲート電極材料３４
を４５０ｎｍ程度の厚さで形成する。

【００９６】つぎに、このゲート電極材料３４の全面に
フォトレジストを形成し、所定のフォトマスクを用いて
露光および現像を行って、ゲート電極を形成する領域に
図１４に示すようにフォトレジスト１１５をパターン形
成する。

【００９７】そして、このフォトレジスト１１５をエッ
チングマスクとして使用して、ゲート電極材料３４をＳ
Ｆ６とＯ２との混合気体をエッチングガスとして用いる
ドライエッチング法によりエッチングし、図１５に示す
ように、ゲート電極３３を形成する。その後、フォトレ
ジストを除去する。

【００９８】さらに、この半導体基板１の全面にフォト
レジストを形成し、所定のフォトマスクを用いて露光お
よび現像処理を行い、Ｎチャネル領域１４２を開口する
ようにフォトレジスト１１６をパターン形成する。この
フォトレジスト１１６をイオン注入のマスクとして使用
して、導電型がＮ型の不純物であるリンを、加速エネル
ギー５０ＫｅＶ、イオン注入量が３．０×１０１３atom
s/cm２程度で、Ｎチャネル領域１４２のＰウェル領域１
１にイオン注入し、Ｎ型ＬＤＤ層４５を形成する。その
後、フォトレジスト１１６を除去する。

【００９９】図示は省略するが、再び半導体基板１の全
面にフォトレジストを形成し、所定のフォトマスクを用
いて露光および現像処理を行い、Ｐチャネル領域１４３
を開口するようにフォトレジストを形成する。このフォ
トレジストをイオン注入のマスクとして用いて、Ｐ型の
不純物であるボロンを、加速エネルギー３０ＫｅＶ、イ
オン注入量３．０×１０１３atoms/cm２程度でイオン注
入し、Ｐ型ＬＤＤ層４６を形成する。その後、フォトレ
ジストを除去する。

【０１００】つぎに、全面に二酸化シリコン膜を主体と
する絶縁膜を形成する。その後、図１６に示すサイドウ
ォール３５を形成するために、Ｃ２Ｆ６とＨｅとＣＨＦ
３との混合気体をエッチングガスとして用いるドライエ
ッチング法を用いて全面に形成した絶縁膜をエッチング
する。これにより、ゲート電極３３の側壁にサイドウォ
ール３５を形成する。

【０１０１】さらに、図１５で説明したイオン注入と同
様に、この半導体基板１の全面にフォトレジストを形成
し、所定のフォトマスクを用いて露光および現像処理を
行い、Ｎチャネル領域１４２を開口するようにフォトレ
ジストをパターン形成する。このフォトレジストをイオ
ン注入のマスクとして使用して、導電型がＮ型の不純物
である砒素を、加速エネルギー６０ＫｅＶ、イオン注入
量が３．０×１０１５atoms/cm２程度で、Ｎチャネル領
域１４２のＰウェル領域１１にイオン注入する。その
後、フォトレジストを除去する。

【０１０２】同様に、半導体基板１の全面にフォトレジ
ストを形成し、所定のフォトマスクを用いて露光および
現像処理を行い、Ｐチャネル領域１４３を開口するよう
にフォトレジストを形成する。このフォトレジストをイ
オン注入のマスクとして用いて、Ｐ型の不純物であるボ
ロンを、加速エネルギー４０ＫｅＶ、イオン注入量３．
０×１０１５atoms/cm２程度でイオン注入する。その
後、フォトレジストを除去する。

【０１０３】つぎに、全面に二酸化シリコン膜を主体と
する層間絶縁膜１６を形成する。その後、イオン注入し
た不純物の活性化と層間絶縁膜１６のリフローを兼ね
て、窒素雰囲気中で、温度９００℃の熱処理を行う。

【０１０４】その結果、Ｎチャネル型ＭＯＳトランジス
タ５３およびＭＯＮＯＳ型メモリトランジスタ５６に高
濃度Ｎ型拡散層４１からなるソースとドレインおよびＮ
型ＬＤＤ層４５と、Ｐチャネル型ＭＯＳトランジスタ５
４の高濃度Ｐ型拡散層４２からなるソースとドレインお
よびＰ型ＬＤＤ層４６とを形成できる。

【０１０５】ついで、図示は省略するが、層間絶縁膜１
６上にコンタクトホール１７を開口するためのフォトレ
ジストをパターン形成する。そして、そのフォトレジス
トをエッチングマスクにして層間絶縁膜１６をエッチン
グして、図１６に示すように、各トランジスタのゲート
電極、ソース、ドレインに対応する位置にコンタクトホ
ール１７を設ける。

【０１０６】このコンタクトホール１７を形成するため
のエッチングは、Ｃ２Ｆ６とＨｅとＣＨＦ３との混合気
体をエッチングガスとして用いるドライエッチング法に
より行う。その後、フォトレジストを除去する。

【０１０７】つぎに、アルミニウムを主体とする配線材
料を、層間絶縁膜１６の全面に設け、その配線材料上に
配線を形成するためのフォトレジストをパターン形成す
る。そして、そのフォトレジストをマスクに使用して配
線材料をエッチングし、図１に示した各配線１８を設け
る。

【０１０８】この配線材料のエッチングは、ＢＣｌ３と
ＣＨＣｌ３とＣｌ２とＮ２との混合気体をエッチングガ
スとして用いるドライエッチング法により行う。これに
より、図１に示した本発明の半導体記憶装置が完成す
る。

【０１０９】［この発明の作用効果に係る説明］ここ
で、この発明による半導体記憶装置の作用効果を図１７
に示すデータ保持特性を示す特性図を用いて説明する。
このデータ保持特性を示す特性図は、従来例を破線８
６，８７で表し、この発明によるデータ保持特性を実線
８１，８３で表し、比較して示してある。

【０１１０】図１で説明した、この発明による半導体記
憶装置では、ＭＯＮＯＳ型メモリトランジスタの初期し
きい値電圧をＮチャネル型ＭＯＳトランジスタと同一の
Ｐウェル領域に形成し、かつ、ＭＯＮＯＳ型メモリトラ
ンジスタを構成するメモリ絶縁膜の実効酸化膜厚をＮチ
ャネル型ＭＯＳトランジスタのゲート酸化膜厚より薄く
設計しているため、図１７に示すようにＭＯＮＯＳ型メ
モリトランジスタの初期しきい値電圧８３を０．３Ｖ以
下とすることができる。

【０１１１】さらに、図２で示した読み出し回路で初期
しきい値電圧状態でのデータを消去状態とするようにＰ
チャネル型ＭＯＳトランジスタのＯＮ抵抗を設定してい
るため、図１７に示すセンスレベルの電圧（０．５Ｖ）
でＭＯＮＯＳ型メモリトランジスタのデータが書き込み
状態か消去状態かを決定している。

【０１１２】したがって、従来例で示すように、消去８
７側のデータが電子注入状態である書き込み８６側より
早くセンスレベルに達する場合には、消去８７側の特性
によりデータ保持特性が決まることになる。

【０１１３】さらに、従来例で示したようにＭＯＮＯＳ
型メモリトランジスタのウェル濃度を周辺ＭＯＳと変え
て形成した場合には、それぞれの製造ばらつきがしきい
値電圧に影響を与え、センスレベルに達する時間特性が
必ずしも消去８７側、書き込み８６側のどちらか一方の
特性にならず、製造ばらつきを反映し、データ保持特性
がばらつく結果となる。

【０１１４】また、この発明では、ＭＯＮＯＳ型メモリ
トランジスタを周辺ＭＯＳトランジスタと同一ウェル領
域内に形成し、ソース、ドレイン領域も同一構造として
いるため、製造ばらつきを小さく抑えることが可能とし
ている。さらに、ＭＯＮＯＳ型メモリトランジスタのし
きい値電圧をＭＯＳトランジスタとの実効酸化膜厚差で
制御しているため、センスレベル８４をＭＯＮＯＳ型メ
モリトランジスタの初期しきい値電圧８３より高い電圧
に設定すれば、図１７に示すようにデータ保持特性は書
き込み８１側のみで決めることができ、信頼性を高める
ことができる。

【０１１５】さらに、トンネル酸化膜を３．２〜４．５
ｎｍと厚くし、消去できないデバイス構造とした場合に
も初期しきい値電圧は消去８３状態に設定しているた
め、１回のみ書き込みが可能である信頼性の高いワンタ
イムＲＯＭとしても利用できる。

【０１１６】ここで、この発明による半導体記憶装置の
他の作用効果を、図４の特性図を用いて説明する。図４
は、前記したように、横軸に電源電圧、縦軸にＭＯＮＯ
Ｓ型メモリトランジスタのしきい値電圧（Ｖｔｈ）を示
したグラフである。

【０１１７】ＭＯＮＯＳ型メモリトランジスタを電子の
ホットエレクトロン注入による書き込みを行った場合の
書き込み８１側のしきい値電圧は、ドレイン側に局所的
に注入された電荷の影響で、図４に示すように電源電圧
依存性を持ち、電源電圧が高いほどしきい値電圧が低下
する傾向を示す。

【０１１８】したがって、従来例で示した読み出し回路
のセンスレベルでは、電源電圧依存性がＰチャネル型Ｍ
ＯＳトランジスタのオン抵抗変化よりも、上記ＭＯＮＯ
Ｓ型メモリトランジスタのオン抵抗変化が大きく影響
し、図４に示すようにセンスレベル８５は電源電圧に依
存し、電源電圧の上昇にともない上昇するため、データ
保持特性を考慮した特性では、高電源電圧側でのマージ
ンが低下する。

【０１１９】このため、この発明では、定電圧発生回路
６２で発生した定電圧で動作させることにより、図４に
示すように本発明８４のセンスレベルを一定とすること
ができ、しかも、１Ｖ程度の低電圧での読み出しが可能
であり、かつ、データ保持特性を向上することができ
る。

【０１２０】

【発明の効果】以上説明してきたように、本発明の半導
体記憶装置において、同一Ｐウェル領域内にＮチャネル
型ＭＯＳトランジスタとＮチャネル型のＭＯＮＯＳ型メ
モリトランジスタとを形成し、このＮチャネル型ＭＯＳ
トランジスタを構成するゲート酸化膜とＭＯＮＯＳ型メ
モリトランジスタを構成するメモリ絶縁膜との各膜厚を
制御することにより、ＭＯＮＯＳ型メモリトランジスタ
の初期しきい値電圧をＮチャネル型ＭＯＳトランジスタ
のしきい値電圧より低くしている。さらに、周辺回路を
構成するＮチャネル型ＭＯＳトランジスタとＰチャネル
型ＭＯＳトランジスタとは同一しきい値電圧に設定して
いる。このため、Ｎチャネル型ＭＯＮＯＳ型メモリトラ
ンジスタ専用のＰウェル領域形成は必要でなく、従来に
比べ製造プロセスが簡単である半導体記憶装置を提供す
ることができる。

【０１２１】本発明によれば、ＭＯＮＯＳ型メモリトラ
ンジスタの初期データを消去状態となるように、Ｐチャ
ネル型ＭＯＳトランジスタの負荷抵抗（オン抵抗）を制
御しているため、テスティングでの消去動作が不要とな
り、テスト工程を簡略化することができる。

【０１２２】さらに、本発明によれば、トンネル酸化膜
厚を厚く設定しているため、消去できないワンタイムＲ
ＯＭとして使用でき、データ保持特性を書き込み側のみ
で決めることができ、データ保持特性のばらつきを抑
え、高信頼性の半導体記憶装置を提供することができ
る。

【０１２３】さらに、本発明によれば、ＭＯＮＯＳ型メ
モリトランジスタのデータ読み出しを行わない待機時に
は、ＭＯＮＯＳ型メモリトランジスタと並列に接続した
Ｎチャネル型ＭＯＳトランジスタをオン状態とし、ＭＯ
ＮＯＳ型メモリトランジスタのソース、ドレイン両端子
を同一電位としているため、ドレインディスターブを完
全に抑制することができる。さらに、ＭＯＮＯＳ型メモ
リトランジスタが消去データ時のメモリセルのリーク電
流を抑制することができる。

【０１２４】さらに、本発明によれば、上記、リーク電
流およびドレインディスターブを抑制したＭＯＮＯＳ型
メモリトランジスタの高集積化が可能である。

【０１２５】本発明によれば、センスレベルの電源電圧
依存性がなくなり、電源電圧変動によるデータ保持特性
の変化を防止でき、１Ｖ程度の低電圧での読み出しが可
能であり、かつ、安定したデータ保持特性が得られ高信
頼性を備えた半導体記憶装置が提供できる。

【図面の簡単な説明】

【図１】本発明の実施形態における半導体記憶装置の構
造を示す断面図である。

【図２】本発明の実施形態における半導体記憶装置の構
成を示す回路図である。

【図３】本発明の実施形態における半導体記憶装置の構
成を示す回路図である。

【図４】本発明の実施形態と従来例における半導体記憶
装置の電源電圧としきい値電圧との相関を示した特性図
である。

【図５】本発明の実施形態における半導体記憶装置の構
成を示す回路図である。

【図６】本発明の実施形態における半導体記憶装置の製
造方法を示す断面図である。

【図７】本発明の実施形態における半導体記憶装置の製
造方法を示す断面図である。

【図８】本発明の実施形態における半導体記憶装置の製
造方法を示す断面図である。

【図９】本発明の実施形態における半導体記憶装置の製
造方法を示す断面図である。

【図１０】本発明の実施形態における半導体記憶装置の
製造方法を示す断面図である。

【図１１】本発明の実施形態における半導体記憶装置の
製造方法を示す断面図である。

【図１２】本発明の実施形態における半導体記憶装置の
製造方法を示す断面図である。

【図１３】本発明の実施形態における半導体記憶装置の
製造方法を示す断面図である。

【図１４】本発明の実施形態における半導体記憶装置の
製造方法を示す断面図である。

【図１５】本発明の実施形態における半導体記憶装置の
製造方法を示す断面図である。

【図１６】本発明の実施形態における半導体記憶装置の
製造方法を示す断面図である。

【図１７】本発明の実施形態と従来例における半導体記
憶装置のデータ保持特性を示した特性図である。

【図１８】従来例における半導体記憶装置の構造を示す
断面図である。

【図１９】従来例における半導体記憶装置の構造を示す
断面図である。

【図２０】従来例における半導体記憶装置の構造を示す
断面図である。

【図２１】従来例における半導体記憶装置の構成を示す
回路図である。

【符号の説明】

１ 半導体基板 １１ 第１のＰウェル領域 １２ 第２のＰウェル領域 １３ Ｎウェル領域 １４ チャネルドープ層 １５ フィールド酸化膜 １６ 層間絶縁膜 １７ コンタクトホール １８ 配線 ２１ 第１の酸化膜 ２２ 第２の酸化膜 ３１ 浮遊ゲート ３２ 制御ゲート ３３ ゲート電極 ３４ ゲート電極材料 ３５ サイドウォール ４１ 高濃度Ｎ型拡散層 ４２ 高濃度Ｐ型拡散層 ４３ ドレイン ４４ ソース ４５ Ｎ型ＬＤＤ層 ４６ Ｐ型ＬＤＤ層 ５１ メモリトランジスタ ５３ Ｎチャネル型ＭＯＳトランジスタ ５４ Ｐチャネル型ＭＯＳトランジスタ ５５ 周辺回路 ５６ ＭＯＮＯＳ型メモリトランジスタ ６１ 出力インバータ ７１ トンネル酸化膜 ７２ メモリ窒化膜 ７３ トップ酸化膜 ７４ ゲート酸化膜 ７５ メモリ絶縁膜 ７６ 犠牲酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｇ１１Ｃ 17/00 ６２１Ｚ ４８１ ６２２Ｅ 27/115 ６３６Ｂ 29/788 29/792 Ｆターム(参考） 5B025 AA07 AC03 AD05 AE00 AE08 5F048 AB01 AC03 BA01 BB05 BC06 BE03 BG01 BG12 DA25 5F083 CR11 EP18 EP63 EP68 EP76 ER02 GA05 JA36 LA10 NA08 PR21 PR36 PR43 PR45 PR46 PR53 PR55 PR56 ZA07 ZA12 5F101 BA45 BC11 BE02 BE05 BH21

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、上記半導体基板に形成さ
   れたＰウェル領域とＮウェル領域と、上記半導体基板の
   表面に形成されたフィールド酸化膜と、高濃度Ｎ型拡散
   層と、ゲート酸化膜とゲート電極とを有するＮチャネル
   型ＭＯＳトランジスタと、高濃度Ｎ型拡散層と、トンネ
   ル酸化膜とメモリ窒化膜とトップ酸化膜とからなるメモ
   リ絶縁膜とゲート電極とを有するＭＯＮＯＳ型メモリト
   ランジスタと、高濃度Ｎ型拡散層と、ゲート酸化膜とゲ
   ート電極とを有するＰチャネル型ＭＯＳトランジスタと
   を備える半導体記憶装置であって、Ｎチャネル型ＭＯＳ
   トランジスタとＭＯＮＯＳ型メモリトランジスタとは、
   同一の上記Ｐウェル領域内に形成されており、上記ＭＯ
   ＮＯＳ型メモリトランジスタを構成するメモリ絶縁膜の
   実効酸化膜厚は、上記Ｎチャネル型ＭＯＳトランジスタ
   を構成するゲート酸化膜より薄くすることを特徴とする
   半導体記憶装置。
2. 【請求項２】 ソースを電源電位に接続するＰチャネル
   型ＭＯＳトランジスタと、Ｐチャネル型ＭＯＳトランジ
   スタのドレインに直列接続し、ソースが接地電位と接続
   するＭＯＮＯＳ型メモリトランジスタと、ＭＯＮＯＳ型
   メモリトランジスタと並列接続するＮチャネル型ＭＯＳ
   トランジスタと、並列接続したＭＯＮＯＳ型メモリトラ
   ンジスタおよびＮチャネル型ＭＯＳトランジスタとＰチ
   ャネル型ＭＯＳトランジスタとの接続点の出力端子に接
   続する出力インバータとを有することを特徴とする半導
   体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、Ｐチャネル型ＭＯＳトランジスタのソースに定電圧
   発生回路を接続することを特徴とする半導体記憶装置。
4. 【請求項４】 請求項２記載の半導体記憶装置におい
   て、ＭＯＮＯＳ型メモリトランジスタは複数個からなる
   ことを特徴とする半導体記憶装置。
5. 【請求項５】 半導体基板に、Ｐウェル領域と、Ｎウェ
   ル領域を形成する工程と、半導体基板にフィールド酸化
   膜を形成する工程と、素子領域に犠牲酸化膜を形成し、
   フォトエッチング処理によりメモリ素子領域の犠牲酸化
   膜を除去する工程と、ＭＯＮＯＳ型メモリトランジスタ
   形成領域にメモリ酸化膜とメモリ窒化膜とトップ酸化膜
   とからなるメモリ絶縁膜を形成し、Ｎチャネル型ＭＯＳ
   トランジスタとＰチャネル型ＭＯＳトランジスタの形成
   領域に上記メモリ絶縁膜の実効酸化膜より厚いゲート酸
   化膜を形成し、さらに全面にゲート電極材料を形成する
   工程と、ゲート電極材料をフォトエッチング処理してＮ
   チャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳト
   ランジスタとＭＯＮＯＳ型メモリトランジスタのゲート
   電極を形成する工程と、ゲート電極と整合した領域の半
   導体基板にＮ型不純物層と高濃度Ｐ型不純物層を形成す
   る工程と、層間絶縁膜を形成し、フォトエッチング処理
   により層間絶縁膜にコンタクト窓を形成する工程と、配
   線金属を形成する工程とを有することを特徴とする半導
   体記憶装置の製造方法。