JP2003273163A - 半導体素子実装用基板及び半導体素子並びにその半導体素子実装用基板又は半導体素子を用いた液晶表示パネル - Google Patents
半導体素子実装用基板及び半導体素子並びにその半導体素子実装用基板又は半導体素子を用いた液晶表示パネルInfo
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- JP2003273163A JP2003273163A JP2002071403A JP2002071403A JP2003273163A JP 2003273163 A JP2003273163 A JP 2003273163A JP 2002071403 A JP2002071403 A JP 2002071403A JP 2002071403 A JP2002071403 A JP 2002071403A JP 2003273163 A JP2003273163 A JP 2003273163A
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- Liquid Crystal (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 導電粒子が埋もれ過ぎることがなく、半導体
素子のバンプや半導体素子実装用基板の電極端子の表面
に凹部がある場合や、高さにバラツキがある場合、半導
体素子や半導体素子実装用基板の厚みが不均一な場合等
でも導通状態を良好にすることができ、経時的変化によ
る導通不良の発生も少なく、また、導電粒子の圧痕も出
現し易くする。 【解決手段】 電極端子１は、半導体素子実装用基板４
側から順に最下位層１ａ、一層以上の内層１ｂ、最上位
層１ｃが積層された複数層で構成されており、最上位層
１ｃ及び最下位層１ａが少なくとも一の内層よりも硬度
が高くなるようにする。電極端子１の厚みをＴとし、前
記一以上の内層１ｂの厚みをｔとし、電極端子の層数を
ａとすると、ｔ≦３Ｔ／ａを満たすようにする。
素子のバンプや半導体素子実装用基板の電極端子の表面
に凹部がある場合や、高さにバラツキがある場合、半導
体素子や半導体素子実装用基板の厚みが不均一な場合等
でも導通状態を良好にすることができ、経時的変化によ
る導通不良の発生も少なく、また、導電粒子の圧痕も出
現し易くする。 【解決手段】 電極端子１は、半導体素子実装用基板４
側から順に最下位層１ａ、一層以上の内層１ｂ、最上位
層１ｃが積層された複数層で構成されており、最上位層
１ｃ及び最下位層１ａが少なくとも一の内層よりも硬度
が高くなるようにする。電極端子１の厚みをＴとし、前
記一以上の内層１ｂの厚みをｔとし、電極端子の層数を
ａとすると、ｔ≦３Ｔ／ａを満たすようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、表面に電極端子が
形成された半導体素子実装用基板、及びバンプを有する
半導体素子、並びにその半導体素子実装用基板又は半導
体素子を用いた液晶表示パネルに関する。
形成された半導体素子実装用基板、及びバンプを有する
半導体素子、並びにその半導体素子実装用基板又は半導
体素子を用いた液晶表示パネルに関する。
【０００２】
【従来の技術】近年、電子機器の小型化の要求に対応す
るため、より高密度の半導体素子の実装が要求される。
この高密度の実装を行う方法として一般的にフェイスダ
ウンによる実装方法がある。図６に半導体素子ＩＣ１を
半導体素子実装用基板１４にフェイスダウンにより実装
した状態を示す。このフェイスダウンによる実装は、半
導体素子ＩＣ１のバンプ１Ｂと半導体実装用基板１４の
電極端子１１とを対向させて、圧着ツールを使用して半
導体素子ＩＣ１の上側から加熱加圧し、半導体素子ＩＣ
１を半導体実装基板１４である透明なガラス基板に導電
粒子ｒを含む異方性導電膜（Anisotropic Conductive
Film：ACF）８を介して固着することにより、半導体
素子ＩＣ１を半導体実装基板１４に実装する方法であ
り、異方性導電膜８を接続端子間に介在させることによ
り高密度実装を可能にするようになってきている（ファ
インピッチ化）。この実装方法によれば、ワイヤボンデ
ィング等による通常の実装方法に比べて、半導体素子Ｉ
Ｃ１を高密度に実装できるという利点がある。
るため、より高密度の半導体素子の実装が要求される。
この高密度の実装を行う方法として一般的にフェイスダ
ウンによる実装方法がある。図６に半導体素子ＩＣ１を
半導体素子実装用基板１４にフェイスダウンにより実装
した状態を示す。このフェイスダウンによる実装は、半
導体素子ＩＣ１のバンプ１Ｂと半導体実装用基板１４の
電極端子１１とを対向させて、圧着ツールを使用して半
導体素子ＩＣ１の上側から加熱加圧し、半導体素子ＩＣ
１を半導体実装基板１４である透明なガラス基板に導電
粒子ｒを含む異方性導電膜（Anisotropic Conductive
Film：ACF）８を介して固着することにより、半導体
素子ＩＣ１を半導体実装基板１４に実装する方法であ
り、異方性導電膜８を接続端子間に介在させることによ
り高密度実装を可能にするようになってきている（ファ
インピッチ化）。この実装方法によれば、ワイヤボンデ
ィング等による通常の実装方法に比べて、半導体素子Ｉ
Ｃ１を高密度に実装できるという利点がある。
【０００３】このようにフェイスダウンにより実装され
た半導体素子ＩＣ１のバンプ１Ｂと半導体実装基板１の
電極端子１１との電気的接続は、異方性導電膜８の導電
粒子ｒをバンプ１Ｂと電極端子１１との間に挟持される
ことで導通状態が得られるが、その電気的接続は、半導
体素子ＩＣを上側から押圧する押圧力（熱圧着）により
導電粒子ｒを押し潰して接続抵抗を小さくすることによ
って確実なものとされる。
た半導体素子ＩＣ１のバンプ１Ｂと半導体実装基板１の
電極端子１１との電気的接続は、異方性導電膜８の導電
粒子ｒをバンプ１Ｂと電極端子１１との間に挟持される
ことで導通状態が得られるが、その電気的接続は、半導
体素子ＩＣを上側から押圧する押圧力（熱圧着）により
導電粒子ｒを押し潰して接続抵抗を小さくすることによ
って確実なものとされる。
【０００４】電極端子１１の材料としては、アルミニウ
ム（Ａｌ）やクロム（Ｃｒ）、金（Ａｕ）、ＩＴＯ等が
用いられており、バンプ１Ｂの材料としては、金（Ａ
ｕ）等が用いられている。異方性導電膜８は、絶縁性を
有する接着剤中に導電粒子ｒが分散され厚み方向（接続
方向）に導電性を有し、面方向（横方向）に絶縁性を有
するペースト状又はフィルム状の接着剤８であり、導電
粒子ｒには、ニッケル粒子や、樹脂製の粒子に金メッキ
を施したもの等が用いられている。
ム（Ａｌ）やクロム（Ｃｒ）、金（Ａｕ）、ＩＴＯ等が
用いられており、バンプ１Ｂの材料としては、金（Ａ
ｕ）等が用いられている。異方性導電膜８は、絶縁性を
有する接着剤中に導電粒子ｒが分散され厚み方向（接続
方向）に導電性を有し、面方向（横方向）に絶縁性を有
するペースト状又はフィルム状の接着剤８であり、導電
粒子ｒには、ニッケル粒子や、樹脂製の粒子に金メッキ
を施したもの等が用いられている。
【０００５】かかるフェイスダウンにより実装された半
導体素子ＩＣ１のバンプ１Ｂと半導体素子実装用基板１
４の電極端子１１との導通検査には様々な方法がある
が、その一つとして導電粒子ｒの圧痕（熱圧着による痕
跡）の有無により検査する方法がある。この検査方法
は、主にガラスやプラスチック等の透明なガラス基板１
４に半導体素子ＩＣが実装されるＣＯＧ実装の場合に用
いられる検査方法であり、実装工程において半導体素子
ＩＣを上側から押圧すると、電極端子１１に導電粒子ｒ
が押し当てられ電極端子１１が***して圧痕が生じる
が、この圧痕の数や大きさや高さ等を透明なガラス基板
１４の裏側から観察することにより導通状態を判断する
方法である。この検査方法によれば、導電粒子ｒの圧痕
の数や大きさや高さに所定の基準を設けて、基準より高
い場合は導通良好であり、低い場合は導通不良と判断さ
れる。なお、液晶表示パネルにおける半導体素子の実装
では、ガラス基板上の電極端子（接続用電極又は電極パ
ッド）に直接半導体素子を接続するＣＯＧ（chip on gl
ass）実装が主流となって来ているが、ＣＯＧ実装等
は、前記異方性導電膜（ＡＣＦ）を使用して、バンプを
有する半導体素子を実装することが通常であり、この検
査方法は液晶表示パネルの導通検査に用いられることが
多い。
導体素子ＩＣ１のバンプ１Ｂと半導体素子実装用基板１
４の電極端子１１との導通検査には様々な方法がある
が、その一つとして導電粒子ｒの圧痕（熱圧着による痕
跡）の有無により検査する方法がある。この検査方法
は、主にガラスやプラスチック等の透明なガラス基板１
４に半導体素子ＩＣが実装されるＣＯＧ実装の場合に用
いられる検査方法であり、実装工程において半導体素子
ＩＣを上側から押圧すると、電極端子１１に導電粒子ｒ
が押し当てられ電極端子１１が***して圧痕が生じる
が、この圧痕の数や大きさや高さ等を透明なガラス基板
１４の裏側から観察することにより導通状態を判断する
方法である。この検査方法によれば、導電粒子ｒの圧痕
の数や大きさや高さに所定の基準を設けて、基準より高
い場合は導通良好であり、低い場合は導通不良と判断さ
れる。なお、液晶表示パネルにおける半導体素子の実装
では、ガラス基板上の電極端子（接続用電極又は電極パ
ッド）に直接半導体素子を接続するＣＯＧ（chip on gl
ass）実装が主流となって来ているが、ＣＯＧ実装等
は、前記異方性導電膜（ＡＣＦ）を使用して、バンプを
有する半導体素子を実装することが通常であり、この検
査方法は液晶表示パネルの導通検査に用いられることが
多い。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来の構成では、例えば電極端子１１にアルミニウム（Ａ
ｌ）等のような硬度の低い材料を使用した場合は、図７
に示すように、圧着ツールＳ２で半導体素子ＩＣ１を押
圧すると（図中矢印方向）、導電粒子ｒが硬度の低い電
極端子１１に埋もれ過ぎてしまい潰れないことがあっ
た。すなわち、圧着ツールからの押圧力がバンプ１Ｂと
電極端子１１との間に挟持された導電粒子ｒに加わり電
極端子１１に埋もれるが、更にその導電粒子ｒを潰すま
での押圧力が加わらないため、潰れないことがあった。
このため、バンプ１Ｂと導電粒子ｒとの接地面積が小さ
くなり、接続抵抗が高くなって電極端子１１とバンプ１
Ｂとの間に導通不良が生じることがあり、電気的接続の
信頼性が低いという問題があった。また、硬度の低い電
極端子１１は衝撃や熱等に弱く、経時的変化によって導
通不良が生じることがあり、初期検査時においては導通
不良が発生していない場合でも、出荷後等において導通
不良が発生する場合もあった。経時的変化としては、例
えば、温度変化や他の部品の実装や組み立てによる影響
等により形状等が変化する。
来の構成では、例えば電極端子１１にアルミニウム（Ａ
ｌ）等のような硬度の低い材料を使用した場合は、図７
に示すように、圧着ツールＳ２で半導体素子ＩＣ１を押
圧すると（図中矢印方向）、導電粒子ｒが硬度の低い電
極端子１１に埋もれ過ぎてしまい潰れないことがあっ
た。すなわち、圧着ツールからの押圧力がバンプ１Ｂと
電極端子１１との間に挟持された導電粒子ｒに加わり電
極端子１１に埋もれるが、更にその導電粒子ｒを潰すま
での押圧力が加わらないため、潰れないことがあった。
このため、バンプ１Ｂと導電粒子ｒとの接地面積が小さ
くなり、接続抵抗が高くなって電極端子１１とバンプ１
Ｂとの間に導通不良が生じることがあり、電気的接続の
信頼性が低いという問題があった。また、硬度の低い電
極端子１１は衝撃や熱等に弱く、経時的変化によって導
通不良が生じることがあり、初期検査時においては導通
不良が発生していない場合でも、出荷後等において導通
不良が発生する場合もあった。経時的変化としては、例
えば、温度変化や他の部品の実装や組み立てによる影響
等により形状等が変化する。
【０００７】かかる問題は、特に導電粒子ｒの硬度より
も電極端子１１の硬度が低い場合に生じていた。すなわ
ち、導電粒子ｒがニッケル粒子等の材料で形成されてお
り、電極端子１１がニッケル等よりも硬度の低いアルミ
ニウム等の材料で形成されている場合には、導電粒子ｒ
が電極端子１１に埋もれてしまい押し潰されないため、
導通不良が発生していた。
も電極端子１１の硬度が低い場合に生じていた。すなわ
ち、導電粒子ｒがニッケル粒子等の材料で形成されてお
り、電極端子１１がニッケル等よりも硬度の低いアルミ
ニウム等の材料で形成されている場合には、導電粒子ｒ
が電極端子１１に埋もれてしまい押し潰されないため、
導通不良が発生していた。
【０００８】一方、電極端子１１にニッケル（Ｎｉ）等
の硬度が高い材料を使用した場合は、導電粒子ｒが電極
端子１１に埋もれ過ぎることがなく上記問題は生じない
が、図８（ａ）に示すように、複数のバンプ１Ｂ，１Ｂ
の高さにバラツキがある場合は、高さの低いバンプ１Ｂ
１では導電粒子ｒが十分に加圧されず潰れなかったり、
図８（ｂ）に示すように、製造不良等によりバンプ１Ｂ
（１Ｂ１）の表面に凹部（クレーター）がある場合は、
凹部の個所では導電粒子ｒが十分に加圧されず潰されな
かったり、図８（ｃ）に示すように、半導体素子ＩＣの
厚みが不均一であり部分的に薄くなっている場合は、半
導体素子ＩＣの厚みが薄くなっている方のバンプ１Ｂ１
では導電粒子ｒが十分に加圧されず潰されないため、導
電粒子ｒとバンプ１Ｂ（１Ｂ１）及び導電粒子ｒと電極
端子１１との接続抵抗が高くなり、導通不良が生じてい
た。
の硬度が高い材料を使用した場合は、導電粒子ｒが電極
端子１１に埋もれ過ぎることがなく上記問題は生じない
が、図８（ａ）に示すように、複数のバンプ１Ｂ，１Ｂ
の高さにバラツキがある場合は、高さの低いバンプ１Ｂ
１では導電粒子ｒが十分に加圧されず潰れなかったり、
図８（ｂ）に示すように、製造不良等によりバンプ１Ｂ
（１Ｂ１）の表面に凹部（クレーター）がある場合は、
凹部の個所では導電粒子ｒが十分に加圧されず潰されな
かったり、図８（ｃ）に示すように、半導体素子ＩＣの
厚みが不均一であり部分的に薄くなっている場合は、半
導体素子ＩＣの厚みが薄くなっている方のバンプ１Ｂ１
では導電粒子ｒが十分に加圧されず潰されないため、導
電粒子ｒとバンプ１Ｂ（１Ｂ１）及び導電粒子ｒと電極
端子１１との接続抵抗が高くなり、導通不良が生じてい
た。
【０００９】これらの問題は、電極端子１１の表面に凹
部がある場合（バンプ表面や電極端子表面には凹凸があ
り、熱圧着により高さで約１〜２μｍ程度変形する。）
や、電極端子１１の高さにバラツキがある場合、半導体
素子実装用基板１４の厚みが不均一な場合にも同様に生
じていた。
部がある場合（バンプ表面や電極端子表面には凹凸があ
り、熱圧着により高さで約１〜２μｍ程度変形する。）
や、電極端子１１の高さにバラツキがある場合、半導体
素子実装用基板１４の厚みが不均一な場合にも同様に生
じていた。
【００１０】また、導電粒子ｒの圧痕により導通状態を
検査する検査方法においては、電極端子１１に硬度の低
い材料を用いると、電極端子１１に圧痕が出現しにくく
いため、半導体実装用基板１４の裏側から圧痕が認識し
難く、顕微鏡等を使用した目視検査が行い難くなった
り、検査精度が低下したりする等の問題が生じていた。
検査する検査方法においては、電極端子１１に硬度の低
い材料を用いると、電極端子１１に圧痕が出現しにくく
いため、半導体実装用基板１４の裏側から圧痕が認識し
難く、顕微鏡等を使用した目視検査が行い難くなった
り、検査精度が低下したりする等の問題が生じていた。
【００１１】そこで本発明の目的は、導電粒子が埋もれ
過ぎることがなく、半導体素子のバンプや半導体素子実
装用基板の電極端子の表面に凹部がある場合や、高さに
バラツキがある場合、半導体素子や半導体素子実装用基
板の厚みが不均一な場合等でも導通状態を良好にするこ
とができ、経時的変化による導通不良の発生も少なく、
また、導電粒子の圧痕も出現し易い半導体実装用基板、
半導体素子並びにこれらを用いた液晶表示パネルを提供
することにある。
過ぎることがなく、半導体素子のバンプや半導体素子実
装用基板の電極端子の表面に凹部がある場合や、高さに
バラツキがある場合、半導体素子や半導体素子実装用基
板の厚みが不均一な場合等でも導通状態を良好にするこ
とができ、経時的変化による導通不良の発生も少なく、
また、導電粒子の圧痕も出現し易い半導体実装用基板、
半導体素子並びにこれらを用いた液晶表示パネルを提供
することにある。
【００１２】
【課題を解決するための手段】本発明の請求項１記載の
半導体素子実装用基板は、バンプを有する半導体素子が
導電粒子を含む異方性導電膜を介して実装され、導電粒
子をバンプとの間に挟持する電極端子が表面に形成され
た半導体素子実装用基板において、上記電極端子は、半
導体素子実装用基板側から順に一層以上の下位層と最上
位層が積層された複数層で構成されており、最上位層は
少なくとも一の下位層よりも硬度が高いことを特徴とす
る。一層以上の下層は、一層でも良く、二層以上でも良
い。
半導体素子実装用基板は、バンプを有する半導体素子が
導電粒子を含む異方性導電膜を介して実装され、導電粒
子をバンプとの間に挟持する電極端子が表面に形成され
た半導体素子実装用基板において、上記電極端子は、半
導体素子実装用基板側から順に一層以上の下位層と最上
位層が積層された複数層で構成されており、最上位層は
少なくとも一の下位層よりも硬度が高いことを特徴とす
る。一層以上の下層は、一層でも良く、二層以上でも良
い。
【００１３】この発明によれば、導電粒子を含む異方性
導電膜を介してバンプを有する半導体素子を熱圧着によ
り実装する際、電極端子の最上位層は少なくとも一の下
位層よりも硬度が高いので、硬度の高い最上位層ではバ
ンプと電極端子との間に挟持された導電粒子が埋もれ過
ぎず、導電粒子が潰され易くなるとともに、硬度の低い
少なくとも一の下位層により、バンプや半導体素子の表
面の凹部や高さのバラツキや、半導体素子の厚みの不均
一を吸収することができる。
導電膜を介してバンプを有する半導体素子を熱圧着によ
り実装する際、電極端子の最上位層は少なくとも一の下
位層よりも硬度が高いので、硬度の高い最上位層ではバ
ンプと電極端子との間に挟持された導電粒子が埋もれ過
ぎず、導電粒子が潰され易くなるとともに、硬度の低い
少なくとも一の下位層により、バンプや半導体素子の表
面の凹部や高さのバラツキや、半導体素子の厚みの不均
一を吸収することができる。
【００１４】本発明の請求項２記載の半導体素子実装用
基板は、バンプを有する半導体素子が導電粒子を含む異
方性導電膜を介して実装され、導電粒子をバンプとの間
に挟持して導通する電極端子が表面に形成されるととも
に、その電極端子を裏面側から透視可能な透明な基板か
らなる半導体素子実装用基板において、上記電極端子
は、半導体素子実装用基板側から順に最下位層、一層以
上の内層、最上位層が積層された複数層で構成されてお
り、最上位層及び最下位層は少なくとも一の内層よりも
硬度が高いことを特徴とする。一層以上の内層は、一層
でも良く、二層以上でも良い。
基板は、バンプを有する半導体素子が導電粒子を含む異
方性導電膜を介して実装され、導電粒子をバンプとの間
に挟持して導通する電極端子が表面に形成されるととも
に、その電極端子を裏面側から透視可能な透明な基板か
らなる半導体素子実装用基板において、上記電極端子
は、半導体素子実装用基板側から順に最下位層、一層以
上の内層、最上位層が積層された複数層で構成されてお
り、最上位層及び最下位層は少なくとも一の内層よりも
硬度が高いことを特徴とする。一層以上の内層は、一層
でも良く、二層以上でも良い。
【００１５】この発明によれば、導電粒子を含む異方性
導電膜を介してバンプを有する半導体素子を熱圧着によ
り実装する際、電極端子の最上位層は少なくとも一の内
層よりも硬度が高いので、半導体素子を載置して押圧す
ると、硬度の高い最上位層ではバンプと電極端子との間
に挟持された導電粒子が埋もれ過ぎず、導電粒子が潰さ
れ易くなるとともに、硬度の低い少なくとも一の下位層
により、バンプや半導体素子の表面の凹部や高さのバラ
ツキや、半導体素子の厚みの不均一を吸収することがで
きる。また、半導体素子実装用基板は透明な基板からな
るとともに電極端子の最下位層は硬度が高いので、半導
体素子実装用基板半導体素子実装用基板の裏側から導電
粒子の圧痕が認識し易くなり、導電粒子の圧痕による導
通検査が行い易くなる。
導電膜を介してバンプを有する半導体素子を熱圧着によ
り実装する際、電極端子の最上位層は少なくとも一の内
層よりも硬度が高いので、半導体素子を載置して押圧す
ると、硬度の高い最上位層ではバンプと電極端子との間
に挟持された導電粒子が埋もれ過ぎず、導電粒子が潰さ
れ易くなるとともに、硬度の低い少なくとも一の下位層
により、バンプや半導体素子の表面の凹部や高さのバラ
ツキや、半導体素子の厚みの不均一を吸収することがで
きる。また、半導体素子実装用基板は透明な基板からな
るとともに電極端子の最下位層は硬度が高いので、半導
体素子実装用基板半導体素子実装用基板の裏側から導電
粒子の圧痕が認識し易くなり、導電粒子の圧痕による導
通検査が行い易くなる。
【００１６】本発明の請求項３記載の半導体素子実装用
基板は、請求項２記載の発明を前提として、前記電極端
子の厚みをＴとし、前記一以上の内層の厚みをｔとし、
電極端子の層数をａとすると、ｔ≦３Ｔ／ａを満たすこ
とを特徴とする。
基板は、請求項２記載の発明を前提として、前記電極端
子の厚みをＴとし、前記一以上の内層の厚みをｔとし、
電極端子の層数をａとすると、ｔ≦３Ｔ／ａを満たすこ
とを特徴とする。
【００１７】この発明によれば、一以上の内層の厚みが
厚くなり過ぎすることがないので、半導体素子を載置し
て押圧しても、その押圧力が内層により吸収され過ぎる
ことがない。すなわち、本願発明者等は、内層の厚さが
厚いと、導電粒子を潰す確率が低くなることを認識して
いるが、上記関係式を満たすことにより、導電粒子に適
当な押圧力（熱圧着力）、特に上方からの押圧力が加え
ることにより、導電粒子が硬度の高い最上位層に潰され
易くなる。また、押圧力が最下位層に伝達され易くなる
ため最下位層に導電粒子の圧痕が更に出現し易くなる。
厚くなり過ぎすることがないので、半導体素子を載置し
て押圧しても、その押圧力が内層により吸収され過ぎる
ことがない。すなわち、本願発明者等は、内層の厚さが
厚いと、導電粒子を潰す確率が低くなることを認識して
いるが、上記関係式を満たすことにより、導電粒子に適
当な押圧力（熱圧着力）、特に上方からの押圧力が加え
ることにより、導電粒子が硬度の高い最上位層に潰され
易くなる。また、押圧力が最下位層に伝達され易くなる
ため最下位層に導電粒子の圧痕が更に出現し易くなる。
【００１８】本発明の請求項４記載の半導体素子実装用
基板は、請求項１乃至請求項３記載の発明を前提とし
て、前記電極端子の最上位層の硬度は、前記導電粒子の
硬度よりも高いことを特徴とする。
基板は、請求項１乃至請求項３記載の発明を前提とし
て、前記電極端子の最上位層の硬度は、前記導電粒子の
硬度よりも高いことを特徴とする。
【００１９】この発明によれば、最上位層の硬度が導電
粒子の硬度よりも高いため、導電粒子は最上位層に埋も
れ過ぎることなく、確実に潰されることとなる。
粒子の硬度よりも高いため、導電粒子は最上位層に埋も
れ過ぎることなく、確実に潰されることとなる。
【００２０】本発明の請求項５記載の液晶表示パネル
は、前記請求項１乃至請求項４記載の半導体素子実装用
基板は、一対の基板の間に液晶を挟持する液晶表示パネ
ルの一方側基板であり、前記電極端子はその一方側基板
の表面に形成された電極端子であることを特徴とする。
は、前記請求項１乃至請求項４記載の半導体素子実装用
基板は、一対の基板の間に液晶を挟持する液晶表示パネ
ルの一方側基板であり、前記電極端子はその一方側基板
の表面に形成された電極端子であることを特徴とする。
【００２１】この発明によれば、電極端子の構成が、導
電粒子が潰され易く、バンプや半導体素子の表面の凹部
や高さのバラツキや半導体素子の厚みの不均一を吸収で
きる構成となっているため、電極端子とバンプとの接続
の信頼性が高い液晶表示パネルとなる。また、導電粒子
の圧痕が出現し易い構成となっているため、圧痕による
導通検査の精度を高めることができる。
電粒子が潰され易く、バンプや半導体素子の表面の凹部
や高さのバラツキや半導体素子の厚みの不均一を吸収で
きる構成となっているため、電極端子とバンプとの接続
の信頼性が高い液晶表示パネルとなる。また、導電粒子
の圧痕が出現し易い構成となっているため、圧痕による
導通検査の精度を高めることができる。
【００２２】本発明の請求項６記載の半導体素子は、表
面に電極端子が形成された半導体素子実装用基板に導電
粒子を含む異方性導電膜を介して実装され、導電粒子を
電極端子との間に挟持して導通するバンプが形成された
半導体素子において、上記バンプは、半導体素子側から
順に一層以上の下位層と最上位層が積層された複数層で
構成されており、最上位層は下位層のうち少なくとも一
の下位層よりも硬度が高いことを特徴とする。
面に電極端子が形成された半導体素子実装用基板に導電
粒子を含む異方性導電膜を介して実装され、導電粒子を
電極端子との間に挟持して導通するバンプが形成された
半導体素子において、上記バンプは、半導体素子側から
順に一層以上の下位層と最上位層が積層された複数層で
構成されており、最上位層は下位層のうち少なくとも一
の下位層よりも硬度が高いことを特徴とする。
【００２３】この発明によれば、最上位層は少なくとも
一の下位層よりも硬度が高いので、半導体素子を載置し
て押圧すると、硬度の高い最上位層では突起電極と電極
端子との間に挟持された導電粒子が埋もれ過ぎることが
なく、硬度の低い少なくとも一の下位層ではバンプや半
導体素子の高さのバラツキや、半導体素子の厚みの不均
一を吸収することができる。したがって、導電粒子が潰
され易くなり、電極端子とバンプとの導通の信頼性を高
めることができる。導電粒子との接続部分は硬度が高い
層なので、接続部分の経時的変化による導通不良も生じ
にくい。
一の下位層よりも硬度が高いので、半導体素子を載置し
て押圧すると、硬度の高い最上位層では突起電極と電極
端子との間に挟持された導電粒子が埋もれ過ぎることが
なく、硬度の低い少なくとも一の下位層ではバンプや半
導体素子の高さのバラツキや、半導体素子の厚みの不均
一を吸収することができる。したがって、導電粒子が潰
され易くなり、電極端子とバンプとの導通の信頼性を高
めることができる。導電粒子との接続部分は硬度が高い
層なので、接続部分の経時的変化による導通不良も生じ
にくい。
【００２４】本発明の請求項７記載の半導体素子は、前
記請求項６記載の半導体素子を前提として、前記バンプ
の最上位層の硬度は、前記導電粒子の硬度よりも高いこ
とを特徴とする。
記請求項６記載の半導体素子を前提として、前記バンプ
の最上位層の硬度は、前記導電粒子の硬度よりも高いこ
とを特徴とする。
【００２５】この発明によれば、前記バンプの最上位層
の硬度は前記導電粒子の硬度よりも高いため、導電粒子
がバンプの最上位層に埋もれることなく、確実に潰され
ることとなる。
の硬度は前記導電粒子の硬度よりも高いため、導電粒子
がバンプの最上位層に埋もれることなく、確実に潰され
ることとなる。
【００２６】本発明の請求項８記載の液晶表示パネル
は、一対の基板の間に液晶を挟持する液晶表示パネルに
おいて、前記請求項６又は請求項７記載の半導体素子が
一対の基板の一方側基板に実装されていることを特徴と
する。
は、一対の基板の間に液晶を挟持する液晶表示パネルに
おいて、前記請求項６又は請求項７記載の半導体素子が
一対の基板の一方側基板に実装されていることを特徴と
する。
【００２７】この発明によれば、バンプの構成が、導電
粒子が潰され易く、接続部分の経時的変化も少ない構成
となっているため、半導体素子の接続の信頼性が高い液
晶表示パネルとなる。
粒子が潰され易く、接続部分の経時的変化も少ない構成
となっているため、半導体素子の接続の信頼性が高い液
晶表示パネルとなる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００２９】（第１の実施の形態）本発明の第１の実施
の形態は、バンプＢを有する半導体素子ＩＣが実装され
る半導体素子実装用基板４である。図１（ａ）は、本発
明の第１の実施の形態の半導体素子実装用基板４を示す
図である。半導体素子実装用基板４の表面には、半導体
素子ＩＣのバンプＢとの間に導電粒子ｒを挟持して導通
する電極端子１が形成されている。電極端子１には中央
を露出して両端部を覆うように絶縁膜２が形成されてお
り、さらに電極端子１と絶縁膜２の上にはＩＴＯ層３が
形成されている。半導体素子実装用基板４はガラス製の
透明基板であるが、フレキシブル基板等のその他の基板
でもよい。
の形態は、バンプＢを有する半導体素子ＩＣが実装され
る半導体素子実装用基板４である。図１（ａ）は、本発
明の第１の実施の形態の半導体素子実装用基板４を示す
図である。半導体素子実装用基板４の表面には、半導体
素子ＩＣのバンプＢとの間に導電粒子ｒを挟持して導通
する電極端子１が形成されている。電極端子１には中央
を露出して両端部を覆うように絶縁膜２が形成されてお
り、さらに電極端子１と絶縁膜２の上にはＩＴＯ層３が
形成されている。半導体素子実装用基板４はガラス製の
透明基板であるが、フレキシブル基板等のその他の基板
でもよい。
【００３０】電極端子１は半導体素子実装用基板４側か
ら順に下位層１ａと最上位層１ｃが積層された二層が突
出するように構成されており、最上位層１ｃは下位層１
ａよりも硬度が高くなっている。具体的には、最上位層
１ｃはチタン（Ｔｉ）であり、下位層１ａはアルミニウ
ム（Ａｌ）であり、フォトリソグラフィとメッキによる
方法等により形成されている。電極端子１の材料は、か
かる材料に限られるものではなく、下位層１ａよりも最
上位層１ｃの方が硬度が高い導電性の材料であれば良
い。なお、本実施の形態の電極端子１は下位層１ａが一
層で最上位層１ｃが一層の二層構造であるが、下位層が
二層以上で最上位層が一層の三層以上の構造でも良い。
下位層が二層以上の場合は、最上位層が下位層のうち少
なくとも１つの層よりも硬度が高ければ良い。また、最
上位層と下位層の材料はチタンとアルミニウムに限ら
ず、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）や、純度
の高い金（Ａｕ）と純度の低い金（Ａｕ）等のその他の
材料でも良い。
ら順に下位層１ａと最上位層１ｃが積層された二層が突
出するように構成されており、最上位層１ｃは下位層１
ａよりも硬度が高くなっている。具体的には、最上位層
１ｃはチタン（Ｔｉ）であり、下位層１ａはアルミニウ
ム（Ａｌ）であり、フォトリソグラフィとメッキによる
方法等により形成されている。電極端子１の材料は、か
かる材料に限られるものではなく、下位層１ａよりも最
上位層１ｃの方が硬度が高い導電性の材料であれば良
い。なお、本実施の形態の電極端子１は下位層１ａが一
層で最上位層１ｃが一層の二層構造であるが、下位層が
二層以上で最上位層が一層の三層以上の構造でも良い。
下位層が二層以上の場合は、最上位層が下位層のうち少
なくとも１つの層よりも硬度が高ければ良い。また、最
上位層と下位層の材料はチタンとアルミニウムに限ら
ず、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）や、純度
の高い金（Ａｕ）と純度の低い金（Ａｕ）等のその他の
材料でも良い。
【００３１】次に、本実施の形態の半導体素子実装用基
板４に半導体素子ＩＣを実装する方法について説明す
る。図１（ｂ）は本実施の形態の半導体素子実装用基板
４に異方性導電膜８を介して半導体素子ＩＣを実装した
状態の図である。半導体素子ＩＣの裏面には、外周辺に
沿って突起状電極であるバンプＢが多数形成されてい
る。半導体素子ＩＣを実装する場合は、半導体素子実装
用基板４の電極端子１の上に導電粒子ｒを含む異方性導
電膜８を配置して（仮接着して）、半導体素子ＩＣのバ
ンプＢが半導体素子実装用基板４の電極端子１に対応す
るように半導体素子ＩＣを位置合わせし、その後、圧着
ツールＳ１とＳ２により加熱しながら加圧して（熱圧着
して）、半導体素子ＩＣを半導体素子実装用基板４に実
装する。電極端子１とバンプＢとの間には導電粒子ｒが
挟持され、導電粒子ｒを介して導通が図られる。異方性
導電膜８は、絶縁性を有する接着剤中に導電粒子ｒが分
散され厚み方向（接続方向）に導電性を有し、面方向
（横方向）に絶縁性を有するペースト状又はフィルム状
の接着剤８である。導電粒子ｒは、ニッケル粒子や、樹
脂製の粒子に金メッキを施したものや、その他のもので
も良い。接着剤はエポキシ樹脂等の熱硬化性樹脂に限ら
ず、熱可塑性樹脂を用いても良い。
板４に半導体素子ＩＣを実装する方法について説明す
る。図１（ｂ）は本実施の形態の半導体素子実装用基板
４に異方性導電膜８を介して半導体素子ＩＣを実装した
状態の図である。半導体素子ＩＣの裏面には、外周辺に
沿って突起状電極であるバンプＢが多数形成されてい
る。半導体素子ＩＣを実装する場合は、半導体素子実装
用基板４の電極端子１の上に導電粒子ｒを含む異方性導
電膜８を配置して（仮接着して）、半導体素子ＩＣのバ
ンプＢが半導体素子実装用基板４の電極端子１に対応す
るように半導体素子ＩＣを位置合わせし、その後、圧着
ツールＳ１とＳ２により加熱しながら加圧して（熱圧着
して）、半導体素子ＩＣを半導体素子実装用基板４に実
装する。電極端子１とバンプＢとの間には導電粒子ｒが
挟持され、導電粒子ｒを介して導通が図られる。異方性
導電膜８は、絶縁性を有する接着剤中に導電粒子ｒが分
散され厚み方向（接続方向）に導電性を有し、面方向
（横方向）に絶縁性を有するペースト状又はフィルム状
の接着剤８である。導電粒子ｒは、ニッケル粒子や、樹
脂製の粒子に金メッキを施したものや、その他のもので
も良い。接着剤はエポキシ樹脂等の熱硬化性樹脂に限ら
ず、熱可塑性樹脂を用いても良い。
【００３２】圧着ツールＳ１とＳ２により挟まれると、
電極端子１の最上位層１ｃは、下位層１ａよりも硬度が
高いので、突起電極（バンプ）Ｂと電極端子１との間に
挟持された導電粒子ｒが最上位層１ｃに埋もれ過ぎるこ
とがなく潰され易くなる。すなわち、導電粒子ｒの埋も
れる量が減少した分、導電粒子ｒに加わる力（圧着力）
が増加することにより、これまで加圧が十分に加わらず
（届かず）に潰しきれなかった導電粒子ｒを潰す確率が
高くなる。このため、初期の導通検査時には導通不良が
起きていないが、電極端子１の形状の経時的変化を原因
とする導通不良も生じにくくなる。また、バンプＢの表
面に凹部が生じていたり、バンプＢ１とバンプＢ２の高
さにバラツキがあったり、半導体素子ＩＣの厚みが不均
一であるような事態等（更に、バンプＢと導電粒子ｒ又
は導電粒子ｒと電極端子１との間への異物の混入等）が
生じていても、圧着ツールＳ２により上方から押圧され
ると、下位層１ａは最上位層１ｃよりも硬度が低いた
め、バンプＢの表面の凹部や高さのバラツキや、半導体
素子ＩＣの厚みの不均一を吸収することができる。した
がって、電極端子１とバンプＢとの導通の信頼性を高め
ることができる。
電極端子１の最上位層１ｃは、下位層１ａよりも硬度が
高いので、突起電極（バンプ）Ｂと電極端子１との間に
挟持された導電粒子ｒが最上位層１ｃに埋もれ過ぎるこ
とがなく潰され易くなる。すなわち、導電粒子ｒの埋も
れる量が減少した分、導電粒子ｒに加わる力（圧着力）
が増加することにより、これまで加圧が十分に加わらず
（届かず）に潰しきれなかった導電粒子ｒを潰す確率が
高くなる。このため、初期の導通検査時には導通不良が
起きていないが、電極端子１の形状の経時的変化を原因
とする導通不良も生じにくくなる。また、バンプＢの表
面に凹部が生じていたり、バンプＢ１とバンプＢ２の高
さにバラツキがあったり、半導体素子ＩＣの厚みが不均
一であるような事態等（更に、バンプＢと導電粒子ｒ又
は導電粒子ｒと電極端子１との間への異物の混入等）が
生じていても、圧着ツールＳ２により上方から押圧され
ると、下位層１ａは最上位層１ｃよりも硬度が低いた
め、バンプＢの表面の凹部や高さのバラツキや、半導体
素子ＩＣの厚みの不均一を吸収することができる。した
がって、電極端子１とバンプＢとの導通の信頼性を高め
ることができる。
【００３３】（第２の実施の形態）本発明の第２の実施
の形態は、半導体素子実装用基板４の表面に形成される
電極端子１は、半導体素子実装用基板４側から順に最下
位層１ａ、内層１ｂ、最上位層１ｃが積層された三層で
突出するように構成されており、最上位層１ｃ及び最下
位層１ａは内層１ｂよりも硬度が高くなっている。具体
的には、最上位層１ｃ及び最下位層１ａはチタン（Ｔ
ｉ）であり、内層１ｂはアルミニウム（Ａｌ）である。
半導体素子実装用基板４はガラス製の透明基板である
が、透明基板であれば、プラスチック樹脂等のその他の
材料で形成されていても良い。
の形態は、半導体素子実装用基板４の表面に形成される
電極端子１は、半導体素子実装用基板４側から順に最下
位層１ａ、内層１ｂ、最上位層１ｃが積層された三層で
突出するように構成されており、最上位層１ｃ及び最下
位層１ａは内層１ｂよりも硬度が高くなっている。具体
的には、最上位層１ｃ及び最下位層１ａはチタン（Ｔ
ｉ）であり、内層１ｂはアルミニウム（Ａｌ）である。
半導体素子実装用基板４はガラス製の透明基板である
が、透明基板であれば、プラスチック樹脂等のその他の
材料で形成されていても良い。
【００３４】本実施の形態の電極端子１は、電極端子１
の厚みをＴとし、内層１ｂの厚みをｔとし、電極端子１
の層数をａとすると、ｔ≦３Ｔ／ａを満たす。本実施の
形態の電極端子１の層数は３層であるからａ＝３であ
る。
の厚みをＴとし、内層１ｂの厚みをｔとし、電極端子１
の層数をａとすると、ｔ≦３Ｔ／ａを満たす。本実施の
形態の電極端子１の層数は３層であるからａ＝３であ
る。
【００３５】ここで、本実施の形態の電極端子１は、最
下位層１ａ、内層１ｂ、最上位層１ｃがそれぞれ一層の
三層構造であるが、最下位層１ａと最上位層１ｃが内層
１ｂのうち少なくとも１つの層よりも硬度が高ければ、
内層１ｃが二層以上であり最下位層１ａと最上位層１ｃ
がそれぞれ１層の四層以上の構造でも良い。また、図１
のように、電極端子１や絶縁膜２の上に透明電極層（Ｉ
ＴＯ）が形成されていても良い。
下位層１ａ、内層１ｂ、最上位層１ｃがそれぞれ一層の
三層構造であるが、最下位層１ａと最上位層１ｃが内層
１ｂのうち少なくとも１つの層よりも硬度が高ければ、
内層１ｃが二層以上であり最下位層１ａと最上位層１ｃ
がそれぞれ１層の四層以上の構造でも良い。また、図１
のように、電極端子１や絶縁膜２の上に透明電極層（Ｉ
ＴＯ）が形成されていても良い。
【００３６】図２（ｂ）は本実施の形態の半導体素子実
装用基板４に半導体素子ＩＣを実装した状態の図であ
る。電極端子１の最上位層１ｃ及び最下位層１ａは内層
１ｂよりも硬度が高いので、突起電極Ｂと電極端子１と
の間に挟持された導電粒子ｒが最上位層１ｃに埋もれ過
ぎることなく潰され易くなる。すなわち、導電粒子ｒの
埋もれる量が減少した分、導電粒子ｒに加わる力が増加
することにより、これまで潰しきれなかった導電粒子ｒ
が潰れる確立が高くなる。また、バンプＢの表面に凹凸
（バンプ表面や電極端子表面には凹凸があり、熱圧着に
より高さで約１〜２μｍ程度変形する。凹部はクレータ
とも呼ばれる）が生じていたり、バンプＢ１とバンプＢ
２の高さにバラツキがあったり、半導体素子ＩＣの厚み
が不均一であっても、内層１ｂは最下位層１ａ及び最上
位層１ｃよりも硬度が低いため、これらの不均一等を効
果的に吸収することとなる。したがって、電極端子１と
バンプＢとの導通の信頼性を高めることができる。最下
位層１ｃは硬度が高いため導電粒子ｒの圧痕が出現し易
くなる。また、透明な半導体素子実装用基板４の裏側か
ら導電粒子ｒの圧痕が認識し易くなるため、導電粒子ｒ
の圧痕による導通検査が行い易くなり、検査精度も高め
ることができる。
装用基板４に半導体素子ＩＣを実装した状態の図であ
る。電極端子１の最上位層１ｃ及び最下位層１ａは内層
１ｂよりも硬度が高いので、突起電極Ｂと電極端子１と
の間に挟持された導電粒子ｒが最上位層１ｃに埋もれ過
ぎることなく潰され易くなる。すなわち、導電粒子ｒの
埋もれる量が減少した分、導電粒子ｒに加わる力が増加
することにより、これまで潰しきれなかった導電粒子ｒ
が潰れる確立が高くなる。また、バンプＢの表面に凹凸
（バンプ表面や電極端子表面には凹凸があり、熱圧着に
より高さで約１〜２μｍ程度変形する。凹部はクレータ
とも呼ばれる）が生じていたり、バンプＢ１とバンプＢ
２の高さにバラツキがあったり、半導体素子ＩＣの厚み
が不均一であっても、内層１ｂは最下位層１ａ及び最上
位層１ｃよりも硬度が低いため、これらの不均一等を効
果的に吸収することとなる。したがって、電極端子１と
バンプＢとの導通の信頼性を高めることができる。最下
位層１ｃは硬度が高いため導電粒子ｒの圧痕が出現し易
くなる。また、透明な半導体素子実装用基板４の裏側か
ら導電粒子ｒの圧痕が認識し易くなるため、導電粒子ｒ
の圧痕による導通検査が行い易くなり、検査精度も高め
ることができる。
【００３７】さらに、内層１ｂの厚みｔがｔ≦３Ｔ／ａ
を満たすことで、厚くなり過ぎすることがないので、半
導体素子ＩＣを載置して上側から押圧しても、その押圧
力が内層により吸収され過ぎることがない。したがっ
て、導電粒子ｒに適当な押圧力が加わるため、導電粒子
ｒが更に潰され易くなり、押圧力が最下位層１ａに伝達
され易くなるため最下位層１ａに導電粒子ｒの圧痕が更
に出現し易くなる。
を満たすことで、厚くなり過ぎすることがないので、半
導体素子ＩＣを載置して上側から押圧しても、その押圧
力が内層により吸収され過ぎることがない。したがっ
て、導電粒子ｒに適当な押圧力が加わるため、導電粒子
ｒが更に潰され易くなり、押圧力が最下位層１ａに伝達
され易くなるため最下位層１ａに導電粒子ｒの圧痕が更
に出現し易くなる。
【００３８】（第２の実施の形態の応用例）第２の実施
の形態の応用例として、４層構造の電極端子１が形成さ
れた半導体素子実装用基板４を説明する。図３は本実施
の形態の応用例の半導体素子実装用基板４を示す図であ
る。本実施の形態の応用例の半導体素子実装用基板４
は、電極端子１が、半導体素子実装用基板４側から順
に、最下位層１ａと下側の内層１ｂ１と上側の内層１ｂ
２と最上位層１ｃとが積層された四層構造となってお
り、最下位層１ａ及び最上位層１ｃは２つの内層１ｂ
１，１ｂ２よりも硬度が高くなっている。具体的には最
下位層１ｃ及び最上位層１ａがチタン（Ｔｉ）であり、
下側の内層１ｂ１がニッケル（Ｎｉ）であり、上側の内
層１ｂ２がアルミニウム（Ａｌ）である。本実施の形態
の応用例では、最下位層１ａ及び最上位層１ｃがいずれ
の内層１ｂ１，１ｂ２よりも硬度が高くなっているが、
内層１ｂ１，１ｂ２のうち少なくとも一の内層よりも硬
度が高ければ良い。
の形態の応用例として、４層構造の電極端子１が形成さ
れた半導体素子実装用基板４を説明する。図３は本実施
の形態の応用例の半導体素子実装用基板４を示す図であ
る。本実施の形態の応用例の半導体素子実装用基板４
は、電極端子１が、半導体素子実装用基板４側から順
に、最下位層１ａと下側の内層１ｂ１と上側の内層１ｂ
２と最上位層１ｃとが積層された四層構造となってお
り、最下位層１ａ及び最上位層１ｃは２つの内層１ｂ
１，１ｂ２よりも硬度が高くなっている。具体的には最
下位層１ｃ及び最上位層１ａがチタン（Ｔｉ）であり、
下側の内層１ｂ１がニッケル（Ｎｉ）であり、上側の内
層１ｂ２がアルミニウム（Ａｌ）である。本実施の形態
の応用例では、最下位層１ａ及び最上位層１ｃがいずれ
の内層１ｂ１，１ｂ２よりも硬度が高くなっているが、
内層１ｂ１，１ｂ２のうち少なくとも一の内層よりも硬
度が高ければ良い。
【００３９】（第３の実施の形態）本発明の第３の実施
の形態の半導体素子ＩＣは、電極端子１が形成された半
導体素子実装用基板４に実装される半導体素子ＩＣであ
り、電極端子１との間に導電粒子ｒを挟持して導通する
突起電極であるバンプＢが形成されている。図４（ａ）
は、本発明の第３の実施の形態の半導体素子ＩＣを示す
図である。半導体素子ＩＣの裏面には、外周辺に沿って
突起状電極であるバンプＢが多数形成されている。
の形態の半導体素子ＩＣは、電極端子１が形成された半
導体素子実装用基板４に実装される半導体素子ＩＣであ
り、電極端子１との間に導電粒子ｒを挟持して導通する
突起電極であるバンプＢが形成されている。図４（ａ）
は、本発明の第３の実施の形態の半導体素子ＩＣを示す
図である。半導体素子ＩＣの裏面には、外周辺に沿って
突起状電極であるバンプＢが多数形成されている。
【００４０】バンプＢは半導体素子ＩＣ側から順に下位
層Ｂａと最上位層Ｂｃが積層された二層で構成されてお
り、最上位層Ｂｃは下位層Ｂａよりも硬度が高くなって
いる。具体的には、最上位層Ｂｃはチタン（Ｔｉ）であ
り、下位層ＢａはアルミニウムＡｌであり、フォトリソ
グラフィとメッキによる方法等によりバンプＢが形成さ
れている。バンプＢの材料は、かかる材料に限られるも
のではなく、下位層Ｂａよりも最上位層Ｂｃの方が硬度
が高い導電性の材料であれば良い。なお、本実施の形態
のバンプＢは下位層Ｂａが一層で最上位層Ｂｃが一層の
二層構造であるが、下位層Ｂａが二層以上で最上位層Ｂ
ｃが一層の三層以上の構造でも良い。下位層Ｂａが二層
以上の場合は、最上位層Ｂｃが下位層Ｂａのうち少なく
とも一の層よりも硬度が高ければ良い。また、最上位層
Ｂｃと下位層Ｂａの材料はチタンとアルミニウムに限ら
ず、純度の高い金（Ａｕ）と純度の低い金（Ａｕ）や、
ニッケル（Ｎｉ）とアルミニウム等のその他の材料でも
良い。
層Ｂａと最上位層Ｂｃが積層された二層で構成されてお
り、最上位層Ｂｃは下位層Ｂａよりも硬度が高くなって
いる。具体的には、最上位層Ｂｃはチタン（Ｔｉ）であ
り、下位層ＢａはアルミニウムＡｌであり、フォトリソ
グラフィとメッキによる方法等によりバンプＢが形成さ
れている。バンプＢの材料は、かかる材料に限られるも
のではなく、下位層Ｂａよりも最上位層Ｂｃの方が硬度
が高い導電性の材料であれば良い。なお、本実施の形態
のバンプＢは下位層Ｂａが一層で最上位層Ｂｃが一層の
二層構造であるが、下位層Ｂａが二層以上で最上位層Ｂ
ｃが一層の三層以上の構造でも良い。下位層Ｂａが二層
以上の場合は、最上位層Ｂｃが下位層Ｂａのうち少なく
とも一の層よりも硬度が高ければ良い。また、最上位層
Ｂｃと下位層Ｂａの材料はチタンとアルミニウムに限ら
ず、純度の高い金（Ａｕ）と純度の低い金（Ａｕ）や、
ニッケル（Ｎｉ）とアルミニウム等のその他の材料でも
良い。
【００４１】次に、本実施の形態のバンプＢが形成され
た半導体素子ＩＣを半導体素子実装用基板４に実装する
方法について説明する。図４（ｂ）は本実施の形態の半
導体素子ＩＣを半導体素子実装用基板４に実装した状態
の図である。バンプＢの最上位層Ｂｃは下位層Ｂａより
も硬度が高いので、突起電極Ｂと電極端子１との間に挟
持された導電粒子ｒが最上位層Ｂｃに埋もれ過ぎること
なく潰され易くなる。また、バンプＢの表面に凹部があ
ったり、バンプＢ１とバンプＢ２の高さにバラツキがあ
ったり、半導体素子ＩＣの厚みが不均一であっても、下
位層Ｂａは最上位層Ｂｃよりも硬度が低く潰れ易いた
め、バンプＢの表面の凹部や高さのバラツキや、半導体
素子ＩＣの厚みの不均一等を吸収することができる。
た半導体素子ＩＣを半導体素子実装用基板４に実装する
方法について説明する。図４（ｂ）は本実施の形態の半
導体素子ＩＣを半導体素子実装用基板４に実装した状態
の図である。バンプＢの最上位層Ｂｃは下位層Ｂａより
も硬度が高いので、突起電極Ｂと電極端子１との間に挟
持された導電粒子ｒが最上位層Ｂｃに埋もれ過ぎること
なく潰され易くなる。また、バンプＢの表面に凹部があ
ったり、バンプＢ１とバンプＢ２の高さにバラツキがあ
ったり、半導体素子ＩＣの厚みが不均一であっても、下
位層Ｂａは最上位層Ｂｃよりも硬度が低く潰れ易いた
め、バンプＢの表面の凹部や高さのバラツキや、半導体
素子ＩＣの厚みの不均一等を吸収することができる。
【００４２】（第４の実施の形態）本実施の形態の半導
体素子実装用基板又は半導体素子は、前記第１の実施の
形態又は第２の実施の形態の半導体素子実装用基板４、
または前記第３の実施の形態の半導体素子ＩＣであり、
導電粒子ｒは樹脂に金メッキを施した導電粒子ｒであ
る。半導体素子実装用基板４に形成された電極端子１の
最上位層１ｃはチタンであり、導電粒子ｒの硬度よりも
高いため、導電粒子ｒは最上位層１ｃに埋もれ過ぎるこ
となく、潰され易くなる（図１（ｂ）、図２（ｂ）参
照）。また、第３の実施の形態の半導体素子ＩＣに形成
されたバンプＢの最上位層Ｂｃはチタンであり、前記導
電粒子ｒの硬度よりも高いため、導電粒子ｒがバンプＢ
の最上位層Ｂｃに埋もれ過ぎることなく、潰され易くな
る（図４（ｂ）参照）。
体素子実装用基板又は半導体素子は、前記第１の実施の
形態又は第２の実施の形態の半導体素子実装用基板４、
または前記第３の実施の形態の半導体素子ＩＣであり、
導電粒子ｒは樹脂に金メッキを施した導電粒子ｒであ
る。半導体素子実装用基板４に形成された電極端子１の
最上位層１ｃはチタンであり、導電粒子ｒの硬度よりも
高いため、導電粒子ｒは最上位層１ｃに埋もれ過ぎるこ
となく、潰され易くなる（図１（ｂ）、図２（ｂ）参
照）。また、第３の実施の形態の半導体素子ＩＣに形成
されたバンプＢの最上位層Ｂｃはチタンであり、前記導
電粒子ｒの硬度よりも高いため、導電粒子ｒがバンプＢ
の最上位層Ｂｃに埋もれ過ぎることなく、潰され易くな
る（図４（ｂ）参照）。
【００４３】（液晶表示装置への適用例）以下、具体的
な例として、本発明の半導体素子実装用基板４又は本発
明の半導体素子ＩＣをＣＯＧ実装の液晶表示装置に適用
した場合を説明する。図５はＣＯＧ実装の液晶表示装置
を示す図である。液晶パネルＬＣＤは、現在使用されて
いる代表的なアクティブ素子であるＴＦＴを用いた反射
型液晶表示装置ＬＣＤである。
な例として、本発明の半導体素子実装用基板４又は本発
明の半導体素子ＩＣをＣＯＧ実装の液晶表示装置に適用
した場合を説明する。図５はＣＯＧ実装の液晶表示装置
を示す図である。液晶パネルＬＣＤは、現在使用されて
いる代表的なアクティブ素子であるＴＦＴを用いた反射
型液晶表示装置ＬＣＤである。
【００４４】液晶パネルＬＣＤの一方の基板（一方の基
板：ＡＭ基板ともアレイ基板とも呼ばれる）４は、他方
の基板５よりも大きく、このため両基板４，５を重ね合
わせると、ＡＭ基板４の周辺に一部張り出した半導体素
子ＩＣの実装領域６が形成されている。このＡＭ基板４
の実装領域６には、半導体実装用の配線パターン７が形
成されている。なお、ＡＭ基板４としてはガラス基板の
他、合成樹脂製のフレキシブル基板でも良い。
板：ＡＭ基板ともアレイ基板とも呼ばれる）４は、他方
の基板５よりも大きく、このため両基板４，５を重ね合
わせると、ＡＭ基板４の周辺に一部張り出した半導体素
子ＩＣの実装領域６が形成されている。このＡＭ基板４
の実装領域６には、半導体実装用の配線パターン７が形
成されている。なお、ＡＭ基板４としてはガラス基板の
他、合成樹脂製のフレキシブル基板でも良い。
【００４５】本実施の形態の半導体素子ＩＣは、ＡＭ基
板４の実装領域６に、導電粒子ｒを含む異方性導電膜８
を介して実装されている。半導体素子ＩＣの裏面側に
は、外周辺に沿ってバンプＢが対向して多数形成されて
いる。
板４の実装領域６に、導電粒子ｒを含む異方性導電膜８
を介して実装されている。半導体素子ＩＣの裏面側に
は、外周辺に沿ってバンプＢが対向して多数形成されて
いる。
【００４６】配線パターン７の端部には、半導体素子Ｉ
Ｃに接続する電極端子１がパターン形成されている。一
方側（図５中左側）の電極端子１は入力電極であり、他
方側（図５中右側）の電極端子１は出力電極である。そ
して、液晶パネルＬＣＤを駆動させる半導体素子ＩＣ
は、接着剤に導電粒子ｒを含んだ異方性導電膜（ＡＣ
Ｆ）８を介して実装されている。
Ｃに接続する電極端子１がパターン形成されている。一
方側（図５中左側）の電極端子１は入力電極であり、他
方側（図５中右側）の電極端子１は出力電極である。そ
して、液晶パネルＬＣＤを駆動させる半導体素子ＩＣ
は、接着剤に導電粒子ｒを含んだ異方性導電膜（ＡＣ
Ｆ）８を介して実装されている。
【００４７】かかる液晶パネルＬＣＤに本発明の半導体
素子実装用基板４を適用する場合は、ＡＭ基板４として
使用する。つまり、実装領域５の従来の電極端子１を上
記実施の形態の電極端子１とする。また、本発明の半導
体素子ＩＣを適用する場合は、実装領域５に配される半
導体素子ＩＣとして使用する。つまり、実装領域５に配
される半導体素子ＩＣのバンプＢを上記実施の形態のバ
ンプＢとする。本発明の電極端子１を形成した半導体素
子実装用基板４と、本発明のバンプＢを形成した半導体
素子ＩＣは、液晶表示パネルＬＣＤに同時に適用しても
良いし、いずれか一方のみを適用しても良い。
素子実装用基板４を適用する場合は、ＡＭ基板４として
使用する。つまり、実装領域５の従来の電極端子１を上
記実施の形態の電極端子１とする。また、本発明の半導
体素子ＩＣを適用する場合は、実装領域５に配される半
導体素子ＩＣとして使用する。つまり、実装領域５に配
される半導体素子ＩＣのバンプＢを上記実施の形態のバ
ンプＢとする。本発明の電極端子１を形成した半導体素
子実装用基板４と、本発明のバンプＢを形成した半導体
素子ＩＣは、液晶表示パネルＬＣＤに同時に適用しても
良いし、いずれか一方のみを適用しても良い。
【００４８】本発明の適用例では、ＣＯＧ実装の液晶表
示装置を例に説明したが、フレキシブル基板に接着剤を
介して半導体素子を実装するＣＯＦ実装の液晶表示装置
や、その他電子機器にも適用可能である。
示装置を例に説明したが、フレキシブル基板に接着剤を
介して半導体素子を実装するＣＯＦ実装の液晶表示装置
や、その他電子機器にも適用可能である。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
最上位層及び最下位層は少なくとも一の内層よりも硬度
が高いので、半導体素子を載置して押圧すると、硬度の
高い最上位層では突起電極と電極端子との間に挟持され
た導電粒子が埋もれ過ぎることなく潰され易くなり、硬
度の低い少なくとも一の内層ではバンプや半導体素子の
表面の凹部や高さのバラツキを吸収することができる。
導電粒子との接続部分は硬度が高い層なので、接続部分
の経時的変化による導通不良も生じにくいしたがって、
本発明の半導体素子実装用基板、又は本発明の半導体素
子によれば、バンプと電極端子との導通の信頼性を高め
ることができる。また、最下位層は硬度が高いため、導
電粒子の圧痕を出現させ易くすることができる。したが
って、半導体素子実装用基板の裏側から導電粒子の圧痕
が認識し易くなるため、導電粒子の圧痕による導通検査
が行い易くなり、検査精度も高めることができる。
最上位層及び最下位層は少なくとも一の内層よりも硬度
が高いので、半導体素子を載置して押圧すると、硬度の
高い最上位層では突起電極と電極端子との間に挟持され
た導電粒子が埋もれ過ぎることなく潰され易くなり、硬
度の低い少なくとも一の内層ではバンプや半導体素子の
表面の凹部や高さのバラツキを吸収することができる。
導電粒子との接続部分は硬度が高い層なので、接続部分
の経時的変化による導通不良も生じにくいしたがって、
本発明の半導体素子実装用基板、又は本発明の半導体素
子によれば、バンプと電極端子との導通の信頼性を高め
ることができる。また、最下位層は硬度が高いため、導
電粒子の圧痕を出現させ易くすることができる。したが
って、半導体素子実装用基板の裏側から導電粒子の圧痕
が認識し易くなるため、導電粒子の圧痕による導通検査
が行い易くなり、検査精度も高めることができる。
【００５０】
【図１】（ａ）は第１の実施の形態の半導体素子実装用
基板を示す図、（ｂ）はその半導体素子実装用基板に半
導体素子を実装した状態の図
基板を示す図、（ｂ）はその半導体素子実装用基板に半
導体素子を実装した状態の図
【図２】（ａ）は第２の実施の形態の半導体素子実装用
基板を示す図、（ｂ）はその半導体素子実装用基板に半
導体素子を実装した状態の図
基板を示す図、（ｂ）はその半導体素子実装用基板に半
導体素子を実装した状態の図
【図３】（ａ）は第２の実施の形態の応用例の半導体素
子実装用基板を示す図、（ｂ）はその半導体素子実装用
基板に半導体素子を実装した状態の図
子実装用基板を示す図、（ｂ）はその半導体素子実装用
基板に半導体素子を実装した状態の図
【図４】（ａ）は第３の実施の形態の半導体素子を示す
図、（ｂ）はその半導体素子を半導体素子実装基板に実
装した状態の図
図、（ｂ）はその半導体素子を半導体素子実装基板に実
装した状態の図
【図５】本発明の半導体素子実装用基板と半導体素子を
適用した液晶表示パネルを示す図
適用した液晶表示パネルを示す図
【図６】半導体素子を半導体素子実装用基板にフェイス
ダウンにより実装した状態を示す図
ダウンにより実装した状態を示す図
【図７】導電粒子が電極端子に埋もれてしまい潰れてい
ない状態を示す図
ない状態を示す図
【図８】（ａ）はバンプの表面が凹形状になっている状
態、（ｂ）は複数のバンプの高さにバラツキがある状
態、（ｃ）は半導体素子の厚みが不均一な状態を示す図
態、（ｂ）は複数のバンプの高さにバラツキがある状
態、（ｃ）は半導体素子の厚みが不均一な状態を示す図
ＩＣ、ＩＣ１ 半導体素子
１、１１ 電極端子
１ａ 電極端子の下位層、最下位層
１ｂ 電極端子の内層
１ｃ 電極端子の最上位層
２ 絶縁膜
３ ＩＴＯ
４、１４ 半導体素子実装用基板、一方の基板
（ＡＭ基板） ５ 他方の基板 ６ 実装領域 ７ 配線パターン ８ 異方性導電膜 ｒ 導電粒子 Ｂ、１Ｂ バンプ Ｂａ バンプの下位層 Ｂｃ バンプの最上位層 ｔ 電極端子の内層の厚み Ｔ 電極端子の厚み ＬＣＤ 液晶表示パネル
（ＡＭ基板） ５ 他方の基板 ６ 実装領域 ７ 配線パターン ８ 異方性導電膜 ｒ 導電粒子 Ｂ、１Ｂ バンプ Ｂａ バンプの下位層 Ｂｃ バンプの最上位層 ｔ 電極端子の内層の厚み Ｔ 電極端子の厚み ＬＣＤ 液晶表示パネル
フロントページの続き
(72)発明者 藤田 光
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 2H092 GA42 GA48 GA55 HA19 HA20
HA25 NA11
5F044 KK06 KK13 LL09
Claims (8)
- 【請求項１】 バンプを有する半導体素子が導電粒子を
含む異方性導電膜を介して実装され、導電粒子をバンプ
との間に挟持する電極端子が表面に形成された半導体素
子実装用基板において、 上記電極端子は、半導体素子実装用基板側から順に一層
以上の下位層と最上位層が積層された複数層で構成され
ており、最上位層は少なくとも一の下位層よりも硬度が
高いことを特徴とする半導体素子実装用基板。 - 【請求項２】 バンプを有する半導体素子が導電粒子を
含む異方性導電膜を介して実装され、導電粒子をバンプ
との間に挟持して導通する電極端子が表面に形成される
とともに、その電極端子を裏面側から透視可能な透明な
基板からなる半導体素子実装用基板において、 上記電極端子は、半導体素子実装用基板側から順に最下
位層、一層以上の内層、最上位層が積層された複数層で
構成されており、最上位層及び最下位層は少なくとも一
の内層よりも硬度が高いことを特徴とする半導体実装用
基板。 - 【請求項３】 前記電極端子の厚みをＴとし、前記一以
上の内層の厚みをｔとし、電極端子の層数をａとする
と、ｔ≦３Ｔ／ａを満たすことを特徴とする請求項２記
載の半導体素子実装用基板。 - 【請求項４】 前記電極端子の最上位層の硬度は、前記
導電粒子の硬度よりも高いことを特徴とする請求項１乃
至請求項３記載の半導体素子実装用基板。 - 【請求項５】 一対の基板の間に液晶を挟持する液晶表
示パネルにおいて、 前記一対の基板の一方側基板が前記請求項１乃至請求項
４記載の半導体素子実装用基板であることを特徴とする
液晶表示パネル。 - 【請求項６】 表面に電極端子が形成された半導体素子
実装用基板に導電粒子を含む異方性導電膜を介して実装
され、導電粒子を電極端子との間に挟持して導通するバ
ンプが形成された半導体素子において、 上記バンプは、半導体素子側から順に一層以上の下位層
と最上位層が積層された複数層で構成されており、最上
位層は下位層のうち少なくとも一の下位層よりも硬度が
高いことを特徴とする半導体素子。 - 【請求項７】 前記バンプの最上位層の硬度は、前記導
電粒子の硬度よりも高いことを特徴とする請求項６記載
の半導体素子。 - 【請求項８】 一対の基板の間に液晶を挟持する液晶表
示パネルにおいて、 前記請求項６又は請求項７記載の半導体素子が一対の基
板の一方側基板に実装されていることを特徴とする液晶
表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071403A JP3810064B2 (ja) | 2002-03-15 | 2002-03-15 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071403A JP3810064B2 (ja) | 2002-03-15 | 2002-03-15 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273163A true JP2003273163A (ja) | 2003-09-26 |
| JP3810064B2 JP3810064B2 (ja) | 2006-08-16 |
Family
ID=29201690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002071403A Expired - Fee Related JP3810064B2 (ja) | 2002-03-15 | 2002-03-15 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3810064B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150642A (ja) * | 2003-11-19 | 2005-06-09 | Seiko Epson Corp | 可撓性配線基板、可撓性配線基板の製造方法、電子デバイスおよび電子機器 |
| JP2007059916A (ja) * | 2005-08-24 | 2007-03-08 | Samsung Electronics Co Ltd | 半導体チップ及びその製造方法並びにそれを実装した表示パネル及びその製造方法 |
| JP2007533131A (ja) * | 2004-04-12 | 2007-11-15 | オプトパック、インコーポレイテッド | 所定領域上に密封構造を有する電子パッケージ及びその方法 |
| US7859604B2 (en) | 2005-09-30 | 2010-12-28 | Samsung Mobile Display Co., Ltd. | Pad area and method of fabricating the same |
| JP2013183118A (ja) * | 2012-03-05 | 2013-09-12 | Dexerials Corp | 異方性導電材料を用いた接続方法及び異方性導電接合体 |
-
2002
- 2002-03-15 JP JP2002071403A patent/JP3810064B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150642A (ja) * | 2003-11-19 | 2005-06-09 | Seiko Epson Corp | 可撓性配線基板、可撓性配線基板の製造方法、電子デバイスおよび電子機器 |
| JP2007533131A (ja) * | 2004-04-12 | 2007-11-15 | オプトパック、インコーポレイテッド | 所定領域上に密封構造を有する電子パッケージ及びその方法 |
| JP2007059916A (ja) * | 2005-08-24 | 2007-03-08 | Samsung Electronics Co Ltd | 半導体チップ及びその製造方法並びにそれを実装した表示パネル及びその製造方法 |
| US7859604B2 (en) | 2005-09-30 | 2010-12-28 | Samsung Mobile Display Co., Ltd. | Pad area and method of fabricating the same |
| JP2013183118A (ja) * | 2012-03-05 | 2013-09-12 | Dexerials Corp | 異方性導電材料を用いた接続方法及び異方性導電接合体 |
| WO2013133116A1 (ja) * | 2012-03-05 | 2013-09-12 | デクセリアルズ株式会社 | 異方性導電材料を用いた接続方法及び異方性導電接合体 |
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