JP2003271094A - Drive circuit of matrix display device and driving method for the same - Google Patents
Drive circuit of matrix display device and driving method for the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、プラズマディス
プレイパネルや液晶表示パネル、あるいはエレクトロル
ミネッセンスパネルなどのマトリクス表示装置の駆動回
路及びその駆動方法に関し、特に、その消費電力の低減
するための機能を備えた駆動回路及びその駆動方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive circuit and a drive method for a matrix display device such as a plasma display panel, a liquid crystal display panel, or an electroluminescence panel, and more particularly to a drive circuit for reducing the power consumption thereof. Driving circuit and its driving method.
【０００２】[0002]
【従来の技術】図２２は、従来の交流（ＡＣ）型プラズ
マディスプレイの駆動回路の概略構成図であり、図２３
は、このプラズマディスプレイの駆動波形の一例であ
る。2. Description of the Related Art FIG. 22 is a schematic block diagram of a drive circuit of a conventional alternating current (AC) type plasma display.
Is an example of the drive waveform of this plasma display.
【０００３】プラズマディスプレイパネル（以下、ＰＤ
Ｐという）１２はマトリクス状に配置された複数の放電
セルを有する。各放電セルは、アドレス電極配線１３
と、これに直交する走査維持電極配線１５および維持電
極配線１４とによってその放電・非放電が制御されて、
パネル１２全体として所望の発光表示画像を得ている。Plasma display panel (hereinafter referred to as PD
P) 12 has a plurality of discharge cells arranged in a matrix. Each discharge cell has an address electrode wiring 13
And its sustaining / sustaining electrode wiring 15 and sustaining electrode wiring 14 orthogonal to this control the discharge / non-discharge,
A desired luminescent display image is obtained as the entire panel 12.
【０００４】アドレス電極配線１３は、その奇数番目
（Ｗ１、Ｗ３・・Ｗ２ｎ−１）と、偶数番目（Ｗ２、Ｗ
４・・Ｗ２ｎ）がそれぞれ別のデータドライバ１９に接
続されている。また、走査維持電極配線Ｙ１、Ｙ２・・
Ｙｉ（１５）が走査維持ドライバ１１に接続され、維持
電極配線Ｘ１、Ｘ２・・Ｘｉ（１４）が維持ドライバ１
０に接続され、これら各電極配線Ｗ，Ｙ，Ｘは、それぞ
れ対応するドライバ１９，１１，１０によって駆動され
ている。The address electrode wiring 13 has an odd number (W1, W3 ... W2n-1) and an even number (W2, W2).
4 ... W2n) are connected to different data drivers 19, respectively. Further, the scan sustaining electrode wirings Y1, Y2 ...
The Yi (15) is connected to the scan sustain driver 11, and the sustain electrode wirings X1, X2 ... Xi (14) are connected to the sustain driver 1.
0, and the respective electrode wirings W, Y, X are driven by the corresponding drivers 19, 11, 10.
【０００５】外部から供給される入力画像データ１は、
コントローラ２０に供給され、コントローラ２０は、こ
の入力画像データ１をプラズマディスプレイパネルの表
示に適した順番に並べ替えて、ディスプレイの各放電セ
ルの放電・非放電を示す駆動データ１６を作成し、デー
タドライバ１９に出力する。Input image data 1 supplied from the outside is
The input image data 1 is supplied to the controller 20, and the input image data 1 is rearranged in an order suitable for display on the plasma display panel to create drive data 16 indicating discharge / non-discharge of each discharge cell of the display. Output to the driver 19.
【０００６】２つのデータドライバ１９は、この駆動デ
ータ１６に基づいて、アドレス電極配線Ｗ１、Ｗ２・・
Ｗ２ｎ−１、Ｗ２ｎに対し、順次駆動信号として、図２
３に示すようなアドレスパルス１０１を印加する。Based on the drive data 16, the two data drivers 19 address the address electrode wirings W1, W2 ...
As a drive signal for W2n-1 and W2n, as shown in FIG.
An address pulse 101 as shown in 3 is applied.
【０００７】また、このアドレスパルス１０１の印加と
同時に、対応する放電セルの走査維持電極配線１５（Ｙ
１〜Ｙｉ）には、走査パルス１０２が順次印加されて、
ＰＤＰ１２の各放電セルに発光・非発光の情報が書き込
まれる。続いて維持電極配線１４と走査維持電極配線１
５に交互に維持パルス１０３が印加され、放電状態が維
持され、ＰＤＰ１２で所望の画像が発光表示されること
となる。Simultaneously with the application of the address pulse 101, the scan sustain electrode wiring 15 (Y
1 to Yi), the scan pulse 102 is sequentially applied,
Information of light emission / non-light emission is written in each discharge cell of the PDP 12. Then, the sustain electrode wiring 14 and the scan sustain electrode wiring 1
The sustaining pulse 103 is alternately applied to No. 5, the discharge state is maintained, and a desired image is emitted and displayed on the PDP 12.
【０００８】次に、図２２のデータドライバ１９の構成
および動作について図２４を用いて説明する。Next, the configuration and operation of the data driver 19 shown in FIG. 22 will be described with reference to FIG.
【０００９】コントローラ２０からシリアルデータとし
て出力される駆動データ１６は、シフトレジスタ１２４
に順次供給され、ここでパラレルデータに変換されて
（パラレル駆動データＳ１、Ｓ２・・Ｓｍ）、ラッチ回
路１２５に向けて出力される。ラッチ回路１２５に供給
されるラッチイネーブル信号ＬＥがオン（例えばＨレベ
ル）となると、ラッチ回路１２５は、上記シフトレジス
タ１２４からの出力をラッチし、ラッチされた駆動デー
タＳ１〜Ｓｍは、ラッチデータ１３１（Ｌ１〜Ｌｍ）と
して、対応するレベルシフタ１２６およびＦＥＴ駆動バ
ッファ１２７と、反転ＦＥＴ駆動バッファ１２８とにそ
れぞれ供給され、これらを介してトーテムポール回路を
構成する電解効果トランジスタ（ＦＥＴ）２９、３０の
オンオフをコントロールする。このようにしてＦＥＴ２
９、３０がコントロールされることにより、トーテムポ
ール回路の出力端Ｏ１〜ＯｍからそれぞれＶｗまたは０
Ｖの電圧が出力され、この出力が対応するアドレス電極
配線１３にアドレスパルスとして印加されることとな
る。The drive data 16 output as serial data from the controller 20 is the shift register 124.
Are sequentially supplied to the latch circuit 125, are converted into parallel data (parallel drive data S1, S2 ... Sm), and are output to the latch circuit 125. When the latch enable signal LE supplied to the latch circuit 125 is turned on (for example, H level), the latch circuit 125 latches the output from the shift register 124, and the latched drive data S1 to Sm are latched data 131. (L1 to Lm) are supplied to the corresponding level shifter 126 and FET drive buffer 127, and the inverting FET drive buffer 128, respectively, and the on / off of the field effect transistors (FETs) 29 and 30 that form the totem pole circuit via these Control. In this way FET2
By controlling 9 and 30, Vw or 0 is output from the output terminals O1 to Om of the totem pole circuit, respectively.
A voltage of V is output, and this output is applied to the corresponding address electrode wiring 13 as an address pulse.
【００１０】[0010]
【発明が解決しようとする課題】従来のプラズマディス
プレイなどのマトリクス表示装置の駆動回路では、上述
のように、基板上にマトリクス状に配置した電極配線に
よって放電セルや液晶などの容量成分である負荷を駆動
して表示画像を得ている。このため、等価回路的には、
互いに隣接する電極配線間に容量成分が形成され、後述
するこの容量成分の充放電のために、データドライバの
消費電力を低く抑えることが困難であるという第１の問
題があった。In the drive circuit of the conventional matrix display device such as a plasma display, as described above, the load which is a capacitive component such as a discharge cell or a liquid crystal is formed by the electrode wiring arranged in a matrix on the substrate. To obtain a display image. Therefore, in terms of equivalent circuit,
There is a first problem that it is difficult to suppress the power consumption of the data driver to a low level because a capacitance component is formed between the electrode wirings adjacent to each other and the capacitance component described later is charged and discharged.
【００１１】また、表示画像が精細になり、さらに、例
えば千鳥模様などの高域成分を多く含むような画像を表
示する場合には、後述するような原理により上記容量成
分の充放電量がさらに多くなりデータドライバでの消費
電力が増大してしまう。このように、入力画像データに
応じてデータドライバの消費電力が決まってしまい、こ
れを所定範囲内に抑えることができないという第２の問
題があった。Further, in the case of displaying an image in which the displayed image is fine and further contains a high frequency component such as a zigzag pattern, the charge and discharge amount of the capacitive component is further increased by the principle described later. This increases the power consumption in the data driver. As described above, there is the second problem that the power consumption of the data driver is determined according to the input image data, and this cannot be suppressed within the predetermined range.
【００１２】以下、図２５〜図２７を用いて第１の問題
点である電極配線間の容量成分とデータドライバにおけ
る消費電力との関係について説明する。なお、図２５
は、図２２のデータドライバ１９の出力部とＰＤＰ１２
上での等価回路を示している。The relationship between the capacitance component between the electrode wirings and the power consumption of the data driver, which is the first problem, will be described below with reference to FIGS. 25 to 27. Note that FIG.
Is the output part of the data driver 19 and the PDP 12 of FIG.
The equivalent circuit above is shown.
【００１３】ＰＤＰ１２は、データドライバ１９側から
見ると、アドレス電極配線Ｗ間の静電容量Ｃｗと、維持
電極配線Ｘおよび走査維持電極配線Ｙとの静電容量Ｃｘ
ｙとが存在している。静電容量Ｃｗ、Ｃｘｙの値は、Ｐ
ＤＰ１２のパネルサイズや、電極配線のレイアウトなど
によって異なるが、例えば、対角１００ｃｍクラス（４
０型）のプラズマディスプレイパネルでは静電容量Ｃ
ｗ、Ｃｘｙは、いずれも数１０ｐＦ程度となる。When viewed from the data driver 19 side, the PDP 12 has a capacitance Cw between the address electrode wirings W and a capacitance Cx between the sustain electrode wiring X and the scan sustain electrode wiring Y.
y and exist. The values of the electrostatic capacitances Cw and Cxy are P
Depending on the panel size of the DP 12 and the layout of the electrode wiring, for example, a diagonal 100 cm class (4
0 type) plasma display panel has a capacitance C
Both w and Cxy are about several tens pF.
【００１４】このような構成において、データドライバ
１９の出力Ｏが、０ＶとＶｗとで切り替わると、静電容
量ＣｘｙおよびＣｗで充放電が行われ、この充放電に伴
ってデータドライバ１９内で電力が消費される。In such a configuration, when the output O of the data driver 19 is switched between 0V and Vw, charging / discharging is performed by the electrostatic capacitances Cxy and Cw, and power is stored in the data driver 19 with this charging / discharging. Is consumed.
【００１５】上記静電容量ＣｘｙおよびＣｗにおける充
放電により消費されるエネルギは、以下のように見積も
ることができる。The energy consumed by charging / discharging the electrostatic capacitances Cxy and Cw can be estimated as follows.
【００１６】まず、静電容量Ｃｘｙへの充放電による消
費エネルギは、以下のようになる。First, the energy consumed by charging / discharging the electrostatic capacitance Cxy is as follows.
【００１７】アドレス電極配線Ｗに電圧Ｖｗが印加され
て、静電容量Ｃｘｙが充電されるとき、データドライバ
１９のドライバ電源からはＣｘｙ・Ｖｗ2のエネルギが
出力され、そのうち（Ｃｘｙ・Ｖｗ2）／２が静電容量
Ｃｘｙに蓄積され、残りの（Ｃｘｙ・Ｖｗ2）／２は、
データドライバ１９内で消費される。When the voltage Vw is applied to the address electrode wiring W and the electrostatic capacitance Cxy is charged, the energy of Cxy.Vw 2 is output from the driver power supply of the data driver 19, of which (Cxy.Vw 2 ). / 2 is accumulated in the capacitance Cxy, and the remaining (Cxy · Vw 2 ) / 2 is
It is consumed in the data driver 19.
【００１８】また、静電容量Ｃｘｙの放電のときは、静
電容量Ｃｘｙに蓄積されていた（Ｃｘｙ・Ｖｗ2）／２
のエネルギがデータドライバ１９内に引き込まれてここ
で消費される。When the electrostatic capacitance Cxy is discharged, it is stored in the electrostatic capacitance Cxy (Cxy · Vw 2 ) / 2.
Energy is drawn into the data driver 19 and consumed there.
【００１９】従って、放電セルに対する一回のスイッチ
ングに際して、アドレスパルスが立ち上がる場合にも、
立ち下がる場合にも、１つの静電容量ｃｘｙあたり（Ｃ
ｘｙ・Ｖｗ2）／２のエネルギが消費されることにな
る。Therefore, even when the address pulse rises in one switching of the discharge cell,
Even when it falls, per capacitance cxy (C
Energy of xy · Vw 2 ) / 2 is consumed.
【００２０】次に、静電容量Ｃｗへの充放電による消費
エネルギは、以下のようになる。Next, the energy consumed by charging / discharging the capacitance Cw is as follows.
【００２１】なお、この静電容量Ｃｗへの充放電による
消費エネルギについては、図２６に示すように、データ
ドライバ１９の各出力にそれぞれ対応するアドレス電極
配線Ｗへ印加するアドレスパルスが、電極配線Ｗｋで立
ち上がるタイミングと同時に、電極配線Ｗｋに隣接する
電極配線Ｗｋ＋１で立ち下がる場合を考える。Regarding the energy consumed by charging / discharging the electrostatic capacitance Cw, as shown in FIG. 26, the address pulse applied to the address electrode wiring W corresponding to each output of the data driver 19 is the electrode wiring. Consider a case where the electrode wiring Wk + 1 adjacent to the electrode wiring Wk falls at the same timing as the rising edge at Wk.
【００２２】データドライバ１９の出力が切り替わる前
には、静電容量Ｃｗには、図２６の（ａ）および図２７
（ａ）に示すように、電極配線Ｗｋ＋１が正となる向き
に、電圧Ｖｗが印加されて充電される。Before the output of the data driver 19 is switched, the electrostatic capacitance Cw is shown in FIGS.
As shown in (a), the voltage Vw is applied and charged in the direction in which the electrode wiring Wk + 1 is positive.
【００２３】この状態から、データドライバ１９の出力
が切り替わって、電極配線Ｗｋが０からＶｗに変化し、
電極配線Ｗｋ＋１がＶｗから０に変化すると、図２７
（ｂ）に矢印で示すように電流が流れ、静電容量Ｃｗに
は、電極配線Ｗｋが正となる向きに電圧Ｖｗが印加され
て充電される。このときドライバ電源から静電容量Ｃｗ
に流れ込む電荷量は、２（Ｃｗ・Ｖｗ）となる。ドライ
バ電源から供給されるエネルギは、（電源電圧）×（電
荷量）であり、図２７（ｂ）から明らかなように、この
エネルギが全てデータドライバ１９内で消費される。From this state, the output of the data driver 19 is switched, the electrode wiring Wk changes from 0 to Vw,
When the electrode wiring Wk + 1 changes from Vw to 0, FIG.
A current flows as indicated by an arrow in (b), and the electrostatic capacitance Cw is charged by applying the voltage Vw in the direction in which the electrode wiring Wk is positive. At this time, the capacitance Cw from the driver power supply
The amount of electric charge flowing into is 2 (Cw · Vw). The energy supplied from the driver power supply is (power supply voltage) × (charge amount), and as is clear from FIG. 27B, this energy is all consumed in the data driver 19.
【００２４】つまり、一回のスイッチングで１つの静電
容量Ｃｗあたり２（Ｃｗ・Ｖｗ2）のエネルギが消費さ
れることとなる。このため、例えば静電容量Ｃｘｙと静
電容量Ｃｗとが同じ値であるとした場合、静電容量Ｃｗ
で消費されるエネルギは、Ｃｘｙによるエネルギ消費の
４倍にもなってしまう。That is, one switching operation consumes 2 (Cw · Vw 2 ) of energy per capacitance Cw. Therefore, for example, when the electrostatic capacitance Cxy and the electrostatic capacitance Cw have the same value, the electrostatic capacitance Cw
The energy consumed in 4 times as much as the energy consumed by Cxy.
【００２５】以上のように、データドライバ１９では、
その出力が切り替わる毎にエネルギが消費され、特に、
以下に説明するように隣接する画素での点灯・非点灯が
交互に切り替わるような高域成分を多く含む画像を表示
する場合には、アドレス電極配線Ｗ間の静電容量Ｃｗに
おける充放電によるエネルギ損失が極めて大きくなる。As described above, in the data driver 19,
Energy is consumed each time its output switches,
As described below, when displaying an image including a large amount of high-frequency components such that lighting and non-lighting of adjacent pixels are alternately switched, energy due to charging and discharging in the electrostatic capacitance Cw between the address electrode wirings W is displayed. The loss is extremely large.
【００２６】以下、第２の問題点である表示画像のパタ
ーンと、データドライバにおける消費電力との関係を図
２５、図２８および図２９を用いて説明する。図２８
は、ＰＤＰの各放電セルにおける点灯（ハッチングあ
り）・非点灯（ハッチングなし）を示しており、図２９
は、図２８のようなパターンを表示する場合に各電極配
線に印加する電圧波形を示している。The relationship between the display image pattern, which is the second problem, and the power consumption of the data driver will be described below with reference to FIGS. 25, 28 and 29. FIG. 28
29 shows lighting (with hatching) and non-lighting (without hatching) in each discharge cell of the PDP.
28 shows a voltage waveform applied to each electrode wiring when a pattern as shown in FIG. 28 is displayed.
【００２７】各放電セルに表示させるパターンに応じて
アドレス電極配線Ｗｋ−１、Ｗｋ、Ｗｋ＋１にアドレス
パルス１２１が印加され、これと同時に走査維持電極配
線Ｙｌ−１、Ｙｌ、Ｙｌ＋１に順次負の走査パルス１２
２を印加することにより、各放電セルに表示画像パター
ンに応じた点灯・非点灯データが書き込まれる。The address pulse 121 is applied to the address electrode wirings Wk-1, Wk, Wk + 1 according to the pattern to be displayed in each discharge cell, and at the same time, the scan sustain electrode wirings Yl-1, Yl, Yl + 1 are sequentially subjected to negative scanning. Pulse 12
By applying 2, the lighting / non-lighting data according to the display image pattern is written in each discharge cell.
【００２８】ここで、ｔｌのタイミングについて着目す
ると、アドレス電極配線Ｗｋに印加される電圧は、Ｖｗ
（約６０Ｖ）から０に変化するため、静電容量Ｃｘｙに
蓄積されていた電荷（Ｃｘｙ・Ｖｗ）がアドレス電極配
線Ｗｋからデータドライバ１９に流れ込む。また、アド
レス電極配線Ｗｋ＋１から静電容量Ｃｗを通って（Ｃｗ
・Ｖｗ）の電荷が、アドレス電極配線Ｗｋに向かって流
れ込む。さらに、アドレス電極配線Ｗｋ−１では、アド
レス電極配線Ｗｋとは反対に、０からＶｗへと印加電圧
が変化してるので、アドレス電極配線Ｗｋ−１から静電
容量Ｃｗを通り、２（Ｃｗ・Ｖｗ）の電荷が、アドレス
電極配線Ｗｋに向かって流れ込み、データドライバ１９
で消費される。以上のように、タイミングｔｌにおいて
は、次式（１）のような電力がアドレス電極配線Ｗｋ
で、つまりデータドライバ１９で消費されることとな
る。Here, paying attention to the timing of tl, the voltage applied to the address electrode wiring Wk is Vw.
Since (about 60V) changes to 0, the electric charge (Cxy · Vw) accumulated in the electrostatic capacitance Cxy flows into the data driver 19 from the address electrode wiring Wk. Further, through the electrostatic capacitance Cw from the address electrode wiring Wk + 1 (Cw
The electric charge of (Vw) flows into the address electrode wiring Wk. Further, in the address electrode wiring Wk-1, the applied voltage is changed from 0 to Vw, which is the opposite of the address electrode wiring Wk, and therefore, the electrostatic capacitance Cw is passed from the address electrode wiring Wk-1 to 2 (Cw. The electric charge of Vw) flows toward the address electrode wiring Wk, and the data driver 19
Consumed in. As described above, at the timing tl, the electric power expressed by the following equation (1) is applied to the address electrode wiring Wk.
That is, it is consumed by the data driver 19.
【００２９】［数１］
（Ｃｘｙ＋３×Ｃｗ）×Ｖｗ2／２ ・・・・（１）
一方、タイミングｔ＋１の瞬間には、図２８に示される
ようにｌ行目とｌ＋１行目の表示パターンが同じである
ため、各アドレス電極配線の電位は変化しない。従っ
て、このｔｌ＋１のタイミングでは、データドライバ１
９には電流は流れ込まず、電力も消費しない。[0029] [Equation 1] (Cxy + 3 × Cw ) × Vw 2/2 ···· (1) On the other hand, the timing instant t + 1, the display pattern of the l-th row and l + 1 th row, as shown in FIG. 28 Are the same, the potential of each address electrode wiring does not change. Therefore, at the timing of tl + 1, the data driver 1
No current flows into 9 and no power is consumed.
【００３０】このように、データドライバ１９から出力
されるアドレスパルスのスイッチング動作の度に、Ｃ
ｗ、Ｃｘｙへの充放電によって電力が消費されるので、
細かい模様の画像が入力され、それを表示すればするほ
ど、つまり、入力画像の高域成分が多くなればなるほど
データドライバ１９の出力のスイッチング回数が増え、
対応して消費電力が大きくなってしまっていた。そし
て、このような表示画像に応じた消費電力増大を緩和す
る方法は全く提案されていなかった。また、消費電力の
増大によってデータドライバ１９内での発熱が起こり、
ドライバに発熱対策を講ずる必要などが生じ、コストア
ップの原因ともなっていた。As described above, at each switching operation of the address pulse output from the data driver 19, C
Since electricity is consumed by charging and discharging w and Cxy,
The finer the pattern image is input, and the more it is displayed, that is, the higher the high-frequency component of the input image is, the more the number of times the data driver 19 outputs is switched,
The power consumption was correspondingly high. Further, no method has been proposed for alleviating the increase in power consumption according to such a display image. In addition, the increase in power consumption causes heat generation in the data driver 19,
It was necessary to take measures against heat generation in the driver, which was a cause of cost increase.
【００３１】以上説明したように、従来の駆動回路にお
いては、隣接する電極配線間の静電容量に起因したドラ
イバでの電力消費量が大きく、また、このようなドライ
バでの消費電力を所定範囲内に抑えることができなかっ
た。As described above, in the conventional driving circuit, the driver consumes a large amount of power due to the capacitance between the adjacent electrode wirings, and the power consumption of such a driver falls within a predetermined range. I couldn't keep it inside.
【００３２】この発明は上記のような問題点を解消する
ためになされたもので、第１の目的は、マトリクス表示
装置の駆動回路において、駆動信号が印加される列また
は行方向の電極配線間に存在する静電容量による消費電
力を低減することである。The present invention has been made to solve the above problems. A first object of the present invention is to provide a driving circuit of a matrix display device in which a wiring signal is applied between electrode wirings in the column or row direction. It is to reduce the power consumption due to the electrostatic capacity existing in.
【００３３】また、第２の目的は、駆動電極ドライバに
おける消費電力を一定範囲内に抑えることである。The second purpose is to suppress the power consumption of the drive electrode driver within a certain range.
【００３４】[0034]
【課題を解決するための手段】この発明は、容量性の負
荷を駆動して所望の表示を行うマトリクス表示装置の駆
動回路において、列または行方向の駆動電極配線に表示
画像データに応じた駆動信号を印加する駆動電極ドライ
バ手段と、前記駆動電極ドライバ手段での消費電力を検
出する検出手段と、前記検出手段での検出結果に基づい
て、入力画像データからその特定成分を除去し、除去し
て得られたデータを表示画像データとして前記マトリク
ス表示装置に表示させるための表示画像制御手段と、を
備えることを特徴とするものである。SUMMARY OF THE INVENTION According to the present invention, in a drive circuit of a matrix display device for driving a capacitive load to perform a desired display, drive electrode wiring in the column or row direction is driven according to display image data. Drive electrode driver means for applying a signal, detection means for detecting power consumption in the drive electrode driver means, and a specific component is removed from the input image data based on the detection result by the detection means. Display image control means for displaying the obtained data as display image data on the matrix display device.
【００３５】また、この発明では、マトリクス表示装置
の駆動回路において、前記表示画像制御手段は、前記検
出手段における検出結果に基づいて、前記消費電力が大
きくなると、前記入力画像データからその画像空間周波
数の高域成分を選択的に除去して、前記消費電力を低減
するように制御することを特徴とするものである。Further, in the present invention, in the drive circuit of the matrix display device, the display image control means changes the image spatial frequency from the input image data when the power consumption increases based on the detection result of the detection means. Is selectively removed to control the power consumption.
【００３６】この発明では、マトリクス表示装置の駆動
回路において、前記表示画像制御手段は、前記入力画像
データを離散コサイン変換によって空間周波数データに
変換し、前記検出手段での検出結果に基づいて前記空間
周波数データから高域成分を除去し、高域成分除去後に
前記空間周波数データを逆離散コサイン変換することを
特徴とするものである。According to the present invention, in the drive circuit of the matrix display device, the display image control means converts the input image data into spatial frequency data by discrete cosine transform, and the space is calculated based on the detection result of the detection means. A high frequency component is removed from the frequency data, and the spatial frequency data is subjected to an inverse discrete cosine transform after the high frequency component is removed.
【００３７】この発明では、マトリクス表示装置の駆動
回路において、前記表示画像制御手段は、前記検出手段
での検出結果に基づいて、前記入力画像データを縦ｈ画
素×横ｊ画素（但し、ｈ，ｊは、正の整数）のブロック
に分割し、各ブロック内の各画素の画像データをブロッ
ク内で共通のデータに変換して、入力画像データから高
域成分を除去することを特徴とするものである。According to the present invention, in the drive circuit of the matrix display device, the display image control means sets the input image data to vertical h pixels × horizontal j pixels (where h, j is a positive integer) and the image data of each pixel in each block is converted into common data within the block to remove high frequency components from the input image data. Is.
【００３８】またこの発明では、マトリクス表示装置の
駆動回路において、前記表示画像制御手段は、前記分割
した同一ブロック内において、各画素のデジタル画素デ
ータをその低ビット側成分から優先的に同一ブロック内
での共通データに置換することを特徴とするものであ
る。According to the present invention, in the drive circuit of the matrix display device, the display image control means preferentially places the digital pixel data of each pixel in the same block in the same block from the low bit side component thereof. It is characterized by replacing with common data in.
【００３９】この発明では、前記マトリクス表示装置
は、一デジタル画像表示単位期間を１フィールド期間と
し、前記１フィールド期間を表示階調ビット数に応じた
数のサブフィールドに時分割して表示することにより階
調表示を行う表示装置であって、前記検出手段での検出
結果に基づいて、前記消費電力が大きくなるにつれ、前
記サブフィールドの内、表示階調ビット数の低ビット側
の前記サブフィールドから優先的にその表示を省略する
こと特徴とするものである。In the present invention, the matrix display device sets one digital image display unit period as one field period, and displays the one field period by time division into a number of subfields corresponding to the number of display grayscale bits. A display device that performs gradation display by means of the detection result of the detection means, and as the power consumption increases, the subfield on the low bit side of the display gradation bit number among the subfields. Therefore, the display is omitted preferentially.
【００４０】この発明では、マトリクス表示装置の駆動
回路において、前記駆動電極ドライバ手段は、複数のド
ライバブロックに分割され、前記駆動電極ドライバ手段
での消費電力を検出する前記検出手段は、分割された前
記各ドライバブロック毎にそのドライバブロックにおけ
る消費電力を検出することを特徴とするものである。According to the present invention, in the drive circuit of the matrix display device, the drive electrode driver means is divided into a plurality of driver blocks, and the detection means for detecting the power consumption in the drive electrode driver means is divided. The power consumption of each driver block is detected for each driver block.
【００４１】この発明では、マトリクス表示装置の駆動
回路において、前記各ドライバブロックは、所定数の前
記駆動電極配線毎に集積された個々の集積回路によって
それぞれが構成されることを特徴とするものである。According to the present invention, in the drive circuit of the matrix display device, each of the driver blocks is constituted by an individual integrated circuit integrated for each of a predetermined number of the drive electrode wirings. is there.
【００４２】また、この発明では、マトリクス表示装置
の駆動回路において、前記各ドライバブロックは、所定
数の前記駆動電極配線毎に集積された個々の集積回路の
うち、互いに熱伝達し得る複数の集積回路によって構成
されることを特徴とするものである。Further, according to the present invention, in the drive circuit of the matrix display device, each of the driver blocks is a plurality of integrated circuits which can transfer heat to each other among individual integrated circuits which are integrated for every predetermined number of the drive electrode wirings. It is characterized by being configured by a circuit.
【００４３】この発明では、マトリクス表示装置の駆動
回路において、前記駆動電極ドライバ手段での消費電力
を検出する検出手段は、前記入力画像データに基づいて
前記消費電力を予測演算によって検出し、前記表示画像
制御手段は、前記予測演算による検出結果に基づいて、
前記入力画像データからその特定成分を除去することを
特徴とするものである。In the present invention, in the drive circuit of the matrix display device, the detection means for detecting the power consumption in the drive electrode driver means detects the power consumption by the predictive calculation based on the input image data and displays the display. The image control means, based on the detection result by the prediction calculation,
The specific component is removed from the input image data.
【００４４】また、この発明の他の駆動方法において、
マトリクス表示装置の列または行方向の駆動電極配線に
表示画像データに応じた駆動信号を印加する駆動電極ド
ライバ手段における消費電力を検出し、前記消費電力の
検出結果に基づいて、入力画像データの特定成分を除去
し、除去して得られたデータを前記マトリクス表示装置
に表示させることにより、前記駆動電極ドライバ手段で
の消費電力が所定以内になるように制御することを特徴
とするものである。In another driving method of the present invention,
The power consumption in the drive electrode driver means for applying a drive signal according to the display image data to the drive electrode wiring in the column or row direction of the matrix display device is detected, and the input image data is specified based on the detection result of the power consumption. By removing the component and displaying the data obtained by the removal on the matrix display device, the power consumption in the drive electrode driver means is controlled to be within a predetermined range.
【００４５】[0045]
【発明の実施の形態】以下、この発明の好適な実施の形
態（以下、実施の形態という）について、図面を用いて
説明する。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of the present invention (hereinafter referred to as embodiments) will be described below with reference to the drawings.
【００４６】実施の形態１．実施の形態１において特徴
的なことは、プラズマディスプレイ、液晶表示装置、Ｅ
Ｌ（エレクトロルミネッセンス）ディスプレイ等のマト
リクス表示装置の各画素を駆動するための電極配線にそ
れぞれ駆動信号を印加するにあたり、隣接する電極配線
間で駆動信号の立ち上がりと立ち下がりのタイミングが
ずれるように制御することである。Embodiment 1. A characteristic of the first embodiment is that a plasma display, a liquid crystal display device, an E
When applying a drive signal to each electrode wiring for driving each pixel of a matrix display device such as an L (electroluminescence) display, control is performed so that the rising and falling timings of the drive signal are different between adjacent electrode wirings. It is to be.
【００４７】図１は、実施の形態１に係るプラズマディ
スプレイ装置の駆動回路の概略構成を示している。FIG. 1 shows a schematic configuration of a drive circuit of the plasma display device according to the first embodiment.
【００４８】図１において、外部から入力画像データ１
が供給されると、これがドライバコントローラ２０内の
画像データ並べ替え部３に供給される。画像データ並べ
替え部３は、この入力画像データ１をプラズマディスプ
レイでの表示に適した順番に並べ替え、ディスプレイの
各放電セルの放電・非放電を示す駆動データ１６を２つ
のデータドライバ９にそれぞれ出力する。ただし、デー
タドライバ９は、単一の構成の場合もある。In FIG. 1, externally input image data 1
Is supplied to the image data rearranging section 3 in the driver controller 20. The image data rearrangement unit 3 rearranges the input image data 1 in an order suitable for display on the plasma display, and supplies drive data 16 indicating discharge / non-discharge of each discharge cell of the display to the two data drivers 9, respectively. Output. However, the data driver 9 may have a single configuration.
【００４９】データドライバ９は、この駆動データ１６
に基づき、プラズマディスプレイ装置における駆動電極
配線に相当するアドレス電極配線Ｗ１、Ｗ３・・Ｗ２ｎ
−１と、Ｗ２、Ｗ４・・Ｗ２ｎとに対し、それぞれ駆動
信号として、アドレスパルスを印加し、各放電セルの点
灯・非点灯を決定している。The data driver 9 uses the drive data 16
Based on the above, address electrode wirings W1, W3 ... W2n corresponding to drive electrode wirings in the plasma display device
−1 and W2, W4, ... W2n are applied with address pulses as drive signals to determine lighting / non-lighting of each discharge cell.
【００５０】そして、本実施の形態１においては、後述
するようにこのデータドライバ９内に、信号印加タイミ
ング制御手段として立ち上がり遅延回路を設け、これに
より隣接するアドレス電極配線１３に印加するアドレス
パルスの立ち上がりと立ち下がりのタイミングがずれる
ように制御する。In the first embodiment, as will be described later, a rise delay circuit is provided as a signal application timing control means in the data driver 9 so that an address pulse applied to the adjacent address electrode wiring 13 can be generated. Control is performed so that the rising and falling timings are shifted.
【００５１】また、コントローラ２０に設けられたシー
ケンスコントローラ５によって、アドレスパルスの印加
と同時に、対応するマトリクス表示装置の走査電極配
線、プラズマディスプレイ装置では走査維持電極配線１
５（Ｙ１〜Ｙｉ）に、走査信号である走査パルスが印加
され、ＰＤＰパネル１２の各放電セルに点灯・非点灯の
情報を書き込まれる。さらに維持電極配線１４と走査維
持電極配線１５に交互に維持パルスが印加され、ＰＤＰ
１２で所望の画像が発光表示される。Further, by the sequence controller 5 provided in the controller 20, at the same time as the application of the address pulse, the corresponding scan electrode wiring of the matrix display device and the scan sustain electrode wiring 1 in the plasma display device are applied.
A scan pulse, which is a scan signal, is applied to 5 (Y1 to Yi), and lighting / non-lighting information is written in each discharge cell of the PDP panel 12. Further, the sustain pulse is alternately applied to the sustain electrode wiring 14 and the scan sustain electrode wiring 15, so that the PDP
At 12, the desired image is luminescently displayed.
【００５２】次に、図１のデータドライバ９の構成およ
び動作について図２を用いて説明する。Next, the configuration and operation of the data driver 9 shown in FIG. 1 will be described with reference to FIG.
【００５３】コントローラ２０からシリアルデータとし
て駆動データ１６が出力されると、これがシフトレジス
タ２４に順次供給されてパラレルデータに変換される。
次に、ラッチ回路２５に向けてパラレル駆動データＳ
１、Ｓ２・・Ｓｍが出力され、ラッチ回路２５は、供給
されるラッチイネーブル信号ＬＥがオン（例えばＨレベ
ル）となると、これに応じて、シフトレジスタ２４から
の出力をラッチし、ラッチされた駆動データＳ１〜Ｓｍ
は、ラッチデータＬ１〜Ｌｍとして、それぞれ出力され
る。When the drive data 16 is output as serial data from the controller 20, the drive data 16 is sequentially supplied to the shift register 24 and converted into parallel data.
Next, the parallel drive data S is sent to the latch circuit 25.
1, S2 ... Sm are output, and the latch circuit 25 latches and latches the output from the shift register 24 when the supplied latch enable signal LE is turned on (for example, H level). Drive data S1 to Sm
Are respectively output as latch data L1 to Lm.
【００５４】ラッチ回路２５の各ラッチデータ出力経路
には、それぞれ信号印加タイミング制御手段として立ち
上がり遅延回路３２が設けられており、ラッチデータＬ
１〜Ｌｍのパルスの立ち上がりだけを遅延させる。立ち
上がり遅延回路３２は、例えば図５に示すような簡易な
構成で実現でき、このような回路構成により図６に示す
ようにラッチデータのパルスの立ち上がりだけが遅延し
た信号（出力ＯＵＴｂ）が得られる。Each latch data output path of the latch circuit 25 is provided with a rising delay circuit 32 as signal application timing control means, and latch data L
Only the rising edge of the pulse of 1 to Lm is delayed. The rising delay circuit 32 can be realized, for example, by a simple configuration as shown in FIG. 5, and with such a circuit configuration, a signal (output OUTb) in which only the rising of the pulse of the latch data is delayed is obtained as shown in FIG. .
【００５５】図５に示す立ち上がり遅延回路３２は、ラ
ッチ回路２５から出力されるラッチデータを遅延させる
遅延回路４０と、アンド回路４４とにより構成される。
遅延回路４０は、バッファ４１、４２とコンデンサ４３
とを備え、図６のようにラッチデータである入力ＩＮａ
をｔｄだけ遅延させて、これを遅延回路出力（ＯＵＴ
ａ）としてアンド回路４４の一方の入力端に供給する。
アンド回路４４のもう一方の入力端には、ラッチデータ
（入力ＩＮａ）が直接供給される。アンド回路４４は、
遅延のないラッチデータとｔｄだけ遅延を受けたデータ
とのアンドをとり、これにより図６の出力ＯＵＴｂのよ
うにパルスの立ち上がりだけがｔｄだけ遅延した信号が
アンド回路４４から出力される。The rising delay circuit 32 shown in FIG. 5 comprises a delay circuit 40 for delaying the latched data output from the latch circuit 25, and an AND circuit 44.
The delay circuit 40 includes buffers 41 and 42 and a capacitor 43.
And the input INa which is the latch data as shown in FIG.
Is delayed by td and the delay circuit output (OUT
It is supplied to one input terminal of the AND circuit 44 as a).
The latch data (input INa) is directly supplied to the other input terminal of the AND circuit 44. The AND circuit 44 is
The AND of the latched data having no delay and the data delayed by td is taken. As a result, a signal in which only the rising edge of the pulse is delayed by td is output from the AND circuit 44 as the output OUTb of FIG.
【００５６】このようにして立ち上がり遅延回路３２に
おいて立ち上がりタイミングの遅延された各ラッチデー
タＬ１〜Ｌｍは、対応するレベルシフタ２６およびＦＥ
Ｔ駆動バッファ２７と、反転ＦＥＴ駆動バッファ１２８
とにそれぞれ供給され、これらを介してトーテムポール
回路を構成する電界効果トランジスタ（ＦＥＴ）２９、
３０のオンオフが制御される。これにより、トーテムポ
ール回路の出力端Ｏ１〜ＯｍからそれぞれＶｗまたは０
Ｖの電圧が出力され、この出力、つまり立ち上がりタイ
ミングの遅延したアドレスパルスが、対応するアドレス
電極配線１３に印加されることとなる。The respective latch data L1 to Lm whose rising timing is delayed in the rising delay circuit 32 in this manner are associated with the corresponding level shifter 26 and FE.
T drive buffer 27 and inverting FET drive buffer 128
And a field effect transistor (FET) 29 that constitutes a totem pole circuit via these, respectively.
ON / OFF of 30 is controlled. As a result, Vw or 0 is output from the output terminals O1 to Om of the totem pole circuit, respectively.
The voltage of V is output, and this output, that is, the address pulse with the rising timing delayed is applied to the corresponding address electrode wiring 13.
【００５７】なお、データドライバ９は、図２に示すよ
うな回路ブロックを集積して形成されるが、実際には、
数１０ビット程度の出力ごとに集積回路化し、これを組
み合わせて用いて一枚の表示パネルを駆動することが多
い。The data driver 9 is formed by integrating the circuit blocks as shown in FIG.
In many cases, a single display panel is driven by forming an integrated circuit for each output of several tens of bits and using them in combination.
【００５８】次に、図１、図３および図４を用いて本実
施の形態１によるデータドライバ９での消費電力の低減
作用について説明する。Next, the action of reducing the power consumption in the data driver 9 according to the first embodiment will be described with reference to FIGS. 1, 3 and 4.
【００５９】上述のように、データドライバ９におい
て、各アドレス電極配線Ｗに印加するアドレスパルスの
立ち上がりが遅延される。よって、ＰＤＰ１２上で互い
に隣接して配置されたアドレス電極配線Ｗｋ、Ｗｋ＋１
について着目すると、各電極配線でのアドレスパルス
は、例えば図３に示すような電圧波形となり、隣接する
電極配線間では、一方のアドレスパルスの立ち上がり
と、他方のアドレスパルスの立ち下がりとはそのタイミ
ングがｔｄだけずれている。このタイミングのずれｔｄ
は、アドレスパルスの立ち上がりおよび立ち下がりに要
する期間とほぼ等しくなるように設定しておくことで、
確実に、隣接する電極配線間でアドレスパルスの立ち上
がりと、立ち下がりタイミングをずらすことが可能とな
る。なお、このずれｔｄは、遅延回路４０のコンデンサ
４３の容量を調整することにより容易に変更することが
できる。As described above, in the data driver 9, the rising edge of the address pulse applied to each address electrode wiring W is delayed. Therefore, the address electrode wirings Wk and Wk + 1 arranged adjacent to each other on the PDP 12
3, the address pulse in each electrode wiring has a voltage waveform as shown in FIG. 3, for example, and the timing of the rising edge of one address pulse and the falling edge of the other address pulse between adjacent electrode wirings. Is shifted by td. This timing deviation td
Is set so that it is almost equal to the period required for the rise and fall of the address pulse,
It is possible to reliably shift the rising and falling timings of the address pulse between the adjacent electrode wirings. The deviation td can be easily changed by adjusting the capacitance of the capacitor 43 of the delay circuit 40.
【００６０】図３の期間（ａ）において、アドレス電極
配線Ｗｋは０Ｖであり、隣接するアドレス電極配線Ｗｋ
＋１がＶｗであると、電極配線間の静電容量Ｃｗは、図
４（ａ）のようにアドレス電極配線Ｗｋ＋１側が正とな
るように充電される。In the period (a) of FIG. 3, the address electrode wiring Wk is 0 V, and the adjacent address electrode wiring Wk.
When +1 is Vw, the electrostatic capacitance Cw between the electrode wirings is charged so that the address electrode wiring Wk + 1 side becomes positive as shown in FIG.
【００６１】図３の期間（ｂ）においてアドレス電極配
線Ｗｋ＋１がＶｗから０Ｖに立ち下がるとする。従来で
あれば、アドレス電極配線Ｗｋ＋１のアドレスパルスの
変化と同一タイミングでアドレス電極配線Ｗｋが、０Ｖ
からＶｗへと変化するのであるが、本実施の形態１で
は、パルスの立ち上がりタイミングが遅延されているの
で、アドレス電極配線Ｗｋのアドレスパルスは、この期
間（ｂ）では変化しない。このため、静電容量Ｃｗで
は、アドレス電極配線Ｗｋ＋１側のみがＶｗから０Ｖに
変化して、図４（ｂ）に示すような向きに電流が流れ
て、静電容量Ｃｗが放電し、（Ｃｗ・Ｖｗ2）／２の電
力がデータドライバ９で消費される。Assume that the address electrode wiring Wk + 1 falls from Vw to 0V in the period (b) of FIG. Conventionally, the address electrode wiring Wk is 0 V at the same timing as the change of the address pulse of the address electrode wiring Wk + 1.
However, since the rising timing of the pulse is delayed in the first embodiment, the address pulse of the address electrode wiring Wk does not change in this period (b). Therefore, in the electrostatic capacitance Cw, only the address electrode wiring Wk + 1 side changes from Vw to 0V, a current flows in the direction as shown in FIG. 4B, and the electrostatic capacitance Cw is discharged. The power of Vw 2 ) / 2 is consumed by the data driver 9.
【００６２】期間（ｃ）に、アドレス電極配線Ｗｋのア
ドレスパスルが、０からＶｗに立ち上がると、図４
（ｃ）に示すように電流が流れて静電容量Ｃｗが充電さ
れる。このときドライバ電源からは、Ｃｗ・Ｖｗ2のエ
ネルギが供給され、そのうち、（Ｃｗ・Ｖｗ2）／２が
静電容量Ｃｗに蓄積され、残りの（Ｃｗ・Ｖｗ2）／２
がデータドライバ９内で消費される。When the address pulse of the address electrode wiring Wk rises from 0 to Vw in the period (c), as shown in FIG.
As shown in (c), a current flows and the electrostatic capacitance Cw is charged. At this time, energy of Cw · Vw 2 is supplied from the driver power source, of which (Cw · Vw 2 ) / 2 is accumulated in the electrostatic capacitance Cw, and the remaining (Cw · Vw 2 ) / 2.
Are consumed in the data driver 9.
【００６３】以上の説明から明らかなように、実施の形
態１のように制御することにより、１回のアドレスパル
スのスイッチング動作において、１つの静電容量Ｃｗあ
たりＣｗ・Ｖｗ2の電力が消費されることとなる。そし
て、この消費量は、従来の（２×Ｃｗ・Ｖｗ2）の１／
２であり、アドレスパルスの立ち上がりタイミングを遅
延させることにより、確実にデータドライバ９の消費電
力が低減することが可能となっている。但しＣｘｙへの
充放電による電力消費は、前述の計算と同一になるた
め、ここでは説明を省略した。As is clear from the above description, by controlling as in the first embodiment, the electric power of Cw · Vw 2 is consumed per capacitance Cw in one switching operation of the address pulse. The Rukoto. And this consumption amount is 1 / the conventional (2 × Cw · Vw 2 ).
2, the power consumption of the data driver 9 can be surely reduced by delaying the rising timing of the address pulse. However, since the power consumption due to charging / discharging of Cxy is the same as the above calculation, the description thereof is omitted here.
【００６４】なお、以上の説明ではアドレスパルスの立
ち上がりタイミングのみを遅延させるが、必ずしも立ち
上がりタイミングには限られず、立ち下がりタイミング
を遅延させてもよい。つまり、データドライバ９の消費
電力低減の観点からは、隣接するアドレス電極配線にお
いて、互いのアドレスパルスの立ち上がりと、立ち下が
りのタイミングが一致しなければ、立ち上がりと立ち下
がりのどちらが先でもよい。Although only the rising timing of the address pulse is delayed in the above description, the rising timing is not necessarily limited and the falling timing may be delayed. That is, from the viewpoint of reducing the power consumption of the data driver 9, if the rising and falling timings of the address pulses of adjacent address electrode wirings do not match, either rising or falling may occur first.
【００６５】しかし、表示パネルの特性上からはアドレ
スパルスの立ち下がりが先のほうがよい。つまり、アド
レスパルスの立ち上がりタイミングを遅延させる方が、
立ち下がりタイミングを遅延させるよりも好ましい。こ
れは、立ち下がりタイミングを遅延させると、隣接する
アドレス電極配線間で一方のアドレスパルスが立ち下が
る前に他方のアドレスパルスが立ち上がって、２つの電
極配線の出力がＨレベルになるタイミングが生じ、この
タイミングがさらに走査パルスと重なると両方の電極配
線に係る２つの放電セルが発光状態となるような誤動作
が生ずる可能性があるからである。However, in view of the characteristics of the display panel, the falling edge of the address pulse is better. In other words, delaying the rising edge of the address pulse
It is preferable to delay the fall timing. This is because when the fall timing is delayed, the other address pulse rises before one address pulse falls between the adjacent address electrode wirings, and the timing when the outputs of the two electrode wirings become the H level occurs. This is because if this timing further overlaps with the scan pulse, there is a possibility that a malfunction occurs such that the two discharge cells associated with both electrode wirings are in a light emitting state.
【００６６】さらに、上記表示パネルでの誤動作を最小
限とするためには、図７（ａ）、（ｂ）に示すように、
アドレスパルス２１の立ち下がりを先に行うと共に、図
７（ｃ）、（ｄ）に示すように、このアドレスパルス２
１の立ち上がりと走査維持電極配線Ｙ（１５）への走査
パルス２２の印加タイミングを揃えることが好ましい。
これは、例えば、走査維持ドライバ１１内に図５と同様
な遅延回路４０を設け、走査パルス２２の立ち上がりお
よび立ち下がりタイミングをアドレスパルス２１の立ち
上がりタイミングｔｄと同じだけ遅延させることによ
り、実現できる。Further, in order to minimize the malfunction of the display panel, as shown in FIGS. 7 (a) and 7 (b),
The falling edge of the address pulse 21 is performed first, and as shown in FIGS.
It is preferable that the rising edge of 1 and the application timing of the scan pulse 22 to the scan sustain electrode wire Y (15) are aligned.
This can be realized, for example, by providing the delay circuit 40 similar to that in FIG. 5 in the scan sustain driver 11 and delaying the rising and falling timings of the scan pulse 22 by the same amount as the rising timing td of the address pulse 21.
【００６７】実施の形態２．次に、実施の形態２につい
て図８および図９を用いて説明する。プラズマディスプ
レイ装置の駆動回路全体構成は図１と同様である。な
お、本実施の形態以降において、既に説明した図面と同
様な構成には同一符号を付して説明を省略する。Embodiment 2. Next, a second embodiment will be described with reference to FIGS. 8 and 9. The overall configuration of the drive circuit of the plasma display device is the same as that of FIG. Note that, in and after the present embodiment, the same components as those in the drawings already described are denoted by the same reference numerals and the description thereof will be omitted.
【００６８】本実施の形態２では、アドレス電極配線１
３に印加するアドレスパルスの立ち上がりおよび立ち下
がりタイミングを外部信号によって制御する。具体的に
は、信号印加タイミング制御手段として、図８に示すよ
うなパルス制御回路２３を設け、この回路２３を外部か
らの制御信号（立ち上がりラッチイネーブル信号ＬＥ、
立ち下がりラッチイネーブル信号ＬＥ）によって制御す
る。In the second embodiment, the address electrode wiring 1
The rising and falling timings of the address pulse applied to 3 are controlled by an external signal. Specifically, a pulse control circuit 23 as shown in FIG. 8 is provided as signal application timing control means, and this circuit 23 is controlled by an external control signal (rising latch enable signal LE,
It is controlled by the falling latch enable signal LE).
【００６９】パルス制御回路２３は、２つのアンド回路
２３ａ、２３ｂと、この２つのアンド回路の出力のオア
をとって出力するオア回路２３ｃによって構成される。
アンド回路２３ａの反転入力端と、アンド回路回路２３
ｂの一方の入力端にはシフトレジスタからの出力Ｓ１〜
Ｓｍの対応する出力が供給されている。各アンド回路２
３ａの非反転入力端には、立ち下がりラッチイネーブル
信号ＬＥが供給され、アンド回路２３ｂの他方の入力端
には立ち上がりラッチイネーブル信号ＬＥが供給されて
いる。さらに、シフトレジスタ２４からの出力データを
それぞれラッチするラッチ回路２５のラッチ制御端子に
は、対応するオア回路２３ｃの出力が、ラッチイネーブ
ル信号ＬＥとして供給される。そして、ラッチ回路２５
は、この信号ＬＥがオンになるとそれぞれシフトレジス
タ２４からの出力信号をラッチする。The pulse control circuit 23 is composed of two AND circuits 23a and 23b, and an OR circuit 23c which takes the OR of the outputs of these two AND circuits and outputs it.
The inverting input terminal of the AND circuit 23a and the AND circuit 23
The output S1 from the shift register is provided at one input end of b.
The corresponding output of Sm is provided. Each AND circuit 2
The falling latch enable signal LE is supplied to the non-inverting input terminal of 3a, and the rising latch enable signal LE is supplied to the other input terminal of the AND circuit 23b. Further, the output of the corresponding OR circuit 23c is supplied as the latch enable signal LE to the latch control terminal of the latch circuit 25 which latches the output data from the shift register 24, respectively. Then, the latch circuit 25
Latches the output signal from the shift register 24 when the signal LE is turned on.
【００７０】本実施の形態２のデータドライバ９の動作
は次のようになる。The operation of the data driver 9 of the second embodiment is as follows.
【００７１】シフトレジスタ２４からの所定の出力デー
タＳｋ、Ｓｋ＋１について着目すると、図９（ａ）、
（ｂ）のように出力データＳｋがＨレベル、出力データ
Ｓｋ＋１がＬレベルの場合において、図９（ｃ）のよう
に立ち下がりラッチイネーブル信号ＬＥがオン（Ｈレベ
ル）となると、出力データＳｋ＋１を入力とするｋ＋１
番目のアンド回路２３ａの出力がＨとなって、これがそ
のままオア回路２３ｃからＨレベルのラッチイネーブル
信号ＬＥｋ＋１として、対応するｋ＋１番目のラッチ回
路２５に印加される。このため、ｋ＋１番目のラッチ回
路２５がシフトレジスタのＬレベル出力Ｓｋ＋１をラッ
チして、図９（ｈ）のように、トーテムポール回路の出
力Ｏｋ＋１がＬレベルとなる）。Focusing on the predetermined output data Sk and Sk + 1 from the shift register 24, FIG.
In the case where the output data Sk is at the H level and the output data Sk + 1 is at the L level as shown in (b), when the falling latch enable signal LE is turned on (H level) as shown in FIG. 9C, the output data Sk + 1 is output. K + 1 as input
The output of the second AND circuit 23a becomes H, and this is directly applied from the OR circuit 23c as the H-level latch enable signal LEk + 1 to the corresponding k + 1th latch circuit 25. Therefore, the (k + 1) th latch circuit 25 latches the L level output Sk + 1 of the shift register, and the output Ok + 1 of the totem pole circuit becomes the L level as shown in FIG. 9 (h).
【００７２】次に、図９（ｄ）のように立ち上がりラッ
チイネーブル信号がＨレベルとなると、ｋ番目のパルス
制御回路２３のアンド回路２３ｂの出力がＨレベルとな
り、オア回路２３ｃからＨレベルのラッチイネーブル信
号ＬＥｋとしてｋ番目のラッチ回路２５に印加される。
ｋ番目のラッチ回路２５は、これにより図９（ｇ）に示
すように、Ｈレベルの出力データＳｋをラッチし、出力
ＯｋがＨレベルに立ち上がる。Next, when the rising latch enable signal becomes H level as shown in FIG. 9D, the output of the AND circuit 23b of the kth pulse control circuit 23 becomes H level, and the OR circuit 23c latches H level. The enable signal LEk is applied to the kth latch circuit 25.
As a result, the kth latch circuit 25 latches the H level output data Sk, as shown in FIG. 9G, and the output Ok rises to the H level.
【００７３】以上のようにしてデータドライバ９を構成
することにより、アドレスパルスの立ち上がりタイミン
グ（あるいは立ち下がりタイミング）を簡単な構成で、
外部から選択的に制御することが可能であり、また実施
の形態１と同様にデータドライバにおける消費電力を低
減することができる。By configuring the data driver 9 as described above, the rise timing (or fall timing) of the address pulse can be made simple.
It is possible to selectively control from the outside, and power consumption in the data driver can be reduced as in the first embodiment.
【００７４】特に、本実施の形態２においては、実施の
形態１と異なって、アドレスパルスのタイミングを外部
からコントロールすることができるため、図５の遅延回
路４０のばらつきに起因したアドレスパルスの出力タイ
ミングのずれ等をなくすことが可能である。さらに、駆
動する負荷の特性、つまり表示パネルにおける静電容量
の大きさ等に合わせて、アドレスパルスの立ち上がりと
立ち下がりのタイミングを微調整することも容易であ
る。従って、駆動パルスとしてのアドレスパルスのタイ
ミングを最適化でき、ディスプレイにおける表示特性を
安定化することが可能となる。Particularly in the second embodiment, unlike the first embodiment, the timing of the address pulse can be controlled from the outside, so that the output of the address pulse due to the variation of the delay circuit 40 in FIG. 5 is output. It is possible to eliminate a timing shift or the like. Further, it is easy to finely adjust the rising and falling timings of the address pulse according to the characteristics of the load to be driven, that is, the magnitude of the electrostatic capacitance in the display panel. Therefore, the timing of the address pulse as the drive pulse can be optimized, and the display characteristics of the display can be stabilized.
【００７５】また、これらアドレスパルスの出力タイミ
ングを制御する立ち上がりラッチイネーブル信号を外部
信号とすることで、この信号を図１に示す走査維持ドラ
イバ１１への走査パルスの出力タイミングを制御する信
号としても利用でき、より簡単に、アドレスパルスの立
ち上がりと走査パルスの立ち上がりとを同期させること
が可能となる。Further, by using the rising latch enable signal for controlling the output timing of these address pulses as an external signal, this signal can also be used as a signal for controlling the output timing of the scan pulse to the scan sustain driver 11 shown in FIG. This makes it possible to synchronize the rising edge of the address pulse and the rising edge of the scan pulse more easily.
【００７６】実施の形態３．次に、実施の形態３につい
て図１０を用いて説明する。本実施の形態３における最
大の着目点は、図示するように、データドライバが、例
えば大きくみて２つのブロックに分割されており、デー
タドライバ（Ａブロック）５１が奇数番目のアドレス電
極配線Ｗ１、Ｗ３・・Ｗ２ｎ−１を駆動し、データドラ
イバ（Ｂブロック）５２が偶数番目のアドレス電極配線
Ｗ２、Ｗ４・・Ｗ２ｎを駆動していることである。Third Embodiment Next, a third embodiment will be described with reference to FIG. As shown in the figure, the greatest point of interest in the third embodiment is that the data driver is divided into, for example, two blocks, and the data driver (A block) 51 has odd-numbered address electrode wirings W1 and W3. .. W2n-1, and the data driver (B block) 52 drives even-numbered address electrode wirings W2, W4.
【００７７】つまり、本実施の形態３では、２つのデー
タドライバ５１、５２が、ＰＤＰ１２上で隣接するアド
レス電極配線を駆動するので、この２つのデータドライ
バ５１、５２が別のタイミングでアドレスパルスを出力
するように制御することによって、自動的に、隣接する
駆動電極配線で、印加される駆動電極の立ち上がり立ち
下がりタイミングとをずらすことを可能としている。That is, in the third embodiment, since the two data drivers 51 and 52 drive the adjacent address electrode wirings on the PDP 12, the two data drivers 51 and 52 generate the address pulse at different timings. By controlling so as to output, it is possible to automatically shift the rising / falling timing of the applied drive electrode between the adjacent drive electrode wirings.
【００７８】具体的には、信号印加タイミング制御手段
として遅延回路５０を設け、これを、コントローラ２０
から各データドライバ５１、５２のいずれかに供給され
るラッチイネーブル信号の出力配線経路に設け（本実施
の形態３ではデータドライバ５２側）、データドライバ
５１、５２の一方の内部のラッチ回路でのラッチタイミ
ングを遅延させる。Specifically, a delay circuit 50 is provided as a signal application timing control means, and this is provided to the controller 20.
Is provided in the output wiring path of the latch enable signal supplied to each of the data drivers 51 and 52 from the data driver 52 (in the third embodiment, the data driver 52 side). Delay the latch timing.
【００７９】これにより、一方のデータドライバ（ここ
では、データドライバ５２）からのアドレスパルスの出
力タイミングを遅延させ、ＰＤＰ１２上で隣接するアド
レス電極配線間で、アドレスパルスの立ち上がりと立ち
下がりのタイミングが一致しないように制御している。As a result, the output timing of the address pulse from one of the data drivers (here, the data driver 52) is delayed, and the rising and falling timings of the address pulse are kept between the adjacent address electrode wirings on the PDP 12. It is controlled so that they do not match.
【００８０】このように実施の形態３では、上記実施の
形態のようにデータドライバとして専用に集積回路を製
造してこれを用いる必要がなく、隣接するアドレス電極
配線を駆動するデータドライバのいずれか一方に対応し
て遅延回路５０を設けるだけで、実施の形態１と同程度
にデータドライバの消費電力を低減することが可能とな
る。As described above, in the third embodiment, it is not necessary to manufacture and use an integrated circuit exclusively as a data driver as in the above-described embodiments, and any one of the data drivers for driving the adjacent address electrode wirings can be used. Only by providing the delay circuit 50 corresponding to one side, the power consumption of the data driver can be reduced to the same extent as in the first embodiment.
【００８１】実施の形態４．ＰＤＰ上に、例えば画素ご
とに点灯・非点灯が入れ替わるような高域成分を含んだ
画像を表示すると、図２８および図２９からも明らかな
ように、アドレスパルスの反転が頻繁に起こり、これに
よって、上述したように電極配線間の静電容量Ｃｗに起
因してデータドライバの消費電力が増加してしまう。Fourth Embodiment When an image including a high frequency component in which lighting / non-lighting is switched for each pixel is displayed on the PDP, as shown in FIGS. 28 and 29, inversion of the address pulse frequently occurs, which causes As described above, the power consumption of the data driver increases due to the capacitance Cw between the electrode wirings.
【００８２】そこで、本実施の形態４においては、デー
タドライバの消費電力を検出してその値に応じて、表示
画像制御手段によって、原画像データ（入力画像デー
タ）の高域成分を除去し、データドライバの消費電力が
所定範囲内となるようにフィードバック制御している。Therefore, in the fourth embodiment, the power consumption of the data driver is detected, and the high frequency component of the original image data (input image data) is removed by the display image control means according to the value. Feedback control is performed so that the power consumption of the data driver is within a predetermined range.
【００８３】図１１は、このような制御を行うためのプ
ラスマディスプレイ装置の駆動回路の構成を示してい
る。図１と異なる点は、まず、データドライバの消費電
力に応じて入力画像データ１の高域成分を除去する表示
画像制御手段として、コントローラ７０内に、入力画像
データ１から高域成分を除去する高域成分除去フィルタ
２と、このフィルタ２をコントロールするフィルタコン
トローラ４とを有することである。FIG. 11 shows the configuration of a drive circuit of a plasma display device for performing such control. 1 is different from FIG. 1 in that, first, a high frequency component is removed from the input image data 1 in the controller 70 as a display image control unit that removes the high frequency component of the input image data 1 according to the power consumption of the data driver. It has a high-frequency component removal filter 2 and a filter controller 4 for controlling this filter 2.
【００８４】また、駆動回路の電源部６０のうち、デー
タドライバ電源６の消費電力を検出するため検知手段と
して、電流検出器８を有し、この検出器８での検出結果
３４に応じて、高域成分除去フィルタ２で高域成分の除
去が行われている。Further, in the power supply section 60 of the drive circuit, a current detector 8 is provided as a detection means for detecting the power consumption of the data driver power supply 6, and according to the detection result 34 of this detector 8, The high frequency component removal filter 2 removes high frequency components.
【００８５】図１２は、高域成分除去フィルタ２の構成
例である。本実施の形態４においては、離散コサイン変
換部（ＤＣＴ：Discrete Cosine Transform）６１を設
けて入力画像データ１を離散コサイン変換し、高域成分
除去部６２が、得られた空間周波数成分データからフィ
ルタコントローラ４の制御に基づいて検出結果３４に応
じて高域成分を高域側から優先的に除去する。除去後、
逆離散コサイン変換部（ＩＤＣＴ：Inverse DCT）６３
が空間周波数成分データをもとの形式の画像データに復
調する。図１３は、表示画像の空間周波数に対する高域
成分除去フィルタ２の特性（ゲイン）を示したものであ
る。図１３に示されるように、電流検出の結果、データ
ドライバ消費電力が大であれば、画像の空間周波数が高
くなるほどフィルタゲインを通常値より低くして、入力
画像データからの高域成分の除去量を多くする。FIG. 12 is a structural example of the high frequency component removing filter 2. In the fourth embodiment, a discrete cosine transform unit (DCT: Discrete Cosine Transform) 61 is provided to perform the discrete cosine transform of the input image data 1, and the high frequency component removing unit 62 filters the obtained spatial frequency component data. Based on the control of the controller 4, the high frequency component is preferentially removed from the high frequency side according to the detection result 34. After removal
Inverse Discrete Cosine Transform Unit (IDCT: Inverse DCT) 63
Demodulates the spatial frequency component data into the original format image data. FIG. 13 shows the characteristic (gain) of the high frequency component removal filter 2 with respect to the spatial frequency of the display image. As shown in FIG. 13, as a result of the current detection, if the data driver power consumption is large, the filter gain is made lower than the normal value as the spatial frequency of the image becomes higher, and the high frequency component is removed from the input image data. Increase the amount.
【００８６】データドライバ消費電力が比較的小さい場
合には、表示画像の空間周波数が消費電力「大」の場合
に比べ、より高い範囲まで入力画像に対する高域成分除
去は行わない。When the power consumption of the data driver is relatively small, the high frequency components are not removed from the input image up to a higher range than when the spatial frequency of the display image is "high".
【００８７】次に、電流検出器８の構成例について図１
４を用いて説明する。図１４に示す電流検出器８は、デ
ータドライバ電源６からデータドライバ９までの電源供
給線に電流検出抵抗８０を挿入し、この抵抗８０での電
圧降下に基づいて電流量を求める。データドライバ９に
おける消費電力が、電源６からデータドライバ９に供給
される電力に対応しているので、図１４のように電源供
給線で検出された電流値に基づいてデータドライバ９で
の消費電力を検知する事ができる。また、検出抵抗８０
を電源供給線に挿入する構成とすれば、データドライバ
電源電圧などに応じた外付回路を用いてこの電流検出抵
抗８０を構成することができる。Next, a configuration example of the current detector 8 is shown in FIG.
4 will be described. The current detector 8 shown in FIG. 14 inserts a current detection resistor 80 in the power supply line from the data driver power source 6 to the data driver 9, and calculates the amount of current based on the voltage drop at this resistor 80. Since the power consumption in the data driver 9 corresponds to the power supplied from the power supply 6 to the data driver 9, the power consumption in the data driver 9 is based on the current value detected by the power supply line as shown in FIG. Can be detected. In addition, the detection resistor 80
If it is configured to be inserted into the power supply line, the current detection resistor 80 can be configured using an external circuit according to the data driver power supply voltage or the like.
【００８８】また、データドライバ電源の出力電圧は、
６０Ｖ程度と高電圧であるので、電流検知のためには、
まず、図１４のようにレベルシフタ８２、８４で低電圧
にシフトさせて低電圧にしてから、差動増幅器８６にお
いて電圧差を求め、電流値を求めている。差動増幅器８
６で求められた検出結果３４は、フィルタコントローラ
４に供給され、フィルタコントローラ４は、上述のよう
にこの検出結果３４に基づいて入力画像データ１からの
高域成分の除去を制御する。The output voltage of the data driver power supply is
Since it is a high voltage of about 60V, for current detection,
First, as shown in FIG. 14, the voltage is shifted to a low voltage by the level shifters 82 and 84 to lower the voltage, and then the voltage difference is obtained in the differential amplifier 86 to obtain the current value. Differential amplifier 8
The detection result 34 obtained in 6 is supplied to the filter controller 4, and the filter controller 4 controls the removal of the high frequency component from the input image data 1 based on the detection result 34 as described above.
【００８９】図１５は、従来の駆動方式と本実施の形態
４の駆動方式との場合で、原画像の細かさ（入力画像の
高域成分の多さ）と、データドライバにおける消費電力
との比較例を示している。従来の駆動方式では、入力画
像が高域成分を含んでいても、それをそのままディスプ
レイに表示するため、図１５の点線に示されるように入
力画像の高域成分が増加するほど、これに比例してデー
タドライバでの消費電力が増大している。FIG. 15 shows the detail of the original image (the number of high frequency components of the input image) and the power consumption of the data driver in the case of the conventional drive system and the drive system of the fourth embodiment. A comparative example is shown. In the conventional driving method, even if the input image includes the high frequency component, it is displayed on the display as it is. Therefore, as the high frequency component of the input image increases as shown by the dotted line in FIG. As a result, the power consumption of the data driver is increasing.
【００９０】一方、実施の形態４では、電流検出器８で
の検出結果に基づいて、データドライバでの消費電力が
大きくなるに従い、画像の高域成分を除去して消費電力
が一定値以上を越えないようにフィードバック制御す
る。従って、図１５において実線で示すように、本実施
の形態４では、データドライバにおける消費電力のピー
クをカットして、データドライバの消費電力を所定値以
下にクランプすることができる。On the other hand, in the fourth embodiment, based on the detection result of the current detector 8, as the power consumption in the data driver increases, the high frequency component of the image is removed and the power consumption is kept above a certain value. Feedback control is performed so that it does not exceed. Therefore, as shown by the solid line in FIG. 15, in the fourth embodiment, the peak of the power consumption of the data driver can be cut and the power consumption of the data driver can be clamped to a predetermined value or less.
【００９１】なお、検出される消費電力を所定値でクラ
ンプするには、検出電流値に応じて、フィルタコントロ
ーラ４が、高域成分除去フィルタ２での高域除去の程度
が適切になるように制御することによって、比較的容易
に達成することができる。In order to clamp the detected power consumption at a predetermined value, the filter controller 4 adjusts the degree of high frequency removal by the high frequency component removal filter 2 in accordance with the detected current value. This can be achieved relatively easily by controlling.
【００９２】また、本実施の形態４においては、フィル
タコントローラ４における電流検出器８からの電流の検
出結果３４に対する応答性に適度な時定数を与えれば、
入力画像データ１の変化に対して、高域成分の除去が少
し遅れて追従することになる。このため、入力画像デー
タ１から高域成分を除去したことによる表示画像の変化
を目視上わかりにくくすることができる。Further, in the fourth embodiment, if an appropriate time constant is given to the responsiveness of the filter controller 4 to the detection result 34 of the current from the current detector 8,
The removal of the high frequency component follows the change of the input image data 1 with a little delay. Therefore, it is possible to make it difficult to visually recognize the change in the display image due to the removal of the high frequency component from the input image data 1.
【００９３】以上のように、本実施の形態４において
は、データドライバにおける消費電力に基づいて画像の
高域成分を除去し、消費電力が過大にならないように制
御する。従って、最大許容損失の小さいドライバ回路も
データドライバとして使用することができ、ドライバ回
路のコストダウンを容易とすることが可能となる。さら
に、電力消費による発熱量を考慮した熱耐性設計も容易
となる。なお、表示画像データにおける高域成分は、目
視上、感知されにくいので、高域成分除去による画質の
劣化を比較的小さく抑えることも可能である。As described above, in the fourth embodiment, the high frequency component of the image is removed based on the power consumption in the data driver, and the power consumption is controlled so as not to become excessive. Therefore, a driver circuit having a small maximum allowable loss can also be used as a data driver, and the cost of the driver circuit can be easily reduced. Further, heat resistance design considering the heat generation amount due to power consumption becomes easy. Since the high frequency components in the display image data are difficult to detect visually, it is possible to suppress the deterioration of the image quality due to the removal of the high frequency components to a relatively small level.
【００９４】ところで、上述の実施の形態１〜３におい
ては、信号印加タイミング制御手段を設けて、隣接する
アドレス電極配線１３間で、アドレスパルスの立ち上が
りと立ち下がりとが一致しないようにパルスの立ち上が
り立ち下がりを制御している。本実施の形態４において
も、実施の形態１、２のようにデータドライバ９内に立
ち上がり遅延回路３２や、パルス制御回路２３を設け、
あるいは実施の形態３のように遅延回路５０を設けて、
隣接するアドレス電極配線１３間でアドレスパルスの立
ち上がりと立ち下がりのタイミングをずらすように制御
する構成が適用可能である。このように、アドレスパル
スのタイミングを制御するともに、データドライバの消
費電力が一定レベル以上にならないように画像データの
高域成分を適宜除去すれば、データドライバ９における
消費電力の低減効果をより一層高くすることが可能とな
る。By the way, in the above-described first to third embodiments, the signal application timing control means is provided so that the rising edge and the falling edge of the address pulse do not coincide between the adjacent address electrode wirings 13. It controls the fall. Also in the fourth embodiment, the rise delay circuit 32 and the pulse control circuit 23 are provided in the data driver 9 as in the first and second embodiments.
Alternatively, by providing the delay circuit 50 as in the third embodiment,
A configuration in which the rising and falling timings of the address pulse are shifted between the adjacent address electrode wirings 13 can be applied. In this way, by controlling the timing of the address pulse and appropriately removing the high frequency component of the image data so that the power consumption of the data driver does not exceed a certain level, the power consumption reduction effect of the data driver 9 is further enhanced. It is possible to raise it.
【００９５】実施の形態５．本実施の形態５では、上記
実施の形態４と同様に、データドライバ電源６における
電流検出結果に基づいて、原画像つまり入力画像データ
の高域成分を除去する。実施の形態４と異なる点は、図
１１の高域成分除去フィルタ２における高域除去方式で
ある。実施の形態４では、離散コサイン変換によって入
力画像データ１の空間周波数データを得て高域成分を除
去している（図１２参照）。これに対して、実施の形態
５では、図１６に示すように原画像データを縦ｈ画素×
横ｊ画素のブロックに分割し（ｈおよびｊは、正の整
数）、各ブロック内における各画素の画像データをブロ
ック内で共通のデータに変換することにより、高域成分
を除去する。以下、図１１および図１６を用いて実施の
形態５について説明する。Embodiment 5. In the fifth embodiment, as in the fourth embodiment, the high frequency component of the original image, that is, the input image data is removed based on the current detection result of the data driver power supply 6. The difference from the fourth embodiment is the high frequency band removal method in the high frequency band component removal filter 2 of FIG. In the fourth embodiment, the spatial frequency data of the input image data 1 is obtained by the discrete cosine transform to remove the high frequency component (see FIG. 12). On the other hand, in the fifth embodiment, as shown in FIG.
A high frequency component is removed by dividing the image data of each pixel in each block into data common to each block by dividing the image into blocks of horizontal j pixels (h and j are positive integers). The fifth embodiment will be described below with reference to FIGS. 11 and 16.
【００９６】まず、フィルタコントローラ４は、実施の
形態４と同様に電流検出器８にて検出された電流検出値
に基づいて高域成分除去フィルタ２に制御信号３３を出
力する。これに応じて、高域成分除去フィルタ２は、画
像データを共通化する単位ブロックの大きさ（縦ｈ画素
×横ｊ画素）を決定する。First, the filter controller 4 outputs the control signal 33 to the high frequency component removing filter 2 based on the current detection value detected by the current detector 8 as in the fourth embodiment. In response to this, the high-frequency component removal filter 2 determines the size (vertical h pixels × horizontal j pixels) of a unit block that shares image data.
【００９７】例えば、検出されたデータドライバの消費
電力が小さいときは、図１６（ａ）のように入力画像デ
ータ１が細かくても、入力画像データ１をそのまま表示
画素データとしてＰＤＰ１２に表示する。For example, when the detected power consumption of the data driver is small, even if the input image data 1 is fine as shown in FIG. 16A, the input image data 1 is displayed as it is on the PDP 12 as the display pixel data.
【００９８】データドライバの消費電力が大きくなった
場合、図１６（ｂ）に示すように、高域成分除去フィル
タ２は、例えば入力画像データ１を縦２×横２のブロッ
クに分解し、各ブロック内を共通のデータに変換して
（例えば、点灯・非点灯状態が同一となるようにし
て）、これにより高域成分を除去する。なお、ブロック
毎の点灯・非点灯は、原画像である入力画像データ１で
のブロック内の点灯・非点灯数の数に応じて、例えば多
数決などにより決定することができる。When the power consumption of the data driver becomes large, as shown in FIG. 16B, the high frequency component removing filter 2 decomposes the input image data 1 into blocks of vertical 2 × horizontal 2, for example. The inside of the block is converted into common data (for example, the lighting / non-lighting states are made the same), and thereby the high frequency component is removed. Note that lighting / non-lighting for each block can be determined by, for example, a majority vote or the like according to the number of lighting / non-lighting in the block in the input image data 1 which is the original image.
【００９９】高域成分除去フィルタ２は、さらに消費電
力が大きくなると、入力画像データ１をより大きいブロ
ック、例えば図１６（ｃ）に示すように縦３×横２のブ
ロックに分解して、各ブロック内で点灯・非点灯を決定
し、図示されるような画像をＰＤＰ１２上に表示する。When the power consumption further increases, the high frequency component removing filter 2 decomposes the input image data 1 into larger blocks, for example, blocks of vertical 3 × horizontal 2 as shown in FIG. Illumination / non-illumination is determined in the block, and an image as shown is displayed on the PDP 12.
【０１００】以上のような構成によっても、データドラ
イバの消費電力に応じて、入力画像データの高域成分を
除去することができ、画質の劣化を抑えながら消費電力
を所定範囲内に抑えるように制御することが可能とな
る。Even with the above configuration, the high frequency component of the input image data can be removed according to the power consumption of the data driver, and the power consumption can be suppressed within the predetermined range while suppressing the deterioration of the image quality. It becomes possible to control.
【０１０１】また、上述のような画像処理は、デジタル
ＲＧＢ画像データの表示にあたり、同一ブロック内の各
画素についてのデジタルデータに対し、その低ビット成
分（ＬＳＢ）側から優先的にブロック内で共通化すれ
ば、表示画像の画質の低下を最小限に抑えつつ、画像の
高域成分を除去することができ、データドライバ９にお
ける消費電力を所定範囲内に維持することができる。Further, in the image processing as described above, in displaying the digital RGB image data, the digital data of each pixel in the same block is commonly shared within the block from the low bit component (LSB) side. If it is realized, it is possible to remove the high frequency component of the image while suppressing the deterioration of the image quality of the display image to the minimum, and it is possible to maintain the power consumption in the data driver 9 within a predetermined range.
【０１０２】実施の形態６．次に、図１７および図１８
を用いて本実施の形態６について説明する。本実施の形
態６では、プラズマディスプレイ装置において階調表示
を行う場合に、１つのフィールド（例えばテレビ画面表
示の場合に、１ＴＶフィールドは１６．７ｍｓ）を複数
のサブフィールドに分割して表示するいわゆるサブフィ
ールド階調表示法を用いている。Sixth Embodiment Next, FIG. 17 and FIG.
The sixth embodiment will be described with reference to FIG. In the sixth embodiment, when performing gradation display in the plasma display device, one field (for example, 1TV field for TV screen display is 16.7 ms) is divided into a plurality of subfields for display. The subfield gradation display method is used.
【０１０３】サブフィールド階調表示法では、図１８に
示すように、１フィールドが、表示階調ビット数Ｎに応
じて、そのビット数の最高ビット（ＭＳＢ）側から順に
第１サブフィールドＳＦ１、第２サブフィールドＳＦ２
・・・第６サブフィールドＳＦ６（最低ビット（ＬＳ
Ｂ）側）に割り当てられている（実施の形態６では、Ｎ
＝６）。各サブフィールドは、各放電セルにそれぞれア
ドレスパルスおよび走査パルスが印加されて各放電セル
に点灯・非点灯情報が書き込まれるアドレス期間５６
と、維持パルスが印加されて表示放電が維持される表示
維持期間５７とにより構成されている。各サブフィール
ドＳＦ１〜ＳＦ６における動作の相違点は、１サブフィ
ールド期間中における維持パルスの印加数の違いであ
り、表示階調ビットが低くなるにつれて、維持パルスの
印加数が少なくなるように割り当てられている。よっ
て、各サブフィールドにおけるデータドライバの消費電
力は、維持パルス数違いだけであるので、さほど変わら
ない値である。In the sub-field gradation display method, as shown in FIG. 18, one field corresponds to the display gradation bit number N in order from the highest bit (MSB) side of the first sub-field SF1. Second subfield SF2
... Sixth subfield SF6 (lowest bit (LS
B))) (in the sixth embodiment, N is assigned).
= 6). In each subfield, an address period 56 in which an address pulse and a scan pulse are applied to each discharge cell and lighting / non-lighting information is written in each discharge cell.
And a display sustain period 57 in which a sustain pulse is applied to maintain the display discharge. The difference in operation between the subfields SF1 to SF6 is the difference in the number of sustain pulses applied during one subfield period, and the number of sustain pulses applied is reduced as the display grayscale bit becomes lower. ing. Therefore, the power consumption of the data driver in each subfield is a value that does not change so much, because there is only a difference in the number of sustain pulses.
【０１０４】実施の形態６においては、このようなサブ
フィールド階調表示法により画像表示を行った場合にお
いて、電流検出器８での検出電流値に基づいて、データ
ドライバ９の消費電力が高くなった場合に、その度合い
に応じて、低ビット側（ＬＳＢ）側のサブフィールドＳ
Ｆ６から順にその表示を省略することとしている。In the sixth embodiment, when an image is displayed by such a subfield gradation display method, the power consumption of the data driver 9 becomes high based on the current value detected by the current detector 8. In the case of the low bit side (LSB) side subfield S
The display is omitted in order from F6.
【０１０５】プラズマディスプレイ装置において、通
常、サブフィールド階調表示の制御は、シーケンスコン
トローラ５が行っている。そこで、実施の形態６の場合
には、電流検出器８からの検出結果３４をシーケンスコ
ントローラ５に供給し、シーケンスコントローラ５が本
実施の形態６の表示画像制御手段として、この検出結果
３４に基づいてサブフィールドの休止をコントロールす
る。In the plasma display device, the sequence controller 5 normally controls the sub-field gradation display. Therefore, in the case of the sixth embodiment, the detection result 34 from the current detector 8 is supplied to the sequence controller 5, and the sequence controller 5 serves as the display image control means of the sixth embodiment based on the detection result 34. Control the rest of the subfield.
【０１０６】図１８（ｂ）は、サブフィールドＳＦ６に
ついて、そのアドレス期間５６における書き込み動作
と、表示維持期間５７における維持動作とを休止した場
合の例を示している。これにより、図１８（ａ）のよう
に全てのサブフィールドＳＦ１〜ＳＦ６を表示した場合
と比較すると、同一の表示データの場合において、単純
計算でデータドライバ９における消費電力を５／６とす
ることが可能となる。FIG. 18B shows an example in which the write operation in the address period 56 and the sustain operation in the display sustain period 57 are suspended for the subfield SF6. As a result, compared with the case where all the subfields SF1 to SF6 are displayed as shown in FIG. 18A, in the case of the same display data, the power consumption in the data driver 9 is set to 5/6 by simple calculation. Is possible.
【０１０７】図１８（ｃ）では、さらにデータドライバ
９における消費電力が大きくなった場合に、サブフィー
ルドＳＦ６、ＳＦ５の２つのサブフィールドの動作を休
止した状態を示している。よって、サブフィールドＳＦ
６，ＳＦ５が表示されないので、図１８（ａ）に比較す
ると、上記同様に単純計算でデータドライバ消費電力を
２／３に低減することができる。FIG. 18C shows a state in which the operation of the two subfields SF6 and SF5 is stopped when the power consumption of the data driver 9 further increases. Therefore, subfield SF
Since 6 and SF5 are not displayed, the power consumption of the data driver can be reduced to 2/3 by the simple calculation as described above, as compared with FIG.
【０１０８】以上のように、本実施の形態６に係る駆動
方式によれば、電流検出器８と、シーケンスコントロー
ラ５によってデータドライバの消費電力のコントロール
が可能であり、実施の形態４、５のように高域成分除去
フィルタ２およびフィルタコントローラ４を設ける必要
はない。よって、簡単な構成によって、データドライバ
における消費電力が大きい場合に、階調を多少低くする
ことによって、確実にデータドライバ９の消費電力のピ
ークを低減することができる。As described above, according to the driving method of the sixth embodiment, the power consumption of the data driver can be controlled by the current detector 8 and the sequence controller 5, and the power consumption of the fourth and fifth embodiments can be controlled. Thus, it is not necessary to provide the high frequency component removal filter 2 and the filter controller 4. Therefore, with a simple configuration, when the power consumption of the data driver is large, the peak of the power consumption of the data driver 9 can be surely reduced by lowering the gradation somewhat.
【０１０９】なお、本実施の形態６と、アドレスパルス
の立ち上がり立ち下がりタイミングをずらす実施の形態
１の構成や、さらには原画像の高域成分を除去する実施
の形態４、５などとを組み合わせれば、より確実にデー
タドライバの消費電力を低減することが可能となる。The sixth embodiment is combined with the configuration of the first embodiment in which the rising and falling timings of the address pulse are shifted, and further, the fourth and fifth embodiments in which the high frequency component of the original image is removed. If so, it becomes possible to more reliably reduce the power consumption of the data driver.
【０１１０】実施の形態７．実施の形態７における特徴
は、実施の形態４、５、６のような単一の電流検出器８
ではなく、データドライバ９を構成する回路ブロックが
所定数毎に集積されてなる複数の集積回路毎に、対応し
て電流検出器を設けることである。上述のように、デー
タドライバ９は、多くの場合、例えば図２、８に示すよ
うな回路ブロックが所定数の出力毎に集積化された複数
の集積回路を用いて構成されている。Seventh Embodiment The feature of the seventh embodiment is that the single current detector 8 as in the fourth, fifth and sixth embodiments is used.
Rather, the current detector is provided corresponding to each of a plurality of integrated circuits in which the circuit blocks forming the data driver 9 are integrated in a predetermined number. As described above, in most cases, the data driver 9 is configured by using a plurality of integrated circuits in which the circuit blocks shown in FIGS. 2 and 8 are integrated for each predetermined number of outputs.
【０１１１】このため、表示画像の内容によっては、各
集積回路や、互いに熱伝達されうる複数の集積回路ごと
にその消費電力が異なることもあり、また、消費電力の
許容範囲にバラツキが存在する場合もある。よって、デ
ータドライバ９全体としてはその消費電力が所定の許容
範囲内であっても、いずれかの集積回路ではその許容範
囲を超えてしまう可能性がある。Therefore, depending on the contents of the display image, the power consumption may differ for each integrated circuit or for a plurality of integrated circuits capable of heat transfer with each other, and the allowable range of power consumption varies. In some cases. Therefore, even if the power consumption of the data driver 9 as a whole is within a predetermined allowable range, there is a possibility that it will exceed the allowable range in any of the integrated circuits.
【０１１２】そこで、実施の形態７では、個々の集積回
路、または近接配置などによって互いに熱伝達されうる
複数の集積回路を１つのドライバブロックとし、図１９
に示すように、このような各ドライバブロック９２に対
して個別に電流検出器９１を設け、また、最大値検出器
９３を設けて各電流検出器９１での検出結果をこの最大
値検出器９３に供給している。そして、最大値検出器９
３が、各電流検出器９１で得られた電流検出結果のいず
れかが所定値を超えた場合に、これを検出して、コント
ローラ７０内のフィルタコントローラ４またはシーケン
スコントローラ５に検出結果３４を供給する。Therefore, in the seventh embodiment, an individual integrated circuit or a plurality of integrated circuits capable of heat transfer with each other due to proximity arrangement or the like is used as one driver block, and FIG.
As shown in FIG. 5, a current detector 91 is individually provided for each such driver block 92, and a maximum value detector 93 is provided so that the detection result of each current detector 91 can be obtained by the maximum value detector 93. Is being supplied to. And the maximum value detector 9
When any of the current detection results obtained by each current detector 91 exceeds a predetermined value, 3 detects this and supplies the detection result 34 to the filter controller 4 or the sequence controller 5 in the controller 70. To do.
【０１１３】このように個別のドライバブロック９２で
の電流検出結果に基づいて高域成分除去またはサブフィ
ールドの除去動作にフィードバックをかけることによ
り、いずれのドライバブロック９２でも消費電力の許容
範囲を超えないように制御することが可能である。従っ
て、実施の形態７により、データドライバの信頼性をよ
り向上することができる。By thus feeding back the high-frequency component removing operation or the subfield removing operation based on the current detection result in each individual driver block 92, any driver block 92 does not exceed the allowable power consumption range. Can be controlled as follows. Therefore, the reliability of the data driver can be further improved by the seventh embodiment.
【０１１４】実施の形態８．本実施の形態８の特徴は、
上述の実施の形態４〜７のように、電流検出器によって
データドライバの消費電力を直接検出するのではなく、
コントローラ７０に供給される入力画像データ１に基づ
いてデータドライバ９における消費電力を予測すること
である。データドライバ９における消費電力は、図２８
および図２９を用いて説明したように、アドレスパルス
のスイッチング、つまりデータドライバ出力Ｏｍのスイ
ッチング回数によって決まる。[Embodiment 8] The feature of the eighth embodiment is that
Instead of directly detecting the power consumption of the data driver by the current detector as in the above fourth to seventh embodiments,
This is to predict the power consumption in the data driver 9 based on the input image data 1 supplied to the controller 70. The power consumption of the data driver 9 is shown in FIG.
As described with reference to FIG. 29 and FIG. 29, it depends on the switching of the address pulse, that is, the number of times the data driver output Om is switched.
【０１１５】そこで、実施の形態８においては、図２０
に示すようにコントローラ７０内にドライバ電力予測演
算部７２を設け、入力画像データ１に基づいてデータド
ライバ９での消費電力を予測している。予測結果３５
は、フィルタコントローラ４に供給され、消費電力が大
きくなると予測された場合には、フィルタコントローラ
４がこれを判定して、高域成分除去フィルタ２に所定の
制御信号３３を出力する。高域成分除去フィルタ２は、
この制御信号３３に基づいて、実施の形態４、５と同様
な方法によって、入力画像データ１から高域成分を除去
する。なお、予測演算部７２の算出結果に基づいて、シ
ーケンスコントローラ５を制御し、一部のサブフィール
ドの休止を行ってもよい。Therefore, in the eighth embodiment, FIG.
As shown in (1), the driver power prediction calculation unit 72 is provided in the controller 70, and the power consumption in the data driver 9 is predicted based on the input image data 1. Prediction result 35
Is supplied to the filter controller 4, and when it is predicted that the power consumption will increase, the filter controller 4 determines this and outputs a predetermined control signal 33 to the high frequency component removal filter 2. The high frequency component removal filter 2 is
Based on this control signal 33, high frequency components are removed from the input image data 1 by the same method as in the fourth and fifth embodiments. The sequence controller 5 may be controlled based on the calculation result of the prediction calculation unit 72 to suspend some subfields.
【０１１６】次に、入力画像データ１に基づくデータド
ライバ９での消費電力の算出方法について図２１、図２
５、表Ａおよび表示Ｂを用いて説明する。なお、図２１
において、列方向はアドレス電極配線Ｗであり、行方向
は走査維持電極配線Ｙであり、さらに、各電極配線の交
点Ｄ（Ｗ，ＸＹ）はマトリクス状の放電セルを表してい
る。Next, the calculation method of the power consumption in the data driver 9 based on the input image data 1 will be described with reference to FIGS.
5, Table A and Display B will be described. Note that FIG.
In, the column direction is the address electrode wiring W, the row direction is the scan sustaining electrode wiring Y, and the intersection D (W, XY) of each electrode wiring represents a matrix-shaped discharge cell.
【０１１７】放電セルＤ（ｋ，ｌ−１）およびＤ（ｋ、
ｌ）の表示が次の表（１）の（１）〜（４）ように変化
する場合、アドレス電極配線Ｗｋと、走査維持電極配線
Ｙおよび維持電極配線Ｘとで形成される静電容量Ｃｘｙ
に起因した消費電力は、それぞれ下記表Ａの（５）欄に
示すようになる。Discharge cells D (k, l-1) and D (k,
When the display of l) changes as shown in (1) to (4) of the following table (1), the electrostatic capacitance Cxy formed by the address electrode wiring Wk and the scan sustain electrode wiring Y and the sustain electrode wiring X.
The power consumption due to the above is shown in the column (5) of Table A below.
【表１】 [Table 1]
【０１１８】次に、アドレス電極配線Ｗｋと隣接するア
ドレス電極配線Ｗｋ−１との間に形成される静電容量Ｃ
ｗに起因した消費電力は以下のようになる。各アドレス
電極配線Ｗｋ、Ｗｋ−１に印加されるアドレスパルス
は、ｌ−１行選択期間からｌ行選択期間へと移行する際
に、下表Ｂの（１）〜（１６）のような組み合わせのい
ずれかで変化する。そして、これらの（１）〜（１６）
の場合における静電容量Ｃｗに起因した消費電力は、表
Ｂの（１７）欄に示すようになる。Next, the electrostatic capacitance C formed between the address electrode wiring Wk and the adjacent address electrode wiring Wk-1.
The power consumption due to w is as follows. The address pulses applied to the respective address electrode wirings Wk and Wk-1 are combined as shown in (1) to (16) of Table B below when transitioning from the l-1 row selection period to the l row selection period. Change in any of. And these (1)-(16)
The power consumption due to the capacitance Cw in the case of is as shown in the column (17) of Table B.
【表２】 [Table 2]
【０１１９】以上の表Ａおよび表Ｂのように、表示パタ
ーンに応じたアドレスパルスの変化から各放電セル毎
に、データドライバの消費電力を求めることができる。
よって、ドライバ電力予測演算部７２は、入力画像デー
タ１から得られる点灯・非点灯情報に基づいて、表示パ
ネル上の放電セルＤ（Ｗ，ＸＹ）のそれぞれについて、
例えば、別途格納しておいた上記表Ａ、Ｂを参照して消
費電力を求め、その総和を求めれば、一画面分のデータ
をＰＤＰ１２の各放電セルに書き込む際に要するデータ
ドライバ消費電力を求めることができる。As shown in the above Tables A and B, the power consumption of the data driver can be obtained for each discharge cell from the change of the address pulse according to the display pattern.
Therefore, the driver power prediction / calculation unit 72, for each of the discharge cells D (W, XY) on the display panel, based on the lighting / non-lighting information obtained from the input image data 1.
For example, if the power consumption is obtained by referring to the above-mentioned tables A and B stored separately, and the total is obtained, the data driver power consumption required when writing the data for one screen to each discharge cell of the PDP 12 is obtained. be able to.
【０１２０】以上、この実施の形態８のようにデータド
ライバ消費電力を予測演算して、その結果に基づいて入
力画像データから特定成分を除去する事とすれば、１フ
ィールド毎の入力画像の明暗変化が大きい場合などにお
いても、一時的にデータドライバでの消費電力が規定値
を超えてしまうことを未然に防止できる。As described above, if the power consumption of the data driver is predictively calculated as in the eighth embodiment and the specific component is removed from the input image data based on the result, the brightness of the input image for each field is reduced. Even if the change is large, it is possible to prevent the power consumption of the data driver from temporarily exceeding the specified value.
【０１２１】なお、以上に説明した各実施の形態１〜８
においては、マトリクス表示装置としてプラズマディス
プレイ装置を例にとって説明したが、これには限らず、
液晶表示装置あるいはエレクトロルミネッセンス表示装
置の各駆動回路においても、上述のような構成を採用す
ることにより駆動電極ドライバの消費電力を低減あるい
は一定範囲内に維持することができる。また、液晶表示
装置およびエレクトロルミネッセンス表示装置におい
て、駆動信号とは、プラズマディスプレイ装置でのアド
レスパルスと同様に、各画素における点灯・非点灯を決
定する信号であり、駆動電極配線は、このような駆動信
号が印加される電極配線を意味する。また、走査信号と
は、各画素でのより具体的な表示内容（輝度、階調な
ど）を示す信号であり、走査電極配線とは、この走査信
号が印加される電極配線である。Incidentally, each of the first to eighth embodiments described above.
In the above, the plasma display device was described as an example of the matrix display device, but the present invention is not limited to this.
In each drive circuit of the liquid crystal display device or the electroluminescence display device, the power consumption of the drive electrode driver can be reduced or maintained within a certain range by adopting the above-described configuration. Further, in the liquid crystal display device and the electroluminescence display device, the drive signal is a signal for determining lighting / non-lighting in each pixel similarly to the address pulse in the plasma display device, and the drive electrode wiring is It means an electrode wiring to which a drive signal is applied. The scanning signal is a signal indicating more specific display contents (luminance, gradation, etc.) in each pixel, and the scanning electrode wiring is an electrode wiring to which the scanning signal is applied.
【０１２２】例えば、アクティブマトリクス型液晶表示
装置を例にとると、上記駆動電極配線はゲート電極配
線、駆動信号はゲート信号、走査電極配線はソースある
いはドレイン電極配線、走査信号はデータ信号に相当す
る。Taking an active matrix type liquid crystal display device as an example, the drive electrode wiring corresponds to a gate electrode wiring, the drive signal corresponds to a gate signal, the scanning electrode wiring corresponds to a source or drain electrode wiring, and the scanning signal corresponds to a data signal. .
【０１２３】[0123]
【発明の効果】以上のように、この発明によれば、駆動
電極ドライバ手段での消費電力を検出する検出手段を設
け、その検出結果に基づいて、表示画像制御手段が、入
力画像データからその特定成分を除去することで、上記
ドライバ手段における消費電力を入力画像データに関わ
らず常時一定範囲内に抑えることができる。従って、ド
ライバ手段における消費電力の最大許容値に応じた駆動
が可能となり、回路設計が容易となると共に、より最大
許容値の低いドライバ手段を採用することも可能とな
る。As described above, according to the present invention, the detection means for detecting the power consumption of the drive electrode driver means is provided, and the display image control means detects the power consumption from the input image data based on the detection result. By removing the specific component, the power consumption of the driver unit can be constantly suppressed within a fixed range regardless of the input image data. Therefore, it becomes possible to drive according to the maximum allowable value of the power consumption in the driver means, the circuit design becomes easy, and it becomes possible to adopt the driver means having a lower maximum allowable value.
【０１２４】また、ディスプレイの画素毎に点灯・非点
灯表示が反転するような、高域成分を多く含む画像を表
示すると、駆動電極ドライバ手段での消費電力が増大す
ることから、駆動電極ドライバ手段での消費電力が大き
くなった場合に、入力画像データからその画像空間周波
数の高域成分を選択的に除去することとすれば、ドライ
バ手段での消費電力を一定範囲内に抑えることが容易で
ある。Further, when an image containing a large amount of high frequency components is displayed such that the illuminated / non-illuminated display is inverted for each pixel of the display, the power consumption in the drive electrode driver means increases, so that the drive electrode driver means is increased. If the high power component of the image spatial frequency is selectively removed from the input image data when the power consumption of the driver becomes large, it is easy to keep the power consumption of the driver means within a certain range. is there.
【０１２５】高域成分の除去にあたり、入力画像データ
を離散コサイン変換によって空間周波数データに変換し
て、検出手段での検出結果に基づいてその空間周波数デ
ータから高域成分を除去すれば、正確にかつ簡単な構成
で高域成分の除去ができる。In removing the high frequency component, if the input image data is converted into the spatial frequency data by the discrete cosine transform, and the high frequency component is removed from the spatial frequency data based on the detection result by the detecting means, it becomes accurate. In addition, high frequency components can be removed with a simple configuration.
【０１２６】あるいは、この発明において、他の高域成
分の除去方式として、検出手段での検出結果に基づい
て、入力画像データを縦ｈ画素×横ｊ画素（但し、ｈ，
ｊは、正の整数）のブロックに分割し、各ブロック内の
各画素についての画像データをブロック内で共通の表示
データに変換する方式であっても、簡易な構成で高域成
分の除去を行うことができる。なお、分割した同一ブロ
ック内において、各画素のデジタル画素データをその低
ビット側成分から優先的に同一ブロック内での共通デー
タに置換すれば、画質の低下を最小限に抑えつつ、駆動
電極ドライバ手段での消費電力の低減を図ることができ
る。Alternatively, in the present invention, as another high-frequency component removing method, the input image data is defined by vertical h pixels × horizontal j pixels (where h,
j is a positive integer), and even in the method of converting the image data of each pixel in each block into the common display data in the block, the removal of the high frequency components can be performed with a simple configuration. It can be carried out. In the divided same block, if the digital pixel data of each pixel is preferentially replaced with the common data in the same block from the low bit side component, the drive electrode driver is minimized while the deterioration of the image quality is minimized. The power consumption of the means can be reduced.
【０１２７】また、この発明において、マトリクス表示
装置がサブフィールド方式による階調表示を行う場合に
は、上記検出手段での検出結果に基づいて、消費電力が
大きくなるにつれ、サブフィールドの内、表示階調ビッ
ト数の低ビット側のサブフィールドから優先的にその表
示を省略することによっても、駆動電極ドライバ手段で
の消費電力の低減を図ることが可能である。Further, in the present invention, when the matrix display device performs the gradation display by the sub-field method, the display in the sub-field is increased as the power consumption increases based on the detection result of the detecting means. It is also possible to reduce the power consumption in the drive electrode driver means by preferentially omitting the display from the sub-field on the low bit side of the gradation bit number.
【０１２８】さらに、この発明において、駆動電極ドラ
イバ手段が、複数のドライバブロックに分割されている
場合、各ドライバブロック毎にそのドライバブロックに
おける消費電力を検出する構成を採用すれば、ブロック
毎の実際の消費電力のバラツキや、最大許容値のバラツ
キ等によって、一部のドライバブロックにおいて最大許
容値が超えてしまうことを確実に防止できる。このよう
にすれば、駆動回路の信頼性をより向上することが可能
である。Further, in the present invention, when the drive electrode driver means is divided into a plurality of driver blocks, if the configuration for detecting the power consumption in each driver block is adopted, the actual operation of each block It is possible to reliably prevent the maximum allowable value from being exceeded in some driver blocks due to variations in the power consumption of the device, variations in the maximum allowable value, and the like. By doing so, it is possible to further improve the reliability of the drive circuit.
【０１２９】また、この発明において、入力画像データ
に基づいて駆動電極ドライバ手段での消費電力を予測演
算によって検出する構成とすれば、未然に消費電力の増
加を防止することができる。従って、一画面表示期間
（１フィールド）毎に、表示画面の明暗が反転するな
ど、明暗の変化が速い画像などを表示する場合であって
も、一時的にドライバ手段での消費電力が許容範囲を超
えてしまうといった可能性を確実になくすことができ
る。Further, in the present invention, if the power consumption in the drive electrode driver means is detected by the predictive calculation based on the input image data, it is possible to prevent the power consumption from increasing. Therefore, even in the case of displaying an image or the like in which the contrast of the display screen changes rapidly such that the contrast of the display screen is reversed every one screen display period (one field), the power consumption in the driver means is temporarily within the allowable range. It is possible to surely eliminate the possibility of exceeding.
【図１】 この発明の実施の形態１に係るプラズマディ
スプレイ装置およびその駆動回路の構成を示す図であ
る。FIG. 1 is a diagram showing a configuration of a plasma display device and a drive circuit thereof according to a first embodiment of the present invention.
【図２】 図１のデータドライバ９の構成を示す図であ
る。FIG. 2 is a diagram showing a configuration of a data driver 9 in FIG.
【図３】 実施の形態１に係るアドレス電極配線の駆動
波形を示す図である。FIG. 3 is a diagram showing drive waveforms of address electrode wirings according to the first embodiment.
【図４】 実施の形態１の駆動方式におけるデータドラ
イバでの消費電力を説明するための図である。FIG. 4 is a diagram for explaining power consumption in a data driver in the drive system according to the first embodiment.
【図５】 図１の立ち上がり遅延回路３２の構成を示す
図である。5 is a diagram showing a configuration of a rising delay circuit 32 in FIG.
【図６】 図５の立ち上がり遅延回路３２での駆動波形
を示す図である。6 is a diagram showing drive waveforms in the rising delay circuit 32 of FIG.
【図７】 実施の形態１のアドレス電極配線と走査維持
電極配線との駆動例を示す波形図である。FIG. 7 is a waveform diagram showing an example of driving the address electrode wiring and the scan sustaining electrode wiring according to the first embodiment.
【図８】 この発明の実施の形態２に係るデータドライ
バの構成を示す図である。FIG. 8 is a diagram showing a configuration of a data driver according to a second embodiment of the present invention.
【図９】 図８のデータドライバでの駆動波形を示す図
である。9 is a diagram showing drive waveforms in the data driver of FIG.
【図１０】 この発明の実施の形態３に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 10 is a diagram showing a configuration of a drive circuit of a plasma display device according to a third embodiment of the present invention.
【図１１】 この発明の実施の形態４に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 11 is a diagram showing a configuration of a drive circuit of a plasma display device according to a fourth embodiment of the present invention.
【図１２】 図１１の高域成分除去フィルタ２の構成を
示す図である。12 is a diagram showing a configuration of a high frequency component removal filter 2 in FIG.
【図１３】 入力画像の空間周波数とフィルタゲインと
の関係を示す図である。FIG. 13 is a diagram showing a relationship between a spatial frequency of an input image and a filter gain.
【図１４】 図１１の電流検出器８の構成を示す図であ
る。14 is a diagram showing a configuration of a current detector 8 of FIG.
【図１５】 入力画像の空間周波数とデータドライバの
消費電力との関係について従来と実施の形態４の駆動方
式の比較を示す図である。FIG. 15 is a diagram showing a comparison between the driving method of the related art and that of the fourth embodiment regarding the relationship between the spatial frequency of the input image and the power consumption of the data driver.
【図１６】 この発明の実施の形態５に係るプラズマデ
ィスプレイ装置の駆動方式を説明する概念図である。FIG. 16 is a conceptual diagram illustrating a driving method of the plasma display device according to the fifth embodiment of the present invention.
【図１７】 この発明の実施の形態６に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 17 is a diagram showing a structure of a drive circuit of a plasma display device according to a sixth embodiment of the present invention.
【図１８】 実施の形態６における駆動方式を説明する
概念図である。FIG. 18 is a conceptual diagram illustrating a driving method in the sixth embodiment.
【図１９】 この発明の実施の形態７に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 19 is a diagram showing a structure of a drive circuit of a plasma display device according to a seventh embodiment of the present invention.
【図２０】 この発明の実施の形態８に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 20 is a diagram showing a structure of a drive circuit of a plasma display device according to an eighth embodiment of the present invention.
【図２１】 実施の形態８の駆動方式を説明するための
図である。FIG. 21 is a diagram for explaining the drive system of the eighth embodiment.
【図２２】 従来のブラズマディスプレイ装置および
その駆動回路を示す図である。FIG. 22 is a diagram showing a conventional plasma display device and its drive circuit.
【図２３】 従来のブラズマディスプレイ装置の駆動
方法を示す駆動波形図である。FIG. 23 is a driving waveform diagram showing a driving method of a conventional plasma display device.
【図２４】 図２２のデータドライバ１９の構成を示
す図である。FIG. 24 is a diagram showing the configuration of the data driver 19 of FIG. 22.
【図２５】 プラズマディスプレイ装置およびデータ
ドライバの等価回路を示す図である。FIG. 25 is a diagram showing an equivalent circuit of the plasma display device and the data driver.
【図２６】 従来のプラズマディスプレイ装置のアド
レス電極配線の駆動波形の一例を示す図である。FIG. 26 is a diagram showing an example of drive waveforms of address electrode wirings of a conventional plasma display device.
【図２７】 従来の駆動方式におけるデータドライバ
での消費電力を説明するための図である。FIG. 27 is a diagram for explaining power consumption in a data driver in a conventional driving method.
【図２８】 プラズマディスプレイパネル上での表示
例を示す図である。FIG. 28 is a diagram showing a display example on the plasma display panel.
【図２９】 図２８の表示を行うための従来の駆動波
形を示す図である。FIG. 29 is a diagram showing a conventional drive waveform for performing the display of FIG. 28.
１ 画像データ（入力画像データ）、２ 高域成分除去
フィルタ、３ 画像データ並べ換え部、４ フィルタコ
ントローラ、５ シーケンスコントローラ、６データド
ライバ電源、８，９１ 電流検出器、９ データドライ
バ、１０ 維持ドライバ、１１ 走査維持ドライバ、１
２ ＰＤＰ（プラズマディスプレイパネル）、１３ ア
ドレス電極配線、１４ 維持電極配線、１５ 走査維持
電極配線、１６ 駆動データ、２０，７０ コントロー
ラ、２１ アドレスパルス、２２ 走査パルス、２３
パルス制御回路、２３ａ，２３ｂ，４４ アンド回路、
２３ｃ オア回路、２４ シフトレジスタ、２５ ラッ
チ回路、２９，３０ ＦＥＴ、３２ 立ち上がり遅延回
路、３３ 制御信号、４０，５０ 遅延回路、４３ コ
ンデンサ、５１ データドライバ（Ａブロック）、５２
データドライバ（Ｂブロック）、６１ ＤＣＴ、６２
高域成分除去部、６３ ＩＤＣＴ、７２ドライバ電力
予測演算、８０ 電流検出抵抗、９２ ドライバブロッ
ク、９３最大値検出器。1 image data (input image data), 2 high frequency component removing filter, 3 image data rearranging section, 4 filter controller, 5 sequence controller, 6 data driver power supply, 8, 91 current detector, 9 data driver, 10 maintenance driver, 11 Scan sustain driver, 1
2 PDP (plasma display panel), 13 address electrode wiring, 14 sustain electrode wiring, 15 scan sustain electrode wiring, 16 drive data, 20, 70 controller, 21 address pulse, 22 scan pulse, 23
Pulse control circuit, 23a, 23b, 44 AND circuit,
23c OR circuit, 24 shift register, 25 latch circuit, 29,30 FET, 32 rising delay circuit, 33 control signal, 40,50 delay circuit, 43 capacitor, 51 data driver (A block), 52
Data driver (B block), 61 DCT, 62
High frequency component remover, 63 IDCT, 72 driver power prediction calculation, 80 current detection resistor, 92 driver block, 93 maximum value detector.
【手続補正書】[Procedure amendment]
【提出日】平成１５年１月２８日（２００３．１．２
８）[Submission date] January 28, 2003 (2003.1.2
8)
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 マトリクス表示装置の駆動回路及びマ
トリクス表示装置の駆動方法Title: Matrix display device drive circuit and matrix display device drive method
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【発明の属する技術分野】この発明は、プラズマディス
プレイパネルや液晶表示パネル、あるいはエレクトロル
ミネッセンスパネルなどのマトリクス表示装置の駆動回
路及びその駆動方法に関し、特に、その消費電力の低減
するための機能を備えた駆動回路及びその駆動方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive circuit and a drive method for a matrix display device such as a plasma display panel, a liquid crystal display panel, or an electroluminescence panel, and more particularly to a drive circuit for reducing the power consumption thereof. Driving circuit and its driving method.
【０００２】[0002]
【従来の技術】図２２は、従来の交流（ＡＣ）型プラズ
マディスプレイの駆動回路の概略構成図であり、図２３
は、このプラズマディスプレイの駆動波形の一例であ
る。2. Description of the Related Art FIG. 22 is a schematic block diagram of a drive circuit of a conventional alternating current (AC) type plasma display.
Is an example of the drive waveform of this plasma display.
【０００３】プラズマディスプレイパネル（以下、ＰＤ
Ｐという）１２はマトリクス状に配置された複数の放電
セルを有する。各放電セルは、アドレス電極配線１３
と、これに直交する走査維持電極配線１５および維持電
極配線１４とによってその放電・非放電が制御されて、
パネル１２全体として所望の発光表示画像を得ている。Plasma display panel (hereinafter referred to as PD
P) 12 has a plurality of discharge cells arranged in a matrix. Each discharge cell has an address electrode wiring 13
And its sustaining / sustaining electrode wiring 15 and sustaining electrode wiring 14 orthogonal to this control the discharge / non-discharge,
A desired luminescent display image is obtained as the entire panel 12.
【０００４】アドレス電極配線１３は、その奇数番目
（Ｗ１、Ｗ３・・Ｗ２ｎ−１）と、偶数番目（Ｗ２、Ｗ
４・・Ｗ２ｎ）がそれぞれ別のデータドライバ１９に接
続されている。また、走査維持電極配線Ｙ１、Ｙ２・・
Ｙｉ（１５）が走査維持ドライバ１１に接続され、維持
電極配線Ｘ１、Ｘ２・・Ｘｉ（１４）が維持ドライバ１
０に接続され、これら各電極配線Ｗ，Ｙ，Ｘは、それぞ
れ対応するドライバ１９，１１，１０によって駆動され
ている。The address electrode wiring 13 has an odd number (W1, W3 ... W2n-1) and an even number (W2, W2).
4 ... W2n) are connected to different data drivers 19, respectively. Further, the scan sustaining electrode wirings Y1, Y2 ...
The Yi (15) is connected to the scan sustain driver 11, and the sustain electrode wirings X1, X2 ... Xi (14) are connected to the sustain driver 1.
0, and the respective electrode wirings W, Y, X are driven by the corresponding drivers 19, 11, 10.
【０００５】外部から供給される入力画像データ１は、
コントローラ２０に供給され、コントローラ２０は、こ
の入力画像データ１をプラズマディスプレイパネルの表
示に適した順番に並べ替えて、ディスプレイの各放電セ
ルの放電・非放電を示す駆動データ１６を作成し、デー
タドライバ１９に出力する。Input image data 1 supplied from the outside is
The input image data 1 is supplied to the controller 20, and the input image data 1 is rearranged in an order suitable for display on the plasma display panel to create drive data 16 indicating discharge / non-discharge of each discharge cell of the display. Output to the driver 19.
【０００６】２つのデータドライバ１９は、この駆動デ
ータ１６に基づいて、アドレス電極配線Ｗ１、Ｗ２・・
Ｗ２ｎ−１、Ｗ２ｎに対し、順次駆動信号として、図２
３に示すようなアドレスパルス１０１を印加する。Based on the drive data 16, the two data drivers 19 address the address electrode wirings W1, W2 ...
As a drive signal for W2n-1 and W2n, as shown in FIG.
An address pulse 101 as shown in 3 is applied.
【０００７】また、このアドレスパルス１０１の印加と
同時に、対応する放電セルの走査維持電極配線１５（Ｙ
１〜Ｙｉ）には、走査パルス１０２が順次印加されて、
ＰＤＰ１２の各放電セルに発光・非発光の情報が書き込
まれる。続いて維持電極配線１４と走査維持電極配線１
５に交互に維持パルス１０３が印加され、放電状態が維
持され、ＰＤＰ１２で所望の画像が発光表示されること
となる。Simultaneously with the application of the address pulse 101, the scan sustain electrode wiring 15 (Y
1 to Yi), the scan pulse 102 is sequentially applied,
Information of light emission / non-light emission is written in each discharge cell of the PDP 12. Then, the sustain electrode wiring 14 and the scan sustain electrode wiring 1
The sustaining pulse 103 is alternately applied to No. 5, the discharge state is maintained, and a desired image is emitted and displayed on the PDP 12.
【０００８】次に、図２２のデータドライバ１９の構成
および動作について図２４を用いて説明する。Next, the configuration and operation of the data driver 19 shown in FIG. 22 will be described with reference to FIG.
【０００９】コントローラ２０からシリアルデータとし
て出力される駆動データ１６は、シフトレジスタ１２４
に順次供給され、ここでパラレルデータに変換されて
（パラレル駆動データＳ１、Ｓ２・・Ｓｍ）、ラッチ回
路１２５に向けて出力される。ラッチ回路１２５に供給
されるラッチイネーブル信号ＬＥがオン（例えばＨレベ
ル）となると、ラッチ回路１２５は、上記シフトレジス
タ１２４からの出力をラッチし、ラッチされた駆動デー
タＳ１〜Ｓｍは、ラッチデータ１３１（Ｌ１〜Ｌｍ）と
して、対応するレベルシフタ１２６およびＦＥＴ駆動バ
ッファ１２７と、反転ＦＥＴ駆動バッファ１２８とにそ
れぞれ供給され、これらを介してトーテムポール回路を
構成する電解効果トランジスタ（ＦＥＴ）２９、３０の
オンオフをコントロールする。このようにしてＦＥＴ２
９、３０がコントロールされることにより、トーテムポ
ール回路の出力端Ｏ１〜ＯｍからそれぞれＶｗまたは０
Ｖの電圧が出力され、この出力が対応するアドレス電極
配線１３にアドレスパルスとして印加されることとな
る。The drive data 16 output as serial data from the controller 20 is the shift register 124.
Are sequentially supplied to the latch circuit 125, are converted into parallel data (parallel drive data S1, S2 ... Sm), and are output to the latch circuit 125. When the latch enable signal LE supplied to the latch circuit 125 is turned on (for example, H level), the latch circuit 125 latches the output from the shift register 124, and the latched drive data S1 to Sm are latched data 131. (L1 to Lm) are supplied to the corresponding level shifter 126 and FET drive buffer 127, and the inverting FET drive buffer 128, respectively, and the on / off of the field effect transistors (FETs) 29 and 30 that form the totem pole circuit via these Control. In this way FET2
By controlling 9 and 30, Vw or 0 is output from the output terminals O1 to Om of the totem pole circuit, respectively.
A voltage of V is output, and this output is applied to the corresponding address electrode wiring 13 as an address pulse.
【００１０】[0010]
【発明が解決しようとする課題】従来のプラズマディス
プレイなどのマトリクス表示装置の駆動回路では、上述
のように、基板上にマトリクス状に配置した電極配線に
よって放電セルや液晶などの容量成分である負荷を駆動
して表示画像を得ている。このため、等価回路的には、
互いに隣接する電極配線間に容量成分が形成され、後述
するこの容量成分の充放電のために、データドライバの
消費電力を低く抑えることが困難であるという第１の問
題があった。In the drive circuit of the conventional matrix display device such as a plasma display, as described above, the load which is a capacitive component such as a discharge cell or a liquid crystal is formed by the electrode wiring arranged in a matrix on the substrate. To obtain a display image. Therefore, in terms of equivalent circuit,
There is a first problem that it is difficult to suppress the power consumption of the data driver to a low level because a capacitance component is formed between the electrode wirings adjacent to each other and the capacitance component described later is charged and discharged.
【００１１】また、表示画像が精細になり、さらに、例
えば千鳥模様などの高域成分を多く含むような画像を表
示する場合には、後述するような原理により上記容量成
分の充放電量がさらに多くなりデータドライバでの消費
電力が増大してしまう。このように、入力画像データに
応じてデータドライバの消費電力が決まってしまい、こ
れを所定範囲内に抑えることができないという第２の問
題があった。Further, in the case of displaying an image in which the displayed image is fine and further contains a high frequency component such as a zigzag pattern, the charge and discharge amount of the capacitive component is further increased by the principle described later. This increases the power consumption in the data driver. As described above, there is the second problem that the power consumption of the data driver is determined according to the input image data, and this cannot be suppressed within the predetermined range.
【００１２】以下、図２５〜図２７を用いて第１の問題
点である電極配線間の容量成分とデータドライバにおけ
る消費電力との関係について説明する。なお、図２５
は、図２２のデータドライバ１９の出力部とＰＤＰ１２
上での等価回路を示している。The relationship between the capacitance component between the electrode wirings and the power consumption of the data driver, which is the first problem, will be described below with reference to FIGS. 25 to 27. Note that FIG.
Is the output part of the data driver 19 and the PDP 12 of FIG.
The equivalent circuit above is shown.
【００１３】ＰＤＰ１２は、データドライバ１９側から
見ると、アドレス電極配線Ｗ間の静電容量Ｃｗと、維持
電極配線Ｘおよび走査維持電極配線Ｙとの静電容量Ｃｘ
ｙとが存在している。静電容量Ｃｗ、Ｃｘｙの値は、Ｐ
ＤＰ１２のパネルサイズや、電極配線のレイアウトなど
によって異なるが、例えば、対角１００ｃｍクラス（４
０型）のプラズマディスプレイパネルでは静電容量Ｃ
ｗ、Ｃｘｙは、いずれも数１０ｐＦ程度となる。When viewed from the data driver 19 side, the PDP 12 has a capacitance Cw between the address electrode wirings W and a capacitance Cx between the sustain electrode wiring X and the scan sustain electrode wiring Y.
y and exist. The values of the electrostatic capacitances Cw and Cxy are P
Depending on the panel size of the DP 12 and the layout of the electrode wiring, for example, a diagonal 100 cm class (4
0 type) plasma display panel has a capacitance C
Both w and Cxy are about several tens pF.
【００１４】このような構成において、データドライバ
１９の出力Ｏが、０ＶとＶｗとで切り替わると、静電容
量ＣｘｙおよびＣｗで充放電が行われ、この充放電に伴
ってデータドライバ１９内で電力が消費される。In such a configuration, when the output O of the data driver 19 is switched between 0V and Vw, charging / discharging is performed by the electrostatic capacitances Cxy and Cw, and power is stored in the data driver 19 with this charging / discharging. Is consumed.
【００１５】上記静電容量ＣｘｙおよびＣｗにおける充
放電により消費されるエネルギは、以下のように見積も
ることができる。The energy consumed by charging / discharging the electrostatic capacitances Cxy and Cw can be estimated as follows.
【００１６】まず、静電容量Ｃｘｙへの充放電による消
費エネルギは、以下のようになる。First, the energy consumed by charging / discharging the electrostatic capacitance Cxy is as follows.
【００１７】アドレス電極配線Ｗに電圧Ｖｗが印加され
て、静電容量Ｃｘｙが充電されるとき、データドライバ
１９のドライバ電源からはＣｘｙ・Ｖｗ2のエネルギが
出力され、そのうち（Ｃｘｙ・Ｖｗ2）／２が静電容量
Ｃｘｙに蓄積され、残りの（Ｃｘｙ・Ｖｗ2）／２は、
データドライバ１９内で消費される。When the voltage Vw is applied to the address electrode wiring W and the electrostatic capacitance Cxy is charged, the energy of Cxy.Vw 2 is output from the driver power supply of the data driver 19, of which (Cxy.Vw 2 ). / 2 is accumulated in the capacitance Cxy, and the remaining (Cxy · Vw 2 ) / 2 is
It is consumed in the data driver 19.
【００１８】また、静電容量Ｃｘｙの放電のときは、静
電容量Ｃｘｙに蓄積されていた（Ｃｘｙ・Ｖｗ2）／２
のエネルギがデータドライバ１９内に引き込まれてここ
で消費される。When the electrostatic capacitance Cxy is discharged, it is stored in the electrostatic capacitance Cxy (Cxy · Vw 2 ) / 2.
Energy is drawn into the data driver 19 and consumed there.
【００１９】従って、放電セルに対する一回のスイッチ
ングに際して、アドレスパルスが立ち上がる場合にも、
立ち下がる場合にも、１つの静電容量ｃｘｙあたり（Ｃ
ｘｙ・Ｖｗ2）／２のエネルギが消費されることにな
る。Therefore, even when the address pulse rises in one switching of the discharge cell,
Even when it falls, per capacitance cxy (C
Energy of xy · Vw 2 ) / 2 is consumed.
【００２０】次に、静電容量Ｃｗへの充放電による消費
エネルギは、以下のようになる。Next, the energy consumed by charging / discharging the capacitance Cw is as follows.
【００２１】なお、この静電容量Ｃｗへの充放電による
消費エネルギについては、図２６に示すように、データ
ドライバ１９の各出力にそれぞれ対応するアドレス電極
配線Ｗへ印加するアドレスパルスが、電極配線Ｗｋで立
ち上がるタイミングと同時に、電極配線Ｗｋに隣接する
電極配線Ｗｋ＋１で立ち下がる場合を考える。Regarding the energy consumed by charging / discharging the electrostatic capacitance Cw, as shown in FIG. 26, the address pulse applied to the address electrode wiring W corresponding to each output of the data driver 19 is the electrode wiring. Consider a case where the electrode wiring Wk + 1 adjacent to the electrode wiring Wk falls at the same timing as the rising edge at Wk.
【００２２】データドライバ１９の出力が切り替わる前
には、静電容量Ｃｗには、図２６の（ａ）および図２７
（ａ）に示すように、電極配線Ｗｋ＋１が正となる向き
に、電圧Ｖｗが印加されて充電される。Before the output of the data driver 19 is switched, the electrostatic capacitance Cw is shown in FIGS.
As shown in (a), the voltage Vw is applied and charged in the direction in which the electrode wiring Wk + 1 is positive.
【００２３】この状態から、データドライバ１９の出力
が切り替わって、電極配線Ｗｋが０からＶｗに変化し、
電極配線Ｗｋ＋１がＶｗから０に変化すると、図２７
（ｂ）に矢印で示すように電流が流れ、静電容量Ｃｗに
は、電極配線Ｗｋが正となる向きに電圧Ｖｗが印加され
て充電される。このときドライバ電源から静電容量Ｃｗ
に流れ込む電荷量は、２（Ｃｗ・Ｖｗ）となる。ドライ
バ電源から供給されるエネルギは、（電源電圧）×（電
荷量）であり、図２７（ｂ）から明らかなように、この
エネルギが全てデータドライバ１９内で消費される。From this state, the output of the data driver 19 is switched, the electrode wiring Wk changes from 0 to Vw,
When the electrode wiring Wk + 1 changes from Vw to 0, FIG.
A current flows as indicated by an arrow in (b), and the electrostatic capacitance Cw is charged by applying the voltage Vw in the direction in which the electrode wiring Wk is positive. At this time, the capacitance Cw from the driver power supply
The amount of electric charge flowing into is 2 (Cw · Vw). The energy supplied from the driver power supply is (power supply voltage) × (charge amount), and as is clear from FIG. 27B, this energy is all consumed in the data driver 19.
【００２４】つまり、一回のスイッチングで１つの静電
容量Ｃｗあたり２（Ｃｗ・Ｖｗ2）のエネルギが消費さ
れることとなる。このため、例えば静電容量Ｃｘｙと静
電容量Ｃｗとが同じ値であるとした場合、静電容量Ｃｗ
で消費されるエネルギは、Ｃｘｙによるエネルギ消費の
４倍にもなってしまう。That is, one switching operation consumes 2 (Cw · Vw 2 ) of energy per capacitance Cw. Therefore, for example, when the electrostatic capacitance Cxy and the electrostatic capacitance Cw have the same value, the electrostatic capacitance Cw
The energy consumed in 4 times as much as the energy consumed by Cxy.
【００２５】以上のように、データドライバ１９では、
その出力が切り替わる毎にエネルギが消費され、特に、
以下に説明するように隣接する画素での点灯・非点灯が
交互に切り替わるような高域成分を多く含む画像を表示
する場合には、アドレス電極配線Ｗ間の静電容量Ｃｗに
おける充放電によるエネルギ損失が極めて大きくなる。As described above, in the data driver 19,
Energy is consumed each time its output switches,
As described below, when displaying an image including a large amount of high-frequency components such that lighting and non-lighting of adjacent pixels are alternately switched, energy due to charging and discharging in the electrostatic capacitance Cw between the address electrode wirings W is displayed. The loss is extremely large.
【００２６】以下、第２の問題点である表示画像のパタ
ーンと、データドライバにおける消費電力との関係を図
２５、図２８および図２９を用いて説明する。図２８
は、ＰＤＰの各放電セルにおける点灯（ハッチングあ
り）・非点灯（ハッチングなし）を示しており、図２９
は、図２８のようなパターンを表示する場合に各電極配
線に印加する電圧波形を示している。The relationship between the display image pattern, which is the second problem, and the power consumption of the data driver will be described below with reference to FIGS. 25, 28 and 29. FIG. 28
29 shows lighting (with hatching) and non-lighting (without hatching) in each discharge cell of the PDP.
28 shows a voltage waveform applied to each electrode wiring when a pattern as shown in FIG. 28 is displayed.
【００２７】各放電セルに表示させるパターンに応じて
アドレス電極配線Ｗｋ−１、Ｗｋ、Ｗｋ＋１にアドレス
パルス１２１が印加され、これと同時に走査維持電極配
線Ｙｌ−１、Ｙｌ、Ｙｌ＋１に順次負の走査パルス１２
２を印加することにより、各放電セルに表示画像パター
ンに応じた点灯・非点灯データが書き込まれる。The address pulse 121 is applied to the address electrode wirings Wk-1, Wk, Wk + 1 according to the pattern to be displayed in each discharge cell, and at the same time, the scan sustain electrode wirings Yl-1, Yl, Yl + 1 are sequentially subjected to negative scanning. Pulse 12
By applying 2, the lighting / non-lighting data according to the display image pattern is written in each discharge cell.
【００２８】ここで、ｔｌのタイミングについて着目す
ると、アドレス電極配線Ｗｋに印加される電圧は、Ｖｗ
（約６０Ｖ）から０に変化するため、静電容量Ｃｘｙに
蓄積されていた電荷（Ｃｘｙ・Ｖｗ）がアドレス電極配
線Ｗｋからデータドライバ１９に流れ込む。また、アド
レス電極配線Ｗｋ＋１から静電容量Ｃｗを通って（Ｃｗ
・Ｖｗ）の電荷が、アドレス電極配線Ｗｋに向かって流
れ込む。さらに、アドレス電極配線Ｗｋ−１では、アド
レス電極配線Ｗｋとは反対に、０からＶｗへと印加電圧
が変化してるので、アドレス電極配線Ｗｋ−１から静電
容量Ｃｗを通り、２（Ｃｗ・Ｖｗ）の電荷が、アドレス
電極配線Ｗｋに向かって流れ込み、データドライバ１９
で消費される。以上のように、タイミングｔｌにおいて
は、次式（１）のような電力がアドレス電極配線Ｗｋ
で、つまりデータドライバ１９で消費されることとな
る。Here, paying attention to the timing of tl, the voltage applied to the address electrode wiring Wk is Vw.
Since (about 60V) changes to 0, the electric charge (Cxy · Vw) accumulated in the electrostatic capacitance Cxy flows into the data driver 19 from the address electrode wiring Wk. Further, through the electrostatic capacitance Cw from the address electrode wiring Wk + 1 (Cw
The electric charge of (Vw) flows into the address electrode wiring Wk. Further, in the address electrode wiring Wk-1, the applied voltage is changed from 0 to Vw, which is the opposite of the address electrode wiring Wk, and therefore, the electrostatic capacitance Cw is passed from the address electrode wiring Wk-1 to 2 (Cw. The electric charge of Vw) flows toward the address electrode wiring Wk, and the data driver 19
Consumed in. As described above, at the timing tl, the electric power expressed by the following equation (1) is applied to the address electrode wiring Wk.
That is, it is consumed by the data driver 19.
【００２９】［数１］
（Ｃｘｙ＋３×Ｃｗ）×Ｖｗ2／２ ・・・・（１）
一方、タイミングｔ＋１の瞬間には、図２８に示される
ようにｌ行目とｌ＋１行目の表示パターンが同じである
ため、各アドレス電極配線の電位は変化しない。従っ
て、このｔｌ＋１のタイミングでは、データドライバ１
９には電流は流れ込まず、電力も消費しない。[0029] [Equation 1] (Cxy + 3 × Cw ) × Vw 2/2 ···· (1) On the other hand, the timing instant t + 1, the display pattern of the l-th row and l + 1 th row, as shown in FIG. 28 Are the same, the potential of each address electrode wiring does not change. Therefore, at the timing of tl + 1, the data driver 1
No current flows into 9 and no power is consumed.
【００３０】このように、データドライバ１９から出力
されるアドレスパルスのスイッチング動作の度に、Ｃ
ｗ、Ｃｘｙへの充放電によって電力が消費されるので、
細かい模様の画像が入力され、それを表示すればするほ
ど、つまり、入力画像の高域成分が多くなればなるほど
データドライバ１９の出力のスイッチング回数が増え、
対応して消費電力が大きくなってしまっていた。そし
て、このような表示画像に応じた消費電力増大を緩和す
る方法は全く提案されていなかった。また、消費電力の
増大によってデータドライバ１９内での発熱が起こり、
ドライバに発熱対策を講ずる必要などが生じ、コストア
ップの原因ともなっていた。As described above, at each switching operation of the address pulse output from the data driver 19, C
Since electricity is consumed by charging and discharging w and Cxy,
The finer the pattern image is input, and the more it is displayed, that is, the higher the high-frequency component of the input image is, the more the number of times the data driver 19 outputs is switched,
The power consumption was correspondingly high. Further, no method has been proposed for alleviating the increase in power consumption according to such a display image. In addition, the increase in power consumption causes heat generation in the data driver 19,
It was necessary to take measures against heat generation in the driver, which was a cause of cost increase.
【００３１】以上説明したように、従来の駆動回路にお
いては、隣接する電極配線間の静電容量に起因したドラ
イバでの電力消費量が大きく、また、このようなドライ
バでの消費電力を所定範囲内に抑えることができなかっ
た。As described above, in the conventional driving circuit, the driver consumes a large amount of power due to the capacitance between the adjacent electrode wirings, and the power consumption of such a driver falls within a predetermined range. I couldn't keep it inside.
【００３２】この発明は上記のような問題点を解消する
ためになされたもので、第１の目的は、マトリクス表示
装置の駆動回路において、駆動信号が印加される列また
は行方向の電極配線間に存在する静電容量による消費電
力を低減することである。The present invention has been made to solve the above problems. A first object of the present invention is to provide a driving circuit of a matrix display device in which a wiring signal is applied between electrode wirings in the column or row direction. It is to reduce the power consumption due to the electrostatic capacity existing in.
【００３３】また、第２の目的は、駆動電極ドライバに
おける消費電力を一定範囲内に抑えることである。The second purpose is to suppress the power consumption of the drive electrode driver within a certain range.
【００３４】[0034]
【課題を解決するための手段】この発明は、容量性の負
荷を駆動して所望の表示を行うマトリクス表示装置の駆
動回路において、列または行方向の駆動電極配線に表示
画像データに応じて前記マトリクス表示装置の駆動信号
を印加する駆動電極ドライバ手段と、前記駆動電極ドラ
イバ手段での消費電力を前記表示画像データに基づいて
予測演算によって検出する検出手段と、前記検出手段で
の検出結果に基づいて、入力画像データからその特定成
分を除去し、除去して得られたデータを表示画像データ
として前記マトリクス表示装置に表示させるための表示
画像制御手段と、を備えることを特徴とするものであ
る。According to the present invention, in a drive circuit of a matrix display device for driving a capacitive load to perform a desired display, the drive electrode wiring in the column or row direction is displayed in accordance with display image data. Drive electrode driver means for applying a drive signal of the matrix display device, detection means for detecting power consumption in the drive electrode driver means by predictive calculation based on the display image data, and based on a detection result by the detection means Display image control means for removing the specific component from the input image data and displaying the data obtained by the removal as display image data on the matrix display device. .
【００３５】この発明の他の態様は、容量性の負荷を駆
動して所望の表示を行うマトリクス表示装置の駆動回路
において、列または行方向の駆動電極配線に表示画像デ
ータに応じて前記マトリクス表示装置の駆動信号を印加
する駆動電極ドライバ手段と、前記駆動電極ドライバ手
段での消費電力を検出する検出手段と、前記検出手段で
の検出結果に基づいて、入力画像データからその特定成
分を除去し、除去して得られたデータを表示画像データ
として前記マトリクス表示装置に表示させるための表示
画像制御手段とを備え、前記駆動電極ドライバ手段は、
複数のドライバブロックに分割され、前記検出手段は、
分割された前記各ドライバブロック毎にそのドライバブ
ロックにおける消費電力を検出することを特徴とするも
のである。According to another aspect of the present invention, in a drive circuit of a matrix display device for driving a capacitive load to perform a desired display, the matrix display is performed on drive electrode wirings in the column or row direction according to display image data. Drive electrode driver means for applying a drive signal of the device, detection means for detecting power consumption in the drive electrode driver means, and a specific component thereof is removed from the input image data based on the detection result by the detection means. And a display image control unit for displaying the data obtained by the removal as display image data on the matrix display device, wherein the drive electrode driver unit is
The detection means is divided into a plurality of driver blocks,
The power consumption in each driver block is detected for each of the divided driver blocks.
【００３６】また、この発明は、上記マトリクス表示装
置の駆動回路において、前記各ドライバブロックは、所
定数の前記駆動電極配線毎に集積された個々の集積回路
によってそれぞれが構成されることを特徴とするもので
ある。Further, according to the invention, in the drive circuit of the matrix display device, each of the driver blocks is constituted by an individual integrated circuit integrated for each of a predetermined number of the drive electrode wirings. To do.
【００３７】さらに、この発明は、上記マトリクス表示
装置の駆動回路において、前記各ドライバブロックは、
所定数の前記駆動電極配線毎に集積された個々の集積回
路のうち、互いに熱伝達し得る複数の集積回路によって
構成されることを特徴とするものである。Further, according to the present invention, in the drive circuit of the matrix display device, each of the driver blocks is
It is characterized in that it is constituted by a plurality of integrated circuits capable of heat transfer with each other among the individual integrated circuits integrated for each predetermined number of the drive electrode wirings.
【００３８】この発明の他の態様は、容量性の負荷を駆
動して所望の表示を行うマトリクス表示装置の駆動回路
において、列または行方向の駆動電極配線に表示画像デ
ータに応じて前記マトリクス表示装置の駆動信号を印加
する駆動電極ドライバ手段と、前記駆動電極ドライバ手
段での消費電力を検出する検出手段と、前記検出手段で
の検出結果に基づいて、入力画像データからその特定成
分を除去し、除去して得られたデータを表示画像データ
として前記マトリクス表示装置に表示させることによ
り、前記駆動電極ドライバ手段での消費電力が、常に、
規定値を超えないように制御する表示画像制御手段と、
を備えることを特徴とするものである。According to another aspect of the present invention, in a drive circuit of a matrix display device for driving a capacitive load to perform a desired display, the matrix display is performed on drive electrode wiring in the column or row direction in accordance with display image data. Drive electrode driver means for applying a drive signal of the device, detection means for detecting power consumption in the drive electrode driver means, and a specific component thereof is removed from the input image data based on the detection result by the detection means. By displaying the data obtained by the removal as display image data on the matrix display device, the power consumption in the drive electrode driver means is always
Display image control means for controlling so as not to exceed the specified value,
It is characterized by including.
【００３９】この発明に係る前記マトリクス表示装置
は、1フィールド期間を複数のサブフィールド期間に分
割することにより階調表示を行う表示装置であって、前
記検出手段での検出結果に基づいて、前記サブフィール
ドの一部についてその表示を省略することを特徴とする
ものである。The matrix display device according to the present invention is a display device which performs gradation display by dividing one field period into a plurality of subfield periods, and based on the detection result of the detecting means, It is characterized in that the display of some of the subfields is omitted.
【００４０】この発明に係る前記マトリクス表示装置
は、前記１フィールド期間が一デジタル画像表示単位期
間よりなり、前記１フィールド期間を表示階調ビット数
に応じた数のサブフィールドに時分割して表示すること
により階調表示を行う表示装置であって、前記検出手段
での検出結果に基づいて、前記消費電力が大きくなるに
つれ、前記サブフィールドの内、表示階調ビット数の低
ビット側の前記サブフィールドから優先的にその表示を
省略すること特徴とするものである。In the matrix display device according to the present invention, the one field period comprises one digital image display unit period, and the one field period is time-divided into a number of subfields corresponding to the number of display grayscale bits for display. A display device that performs gradation display by performing the above-mentioned operation, and based on the detection result of the detection means, as the power consumption increases, in the subfield, the one on the low bit side of the display gradation bit number. The feature is that the display is omitted preferentially from the subfield.
【００４１】この発明の他の態様は、容量性の負荷を駆
動して所望の表示を行うマトリクス表示装置の駆動回路
において、列または行方向の駆動電極配線に表示画像デ
ータに応じて前記マトリクス表示装置の駆動信号を印加
する駆動電極ドライバ手段と、前記駆動電極ドライバ手
段での消費電力を検出する検出手段と、前記検出手段で
の検出結果に基づいて、入力画像データからその特定成
分を除去し、除去して得られたデータを表示画像データ
として前記マトリクス表示装置に表示させるための表示
画像制御手段とを備え、前記表示画像制御手段は、前記
検出手段における検出結果に基づいて、前記入力画像デ
ータからその画像の空間周波数の高域成分を選択的に除
去するように制御することを特徴とするものである。According to another aspect of the present invention, in a drive circuit of a matrix display device for driving a capacitive load to perform a desired display, the matrix display is performed on the drive electrode wiring in the column or row direction according to the display image data. Drive electrode driver means for applying a drive signal of the device, detection means for detecting power consumption in the drive electrode driver means, and a specific component thereof is removed from the input image data based on the detection result by the detection means. A display image control means for displaying the data obtained by the removal as display image data on the matrix display device, wherein the display image control means is based on the detection result of the detection means. It is characterized in that the high frequency component of the spatial frequency of the image is selectively removed from the data.
【００４２】この発明に係る上記マトリクス表示装置の
駆動回路において、前記表示画像制御手段は、前記入力
画像データを離散コサイン変換によって空間周波数デー
タに変換し、前記検出手段での検出結果に基づいて前記
空間周波数データから高域成分を除去し、高域成分除去
後に前記空間周波数データを逆離散コサイン変換するこ
とを特徴とするものである。In the drive circuit of the matrix display device according to the present invention, the display image control means converts the input image data into spatial frequency data by the discrete cosine transform, and the display image control means converts the input image data into spatial frequency data based on the detection result of the detection means. A high frequency component is removed from the spatial frequency data, and after the high frequency component is removed, the spatial frequency data is subjected to an inverse discrete cosine transform.
【００４３】この発明に係る上記マトリクス表示装置の
駆動回路において、前記表示画像制御手段は、前記検出
手段での検出結果に基づいて、前記入力画像データを縦
ｈ画素×横ｊ画素（但し、ｈ，ｊは、正の整数）のブロ
ックに分割し、各ブロック内の各画素の画像データをブ
ロック内で共通のデータに変換して、入力画像データか
ら高域成分を除去することを特徴とするものである。In the drive circuit of the matrix display device according to the present invention, the display image control means, based on the detection result of the detection means, sets the input image data to vertical h pixels × horizontal j pixels (however, h , J are divided into positive integer) blocks, image data of each pixel in each block is converted into common data in the block, and high frequency components are removed from the input image data. It is a thing.
【００４４】この発明の他の態様は、アドレス電極と走
査維持電極との間で表示データに基づく書き込み放電を
行い、走査維持電極と維持電極との間で維持放電を行う
ことによって表示を行うプラズマディスプレイの駆動方
法であって、一画面の表示期間を前記維持放電の回数で
重み付けされた複数のサブフィールド期間に分割し、表
示データに対応して前記サブフィールド期間の組み合わ
せによって階調表示させ、前記表示データの表示パター
ンに応じたアドレスパルスの変化に基づき、前記表示階
調の重み付けが最も軽い前記サブフィールド期間から順
にその表示を省略することを特徴とするものである。Another aspect of the present invention is a plasma for displaying by performing writing discharge based on display data between the address electrode and the scan sustain electrode and sustain discharge between the scan sustain electrode and the sustain electrode. A method of driving a display, wherein a display period of one screen is divided into a plurality of subfield periods weighted by the number of sustain discharges, and gradation display is performed by a combination of the subfield periods corresponding to display data, It is characterized in that the display is omitted in order from the subfield period in which the weighting of the display gradation is the lowest, based on the change of the address pulse according to the display pattern of the display data.
【００４５】[0045]
【発明の実施の形態】以下、この発明の好適な実施の形
態（以下、実施の形態という）及び関連形態について、
図面を用いて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of the present invention (hereinafter referred to as embodiments) and related embodiments will be described below.
This will be described with reference to the drawings.
【００４６】関連形態１．この発明に関連する形態１で
は、プラズマディスプレイ、液晶表示装置、ＥＬ（エレ
クトロルミネッセンス）ディスプレイ等のマトリクス表
示装置の各画素を駆動するための電極配線にそれぞれ駆
動信号を印加するにあたり、隣接する電極配線間で駆動
信号の立ち上がりと立ち下がりのタイミングがずれるよ
うに制御する。Related Mode 1. In a first mode related to the present invention, when applying a drive signal to each electrode wiring for driving each pixel of a matrix display device such as a plasma display, a liquid crystal display device, an EL (electroluminescence) display, adjacent electrode wirings are applied. Control is performed so that the rising and falling timings of the drive signal are deviated from each other.
【００４７】図１は、関連形態１に係るプラズマディス
プレイ装置の駆動回路の概略構成を示している。FIG. 1 shows a schematic configuration of a drive circuit of a plasma display device according to related form 1.
【００４８】図１において、外部から入力画像データ１
が供給されると、これがドライバコントローラ２０内の
画像データ並べ替え部３に供給される。画像データ並べ
替え部３は、この入力画像データ１をプラズマディスプ
レイでの表示に適した順番に並べ替え、ディスプレイの
各放電セルの放電・非放電を示す駆動データ１６を２つ
のデータドライバ９にそれぞれ出力する。ただし、デー
タドライバ９は、単一の構成の場合もある。In FIG. 1, externally input image data 1
Is supplied to the image data rearranging section 3 in the driver controller 20. The image data rearrangement unit 3 rearranges the input image data 1 in an order suitable for display on the plasma display, and supplies drive data 16 indicating discharge / non-discharge of each discharge cell of the display to the two data drivers 9, respectively. Output. However, the data driver 9 may have a single configuration.
【００４９】データドライバ９は、この駆動データ１６
に基づき、プラズマディスプレイ装置における駆動電極
配線に相当するアドレス電極配線Ｗ１、Ｗ３・・Ｗ２ｎ
−１と、Ｗ２、Ｗ４・・Ｗ２ｎとに対し、それぞれ駆動
信号として、アドレスパルスを印加し、各放電セルの点
灯・非点灯を決定している。The data driver 9 uses the drive data 16
Based on the above, address electrode wirings W1, W3 ... W2n corresponding to drive electrode wirings in the plasma display device
−1 and W2, W4, ... W2n are applied with address pulses as drive signals to determine lighting / non-lighting of each discharge cell.
【００５０】そして、本関連形態１においては、後述す
るようにこのデータドライバ９内に、信号印加タイミン
グ制御手段として立ち上がり遅延回路を設け、これによ
り隣接するアドレス電極配線１３に印加するアドレスパ
ルスの立ち上がりと立ち下がりのタイミングがずれるよ
うに制御する。In the related form 1, a rise delay circuit is provided in the data driver 9 as signal application timing control means, as will be described later, whereby the rise of the address pulse applied to the adjacent address electrode wiring 13 is performed. The control is performed so that the falling timing is shifted.
【００５１】また、コントローラ２０に設けられたシー
ケンスコントローラ５によって、アドレスパルスの印加
と同時に、対応するマトリクス表示装置の走査電極配
線、プラズマディスプレイ装置では走査維持電極配線１
５（Ｙ１〜Ｙｉ）に、走査信号である走査パルスが印加
され、ＰＤＰパネル１２の各放電セルに点灯・非点灯の
情報を書き込まれる。さらに維持電極配線１４と走査維
持電極配線１５に交互に維持パルスが印加され、ＰＤＰ
１２で所望の画像が発光表示される。Further, by the sequence controller 5 provided in the controller 20, at the same time as the application of the address pulse, the corresponding scan electrode wiring of the matrix display device and the scan sustain electrode wiring 1 in the plasma display device are applied.
A scan pulse, which is a scan signal, is applied to 5 (Y1 to Yi), and lighting / non-lighting information is written in each discharge cell of the PDP panel 12. Further, the sustain pulse is alternately applied to the sustain electrode wiring 14 and the scan sustain electrode wiring 15, so that the PDP
At 12, the desired image is luminescently displayed.
【００５２】次に、図１のデータドライバ９の構成およ
び動作について図２を用いて説明する。Next, the configuration and operation of the data driver 9 shown in FIG. 1 will be described with reference to FIG.
【００５３】コントローラ２０からシリアルデータとし
て駆動データ１６が出力されると、これがシフトレジス
タ２４に順次供給されてパラレルデータに変換される。
次に、ラッチ回路２５に向けてパラレル駆動データＳ
１、Ｓ２・・Ｓｍが出力され、ラッチ回路２５は、供給
されるラッチイネーブル信号ＬＥがオン（例えばＨレベ
ル）となると、これに応じて、シフトレジスタ２４から
の出力をラッチし、ラッチされた駆動データＳ１〜Ｓｍ
は、ラッチデータＬ１〜Ｌｍとして、それぞれ出力され
る。When the drive data 16 is output as serial data from the controller 20, the drive data 16 is sequentially supplied to the shift register 24 and converted into parallel data.
Next, the parallel drive data S is sent to the latch circuit 25.
1, S2 ... Sm are output, and the latch circuit 25 latches and latches the output from the shift register 24 when the supplied latch enable signal LE is turned on (for example, H level). Drive data S1 to Sm
Are respectively output as latch data L1 to Lm.
【００５４】ラッチ回路２５の各ラッチデータ出力経路
には、それぞれ信号印加タイミング制御手段として立ち
上がり遅延回路３２が設けられており、ラッチデータＬ
１〜Ｌｍのパルスの立ち上がりだけを遅延させる。立ち
上がり遅延回路３２は、例えば図５に示すような簡易な
構成で実現でき、このような回路構成により図６に示す
ようにラッチデータのパルスの立ち上がりだけが遅延し
た信号（出力ＯＵＴｂ）が得られる。Each latch data output path of the latch circuit 25 is provided with a rising delay circuit 32 as signal application timing control means, and latch data L
Only the rising edge of the pulse of 1 to Lm is delayed. The rising delay circuit 32 can be realized, for example, by a simple configuration as shown in FIG. 5, and with such a circuit configuration, a signal (output OUTb) in which only the rising of the pulse of the latch data is delayed is obtained as shown in FIG. .
【００５５】図５に示す立ち上がり遅延回路３２は、ラ
ッチ回路２５から出力されるラッチデータを遅延させる
遅延回路４０と、アンド回路４４とにより構成される。
遅延回路４０は、バッファ４１、４２とコンデンサ４３
とを備え、図６のようにラッチデータである入力ＩＮａ
をｔｄだけ遅延させて、これを遅延回路出力（ＯＵＴ
ａ）としてアンド回路４４の一方の入力端に供給する。
アンド回路４４のもう一方の入力端には、ラッチデータ
（入力ＩＮａ）が直接供給される。アンド回路４４は、
遅延のないラッチデータとｔｄだけ遅延を受けたデータ
とのアンドをとり、これにより図６の出力ＯＵＴｂのよ
うにパルスの立ち上がりだけがｔｄだけ遅延した信号が
アンド回路４４から出力される。The rising delay circuit 32 shown in FIG. 5 comprises a delay circuit 40 for delaying the latched data output from the latch circuit 25, and an AND circuit 44.
The delay circuit 40 includes buffers 41 and 42 and a capacitor 43.
And the input INa which is the latch data as shown in FIG.
Is delayed by td and the delay circuit output (OUT
It is supplied to one input terminal of the AND circuit 44 as a).
The latch data (input INa) is directly supplied to the other input terminal of the AND circuit 44. The AND circuit 44 is
The AND of the latched data having no delay and the data delayed by td is taken. As a result, a signal in which only the rising edge of the pulse is delayed by td is output from the AND circuit 44 as the output OUTb of FIG.
【００５６】このようにして立ち上がり遅延回路３２に
おいて立ち上がりタイミングの遅延された各ラッチデー
タＬ１〜Ｌｍは、対応するレベルシフタ２６およびＦＥ
Ｔ駆動バッファ２７と、反転ＦＥＴ駆動バッファ１２８
とにそれぞれ供給され、これらを介してトーテムポール
回路を構成する電界効果トランジスタ（ＦＥＴ）２９、
３０のオンオフが制御される。これにより、トーテムポ
ール回路の出力端Ｏ１〜ＯｍからそれぞれＶｗまたは０
Ｖの電圧が出力され、この出力、つまり立ち上がりタイ
ミングの遅延したアドレスパルスが、対応するアドレス
電極配線１３に印加されることとなる。The respective latch data L1 to Lm whose rising timing is delayed in the rising delay circuit 32 in this manner are associated with the corresponding level shifter 26 and FE.
T drive buffer 27 and inverting FET drive buffer 128
And a field effect transistor (FET) 29 that constitutes a totem pole circuit via these, respectively.
ON / OFF of 30 is controlled. As a result, Vw or 0 is output from the output terminals O1 to Om of the totem pole circuit, respectively.
The voltage of V is output, and this output, that is, the address pulse with the rising timing delayed is applied to the corresponding address electrode wiring 13.
【００５７】なお、データドライバ９は、図２に示すよ
うな回路ブロックを集積して形成されるが、実際には、
数１０ビット程度の出力ごとに集積回路化し、これを組
み合わせて用いて一枚の表示パネルを駆動することが多
い。The data driver 9 is formed by integrating the circuit blocks as shown in FIG.
In many cases, a single display panel is driven by forming an integrated circuit for each output of several tens of bits and using them in combination.
【００５８】次に、図１、図３および図４を用いて本関
連形態１によるデータドライバ９での消費電力の低減作
用について説明する。Next, the operation of reducing the power consumption in the data driver 9 according to the first related embodiment will be described with reference to FIGS. 1, 3 and 4.
【００５９】上述のように、データドライバ９におい
て、各アドレス電極配線Ｗに印加するアドレスパルスの
立ち上がりが遅延される。よって、ＰＤＰ１２上で互い
に隣接して配置されたアドレス電極配線Ｗｋ、Ｗｋ＋１
について着目すると、各電極配線でのアドレスパルス
は、例えば図３に示すような電圧波形となり、隣接する
電極配線間では、一方のアドレスパルスの立ち上がり
と、他方のアドレスパルスの立ち下がりとはそのタイミ
ングがｔｄだけずれている。このタイミングのずれｔｄ
は、アドレスパルスの立ち上がりおよび立ち下がりに要
する期間とほぼ等しくなるように設定しておくことで、
確実に、隣接する電極配線間でアドレスパルスの立ち上
がりと、立ち下がりタイミングをずらすことが可能とな
る。なお、このずれｔｄは、遅延回路４０のコンデンサ
４３の容量を調整することにより容易に変更することが
できる。As described above, in the data driver 9, the rising edge of the address pulse applied to each address electrode wiring W is delayed. Therefore, the address electrode wirings Wk and Wk + 1 arranged adjacent to each other on the PDP 12
3, the address pulse in each electrode wiring has a voltage waveform as shown in FIG. 3, for example, and the timing of the rising edge of one address pulse and the falling edge of the other address pulse between adjacent electrode wirings. Is shifted by td. This timing deviation td
Is set so that it is almost equal to the period required for the rise and fall of the address pulse,
It is possible to reliably shift the rising and falling timings of the address pulse between the adjacent electrode wirings. The deviation td can be easily changed by adjusting the capacitance of the capacitor 43 of the delay circuit 40.
【００６０】図３の期間（ａ）において、アドレス電極
配線Ｗｋは０Ｖであり、隣接するアドレス電極配線Ｗｋ
＋１がＶｗであると、電極配線間の静電容量Ｃｗは、図
４（ａ）のようにアドレス電極配線Ｗｋ＋１側が正とな
るように充電される。In the period (a) of FIG. 3, the address electrode wiring Wk is 0 V, and the adjacent address electrode wiring Wk.
When +1 is Vw, the electrostatic capacitance Cw between the electrode wirings is charged so that the address electrode wiring Wk + 1 side becomes positive as shown in FIG.
【００６１】図３の期間（ｂ）においてアドレス電極配
線Ｗｋ＋１がＶｗから０Ｖに立ち下がるとする。従来で
あれば、アドレス電極配線Ｗｋ＋１のアドレスパルスの
変化と同一タイミングでアドレス電極配線Ｗｋが、０Ｖ
からＶｗへと変化するのであるが、本関連形態１では、
パルスの立ち上がりタイミングが遅延されているので、
アドレス電極配線Ｗｋのアドレスパルスは、この期間
（ｂ）では変化しない。このため、静電容量Ｃｗでは、
アドレス電極配線Ｗｋ＋１側のみがＶｗから０Ｖに変化
して、図４（ｂ）に示すような向きに電流が流れて、静
電容量Ｃｗが放電し、（Ｃｗ・Ｖｗ2）／２の電力がデ
ータドライバ９で消費される。Assume that the address electrode wiring Wk + 1 falls from Vw to 0V in the period (b) of FIG. Conventionally, the address electrode wiring Wk is 0 V at the same timing as the change of the address pulse of the address electrode wiring Wk + 1.
Changes from Vw to Vw, but in this related form 1,
Since the rising timing of the pulse is delayed,
The address pulse of the address electrode wiring Wk does not change during this period (b). Therefore, with the capacitance Cw,
Only the address electrode wiring Wk + 1 side changes from Vw to 0V, a current flows in the direction as shown in FIG. 4B, the electrostatic capacitance Cw is discharged, and the electric power of (Cw · Vw 2 ) / 2 becomes It is consumed by the data driver 9.
【００６２】期間（ｃ）に、アドレス電極配線Ｗｋのア
ドレスパスルが、０からＶｗに立ち上がると、図４
（ｃ）に示すように電流が流れて静電容量Ｃｗが充電さ
れる。このときドライバ電源からは、Ｃｗ・Ｖｗ2のエ
ネルギが供給され、そのうち、（Ｃｗ・Ｖｗ2）／２が
静電容量Ｃｗに蓄積され、残りの（Ｃｗ・Ｖｗ2）／２
がデータドライバ９内で消費される。When the address pulse of the address electrode wiring Wk rises from 0 to Vw in the period (c), as shown in FIG.
As shown in (c), a current flows and the electrostatic capacitance Cw is charged. At this time, energy of Cw · Vw 2 is supplied from the driver power source, of which (Cw · Vw 2 ) / 2 is accumulated in the electrostatic capacitance Cw, and the remaining (Cw · Vw 2 ) / 2.
Are consumed in the data driver 9.
【００６３】以上の説明から明らかなように、関連形態
１のように制御することにより、１回のアドレスパルス
のスイッチング動作において、１つの静電容量Ｃｗあた
りＣｗ・Ｖｗ2の電力が消費されることとなる。そし
て、この消費量は、従来の（２×Ｃｗ・Ｖｗ2）の１／
２であり、アドレスパルスの立ち上がりタイミングを遅
延させることにより、確実にデータドライバ９の消費電
力が低減することが可能となっている。但しＣｘｙへの
充放電による電力消費は、前述の計算と同一になるた
め、ここでは説明を省略した。As is clear from the above description, by controlling as in the related form 1, the electric power of Cw · Vw 2 is consumed per one electrostatic capacitance Cw in one switching operation of the address pulse. It will be. And this consumption amount is 1 / the conventional (2 × Cw · Vw 2 ).
2, the power consumption of the data driver 9 can be surely reduced by delaying the rising timing of the address pulse. However, since the power consumption due to charging / discharging of Cxy is the same as the above calculation, the description thereof is omitted here.
【００６４】なお、以上の説明ではアドレスパルスの立
ち上がりタイミングのみを遅延させるが、必ずしも立ち
上がりタイミングには限られず、立ち下がりタイミング
を遅延させてもよい。つまり、データドライバ９の消費
電力低減の観点からは、隣接するアドレス電極配線にお
いて、互いのアドレスパルスの立ち上がりと、立ち下が
りのタイミングが一致しなければ、立ち上がりと立ち下
がりのどちらが先でもよい。Although only the rising timing of the address pulse is delayed in the above description, the rising timing is not necessarily limited and the falling timing may be delayed. That is, from the viewpoint of reducing the power consumption of the data driver 9, if the rising and falling timings of the address pulses of adjacent address electrode wirings do not match, either rising or falling may occur first.
【００６５】しかし、表示パネルの特性上からはアドレ
スパルスの立ち下がりが先のほうがよい。つまり、アド
レスパルスの立ち上がりタイミングを遅延させる方が、
立ち下がりタイミングを遅延させるよりも好ましい。こ
れは、立ち下がりタイミングを遅延させると、隣接する
アドレス電極配線間で一方のアドレスパルスが立ち下が
る前に他方のアドレスパルスが立ち上がって、２つの電
極配線の出力がＨレベルになるタイミングが生じ、この
タイミングがさらに走査パルスと重なると両方の電極配
線に係る２つの放電セルが発光状態となるような誤動作
が生ずる可能性があるからである。However, in view of the characteristics of the display panel, the falling edge of the address pulse is better. In other words, delaying the rising edge of the address pulse
It is preferable to delay the fall timing. This is because when the fall timing is delayed, the other address pulse rises before one address pulse falls between the adjacent address electrode wirings, and the timing when the outputs of the two electrode wirings become the H level occurs. This is because if this timing further overlaps with the scan pulse, there is a possibility that a malfunction occurs such that the two discharge cells associated with both electrode wirings are in a light emitting state.
【００６６】さらに、上記表示パネルでの誤動作を最小
限とするためには、図７（ａ）、（ｂ）に示すように、
アドレスパルス２１の立ち下がりを先に行うと共に、図
７（ｃ）、（ｄ）に示すように、このアドレスパルス２
１の立ち上がりと走査維持電極配線Ｙ（１５）への走査
パルス２２の印加タイミングを揃えることが好ましい。
これは、例えば、走査維持ドライバ１１内に図５と同様
な遅延回路４０を設け、走査パルス２２の立ち上がりお
よび立ち下がりタイミングをアドレスパルス２１の立ち
上がりタイミングｔｄと同じだけ遅延させることによ
り、実現できる。Further, in order to minimize the malfunction of the display panel, as shown in FIGS. 7 (a) and 7 (b),
The falling edge of the address pulse 21 is performed first, and as shown in FIGS.
It is preferable that the rising edge of 1 and the application timing of the scan pulse 22 to the scan sustain electrode wire Y (15) are aligned.
This can be realized, for example, by providing the delay circuit 40 similar to that in FIG. 5 in the scan sustain driver 11 and delaying the rising and falling timings of the scan pulse 22 by the same amount as the rising timing td of the address pulse 21.
【００６７】関連形態２．次に、関連形態２について図
８および図９を用いて説明する。プラズマディスプレイ
装置の駆動回路全体構成は図１と同様である。なお、本
関連形態以降において、既に説明した図面と同様な構成
には同一符号を付して説明を省略する。Related Mode 2. Next, the related form 2 will be described with reference to FIGS. 8 and 9. The overall configuration of the drive circuit of the plasma display device is the same as that of FIG. Note that, in and after the present related mode, the same components as those in the drawings already described are denoted by the same reference numerals and the description thereof will be omitted.
【００６８】本関連形態２では、アドレス電極配線１３
に印加するアドレスパルスの立ち上がりおよび立ち下が
りタイミングを外部信号によって制御する。具体的に
は、信号印加タイミング制御手段として、図８に示すよ
うなパルス制御回路２３を設け、この回路２３を外部か
らの制御信号（立ち上がりラッチイネーブル信号ＬＥ、
立ち下がりラッチイネーブル信号ＬＥ）によって制御す
る。In the second related embodiment, the address electrode wiring 13
An external signal controls the rising and falling timings of the address pulse applied to. Specifically, a pulse control circuit 23 as shown in FIG. 8 is provided as signal application timing control means, and this circuit 23 is controlled by an external control signal (rising latch enable signal LE,
It is controlled by the falling latch enable signal LE).
【００６９】パルス制御回路２３は、２つのアンド回路
２３ａ、２３ｂと、この２つのアンド回路の出力のオア
をとって出力するオア回路２３ｃによって構成される。
アンド回路２３ａの反転入力端と、アンド回路回路２３
ｂの一方の入力端にはシフトレジスタからの出力Ｓ１〜
Ｓｍの対応する出力が供給されている。各アンド回路２
３ａの非反転入力端には、立ち下がりラッチイネーブル
信号ＬＥが供給され、アンド回路２３ｂの他方の入力端
には立ち上がりラッチイネーブル信号ＬＥが供給されて
いる。さらに、シフトレジスタ２４からの出力データを
それぞれラッチするラッチ回路２５のラッチ制御端子に
は、対応するオア回路２３ｃの出力が、ラッチイネーブ
ル信号ＬＥとして供給される。そして、ラッチ回路２５
は、この信号ＬＥがオンになるとそれぞれシフトレジス
タ２４からの出力信号をラッチする。The pulse control circuit 23 is composed of two AND circuits 23a and 23b, and an OR circuit 23c which takes the OR of the outputs of these two AND circuits and outputs it.
The inverting input terminal of the AND circuit 23a and the AND circuit 23
The output S1 from the shift register is provided at one input end of b.
The corresponding output of Sm is provided. Each AND circuit 2
The falling latch enable signal LE is supplied to the non-inverting input terminal of 3a, and the rising latch enable signal LE is supplied to the other input terminal of the AND circuit 23b. Further, the output of the corresponding OR circuit 23c is supplied as the latch enable signal LE to the latch control terminal of the latch circuit 25 which latches the output data from the shift register 24, respectively. Then, the latch circuit 25
Latches the output signal from the shift register 24 when the signal LE is turned on.
【００７０】本関連形態２のデータドライバ９の動作は
次のようになる。The operation of the data driver 9 of the second related mode is as follows.
【００７１】シフトレジスタ２４からの所定の出力デー
タＳｋ、Ｓｋ＋１について着目すると、図９（ａ）、
（ｂ）のように出力データＳｋがＨレベル、出力データ
Ｓｋ＋１がＬレベルの場合において、図９（ｃ）のよう
に立ち下がりラッチイネーブル信号ＬＥがオン（Ｈレベ
ル）となると、出力データＳｋ＋１を入力とするｋ＋１
番目のアンド回路２３ａの出力がＨとなって、これがそ
のままオア回路２３ｃからＨレベルのラッチイネーブル
信号ＬＥｋ＋１として、対応するｋ＋１番目のラッチ回
路２５に印加される。このため、ｋ＋１番目のラッチ回
路２５がシフトレジスタのＬレベル出力Ｓｋ＋１をラッ
チして、図９（ｈ）のように、トーテムポール回路の出
力Ｏｋ＋１がＬレベルとなる）。Focusing on the predetermined output data Sk and Sk + 1 from the shift register 24, FIG.
In the case where the output data Sk is at the H level and the output data Sk + 1 is at the L level as shown in (b), when the falling latch enable signal LE is turned on (H level) as shown in FIG. 9C, the output data Sk + 1 is output. K + 1 as input
The output of the second AND circuit 23a becomes H, and this is directly applied from the OR circuit 23c as the H-level latch enable signal LEk + 1 to the corresponding k + 1th latch circuit 25. Therefore, the (k + 1) th latch circuit 25 latches the L level output Sk + 1 of the shift register, and the output Ok + 1 of the totem pole circuit becomes the L level as shown in FIG. 9 (h).
【００７２】次に、図９（ｄ）のように立ち上がりラッ
チイネーブル信号がＨレベルとなると、ｋ番目のパルス
制御回路２３のアンド回路２３ｂの出力がＨレベルとな
り、オア回路２３ｃからＨレベルのラッチイネーブル信
号ＬＥｋとしてｋ番目のラッチ回路２５に印加される。
ｋ番目のラッチ回路２５は、これにより図９（ｇ）に示
すように、Ｈレベルの出力データＳｋをラッチし、出力
ＯｋがＨレベルに立ち上がる。Next, when the rising latch enable signal becomes H level as shown in FIG. 9D, the output of the AND circuit 23b of the kth pulse control circuit 23 becomes H level, and the OR circuit 23c latches H level. The enable signal LEk is applied to the kth latch circuit 25.
As a result, the kth latch circuit 25 latches the H level output data Sk, as shown in FIG. 9G, and the output Ok rises to the H level.
【００７３】以上のようにしてデータドライバ９を構成
することにより、アドレスパルスの立ち上がりタイミン
グ（あるいは立ち下がりタイミング）を簡単な構成で、
外部から選択的に制御することが可能であり、また関連
形態１と同様にデータドライバにおける消費電力を低減
することができる。By configuring the data driver 9 as described above, the rise timing (or fall timing) of the address pulse can be made simple.
It is possible to selectively control from the outside, and the power consumption in the data driver can be reduced as in the related form 1.
【００７４】特に、本関連形態２においては、関連形態
１と異なって、アドレスパルスのタイミングを外部から
コントロールすることができるため、図５の遅延回路４
０のばらつきに起因したアドレスパルスの出力タイミン
グのずれ等をなくすことが可能である。さらに、駆動す
る負荷の特性、つまり表示パネルにおける静電容量の大
きさ等に合わせて、アドレスパルスの立ち上がりと立ち
下がりのタイミングを微調整することも容易である。従
って、駆動パルスとしてのアドレスパルスのタイミング
を最適化でき、ディスプレイにおける表示特性を安定化
することが可能となる。Particularly, in the related form 2, unlike the related form 1, the timing of the address pulse can be controlled from the outside, so that the delay circuit 4 of FIG.
It is possible to eliminate the deviation of the output timing of the address pulse due to the variation of 0. Further, it is easy to finely adjust the rising and falling timings of the address pulse according to the characteristics of the load to be driven, that is, the magnitude of the electrostatic capacitance in the display panel. Therefore, the timing of the address pulse as the drive pulse can be optimized, and the display characteristics of the display can be stabilized.
【００７５】また、これらアドレスパルスの出力タイミ
ングを制御する立ち上がりラッチイネーブル信号を外部
信号とすることで、この信号を図１に示す走査維持ドラ
イバ１１への走査パルスの出力タイミングを制御する信
号としても利用でき、より簡単に、アドレスパルスの立
ち上がりと走査パルスの立ち上がりとを同期させること
が可能となる。Further, by using the rising latch enable signal for controlling the output timing of these address pulses as an external signal, this signal can also be used as a signal for controlling the output timing of the scan pulse to the scan sustain driver 11 shown in FIG. This makes it possible to synchronize the rising edge of the address pulse and the rising edge of the scan pulse more easily.
【００７６】関連形態３．次に、関連形態３について図
１０を用いて説明する。本関連形態３における最大の着
目点は、図示するように、データドライバが、例えば大
きくみて２つのブロックに分割されており、データドラ
イバ（Ａブロック）５１が奇数番目のアドレス電極配線
Ｗ１、Ｗ３・・Ｗ２ｎ−１を駆動し、データドライバ
（Ｂブロック）５２が偶数番目のアドレス電極配線Ｗ
２、Ｗ４・・Ｗ２ｎを駆動していることである。Related Mode 3. Next, the related form 3 will be described with reference to FIG. As shown in the figure, the greatest point of interest in the present related form 3 is that the data driver is divided into, for example, two blocks, and the data driver (A block) 51 has odd-numbered address electrode wirings W1 and W3. The data driver (B block) 52 drives W2n-1 and the even numbered address electrode wiring W
2, W4 ... W2n are being driven.
【００７７】つまり、本関連形態３では、２つのデータ
ドライバ５１、５２が、ＰＤＰ１２上で隣接するアドレ
ス電極配線を駆動するので、この２つのデータドライバ
５１、５２が別のタイミングでアドレスパルスを出力す
るように制御することによって、自動的に、隣接する駆
動電極配線で、印加される駆動電極の立ち上がり立ち下
がりタイミングとをずらすことを可能としている。That is, in the third related mode 3, since the two data drivers 51 and 52 drive the adjacent address electrode wirings on the PDP 12, the two data drivers 51 and 52 output the address pulse at different timings. By performing such control, it is possible to automatically shift the rising and falling timings of the applied drive electrodes in the adjacent drive electrode wirings.
【００７８】具体的には、信号印加タイミング制御手段
として遅延回路５０を設け、これを、コントローラ２０
から各データドライバ５１、５２のいずれかに供給され
るラッチイネーブル信号の出力配線経路に設け（本関連
形態３ではデータドライバ５２側）、データドライバ５
１、５２の一方の内部のラッチ回路でのラッチタイミン
グを遅延させる。Specifically, a delay circuit 50 is provided as a signal application timing control means, and this is provided to the controller 20.
Is provided on the output wiring path of the latch enable signal supplied to either of the data drivers 51 and 52 from (from the data driver 52 side in the third related embodiment), the data driver 5
The latch timing in the latch circuit inside one of the first and second circuits 52 is delayed.
【００７９】これにより、一方のデータドライバ（ここ
では、データドライバ５２）からのアドレスパルスの出
力タイミングを遅延させ、ＰＤＰ１２上で隣接するアド
レス電極配線間で、アドレスパルスの立ち上がりと立ち
下がりのタイミングが一致しないように制御している。As a result, the output timing of the address pulse from one of the data drivers (here, the data driver 52) is delayed, and the rising and falling timings of the address pulse are kept between the adjacent address electrode wirings on the PDP 12. It is controlled so that they do not match.
【００８０】このように関連形態３では、上記関連形態
のようにデータドライバとして専用に集積回路を製造し
てこれを用いる必要がなく、隣接するアドレス電極配線
を駆動するデータドライバのいずれか一方に対応して遅
延回路５０を設けるだけで、関連形態１と同程度にデー
タドライバの消費電力を低減することが可能となる。As described above, in the related form 3, it is not necessary to manufacture and use an integrated circuit exclusively as a data driver as in the related form, and only one of the data drivers for driving the adjacent address electrode wiring can be used. Only by providing the delay circuit 50 correspondingly, it is possible to reduce the power consumption of the data driver to the same extent as in the related form 1.
【００８１】実施の形態１．データドライバでの消費電
力を低減する方法として、上記関連形態においては、主
としてアドレスパルスの出力タイミングを調整する方法
を採用している。本実施の形態１では、このような方法
に代えて、或いはこのような方法に加えて、データドラ
イバでの消費電力を検出し、その値に応じて原画像デー
タから特定成分を除去してデータドライバの消費電力が
所定範囲内に収まるようにする。Embodiment 1. As a method of reducing the power consumption in the data driver, in the above-mentioned related form, a method of mainly adjusting the output timing of the address pulse is adopted. In the first embodiment, instead of such a method, or in addition to such a method, the power consumption in the data driver is detected, and a specific component is removed from the original image data according to the detected value to obtain the data. Make sure that the power consumption of the driver is within the specified range.
【００８２】ＰＤＰ上に、例えば画素ごとに点灯・非点
灯が入れ替わるような高域成分を含んだ画像を表示する
と、図２８および図２９からも明らかなように、アドレ
スパルスの反転が頻繁に起こり、これによって、上述し
たように電極配線間の静電容量Ｃｗに起因してデータド
ライバの消費電力が増加してしまう。When an image including a high frequency component in which lighting and non-lighting are switched for each pixel is displayed on the PDP, as shown in FIGS. 28 and 29, inversion of the address pulse occurs frequently. As a result, as described above, the power consumption of the data driver increases due to the electrostatic capacitance Cw between the electrode wirings.
【００８３】そこで、本実施の形態１においては、上記
のようにデータドライバの消費電力を検出し、その値に
応じて、表示画像制御手段によって、原画像データ（入
力画像データ）から特定成分として例えば高域成分を除
去し、データドライバの消費電力が所定範囲内となるよ
うにフィードバック制御している。Therefore, in the first embodiment, the power consumption of the data driver is detected as described above, and the display image control means determines the specific component from the original image data (input image data) according to the detected value. For example, high frequency components are removed, and feedback control is performed so that the power consumption of the data driver falls within a predetermined range.
【００８４】図１１は、このような制御を行うためのプ
ラスマディスプレイ装置の駆動回路の構成を示してい
る。図１と異なる点は、まず、データドライバの消費電
力に応じて入力画像データ１の高域成分を除去する表示
画像制御手段として、コントローラ７０内に、入力画像
データ１から高域成分を除去する高域成分除去フィルタ
２と、このフィルタ２をコントロールするフィルタコン
トローラ４とを有することである。FIG. 11 shows the configuration of the drive circuit of the plasma display device for performing such control. 1 is different from FIG. 1 in that, first, a high frequency component is removed from the input image data 1 in the controller 70 as a display image control unit that removes the high frequency component of the input image data 1 according to the power consumption of the data driver. It has a high-frequency component removal filter 2 and a filter controller 4 for controlling this filter 2.
【００８５】また、駆動回路の電源部６０のうち、デー
タドライバ電源６の消費電力を検出するため検知手段と
して、電流検出器８を有し、この検出器８での検出結果
３４に応じて、高域成分除去フィルタ２で高域成分の除
去が行われている。Further, in the power supply section 60 of the drive circuit, a current detector 8 is provided as a detection means for detecting the power consumption of the data driver power supply 6, and according to the detection result 34 of this detector 8, The high frequency component removal filter 2 removes high frequency components.
【００８６】図１２は、高域成分除去フィルタ２の構成
例である。本実施の形態１においては、離散コサイン変
換部（ＤＣＴ：Discrete Cosine Transform）６１を設
けて入力画像データ１を離散コサイン変換し、高域成分
除去部６２が、得られた空間周波数成分データからフィ
ルタコントローラ４の制御に基づいて検出結果３４に応
じて高域成分を高域側から優先的に除去する。除去後、
逆離散コサイン変換部（ＩＤＣＴ：Inverse DCT）６３
が空間周波数成分データをもとの形式の画像データに復
調する。図１３は、表示画像の空間周波数に対する高域
成分除去フィルタ２の特性（ゲイン）を示したものであ
る。図１３に示されるように、電流検出の結果、データ
ドライバ消費電力が大であれば、画像の空間周波数が高
くなるほどフィルタゲインを通常値より低くして、入力
画像データからの高域成分の除去量を多くする。FIG. 12 shows an example of the configuration of the high frequency component removing filter 2. In the first embodiment, a discrete cosine transform unit (DCT: Discrete Cosine Transform) 61 is provided to perform the discrete cosine transform of the input image data 1, and the high frequency component removing unit 62 filters the obtained spatial frequency component data. Based on the control of the controller 4, the high frequency component is preferentially removed from the high frequency side according to the detection result 34. After removal
Inverse Discrete Cosine Transform Unit (IDCT: Inverse DCT) 63
Demodulates the spatial frequency component data into the original format image data. FIG. 13 shows the characteristic (gain) of the high frequency component removal filter 2 with respect to the spatial frequency of the display image. As shown in FIG. 13, as a result of the current detection, if the data driver power consumption is large, the filter gain is made lower than the normal value as the spatial frequency of the image becomes higher, and the high frequency component is removed from the input image data. Increase the amount.
【００８７】データドライバ消費電力が比較的小さい場
合には、表示画像の空間周波数が消費電力「大」の場合
に比べ、より高い範囲まで入力画像に対する高域成分除
去は行わない。When the power consumption of the data driver is relatively small, the high frequency components are not removed from the input image up to a higher range than when the spatial frequency of the display image is "high".
【００８８】次に、電流検出器８の構成例について図１
４を用いて説明する。図１４に示す電流検出器８は、デ
ータドライバ電源６からデータドライバ９までの電源供
給線に電流検出抵抗８０を挿入し、この抵抗８０での電
圧降下に基づいて電流量を求める。データドライバ９に
おける消費電力が、電源６からデータドライバ９に供給
される電力に対応しているので、図１４のように電源供
給線で検出された電流値に基づいてデータドライバ９で
の消費電力を検知する事ができる。また、検出抵抗８０
を電源供給線に挿入する構成とすれば、データドライバ
電源電圧などに応じた外付回路を用いてこの電流検出抵
抗８０を構成することができる。Next, a configuration example of the current detector 8 is shown in FIG.
4 will be described. The current detector 8 shown in FIG. 14 inserts a current detection resistor 80 in the power supply line from the data driver power source 6 to the data driver 9, and calculates the amount of current based on the voltage drop at this resistor 80. Since the power consumption in the data driver 9 corresponds to the power supplied from the power supply 6 to the data driver 9, the power consumption in the data driver 9 is based on the current value detected by the power supply line as shown in FIG. Can be detected. In addition, the detection resistor 80
If it is configured to be inserted into the power supply line, the current detection resistor 80 can be configured using an external circuit according to the data driver power supply voltage or the like.
【００８９】また、データドライバ電源の出力電圧は、
６０Ｖ程度と高電圧であるので、電流検知のためには、
まず、図１４のようにレベルシフタ８２、８４で低電圧
にシフトさせて低電圧にしてから、差動増幅器８６にお
いて電圧差を求め、電流値を求めている。差動増幅器８
６で求められた検出結果３４は、フィルタコントローラ
４に供給され、フィルタコントローラ４は、上述のよう
にこの検出結果３４に基づいて入力画像データ１からの
高域成分の除去を制御する。The output voltage of the data driver power supply is
Since it is a high voltage of about 60V, for current detection,
First, as shown in FIG. 14, the voltage is shifted to a low voltage by the level shifters 82 and 84 to lower the voltage, and then the voltage difference is obtained in the differential amplifier 86 to obtain the current value. Differential amplifier 8
The detection result 34 obtained in 6 is supplied to the filter controller 4, and the filter controller 4 controls the removal of the high frequency component from the input image data 1 based on the detection result 34 as described above.
【００９０】図１５は、従来の駆動方式と本実施の形態
１の駆動方式との場合で、原画像の細かさ（入力画像の
高域成分の多さ）と、データドライバにおける消費電力
との比較例を示している。従来の駆動方式では、入力画
像が高域成分を含んでいても、それをそのままディスプ
レイに表示するため、図１５の点線に示されるように入
力画像の高域成分が増加するほど、これに比例してデー
タドライバでの消費電力が増大している。FIG. 15 shows the fineness of the original image (the number of high frequency components of the input image) and the power consumption of the data driver in the case of the conventional drive system and the drive system of the first embodiment. A comparative example is shown. In the conventional driving method, even if the input image includes the high frequency component, it is displayed on the display as it is. Therefore, as the high frequency component of the input image increases as shown by the dotted line in FIG. As a result, the power consumption of the data driver is increasing.
【００９１】一方、実施の形態１では、電流検出器８で
の検出結果に基づいて、データドライバでの消費電力が
大きくなるに従い、画像の高域成分を除去して消費電力
が一定値以上を越えないようにフィードバック制御す
る。従って、図１５において実線で示すように、本実施
の形態１では、データドライバにおける消費電力のピー
クをカットして、データドライバの消費電力を所定値以
下にクランプすることができる。On the other hand, in the first embodiment, based on the detection result of the current detector 8, as the power consumption of the data driver increases, the high frequency component of the image is removed and the power consumption is kept above a certain value. Feedback control is performed so that it does not exceed. Therefore, as shown by the solid line in FIG. 15, in the first embodiment, the peak of the power consumption of the data driver can be cut and the power consumption of the data driver can be clamped to a predetermined value or less.
【００９２】なお、検出される消費電力を所定値でクラ
ンプするには、検出電流値に応じて、フィルタコントロ
ーラ４が、高域成分除去フィルタ２での高域除去の程度
が適切になるように制御することによって、比較的容易
に達成することができる。In order to clamp the detected power consumption at a predetermined value, the filter controller 4 adjusts the degree of high frequency removal by the high frequency component removal filter 2 in accordance with the detected current value. This can be achieved relatively easily by controlling.
【００９３】また、本実施の形態１においては、フィル
タコントローラ４における電流検出器８からの電流の検
出結果３４に対する応答性に適度な時定数を与えれば、
入力画像データ１の変化に対して、高域成分の除去が少
し遅れて追従することになる。このため、入力画像デー
タ１から高域成分を除去したことによる表示画像の変化
を目視上わかりにくくすることができる。In the first embodiment, if an appropriate time constant is given to the responsiveness of the filter controller 4 to the detection result 34 of the current from the current detector 8,
The removal of the high frequency component follows the change of the input image data 1 with a little delay. Therefore, it is possible to make it difficult to visually recognize the change in the display image due to the removal of the high frequency component from the input image data 1.
【００９４】以上のように、本実施の形態１において
は、データドライバにおける消費電力に基づいて画像の
高域成分を除去し、消費電力が過大にならないように制
御する。従って、最大許容損失の小さいドライバ回路も
データドライバとして使用することができ、ドライバ回
路のコストダウンを容易とすることが可能となる。さら
に、電力消費による発熱量を考慮した熱耐性設計も容易
となる。なお、表示画像データにおける高域成分は、目
視上、感知されにくいので、高域成分除去による画質の
劣化を比較的小さく抑えることも可能である。As described above, in the first embodiment, the high frequency component of the image is removed based on the power consumption in the data driver, and the power consumption is controlled so as not to become excessive. Therefore, a driver circuit having a small maximum allowable loss can also be used as a data driver, and the cost of the driver circuit can be easily reduced. Further, heat resistance design considering the heat generation amount due to power consumption becomes easy. Since the high frequency components in the display image data are difficult to detect visually, it is possible to suppress the deterioration of the image quality due to the removal of the high frequency components to a relatively small level.
【００９５】ところで、上述の関連形態１〜３において
は、信号印加タイミング制御手段を設けて、隣接するア
ドレス電極配線１３間で、アドレスパルスの立ち上がり
と立ち下がりとが一致しないようにパルスの立ち上がり
立ち下がりを制御している。本実施の形態１において
も、関連形態１、２のようにデータドライバ９内に立ち
上がり遅延回路３２や、パルス制御回路２３を設け、あ
るいは関連形態３のように遅延回路５０を設けて、隣接
するアドレス電極配線１３間でアドレスパルスの立ち上
がりと立ち下がりのタイミングをずらすように制御する
構成が適用可能である。このように、アドレスパルスの
タイミングを制御するともに、データドライバの消費電
力が一定レベル以上にならないように画像データの高域
成分を適宜除去すれば、データドライバ９における消費
電力の低減効果をより一層高くすることが可能となる。By the way, in the above-mentioned related forms 1 to 3, the signal application timing control means is provided so that the rising edge and the falling edge of the address pulse do not coincide between the adjacent address electrode wirings 13. It controls the fall. Also in the present first embodiment, the rise delay circuit 32 and the pulse control circuit 23 are provided in the data driver 9 as in the related embodiments 1 and 2, or the delay circuit 50 is provided as in the related embodiment 3 and are adjacent to each other. A configuration in which the rising and falling timings of the address pulse are shifted between the address electrode wirings 13 can be applied. In this way, by controlling the timing of the address pulse and appropriately removing the high frequency component of the image data so that the power consumption of the data driver does not exceed a certain level, the power consumption reduction effect of the data driver 9 is further enhanced. It is possible to raise it.
【００９６】実施の形態２．本実施の形態２では、上記
実施の形態１と同様に、データドライバ電源６における
電流検出結果に基づいて、原画像つまり入力画像データ
の高域成分を除去する。実施の形態１と異なる点は、図
１１の高域成分除去フィルタ２における高域除去方式で
ある。実施の形態１では、離散コサイン変換によって入
力画像データ１の空間周波数データを得て高域成分を除
去している（図１２参照）。これに対して、実施の形態
２では、図１６に示すように原画像データを縦ｈ画素×
横ｊ画素のブロックに分割し（ｈおよびｊは、正の整
数）、各ブロック内における各画素の画像データをブロ
ック内で共通のデータに変換することにより、高域成分
を除去する。以下、図１１および図１６を用いて実施の
形態２について説明する。Embodiment 2. In the second embodiment, similar to the first embodiment, the high frequency component of the original image, that is, the input image data is removed based on the current detection result of the data driver power supply 6. The difference from the first embodiment is the high frequency band removal method in the high frequency band component removal filter 2 of FIG. In the first embodiment, the spatial frequency data of the input image data 1 is obtained by the discrete cosine transform to remove the high frequency component (see FIG. 12). On the other hand, in the second embodiment, as shown in FIG.
A high frequency component is removed by dividing the image data of each pixel in each block into data common to each block by dividing the image into blocks of horizontal j pixels (h and j are positive integers). The second embodiment will be described below with reference to FIGS. 11 and 16.
【００９７】まず、フィルタコントローラ４は、実施の
形態１と同様に電流検出器８にて検出された電流検出値
に基づいて高域成分除去フィルタ２に制御信号３３を出
力する。これに応じて、高域成分除去フィルタ２は、画
像データを共通化する単位ブロックの大きさ（縦ｈ画素
×横ｊ画素）を決定する。First, the filter controller 4 outputs the control signal 33 to the high frequency component removing filter 2 based on the current detection value detected by the current detector 8 as in the first embodiment. In response to this, the high-frequency component removal filter 2 determines the size (vertical h pixels × horizontal j pixels) of a unit block that shares image data.
【００９８】例えば、検出されたデータドライバの消費
電力が小さいときは、図１６（ａ）のように入力画像デ
ータ１が細かくても、入力画像データ１をそのまま表示
画素データとしてＰＤＰ１２に表示する。For example, when the detected power consumption of the data driver is small, even if the input image data 1 is fine as shown in FIG. 16A, the input image data 1 is displayed as it is on the PDP 12 as display pixel data.
【００９９】データドライバの消費電力が大きくなった
場合、図１６（ｂ）に示すように、高域成分除去フィル
タ２は、例えば入力画像データ１を縦２×横２のブロッ
クに分解し、各ブロック内を共通のデータに変換して
（例えば、点灯・非点灯状態が同一となるようにし
て）、これにより高域成分を除去する。なお、ブロック
毎の点灯・非点灯は、原画像である入力画像データ１で
のブロック内の点灯・非点灯数の数に応じて、例えば多
数決などにより決定することができる。When the power consumption of the data driver becomes large, as shown in FIG. 16 (b), the high frequency component removing filter 2 decomposes the input image data 1 into blocks of 2 × 2, for example. The inside of the block is converted into common data (for example, the lighting / non-lighting states are made the same), and thereby the high frequency component is removed. Note that lighting / non-lighting for each block can be determined by, for example, a majority vote or the like according to the number of lighting / non-lighting in the block in the input image data 1 which is the original image.
【０１００】高域成分除去フィルタ２は、さらに消費電
力が大きくなると、入力画像データ１をより大きいブロ
ック、例えば図１６（ｃ）に示すように縦３×横２のブ
ロックに分解して、各ブロック内で点灯・非点灯を決定
し、図示されるような画像をＰＤＰ１２上に表示する。When the power consumption further increases, the high frequency component removing filter 2 decomposes the input image data 1 into larger blocks, for example, blocks of vertical 3 × horizontal 2 as shown in FIG. Illumination / non-illumination is determined in the block, and an image as shown is displayed on the PDP 12.
【０１０１】以上のような構成によっても、データドラ
イバの消費電力に応じて、入力画像データの高域成分を
除去することができ、画質の劣化を抑えながら消費電力
を所定範囲内に抑えるように制御することが可能とな
る。With the above configuration, the high frequency component of the input image data can be removed according to the power consumption of the data driver, and the power consumption can be suppressed within the predetermined range while suppressing the deterioration of the image quality. It becomes possible to control.
【０１０２】また、上述のような画像処理は、デジタル
ＲＧＢ画像データの表示にあたり、同一ブロック内の各
画素についてのデジタルデータに対し、その低ビット成
分（ＬＳＢ）側から優先的にブロック内で共通化すれ
ば、表示画像の画質の低下を最小限に抑えつつ、画像の
高域成分を除去することができ、データドライバ９にお
ける消費電力を所定範囲内に維持することができる。Further, in the image processing as described above, in displaying the digital RGB image data, the digital data of each pixel in the same block is commonly shared within the block from the low bit component (LSB) side. If it is realized, it is possible to remove the high frequency component of the image while suppressing the deterioration of the image quality of the display image to the minimum, and it is possible to maintain the power consumption in the data driver 9 within a predetermined range.
【０１０３】実施の形態３．次に、図１７および図１８
を用いて本実施の形態３について説明する。本実施の形
態３では、プラズマディスプレイ装置において階調表示
を行う場合に、１つのフィールド（例えばテレビ画面表
示の場合に、１ＴＶフィールドは１６．７ｍｓ）を複数
のサブフィールドに分割して表示するいわゆるサブフィ
ールド階調表示法を用いている。Embodiment 3. FIG. Next, FIG. 17 and FIG.
The third embodiment will be described using. In the third embodiment, when performing gradation display in the plasma display device, one field (for example, in the case of TV screen display, 1 TV field is 16.7 ms) is divided into a plurality of subfields for display. The subfield gradation display method is used.
【０１０４】サブフィールド階調表示法では、図１８に
示すように、１フィールドが、表示階調ビット数Ｎに応
じて、そのビット数の最高ビット（ＭＳＢ）側から順に
第１サブフィールドＳＦ１、第２サブフィールドＳＦ２
・・・第６サブフィールドＳＦ６（最低ビット（ＬＳ
Ｂ）側）に割り当てられている（実施の形態３では、Ｎ
＝６）。各サブフィールドは、各放電セルにそれぞれア
ドレスパルスおよび走査パルスが印加されて各放電セル
に点灯・非点灯情報が書き込まれるアドレス期間５６
と、維持パルスが印加されて表示放電が維持される表示
維持期間５７とにより構成されている。各サブフィール
ドＳＦ１〜ＳＦ６における動作の相違点は、１サブフィ
ールド期間中における維持パルスの印加数の違いであ
り、表示階調ビットが低くなるにつれて、維持パルスの
印加数が少なくなるように割り当てられている。即ち表
示階調ビットが低くなるにつれて対応するサブフィール
は重み付けが軽いこととなる。よって、各サブフィール
ドにおけるデータドライバの消費電力は、維持パルス数
違いだけであるので、さほど変わらない値である。In the subfield gray scale display method, as shown in FIG. 18, one field corresponds to the display grayscale bit number N in order from the highest bit (MSB) side of the bit number, and the first subfield SF1, Second subfield SF2
... Sixth subfield SF6 (lowest bit (LS
B)) (in the third embodiment, N is assigned).
= 6). In each subfield, an address period 56 in which an address pulse and a scan pulse are applied to each discharge cell and lighting / non-lighting information is written in each discharge cell.
And a display sustain period 57 in which a sustain pulse is applied to maintain the display discharge. The difference in operation between the subfields SF1 to SF6 is the difference in the number of sustain pulses applied during one subfield period, and the number of sustain pulses applied is reduced as the display grayscale bit becomes lower. ing. That is, as the display grayscale bit becomes lower, the corresponding subfield becomes lighter in weight. Therefore, the power consumption of the data driver in each subfield is a value that does not change so much, because there is only a difference in the number of sustain pulses.
【０１０５】実施の形態３においては、このようなサブ
フィールド階調表示法により画像表示を行った場合にお
いて、電流検出器８での検出電流値に基づいて、データ
ドライバ９の消費電力が高くなった場合に、その度合い
に応じて、低ビット側（ＬＳＢ）側のサブフィールドＳ
Ｆ６から順にその表示を省略することとしている。In the third embodiment, when an image is displayed by such a subfield gradation display method, the power consumption of the data driver 9 becomes high based on the current value detected by the current detector 8. In the case of the low bit side (LSB) side subfield S
The display is omitted in order from F6.
【０１０６】プラズマディスプレイ装置において、通
常、サブフィールド階調表示の制御は、シーケンスコン
トローラ５が行っている。そこで、実施の形態３の場合
には、電流検出器８からの検出結果３４をシーケンスコ
ントローラ５に供給し、シーケンスコントローラ５が本
実施の形態３の表示画像制御手段として、この検出結果
３４に基づいてサブフィールドの休止をコントロールす
る。In the plasma display device, the sequence controller 5 normally controls the sub-field gradation display. Therefore, in the case of the third embodiment, the detection result 34 from the current detector 8 is supplied to the sequence controller 5, and the sequence controller 5 serves as the display image control means of the third embodiment based on the detection result 34. Control the rest of the subfield.
【０１０７】図１８（ｂ）は、サブフィールドＳＦ６に
ついて、そのアドレス期間５６における書き込み動作
と、表示維持期間５７における維持動作とを休止した場
合の例を示している。これにより、図１８（ａ）のよう
に全てのサブフィールドＳＦ１〜ＳＦ６を表示した場合
と比較すると、同一の表示データの場合において、単純
計算でデータドライバ９における消費電力を５／６とす
ることが可能となる。FIG. 18B shows an example in which the write operation in the address period 56 and the sustain operation in the display sustain period 57 are suspended for the subfield SF6. As a result, compared with the case where all the subfields SF1 to SF6 are displayed as shown in FIG. 18A, in the case of the same display data, the power consumption in the data driver 9 is set to 5/6 by simple calculation. Is possible.
【０１０８】図１８（ｃ）では、さらにデータドライバ
９における消費電力が大きくなった場合に、サブフィー
ルドＳＦ６、ＳＦ５の２つのサブフィールドの動作を休
止した状態を示している。よって、サブフィールドＳＦ
６，ＳＦ５が表示されないので、図１８（ａ）に比較す
ると、上記同様に単純計算でデータドライバ消費電力を
２／３に低減することができる。FIG. 18C shows a state in which the operation of the two subfields SF6 and SF5 is stopped when the power consumption of the data driver 9 further increases. Therefore, subfield SF
Since 6 and SF5 are not displayed, the power consumption of the data driver can be reduced to 2/3 by the simple calculation as described above, as compared with FIG.
【０１０９】以上のように、本実施の形態３に係る駆動
方式によれば、電流検出器８と、シーケンスコントロー
ラ５によってデータドライバの消費電力のコントロール
が可能であり、実施の形態１、２のように高域成分除去
フィルタ２およびフィルタコントローラ４を設ける必要
はない。よって、簡単な構成によって、データドライバ
における消費電力が大きい場合に、階調を多少低くする
ことによって、確実にデータドライバ９の消費電力のピ
ークを低減することができる。As described above, according to the driving method of the third embodiment, the power consumption of the data driver can be controlled by the current detector 8 and the sequence controller 5, and the power consumption of the first and second embodiments can be controlled. Thus, it is not necessary to provide the high frequency component removal filter 2 and the filter controller 4. Therefore, with a simple configuration, when the power consumption of the data driver is large, the peak of the power consumption of the data driver 9 can be surely reduced by lowering the gradation somewhat.
【０１１０】なお、本実施の形態３と、アドレスパルス
の立ち上がり立ち下がりタイミングをずらす関連形態１
の構成や、さらには原画像の高域成分を除去する実施の
形態１、２などとを組み合わせれば、より確実にデータ
ドライバの消費電力を低減することが可能となる。The third embodiment is different from the third embodiment in that the rising and falling timings of the address pulse are shifted.
By combining this configuration with the first and second embodiments for removing the high frequency component of the original image, it is possible to more reliably reduce the power consumption of the data driver.
【０１１１】実施の形態４．実施の形態４における特徴
は、上記実施の形態１、２、３のような単一の電流検出
器８ではなく、データドライバ９を構成する回路ブロッ
クが所定数毎に集積されてなる複数の集積回路毎に、対
応して電流検出器を設けることである。上述のように、
データドライバ９は、多くの場合、例えば図２、８に示
すような回路ブロックが所定数の出力毎に集積化された
複数の集積回路を用いて構成されている。Fourth Embodiment The feature of the fourth embodiment is that it is not the single current detector 8 as in the first, second, and third embodiments, but a plurality of integrated circuits in which circuit blocks constituting the data driver 9 are integrated in a predetermined number. A current detector is provided corresponding to each circuit. As mentioned above,
In many cases, the data driver 9 is configured by using a plurality of integrated circuits in which circuit blocks as shown in FIGS. 2 and 8 are integrated for each predetermined number of outputs.
【０１１２】このため、表示画像の内容によっては、各
集積回路や、互いに熱伝達されうる複数の集積回路ごと
にその消費電力が異なることもあり、また、消費電力の
許容範囲にバラツキが存在する場合もある。よって、デ
ータドライバ９全体としてはその消費電力が所定の許容
範囲内であっても、いずれかの集積回路ではその許容範
囲を超えてしまう可能性がある。Therefore, depending on the contents of the display image, the power consumption may differ for each integrated circuit or a plurality of integrated circuits capable of heat transfer with each other, and there is a variation in the allowable range of power consumption. In some cases. Therefore, even if the power consumption of the data driver 9 as a whole is within a predetermined allowable range, there is a possibility that it will exceed the allowable range in any of the integrated circuits.
【０１１３】そこで、実施の形態４では、個々の集積回
路、または近接配置などによって互いに熱伝達されうる
複数の集積回路を１つのドライバブロックとし、図１９
に示すように、このような各ドライバブロック９２に対
して個別に電流検出器９１を設け、また、最大値検出器
９３を設けて各電流検出器９１での検出結果をこの最大
値検出器９３に供給している。そして、最大値検出器９
３が、各電流検出器９１で得られた電流検出結果のいず
れかが所定値を超えた場合に、これを検出して、コント
ローラ７０内のフィルタコントローラ４またはシーケン
スコントローラ５に検出結果３４を供給する。Therefore, in the fourth embodiment, an individual integrated circuit or a plurality of integrated circuits capable of heat transfer with each other due to the close arrangement or the like is used as one driver block, and FIG.
As shown in FIG. 5, a current detector 91 is individually provided for each such driver block 92, and a maximum value detector 93 is provided so that the detection result of each current detector 91 can be obtained by the maximum value detector 93. Is being supplied to. And the maximum value detector 9
When any of the current detection results obtained by each current detector 91 exceeds a predetermined value, 3 detects this and supplies the detection result 34 to the filter controller 4 or the sequence controller 5 in the controller 70. To do.
【０１１４】このように個別のドライバブロック９２で
の電流検出結果に基づいて高域成分除去またはサブフィ
ールドの除去動作にフィードバックをかけることによ
り、いずれのドライバブロック９２でも消費電力の許容
範囲を超えないように制御することが可能である。従っ
て、実施の形態４により、データドライバの信頼性をよ
り向上することができる。By thus feeding back the high-frequency component removing operation or the subfield removing operation based on the current detection result in each individual driver block 92, any driver block 92 does not exceed the allowable power consumption range. Can be controlled as follows. Therefore, according to the fourth embodiment, the reliability of the data driver can be further improved.
【０１１５】実施の形態５．本実施の形態５の特徴は、
上述の実施の形態１〜４のように、電流検出器によって
データドライバの消費電力を直接検出するのではなく、
コントローラ７０に供給される入力画像データ１に基づ
いてデータドライバ９における消費電力を予測すること
である。データドライバ９における消費電力は、図２８
および図２９を用いて説明したように、アドレスパルス
のスイッチング、つまりデータドライバ出力Ｏｍのスイ
ッチング回数によって決まる。Embodiment 5. FIG. The feature of the fifth embodiment is that
Instead of directly detecting the power consumption of the data driver by the current detector as in the first to fourth embodiments described above,
This is to predict the power consumption in the data driver 9 based on the input image data 1 supplied to the controller 70. The power consumption of the data driver 9 is shown in FIG.
As described with reference to FIG. 29 and FIG. 29, it depends on the switching of the address pulse, that is, the number of times the data driver output Om is switched.
【０１１６】そこで、実施の形態５においては、図２０
に示すようにコントローラ７０内にドライバ電力予測演
算部７２を設け、入力画像データ１に基づいてデータド
ライバ９での消費電力を予測している。予測結果３５
は、フィルタコントローラ４に供給され、消費電力が大
きくなると予測された場合には、フィルタコントローラ
４がこれを判定して、高域成分除去フィルタ２に所定の
制御信号３３を出力する。高域成分除去フィルタ２は、
この制御信号３３に基づいて、実施の形態１、２と同様
な方法によって、入力画像データ１から高域成分を除去
する。なお、予測演算部７２の算出結果に基づいて、シ
ーケンスコントローラ５を制御し、一部のサブフィール
ドの休止を行ってもよい。Therefore, in the fifth embodiment, as shown in FIG.
As shown in (1), the driver power prediction calculation unit 72 is provided in the controller 70, and the power consumption in the data driver 9 is predicted based on the input image data 1. Prediction result 35
Is supplied to the filter controller 4, and when it is predicted that the power consumption will increase, the filter controller 4 determines this and outputs a predetermined control signal 33 to the high frequency component removal filter 2. The high frequency component removal filter 2 is
Based on the control signal 33, high frequency components are removed from the input image data 1 by the same method as in the first and second embodiments. The sequence controller 5 may be controlled based on the calculation result of the prediction calculation unit 72 to suspend some subfields.
【０１１７】次に、入力画像データ１に基づくデータド
ライバ９での消費電力の算出方法について図２１、図２
５、表Ａおよび表示Ｂを用いて説明する。なお、図２１
において、列方向はアドレス電極配線Ｗであり、行方向
は走査維持電極配線Ｙであり、さらに、各電極配線の交
点Ｄ（Ｗ，ＸＹ）はマトリクス状の放電セルを表してい
る。Next, the calculation method of the power consumption in the data driver 9 based on the input image data 1 will be described with reference to FIGS.
5, Table A and Display B will be described. Note that FIG.
In, the column direction is the address electrode wiring W, the row direction is the scan sustaining electrode wiring Y, and the intersection D (W, XY) of each electrode wiring represents a matrix-shaped discharge cell.
【０１１８】放電セルＤ（ｋ，ｌ−１）およびＤ（ｋ、
ｌ）の表示が次の表（１）の（１）〜（４）ように変化
する場合、アドレス電極配線Ｗｋと、走査維持電極配線
Ｙおよび維持電極配線Ｘとで形成される静電容量Ｃｘｙ
に起因した消費電力は、それぞれ下記表Ａの（５）欄に
示すようになる。Discharge cells D (k, l-1) and D (k,
When the display of l) changes as shown in (1) to (4) of the following table (1), the electrostatic capacitance Cxy formed by the address electrode wiring Wk and the scan sustain electrode wiring Y and the sustain electrode wiring X.
The power consumption due to the above is shown in the column (5) of Table A below.
【表１】 [Table 1]
【０１１９】次に、アドレス電極配線Ｗｋと隣接するア
ドレス電極配線Ｗｋ−１との間に形成される静電容量Ｃ
ｗに起因した消費電力は以下のようになる。各アドレス
電極配線Ｗｋ、Ｗｋ−１に印加されるアドレスパルス
は、ｌ−１行選択期間からｌ行選択期間へと移行する際
に、下表Ｂの（１）〜（１６）のような組み合わせのい
ずれかで変化する。そして、これらの（１）〜（１６）
の場合における静電容量Ｃｗに起因した消費電力は、表
Ｂの（１７）欄に示すようになる。Next, the electrostatic capacitance C formed between the address electrode wiring Wk and the adjacent address electrode wiring Wk-1.
The power consumption due to w is as follows. The address pulses applied to the respective address electrode wirings Wk and Wk-1 are combined as shown in (1) to (16) of Table B below when transitioning from the l-1 row selection period to the l row selection period. Change in any of. And these (1)-(16)
The power consumption due to the capacitance Cw in the case of is as shown in the column (17) of Table B.
【表２】 [Table 2]
【０１２０】以上の表Ａおよび表Ｂのように、表示パタ
ーンに応じたアドレスパルスの変化から各放電セル毎
に、データドライバの消費電力を求めることができる。
よって、ドライバ電力予測演算部７２は、入力画像デー
タ１から得られる点灯・非点灯情報に基づいて、表示パ
ネル上の放電セルＤ（Ｗ，ＸＹ）のそれぞれについて、
例えば、別途格納しておいた上記表Ａ、Ｂを参照して消
費電力を求め、その総和を求めれば、一画面分のデータ
をＰＤＰ１２の各放電セルに書き込む際に要するデータ
ドライバ消費電力を求めることができる。As shown in Tables A and B above, the power consumption of the data driver can be obtained for each discharge cell from the change of the address pulse according to the display pattern.
Therefore, the driver power prediction / calculation unit 72, for each of the discharge cells D (W, XY) on the display panel, based on the lighting / non-lighting information obtained from the input image data 1.
For example, if the power consumption is obtained by referring to the above-mentioned tables A and B stored separately, and the total is obtained, the data driver power consumption required when writing the data for one screen to each discharge cell of the PDP 12 is obtained. be able to.
【０１２１】以上、この実施の形態５のようにデータド
ライバ消費電力を予測演算して、その結果に基づいて入
力画像データから特定成分を除去する事とすれば、１フ
ィールド毎の入力画像の明暗変化が大きい場合などにお
いても、一時的にデータドライバでの消費電力が規定値
を超えてしまうことを未然に防止できる。As described above, if the power consumption of the data driver is estimated and the specific component is removed from the input image data based on the result as in the fifth embodiment, the brightness of the input image for each field is reduced. Even if the change is large, it is possible to prevent the power consumption of the data driver from temporarily exceeding the specified value.
【０１２２】なお、以上に説明した各実施の形態１〜５
及び関連形態１〜３においては、マトリクス表示装置と
してプラズマディスプレイ装置を例にとって説明した
が、これには限らず、液晶表示装置あるいはエレクトロ
ルミネッセンス表示装置の各駆動回路においても、上述
のような構成を採用することにより駆動電極ドライバの
消費電力を低減あるいは一定範囲内に維持することがで
きる。また、液晶表示装置およびエレクトロルミネッセ
ンス表示装置において、駆動信号とは、プラズマディス
プレイ装置でのアドレスパルスと同様に、各画素におけ
る点灯・非点灯を決定する信号であり、駆動電極配線
は、このような駆動信号が印加される電極配線を意味す
る。また、走査信号とは、各画素でのより具体的な表示
内容（輝度、階調など）を示す信号であり、走査電極配
線とは、この走査信号が印加される電極配線である。Incidentally, each of the first to fifth embodiments described above.
In the related forms 1 to 3, the plasma display device has been described as an example of the matrix display device, but the present invention is not limited to this, and each drive circuit of the liquid crystal display device or the electroluminescence display device also has the above-described configuration. By adopting this, the power consumption of the drive electrode driver can be reduced or maintained within a certain range. Further, in the liquid crystal display device and the electroluminescence display device, the drive signal is a signal for determining lighting / non-lighting in each pixel similarly to the address pulse in the plasma display device, and the drive electrode wiring is It means an electrode wiring to which a drive signal is applied. The scanning signal is a signal indicating more specific display contents (luminance, gradation, etc.) in each pixel, and the scanning electrode wiring is an electrode wiring to which the scanning signal is applied.
【０１２３】例えば、アクティブマトリクス型液晶表示
装置を例にとると、上記駆動電極配線はゲート電極配
線、駆動信号はゲート信号、走査電極配線はソースある
いはドレイン電極配線、走査信号はデータ信号に相当す
る。Taking an active matrix type liquid crystal display device as an example, the drive electrode wiring corresponds to a gate electrode wiring, the drive signal corresponds to a gate signal, the scanning electrode wiring corresponds to a source or drain electrode wiring, and the scanning signal corresponds to a data signal. .
【０１２４】[0124]
【発明の効果】以上のように、この発明によれば、入力
画像データに基づいて駆動電極ドライバ手段での消費電
力を予測演算によって検出する構成とすれば、未然に消
費電力の増加を防止することができる。従って、一画面
表示期間（１フィールド）毎に、表示画面の明暗が反転
するなど、明暗の変化が速い画像などを表示する場合で
あっても、一時的にドライバ手段での消費電力が許容範
囲を超えてしまうといった可能性を確実になくすことが
できる。As described above, according to the present invention, if the power consumption in the drive electrode driver means is detected by the predictive calculation based on the input image data, the increase in power consumption can be prevented. be able to. Therefore, even in the case of displaying an image or the like in which the contrast of the display screen changes rapidly such that the contrast of the display screen is reversed every one screen display period (one field), the power consumption in the driver means is temporarily within the allowable range. It is possible to surely eliminate the possibility of exceeding.
【０１２５】また、この発明において、駆動電極ドライ
バ手段が、複数のドライバブロックに分割されている場
合、各ドライバブロック毎にそのドライバブロックにお
ける消費電力を検出することで、ブロック毎の実際の消
費電力のバラツキや、最大許容値のバラツキ等によっ
て、一部のドライバブロックにおいて最大許容値が超え
てしまうことを確実に防止できる。このようにすれば、
駆動回路の信頼性をより向上することが可能である。Further, in the present invention, when the drive electrode driver means is divided into a plurality of driver blocks, the power consumption of each driver block is detected to detect the actual power consumption of each block. It is possible to reliably prevent the maximum permissible value from being exceeded in some driver blocks due to variations in the maximum allowable value and variations in the maximum allowable value. If you do this,
It is possible to further improve the reliability of the drive circuit.
【０１２６】また上記のように各ドライバブロック毎に
そのドライバブロックにおける消費電力を検出すること
で、該ドライバブロックが所定数ごと集積され、さらに
は、この集積回路が互いに熱伝達しうるような場合に、
集積回路毎などに消費電力に差があってもいずれのドラ
イバブロックについても確実に消費電力を範囲内に抑え
ることができる。Further, as described above, by detecting the power consumption in each driver block for each driver block, a predetermined number of the driver blocks are integrated, and further, the integrated circuits can transfer heat to each other. To
Even if there is a difference in power consumption for each integrated circuit, the power consumption can be reliably suppressed within the range for any driver block.
【０１２７】また、駆動電極ドライバ手段での消費電力
を検出する検出手段を設け、その検出結果に基づいて、
表示画像制御手段が、入力画像データからその特定成分
を除去することで、上記ドライバ手段における消費電力
を入力画像データに関わらず常時一定範囲内に抑えるこ
とができる。従って、ドライバ手段における消費電力の
最大許容値に応じた駆動が可能となり、回路設計が容易
となると共に、より最大許容値の低いドライバ手段を採
用することも可能となる。Further, detection means for detecting the power consumption of the drive electrode driver means is provided, and based on the detection result,
By removing the specific component from the input image data by the display image control means, the power consumption of the driver means can be constantly suppressed within a fixed range regardless of the input image data. Therefore, it becomes possible to drive according to the maximum allowable value of the power consumption in the driver means, the circuit design becomes easy, and it becomes possible to adopt the driver means having a lower maximum allowable value.
【０１２８】また、この発明において、マトリクス表示
装置がサブフィールド方式による階調表示を行う場合
に、上記検出手段での検出結果に基づいて、消費電力が
大きくなるにつれ、サブフィールドの内、例えば表示階
調ビット数の低ビット側のサブフィールドから優先的に
その表示を省略するなどにより、画質の低下を最小限に
抑えつつ、駆動電極ドライバ手段での消費電力の低減を
図ることができる。また、低ビット側などの省略には高
域成分除去フィルタなどが不要であり簡易な構成で実現
することが容易である。Further, according to the present invention, when the matrix display device performs gradation display by the sub-field method, as the power consumption increases based on the detection result of the detecting means, for example, the display in the sub-field is reduced. By preferentially omitting the display from the sub-field on the low bit side of the gradation bit number, it is possible to reduce the power consumption in the drive electrode driver means while minimizing the deterioration of the image quality. Further, the omission of the low bit side does not require a high-frequency component removal filter or the like, and it is easy to realize with a simple configuration.
【０１２９】またこの発明において、ディスプレイの画
素毎に点灯・非点灯表示が反転するような、高域成分を
多く含む画像を表示すると、駆動電極ドライバ手段での
消費電力が増大することから、駆動電極ドライバ手段で
の消費電力が大きくなった場合に、入力画像データから
その画像空間周波数の高域成分を選択的に除去すること
とすれば、ドライバ手段での消費電力を一定範囲内に抑
えることが容易である。Further, in the present invention, when an image containing a large amount of high frequency components is displayed such that the illuminated / non-illuminated display is inverted for each pixel of the display, the power consumption in the drive electrode driver means increases, so When the power consumption in the electrode driver means becomes large, if the high frequency component of the image spatial frequency is selectively removed from the input image data, the power consumption in the driver means is suppressed within a certain range. Is easy.
【０１３０】高域成分の除去にあたり、入力画像データ
を離散コサイン変換によって空間周波数データに変換し
て、検出手段での検出結果に基づいてその空間周波数デ
ータから高域成分を除去すれば、正確にかつ簡単な構成
で高域成分の除去ができる。In removing the high frequency component, the input image data is converted into the spatial frequency data by the discrete cosine transform, and the high frequency component is removed from the spatial frequency data based on the detection result of the detecting means. In addition, high frequency components can be removed with a simple configuration.
【０１３１】あるいは、この発明において、他の高域成
分の除去方式として、検出手段での検出結果に基づい
て、入力画像データを縦ｈ画素×横ｊ画素（但し、ｈ，
ｊは、正の整数）のブロックに分割し、各ブロック内の
各画素についての画像データをブロック内で共通の表示
データに変換する方式であっても、簡易な構成で高域成
分の除去を行うことができる。Alternatively, in the present invention, as another high-frequency component removing method, the input image data is defined by vertical h pixels × horizontal j pixels (however, h,
j is a positive integer), and even in the method of converting the image data of each pixel in each block into the common display data in the block, the removal of the high frequency components can be performed with a simple configuration. It can be carried out.
【０１３２】さらにこの発明のように、プラズマディス
プレイの駆動方法として、一画面の表示期間を維持放電
の回数で重み付けされた複数のサブフィールド期間に分
割し、ブフィールド期間の組み合わせによって階調表示
を行う場合に、表示データの表示パターンに応じたアド
レスパルスの変化に基づき、表示階調の重み付けの軽い
方からサブフィールドの表示を省略することによって
も、画質の低下を最小限に抑えつつ、簡易な構成でドラ
イバでの消費電力の低減を図ることができる。Further, as in the present invention, as a driving method of a plasma display, a display period of one screen is divided into a plurality of subfield periods weighted by the number of sustain discharges, and gradation display is performed by combining the subfield periods. In this case, by omitting the display of the subfield from the one with the lightest weighting of the display gradation based on the change of the address pulse according to the display pattern of the display data, the deterioration of the image quality can be minimized and the simple With such a configuration, the power consumption of the driver can be reduced.
【図面の簡単な説明】[Brief description of drawings]
【図１】 この発明の関連形態１に係るプラズマディス
プレイ装置およびその駆動回路の構成を示す図である。FIG. 1 is a diagram showing a configuration of a plasma display device and a drive circuit thereof according to a related mode 1 of the present invention.
【図２】 図１のデータドライバ９の構成を示す図であ
る。FIG. 2 is a diagram showing a configuration of a data driver 9 in FIG.
【図３】 関連形態１に係るアドレス電極配線の駆動波
形を示す図である。FIG. 3 is a diagram showing a drive waveform of an address electrode wiring according to a related form 1.
【図４】 関連形態１の駆動方式におけるデータドライ
バでの消費電力を説明するための図である。FIG. 4 is a diagram for explaining power consumption in a data driver in a driving method of related form 1.
【図５】 図１の立ち上がり遅延回路３２の構成を示す
図である。5 is a diagram showing a configuration of a rising delay circuit 32 in FIG.
【図６】 図５の立ち上がり遅延回路３２での駆動波形
を示す図である。6 is a diagram showing drive waveforms in the rising delay circuit 32 of FIG.
【図７】 関連形態１のアドレス電極配線と走査維持電
極配線との駆動例を示す波形図である。FIG. 7 is a waveform diagram showing an example of driving the address electrode wirings and the scan sustaining electrode wirings in the related form 1.
【図８】 この発明の関連形態２に係るデータドライバ
の構成を示す図である。FIG. 8 is a diagram showing a configuration of a data driver according to a second related embodiment of the present invention.
【図９】 図８のデータドライバでの駆動波形を示す図
である。9 is a diagram showing drive waveforms in the data driver of FIG.
【図１０】 この発明の関連形態３に係るプラズマディ
スプレイ装置の駆動回路の構成を示す図である。FIG. 10 is a diagram showing a configuration of a drive circuit of the plasma display device according to the related mode 3 of the present invention.
【図１１】 この発明の実施の形態１に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 11 is a diagram showing a configuration of a drive circuit of the plasma display device according to the first embodiment of the present invention.
【図１２】 図１１の高域成分除去フィルタ２の構成を
示す図である。12 is a diagram showing a configuration of a high frequency component removal filter 2 in FIG.
【図１３】 入力画像の空間周波数とフィルタゲインと
の関係を示す図である。FIG. 13 is a diagram showing a relationship between a spatial frequency of an input image and a filter gain.
【図１４】 図１１の電流検出器８の構成を示す図であ
る。14 is a diagram showing a configuration of a current detector 8 of FIG.
【図１５】 入力画像の空間周波数とデータドライバの
消費電力との関係について従来と実施の形態１の駆動方
式の比較を示す図である。FIG. 15 is a diagram showing a comparison between the conventional and the first embodiment regarding the relationship between the spatial frequency of the input image and the power consumption of the data driver.
【図１６】 この発明の実施の形態２に係るプラズマデ
ィスプレイ装置の駆動方式を説明する概念図である。FIG. 16 is a conceptual diagram illustrating a driving method of the plasma display device according to the second embodiment of the present invention.
【図１７】 この発明の実施の形態３に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 17 is a diagram showing a structure of a drive circuit of a plasma display device according to a third embodiment of the present invention.
【図１８】 実施の形態３における駆動方式を説明する
概念図である。FIG. 18 is a conceptual diagram illustrating a drive system in the third embodiment.
【図１９】 この発明の実施の形態４に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 19 is a diagram showing a structure of a drive circuit of a plasma display device according to a fourth embodiment of the present invention.
【図２０】 この発明の実施の形態５に係るプラズマデ
ィスプレイ装置の駆動回路の構成を示す図である。FIG. 20 is a diagram showing a structure of a drive circuit of a plasma display device according to a fifth embodiment of the present invention.
【図２１】 実施の形態５の駆動方式を説明するための
図である。FIG. 21 is a diagram for explaining the drive system of the fifth embodiment.
【図２２】 従来のブラズマディスプレイ装置およびそ
の駆動回路を示す図である。FIG. 22 is a diagram showing a conventional plasma display device and its drive circuit.
【図２３】 従来のブラズマディスプレイ装置の駆動方
法を示す駆動波形図である。FIG. 23 is a driving waveform diagram showing a driving method of a conventional plasma display device.
【図２４】 図２２のデータドライバ１９の構成を示す
図である。FIG. 24 is a diagram showing the configuration of the data driver 19 of FIG. 22.
【図２５】 プラズマディスプレイ装置およびデータド
ライバの等価回路を示す図である。FIG. 25 is a diagram showing an equivalent circuit of the plasma display device and the data driver.
【図２６】 従来のプラズマディスプレイ装置のアドレ
ス電極配線の駆動波形の一例を示す図である。FIG. 26 is a diagram showing an example of drive waveforms of address electrode wirings of a conventional plasma display device.
【図２７】 従来の駆動方式におけるデータドライバで
の消費電力を説明するための図である。FIG. 27 is a diagram for explaining power consumption in a data driver in a conventional driving method.
【図２８】 プラズマディスプレイパネル上での表示例
を示す図である。FIG. 28 is a diagram showing a display example on the plasma display panel.
【図２９】 図２８の表示を行うための従来の駆動波形
を示す図である。FIG. 29 is a diagram showing a conventional drive waveform for performing the display of FIG. 28.
【符号の説明】
１ 画像データ（入力画像データ）、２ 高域成分除去
フィルタ、３ 画像データ並べ換え部、４ フィルタコ
ントローラ、５ シーケンスコントローラ、６データド
ライバ電源、８，９１ 電流検出器、９ データドライ
バ、１０ 維持ドライバ、１１ 走査維持ドライバ、１
２ ＰＤＰ（プラズマディスプレイパネル）、１３ ア
ドレス電極配線、１４ 維持電極配線、１５ 走査維持
電極配線、１６ 駆動データ、２０，７０ コントロー
ラ、２１ アドレスパルス、２２ 走査パルス、２３
パルス制御回路、２３ａ，２３ｂ，４４ アンド回路、
２３ｃ オア回路、２４ シフトレジスタ、２５ ラッ
チ回路、２９，３０ ＦＥＴ、３２ 立ち上がり遅延回
路、３３ 制御信号、４０，５０ 遅延回路、４３ コ
ンデンサ、５１ データドライバ（Ａブロック）、５２
データドライバ（Ｂブロック）、６１ ＤＣＴ、６２
高域成分除去部、６３ ＩＤＣＴ、７２ドライバ電力
予測演算、８０ 電流検出抵抗、９２ ドライバブロッ
ク、９３最大値検出器。[Explanation of Codes] 1 image data (input image data), 2 high frequency component removing filter, 3 image data rearranging unit, 4 filter controller, 5 sequence controller, 6 data driver power supply, 8, 91 current detector, 9 data driver 10 sustain driver, 11 scan sustain driver, 1
2 PDP (plasma display panel), 13 address electrode wiring, 14 sustain electrode wiring, 15 scan sustain electrode wiring, 16 drive data, 20, 70 controller, 21 address pulse, 22 scan pulse, 23
Pulse control circuit, 23a, 23b, 44 AND circuit,
23c OR circuit, 24 shift register, 25 latch circuit, 29,30 FET, 32 rising delay circuit, 33 control signal, 40,50 delay circuit, 43 capacitor, 51 data driver (A block), 52
Data driver (B block), 61 DCT, 62
High frequency component remover, 63 IDCT, 72 driver power prediction calculation, 80 current detection resistor, 92 driver block, 93 maximum value detector.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
【図６】 [Figure 6]
【図２】 [Fig. 2]
【図３】 [Figure 3]
【図４】 [Figure 4]
【図５】 [Figure 5]
【図７】 [Figure 7]
【図１２】 [Fig. 12]
【図１３】 [Fig. 13]
【図８】 [Figure 8]
【図９】 [Figure 9]
【図１０】 [Figure 10]
【図１５】 FIG. 15
【図２１】 FIG. 21
【図１１】 FIG. 11
【図１４】 FIG. 14
【図１９】 FIG. 19
【図２５】 FIG. 25
【図２７】 FIG. 27
【図２８】 FIG. 28
【図１６】 FIG. 16
【図１７】 FIG. 17
【図１８】 FIG. 18
【図２３】 FIG. 23
【図２４】 FIG. 24
【図２６】 FIG. 26
【図２０】 FIG. 20
【図２２】 FIG. 22
【図２９】 FIG. 29
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０１ Ｇ０９Ｇ 3/28 Ｈ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H04N 5/66 101 G09G 3/28 H
Claims (11)
うマトリクス表示装置の駆動回路において、 列または行方向の駆動電極配線に表示画像データに応じ
た駆動信号を印加する駆動電極ドライバ手段と、 前記駆動電極ドライバ手段での消費電力を検出する検出
手段と、 前記検出手段での検出結果に基づいて、入力画像データ
からその特定成分を除去し、除去して得られたデータを
表示画像データとして前記マトリクス表示装置に表示さ
せるための表示画像制御手段と、 を備えることを特徴とするマトリクス表示装置の駆動回
路。1. A drive electrode driver means for applying a drive signal according to display image data to a drive electrode wiring in a column or row direction in a drive circuit of a matrix display device for driving a capacitive load to perform a desired display. A detection means for detecting the power consumption of the drive electrode driver means, and a specific component is removed from the input image data based on the detection result of the detection means, and the data obtained by the removal is displayed as a display image. A drive circuit for a matrix display device, comprising: a display image control means for displaying as data on the matrix display device.
における検出結果に基づいて、前記消費電力が大きくな
ると、前記入力画像データからその画像空間周波数の高
域成分を選択的に除去して、前記消費電力を低減するよ
うに制御することを特徴とする請求項１に記載のマトリ
クス表示装置の駆動回路。2. The display image control means selectively removes the high frequency component of the image spatial frequency from the input image data when the power consumption increases based on the detection result of the detection means, The drive circuit of the matrix display device according to claim 1, wherein the drive circuit is controlled to reduce the power consumption.
データを離散コサイン変換によって空間周波数データに
変換し、前記検出手段での検出結果に基づいて前記空間
周波数データから高域成分を除去し、高域成分除去後に
前記空間周波数データを逆離散コサイン変換することを
特徴とする請求項２に記載のマトリクス表示装置の駆動
回路。3. The display image control means converts the input image data into spatial frequency data by discrete cosine transform, removes high frequency components from the spatial frequency data based on the detection result of the detecting means, The drive circuit of the matrix display device according to claim 2, wherein the spatial frequency data is subjected to inverse discrete cosine transform after the high frequency component is removed.
での検出結果に基づいて、前記入力画像データを縦ｈ画
素×横ｊ画素（但し、ｈ，ｊは、正の整数）のブロック
に分割し、各ブロック内の各画素の画像データをブロッ
ク内で共通のデータに変換して、入力画像データから高
域成分を除去することを特徴とする請求項２に記載のマ
トリクス表示装置の駆動回路。4. The display image control means divides the input image data into blocks of vertical h pixels × horizontal j pixels (where h and j are positive integers) based on the detection result of the detection means. 3. The driving of the matrix display device according to claim 2, wherein the image data of each pixel in each block is divided and converted into common data in the block to remove high frequency components from the input image data. circuit.
同一ブロック内において、各画素のデジタル画素データ
をその低ビット側成分から優先的に同一ブロック内での
共通データに置換することを特徴とする請求項４に記載
のマトリクス表示装置の駆動回路。5. The display image control means preferentially replaces the digital pixel data of each pixel in the divided same block from the low bit side component thereof with common data in the same block. The drive circuit for the matrix display device according to claim 4.
画像表示単位期間を１フィールド期間とし、前記１フィ
ールド期間を表示階調ビット数に応じた数のサブフィー
ルドに時分割して表示することにより階調表示を行う表
示装置であって、 前記検出手段での検出結果に基づいて、前記消費電力が
大きくなるにつれ、前記サブフィールドの内、表示階調
ビット数の低ビット側の前記サブフィールドから優先的
にその表示を省略すること特徴とする請求項１に記載の
マトリクス表示装置の駆動回路。6. The matrix display device uses one digital image display unit period as one field period, and displays the one field period by time division into a number of subfields corresponding to the number of display grayscale bits. A display device that performs a gray scale display, and based on the detection result by the detection means, the sub-field on the low bit side of the display grayscale bit number is prioritized among the sub-fields as the power consumption increases. The drive circuit of the matrix display device according to claim 1, wherein the display is omitted.
ライバブロックに分割され、 前記駆動電極ドライバ手段での消費電力を検出する前記
検出手段は、分割された前記各ドライバブロック毎にそ
のドライバブロックにおける消費電力を検出することを
特徴とする請求項１〜６のいずれか一つに記載のマトリ
クス表示装置の駆動回路。7. The drive electrode driver means is divided into a plurality of driver blocks, and the detection means for detecting the power consumption in the drive electrode driver means is divided into driver blocks for each of the divided driver blocks. The drive circuit for a matrix display device according to claim 1, wherein power consumption is detected.
記駆動電極配線毎に集積された個々の集積回路によって
それぞれが構成されることを特徴とする請求項７に記載
のマトリクス表示装置の駆動回路。8. The drive circuit for a matrix display device according to claim 7, wherein each of the driver blocks is formed by an individual integrated circuit integrated for each of a predetermined number of the drive electrode wirings. .
記駆動電極配線毎に集積された個々の集積回路のうち、
互いに熱伝達し得る複数の集積回路によって構成される
ことを特徴とする請求項７に記載のマトリクス表示装置
の駆動回路。9. Each of the driver blocks has a predetermined number of the integrated circuits integrated for each of the drive electrode wirings.
8. The drive circuit for a matrix display device according to claim 7, wherein the drive circuit is composed of a plurality of integrated circuits capable of heat transfer with each other.
力を検出する検出手段は、前記入力画像データに基づい
て前記消費電力を予測演算によって検出し、前記表示画
像制御手段は、前記予測演算による検出結果に基づい
て、前記入力画像データからその特定成分を除去するこ
とを特徴とする請求項１〜９のいずれか一つに記載のマ
トリクス表示装置の駆動回路。10. A detection means for detecting power consumption in the drive electrode driver means detects the power consumption by predictive calculation based on the input image data, and the display image control means detects by the predictive calculation. 10. The drive circuit for a matrix display device according to claim 1, wherein the specific component is removed from the input image data based on the result.
行うマトリクス表示装置の駆動方法において、 前記マトリクス表示装置の列または行方向の駆動電極配
線に表示画像データに応じた駆動信号を印加する駆動電
極ドライバ手段における消費電力を検出し、 前記消費電力の検出結果に基づいて、入力画像データの
特定成分を除去し、除去して得られたデータを前記マト
リクス表示装置に表示させることにより、前記駆動電極
ドライバ手段での消費電力が所定以内になるように制御
することを特徴とするマトリクス表示装置の駆動方法。11. A method for driving a matrix display device for driving a capacitive load to perform desired display, wherein a drive signal according to display image data is applied to drive electrode wirings in the column or row direction of the matrix display device. By detecting the power consumption in the drive electrode driver means, based on the detection result of the power consumption, by removing the specific component of the input image data, by displaying the data obtained by removing the component on the matrix display device, A method for driving a matrix display device, characterized in that the power consumption of the drive electrode driver means is controlled to be within a predetermined range.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003019573A JP3675798B2 (en) | 2003-01-28 | 2003-01-28 | Driving circuit for plasma display device and driving method for plasma display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003019573A JP3675798B2 (en) | 2003-01-28 | 2003-01-28 | Driving circuit for plasma display device and driving method for plasma display device |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35049496A Division JP4112647B2 (en) | 1996-12-27 | 1996-12-27 | Driving circuit for matrix display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003271094A true JP2003271094A (en) | 2003-09-25 |
| JP3675798B2 JP3675798B2 (en) | 2005-07-27 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
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| JP (1) | JP3675798B2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560502B1 (en) * | 2004-10-11 | 2006-03-14 | 삼성에스디아이 주식회사 | Plasma display device and driving method thereof |
| KR100599654B1 (en) | 2004-09-22 | 2006-07-12 | 삼성에스디아이 주식회사 | Plasma display device and driving method thereof |
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| US8138995B2 (en) | 2007-01-15 | 2012-03-20 | Panasonic Corporation | Plasma display device |
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