JP2003270367A - Timer circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a timer circuit capable of greatly lowering the number of flip-flops within an allowable precision range and reducing a circuit scale as a whole. <P>SOLUTION: This time circuit is provided with a common counter 30 constructed by connecting a plurality of flip-flops 7 in series for counting an input clock CLK, and six separate counters 31-36 constructed by connecting a plurality of flip-flops 7 in series for respectively counting an output of the common counter 30. Six timers 41-46 are constructed of the counters 31-36 individually. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、複数のカウンタを
使用して複数のタイマを構成するようにしたタイマ回路
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timer circuit configured by using a plurality of counters to form a plurality of timers.

【０００２】[0002]

【従来の技術】従来、この種のタイマ回路の一例として
は、図３に示すようなものが知られている。このタイマ
回路は、図３に示すように、例えば６つのタイマ１〜６
により構成されている。2. Description of the Related Art Conventionally, as an example of this type of timer circuit, a timer circuit as shown in FIG. 3 has been known. As shown in FIG. 3, this timer circuit includes, for example, six timers 1-6.
It is composed by.

【０００３】タイマ１は、例えば３０分用のタイマであ
り、フリップフロップ７を１３段直列に接続したカウン
タ８と、アンド回路９と、フラグレジスタ１０とから構
成されている。タイマ２は、例えば３０分用のタイマで
あり、フリップフロップ７を１３段直列に接続したカウ
ンタ１１と、アンド回路１２と、フラグレジスタ１３と
から構成されている。The timer 1 is a timer for 30 minutes, for example, and comprises a counter 8 in which 13 stages of flip-flops 7 are connected in series, an AND circuit 9, and a flag register 10. The timer 2 is a timer for 30 minutes, for example, and includes a counter 11 in which 13 stages of flip-flops 7 are connected in series, an AND circuit 12, and a flag register 13.

【０００４】タイマ３は、例えば４時間用のタイマであ
り、フリップフロップ７を１６個直列に接続したカウン
タ１４と、アンド回路１５と、フラグレジスタ１６とか
ら構成されている。タイマ４は、例えば３０分用のタイ
マであり、フリップフロップ７を１３段直列に接続した
カウンタ１７と、アンド回路１８と、フラグレジスタ１
９とから構成されている。The timer 3 is, for example, a timer for 4 hours and comprises a counter 14 in which 16 flip-flops 7 are connected in series, an AND circuit 15 and a flag register 16. The timer 4 is, for example, a timer for 30 minutes, and includes a counter 17 in which 13 stages of flip-flops 7 are connected in series, an AND circuit 18, and a flag register 1.
It is composed of 9 and 9.

【０００５】タイマ５は、例えば１時間用のタイマであ
り、フリップフロップ７を１４段直列に接続したカウン
タ２０と、アンド回路２１と、フラグレジスタ２２とか
ら構成されている。タイマ６は、例えば２時間用のタイ
マであり、フリップフロップ７を１５段直列に接続した
カウンタ２３と、アンド回路２４と、フラグレジスタ２
５とから構成されている。The timer 5 is, for example, a timer for one hour, and comprises a counter 20 in which 14 stages of flip-flops 7 are connected in series, an AND circuit 21, and a flag register 22. The timer 6 is, for example, a timer for 2 hours, and has a counter 23 in which 15 stages of flip-flops 7 are connected in series, an AND circuit 24, and a flag register 2.
It is composed of 5 and.

【０００６】アンド回路９、１２、１５、１８、２１、
２４には、共通の入力クロックＣＬＫが入力されるとと
もに、タイマ起動信号Ｓ１〜Ｓ６がそれぞれ入力される
ようになっている。フラグレジスタ１０、１３、１６、
１９、２２、２５は、カウンタ８、１１、１４、１７、
２０、２３の最終段のフリップフロップ７の出力が
「Ｈ」レベルになると、それ以降はクロックＣＬＫでは
変化せず、リセットされるまで「Ｈ」レベルを維持する
ものである。AND circuits 9, 12, 15, 18, 21,
A common input clock CLK is input to 24, and timer activation signals S1 to S6 are input to the input 24. Flag registers 10, 13, 16,
19, 22, 25 are counters 8, 11, 14, 17,
When the output of the flip-flop 7 at the final stage of 20 and 23 becomes "H" level, it does not change with the clock CLK after that, and maintains "H" level until it is reset.

【０００７】このフラグレジスタ１０、１３、１６、１
９、２２、２５は、いずれも同一の構成要素からなり、
例えば、ナンド回路２６、アンド回路２７、およびフリ
ップフロップ２８から構成される。フラグレジスタ１０
の場合について説明すると、ナンド回路２６は、一方の
入力端子がカウンタ８の最終段のフリップフロップ７の
反転出力端子（／Ｑ）に接続され、他方の入力端子がフ
リップフロップ２８の反転出力端子（／Ｑ）に接続さ
れ、出力端子がフリップフロップ２８の入力端子（Ｄ）
に接続されている。The flag registers 10, 13, 16, 1
9, 22, 25 are all composed of the same components,
For example, it is composed of a NAND circuit 26, an AND circuit 27, and a flip-flop 28. Flag register 10
In the NAND circuit 26, one input terminal of the NAND circuit 26 is connected to the inverting output terminal (/ Q) of the final stage flip-flop 7 of the counter 8 and the other input terminal of the NAND circuit 26 is the inverting output terminal (/ Q) of the flip-flop 28. / Q) and the output terminal is the input terminal (D) of the flip-flop 28.
It is connected to the.

【０００８】また、アンド回路２７は、一方の入力端子
にタイマ起動信号Ｓ１が入力され、他方の入力端子にク
ロックＣＬＫが入力され、出力端子がフリップフロップ
２８のクロック端子（Ｃ）に接続されている。フリップ
フロップ２８の出力端子（Ｑ）から出力を取り出すよう
になっている。次に、このような構成からなる従来のタ
イマ回路の動作について、図３および図４を参照して説
明する。In the AND circuit 27, the timer start signal S1 is input to one input terminal, the clock CLK is input to the other input terminal, and the output terminal is connected to the clock terminal (C) of the flip-flop 28. There is. An output is taken out from the output terminal (Q) of the flip-flop 28. Next, the operation of the conventional timer circuit having such a configuration will be described with reference to FIGS. 3 and 4.

【０００９】タイマ１〜タイマ６では、その動作が基本
的に同じであるので、以下では、タイマ１の動作につい
て説明する。いま、タイマ１を構成するカウンタ８の各
フリップフロップ７の各出力Ｑが、「Ｌ」レベルにリセ
ットされているものとする。そして、アンド回路９に入
力されているタイマ起動信号Ｓ１が、図４（Ｂ）に示す
ように「Ｌ」レベルから「Ｈ」レベルになると、カウン
タ８の１段目のフリップフロップ７に入力クロックＣＬ
Ｋが入力可能となる。The operations of timers 1 to 6 are basically the same, so the operation of timer 1 will be described below. Now, it is assumed that each output Q of each flip-flop 7 of the counter 8 constituting the timer 1 is reset to the “L” level. When the timer start signal S1 input to the AND circuit 9 changes from the “L” level to the “H” level as shown in FIG. 4B, the input clock is input to the first-stage flip-flop 7 of the counter 8. CL
K can be input.

【００１０】このため、１つ目の入力クロックＣＬＫが
入力されると、その１段目のフリップフロップ７の出力
Ｑは、図４（Ｃ）に示すように「Ｌ」レベルから「Ｈ」
レベルに反転する。次に、２つ目の入力クロックＣＬＫ
が入力されると、その１段目のフリップフロップ７の出
力Ｑは、「Ｈ」レベルから「Ｌ」レベルに反転する。こ
れと同時に、１段目のフリップフロップ７の反転出力
（／Ｑ）は、「Ｌ」レベルから「Ｈ」レベルに反転す
る。この反転出力がカウンタ８の２段目のフリップフロ
ップ７に入力されるので、その２段目のフリップフロッ
プ７の出力Ｑは、図４（Ｄ）に示すように「Ｌ」レベル
から「Ｈ」レベルに反転する。Therefore, when the first input clock CLK is input, the output Q of the first-stage flip-flop 7 changes from "L" level to "H" as shown in FIG. 4 (C).
Invert to level. Next, the second input clock CLK
Is input, the output Q of the first-stage flip-flop 7 is inverted from the “H” level to the “L” level. At the same time, the inverted output (/ Q) of the first-stage flip-flop 7 is inverted from the “L” level to the “H” level. Since the inverted output is input to the second-stage flip-flop 7 of the counter 8, the output Q of the second-stage flip-flop 7 changes from "L" level to "H" as shown in FIG. Invert to level.

【００１１】そして、３つ目の入力クロックＣＬＫが入
力されると、１段目のフリップフロップ７の出力Ｑは、
図４（Ｃ）に示すように、「Ｌ」レベルから「Ｈ」レベ
ルに反転する。このとき、１段目のフリップフロップ７
の反転出力（／Ｑ）は、「Ｈ」レベルから「Ｌ」レベル
に反転し、その反転出力が２段目のフリップフロップ７
に入力されても、２段目のフリップフロップ７の出力Ｑ
は、図４（Ｄ）に示すよう「Ｈ」レベルを維持したまま
で反転しない。When the third input clock CLK is input, the output Q of the first-stage flip-flop 7 is
As shown in FIG. 4C, the "L" level is inverted to the "H" level. At this time, the first-stage flip-flop 7
The inverted output (/ Q) is inverted from the “H” level to the “L” level, and the inverted output is the second-stage flip-flop 7.
Input to the output Q of the second-stage flip-flop 7
Does not invert while maintaining the "H" level as shown in FIG.

【００１２】次に、４つ目の入力クロックＣＬＫが入力
されると、１段目のフリップフロップ７の出力Ｑは、再
び「Ｈ」レベルから「Ｌ」レベルに反転する。これと同
時に、１段目のフリップフロップ７の反転出力（／Ｑ）
は、「Ｌ」レベルから「Ｈ」レベルに反転する。この反
転出力が２段目のフリップフロップ７に入力されるの
で、２段目のフリップフロップ７の出力Ｑは、図４
（Ｄ）に示すように「Ｈ」レベルから「Ｌ」レベルに反
転する。Next, when the fourth input clock CLK is input, the output Q of the first-stage flip-flop 7 is inverted again from "H" level to "L" level. At the same time, the inverted output (/ Q) of the first-stage flip-flop 7
Is inverted from the "L" level to the "H" level. Since this inverted output is input to the second-stage flip-flop 7, the output Q of the second-stage flip-flop 7 is as shown in FIG.
As shown in (D), the "H" level is inverted to the "L" level.

【００１３】このような動作により、所定個目の入力ク
ロックＣＬＫが１段目のフリップフロップ７に入力され
ると、このときに、カウンタ８の最終段（１３段目）の
フリップフロップ７の出力Ｑは、図４（Ｎ）に示すよう
に、「Ｌ」レベルから「Ｈ」レベルに反転する。このと
き、その最終段のフリップフロップ７の反転出力（／
Ｑ）は、「Ｈ」レベルから「Ｌ」レベルに反転し、これ
がフラグレジスタ１０にも伝えられる。このため、フラ
グレジスタ１０の出力は、「Ｈ」レベルに固定され、こ
の状態はリセットがあるまで保持される。When a predetermined number of input clocks CLK are input to the first-stage flip-flop 7 by such an operation, the output of the final-stage (13th) flip-flop 7 of the counter 8 at this time. As shown in FIG. 4N, Q is inverted from the “L” level to the “H” level. At this time, the inverted output of the flip-flop 7 at the final stage (/
Q) is inverted from the “H” level to the “L” level, and this is also transmitted to the flag register 10. Therefore, the output of the flag register 10 is fixed to the "H" level, and this state is held until reset.

【００１４】このように、タイマ１では、タイマ起動信
号Ｓ１が「Ｈ」レベルに立ち上がってからカウンタ８の
最終段のフリップフロップ７が「Ｈ」レベルになるまで
の時間は３０分となる。このため、タイマ１は３０分用
のタイマとして機能することになる。ここで、タイマ１
が３０分用のタイマとして機能するためには、クロック
ＣＬＫの周期を予め決めておく必要があるので、以下こ
の点について説明する。As described above, in the timer 1, the time from the rise of the timer start signal S1 to the "H" level until the flip-flop 7 at the final stage of the counter 8 becomes the "H" level is 30 minutes. Therefore, the timer 1 functions as a timer for 30 minutes. Where timer 1
In order to function as a timer for 30 minutes, it is necessary to determine the cycle of the clock CLK in advance, and this point will be described below.

【００１５】いま、カウンタ８のフリップフロップ７の
接続段数を例えば１３段とすると、クロックＣＬＫの周
期Ｔは、次のようになる。 Ｔ＝３０分／（２¹³）＝（３０×６０）／８１９２＝
０．２１９〔秒〕 したがって、このときのクロックＣＬＫの周波数ｆは、
ｆ＝１／Ｔ＝４．５６〔Ｈｚ〕となる。Now, assuming that the number of connection stages of the flip-flops 7 of the counter 8 is 13, for example, the cycle T of the clock CLK is as follows. T = 30 minutes / (2 ¹³ ) = (30 × 60) / 8192 =
0.219 [seconds] Therefore, the frequency f of the clock CLK at this time is
It becomes f = 1 / T = 4.56 [Hz].

【００１６】[0016]

【発明が解決しようとする課題】ところで、従来のタイ
マ回路は、上記のように、例えばタイマ１〜６というよ
うに複数のタイマからなり、しかもその各タイマ１〜６
は多数のフリップフロップを直列に接続することを基本
としている。このため、フリップフロップの個数が多く
なって全体の回路規模が大きくなるという不都合があ
り、この不都合はタイマの個数が多い場合には顕著とな
る。By the way, the conventional timer circuit is composed of a plurality of timers, for example, timers 1 to 6, as described above, and each of the timers 1 to 6 is used.
Is based on connecting many flip-flops in series. Therefore, there is an inconvenience that the number of flip-flops increases and the overall circuit scale increases, and this inconvenience becomes remarkable when the number of timers is large.

【００１７】一方、このように複数のタイマからなるタ
イマ回路では、その各タイマにおいて高い計数精度が要
求されない場合がある。そこで、本発明は、上記の点に
鑑み、許容される計数精度の範囲内において、フリップ
フロップの個数を大幅に減少でき、全体として回路規模
を小さくできるタイマ回路を提供することを目的とす
る。On the other hand, in such a timer circuit including a plurality of timers, high counting accuracy may not be required for each timer. In view of the above points, an object of the present invention is to provide a timer circuit in which the number of flip-flops can be significantly reduced and the circuit scale can be reduced as a whole within the range of allowable counting accuracy.

【００１８】[0018]

【課題を解決するための手段】上記の課題を解決し本発
明の目的を達成するために、請求項１および請求項２に
記載の発明は、以下のように構成した。すなわち、請求
項１に記載の発明は、フロップフリップをｎ段直列に接
続して構成され、入力クロックを計数するｎビットの共
通カウンタと、フリップフロップをｍ段直列に接続して
構成され、前記共通カウンタの出力をそれぞれ計数する
ｍビットからなる複数の個別カウンタとを備え、前記複
数の個別カウンタにより複数のタイマをそれぞれ構成す
るようにしたことを特徴とするものである。In order to solve the above problems and achieve the object of the present invention, the inventions described in claims 1 and 2 are configured as follows. That is, the invention according to claim 1 is configured by connecting n stages of flop flips in series, and is configured by connecting an n-bit common counter for counting an input clock and flip-flops in m stages in series. A plurality of m-bit individual counters that respectively count the outputs of the common counters are provided, and a plurality of timers are respectively configured by the plurality of individual counters.

【００１９】請求項２に記載の発明は、請求項１に記載
のタイマ回路において、前記複数の個別カウンタはフラ
グレジスタをそれぞれ含み、その各フラグレジスタは、
対応する個別レジスタが計数の終了を示す信号を出力し
たときに、所定の出力を維持するようになっていること
を特徴とするものである。このように、本発明では、入
力クロックを計数する共通カウンタと、この共通カウン
タの出力をそれぞれ計数する複数の個別カウンタを備
え、その個別カウンタにより複数のタイマを構成するよ
うにした。According to a second aspect of the present invention, in the timer circuit according to the first aspect, each of the plurality of individual counters includes a flag register, and each flag register includes:
It is characterized in that a predetermined output is maintained when the corresponding individual register outputs a signal indicating the end of counting. As described above, in the present invention, the common counter that counts the input clock and the plurality of individual counters that respectively count the outputs of the common counter are provided, and the individual counters form the plurality of timers.

【００２０】このため、本発明によれば、許容される計
数精度の範囲内において、フリップフロップの個数を大
幅に減少でき、全体として回路規模が小さなタイマ回路
を実現できる。Therefore, according to the present invention, the number of flip-flops can be greatly reduced within a range of allowable counting accuracy, and a timer circuit having a small circuit scale as a whole can be realized.

【００２１】[0021]

【発明の実施の形態】以下、本発明のタイマ回路の第１
実施形態の構成について、図１を参照して説明する。こ
の第１実施形態に係るタイマ回路は、図１に示すよう
に、フリップフロップ７を複数段直列に接続して構成さ
れ入力クロックＣＬＫを計数する共通カウンタ３０と、
フリップフロップ７を複数段直列に接続して構成され共
通カウンタ３０の出力をそれぞれ計数する６つの個別カ
ウンタ３１〜３６とを備えている。さらに、そのカウン
タ３１〜３６により、後述のように６つのタイマ４１〜
４６をそれぞれ構成するようにした。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the first embodiment of the timer circuit of the present invention
The configuration of the embodiment will be described with reference to FIG. As shown in FIG. 1, the timer circuit according to the first embodiment includes a common counter 30 configured by connecting a plurality of stages of flip-flops 7 in series and counting an input clock CLK,
There are provided six individual counters 31 to 36 each configured to connect a plurality of flip-flops 7 in series and each counting the output of the common counter 30. Further, by the counters 31 to 36, six timers 41 to 41 as described later are provided.
46 are configured respectively.

【００２２】そして、この第１実施形態に係るタイマ回
路は、上記のような構成により、各タイマ４１〜４６の
各計数精度の許容範囲内で、できるだけ各タイマ４１〜
４６の構成素子であるフリップフロップ７の個数の低減
化を図り、全体として回路規模を小さくするようにした
ものである。さらに詳述すると、カウンタ３０は、フリ
ップフロップ７を例えば８段直列に接続して構成される
２５６進カウンタである。このカウンタ３０を構成する
初段のフリップフロップ７のクロック端子には、入力ク
ロックＣＬＫが供給されるようになっている。The timer circuit according to the first embodiment is configured as described above, and within the allowable range of the counting accuracy of each of the timers 41 to 46, each of the timers 41 to 46 is as much as possible.
The number of flip-flops 7 which are the constituent elements of 46 is reduced, and the circuit scale is reduced as a whole. More specifically, the counter 30 is a 256-ary counter configured by connecting the flip-flops 7 in series, for example, in eight stages. The input clock CLK is supplied to the clock terminal of the first-stage flip-flop 7 which constitutes the counter 30.

【００２３】タイマ４１は、例えば３０分用のタイマで
あり、図１に示すように、カウンタ３１と、アンド回路
４８と、フラグレジスタ４９とから構成されている。カ
ウンタ３１は、フリップフロップ７を例えば５段直列に
接続して構成される３２進カウンタである。アンド回路
４８は、その一方の入力端子がカウンタ３０の終段のフ
リップフロップ７の反転出力端子（／Ｑ）に接続され、
その他方の入力端子にはタイマ起動信号Ｓ１が入力され
るようになっている。アンド回路４８の出力端子は、カ
ウンタ３１の初段のフリップフロップ７のクロック端子
に接続されている。The timer 41 is, for example, a timer for 30 minutes, and comprises a counter 31, an AND circuit 48 and a flag register 49 as shown in FIG. The counter 31 is a 32-bit counter configured by connecting the flip-flops 7 in series, for example, in five stages. The AND circuit 48 has one input terminal connected to the inverting output terminal (/ Q) of the final stage flip-flop 7 of the counter 30,
The timer activation signal S1 is input to the other input terminal. The output terminal of the AND circuit 48 is connected to the clock terminal of the first-stage flip-flop 7 of the counter 31.

【００２４】フラグレジスタ４９は、例えばナンド回路
６６、アンド回路６７、およびフリップフロップ６８か
ら構成される。ナンド回路６６は、一方の入力端子がカ
ウンタ３１の最終段のフリップフロップ７の反転出力端
子（／Ｑ）に接続され、他方の入力端子がフリップフロ
ップ６８の反転出力端子（／Ｑ）に接続され、出力端子
がフリップフロップ６８の入力端子（Ｄ）に接続されて
いる。The flag register 49 is composed of, for example, a NAND circuit 66, an AND circuit 67, and a flip-flop 68. One input terminal of the NAND circuit 66 is connected to the inverting output terminal (/ Q) of the flip-flop 7 at the final stage of the counter 31, and the other input terminal is connected to the inverting output terminal (/ Q) of the flip-flop 68. The output terminal is connected to the input terminal (D) of the flip-flop 68.

【００２５】また、アンド回路６７は、一方の入力端子
にタイマ起動信号Ｓ１が入力され、他方の入力端子にク
ロックＣＬＫが入力され、出力端子がフリップフロップ
６８のクロック端子（Ｃ）に接続されている。フリップ
フロップ６８の出力端子（Ｑ）から出力を取り出すよう
になっている。タイマ４２は、例えば３０分用のタイマ
であり、カウンタ３２と、アンド回路５０と、フラグレ
ジスタ５１とから構成されている。In the AND circuit 67, the timer start signal S1 is input to one input terminal, the clock CLK is input to the other input terminal, and the output terminal is connected to the clock terminal (C) of the flip-flop 68. There is. An output is taken out from the output terminal (Q) of the flip-flop 68. The timer 42 is a timer for 30 minutes, for example, and includes a counter 32, an AND circuit 50, and a flag register 51.

【００２６】カウンタ３２は、フリップフロップ７を例
えば５段直列に接続して構成される３２進カウンタであ
る。アンド回路５０は、その一方の入力端子がカウンタ
３０の終段のフリップフロップ７の反転出力端子（／
Ｑ）に接続され、その他方の入力端子にはタイマ起動信
号Ｓ２が入力されるようになっている。アンド回路５０
の出力端子は、カウンタ３２の初段のフリップフロップ
７のクロック端子に接続されている。The counter 32 is a 32-bit counter composed of, for example, five stages of flip-flops 7 connected in series. The AND circuit 50 has one input terminal of which is the inverting output terminal (/ of the final stage flip-flop 7 of the counter 30).
Q), and the timer start signal S2 is input to the other input terminal. AND circuit 50
The output terminal of is connected to the clock terminal of the first-stage flip-flop 7 of the counter 32.

【００２７】フラグレジスタ５１は、フラグレジスタ４
９と同様に、ナンド回路６６、アンド回路６７、および
フリップフロップ６８から構成される。ただし、ナンド
回路６６の一方の入力端子が、カウンタ３２の最終段の
フリップフロップ７の反転出力端子（／Ｑ）に接続され
ている点と、アンド回路６７の一方の入力端子にタイマ
起動信号Ｓ２が入力される点が異なる。The flag register 51 is the flag register 4
Similar to 9, the NAND circuit 66, the AND circuit 67, and the flip-flop 68 are included. However, one input terminal of the NAND circuit 66 is connected to the inverting output terminal (/ Q) of the flip-flop 7 in the final stage of the counter 32, and one input terminal of the AND circuit 67 has a timer start signal S2. The difference is that is input.

【００２８】タイマ４３は、例えば４時間用のタイマで
あり、カウンタ３３と、アンド回路５２と、フラグレジ
スタ５３とから構成されている。カウンタ３３は、フリ
ップフロップ７を例えば８段直列に接続して構成される
２５６進カウンタである。アンド回路５２は、その一方
の入力端子がカウンタ３０の終段のフリップフロップ７
の反転出力端子（／Ｑ）に接続され、その他方の入力端
子にはタイマ起動信号Ｓ３が入力されるようになってい
る。アンド回路５２の出力端子は、カウンタ３３の初段
のフリップフロップ７のクロック端子に接続されてい
る。The timer 43 is, for example, a timer for 4 hours, and is composed of a counter 33, an AND circuit 52, and a flag register 53. The counter 33 is a 256-ary counter configured by connecting the flip-flops 7 in series in eight stages, for example. The AND circuit 52 has one input terminal of the flip-flop 7 at the final stage of the counter 30.
Is connected to the inverted output terminal (/ Q), and the timer starting signal S3 is input to the other input terminal. The output terminal of the AND circuit 52 is connected to the clock terminal of the first-stage flip-flop 7 of the counter 33.

【００２９】フラグレジスタ５３は、フラグレジスタ４
９と同様に、ナンド回路６６、アンド回路６７、および
フリップフロップ６８から構成される。ただし、ナンド
回路６６の一方の入力端子が、カウンタ３３の最終段の
フリップフロップ７の反転出力端子（／Ｑ）に接続され
ている点と、アンド回路６７の一方の入力端子にタイマ
起動信号Ｓ３が入力される点が異なる。The flag register 53 is the flag register 4
Similar to 9, the NAND circuit 66, the AND circuit 67, and the flip-flop 68 are included. However, one input terminal of the NAND circuit 66 is connected to the inverting output terminal (/ Q) of the flip-flop 7 at the final stage of the counter 33, and one input terminal of the AND circuit 67 has a timer start signal S3. The difference is that is input.

【００３０】タイマ４４は、例えば３０分用のタイマで
あり、カウンタ３４と、アンド回路５４と、フラグレジ
スタ５５とから構成されている。カウンタ３４は、フリ
ップフロップ７を例えば５段直列に接続して構成される
３２進カウンタである。アンド回路５４は、その一方の
入力端子がカウンタ３０の終段のフリップフロップ７の
反転出力端子（／Ｑ）に接続され、その他方の入力端子
にはタイマ起動信号Ｓ４が入力されるようになってい
る。アンド回路５４の出力端子は、カウンタ３４の初段
のフリップフロップ７のクロック端子に接続されてい
る。The timer 44 is, for example, a timer for 30 minutes, and comprises a counter 34, an AND circuit 54, and a flag register 55. The counter 34 is a 32-bit counter configured by connecting the flip-flops 7 in series, for example, in five stages. One input terminal of the AND circuit 54 is connected to the inverting output terminal (/ Q) of the final stage flip-flop 7 of the counter 30, and the timer start signal S4 is input to the other input terminal. ing. The output terminal of the AND circuit 54 is connected to the clock terminal of the first-stage flip-flop 7 of the counter 34.

【００３１】フラグレジスタ５５は、フラグレジスタ４
９と同様に、ナンド回路６６、アンド回路６７、および
フリップフロップ６８から構成される。ただし、ナンド
回路６６の一方の入力端子が、カウンタ３４の最終段の
フリップフロップ７の反転出力端子（／Ｑ）に接続され
ている点と、アンド回路６７の一方の入力端子にタイマ
起動信号Ｓ４が入力される点が異なる。The flag register 55 is the flag register 4
Similar to 9, the NAND circuit 66, the AND circuit 67, and the flip-flop 68 are included. However, one input terminal of the NAND circuit 66 is connected to the inverting output terminal (/ Q) of the flip-flop 7 at the final stage of the counter 34, and one input terminal of the AND circuit 67 has a timer start signal S4. The difference is that is input.

【００３２】タイマ４５は、例えば１時間用のタイマで
あり、カウンタ３５と、アンド回路５６と、フラグレジ
スタ５７とから構成されている。カウンタ３５は、フリ
ップフロップ７を例えば６段直列に接続して構成される
６４進カウンタである。アンド回路５６は、その一方の
入力端子がカウンタ３０の終段のフリップフロップ７の
反転出力端子（／Ｑ）に接続され、その他方の入力端子
にはタイマ起動信号Ｓ５が入力されるようになってい
る。アンド回路５６の出力端子は、カウンタ３５の初段
のフリップフロップ７のクロック端子に接続されてい
る。The timer 45 is, for example, a timer for one hour, and comprises a counter 35, an AND circuit 56, and a flag register 57. The counter 35 is a 64-base counter configured by connecting the flip-flops 7 in series, for example, 6 stages. The AND circuit 56 has one input terminal connected to the inverting output terminal (/ Q) of the flip-flop 7 at the final stage of the counter 30, and the timer start signal S5 is input to the other input terminal. ing. The output terminal of the AND circuit 56 is connected to the clock terminal of the first-stage flip-flop 7 of the counter 35.

【００３３】フラグレジスタ５７は、フラグレジスタ４
９と同様に、ナンド回路６６、アンド回路６７、および
フリップフロップ６８から構成される。ただし、ナンド
回路６６の一方の入力端子が、カウンタ３５の最終段の
フリップフロップ７の反転出力端子（／Ｑ）に接続され
ている点と、アンド回路６７の一方の入力端子にタイマ
起動信号Ｓ５が入力される点が異なる。The flag register 57 is the flag register 4
Similar to 9, the NAND circuit 66, the AND circuit 67, and the flip-flop 68 are included. However, one input terminal of the NAND circuit 66 is connected to the inverting output terminal (/ Q) of the flip-flop 7 at the final stage of the counter 35, and one input terminal of the AND circuit 67 has a timer start signal S5. The difference is that is input.

【００３４】タイマ４６は、例えば２時間用のタイマで
あり、カウンタ３６と、アンド回路５８と、フラグレジ
スタ５９とから構成されている。カウンタ３６は、フリ
ップフロップ７を例えば７段直列に接続して構成される
１２８進カウンタである。アンド回路５８は、その一方
の入力端子がカウンタ３０の終段のフリップフロップ７
の反転出力端子（／Ｑ）に接続され、その他方の入力端
子にはタイマ起動信号Ｓ６が入力されるようになってい
る。アンド回路５８の出力端子は、カウンタ３６の初段
のフリップフロップ７のクロック端子に接続されてい
る。The timer 46 is, for example, a timer for 2 hours, and is composed of a counter 36, an AND circuit 58, and a flag register 59. The counter 36 is a 128-ary counter configured by connecting the flip-flops 7 in series, for example, 7 stages. The AND circuit 58 has one input terminal of the flip-flop 7 at the final stage of the counter 30.
Is connected to the inverted output terminal (/ Q), and the timer starting signal S6 is input to the other input terminal. The output terminal of the AND circuit 58 is connected to the clock terminal of the first-stage flip-flop 7 of the counter 36.

【００３５】フラグレジスタ５９は、フラグレジスタ４
９と同様に、ナンド回路６６、アンド回路６７、および
フリップフロップ６８から構成される。ただし、ナンド
回路６６の一方の入力端子が、カウンタ３６の最終段の
フリップフロップ７の反転出力端子（／Ｑ）に接続され
ている点と、アンド回路６７の一方の入力端子にタイマ
起動信号Ｓ６が入力される点が異なる。The flag register 59 is the flag register 4
Similar to 9, the NAND circuit 66, the AND circuit 67, and the flip-flop 68 are included. However, one input terminal of the NAND circuit 66 is connected to the inverting output terminal (/ Q) of the flip-flop 7 at the final stage of the counter 36, and the timer start signal S6 is connected to one input terminal of the AND circuit 67. The difference is that is input.

【００３６】次に、このような構成からなる第１実施形
態のタイマ回路の動作について、図１および図２を参照
して説明する。タイマ４１〜タイマ４６は、その動作が
基本的に同じであるので、以下では、タイマ４１の動作
について説明する。いま、カウンタ３０を構成する８段
のフリップフロップ７の各出力Ｑと、カウンタ３１を構
成する５段のフリップフロップ７の各出力Ｑが、「Ｌ」
レベルにリセットされているものとする。Next, the operation of the timer circuit of the first embodiment having such a configuration will be described with reference to FIGS. 1 and 2. Since the operations of the timers 41 to 46 are basically the same, the operation of the timer 41 will be described below. Now, each output Q of the eight-stage flip-flop 7 forming the counter 30 and each output Q of the five-stage flip-flop 7 forming the counter 31 are "L".
It has been reset to the level.

【００３７】そして、カウンタ３０の１段目のフリップ
フロップ７に対して１つ目の入力クロックＣＬＫが入力
されると、１段目のフリップフロップ７の出力Ｑは、図
２（Ｂ）に示すように「Ｌ」レベルから「Ｈ」レベルに
反転する。次に、２つ目の入力クロックＣＬＫが入力さ
れると、その１段目のフリップフロップ７の出力Ｑは、
「Ｈ」レベルから「Ｌ」レベルに反転する。これと同時
に、１段目のフリップフロップ７の反転出力（／Ｑ）
は、「Ｌ」レベルから「Ｈ」レベルに反転する。この反
転出力が２段目のフリップフロップ７に入力されるの
で、２段目のフリップフロップ７の出力Ｑは、図２
（Ｃ）に示すように「Ｌ」レベルから「Ｈ」レベルに反
転する。When the first input clock CLK is input to the first-stage flip-flop 7 of the counter 30, the output Q of the first-stage flip-flop 7 is shown in FIG. 2 (B). Thus, the "L" level is inverted to the "H" level. Next, when the second input clock CLK is input, the output Q of the first-stage flip-flop 7 is
The "H" level is inverted to the "L" level. At the same time, the inverted output (/ Q) of the first-stage flip-flop 7
Is inverted from the "L" level to the "H" level. Since this inverted output is input to the second-stage flip-flop 7, the output Q of the second-stage flip-flop 7 is as shown in FIG.
As shown in (C), the "L" level is inverted to the "H" level.

【００３８】そして、３つ目の入力クロックＣＬＫが入
力されると、１段目のフリップフロップ７の出力Ｑは、
図２（Ｂ）に示すように、「Ｌ」レベルから「Ｈ」レベ
ルに反転する。このとき、１段目のフリップフロップ７
の反転出力（／Ｑ）は、「Ｈ」レベルから「Ｌ」レベル
に反転し、反転出力がカウンタ３０の２段目のフリップ
フロップ７に入力されても、その２段目のフリップフロ
ップ７の出力Ｑは、図２（Ｃ）に示すよう「Ｈ」レベル
を維持したままで反転しない。When the third input clock CLK is input, the output Q of the first-stage flip-flop 7 is
As shown in FIG. 2B, the "L" level is inverted to the "H" level. At this time, the first-stage flip-flop 7
The inverted output (/ Q) of is inverted from the “H” level to the “L” level, and even if the inverted output is input to the second-stage flip-flop 7 of the counter 30, the second-stage flip-flop 7 of The output Q does not invert while maintaining the "H" level as shown in FIG.

【００３９】次に、４つ目の入力クロックＣＬＫが入力
されると、１段目のフリップフロップ７の出力Ｑは、再
び「Ｈ」レベルから「Ｌ」レベルに反転する。これと同
時に、１段目のフリップフロップ７の反転出力（／Ｑ）
は、「Ｌ」レベルから「Ｈ」レベルに反転する。この反
転出力が２段目のフリップフロップ７に入力されるの
で、２段目のフリップフロップ７の出力Ｑは、図２
（Ｃ）に示すように「Ｈ」レベルから「Ｌ」レベルに反
転する。Next, when the fourth input clock CLK is input, the output Q of the first-stage flip-flop 7 is inverted again from "H" level to "L" level. At the same time, the inverted output (/ Q) of the first-stage flip-flop 7
Is inverted from the "L" level to the "H" level. Since this inverted output is input to the second-stage flip-flop 7, the output Q of the second-stage flip-flop 7 is as shown in FIG.
As shown in (C), the "H" level is inverted to the "L" level.

【００４０】このような動作により、所定個目の入力ク
ロックＣＬＫが１段目のフリップフロップ７に入力され
ると、このときに、カウンタ３０の最終段（８段目）の
フリップフロップ７の出力Ｑは、図２（Ｄ）に示すよう
に、「Ｌ」レベルから「Ｈ」レベルに反転する。以上か
らわかるように、カウンタ３０は、入力クロックＣＬＫ
を分周させる動作を行ない、この動作を繰り返す。When a predetermined number of input clocks CLK are input to the first stage flip-flop 7 by such an operation, the output of the final stage (8th stage) of the counter 30 is output at this time. As shown in FIG. 2D, Q is inverted from the “L” level to the “H” level. As can be seen from the above, the counter 30 has the input clock CLK
The frequency division is performed and this operation is repeated.

【００４１】ところで、アンド回路４８に入力されるタ
イマ起動信号Ｓ１が、図２（Ｅ）に示すように、「Ｌ」
レベルから「Ｈ」レベルになったものとする。このと
き、カウンタ３０の出力は、図２（Ｄ）に示すように
「Ｌ」レベルにあるので、カウンタ３１の１段目のフリ
ップフロップ７の出力Ｑは、図２（Ｆ）に示すように、
「Ｌ」レベルのままである。By the way, the timer start signal S1 input to the AND circuit 48 is "L" as shown in FIG.
It is assumed that the level has changed to "H" level. At this time, since the output of the counter 30 is at the “L” level as shown in FIG. 2D, the output Q of the first-stage flip-flop 7 of the counter 31 is as shown in FIG. ,
It remains at the “L” level.

【００４２】しかし、カウンタ３０の出力が、図２
（Ｄ）に示すように「Ｌ」レベルから「Ｈ」レベルに変
化すると、カウンタ３１の１段目のフリップフロップ７
の出力Ｑは、図２（Ｆ）に示すように、「Ｌ」レベルか
ら「Ｈ」レベルに変化する。ここで、カウンタ３１の各
フリップフロップ７は、カウンタ３０の各フリップフロ
ップ７と同様に動作するので、その詳細な説明は省略す
る。However, the output of the counter 30 is as shown in FIG.
As shown in (D), when the "L" level changes to the "H" level, the flip-flop 7 of the first stage of the counter 31
Output Q changes from "L" level to "H" level, as shown in FIG. Here, since each flip-flop 7 of the counter 31 operates similarly to each flip-flop 7 of the counter 30, detailed description thereof will be omitted.

【００４３】その後、カウンタ３１の最終段（５段目）
フリップフロップ７が、図２（Ｇ）に示すように、
「Ｌ」レベルから「Ｈ」レベルに変化する。このとき、
その最終段のフリップフロップ７の反転出力（／Ｑ）
は、「Ｈ」レベルから「Ｌ」レベルに反転し、これがフ
ラグレジスタ１０にも伝えられる。このため、フラグレ
ジスタ４９の出力は、「Ｈ」レベルに固定され、この状
態はリセットがあるまで保持される。After that, the final stage of the counter 31 (the fifth stage)
As shown in FIG. 2G, the flip-flop 7 is
The "L" level changes to the "H" level. At this time,
Inverted output (/ Q) of the final stage flip-flop 7
Is inverted from the “H” level to the “L” level, and this is also transmitted to the flag register 10. Therefore, the output of the flag register 49 is fixed to the “H” level, and this state is held until reset.

【００４４】このような動作により、タイマ４１では、
タイマ起動信号Ｓ１が「Ｈ」レベルに立ち上がってから
カウンタ３１の５段目のフリップフロップ７が「Ｈ」レ
ベルになるまでの時間は、ほぼ３０分となる（図２参
照）。このため、タイマ４１は、３０分用のタイマとし
て機能することになる。なお、カウンタ３０に入力され
るクロックＣＬＫの周期は、図３の場合に使用されるク
ロックＣＬＫの周期と同一とする。With the above operation, the timer 41
The time from when the timer activation signal S1 rises to the “H” level until the fifth flip-flop 7 of the counter 31 reaches the “H” level is approximately 30 minutes (see FIG. 2). Therefore, the timer 41 functions as a timer for 30 minutes. The cycle of the clock CLK input to the counter 30 is the same as the cycle of the clock CLK used in the case of FIG.

【００４５】以上説明したように、この第１実施形態に
よれば、入力クロックを計数する共通カウンタ３０と、
この共通カウンタ３０の出力をそれぞれ計数する６つの
個別カウンタ３１〜３６を備え、その個別カウンタ３１
〜３６により６つのタイマ４１〜４６を構成するように
した。このため、この第１実施形態によれば、許容され
る計数精度の範囲内において、フリップフロップの個数
を大幅に減少でき、全体として回路規模が小さなタイマ
回路を実現できる。As described above, according to the first embodiment, the common counter 30 for counting the input clocks,
Six individual counters 31 to 36 each counting the output of the common counter 30 are provided.
6 to 6 timers 41 to 46 are configured. Therefore, according to the first embodiment, the number of flip-flops can be greatly reduced within the range of the allowable counting accuracy, and a timer circuit having a small circuit scale as a whole can be realized.

【００４６】[0046]

【発明の効果】以上説明したように、本発明によれば、
許容される計数精度の範囲内において、フリップフロッ
プの個数を大幅に減少でき、全体として回路規模が小さ
なタイマ回路を実現できる。As described above, according to the present invention,
Within the range of allowable counting accuracy, the number of flip-flops can be greatly reduced, and a timer circuit having a small circuit scale as a whole can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１実施形態に係るタイマ回路の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a timer circuit according to a first embodiment of the present invention.

【図２】その第１実施形態の動作の一例を説明するタイ
ムチャートである。FIG. 2 is a time chart illustrating an example of the operation of the first embodiment.

【図３】従来のタイマ回路の構成を示すブロック図であ
る。FIG. 3 is a block diagram showing a configuration of a conventional timer circuit.

【図４】その従来のタイマ回路の動作を説明するタイム
チャートである。FIG. 4 is a time chart explaining the operation of the conventional timer circuit.

【符号の説明】[Explanation of symbols]

７ フリップフロップ ３０ 共通カウンタ ３１〜３６ 個別カウンタ ４１〜４６ タイマ ４８、５０、５２、５４、５６、５８ アンド回路 ４９、５１、５３、５５、５７、５９ フラグレジスタ 7 flip-flops 30 common counter 31-36 Individual counter 41-46 timer 48, 50, 52, 54, 56, 58 AND circuit 49, 51, 53, 55, 57, 59 Flag registers

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 フロップフリップをｎ段直列に接続して
構成され、入力クロックを計数するｎビットの共通カウ
ンタと、 フリップフロップをｍ段直列に接続して構成され、前記
共通カウンタの出力をそれぞれ計数するｍビットからな
る複数の個別カウンタとを備え、 前記複数の個別カウンタにより複数のタイマをそれぞれ
構成するようにしたことを特徴とするタイマ回路。1. An n-bit common counter that is configured by connecting n stages of flop flips in series, and an n-bit common counter that counts an input clock, and is configured by connecting m stages of flip-flops in series, and outputs of the common counters, respectively. A timer circuit, comprising: a plurality of individual counters of m bits for counting, wherein the plurality of individual counters respectively configure a plurality of timers. 【請求項２】 前記複数の個別カウンタはフラグレジス
タをそれぞれ含み、その各フラグレジスタは、対応する
個別レジスタが計数の終了を示す信号を出力したとき
に、所定の出力を維持するようになっていることを特徴
とする請求項１に記載のタイマ回路。2. The plurality of individual counters each include a flag register, and each flag register maintains a predetermined output when the corresponding individual register outputs a signal indicating the end of counting. The timer circuit according to claim 1, wherein: